しかしながら、画像倍率を制御する場合、ＰＷＭパターンデータのビット数が画素毎に変動することとなり、パラシリ変換回路で変換するパラレルビット数と一致しなくなっている。そのためＬＵＴとパラシリ変換回路の間に一時的な記憶回路（ＦＩＦＯ）を配置し、ＰＷＭビットパターンをパラシリ変換回路のパラレル入力ビット幅に切り取って出力するようになっている。図１に従来の構成例を示す。画像データ１０１は画素毎に入力される画素濃度値で、例えば０から１５の１６段階の濃度を持っている。倍率１０３は画像データ１０１にレーザー走査の主走査位置に対応する倍率データをＩＬＵＴ１０２に出力する。ＩＬＵＴ１０２は画像データ１０１と倍率１０３からレーザー駆動用ＰＷＭ信号のビットパターンに変換する回路である。図２にＰＷＭビットパターンの例を示す。２０１はＰＷＭ周期３１で画像濃度が０～１５の場合、２０２はＰＷＭ周期３９で画像濃度が０～１５の場合、２０３はＰＷＭ周期３４で画像濃度が０～１５の場合である。ＩＬＵＴ１０２は画素濃度と倍率に応じてビット長の異なるデータをＦＩＦＯ１０４に出力する。ＦＩＦＯ１０４は図２のようなＰＷＭビットパターンを入力し、一時的に記憶する。そして、パラシリ変換１０５に固定のビット幅（２４ビット）で絶え間なく（毎クロック）出力する。図３にＦＩＦＯ１０４の構成を示す。３０１、３０２は一時記憶部でそれぞれ２４ビットで構成される。実際には同様のブロックが１１ブロックで合計２４×１１＝２６４ビットが一時記憶できる。ＰＷＭパターン３０３は前述のＩＬＵＴ１０２からの入力データで画素ごとにビット数が変動する。そして一時記憶部３０１、３０２の各ビットでＰＷＭパターン３０３の１ビットを選択する。同時に一番最初記憶されたデータからパラシリ変換１０５へ２４ビット単位で毎クロック出力される。同時に一時記憶部３０１は位置記憶部３０２へ２４ビット単位のシフトを行う。そして、一時記憶部３０１、３０２が空いて、次のＰＷＭパターン数の空きができたら、前画素のＰＷＭパターンの最終ビット位置＋１の場所から書込む。

本発明の一側面に係るパルス信号生成装置は、パルス信号を生成するパルス信号生成装置であって、基準クロックを生成するクロック信号生成手段と、前記基準クロックをＮ逓倍した逓倍クロックを生成する逓倍クロック生成手段と、前記基準クロックに基づいてカウント値を変化させるカウンタと、前記パルス信号のローレベルを示す第１信号値と前記パルス信号のハイレベルを示す第２信号値との少なくとも一方を含むＮビットのビッ・・・　続きを知財ポータルサイト IP Force にログインして見る