(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-21
(45)【発行日】2024-10-29
(54)【発明の名称】半導体装置及び半導体モジュール
(51)【国際特許分類】
H01L 23/34 20060101AFI20241022BHJP
H01L 21/331 20060101ALI20241022BHJP
H01L 29/737 20060101ALI20241022BHJP
H01L 21/8222 20060101ALI20241022BHJP
H01L 27/06 20060101ALI20241022BHJP
【ＦＩ】
H01L23/34 A
H01L29/72 H
H01L27/06 101D
【請求項の数】
6
(21)【出願番号】P 2020210056
(22)【出願日】2020-12-18
(65)【公開番号】P2022096840
(43)【公開日】2022-06-30
【審査請求日】2023-11-08
(73)【特許権者】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
(74)【代理人】
【識別番号】100105887
【弁理士】
【氏名又は名称】来山 幹雄
(74)【代理人】
【識別番号】100145023
【弁理士】
【氏名又は名称】川本 学
(72)【発明者】
【氏名】深澤 美紀子
(72)【発明者】
【氏名】後藤 聡
(72)【発明者】
【氏名】吉見 俊二
【審査官】栗栖 正和
(56)【参考文献】
【文献】特開２０１２－２１６７１６（ＪＰ，Ａ）
【文献】特開２０１９－１９２７２９（ＪＰ，Ａ）
【文献】特開２００９－０５４８５０（ＪＰ，Ａ）
【文献】特開２００６－２１６７７０（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１５／０３０３９７１（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２３／３４
Ｈ０１Ｌ ２１／３３１
Ｈ０１Ｌ ２１／８２２２
(57)【特許請求の範囲】
【請求項1】
第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、前記第１部材の前記第１面に面接触して接合され、少なくとも１つの回路ブロックを含む第２部材と、
前記第２部材から、前記第１部材の側とは反対側に突出する導体突起と
を備え、
前記第２部材の回路ブロックのうち１つの回路ブロックは、相互に並列に接続された複数の第１トランジスタを含む第１増幅回路を構成しており、
前記第１部材の複数の回路ブロックのうち少なくとも１つの回路ブロックは、前記第２部材の少なくとも１つの回路ブロックに、平面視において重なっている半導体装置。
【請求項2】
平面視において相互に重なっている前記第１部材の回路ブロックと前記第２部材の回路ブロックとを接続する配線をさらに備えた請求項１に記載の半導体装置。
【請求項3】
平面視において前記第１部材の回路ブロックと重なっている前記第２部材の回路ブロックは前記第１増幅回路を構成しており、前記第１増幅回路を構成している回路ブロックは、前記第１部材の複数の回路ブロックのうち前記第１増幅回路の動作中には動作しない回路ブロックと、平面視において重なっている請求項１に記載の半導体装置。
【請求項4】
平面視において前記第２部材の回路ブロックと重なっている前記第１部材の回路ブロックはデジタル回路であり、平面視において相互に重なっている前記第１部材の回路ブロックと前記第２部材の回路ブロックとの間に、グランドに接続された金属膜を、前記第１部材が含む請求項１に記載の半導体装置。
【請求項5】
前記第２部材は、前記第１増幅回路の前段に接続された第２増幅回路をさらに含み、平面視において前記第１部材の回路ブロックと重なっている前記第２部材の回路ブロックは前記第１増幅回路を構成しており、前記第２増幅回路を構成する回路ブロックは、平面視において前記第１部材のいずれの回路ブロックとも重なっていない請求項１に記載の半導体装置。
【請求項6】
第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、前記第１部材の前記第１面に面接触して接合され、少なくとも１つの回路ブロックを含む第２部材と、
前記第１部材の前記第１面から突出する第１導体突起と、
前記第２部材から、前記第１導体突起と同じ向きに突出する第２導体突起と、
前記第１部材及び前記第２部材が実装されたモジュール基板と
を備え、
前記第２部材の回路ブロックのうち１つの回路ブロックは、相互に並列に接続された複数の第１トランジスタを含む第１増幅回路を構成しており、
前記第１部材の複数の回路ブロックのうち少なくとも１つの回路ブロックは、前記第２部材の少なくとも１つの回路ブロックに、平面視において重なっており、
平面視において相互に重なっている前記第１部材の回路ブロックと前記第２部材の回路ブロックとが、前記第１導体突起、前記第２導体突起、及び前記モジュール基板に設けられた配線を介して相互に接続されている半導体モジュール。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び半導体モジュールに関する。
【背景技術】
【0002】
移動体通信や衛星通信等に用いられる電子機器に、高周波信号の送受信機能を一体化したＲＦフロントエンドモジュールが組み込まれている。ＲＦフロントエンドモジュールは、高周波増幅機能を持つモノリシックマイクロ波集積回路素子（ＭＭＩＣ）、高周波増幅回路を制御する制御ＩＣ、スイッチＩＣ、デュプレクサ等を備えている。
【0003】
ＭＭＩＣの上に制御ＩＣを積み重ねることによって小型化した高周波モジュールが下記の特許文献１に開示されている。特許文献１に開示された高周波モジュールは、モジュール基板の上に搭載されたＭＭＩＣと、その上に積み重ねられた制御ＩＣとを含む。ＭＭＩＣの電極、制御ＩＣの電極、及びモジュール基板上の電極が、ワイヤボンディングにより電気的に接続されている。
【先行技術文献】
【特許文献】
【0004】
【文献】米国特許出願公開第２０１５／０３０３９７１号明細書
【発明の概要】
【発明が解決しようとする課題】
【0005】
高周波増幅回路に、例えばヘテロ接合バイポーラトランジスタ（ＨＢＴ）が用いられる。ＨＢＴは、動作中にコレクタ損失が発生することによって発熱する。発熱によるＨＢＴの温度上昇は、コレクタ電流をさらに増大させる方向に働く。この正帰還の条件が満たされるとＨＢＴが熱暴走に至る。ＨＢＴの熱暴走を回避するために、ＨＢＴの出力電力の上限値が制限される。
【0006】
高周波増幅回路の高出力化を図るために、ＨＢＴ等を含む半導体装置からの放熱特性を向上させることが望まれる。特許文献１に開示された高周波モジュールでは、近年の高周波増幅回路に対する高出力化の要求を満たすことが困難である。
【0007】
本発明の目的は、放熱特性を高めることが可能な半導体装置及び半導体モジュールを提供することである。
【課題を解決するための手段】
【0008】
本発明の一観点によると、
第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、
前記第１部材の前記第１面に面接触して接合され、少なくとも１つの回路ブロックを含む第２部材と、
前記第２部材から、前記第１部材の側とは反対側に突出する導体突起と
を備え、
前記第２部材の回路ブロックのうち１つの回路ブロックは、相互に並列に接続された複数の第１トランジスタを含む第１増幅回路を構成しており、
前記第１部材の複数の回路ブロックのうち少なくとも１つの回路ブロックは、前記第２部材の少なくとも１つの回路ブロックに、平面視において重なっている半導体装置が提供される。
第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、
前記第１部材の前記第１面に面接触して接合され、少なくとも１つの回路ブロックを含む第２部材と、
前記第２部材から、前記第１部材の側とは反対側に突出する導体突起と
を備え、
前記第２部材の回路ブロックのうち１つの回路ブロックは、相互に並列に接続された複数の第１トランジスタを含む第１増幅回路を構成しており、
前記第１部材の複数の回路ブロックのうち少なくとも１つの回路ブロックは、前記第２部材の少なくとも１つの回路ブロックに、平面視において重なっている半導体装置が提供される。
【0009】
本発明の他の観点によると、
第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、
前記第１部材の前記第１面に面接触して接合され、少なくとも１つの回路ブロックを含む第２部材と、
前記第１部材の前記第１面から突出する第１導体突起と、
前記第２部材から、前記第１導体突起と同じ向きに突出する第２導体突起と、
前記第１部材及び前記第２部材が実装されたモジュール基板と
を備え、
前記第２部材の回路ブロックのうち１つの回路ブロックは、相互に並列に接続された複数の第１トランジスタを含む第１増幅回路を構成しており、
前記第１部材の複数の回路ブロックのうち少なくとも１つの回路ブロックは、前記第２部材の少なくとも１つの回路ブロックに、平面視において重なっており、
平面視において相互に重なっている前記第１部材の回路ブロックと前記第２部材の回路ブロックとが、前記第１導体突起、前記第２導体突起、及び前記モジュール基板に設けられた配線を介して相互に接続されている半導体モジュールが提供される。
第１面を有し、前記第１面を平面視したとき、前記第１面の内部の領域に配置された複数の回路ブロックを含む第１部材と、
前記第１部材の前記第１面に面接触して接合され、少なくとも１つの回路ブロックを含む第２部材と、
前記第１部材の前記第１面から突出する第１導体突起と、
前記第２部材から、前記第１導体突起と同じ向きに突出する第２導体突起と、
前記第１部材及び前記第２部材が実装されたモジュール基板と
を備え、
前記第２部材の回路ブロックのうち１つの回路ブロックは、相互に並列に接続された複数の第１トランジスタを含む第１増幅回路を構成しており、
前記第１部材の複数の回路ブロックのうち少なくとも１つの回路ブロックは、前記第２部材の少なくとも１つの回路ブロックに、平面視において重なっており、
平面視において相互に重なっている前記第１部材の回路ブロックと前記第２部材の回路ブロックとが、前記第１導体突起、前記第２導体突起、及び前記モジュール基板に設けられた配線を介して相互に接続されている半導体モジュールが提供される。
【発明の効果】
【0010】
第１トランジスタで発生した熱が、第１トランジスタから第１部材に至る伝熱経路と、導体突起を経由する伝熱経路との２つの伝熱経路を通って伝導される。このため、第１トランジスタからの放熱特性を高めることができる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
【0013】
図１は、第１実施例による半導体装置３０を含む高周波モジュール２０のブロック図である。この高周波モジュール２０は、第１実施例による半導体装置３０、出力整合回路７６、複数のデュプレクサ７０、アンテナスイッチ７２、２つの受信用のバンド選択スイッチ７３、２つのローノイズアンプ７１、受信用の出力端子選択スイッチ７４、及び第２制御回路７５を含む。これらの回路部品はモジュール基板にフリップチップ実装される。この高周波モジュール２０は、周波数分割複信（ＦＤＤ）方式の送受信を行う機能を有する。
【0014】
半導体装置３０は、第１部材３１と、第１部材３１に接合された第２部材３２とを含む。第１部材３１に、入力スイッチ４３、第１制御回路４２、及びバンド選択スイッチ４１が形成されている。第２部材３２に、第１増幅回路５１及び第２増幅回路５２からなる２段構成の高周波増幅回路５０、及びバイアス回路５３が形成されている。第２増幅回路５２が初段の増幅回路であり、第１増幅回路５１が最終段の増幅回路である。図１において、第１部材３１に設けられている回路ブロックに相対的に淡いハッチングを付し、第２部材３２に設けられている回路ブロックに相対的に濃いハッチングを付している。バイアス回路５３は、第１制御回路４２からの制御信号に応じて、第１増幅回路５１及び第２増幅回路５２にバイアス電流を供給する。
【0015】
入力スイッチ４３の２つの入力接点が、それぞれモジュール基板に設けられた高周波信号入力端子ＩＮ１、ＩＮ２に接続されている。２つの高周波信号入力端子ＩＮ１、ＩＮ２から高周波信号が入力される。入力スイッチ４３は、２つの入力接点から１つの接点を選択し、選択した接点に入力される高周波信号を高周波増幅回路５０に入力させる。
【0016】
高周波増幅回路５０で増幅された高周波信号が、出力整合回路７６を通ってバンド選択スイッチ４１の１つの入力接点に入力される。バンド選択スイッチ４１は、複数の出力接点から１つの接点を選択し、高周波増幅回路５０で増幅された高周波信号を、選択した出力接点から出力させる。
【0017】
バンド選択スイッチ４１の複数の出力接点のうち２つの接点は、それぞれモジュール基板に設けられた補助出力端子ＰＡＡＵＸ１、ＰＡＡＵＸ２に接続されている。他の６個の接点は、それぞれバンドごとに準備された複数のデュプレクサ７０の送信用入力ポートに接続されている。バンド選択スイッチ４１は、バンドごとに準備された複数のデュプレクサ７０から１つのデュプレクサ７０を選択する機能を有する。
【0018】
アンテナスイッチ７２が、回路側の複数の接点とアンテナ側の２つの接点とを有する。アンテナスイッチ７２の複数の回路側の接点のうち２つの接点が、それぞれ送信信号入力端子ＴＲＸ１、ＴＲＸ２に接続されている。回路側の他の６個の接点は、それぞれ複数のデュプレクサ７０の入出力共用ポートに接続されている。アンテナ側の２つの接点は、それぞれアンテナ端子ＡＮＴ１、ＡＮＴ２に接続されている。アンテナ端子ＡＮＴ１、ＡＮＴ２に、それぞれアンテナが接続される。
【0019】
アンテナスイッチ７２は、２つのアンテナ側の接点を、それぞれ回路側の複数の接点から選択した２つの接点に接続する。１つのバンドを用いて通信を行う場合には、アンテナスイッチ７２は、回路側の１つの接点と、アンテナ側の１つの接点とを接続する。高周波増幅回路５０で増幅され、対応するバンド用のデュプレクサ７０を通過した高周波信号が、選択されたアンテナ側の接点に接続されているアンテナから送信される。
【0020】
２つの受信用のバンド選択スイッチ７３の各々が、４個の入力接点と１つの出力接点とを有する。２つのバンド選択スイッチ７３の各々の４個の入力接点のうち３個の接点は、それぞれデュプレクサ７０の受信用出力ポートに接続されている。２つのバンド選択スイッチ７３の各々の残りの１つの接点は、それぞれ補助入力端子ＬＮＡＡＵＸ１、ＬＮＡＡＵＸ２に接続されている。
【0021】
２つの受信用のバンド選択スイッチ７３の出力接点は、それぞれ２つのローノイズアンプ７１に接続されている。２つの受信用のバンド選択スイッチ７３は、それぞれデュプレクサ７０を通過した受信信号をローノイズアンプ７１に入力させる。
【0022】
出力端子選択スイッチ７４の２つの回路側の接点が、それぞれ２つのローノイズアンプ７１の出力ポートに接続されている。出力端子選択スイッチ７４の３つの端子側の接点が、それぞれ受信信号出力端子ＬＮＡＯＵＴ１、ＬＮＡＯＵＴ２、ＬＮＡＯＵＴ３に接続されている。ローノイズアンプ７１で増幅された受信信号が、出力端子選択スイッチ７４で選択された受信信号出力端子から出力される。
【0023】
モジュール基板に設けられた電源端子ＶＣＣ１、ＶＣＣ２から、それぞれ第１増幅回路５１及び第２増幅回路５２に電源電圧が印加される。
【0024】
第１制御回路４２が、電源端子ＶＩＯ１、制御信号端子ＳＤＡＴＡ１、及びクロック端子ＳＣＬＫ１に接続されている。第１制御回路４２は、制御信号端子ＳＤＡＴＡ１に与えられる制御信号に基づいてバイアス回路５３、入力スイッチ４３、及びバンド選択スイッチ４１を制御する。
【0025】
第２制御回路７５が、電源端子ＶＩＯ２、制御信号端子ＳＤＡＴＡ２、及びクロック端子ＳＣＬＫ２に接続されている。第２制御回路７５は、制御信号端子ＳＤＡＴＡ２に与えられる制御信号に基づいてローノイズアンプ７１、受信用のバンド選択スイッチ７３、及び出力端子選択スイッチ７４を制御する。
【0026】
モジュール基板に、さらに電源端子ＶＢＡＴ及びドレイン電圧端子ＶＤＤ２が設けられている。電源端子ＶＢＡＴから、高周波増幅回路５０のバイアス回路及び第１制御回路４２に電源が供給される。ドレイン電圧端子ＶＤＤ２からローノイズアンプ７１に電源電圧が印加される。
【0027】
図２は、第１実施例による高周波モジュール２０の回路部品の平面視における位置関係を示す図である。モジュール基板２１に、半導体装置３０、複数のデュプレクサ７０、ローノイズアンプ７１、アンテナスイッチ７２、及びその他の表面実装型の複数の受動部品が実装されている。半導体装置３０の第１部材３１は、平面視において第２部材３２より大きく、第２部材３２を包含している。
【0028】
第１部材３１に、バンド選択スイッチ４１、第１制御回路４２、及び入力スイッチ４３が形成されている。図２において、バンド選択スイッチ４１、第１制御回路４２、及び入力スイッチ４３等の回路ブロックが配置される領域を破線で囲んで示している。ここで、「回路ブロック」とは、ある機能を実現するために構成された半導体素子、受動素子等の複数の回路素子、及びこれらの回路素子を相互に接続する配線の集合体を意味する。一般的に、回路ブロックごとに回路設計が行われ、回路ブロックごとに半導体基板上にレイアウトされる。
【0029】
出力整合回路７６は、モジュール基板内に配置されたインダクタ等の受動素子と、モジュール基板に表面実装されたキャパシタ等で構成される。出力整合回路７６を構成するインダクタは、平面視において半導体装置３０と重なる位置に配置されている。本明細書において「平面視において２つの部材が重なっている」状態は、一方の部材が他方の部材を包含している状態、一方の部材の一部が他方の部材の一部と重なっている状態、及び２つの部材の外周線が一致している状態を含む。
【0030】
図３は、第１実施例による半導体装置３０の概略断面図である。第１部材３１は、基板３１１、その上に配置された多層配線構造３１２、及び多層配線構造３１２の表面を覆う第１部材保護膜３１３を含んでいる。基板３１１は、単体半導体系の半導体部分を含む。基板３１１として、例えばシリコン基板またはシリコンオンインシュレータ（ＳＯＩ）基板が用いられる。バンド選択スイッチ４１（図１）、第１制御回路４２（図１）、及び入力スイッチ４３（図１）が、基板３１１の表層部に形成された半導体素子及び多層配線構造３１２内の配線により構成される。図３では、入力スイッチ４３が形成される領域を破線で囲んで示している。第１部材３１の最表面を第１面３１Ａということとする。第１部材保護膜３１３の上面が第１面３１Ａに相当する。
【0031】
第２部材３２が、第１部材３１の第１面３１Ａに面接触して接合されている。第２部材３２に、第１増幅回路５１（図１）、第２増幅回路５２（図１）、及びバイアス回路５３（図１）が形成されている。図３では、第２増幅回路５２が配置されている領域を破線で囲んで示している。
【0032】
第２部材３２を覆うように、第１面３１Ａの上に層間絶縁膜６７が配置されている。層間絶縁膜６７の所定の位置に複数の開口が設けられている。層間絶縁膜６７の上に、複数のパッド６２、６３、及び複数の配線６１が配置されている。複数のパッド６２、６３、及び複数の配線６１が配置された配線層は、再配線層といわれる場合がある。再配線層内の配線６１は、再配線といわれる場合がある。
【0033】
配線６１は、層間絶縁膜６７に設けられている開口を通り、多層配線構造３１２内の配線３１５を介して入力スイッチ４３に接続されるとともに、層間絶縁膜６７に設けられた他の開口を通って第２増幅回路５２に接続されている。すなわち、第１部材３１に形成されている入力スイッチ４３と第２部材３２に形成されている第２増幅回路５２とが、再配線層の配線６１を介して電気的に直接接続されている。ここで、「電気的に直接接続されている」とは、トランジスタ等の能動素子を介することなく、電気的に接続されていることを意味する。例えば、インピーダンス整合回路等の受動素子のみで構成された回路を介して接続されている場合は、「電気的に直接接続されている」場合に含まれる。再配線層に含まれる他の配線は、例えば第１制御回路４２（図１）とバイアス回路５３（図１）との接続等に用いられる。
【0034】
パッド６２は、平面視において第２部材３２に包含されており、第２部材３２に形成されている回路に接続されている。パッド６２の他にも、平面視において第２部材３２に包含される他のパッドが配置されている。パッド６３は、平面視において第２部材３２の外側に配置されており、層間絶縁膜６７の設けられた開口を通り、多層配線構造３１２内の配線３１６を介して、第１部材３１に形成されている入力スイッチ４３に接続されている。パッド６３の他にも、平面視において第２部材３２の外側に他のパッドが配置されている。
【0035】
再配線層を覆うように、層間絶縁膜６７の上に保護膜６８が配置されている。保護膜６８に、パッド６２、６３のそれぞれの上面の一部の領域を露出させる開口が設けられている。パッド６２、６３の上に、それぞれ導体突起８２、８３が配置されている。導体突起８２は、パッド６２に接続されたＣｕピラー８２Ａと、Ｃｕピラー８２Ａの上面に配置されたハンダ層８２Ｂとを含む。このような構造の導体突起８２は、Ｃｕピラーバンプといわれる。
【0036】
なお、Ｃｕピラー８２Ａの底面に、密着性向上を目的としてアンダーバンプメタル層を配置してもよい。他の導体突起８３も、導体突起８２と同じ積層構造を有する。なお、導体突起８２、８３等に、Ｃｕピラーバンプに代えて、Ａｕバンプ、ハンダボールバンプ、パッド上に立てられた導体柱等を用いてもよい。Ａｕバンプのように、ハンダ層が載せられていないバンプは、ピラーともいわれる。パッド上に立てられた導体柱は、ポストともいわれる。
【0037】
導体突起８２は、例えば図１に示した電源端子ＶＣＣ１と第１増幅回路５１との接続、電源端子ＶＣＣ２と第２増幅回路５２との接続、第１増幅回路５１と出力整合回路７６との接続に用いられる。さらに、導体突起８２は、第２部材３２内のグランド導体と、モジュール基板のグランド導体との接続に用いられる。
【0038】
導体突起８３は、例えば図１に示した入力スイッチ４３と高周波信号入力端子ＩＮ１、ＩＮ２との接続、第１制御回路４２と電源端子ＶＩＯ１、制御信号端子ＳＤＡＴＡ１、及びクロック端子ＳＣＬＫ１との接続、バンド選択スイッチ４１と出力整合回路７６、複数のデュプレクサ７０等との接続に用いられる。
【0039】
図４Ａは、第１実施例による半導体装置の第１増幅回路５１（図１）を構成する複数のセルの各々の等価回路図である。第１増幅回路５１は、相互に並列に接続された複数のセルで構成される。なお、第２増幅回路５２（図１）も、第１増幅回路５１と同様の回路構成を有する。ただし、第２増幅回路５２を構成するセルの個数は、第１増幅回路５１を構成するセルの個数より少ない。
【0040】
各セルは、トランジスタＱ、入力キャパシタＣｉｎ、及びバラスト抵抗素子Ｒｂを含む。トランジスタＱのベースが入力キャパシタＣｉｎを介して高周波信号入力配線１０５ＲＦに接続されている。さらに、トランジスタＱのベースが、バラスト抵抗素子Ｒｂを介してベースバイアス配線１０４ＢＢに接続されている。トランジスタＱのエミッタが接地されている。トランジスタＱのコレクタがコレクタ配線１０４Ｃに接続されている。コレクタ配線１０４Ｃを介してトランジスタＱのコレクタに電源電圧が印加されるとともに、増幅された高周波信号がコレクタから出力される。
【0041】
図４Ｂは、第２部材３２に形成された第１増幅回路５１（図１）を構成する１つのセルの概略断面図である。第２部材３２が下地半導体層１０１を含む。下地半導体層１０１が第１部材３１に面接触することにより、第２部材３２が第１部材３１に接合されている。下地半導体層１０１は、導電領域１０１Ａと素子分離領域１０１Ｂとに区分されている。下地半導体層１０１には、例えばＧａＡｓが用いられる。導電領域１０１Ａはｎ型ＧａＡｓで形成されており、素子分離領域１０１Ｂはｎ型ＧａＡｓ層に絶縁化不純物をイオン注入することにより形成される。
【0042】
導電領域１０１Ａの上に、トランジスタＱが配置されている。トランジスタＱは、導電領域１０１Ａから順番に積層されたコレクタ層１０２Ｃ、ベース層１０２Ｂ、及びエミッタ層１０２Ｅを含む。エミッタ層１０２Ｅは、ベース層１０２Ｂの一部の領域の上に配置されている。一例として、コレクタ層１０２Ｃはｎ型ＧａＡｓで形成され、ベース層１０２Ｂはｐ型ＧａＡｓで形成され、エミッタ層１０２Ｅはｎ型ＩｎＧａＰで形成される。すなわち、トランジスタＱは、ヘテロ接合バイポーラトランジスタである。
【0043】
ベース層１０２Ｂの上にベース電極１０３Ｂが配置されており、ベース電極１０３Ｂがベース層１０２Ｂに電気的に接続されている。エミッタ層１０２Ｅの上にエミッタ電極１０３Ｅが配置されており、エミッタ電極１０３Ｅがエミッタ層１０２Ｅに電気的に接続されている。導電領域１０１Ａの上にコレクタ電極１０３Ｃが配置されている。コレクタ電極１０３Ｃは、導電領域１０１Ａを介してコレクタ層１０２Ｃに電気的に接続されている。
【0044】
トランジスタＱ、コレクタ電極１０３Ｃ、ベース電極１０３Ｂ、及びエミッタ電極１０３Ｅを覆うように、下地半導体層１０１の上に１層目の層間絶縁膜１１１が配置されている。１層目の層間絶縁膜１１１は、例えばＳｉＮ等の無機絶縁材料で形成される。層間絶縁膜１１１の所定の位置に複数の開口が設けられている。
【0045】
層間絶縁膜１１１の上に、１層目のエミッタ配線１０４Ｅ、ベース配線１０４Ｂ、コレクタ配線１０４Ｃ、ベースバイアス配線１０４ＢＢが配置されている。さらに、層間絶縁膜１１１の上にバラスト抵抗素子Ｒｂが配置されている。エミッタ配線１０４Ｅは、層間絶縁膜１１１に設けられた開口を通ってエミッタ電極１０３Ｅに接続されている。ベース配線１０４Ｂは、層間絶縁膜１１１に設けられた他の開口を通ってベース電極１０３Ｂに接続されている。コレクタ配線１０４Ｃは、層間絶縁膜１１１に設けられた他の開口を通ってコレクタ電極１０３Ｃに接続されている。
【0046】
ベース配線１０４Ｂは、トランジスタＱが配置されていない領域まで延びており、その先端がバラスト抵抗素子Ｒｂの一方の端部に重なっている。重なり部分において、ベース配線１０４Ｂとバラスト抵抗素子Ｒｂとが電気的に接続されている。バラスト抵抗素子Ｒｂの他方の端部がベースバイアス配線１０４ＢＢに重なっている。重なり部分において、バラスト抵抗素子Ｒｂとベースバイアス配線１０４ＢＢとが電気的に接続されている。
【0047】
１層目のエミッタ配線１０４Ｅ、ベース配線１０４Ｂ、ベースバイアス配線１０４ＢＢ、及びバラスト抵抗素子Ｒｂを覆うように、層間絶縁膜１１１の上に２層目の層間絶縁膜１１２が配置されている。２層目の層間絶縁膜１１２も、ＳｉＮ等の無機絶縁材料で形成される。
【0048】
層間絶縁膜１１２の上に、２層目のエミッタ配線１０５Ｅ及び高周波信号入力配線１０５ＲＦが配置されている。２層目のエミッタ配線１０５Ｅは、層間絶縁膜１１２に設けられた開口を通って１層目のエミッタ配線１０４Ｅに接続されている。高周波信号入力配線１０５ＲＦの一部分は、平面視において１層目のベース配線１０４Ｂと重なっている。両者の重なり領域に入力キャパシタＣｉｎが形成される。
【0049】
２層目のエミッタ配線１０５Ｅ及び高周波信号入力配線１０５ＲＦを覆うように、３層目の層間絶縁膜６７が配置されている。３層目の層間絶縁膜６７は、例えばポリイミド等の有機絶縁材料で形成される。なお、３層目の層間絶縁膜６７は、図３に示したように第１部材３１の上まで広がっている。
【0050】
３層目の層間絶縁膜６７の上にパッド６２が配置されている。パッド６２は、層間絶縁膜６７に設けられた開口を通って２層目のエミッタ配線１０５Ｅに接続されている。
【0051】
図５Ａは、第１実施例による半導体装置３０の第１面３１Ａ（図３）を平面視したときの各回路ブロックの面内の配置を示す模式図である。第１部材３１に形成された複数の回路ブロックは、それぞれ図１に示したバンド選択スイッチ４１、第１制御回路４２、及び入力スイッチ４３を構成する。これらの回路ブロックは、第１面３１Ａを平面視したとき、第１面３１Ａの内部の領域に配置されている。図５Ａでは、入力スイッチ４３を構成する回路ブロック及び第１制御回路４２を構成する回路ブロックを示している。図５Ａにおいて、第１部材３１に形成されている回路ブロックに右下がりのハッチングを付している。
【0052】
第２部材３２に形成された複数の回路ブロックは、それぞれ最終段の第１増幅回路５１、初段の第２増幅回路５２、及びバイアス回路５３を構成する。
【0053】
図５Ｂは、第１増幅回路５１を構成する複数のトランジスタＱ（図４Ａ、図４Ｂ）の平面視における配置を示す図である。複数のトランジスタＱの各々が、コレクタ層１０２Ｃ及びベース層１０２Ｂを含む。平面視において、コレクタ層１０２Ｃの外周線とベース層１０２Ｂの外周線とは、ほぼ一致している。エミッタ層１０２Ｅ（図４Ｂ）は、平面視においてベース層１０２Ｂに包含される。トランジスタＱの各々は、平面視において一方向（図５Ｂにおいて上下方向）に長い形状を有する。複数のトランジスタＱのそれぞれの長手方向は平行であり、複数のトランジスタＱは、長手方向に対して直交する方向（図５Ｂにおいて左右方向）に並んで配置されている。
【0054】
複数のトランジスタＱが領域５５内に分布している。複数のトランジスタＱが分布する領域５５は、例えば、平面視において複数のトランジスタＱを包含する最小の凸多角形と定義される。
【0055】
複数のトランジスタＱからなるトランジスタ列を、トランジスタＱが配列する方向に対して直交する方向に、複数列配置してもよい。この場合には、複数のトランジスタ列に含まれるすべてのトランジスタＱを包含する最小の凸多角形を、複数のトランジスタＱが分布する領域５５と定義すればよい。
【0056】
図５Ａに示すように、第１増幅回路５１を構成する回路ブロック内に、複数のトランジスタＱが分布する領域５５が配置されている。導体突起８２Ｅ、８２Ｃが、それぞれ複数のトランジスタＱのエミッタ及びコレクタに接続されている。平面視においてエミッタ用の導体突起８２Ｅは、複数のトランジスタＱが分布する領域５５を包含している。第１増幅回路５１を構成する回路ブロック内には、その他に図４Ａ及び図４Ｂに示した入力キャパシタＣｉｎ及びバラスト抵抗素子Ｒｂが配置されている。
【0057】
第２増幅回路５２を構成する回路ブロックは、入力スイッチ４３を構成する回路ブロックと平面視において重なっており、バイアス回路５３を構成する回路ブロックは、第１制御回路４２を構成する複数の回路ブロックの一部の回路ブロックと平面視において重なっている。例えば、第１制御回路４２は、第１増幅回路５１に供給するバイアスを制御する電流を出力する回路ブロック、ヒューズアレイを構成する回路ブロック等を含む。本実施例では、第１増幅回路５１に供給するバイアスを制御する電流を出力する回路ブロックが、平面視において、バイアス回路５３を構成する回路ブロックと重なっている。本明細書において「平面視において２つの回路ブロックが重なる」状態は、一方の回路ブロックが占める領域が、他方の回路ブロックが占める領域を包含している状態、一方の回路ブロックが占める領域の一部が、他方の回路ブロックが占める領域の一部と重なっている状態、及び２つの回路ブロックのそれぞれが占める領域の外周線が一致している状態を含む。なお、一方の回路ブロックが、構成要素として複数の半導体素子、複数の受動素子、及びこれらを接続する配線を含み、構成要素の配線のみが他方の回路ブロックと重なる状態も、２つの回路ブロックが重なっている状態であるということができる。
【0058】
入力スイッチ４３と第２増幅回路５２とが、再配線層内の配線６１（図３）を介して電気的に直接接続されている。第１制御回路４２とバイアス回路５３とが、再配線層内の他の配線６４を介して電気的に直接接続されている。配線６１、６４は、平面視において第２部材３２の縁と交差している。
【0059】
次に、図６Ａから図７Ｄまでの図面を参照して、第１実施例による半導体装置３０の作製方法について説明する。図６Ａから図７Ｃまでの図面は、製造途中段階における半導体装置３０の断面図であり、図７Ｄは、完成した半導体装置３０の断面図である。
【0060】
図６Ａに示すように、ＧａＡｓ等の化合物半導体の単結晶の母基板２００の上に剥離層２０１をエピタキシャル成長させ、剥離層２０１の上に素子形成層２０２を形成する。素子形成層２０２には、図４Ｂに示した第２部材３２のトランジスタＱ、１層目の配線層、２層目の配線層等が形成されている。これらの回路素子及び配線層は、一般的な半導体プロセスにより形成される。図６Ａでは、素子形成層２０２に形成されている素子構造については記載を省略している。この段階では、素子形成層２０２は個々の第２部材３２に分離されていない。
【0061】
次に、図６Ｂに示すように、レジストパターン（図示せず）をエッチングマスクとして、素子形成層２０２（図５Ａ）及び剥離層２０１をパターニングする。この段階で、素子形成層２０２（図５Ａ）は第２部材３２ごとに分離される。
【0062】
次に、図６Ｃに示すように、分離された第２部材３２の上に連結支持体２０４を貼り付ける。これにより、複数の第２部材３２が、連結支持体２０４を介して相互に連結される。なお、図６Ｂのパターニング工程でエッチングマスクとして用いたレジストパターンを残しておき、第２部材３２と連結支持体２０４との間にレジストパターンを介在させてもよい。
【0063】
次に、図６Ｄに示すように、母基板２００及び第２部材３２に対して剥離層２０１を選択的にエッチングする。これにより、第２部材３２及び連結支持体２０４が母基板２００から剥離される。剥離層２０１を選択的にエッチングするために、剥離層２０１として、母基板２００及び第２部材３２のいずれともエッチング耐性の異なる化合物半導体が用いられる。
【0064】
【0065】
図６Ｆに示すように、第２部材３２を基板２１０に接合する。第２部材３２と基板２１０との接合は、ファンデルワールス結合または水素結合による。その他に、静電気力、共有結合、共晶合金結合等によって第２部材３２を基板２１０に接合してもよい。例えば、基板２１０の表面の一部がＡｕで形成されている場合、第２部材３２をＡｕ領域に密着させて加圧することにより、両者を接合してもよい。
【0066】
次に、図７Ａに示すように、第２部材３２から連結支持体２０４を剥離する。連結支持体２０４を剥離した後、図７Ｂに示すように、基板２１０及び第２部材３２の上に層間絶縁膜６７及び再配線層を形成する。再配線層には、配線６１、パッド６２、６３（図３）等が含まれる。
【0067】
次に、図７Ｃに示すように、再配線層の上に保護膜６８を形成し、保護膜６８の所定の位置に開口を形成する。その後、開口内及び保護膜６８の上に、導体突起８２を形成する。導体突起８２の形成と同時に、他の導体突起８３（図３）等も形成する。
【0068】
最後に、図７Ｄに示すように、基板２１０をダイシングする。これにより、半導体装置３０が得られる。
【0069】
次に、第１実施例の優れた効果について説明する。
第１実施例による半導体装置３０において、第１増幅回路５１のトランジスタＱ（図５Ｂ）が最も大きな発熱源になる。このため、複数のトランジスタＱが配置された領域５５の温度が上昇する。第１実施例では、図３に示したように、第２部材３２が第１部材３１に面接触して接合されており、第１部材３１と第２部材３２との界面と交差して第２部材３２から第１部材３１に向かう伝熱経路が形成される。複数のトランジスタＱで発生した熱は、この伝熱経路を通って第１部材３１に伝導される。平面視において第２部材３２と重なる領域の第１部材保護膜３１３（図３）に開口を設け、開口内に金属を充填してもよい。この構成を採用すると、第２部材３２が金属部分に接触するため、伝熱経路の熱抵抗を低下させることができる。
第１実施例による半導体装置３０において、第１増幅回路５１のトランジスタＱ（図５Ｂ）が最も大きな発熱源になる。このため、複数のトランジスタＱが配置された領域５５の温度が上昇する。第１実施例では、図３に示したように、第２部材３２が第１部材３１に面接触して接合されており、第１部材３１と第２部材３２との界面と交差して第２部材３２から第１部材３１に向かう伝熱経路が形成される。複数のトランジスタＱで発生した熱は、この伝熱経路を通って第１部材３１に伝導される。平面視において第２部材３２と重なる領域の第１部材保護膜３１３（図３）に開口を設け、開口内に金属を充填してもよい。この構成を採用すると、第２部材３２が金属部分に接触するため、伝熱経路の熱抵抗を低下させることができる。
【0070】
第２部材３２から第１部材３１に伝導された熱は、第１部材３１内に拡散される。第１部材３１内に拡散した熱は、第１部材３１の表面から外部に放熱される。半導体装置３０がモジュール基板に実装された状態で、モールド樹脂で覆われている場合には、第１部材３１からモールド樹脂に熱が伝導される。
【0071】
さらに、導体突起８２（図３）が、第２部材３２からモジュール基板までの伝熱経路として機能する。このように、第２部材３２から、モジュール基板に向かう伝熱経路と、第１部材３１に向かう伝熱経路との２つの経路が形成される。このため、第２部材３２からの放熱特性を高めることができる。放熱特性を高める十分な効果を得るために、第１部材３１の基板３１１の半導体部分に、第２部材３２に形成されている半導体素子を形成する化合物半導体よりも熱伝導率の高い半導体、例えばＳｉ、Ｇｅ等の単体半導体を用いることが好ましい。また、第２部材３２に形成されている半導体素子として、高周波信号の増幅のために、第１部材３１の基板３１１の半導体部分よりも電子移動度の高い化合物半導体系の半導体素子を用いることが好ましい。
【0072】
第１実施例では、図３及び図５Ａに示すように再配線層内の配線６１を介して電気的に直接接続される入力スイッチ４３及び第２増幅回路５２のそれぞれを構成する回路ブロック同士が、平面視において重なっている。同様に、図５Ａに示すように、再配線層内の配線６４を介して直接接続される第１制御回路４２とバイアス回路５３のそれぞれを構成する回路ブロック同士が、平面視において重なっている。
【0073】
一般的には、第１部材３１の回路ブロックと第２部材３２の回路ブロックとを重ねると、相互に重なる２つの回路ブロックによって構成される電子回路同士が電磁気的に干渉しやすくなる。電気的に直接接続されている２つの回路の間では、電磁気的な干渉が生じたとしても、干渉が電子回路の動作に与える影響は小さい。例えば、入力スイッチ４３を構成する回路ブロックと第２増幅回路５２を構成する回路ブロックとを重ねて配置しても、電磁気的な干渉による影響は小さい。同様に、第１制御回路４２を構成する回路ブロックとバイアス回路５３を構成する回路ブロックとを重ねて配置しても、電磁気的な干渉による影響は小さい。第１実施例では、電気的に直接接続されている２つの回路をそれぞれ構成する回路ブロックを平面視において重ねて配置しているため、回路全体として電磁気的な干渉による影響が緩和される。
【0074】
また、第１部材３１の回路ブロックと第２部材３２の回路ブロックとを平面視において重ねて配置することにより、半導体装置３０の平面視における寸法を小さくすることができる。このように、第１実施例では、２つの回路ブロック間の電磁気的な干渉による影響を小さく抑えつつ、かつ半導体装置３０の小型化を図ることが可能である。
【0075】
次に、第１実施例の変形例について説明する。
第１実施例では、入力スイッチ４３と第２増幅回路５２との間のインピーダンス整合回路について特に説明していないが、両者の間にインピーダンス整合回路を挿入してもよい。このインピーダンス整合回路は、第１部材３１に形成してもよいし、第２部材３２に形成してもよい。インピーダンス整合回路は、通常はキャパシタやインダクタ等の受動素子で構成され、トランジスタ等の能動素子は含まない。したがって、入力スイッチ４３と第２増幅回路５２とがインピーダンス整合回路を介して接続されている場合でも、両者は電気的に直接接続されているといえる。
第１実施例では、入力スイッチ４３と第２増幅回路５２との間のインピーダンス整合回路について特に説明していないが、両者の間にインピーダンス整合回路を挿入してもよい。このインピーダンス整合回路は、第１部材３１に形成してもよいし、第２部材３２に形成してもよい。インピーダンス整合回路は、通常はキャパシタやインダクタ等の受動素子で構成され、トランジスタ等の能動素子は含まない。したがって、入力スイッチ４３と第２増幅回路５２とがインピーダンス整合回路を介して接続されている場合でも、両者は電気的に直接接続されているといえる。
【0076】
また、入力スイッチ４３と第２増幅回路５２との間に挿入されるインピーダンス整合回路が、第２増幅回路５２とともに、１つの回路ブロックに配置される場合もある。この場合には、インピーダンス整合回路及び第２増幅回路５２を構成する回路ブロックと、入力スイッチ４３を構成する回路ブロックとを、平面視において重ねて配置すればよい。
【0077】
次に、図８を参照して第１実施例の他の変形例について説明する。
図８は、本変形例による高周波モジュール２０の断面図である。第１実施例（図３）では、入力スイッチ４３と第２増幅回路５２とが、再配線層内の配線６１を介して電気的に直接接続されている。これに対して図８に示した変形例では、入力スイッチ４３と第２増幅回路５２とが、モジュール基板２１内の配線２６を介して電気的に直接接続されている。
図８は、本変形例による高周波モジュール２０の断面図である。第１実施例（図３）では、入力スイッチ４３と第２増幅回路５２とが、再配線層内の配線６１を介して電気的に直接接続されている。これに対して図８に示した変形例では、入力スイッチ４３と第２増幅回路５２とが、モジュール基板２１内の配線２６を介して電気的に直接接続されている。
【0078】
具体的には、第１部材３１の第１面３１Ａから第１導体突起８４が突出している。第２部材３２から、第１導体突起８４と同じ向きに第２導体突起８５が突出している。第１導体突起８４及び第２導体突起８５をモジュール基板２１に対向させた姿勢で、半導体装置３０がモジュール基板２１に実装されている。第１導体突起８４は入力スイッチ４３に接続されており、第２導体突起８５は第２増幅回路５２に接続されている。
【0079】
さらに、第１導体突起８４及び第２導体突起８５は、それぞれモジュール基板２１の表面に配置されているランド２４、２５に、ハンダにより固着されている。２つのランド２４、２５は、モジュール基板２１内の配線２６を介して相互に接続されている。
【0080】
図８に示した変形例のように、平面視において相互に重なる第１部材３１の回路ブロックと第２部材３２の回路ブロックとを、モジュール基板２１内の配線２６を介して電気的に直接接続してもよい。
【0081】
第１実施例では、半導体装置３０を周波数分割複信（ＦＤＤ）方式の高周波モジュール２０（図１）に搭載したが、時分割複信（ＴＤＤ）方式の高周波モジュールに搭載することも可能である。
【0082】
半導体装置３０をＴＤＤ方式の高周波モジュールに搭載する場合には、バンド選択スイッチ４１（図１）に代えて送受信切替スイッチが用いられる。送受信切替スイッチは、２つの接点と１つのコモン端子とを有する。２つの接点のうち一方の接点が出力整合回路７６（図１）を介して第１増幅回路５１に接続され、もう一方の接点が、受信信号を増幅するためのローノイズアンプ７１（図１）に接続されるか、受信用のバンド選択スイッチ７３（図１）を介してローノイズアンプ７１に接続される。コモン端子は、フィルタを介してアンテナ端子に接続される。
【0083】
【0084】
図９は、第２実施例による半導体装置３０の第１面３１Ａ（図３）を平面視したときの各回路ブロックの面内の配置を示す模式図である。第２実施例においては、第１部材３１に、ヒューズアレイ４４、ヒューズ書込読出回路４５、及び素子特性測定回路４６が形成されている。図９において、第１部材３１に形成されている回路ブロックに右下がりのハッチングを付している。
【0085】
ヒューズアレイ４４は、複数のヒューズで構成される。ヒューズ書込読出回路４５は、ヒューズアレイ４４の各ヒューズへの書き込み（ヒューズの切断）、及びヒューズの導通切断状態の読出しを行う。ヒューズアレイ４４の導通切断状態は、例えば、半導体装置３０の特性の製造上のばらつきを補償する目的で、半導体プロセスが完了した後に設定される。ヒューズアレイ４４への書き込みは、製品の出荷前に行われる。また、ヒューズアレイ４４の導通切断状態の読出しは、半導体装置３０への電源の供給が開始された直後に行われ、読出し結果が、読出し結果を利用する各回路のラッチ回路に保持される。したがって、第１増幅回路５１及び第２増幅回路５２が増幅動作を行っている期間は、ヒューズアレイ４４及びヒューズ書込読出回路４５は動作しない。
【0086】
素子特性測定回路４６は、半導体装置３０の各素子の特性を測定するために設けられている。素子特性測定回路４６は、例えば、半導体装置３０を構成している各素子の特性の評価、良不良の検査等の目的で使用される。したがって、第１増幅回路５１及び第２増幅回路５２が増幅動作を行っている期間は、素子特性測定回路４６は動作しない。
【0087】
このように、第２実施例においては、第１増幅回路５１を構成している回路ブロックは、第１部材３１の複数の回路ブロックのうち第１増幅回路５１の動作中には動作しない回路ブロックと、平面視において重なっている。
【0088】
次に、第２実施例の優れた効果について説明する。
第１増幅回路５１を構成する回路ブロックと平面視において重なっている第１部材３１の回路ブロックは、第１増幅回路５１の動作中は動作しない。このため、平面視において第１増幅回路５１に重なっている第１部材３１の回路ブロックは、第１増幅回路５１の動作に影響を与えない。逆に、第１増幅回路５１は、第１増幅回路５１を構成する回路ブロックに平面視において重なっている第１部材３１の回路ブロックの動作に影響を与えない。したがって、第２実施例においても第１実施例と同様に、第１部材３１の回路ブロックと第２部材３２の回路ブロックとの間の電磁気的な干渉による影響を小さく抑えつつ、かつ半導体装置３０の小型化を図ることが可能である。
第１増幅回路５１を構成する回路ブロックと平面視において重なっている第１部材３１の回路ブロックは、第１増幅回路５１の動作中は動作しない。このため、平面視において第１増幅回路５１に重なっている第１部材３１の回路ブロックは、第１増幅回路５１の動作に影響を与えない。逆に、第１増幅回路５１は、第１増幅回路５１を構成する回路ブロックに平面視において重なっている第１部材３１の回路ブロックの動作に影響を与えない。したがって、第２実施例においても第１実施例と同様に、第１部材３１の回路ブロックと第２部材３２の回路ブロックとの間の電磁気的な干渉による影響を小さく抑えつつ、かつ半導体装置３０の小型化を図ることが可能である。
【0089】
［第３実施例］
次に、図１０Ａ及び図１０Ｂを参照して第３実施例による半導体装置について説明する。以下、図１から図７Ｄまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
次に、図１０Ａ及び図１０Ｂを参照して第３実施例による半導体装置について説明する。以下、図１から図７Ｄまでの図面を参照して説明した第１実施例による半導体装置と共通の構成については説明を省略する。
【0090】
図１０Ａは、第３実施例による半導体装置３０の第１面３１Ａ（図３）を平面視したときの各回路ブロックの面内の配置を示す模式図である。第３実施例においては、第１部材３１にデジタル回路４７が形成されている。図１０Ａにおいて、第１部材３１に形成されている回路ブロックに右下がりのハッチングを付している。デジタル回路４７は、外部の回路から入力されたデジタル信号、例えば指令信号やデータ等をデコードし、アナログ信号に変換して、第１制御回路４２（図１）等に与える。第１制御回路４２は、デジタル回路４７から入力されたアナログ信号に応じて、バイアス回路５３、入力スイッチ４３、及びバンド選択スイッチ４１を制御する。
【0091】
デジタル回路４７を構成する回路ブロックは、平面視において第１増幅回路５１を構成する回路ブロックと重なっている。
【0092】
図１０Ｂは、第３実施例による半導体装置３０の概略断面図である。第１部材３１の基板３１１の表層部に形成された半導体素子、及び多層配線構造３１２内の複数の配線によってデジタル回路４７が構成されている。第２部材３２の第１増幅回路５１と、デジタル回路４７とが、平面視において重なっている。第１増幅回路５１を構成する回路ブロックと、デジタル回路４７を構成する回路ブロックとの間に、金属膜３１７が配置されている。金属膜３１７は、例えば多層配線構造３１２内のいずれかの配線層に配置される。
【0093】
金属膜３１７は、多層配線構造３１２内の配線３１８及び再配線層内の配線６５を介して、第２部材３２のグランド導体に接続されている。なお、モジュール基板内の配線を介して、金属膜３１７を第２部材３２のグランド導体に接続してもよい。金属膜３１７は、デジタル回路４７と第１増幅回路５１とを、相互に電磁気的にシールドする電磁シールド導体として機能する。
【0094】
次に、第３実施例の優れた効果について説明する。
第３実施例では、デジタル回路４７と第１増幅回路５１とが、金属膜３１７によって相互にシールドされている。このため、デジタル回路４７を構成する回路ブロックと第１増幅回路５１を構成する回路ブロックとを平面視において相互に重ねて配置しても、両者の間の電磁気的な干渉が生じにくい。したがって、第３実施例においても第１実施例と同様に、第１部材３１の回路ブロックと第２部材３２の回路ブロックとの間の電磁気的な干渉による影響を小さく抑えつつ、かつ半導体装置３０の小型化を図ることが可能である。
第３実施例では、デジタル回路４７と第１増幅回路５１とが、金属膜３１７によって相互にシールドされている。このため、デジタル回路４７を構成する回路ブロックと第１増幅回路５１を構成する回路ブロックとを平面視において相互に重ねて配置しても、両者の間の電磁気的な干渉が生じにくい。したがって、第３実施例においても第１実施例と同様に、第１部材３１の回路ブロックと第２部材３２の回路ブロックとの間の電磁気的な干渉による影響を小さく抑えつつ、かつ半導体装置３０の小型化を図ることが可能である。
【0095】
なお、第１部材３１内のアナログ回路を構成する回路ブロックと、第１増幅回路５１を構成する回路ブロックとを平面視において重ねて配置した場合、グランド電位が与えられる金属膜３１７とアナログ回路との間の寄生容量によって、アナログ回路の動作速度が低下してしまう。第３実施例では、平面視において金属膜３１７と重なる回路ブロックがデジタル回路４７を構成しているため、アナログ回路の動作速度の低下は生じない。
【0096】
第２部材３２の第１増幅回路５１の動作速度の低下を生じさせないために、グランド電位に落とされる金属膜３１７を第２部材３２から遠ざけることが好ましい。例えば、金属膜３１７と第２部材３２との厚さ方向の間隔を、デジタル回路４７を構成する多層配線構造３１２内の配線と金属膜３１７との厚さ方向の間隔の最小値より広くすることが好ましい。
【0097】
【0098】
図１１は、第４実施例による半導体装置３０の第１面３１Ａ（図３）を平面視したときの各回路ブロックの面内の配置を示す模式図である。第４実施例においては、第１部材３１に周期信号動作回路４８が形成されている。図１１において、第１部材３１に形成されている回路ブロックに右下がりのハッチングを付している。第２部材３２の第１増幅回路５１を構成する回路ブロックが、第１部材３１の周期信号動作回路４８を構成する回路ブロックと平面視において重なっている。周期信号動作回路４８には、例えば周期的に変化するクロック信号に応じて動作するデジタル回路、周期的にスイッチのオンオフを繰り返して昇圧動作を行うチャージポンプ回路等が含まれる。
【0099】
第２部材３２の第２増幅回路５２を構成する回路ブロックは、第１部材３１のいずれの回路ブロックとも重なっていない。
【0100】
次に、第４実施例の優れた効果について説明する。
周期的に変化する信号に応じて動作する周期信号動作回路４８は、スプリアスを発生させやすい。周期信号動作回路４８で発生したスプリアスは、周期信号動作回路４８を構成する回路ブロックと平面視において重なっている第２部材３２の回路ブロックと結合しやすい。一般的に、２段構成の高周波増幅回路においては、初段の増幅回路のゲインを大きくし、最終段の増幅回路においては、ゲインを抑えて大出力を得るように設計される。
周期的に変化する信号に応じて動作する周期信号動作回路４８は、スプリアスを発生させやすい。周期信号動作回路４８で発生したスプリアスは、周期信号動作回路４８を構成する回路ブロックと平面視において重なっている第２部材３２の回路ブロックと結合しやすい。一般的に、２段構成の高周波増幅回路においては、初段の増幅回路のゲインを大きくし、最終段の増幅回路においては、ゲインを抑えて大出力を得るように設計される。
【0101】
スプリアスが初段の第２増幅回路５２に結合すると、スプリアスがゲインの大きな第２増幅回路５２で増幅され、さらに第１増幅回路５１でも増幅されてしまう。このため、第１増幅回路５１の出力信号のスプリアス成分が大きくなってしまう。第４実施例では、第２増幅回路５２を構成する回路ブロックが、周期信号動作回路４８を構成する回路ブロックと平面視において重なっていないため、スプリアス成分が初段の第２増幅回路５２及び最終段の第１増幅回路５１の両方で増幅されて出力されることが防止される。
【0102】
周期信号動作回路４８を構成する回路ブロックが、第１増幅回路５１を構成する回路ブロックと平面視において重なっているため、周期信号動作回路４８で発生したスプリアスが第１増幅回路５１に結合する場合がある。第１増幅回路５１に入力される信号は、第２増幅回路５２で増幅されることによって信号レベルがある程度高くなっている。このため、第１増幅回路５１にスプリアスが結合したとしても、増幅対象の高周波信号に対するスプリアス成分の影響は小さい。また、第１増幅回路５１に結合したスプリアス成分が、ゲインの大きな初段の第２増幅回路５２で増幅されることはない。
【0103】
第１増幅回路５１を構成する回路ブロックと、周期信号動作回路４８を構成する回路ブロックとを平面視において重ねることにより、スプリアスの影響を低減させ、かつ半導体装置３０の小型化を図ることができる。
【0104】
次に、第４実施例の変形例について説明する。
第４実施例では、第１増幅回路５１を構成する回路ブロックに、第１部材３１の周期信号動作回路４８を構成する回路ブロックを平面視において重ねているが、第１増幅回路５１を構成する回路ブロックに第１部材３１の他の回路ブロックを重ねてもよい。この場合にも、第２増幅回路５２を構成する回路ブロックは、第１部材３１のいずれの回路ブロックにも重なっていない。この構成において、第１部材３１の回路ブロックで発生したノイズが第１増幅回路５１に結合したとしても、出力信号に与えるノイズ成分の影響は小さい。このため、第４実施例と同様に、ノイズの影響を低減させ、かつ半導体装置３０の小型化を図ることができる。
第４実施例では、第１増幅回路５１を構成する回路ブロックに、第１部材３１の周期信号動作回路４８を構成する回路ブロックを平面視において重ねているが、第１増幅回路５１を構成する回路ブロックに第１部材３１の他の回路ブロックを重ねてもよい。この場合にも、第２増幅回路５２を構成する回路ブロックは、第１部材３１のいずれの回路ブロックにも重なっていない。この構成において、第１部材３１の回路ブロックで発生したノイズが第１増幅回路５１に結合したとしても、出力信号に与えるノイズ成分の影響は小さい。このため、第４実施例と同様に、ノイズの影響を低減させ、かつ半導体装置３０の小型化を図ることができる。
【0105】
【0106】
第１実施例では、回路ブロック同士の平面視における重なりについて説明した。第５実施例による半導体装置は、回路ブロックのみなならず、異なる回路ブロックを接続する配線の平面視における重なりについても特徴づけられる。
【0107】
ある回路を構成する回路ブロックと、その回路に直接接続された同一部材内の配線とを含めて、拡大回路ブロックということとする。第５実施例では、相互に直接接続されている第１部材３１の回路と第２部材３２の回路とをそれぞれ含む拡大回路ブロック同士が、平面視において重なっている。
【0108】
例えば、第１実施例では、電気的に直接接続される入力スイッチ４３及び第２増幅回路５２のそれぞれを構成する回路ブロック同士が、平面視において重なっている。これに対して第５実施例では、入力スイッチ４３を構成する回路ブロック及び入力スイッチ４３に直接接続されている第１部材３１内の配線の少なくとも一方と、第２増幅回路５２を構成する回路ブロック及び第２増幅回路５２に直接接続されている第２部材３２内の配線の少なくとも一方とが、平面視において相互に重なっている。
【0109】
次に、第５実施例の優れた効果について説明する。
第５実施例においても第１実施例と同様に、２つの回路ブロック間の電磁気的な干渉による影響を小さく抑えつつ、かつ半導体装置３０の小型化を図ることが可能である。さらに、配線の配置の自由度を高めることができる。
第５実施例においても第１実施例と同様に、２つの回路ブロック間の電磁気的な干渉による影響を小さく抑えつつ、かつ半導体装置３０の小型化を図ることが可能である。さらに、配線の配置の自由度を高めることができる。
【0110】
次に、第５実施例の変形例について説明する。
第５実施例では、相互に直接接続されている第１部材３１の回路と第２部材３２の回路とをそれぞれ含む拡大回路ブロック同士を、平面視において重ねている。その他の構成として、第２実施例のように、第１増幅回路５１を含む拡大回路ブロックが、第１部材３１の複数の拡大回路ブロックのうち第１増幅回路５１の動作中には動作しない回路を含む拡大回路ブロックと、平面視において重なるようにしてもよい。第３実施例のように、デジタル回路４７を含む拡大回路ブロックと、第１増幅回路５１を含む拡大回路ブロックとを、平面視において重ねて配置し、両者の間に金属膜を配置してもよい。第４実施例のように、第１増幅回路５１を含む拡大回路ブロックと、周期信号動作回路４８を含む拡大回路ブロックとを平面視において重ねてもよい。
第５実施例では、相互に直接接続されている第１部材３１の回路と第２部材３２の回路とをそれぞれ含む拡大回路ブロック同士を、平面視において重ねている。その他の構成として、第２実施例のように、第１増幅回路５１を含む拡大回路ブロックが、第１部材３１の複数の拡大回路ブロックのうち第１増幅回路５１の動作中には動作しない回路を含む拡大回路ブロックと、平面視において重なるようにしてもよい。第３実施例のように、デジタル回路４７を含む拡大回路ブロックと、第１増幅回路５１を含む拡大回路ブロックとを、平面視において重ねて配置し、両者の間に金属膜を配置してもよい。第４実施例のように、第１増幅回路５１を含む拡大回路ブロックと、周期信号動作回路４８を含む拡大回路ブロックとを平面視において重ねてもよい。
【0111】
次に、第５実施例の他の変形例について説明する。
第５実施例及び上記変形例では、電磁気的な干渉が生じても回路の動作に与える影響が小さい回路を含む拡大回路ブロック同士を、平面視において相互に重ねている。その他の構成として、第１部材３１の回路ブロックと、第２部材３２のいずれかの回路ブロックに接続されている配線とを、平面視において相互に重ねてもよい。逆に、第２部材３２の回路ブロックと、第１部材３１のいずれかの回路ブロックに接続されている配線とを、平面視において相互に重ねてもよい。この場合にも、半導体装置の小型化を図るとともに、放熱特性を向上させるという優れた効果が得られる。さらに、配線の配置の自由度を高めることができる。
第５実施例及び上記変形例では、電磁気的な干渉が生じても回路の動作に与える影響が小さい回路を含む拡大回路ブロック同士を、平面視において相互に重ねている。その他の構成として、第１部材３１の回路ブロックと、第２部材３２のいずれかの回路ブロックに接続されている配線とを、平面視において相互に重ねてもよい。逆に、第２部材３２の回路ブロックと、第１部材３１のいずれかの回路ブロックに接続されている配線とを、平面視において相互に重ねてもよい。この場合にも、半導体装置の小型化を図るとともに、放熱特性を向上させるという優れた効果が得られる。さらに、配線の配置の自由度を高めることができる。
【0112】
上述の各実施例は例示であり、異なる実施例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。複数の実施例の同様の構成による同様の作用効果については実施例ごとには逐次言及しない。さらに、本発明は上述の実施例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【符号の説明】
【0113】
２０ 高周波モジュール
２１ モジュール基板
２４、２５ ランド
２６ 配線
３０ 半導体装置
３１ 第１部材
３１Ａ 第１面
３２ 第２部材
４１ バンド選択スイッチ
４２ 第１制御回路
４３ 入力スイッチ
４４ ヒューズアレイ
４５ ヒューズ書込読出回路
４６ 素子特性測定回路
４７ デジタル回路
４８ 周期信号動作回路
５０ 高周波増幅回路
５１ 最終段の第１増幅回路
５２ 初段の第２増幅回路
６１ 配線
６２、６３ パッド
６４、６５ 配線
６７ 層間絶縁膜
６８ 保護膜
７０ デュプレクサ
７１ ローノイズアンプ
７２ アンテナスイッチ
７３ 受信用のバンド選択スイッチ
７４ 出力端子選択スイッチ
７５ 第２制御回路
７６ 出力整合回路
８２ 導体突起
８２Ａ Ｃｕピラー
８２Ｂ ハンダ層
８３ 導体突起
８４ 第１導体突起
８５ 第２導体突起
１０１ 下地半導体層
１０１Ａ 導電領域
１０１Ｂ 素子分離領域
１０３Ｂ ベース層
１０３Ｃ コレクタ層
１０３Ｅ エミッタ層
１０４Ｂ ベース電極
１０４ＢＢ ベースバイアス配線
１０４Ｃ コレクタ電極
１０４Ｅ エミッタ電極
１０５Ｅ エミッタ配線
１０５ＲＦ 高周波信号入力配線
３１１ 基板
３１２ 多層配線構造
３１３ 第１部材保護膜
３１５、３１６ 多層配線構造内の配線
３１７ 金属膜
３１８ 多層配線構造内の配線
２１ モジュール基板
２４、２５ ランド
２６ 配線
３０ 半導体装置
３１ 第１部材
３１Ａ 第１面
３２ 第２部材
４１ バンド選択スイッチ
４２ 第１制御回路
４３ 入力スイッチ
４４ ヒューズアレイ
４５ ヒューズ書込読出回路
４６ 素子特性測定回路
４７ デジタル回路
４８ 周期信号動作回路
５０ 高周波増幅回路
５１ 最終段の第１増幅回路
５２ 初段の第２増幅回路
６１ 配線
６２、６３ パッド
６４、６５ 配線
６７ 層間絶縁膜
６８ 保護膜
７０ デュプレクサ
７１ ローノイズアンプ
７２ アンテナスイッチ
７３ 受信用のバンド選択スイッチ
７４ 出力端子選択スイッチ
７５ 第２制御回路
７６ 出力整合回路
８２ 導体突起
８２Ａ Ｃｕピラー
８２Ｂ ハンダ層
８３ 導体突起
８４ 第１導体突起
８５ 第２導体突起
１０１ 下地半導体層
１０１Ａ 導電領域
１０１Ｂ 素子分離領域
１０３Ｂ ベース層
１０３Ｃ コレクタ層
１０３Ｅ エミッタ層
１０４Ｂ ベース電極
１０４ＢＢ ベースバイアス配線
１０４Ｃ コレクタ電極
１０４Ｅ エミッタ電極
１０５Ｅ エミッタ配線
１０５ＲＦ 高周波信号入力配線
３１１ 基板
３１２ 多層配線構造
３１３ 第１部材保護膜
３１５、３１６ 多層配線構造内の配線
３１７ 金属膜
３１８ 多層配線構造内の配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】