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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-21
(45)【発行日】2024-10-29
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 29/78 20060101AFI20241022BHJP
H01L 29/12 20060101ALI20241022BHJP
H01L 21/336 20060101ALI20241022BHJP
H01L 29/739 20060101ALI20241022BHJP
【ＦＩ】
H01L29/78 652F
H01L29/78 652T
H01L29/78 653C
H01L29/78 652J
H01L29/78 652H
H01L29/78 658A
H01L29/78 658E
H01L29/78 655A
【請求項の数】
6
(21)【出願番号】P 2021090106
(22)【出願日】2021-05-28
(65)【公開番号】P2022182509
(43)【公開日】2022-12-08
【審査請求日】2023-08-07
(73)【特許権者】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(73)【特許権者】
【識別番号】000003207
【氏名又は名称】トヨタ自動車株式会社
(73)【特許権者】
【識別番号】520124752
【氏名又は名称】株式会社ミライズテクノロジーズ
(74)【代理人】
【識別番号】110001128
【氏名又は名称】弁理士法人ゆうあい特許事務所
(72)【発明者】
【氏名】永田 賢昌
(72)【発明者】
【氏名】岩橋 洋平
(72)【発明者】
【氏名】鈴木 龍太
(72)【発明者】
【氏名】▲濱▼崎 勝彦
【審査官】杉山 芳弘
(56)【参考文献】
【文献】特表２００３－５２０４３０（ＪＰ，Ａ）
【文献】特開２０２０－１０９８０８（ＪＰ，Ａ）
【文献】国際公開第２０１５／１５１１８５（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７３９
(57)【特許請求の範囲】
【請求項1】
トレンチゲート構造の半導体素子を備えている半導体装置であって、第１または第２導電型の半導体層（１）と、
前記半導体層の上に形成され、前記半導体層よりも低不純物濃度とされた第１導電型層（２）と、
前記第１導電型層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の第１ディープ層（４）、および、前記一方向を長手方向として前記第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を含む飽和電流抑制層（３、４）と、
前記飽和電流抑制層の上に形成された第１導電型の電流分散層（６）と、
前記電流分散層の上に形成された第２導電型のベース領域（７）と、
前記ベース領域の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）と、
前記ベース領域の上において前記ソース領域と異なる位置に形成され、前記ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）と、
前記ソース領域および前記ベース領域を貫通するゲートトレンチ（１０）の中に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極を覆うと共に前記ソース領域および前記コンタクト領域を露出させるコンタクトホールが形成された層間絶縁膜（１３）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１４）と、
前記半導体層の裏面側に形成されたドレイン電極（１５）と、を含み、
前記第１ディープ層に接続され、前記トレンチゲート構造の長手方向と同方向を長手方向とし、前記トレンチゲート構造の複数本に対して１つもしくは複数備えられ、隣り合う前記トレンチゲート構造の間隔以上の幅とされることで、隣り合う前記トレンチゲート構造の間における該トレンチゲート構造の幅方向の全域に配置された第２導電型の第２ディープ層（５）が備えられており、
前記コンタクト領域は、
前記トレンチゲート構造の長手方向に交差するライン状で形成され、前記ソース電極に接触することで前記ベース領域をソース電位に固定するコンタクト部（９ｂ）と、
前記トレンチゲート構造の長手方向を長手方向とするライン状で形成され、前記第２ディープ層の上に配置されると共に前記ソース電極に接触することで前記第２ディープ層を介して前記第１ディープ層をソース電位に固定する連結層（９ａ）と、を有している、半導体装置。
【請求項2】
前記第２ディープ層は、前記トレンチゲート構造の複数本につき１つの間隔で等間隔に配置されている、請求項１に記載の半導体装置。
【請求項3】
前記第２ディープ層は、前記半導体素子が形成されたセル領域の中央に配置されると共に、該中央に配置された部分に対して同心円状に配置されている、請求項１に記載の半導体装置。
【請求項4】
トレンチゲート構造の半導体素子を備えている半導体装置であって、
第１または第２導電型の半導体層（１）と、
前記半導体層の上に形成され、前記半導体層よりも低不純物濃度とされた第１導電型層（２）と、
前記第１導電型層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の第１ディープ層（４）、および、前記一方向を長手方向として前記第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を含む飽和電流抑制層（３、４）と、
前記飽和電流抑制層の上に形成された第１導電型の電流分散層（６）と、
前記電流分散層の上に形成された第２導電型のベース領域（７）と、
前記ベース領域の上に形成され、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）と、
前記ベース領域の上において前記ソース領域と異なる位置に形成され、前記ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）と、
前記ソース領域および前記ベース領域を貫通するゲートトレンチ（１０）の中に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極を覆うと共に前記ソース領域および前記コンタクト領域を露出させるコンタクトホールが形成された層間絶縁膜（１３）と、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されたソース電極（１４）と、
前記半導体層の裏面側に形成されたドレイン電極（１５）と、を含み、
前記第１ディープ層に接続され、前記トレンチゲート構造の長手方向と同方向を長手方向とし、前記トレンチゲート構造の複数本に対して１つもしくは複数備えられ、隣り合う前記トレンチゲート構造の間隔以上の幅とされることで、隣り合う前記トレンチゲート構造の間における該トレンチゲート構造の幅方向の全域に配置された第２導電型の第２ディープ層（５）が備えられており、
前記第２ディープ層は、前記半導体素子が形成されたセル領域の中央に配置されると共に、該中央に配置された部分に対して同心円状に配置されている、半導体装置。
【請求項5】
前記第２ディープ層の幅（Ｗｐ）は、隣り合う前記トレンチゲート構造の間の間隔（Ｐｔ）以上、かつ、前記トレンチゲート構造の間の間隔に対して前記ゲートトレンチの幅（Ｗｔ）の２つ分を加えた寸法（Ｐｔ＋２Ｗｔ）未満となっている、請求項４に記載の半導体装置。
【請求項6】
トレンチゲート構造の半導体素子を備えている半導体装置の製造方法であって、第１または第２導電型の半導体層（１）、および、該半導体層の上に配置され、該半導体層よりも低不純物濃度とされた第１導電型層（２）を用意することと、
前記第１導電型層の上に、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の第１ディープ層（４）、および、前記一方向を長手方向として前記第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を有する飽和電流抑制層（３、４）を形成することと、
前記飽和電流抑制層の上に第１導電型の電流分散層（６）を形成することと、
前記電流分散層の上に第２導電型のベース領域（７）を形成することと、
前記ベース領域の上に、前記第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）を形成することと、
前記ベース領域の上において前記ソース領域と異なる位置に、前記ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）を形成することと、
前記ソース領域および前記ベース領域を貫通するゲートトレンチ（１０）を形成したのち、前記ゲートトレンチ内に該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）を形成すると共に、前記ゲート絶縁膜の上にゲート電極（１２）とを形成することで、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造を形成することと、
前記ゲート電極を覆うと共に前記ソース領域および前記コンタクト領域を露出させるコンタクトホールを有する層間絶縁膜（１３）を形成することと、
前記コンタクトホールを通じて、前記ソース領域に電気的に接続されるソース電極（１４）を形成することと、
前記半導体層の裏面側にドレイン電極（１５）を形成することと、を含み、
さらに、前記第１ディープ層に接続され、前記トレンチゲート構造の長手方向と同方向を長手方向とし、前記トレンチゲート構造の複数本に対して１つもしくは複数、隣り合う前記トレンチゲート構造の間隔以上の幅で、隣り合う前記トレンチゲート構造の間における該トレンチゲート構造の幅方向の全域に、イオン注入することで第２導電型の第２ディープ層（５）を形成すること、を含んでおり、
前記コンタクト領域を形成することは、
前記トレンチゲート構造の長手方向に交差するライン状とされ、前記ソース電極に接触することで前記ベース領域をソース電位に固定するコンタクト部（９ｂ）と、
前記トレンチゲート構造の長手方向を長手方向とするライン状とされ、前記第２ディープ層の上に配置されると共に前記ソース電極に接触することで前記第２ディープ層を介して前記第１ディープ層をソース電位に固定する連結層（９ａ）と、を形成することである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、トレンチゲート構造の半導体素子を備えた半導体装置およびその製造方法に関するものであり、特に半導体材料として炭化珪素（以下、ＳｉＣという）が用いられるＳｉＣ半導体装置に適用すると好適である。
【背景技術】
【0002】
従来、特許文献１に、サージ電圧の抑制や素子破壊の抑制などを可能としたトレンチゲート構造の半導体素子を有する半導体装置が提案されている。この半導体装置では、トレンチゲート構造の下方にｐ型の電界ブロック層を形成することで低飽和電流かつ低オン抵抗を得つつ耐量を得るようにした構造において、ドレイン電圧が高電圧になったときに電界ブロック層が完全空乏化するようにしている。これにより、ドレイン電圧が高電圧になったときにゲート－ドレイン間容量が大きくなることで帰還容量を増加させられ、ドレイン電流の電流変化を小さくすることが可能となる。このため、サージ電圧を低減することが可能となり、サージ電圧に起因する素子破壊を抑制することが可能になる。また、電界ブロック層が完全空乏化することでゲート絶縁膜を高電界から保護することも可能になる。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０２０－１０９８０８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１のような構造の半導体装置では、電界ブロック層をソースと同電位にする必要があるため、トレンチ側面にチャネル領域を形成するためのベース領域と電界ブロック層との間が接続用のｐ型半導体によって接続される。
【0005】
しかしながら、トレンチゲート構造を構成する各トレンチの間隔の狭小化に伴い、接続用のｐ型半導体の形成位置ずれに起因するオン抵抗Ｒｏｎやしきい値電圧Ｖｔｈのばらつき増大が課題となる。具体的には、隣り合うトレンチの間に、トレンチから所定距離離れるように接続用のｐ型半導体が形成されることになるが、イオン注入等によってｐ型半導体を形成する際に形成位置ずれが発生し得る。その場合に、例えばトレンチの側面に接続用のｐ型半導体が接してしまうと、その部分だけベース領域よりもｐ型不純物濃度が濃くなり、ＭＯＳＦＥＴ動作時に反転層、つまりチャネルが形成されなくなる。このため、ｐ型半導体の形成位置ずれが発生しなかった場合と発生した場合とでＭＯＳＦＥＴ動作が行われる面積が変わり、オン抵抗Ｒｏｎが変動する。また、形成位置ずれによって、接続用のｐ型半導体が形成された部分において、実質的にベース領域のｐ型不純物濃度が濃くなることになるため、しきい値電圧Ｖｔｈのばらつきを増大させることになる。
【0006】
本発明は上記点に鑑みて、オン抵抗Ｒｏｎやしきい値電圧Ｖｔｈのばらつき増大を抑制することが可能な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するため、請求項１に記載の発明は、トレンチゲート構造の半導体素子を備えている半導体装置であって、第１または第２導電型の半導体層（１）と、半導体層の上に形成され、半導体層よりも低不純物濃度とされた第１導電型層（２）と、第１導電型層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の第１ディープ層（４）、および、一方向を長手方向として第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を含む飽和電流抑制層（３、４）と、飽和電流抑制層の上に形成された第１導電型の電流分散層（６）と、電流分散層の上に形成された第２導電型のベース領域（７）と、ベース領域の上に形成され、第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）と、ベース領域の上においてソース領域と異なる位置に形成され、ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）と、ソース領域およびベース領域を貫通するゲートトレンチ（１０）の中に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極を覆うと共にソース領域およびコンタクト領域を露出させるコンタクトホールが形成された層間絶縁膜（１３）と、コンタクトホールを通じて、ソース領域に電気的に接続されたソース電極（１４）と、半導体層の裏面側に形成されたドレイン電極（１５）と、を含んでいる。
【0008】
そして、このような構成において、第１ディープ層に接続され、トレンチゲート構造の長手方向と同方向を長手方向とし、トレンチゲート構造の複数本に対して１つもしくは複数備えられ、隣り合うトレンチゲート構造の間隔以上の幅とされることで、隣り合うトレンチゲート構造の間における該トレンチゲート構造の幅方向の全域に配置された第２導電型の第２ディープ層（５）を備えている。
【0009】
このように、第２ディープ層を形成する部分では意図的にチャネル領域が形成されないように第２ディープ層の幅を設定している。このように第２ディープ層の幅の寸法を設定することで、隣り合うトレンチゲート構造の間における該トレンチゲート構造の幅方向の全域に第２ディープ層が配置された状態になる。このため、第２ディープ層を形成する部分では意図的にチャネル領域が形成されないようにでき、素子動作が行われる面積が変わることによるオン抵抗Ｒｏｎの変動やしきい値電圧Ｖｔｈのばらつきの増大を抑制することができる。
【0010】
請求項６に記載の発明は、トレンチゲート構造の半導体素子を備えている半導体装置の製造方法であって、第１または第２導電型の半導体層（１）、および、該半導体層の上に配置され、該半導体層よりも低不純物濃度とされた第１導電型層（２）を用意することと、第１導電型層の上に、一方向を長手方向として複数本がストライプ状に並べられた第２導電型の第１ディープ層（４）、および、一方向を長手方向として第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を含む飽和電流抑制層（３、４）を形成することと、飽和電流抑制層の上に第１導電型の電流分散層（６）を形成することと、電流分散層の上に第２導電型のベース領域（７）を形成することと、ベース領域の上に、第１導電型層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）を形成することと、ベース領域の上においてソース領域と異なる位置に、ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）を形成することと、ソース領域およびベース領域を貫通するゲートトレンチ（１０）を形成したのち、ゲートトレンチ内に該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）を形成すると共に、ゲート絶縁膜の上にゲート電極（１２）とを形成することで、前記一方向と交差する方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造を形成することと、ゲート電極を覆うと共にソース領域およびコンタクト領域を露出させるコンタクトホールを有する層間絶縁膜（１３）を形成することと、コンタクトホールを通じて、ソース領域に電気的に接続されるソース電極（１４）を形成することと、半導体層の裏面側にドレイン電極（１５）を形成することと、を含んでいる。
【0011】
さらに、第１ディープ層に接続され、トレンチゲート構造の長手方向と同方向を長手方向とし、トレンチゲート構造の複数本に対して１つもしくは複数、隣り合うトレンチゲート構造の間隔以上の幅で、隣り合うトレンチゲート構造の間における該トレンチゲート構造の幅方向の全域に、イオン注入することで第２導電型の第２ディープ層（５）を形成する。また、コンタクト領域を形成することでは、トレンチゲート構造の長手方向に交差するライン状とされ、ソース電極に接触することでベース領域をソース電位に固定するコンタクト部（９ｂ）と、トレンチゲート構造の長手方向を長手方向とするライン状とされ、第２ディープ層の上に配置されると共にソース電極に接触することで第２ディープ層を介して第１ディープ層をソース電位に固定する連結層（９ａ）と、を形成する。
【0012】
このような製造方法により、第２ディープ層を隣り合うゲートトレンチの側壁間の全域に配置された状態にできる。このため、第２ディープ層を形成する部分では意図的にチャネル領域が形成されない半導体装置にでき、素子動作が行われる面積が変わることによるオン抵抗Ｒｏｎの変動やしきい値電圧Ｖｔｈのばらつきの増大を抑制することができる。
【0013】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
【0014】
【図1】第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。
【図3】トレンチゲート構造および第２ディープ層のレイアウトを示した上面図である。
【図4A】比較例として、第２ディープ層の幅が狭い場合の様子を示したＳｉＣ半導体装置の斜視断面図である。
【図6】第２実施形態で説明するトレンチゲート構造および第２ディープ層のレイアウトを示した上面図である。
【図7A】半導体チップ中におけるトレンチゲート構造のレイアウトと局所的に高温になる部位を示した図である。
【図7B】局所的な高温を避ける第２ディープ層のレイアウトの一例を示した半導体チップの上面図である。
【発明を実施するための形態】
【0015】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
【0016】
（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明するが、シリコン（Ｓｉ）などの他の半導体材料で構成される半導体装置としても良い。
第１実施形態について説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明するが、シリコン（Ｓｉ）などの他の半導体材料で構成される半導体装置としても良い。
【0017】
本実施形態にかかるＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように耐圧保持領域が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、互いに直交する一方向をそれぞれＸ方向、Ｙ方向、Ｚ方向として説明する。具体的には、縦型ＭＯＳＦＥＴの奥行方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの幅方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向とする。
【0018】
また、図２は、セル領域の一部を切り出して示した斜視断面図であるが、各部のレイアウトを見やすくするために、ＳｉＣ半導体装置の構成の一部を省略して示してある。
【0019】
図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上に、ｎ＋型基板１より低濃度とされたドリフト層の一部を構成するｎ－型層２が形成されている。ｎ＋型基板１は半導体層に相当し、ｎ－型層２は、第１導電型層に相当する。
【0020】
セル領域では、ｎ－型層２の上に、ＳｉＣからなるドリフト層の一部を構成するｎ型のＪＦＥＴ部３とｐ型の第１ディープ層４が形成されている。ｎ－型層２は、ｎ＋型基板１と反対側においてＪＦＥＴ部３と連結されている。
【0021】
ＪＦＥＴ部３と第１ディープ層４は、飽和電流抑制層を構成するものであり、共に、Ｙ方向を長手方向として延設され、Ｘ方向において交互に繰り返し並べられて配置されている。つまり、ｎ＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と第１ディープ層４は、それぞれ複数のライン状、換言すればストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。
【0022】
なお、本実施形態の場合、ＪＦＥＴ部３が第１ディープ層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は第１ディープ層４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の第１ディープ層４の間に配置された状態となっている。
【0023】
第１ディープ層４は、ｐ型不純物層によって構成されている。上記したように、第１ディープ層４は、ストライプ状とされており、ストライプ状とされた第１ディープ層４の各ライン状の部分は一定幅とされ、等間隔に配置されていて、深さ方向においてｐ型不純物濃度が一定とされている。
【0024】
さらに、ＪＦＥＴ部３および第１ディープ層４の上には、ＳｉＣからなるドリフト層の一部を構成するｎ型電流分散層６が形成されている。ｎ型電流分散層６は、縦型ＭＯＳＦＥＴのチャネルを通じて流れる電流がＹ方向に拡散できるようにする層であり、例えば、ｎ－型層２よりもｎ型不純物濃度が高くされている。ただし、ｎ型電流分散層６についてはｎ－型層２よりも不純物濃度が高くされていることは必須ではなく、例えばｎ－型層２と同じ不純物濃度とされていても良い。
【0025】
なお、本実施形態では、ｎ－型層２とＪＦＥＴ部３およびｎ型電流分散層６によってドリフト層が構成されているが、ドリフト層の構成については任意であり、例えば、ｎ－型層２とｎ＋型基板１との間にバッファ層を備えた構造とすることもできる。
【0026】
ｎ型電流分散層６の上にはＳｉＣからなるｐ型ベース領域７が形成されている。また、ｐ型ベース領域７の上には、ＳｉＣからなるｎ＋型ソース領域８が形成されている。ｐ型ベース領域７は、第１ディープ層４よりもｐ型不純物濃度が低くされている。また、ｎ＋型ソース領域８は、ｎ型不純物濃度がｎ型電流分散層６よりも高濃度とされている。
【0027】
また、ｎ＋型ソース領域８の表面からｐ型ベース領域７に達するように、ｐ型ベース領域７よりもｐ型不純物濃度が高くされたコンタクト領域に相当するコンタクトｐ＋型層９が形成されている。本実施形態では、コンタクトｐ＋型層９は、Ｘ方向を長手方向とするライン状の部分（以下、連結層９ａという）と、それに対して交差するＹ方向を長手方向とするライン状の部分（以下、コンタクト部９ｂという）とによって構成されている。さらに、連結層９ａの下方には、ｐ型ベース領域７およびｎ型電流分散層６を貫通して第１ディープ層４に繋がる第２ディープ層５が形成されている。第２ディープ層５は、連結層９ａと共にＸ方向を長手方向としてライン状に形成されている。
【0028】
連結層９ａおよび第２ディープ層５は、第１ディープ層４をソース電位に固定するために、第１ディープ層４と後述するソース電極１４とを連結させる役割を果たす。コンタクト部９ｂは、ｐ型ベース領域７をソース電位にする役割を果たす。なお、コンタクト部９ｂが第２ディープ層５に繋がっていれば、コンタクト部９ｂからｐ型ベース領域７および第２ディープ層５を介して第１ディープ層４をソース電位に固定できる。この場合には、連結層９ａについては必須ではないが、ここでは第２ディープ層５を広範囲にソース電極１４と連結させるために連結層９ａを備えてある。
【0029】
連結層９ａや第２ディープ層５の形成間隔は任意であるが、本実施形態では、後述する複数本のトレンチゲート構造の数本、例えば図３に示すように５本につき１つの間隔で連結層９ａや第２ディープ層５が形成されている。連結層９ａの幅については任意であるが、ここでは隣り合うトレンチゲート構造の間隔以下としている。勿論、連結層９ａを第２ディープ層５と同様にトレンチゲート構造の間全てを埋めるように配置してもよい。このようにすれば、連結層形成時の位置ずれなどが発生しても安定的に第１ディープ層４をソース電位に固定できる。また、第２ディープ層５の幅については、隣り合うトレンチゲート構造の間隔以上とされ、隣り合うトレンチゲート構造の間におけるトレンチゲート構造の幅方向、つまりＹ方向の全域が第２ディープ層５となる幅に設定されている。ここでは、ｎ＋型ソース領域８もしくは連結層９ａよりも下方の領域が第２ディープ層５となるように、第２ディープ層５の幅が設定されている。なお、この第２ディープ層５の幅の詳細については、後述する。また、コンタクト部９ｂの形成間隔も任意であるが、広すぎるとｐ型ベース領域７の中でコンタクト部９ｂまでの距離が長くなる部分が生じることから、ｐ型ベース領域７の全域を的確にソース電位にできる程度の形成間隔としている。加えて、コンタクト部９ｂが形成された部分においてチャネル密度を低下させることになるため、それを抑制できるようにコンタクト部９ｂの形成間隔を設定している。
【0030】
さらに、ｐ型ベース領域７およびｎ＋型ソース領域８を貫通してｎ型電流分散層６に達するように、所定幅かつ所定深さで形成されたゲートトレンチ１０が形成されている。このゲートトレンチ１０の側面と接するように上述したｐ型ベース領域７やｎ＋型ソース領域８さらには連結層９ａが配置されている。ゲートトレンチ１０は、図２のＹ方向を幅方向、ＪＦＥＴ部３や第１ディープ層４の長手方向と交差する方向、ここではＸ方向を長手方向、Ｚ方向を深さ方向とするライン状のレイアウトで形成されている。そして、図１、図２に示したように、ゲートトレンチ１０は、複数本がＹ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域７およびｎ＋型ソース領域８が配置されている。ただし、第２ディープ層５が形成された領域においては、ゲートトレンチ１０の間のｐ型ベース領域７が第２ディープ層５に代えられている。
【0031】
例えば、後述するトレンチゲート構造の間隔、つまり隣り合うゲートトレンチ１０の側面から側面までの距離Ｐｔについては任意であるが、狭小化されており、２μｍ以下、例えば１μｍ以下に設定されている。ゲートトレンチ１０の幅Ｗｔについても任意であるが、トレンチゲート構造のセルピッチ、つまり隣り合うトレンチゲート構造の中央位置同士の間の距離よりも小さくされており、例えば０．５～０．８μｍ程度とされる。そして、隣り合うゲートトレンチ１０の間隔Ｐｔは、セルピッチからゲートトレンチＷｔを引いた値になっている。
【0032】
なお、ここではｎ＋型基板１の主表面に対する法線方向から見て、つまり上面視において、ゲートトレンチ１０がストライプ状となるようにしているが、ゲートトレンチ１０が少なくともストライプ状の部分を有した構造とされていれば良い。例えば、隣り合うライン状のゲートトレンチ１０の２本を１組として、その両端同士が半円状に繋がるようにゲートトレンチ１０をレイアウトしても良い。
【0033】
ｐ型ベース領域７のうちゲートトレンチ１０の側面に位置する部分を、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域８とｎ型電流分散層６との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ１０の内壁面がゲート絶縁膜１１で覆われている。ゲート絶縁膜１１の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１２が形成されており、これらゲート絶縁膜１１およびゲート電極１２がゲートトレンチ１０内に配置されることでトレンチゲート構造が構成されている。さらに、ゲート電極１２を覆うように層間絶縁膜１３が形成されている。層間絶縁膜１３は、ゲートトレンチ１０の外側に張り出していても良いが、ここではゲートトレンチ１０内に配置され、ゲートトレンチ１０がゲート絶縁膜１１とゲート電極１２および層間絶縁膜１３によって埋め尽くされている。
【0034】
また、図１に示すように、ｎ＋型ソース領域８の表面やゲート電極１２の表面には、層間絶縁膜１３を介してソース電極１４などが形成されている。ソース電極１４は、複数の金属、例えばＮｉ／Ａｌ等で構成されている。そして、複数の金属のうち少なくともｎ型ＳｉＣ、具体的にはｎ＋型ソース領域８やｎ型ドープの場合のゲート電極１２と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、複数の金属のうち少なくともｐ型ＳｉＣ、具体的にはコンタクトｐ＋型層９と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。なお、ソース電極１４は、層間絶縁膜１３上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１３に形成されたコンタクトホールを通じて、ｎ＋型ソース領域８およびコンタクトｐ＋型層９と電気的に接触させられている。
【0035】
一方、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１５が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。
【0036】
このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１～１．５Ｖとした状態で、ゲート電極１２に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧Ｖｇが印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ１０に接する部分のｐ型ベース領域７にチャネル領域が形成され、ドレイン－ソース間に電流が流れるという動作を行う。
【0037】
このとき、ＪＦＥＴ部３および第１ディープ層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持することが可能となっている。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と第１ディープ層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。
【0038】
まず、ドレイン電圧Ｖｄが例えば１～１．５Ｖのように通常作動時に印加される電圧である場合には、第１ディープ層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。また、ＪＦＥＴ部３のｎ型不純物濃度をｎ－型層２よりも高くすれば、電流経路を低抵抗に構成できるため、低オン抵抗を図ることも可能となる。
【0039】
また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、第１ディープ層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型電流分散層６よりも先にＪＦＥＴ部３が即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。
【0040】
このように、ＪＦＥＴ部３および第１ディープ層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。
【0041】
さらに、ＪＦＥＴ部３を挟み込むように第１ディープ層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と第１ディープ層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ－型層２に伸びてくる空乏層の伸びが第１ディープ層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１１に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１１が破壊されることを抑制できるため、高耐圧で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ－型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。
【0042】
よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。
【0043】
なお、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン－ソース間に電流が流れないノーマリオフ型の半導体素子となる。また、ＪＦＥＴ部３については、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。
【0044】
以上のような動作を行うためには、第１ディープ層４が的確にソース電位に固定されることが必要であるが、本実施形態では、連結層９ａおよび第２ディープ層５を通じて第１ディープ層４をソース電位に固定している。このため、本実施形態のＳｉＣ半導体装置は、的確に上記のような動作を行うことができる。
【0045】
ここで、第１ディープ層４をソース電位に固定する際に第２ディープ層５を備えているが、典型的には、第２ディープ層５を形成する位置にもチャネル領域が形成されるようにすると考えられる。すなわち、図４Ａに示すように、第２ディープ層５の幅を隣り合うゲートトレンチ１０の間隔Ｐｔよりも狭くし、第２ディープ層５の両側に位置するトレンチゲート構造の側面にｐ型ベース領域７を反転させてチャネル領域が形成されるようにすることになる。
【0046】
しかしながら、図４Ｂに示すように、第２ディープ層５の形成位置ずれが生じると、オン抵抗Ｒｏｎやしきい値電圧Ｖｔｈのばらつきを増大させることになる。特に、トレンチゲート構造を構成する各ゲートトレンチ１０の間隔の狭小化に伴い、第２ディープ層５をイオン注入で形成するためのマスクを細く開口させることになるが、その加工精度を出すことが難しく、第２ディープ層５の形成位置ずれを生じさせてしまう。その場合に、例えばゲートトレンチ１０の側面に第２ディープ層５が接してしまうと、その部分だけｐ型ベース領域７よりもｐ型不純物濃度が濃くなり、ＭＯＳＦＥＴ動作時にチャネル領域が形成されなくなる。このため、ｐ型半導体の形成位置ずれが発生しなかった場合と発生した場合とでＭＯＳＦＥＴ動作が行われる面積が変わり、オン抵抗Ｒｏｎが変動する。また、形成位置ずれによって、第２ディープ層５が形成された部分の周囲において、実質的にｐ型ベース領域７のｐ型不純物濃度が濃くなることになるため、しきい値電圧Ｖｔｈのばらつきを増大させることになる。
【0047】
このため、本実施形態では、第２ディープ層５を形成する部分では意図的にチャネル領域が形成されないようにし、その部分ではＭＯＳＦＥＴ動作が行われないように第２ディープ層５の幅Ｗｐ、つまりＹ方向の寸法を設定している。具体的には、第２ディープ層５の幅Ｗｐを少なくともゲートトレンチ１０の間隔Ｐｔ以上としている。このように幅Ｗｐの寸法を設定することで、Ｙ方向において、第２ディープ層５が隣り合うゲートトレンチ１０の側壁間の全域に配置された状態になる。このため、第２ディープ層５を形成する部分では意図的にチャネル領域が形成されないようにでき、ＭＯＳＦＥＴ動作が行われる面積が変わることによるオン抵抗Ｒｏｎの変動やしきい値電圧Ｖｔｈのばらつきの増大を抑制することができる。
【0048】
好ましくは、第２ディープ層５の幅Ｗｐを第２ディープ層５の形成位置ずれを考慮した寸法にすると良い。例えば、第２ディープ層５をイオン注入等で形成する場合、マスクずれなどの影響によって第２ディープ層５の形成位置ずれが発生し得る。このため、第２ディープ層５の幅Ｗｐを形成位置のずれ量Ｄをゲートトレンチ１０の間隔Ｐｔに加えた寸法以上、つまりＰｔ＋Ｄ＜Ｗｐにすると良い。
【0049】
ただし、第２ディープ層５の幅Ｗｐが特定の隣り合うゲートトレンチ１０の間だけでなく、その隣のゲートトレンチ１０の間にまで形成されないようにする必要がある。このため、第２ディープ層５の幅Ｗｐをゲートトレンチ１０の間隔Ｐｔに対してゲートトレンチ１０の２つ分の幅Ｗｔ、つまり２Ｗｔを加えた寸法未満、つまりＷｐ＜Ｐｔ＋２Ｗｔとなるようにする。より好ましくは、第２ディープ層５の形成位置ずれのずれ量Ｄを考慮して、Ｗｐ＜Ｐｔ＋２Ｗｔ－Ｄとなるようにすると良い。
【0050】
なお、ここでいう第２ディープ層５の形成位置ずれとは、図示しないアライメントマークなどを基準として第２ディープ層５を形成する際の位置ずれではなく、ゲートトレンチ１０に対する第２ディープ層５の相対的な位置ずれを意味している。つまり、ゲートトレンチ１０の形成位置ずれも発生し得ることから、第２ディープ層５の形成位置ずれとゲートトレンチ１０の形成位置ずれの両方がゲートトレンチ１０に対する第２ディープ層５の相対的な位置ずれに影響する。これら両方の形成位置ずれの最大値をずれ量Ｄとして第２ディープ層５の幅Ｗｐを設定している。ただし、必ずしも形成位置ずれの最大値となるずれ量Ｄまで考慮に入れる必要はなく、より好ましい形態として、ずれ量Ｄを考慮に入れて第２ディープ層５の幅Ｗｐを設定すれば足りる。
【0051】
【0052】
〔図５Ａに示す工程〕
まず、半導体基板として、例えばＳｉＣで構成されるｎ＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ－型層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ－型層２を成長させてある所謂エピ基板を用いても良い。さらに、ｎ－型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させる。
まず、半導体基板として、例えばＳｉＣで構成されるｎ＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ－型層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ－型層２を成長させてある所謂エピ基板を用いても良い。さらに、ｎ－型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させる。
【0053】
〔図５Ｂに示す工程〕
ＪＦＥＴ部３の所定領域に第１ディープ層４を形成する。例えば、ＪＦＥＴ部３の表面に、酸化膜などで構成されるマスク１７を配置したのち、マスク１７をパターニングして第１ディープ層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、第１ディープ層４を形成する。その後、マスク１７を除去する。
ＪＦＥＴ部３の所定領域に第１ディープ層４を形成する。例えば、ＪＦＥＴ部３の表面に、酸化膜などで構成されるマスク１７を配置したのち、マスク１７をパターニングして第１ディープ層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入することで、第１ディープ層４を形成する。その後、マスク１７を除去する。
【0054】
なお、ここでは、第１ディープ層４をイオン注入によって形成しているが、イオン注入以外の方法によって第１ディープ層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングして第１ディープ層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させたのち、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して第１ディープ層４を形成する。このように、第１ディープ層４をエピタキシャル成長によって形成することもできる。
【0055】
〔図５Ｃに示す工程〕
引き続き、図示しないＣＶＤ装置を用いて、ＪＦＥＴ部３および第１ディープ層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層６を形成する。続けて、 ｎ型電流分散層６の上にｐ型ベース領域７をエピタキシャル成長させる。
引き続き、図示しないＣＶＤ装置を用いて、ＪＦＥＴ部３および第１ディープ層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型電流分散層６を形成する。続けて、 ｎ型電流分散層６の上にｐ型ベース領域７をエピタキシャル成長させる。
【0056】
〔図５Ｄに示す工程〕
ｐ型ベース領域７の上に第２ディープ層５と対応する位置を開口させた酸化膜などで構成されるマスク１８を形成する。そして、そのマスク１８を用いてｐ型不純物をイオン注入することで、第２ディープ層５を形成する。この後、マスク１８を除去する。
ｐ型ベース領域７の上に第２ディープ層５と対応する位置を開口させた酸化膜などで構成されるマスク１８を形成する。そして、そのマスク１８を用いてｐ型不純物をイオン注入することで、第２ディープ層５を形成する。この後、マスク１８を除去する。
【0057】
〔図５Ｅに示す工程〕
第２ディープ層５およびｐ型ベース領域７の上にｎ＋型ソース領域８をエピタキシャル成長させる。
第２ディープ層５およびｐ型ベース領域７の上にｎ＋型ソース領域８をエピタキシャル成長させる。
【0058】
〔図５Ｆに示す工程〕
ｎ＋型ソース領域８の上にコンタクトｐ＋型層９と対応する位置を開口させたマスク１９を形成する。そして、そのマスク１９を用いてｐ型不純物をイオン注入することで、連結層９ａおよびコンタクト部９ｂを含むコンタクトｐ＋型層９を形成する。この後、マスク１９を除去する。
ｎ＋型ソース領域８の上にコンタクトｐ＋型層９と対応する位置を開口させたマスク１９を形成する。そして、そのマスク１９を用いてｐ型不純物をイオン注入することで、連結層９ａおよびコンタクト部９ｂを含むコンタクトｐ＋型層９を形成する。この後、マスク１９を除去する。
【0059】
〔図５Ｇに示す工程〕
ｎ＋型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ等の異方性エッチングを行うことで、ゲートトレンチ１０を形成する。
ｎ＋型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ等の異方性エッチングを行うことで、ゲートトレンチ１０を形成する。
【0060】
その後、マスクを除去してから例えば酸化膜をデポジションすること、もしくは熱酸化を行うことによってゲート絶縁膜１１を形成し、ゲート絶縁膜１１によってゲートトレンチ１０の内壁面上およびｎ＋型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、ゲートトレンチ１０内にＰｏｌｙ－Ｓｉを残すことでゲート電極１２を形成する。これにより、トレンチゲート構造が完成する。
【0061】
さらに、ゲート電極１２およびゲート絶縁膜１１の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１３を形成する。そして、図示しないマスクを用いてｎ＋型ソース領域８およびコンタクトｐ＋型層９が露出するまで層間絶縁膜１３をエッチングし、コンタクトホールを形成すると共にゲートトレンチ１０内に層間絶縁膜１３を残す。
【0062】
この後の工程については図示しないが、以下のような工程を行う。すなわち、層間絶縁膜１３の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１４を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１５を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。
【0063】
以上説明したように、本実施形態のＳｉＣ半導体装置では、第２ディープ層５を形成する部分では意図的にチャネル領域が形成されないように、つまり、その部分ではＭＯＳＦＥＴ動作が行われないように第２ディープ層５の幅Ｗｐを設定している。具体的には、第２ディープ層５の幅Ｗｐを少なくともゲートトレンチ１０の間隔Ｐｔ以上としている。このように幅Ｗｐの寸法を設定することで、Ｙ方向において、第２ディープ層５が隣り合うゲートトレンチ１０の側壁間の全域に配置された状態になる。このため、第２ディープ層５を形成する部分では意図的にチャネル領域が形成されないようにでき、ＭＯＳＦＥＴ動作が行われる面積が変わることによるオン抵抗Ｒｏｎの変動やしきい値電圧Ｖｔｈのばらつきの増大を抑制することができる。
【0064】
また、第２ディープ層５の幅Ｗｐをゲートトレンチ１０の間隔Ｐｔに対してゲートトレンチ１０の２つ分の幅Ｗｔ、つまり２Ｗｔを加えた寸法未満、つまりＷｐ＜Ｐｔ＋２Ｗｔとなるようにしている。これにより、第２ディープ層５の幅Ｗｐが特定の隣り合うゲートトレンチ１０の間だけでなく、その隣のゲートトレンチ１０の間にまで形成されないようにすることができる。
【0065】
（第２実施形態）
第２施形態について説明する。本実施形態は、第１実施形態に対して第２ディープ層５のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
第２施形態について説明する。本実施形態は、第１実施形態に対して第２ディープ層５のレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【0066】
上記第１実施形態では、第２ディープ層５を複数のトレンチゲート構造の数本、例えば図３に示すように５本につき１つの間隔で形成していて、セル領域内における第２ディープ層５の形成密度が均等となるようにしている。
【0067】
これに対して、本実施形態では、第２ディープ層５を複数のトレンチゲート構造の数本につき１つ形成しつつも、その間隔を均等ではない間隔としている。例えば、図６に示す例では、第２ディープ層５をトレンチゲート構造が３本ごと、５本ごと、８本ごとに配置したものを混在させている。このように、第２ディープ層５の配置間隔を異ならせることも可能である。
【0068】
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対して第２ディープ層５の形成位置を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
第３実施形態について説明する。本実施形態は、第１実施形態に対して第２ディープ層５の形成位置を変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。
【0069】
図７Ａに示すように、半導体チップ１００内にトレンチゲート構造のＭＯＳＦＥＴを備えたＳｉＣ半導体装置を構成する場合、セル領域の中央が高温になりやすく、中央から離れるほど温度が徐々に低くなるという傾向がある。これは、セル領域の外周側では外方に熱が発散していくが、セル領域の中央では熱が発散できずに集中してしまい高温になるためと考えられる。このため、セル領域内における温度の偏りを抑制できるように、高温になりやすい部位で第２ディープ層５の配置する密度を高くする。ここでは、図７Ｂに示すように、セル領域の中央に円形状に第２ディープ層５を配置し、それを中心として同心円状にも第２ディープ層５を配置しつつ、中央から離れるほど第２ディープ層５の配置間隔を広げるようにしている。このように、第２ディープ層５を形成していなかった場合の温度分布に対応して第２ディープ層５を配置することにより、セル領域内での温度の偏りを抑制でき、局所的な発熱を抑制することが可能となる。
【0070】
（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【0071】
（１）上記第１実施形態では、第１ディープ層４をイオン注入層で構成するように、つまりＪＦＥＴ部３を形成してからｐ型不純物をイオン注入することで第１ディープ層４を形成するようにした。これに対して、ＪＦＥＴ部３をイオン注入層で構成するように、つまり第１ディープ層４をｎ－型層２の上にエピタキシャル成長させたのち、ｎ型不純物をイオン注入することでＪＦＥＴ部３を形成しても良い。
【0072】
（２）また、上記各実施形態では、隣り合う２つのゲートトレンチ１０の間が第２ディープ層５とされるようにしたが、隣り合って連続する３つ以上のゲートトレンチ１０の間が第２ディープ層５とされるようにしても良い。ただし、この場合には、ゲートトレンチ１０の間の２つ以上の領域でチャネル領域を形成できなくなることから、第１実施形態の構造の方が単位面積当たりの電流密度を高くすることができる。
【0073】
（３）また、上記各実施形態では、半導体材料としてＳｉＣを用いる場合を例に挙げて説明したが、Ｓｉや他の化合物半導体を半導体材料として用いる半導体装置に対しても本発明を適用できる。
【0074】
（４）また、上記各実施形態では、第２ディープ層５をｐ型ベース領域７の表面からｐ型ベース領域７およびｎ型電流分散層６にイオン注入することによって形成している。また、連結層９ａおよびコンタクト部９ｂを同時に形成している。このような製造方法は、特に、ＳｉＣのように注入されたイオンが熱処理により拡散しない半導体材料を用いるような場合に有効である。熱処理によりイオンが拡散するＳｉなどの半導体材料を用いる場合には、連結層９ａとコンタクト部９ｂとを別々に形成することとし、ｎ＋型ソース領域８の表面に配置したマスクを用いて連結層９ａおよび第２ディープ層５を同時に形成するようにしても良い。
【0075】
（５）さらに、上記実施形態では、半導体層としてｎ＋型基板１を用意し、このｎ＋型基板１の上に第１導電型層に相当するｎ－型層２をエピタキシャル成長させる構造を例に挙げた。しかしながら、これも一例を示したのであり、ｎ－型層２を半導体基板として用いて、その裏面側にイオン注入を行うことでｎ－型層２よりも高不純物濃度とされる半導体層を形成するようにしても良い。
【0076】
（６）また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。また、トレンチゲート構造を例に挙げたが、プレーナ型のＭＯＳＦＥＴやＩＧＢＴであっても良いし、ＭＯＳＦＥＴやＩＧＢＴ以外の素子であっても良い。
【符号の説明】
【0077】
１…ｎ＋型基板、３…ＪＦＥＴ部、４…第１ディープ層、５…第２ディープ層
７…ｐ型ベース領域、８…ｎ＋型ソース領域、９…コンタクトｐ＋型層
９ａ…連結層、９ｂ…コンタクト部、１０…ゲートトレンチ、１１…ゲート絶縁膜
１２…ゲート電極、１３…層間絶縁膜、１４…ソース電極、１５…ドレイン電極
７…ｐ型ベース領域、８…ｎ＋型ソース領域、９…コンタクトｐ＋型層
９ａ…連結層、９ｂ…コンタクト部、１０…ゲートトレンチ、１１…ゲート絶縁膜
１２…ゲート電極、１３…層間絶縁膜、１４…ソース電極、１５…ドレイン電極
【図1】
【図2】
【図3】
【図4A】
【図4B】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図6】
【図7A】
【図7B】