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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-21
(45)【発行日】2024-10-29
(54)【発明の名称】複合電子部品
(51)【国際特許分類】
H01G 4/38 20060101AFI20241022BHJP
【ＦＩ】
H01G4/38 A
【請求項の数】
6
(21)【出願番号】P 2018214744
(22)【出願日】2018-11-15
(65)【公開番号】P2020057752
(43)【公開日】2020-04-09
【審査請求日】2021-09-28
【審判番号】
【審判請求日】2023-08-09
(31)【優先権主張番号】10-2018-0116226
(32)【優先日】2018-09-28
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】594023722
【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．
(74)【代理人】
【識別番号】110000877
【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所
(72)【発明者】
【氏名】ソン、スー ホワン
(72)【発明者】
【氏名】キム、ホ ユン
(72)【発明者】
【氏名】パク、サン ス
(72)【発明者】
【氏名】シン、ウー チョル
【合議体】
【審判長】井上 信一
【審判官】篠原 功一
【審判官】山本 章裕
(56)【参考文献】
【文献】特開２０１４－２０７４２２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
H01G 4/38
(57)【特許請求の範囲】
【請求項1】
複数の誘電体層と前記誘電体層を挟んで互いに対向するように配置される内部電極が積層された第１セラミック本体と、前記第１セラミック本体の両端部に配置された第１外部電極及び第２外部電極とを含む積層セラミックキャパシタと、前記積層セラミックキャパシタの下部に配置され、セラミックを含む第２セラミック本体と、前記第２セラミック本体の両端部に配置され、且つ前記第１外部電極及び前記第２外部電極と接続された第１端子電極及び第２端子電極とを含むセラミックチップと、が結合された複合体を含み、
前記積層セラミックキャパシタの長さＬ０に対する前記セラミックチップの長さＬ１の比率（Ｌ１／Ｌ０）が０．８～１．０を満たし、
前記セラミックチップの長さＬ１に対する前記第１端子電極の長さＬ２及び前記第２端子電極の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）が０．３～０．６を満たし、
前記積層セラミックキャパシタの幅Ｗ ０ に対する前記セラミックチップの幅Ｗ １ の比率（Ｗ １ ／Ｗ ０ ）が０．８～１．０を満たし、
前記セラミックチップの幅Ｗ １ に対する前記第１端子電極及び前記第２端子電極の幅Ｗ ２ の比率（Ｗ ２ ／Ｗ １ ）が０．７～１．０を満たす、
複合電子部品。
【請求項2】
前記セラミックチップの長さＬ１に対する前記第１端子電極の長さＬ２及び前記第２端子電極の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）が０．４～０．５を満たす、請求項１に記載の複合電子部品。
【請求項3】
前記セラミックチップの幅Ｗ１に対する前記第１端子電極及び前記第２端子電極の幅Ｗ２の比率（Ｗ２／Ｗ１）が０．８～０．９を満たす、請求項１又は２に記載の複合電子部品。
【請求項4】
前記第１セラミック本体内の内部電極は、前記複合体の実装面に対して垂直に積層される、請求項１から３のいずれか一項に記載の複合電子部品。
【請求項5】
前記積層セラミックキャパシタと前記セラミックチップとは、前記第１端子電極及び前記第２端子電極の上面に塗布された導電性接着剤によって結合される、請求項１から４のいずれか一項に記載の複合電子部品。
【請求項6】
前記積層セラミックキャパシタは、０８０４サイズ（長さ×幅が０．８ｍｍ×０．４ｍｍ）以下であり、厚さは０．７ｍｍ以下である、請求項１から５のいずれか一項に記載の複合電子部品。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は複合電子部品に関する。
【背景技術】
【0002】
積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯用端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、及び携帯電話などの様々な電子製品の回路基板に装着されて、電気を充電又は放電させる役割を果たすチップ形態のコンデンサである。
【0003】
かかる積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ－Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら高容量が保証され、実装が容易であるという利点により、様々な電子装置の部品に用いられることができる。
【0004】
上記積層セラミックキャパシタは、複数の誘電体層と、上記誘電体層の間に互いに異なる極性の内部電極が交互に積層された構造を有することができる。
【0005】
かかる誘電体層は、圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加されると、上記内部電極の間に圧電現象が生じて振動が起こることがある。
【0006】
このような振動は、積層セラミックキャパシタの外部電極を介して上記積層セラミックキャパシタが実装された回路基板に伝達され、上記回路基板全体が音響反射面となり、雑音となる振動音を発生させる。
【0007】
上記振動音は、人に不快感を与える２０～２０，０００Ｈｚ領域の可聴周波数に該当する恐れがあり、このように人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と言う。
【0008】
上記アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）は、最近の電子機器が薄型化及び小型化するにつれて、印刷回路基板と共に、高電圧及びその電圧の変化が大きい環境で使用されることにより、ユーザが十分に認知できる程度に現れる。
【0009】
したがって、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）が低減された新規製品に対する需要の発生が続いているのが実情である。
【0010】
一方、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を低減させるために、積層セラミックキャパシタの下面に基板を用いる複合電子部品に対する研究が行われていた。
【0011】
しかし、積層セラミックキャパシタの大きさ、実装方式、下部に配置されるセラミックチップの大きさ、及び電極サイズに応じたアコースティックノイズの除去程度に対する具体的な研究は不十分であるのが実情である。したがって、積層セラミックキャパシタの大きさ、実装方式、下部に配置されるセラミックチップの大きさ、及び電極サイズとアコースティックノイズの影響程度に応じた臨界点を見出す研究が必要である。
【先行技術文献】
【特許文献】
【0012】
【文献】特許５０１２６５８号明細書
【発明の概要】
【発明が解決しようとする課題】
【0013】
本発明は、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を低減することができる複合電子部品を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明の一実施形態は、複数の誘電体層と上記誘電体層を挟んで互いに対向するように配置される内部電極が積層された第１セラミック本体と、上記第１セラミック本体の両端部に配置された第１及び第２外部電極とを含む積層セラミックキャパシタと、上記積層セラミックキャパシタの下部に配置され、セラミックを含む第２セラミック本体と、上記第２セラミック本体の両端部に配置され、且つ上記第１及び第２外部電極と接続された第１及び第２端子電極とを含むセラミックチップと、が結合された複合体を含み、上記積層セラミックキャパシタの長さＬ０に対する上記セラミックチップの長さＬ１の比率（Ｌ１／Ｌ０）が０．７～１．０を満たし、上記セラミックチップの長さＬ１に対する上記第１端子電極の長さＬ２と第２端子電極の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）が０．３～０．６を満たす、複合電子部品を提供する。
【0015】
本発明の他の実施形態は、複数の誘電体層と上記誘電体層を挟んで互いに対向するように配置される内部電極が積層された第１セラミック本体と、上記第１セラミック本体の両端部に配置された第１及び第２外部電極とを含む積層セラミックキャパシタと、上記積層セラミックキャパシタの下部に配置され、セラミックを含む第２セラミック本体と、上記第２セラミック本体の両端部に配置され、且つ上記第１及び第２外部電極と接続された第１及び第２端子電極とを含むセラミックチップと、が結合された複合体を含み、上記積層セラミックキャパシタの幅Ｗ０に対する上記セラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）が０．７～１．０を満たし、上記セラミックチップの幅Ｗ１に対する上記第１及び第２端子電極の幅Ｗ２の比率（Ｗ２／Ｗ１）が０．７～１．０を満たす、複合電子部品を提供する。
【発明の効果】
【0016】
本発明の一実施形態によると、積層セラミックキャパシタの圧電性による応力や振動がセラミックチップによって緩和して、回路基板で発生するアコースティックノイズを低減することができるという効果がある。
【0017】
特に、積層セラミックキャパシタのサイズと、セラミックチップ、及びセラミックチップに配置された端子電極のサイズの比率を最適化することにより、アコースティックノイズの低減効果を極大化することができると共に、固着強度を向上させることができる。
【0018】
また、積層セラミックキャパシタの内部電極は、実装面に対して垂直方向に積層され、圧電変位量が小さい長さ－幅方向の面がセラミックチップと接合して、積層セラミックキャパシタで発生する応力及び振動がセラミックチップに伝達されることを最小限に抑えることにより、アコースティックノイズが低減されることができる。
【図面の簡単な説明】
【0019】
【図1】本発明の第１実施形態による複合電子部品を概略的に示す斜視図である。
【発明を実施するための形態】
【0020】
本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。
【0021】
複合電子部品
以下、添付された図面を参照して、本発明の好ましい実施形態を説明する。
以下、添付された図面を参照して、本発明の好ましい実施形態を説明する。
【0022】
図１は本発明の第１実施形態による複合電子部品を概略的に示す斜視図である。
【0023】
【0024】
【0025】
【0026】
図１を参照すると、本発明の一実施形態による複合電子部品において、「長さ方向」は図１の「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで「厚さ方向」は、キャパシタの誘電体層を積み上げる方向、即ち「積層方向」と同一の概念として用いることができる。
【0027】
一方、本発明の一実施形態において、複合電子部品は、互いに対向する上面及び下面と、上記上面及び下面を連結する長さ方向の第１端面及び第２端面、幅方向の第３側面及び第４側面を有することができる。上記複合電子部品の形状に特に制限はないが、図示のように六面体形状であることができる。
【0028】
また、上記複合電子部品の長さ方向の第１端面及び第２端面、幅方向の第３側面及び第４側面は、後述するように、積層セラミックキャパシタ及びセラミックチップの長さ方向の第１端面及び第２端面、幅方向の第３側面及び第４側面と同一方向の面と定義する。
【0029】
一方、上記複合電子部品は、積層セラミックキャパシタとセラミックチップとが結合された形態であって、積層セラミックキャパシタの下部にセラミックチップが結合されている場合、上記複合電子部品の上面は上記積層セラミックキャパシタの上面と定義し、上記複合電子部品の下面は上記セラミックチップの下面と定義することができる。
【0030】
図１及び図２を参照すると、本発明の第１実施形態による複合電子部品は、複数の誘電体層と上記誘電体層を挟んで互いに対向するように配置される内部電極１２１、１２２が積層された第１セラミック本体１１０と、上記第１セラミック本体１１０の両端部に配置された第１及び第２外部電極１３１、１３２とを含む積層セラミックキャパシタ１００と、上記積層セラミックキャパシタ１００の下部に配置され、セラミックを含む第２セラミック本体２１０と、上記第２セラミック本体２１０の両端部に配置され、且つ上記第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１、２３２とを含むセラミックチップ２００と、が結合された複合体３００を含む。
【0031】
上記セラミックはアルミナ（Ａｌ２Ｏ３）を含むことができる。
【0032】
一般的に、積層セラミックキャパシタの振動が印刷回路基板に伝達されることを最小限に抑えるために、積層セラミックキャパシタと基板の間に中間媒介体を挿入する試みがなされていた。
【0033】
しかし、上記中間媒介体は通常、基板の製作に使用される樹脂であって、弾性を有する材料で製作されるため、積層セラミックキャパシタの振動を中間媒介体が有する弾性で吸収する作用をする。
【0034】
これに対し、本発明の第１実施形態によると、上記セラミックチップ２００の第２セラミック本体２１０は、弾性変形しない硬い材質のアルミナ（Ａｌ２Ｏ３）を含むセラミックのみで製作されるため、印刷回路基板と積層セラミックキャパシタ１００を上記セラミックチップ２００で離隔させ、これにより、積層セラミックキャパシタ１００から発生した振動自体の伝達を遮断することができる。
【0035】
本発明の一実施形態によると、上記積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）が０．７～１．０を満たし、上記セラミックチップ２００の長さＬ１に対する上記第１端子電極２３１の長さＬ２と第２端子電極２３２の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）が０．３～０．６を満たす。
【0036】
従来では、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を低減させるために、積層セラミックキャパシタの下面に基板を用いる複合電子部品に対する研究が行われていた。
【0037】
しかし、積層セラミックキャパシタの大きさ、実装方式、下部に配置されるセラミックチップの大きさ、及び電極サイズに応じたアコースティックノイズの除去程度に対する具体的な研究は不十分であるのが実情である。したがって、積層セラミックキャパシタの大きさ、実装方式、下部に配置されるセラミックチップの大きさ、及び電極サイズとアコースティックノイズの影響程度に応じた臨界点を見出す研究が必要であり、本発明の一実施形態によると、かかる臨界点に関する数値を提供している。
【0038】
具体的に、本発明の第１実施形態では、上記積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）が０．７～１．０を満たし、上記セラミックチップ２００の長さＬ１に対する上記第１端子電極２３１の長さＬ２と第２端子電極２３２の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）が０．３～０．６を満たすように調節することにより、アコースティックノイズを顕著に減少させることができる。
【0039】
一般的に、セラミックチップの第１及び第２端子電極の長さが長い場合、積層セラミックキャパシタとの接合面積が増加して固着強度は増加するが、積層セラミックキャパシタで発生した振動がセラミックチップにより容易に伝達されるため、アコースティックノイズが増加するという問題がある。
【0040】
本発明の第１実施形態によると、上記積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）が０．７～１．０を満たし、且つ上記セラミックチップ２００の長さＬ１に対する上記第１端子電極２３１の長さＬ２と第２端子電極２３２の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）が０．３～０．６を満たすように調節することにより、積層セラミックキャパシタ１００で発生したアコースティックノイズの影響を最小限に抑えることができると共に、積層セラミックキャパシタとセラミックチップの固着強度の低下を防ぐことができる。
【0041】
上記セラミックチップ２００の長さＬ１に対する上記第１端子電極２３１の長さＬ２と第２端子電極２３２の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）が０．３未満の場合には、セラミックチップの第１及び第２端子電極の長さが短すぎて積層セラミックキャパシタとセラミックチップの接合面積が減少するため、固着強度が低下する可能性がある。
【0042】
一方、上記セラミックチップ２００の長さＬ１に対する上記第１端子電極２３１の長さＬ２と第２端子電極２３２の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）が０．６を超える場合には、アコースティックノイズの低減効果が不十分であるという問題がある。
【0043】
上記積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）は０．７～１．０を満たし、且つ好ましくは、上記積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）が０．８～０．９を満たすことができる。
【0044】
上記積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）が０．７～１．０を満たし、且つ特に、上記積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）が０．８～０．９を満たすことにより、積層セラミックキャパシタ１００で発生したアコースティックノイズの影響を最小限に抑えることができると共に、積層セラミックキャパシタとセラミックチップの固着強度の低下を防ぐことができる。
【0045】
上記積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）が０．８未満の場合には、セラミックチップの長さが短すぎて積層セラミックキャパシタとセラミックチップの接合面積が減少するため、固着強度が低下する可能性がある。
【0046】
一方、上記積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）が１．０を超える場合には、アコースティックノイズの低減効果が不十分であるという問題がある。
【0047】
但し、アコースティックノイズの低減効果と、積層セラミックキャパシタとセラミックチップの固着強度の向上効果を得るためには、上記積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）は０．９を超えないことが好ましい。
【0048】
本発明の第１実施形態では、上記セラミックチップ２００の長さＬ１に対する上記第１端子電極２３１の長さＬ２と第２端子電極２３２の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）が０．３～０．６を満たし、且つ好ましくは、上記セラミックチップ２００の長さＬ１に対する上記第１端子電極２３１の長さＬ２と第２端子電極２３２の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）が０．４～０．５を満たすことができる。
【0049】
アコースティックノイズの低減及び固着強度向上のための、上記セラミックチップ２００の長さＬ１に対する上記第１端子電極２３１の長さＬ２と第２端子電極２３２の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）は０．３～０．６を満たせば良いが、０．４～０．５を満たす場合、アコースティックノイズの低減効果により優れ、積層セラミックキャパシタとセラミックチップの間の固着強度の向上効果にもより優れる。
【0050】
本発明の第１実施形態によると、上記積層セラミックキャパシタの幅Ｗ０に対する上記セラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）が０．７～１．０を満たし、上記セラミックチップの幅Ｗ１に対する上記第１及び第２端子電極の幅Ｗ２の比率（Ｗ２／Ｗ１）が０．７～１．０を満たすことができる。
【0051】
上記積層セラミックキャパシタの幅Ｗ０に対する上記セラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）が０．７～１．０を満たし、且つ上記セラミックチップの幅Ｗ１に対する上記第１及び第２端子電極の幅Ｗ２の比率（Ｗ２／Ｗ１）が０．７～１．０を満たすように調節することにより、積層セラミックキャパシタ１００で発生したアコースティックノイズの影響を最小限に抑えることができると共に、積層セラミックキャパシタとセラミックチップの固着強度の低下を防ぐことができる。
【0052】
上記セラミックチップの幅Ｗ１に対する上記第１及び第２端子電極の幅Ｗ２の比率（Ｗ２／Ｗ１）が０．７未満の場合には、セラミックチップの第１及び第２端子電極の幅が小さすぎて積層セラミックキャパシタとセラミックチップの接合面積が減少するため、固着強度が低下する可能性がある。
【0053】
一方、上記セラミックチップの幅Ｗ１に対する上記第１及び第２端子電極の幅Ｗ２の比率（Ｗ２／Ｗ１）が１．０を超える場合には、アコースティックノイズの低減効果が不十分であるという問題がある。
【0054】
上記積層セラミックキャパシタの幅Ｗ０に対する上記セラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）が０．７～１．０を満たし、且つ好ましくは、上記積層セラミックキャパシタの幅Ｗ０に対する上記セラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）が０．８～１．０を満たすことができる。
【0055】
上記積層セラミックキャパシタの幅Ｗ０に対する上記セラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）が０．７～１．０を満たし、且つ特に、上記積層セラミックキャパシタの幅Ｗ０に対する上記セラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）が０．８～１．０を満たすことにより、積層セラミックキャパシタ１００で発生したアコースティックノイズの影響を最小限に抑えることができると共に、積層セラミックキャパシタとセラミックチップの固着強度の低下を防ぐことができる。
【0056】
上記積層セラミックキャパシタの幅Ｗ０に対する上記セラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）が０．７未満の場合には、セラミックチップの幅が小さすぎて積層セラミックキャパシタとセラミックチップの接合面積が減少するため、固着強度が低下する可能性がある。
【0057】
一方、上記積層セラミックキャパシタの幅Ｗ０に対する上記セラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）が１．０を超える場合には、アコースティックノイズの低減効果が不十分であるという問題がある。
【0058】
但し、アコースティックノイズの低減効果と、積層セラミックキャパシタとセラミックチップの固着強度の向上効果を得るために、上記積層セラミックキャパシタの幅Ｗ０に対する上記セラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）を０．８未満に調節することは好ましくない。
【0059】
本発明の第１実施形態では、上記セラミックチップの幅Ｗ１に対する上記第１及び第２端子電極の幅Ｗ２の比率（Ｗ２／Ｗ１）が０．７～１．０を満たし、且つ好ましくは、上記セラミックチップの幅Ｗ１に対する上記第１及び第２端子電極の幅Ｗ２の比率（Ｗ２／Ｗ１）が０．８～０．９を満たすことができる。
【0060】
アコースティックノイズの低減及び固着強度の向上のための、上記セラミックチップの幅Ｗ１に対する上記第１及び第２端子電極の幅Ｗ２の比率（Ｗ２／Ｗ１）は０．７～１．０を満たせば良いが、０．８～０．９を満たす場合、アコースティックノイズの低減効果により優れ、積層セラミックキャパシタとセラミックチップの間の固着強度の向上効果にもより優れる。
【0061】
以下では、上記複合体３００を構成する積層セラミックキャパシタ１００とセラミックチップ２００に対して具体的に説明する。
【0062】
図２を参照すると、上記積層セラミックキャパシタ１００を構成する上記第１セラミック本体１１０は、複数の誘電体層１１１が積層されることにより形成され、上記第１セラミック本体１１０内には、複数の内部電極１２１、１２２（第１及び第２内部電極の順）が誘電体層１１１を挟んで互いに分離されて配置されることができる。
【0063】
上記第１セラミック本体１１０を構成する複数の誘電体層１１１は焼結された状態であり、隣接する誘電体層間の境界は確認できないほど一体化することができる。
【0064】
上記誘電体層１１１は、セラミック粉末、有機溶剤、及び有機バインダーを含むセラミックグリーンシートの焼成によって形成されることができる。上記セラミック粉末は、高誘電率を有する物質であって、これに制限されるものではないが、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料などを使用することができる。
【0065】
即ち、上記第１セラミック本体１１０を構成する誘電体層１１１は、強誘電体材料を含むことができるが、必ずしもこれに制限されるものではない。
【0066】
一方、本発明の第１実施形態によると、上記内部電極は、上記複合体３００の長さ方向の第１端面に露出した第１内部電極１２１と、長さ方向の第２端面に露出した第２内部電極１２２と、を含むことができるが、必ずしもこれに制限されるものではない。
【0067】
上記第１及び第２内部電極１２１、１２２は、導電性金属を含む導電性ペーストによって形成されることができる。
【0068】
上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であることができる。
【0069】
上記誘電体層１１１を形成するセラミックグリーンシート上に、スクリーン印刷法又はグラビア印刷法のような印刷法を利用して、導電性ペーストで第１及び第２内部電極１２１、１２２を印刷することができる。
【0070】
内部電極が印刷されたセラミックグリーンシートを交互に積層して焼成することで、第１セラミック本体１１０を形成することができる。
【0071】
上記複数の第１及び第２内部電極１２１、１２２は、上記第１セラミック本体１１０の上面及び下面に水平に配置されることができる。
【0072】
一方、上記第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストによって形成されることができ、上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）、又はこれらの合金であることができるが、本発明がこれに限定されるものではない。
【0073】
また、上記第１及び第２外部電極１３１、１３２上には、ニッケル／錫（Ｎｉ／Ｓｎ）めっき層がさらに配置されることができる。
【0074】
本発明の第１実施形態において、上記積層セラミックキャパシタ１００は、０８０４サイズ（長さ×幅が０．８ｍｍ×０．４ｍｍ）以下であることができる。
【0075】
即ち、本発明の一実施形態による複合電子部品において、積層セラミックキャパシタは、０８０４サイズ（長さ×幅が０．８ｍｍ×０．４ｍｍ）以下の小型製品に適用されることができる。
【0076】
また、本発明の第１実施形態において、上記積層セラミックキャパシタ１００は、厚さが０．７ｍｍ以下であることができる。
【0077】
本発明の一実施形態では、上記のように積層セラミックキャパシタ１００のサイズが小型化するにつれて、セラミックチップ２００のサイズも減少する。しかし、セラミックチップ２００に配置された第１及び第２端子電極２３１、２３２は、工程の限界によりサイズの減少が困難であるため、積層セラミックキャパシタのサイズと、セラミックチップ、及びセラミックチップに配置された端子電極のサイズの比率を最適化することにより、アコースティックノイズの低減効果を極大化することができると共に、固着強度を向上させることができる。
【0078】
本発明の第１実施形態によると、上記積層セラミックキャパシタ１００の下部にセラミックチップ２００が結合されて配置される。
【0079】
上記セラミックチップ２００は、バルク（Ｂｕｌｋ）形態のセラミックで製作された第２セラミック本体２１０の両端部に、上記第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１、２３２が配置されている形状を有する。
【0080】
一般的に、積層セラミックキャパシタの振動が印刷回路基板に伝達されることを最小限に抑えるために、積層セラミックキャパシタと基板の間に中間媒介体を挿入する試みがなされた。
【0081】
しかし、上記中間媒介体は通常、基板の製作に使用される樹脂であって、弾性を有する材料で製作されるため、積層セラミックキャパシタの振動を中間媒介体が有する弾性で吸収する作用をする。
【0082】
これに対し、本発明の第１実施形態によると、上記セラミックチップ２００の第２セラミック本体２１０は、弾性変形しない硬い材質のセラミックのみで製作されるため、印刷回路基板と積層セラミックキャパシタ１００を上記セラミックチップ２００で離隔させ、これにより、積層セラミックキャパシタ１００から発生した振動自体の伝達を遮断することができる。
【0083】
本発明の第１実施形態によると、上記セラミックは、アルミナ（Ａｌ２Ｏ３）を含むことができる。
【0084】
上記アルミナ（Ａｌ２Ｏ３）は圧電特性がないため、上記積層セラミックキャパシタ１００から発生した振動自体の伝達を抑制することができ、これにより、上記アルミナ（Ａｌ２Ｏ３）を含むセラミックチップ２００が上記積層セラミックキャパシタ１００の下部に配置されることで、アコースティックノイズを低減することができる。
【0085】
上記第１及び第２端子電極２３１、２３２は、特に制限されないが、例えば、内側の第１及び第２導電性樹脂層と、外側の第１及び第２めっき層の二重層構造を有することができる。
【0086】
本発明の第１実施形態によると、上記のように第１及び第２端子電極２３１、２３２は、内側の第１及び第２導電性樹脂層と、外側の第１及び第２めっき層の二重層構造を有するため、外部から機械的応力が加えられた場合、セラミックチップ２００と、セラミックチップ２００の端子電極２３１、２３２として用いられた導電性樹脂層によって積層セラミックキャパシタ１００への応力伝達が抑制されることにより、積層セラミックキャパシタのクラックによる損傷を防止することができる。
【0087】
上記第１及び第２導電性樹脂層は、導電性金属と熱硬化性樹脂とを含むことができ、これに限定されるものではないが、例えば、銀（Ａｇ）とエポキシ樹脂とを含むことができる。
【0088】
【0089】
本発明の第２実施形態による積層セラミックキャパシタは、上記複数の第１及び第２内部電極１２１、１２２が、上記第１セラミック本体１１０の上面及び下面に垂直に配置されることができる。
【0090】
即ち、上記第１及び第２内部電極１２１、１２２は、上記複合体３００を印刷回路基板に実装する際に、実装面に対して垂直に積層されることができる。
【0091】
一般的に、積層セラミックキャパシタに電圧が印加された場合、誘電体層の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によって、セラミック本体は長さ、幅、及び厚さ方向に膨張と収縮を繰り返すようになる。
【0092】
即ち、セラミック本体の長さ－幅面（ＬＷ面）と幅－厚さ面（ＷＴ面）、及び長さ－厚さ面（ＬＴ面）の変位量をＬＤＶ（Ｌａｓｅｒ Ｄｏｐｐｌｅｒ Ｖｉｂｒｏｍｅｔｅｒ）によって実測する場合、ＬＷ面＞ＷＴ面＞ＬＴ面の順に変位量が示される。
【0093】
ＷＴ面に対するＬＴ面の変位量は約４２％程度であり、ＷＴ面の変位量より少なく示される。これは、ＬＴ面とＷＴ面に同じ大きさの応力が発生するが、特にＬＴ面はＷＴ面より相対的に広い面積を有するためであり、広い面積にわたって同じ大きさの応力が分布して、相対的に小さい変形が発生するものと推測することができる。
【0094】
これにより、通常の積層セラミックキャパシタでは、ＬＴ面における変位量が最も少ないことが分かる。
【0095】
即ち、本発明の第１実施形態によると、上記第１及び第２内部電極１２１、１２２を上記第１セラミック本体１１０の上面及び下面に垂直に積層することにより、上記複合体３００を印刷回路基板に実装する際に、上記第１及び第２内部電極１２１、１２２が実装面に対して垂直に配置され、セラミックチップ２００と接触する面の振動量を最小限に抑えることができる。
【0096】
【0097】
上記複合体３００は、上記積層セラミックキャパシタ１００とセラミックチップ２００とが結合されて形成されることができ、上記複合体３００の形成方法は特に制限されない。
【0098】
上記複合体３００の形成は、別に製作された上記積層セラミックキャパシタ１００とセラミックチップ２００とを高融点半田又は導電性接着剤２１３などで結合させることができる。
【0099】
上記導電性接着剤２１３は、導電性金属とエポキシ樹脂とを含むペーストの形態であり得るが、必ずしもこれに制限されるものではない。
【0100】
図６を参照すると、上記積層セラミックキャパシタ１００とセラミックチップ２００とを高融点半田又は導電性接着剤２１３などで結合させる場合、上記導電性接着剤２１３は上記第１端子電極２３１と第２端子電極２３２の上面に塗布されて、上記第１端子電極２３１及び第２端子電極２３２と上記積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２とが接合されることができる。
【0101】
上記高融点半田又は導電性接着剤２１３は、上記第１端子電極２３１と第２端子電極２３２の上面に塗布されて、上記セラミックチップ２００と上記積層セラミックキャパシタ１００とが固定され、これにより、上記第１セラミック本体１１０の長さ－幅面（ＬＷ面）の振動のみが上記セラミックチップ２００に伝達されるようにする。
【0102】
これにより、積層セラミックキャパシタで発生する応力及び振動がセラミックチップに伝達されることを最小限に抑え、アコースティックノイズを低減させることができる。
【0103】
以下、実施例を挙げて、本発明をさらに詳細に説明するが、本発明はこれにより制限されるものではない。
【0104】
実験例
本発明の実施例と比較例による複合電子部品は、下記のように製作された。
本発明の実施例と比較例による複合電子部品は、下記のように製作された。
【0105】
本発明の実施例及び比較例は、積層セラミックキャパシタの下部にセラミックチップを配置し、且つ積層セラミックキャパシタの長さ及び内部電極の実装形態に応じて製作した。また、積層セラミックキャパシタ１００の長さ（Ｌ０）に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）、上記セラミックチップ２００の長さＬ１に対する上記第１端子電極２３１の長さＬ２と第２端子電極２３２の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）、積層セラミックキャパシタの幅Ｗ０に対するセラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）、及び上記セラミックチップの幅Ｗ１に対する上記第１及び第２端子電極の幅Ｗ２の比率（Ｗ２／Ｗ１）に応じた固着強度とアコースティックノイズ値を比較した。
【0106】
具体的に、下記表１は、内部電極が基板の実装面に水平に積層されている場合であって、積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）及び上記セラミックチップ２００の長さＬ１に対する上記第１端子電極２３１の長さＬ２と第２端子電極２３２の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）に応じた固着強度とアコースティックノイズ値を比較したものである。
【0107】
【表1】
【0108】
上記表１を参照すると、比較例１３～１６は、積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）が０．７である場合であって、アコースティックノイズ値は低いが、積層セラミックキャパシタとセラミックチップの間の固着強度が低いことが分かる。
【0109】
これに対し、上記本発明の実施例のうち、積層セラミックキャパシタ１００の長さＬ０に対する上記セラミックチップ２００の長さＬ１の比率（Ｌ１／Ｌ０）が０．８～０．９であり、上記セラミックチップ２００の長さＬ１に対する上記第１端子電極２３１の長さＬ２と第２端子電極２３２の長さＬ３の和の比率（（Ｌ２＋Ｌ３）／Ｌ１）が０．４～０．５である実施例の場合には、アコースティックノイズ値が低く、積層セラミックキャパシタとセラミックチップの間の固着強度は高いことが分かる。
【0110】
上記表１において、固着強度が１５Ｎを超えるか、又はアコースティックノイズが３０ｄＢ以下の場合を実施例と評価したが、固着強度が１５Ｎを超えると共に、アコースティックノイズが３０ｄＢ以下になることが好ましい実施例である。
【0111】
下記表２は、積層セラミックキャパシタの幅Ｗ０に対するセラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）及び上記セラミックチップの幅Ｗ１に対する上記第１及び第２端子電極の幅Ｗ２の比率（Ｗ２／Ｗ１）に応じた固着強度とアコースティックノイズ値を比較した表である。
【0112】
【表2】
【0113】
上記表２を参照すると、比較例１３～１６は、積層セラミックキャパシタの幅Ｗ０に対するセラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）が０．７である場合であって、アコースティックノイズ値は低いが、積層セラミックキャパシタとセラミックチップの間の固着強度が低いことが分かる。
【0114】
これに対し、上記本発明の実施例のうち、積層セラミックキャパシタの幅Ｗ０に対するセラミックチップの幅Ｗ１の比率（Ｗ１／Ｗ０）が０．８～１．０であり、上記セラミックチップの幅Ｗ１に対する上記第１及び第２端子電極の幅Ｗ２の比率（Ｗ２／Ｗ１）が０．８～０．９である実施例の場合には、アコースティックノイズ値が低く、積層セラミックキャパシタとセラミックチップの間の固着強度も高いことが分かる。
【0115】
上記表２において、固着強度が１５Ｎを超えるか、又はアコースティックノイズが３０ｄＢ以下の場合を実施例と評価したが、固着強度が１５Ｎを超えると共に、アコースティックノイズが３０ｄＢ以下になることが好ましい実施例である。
【0116】
以上、本発明の実施形態について詳細に説明したが、本発明の技術的範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
本明細書によれば、以下の各項目もまた開示される。
［項目１］
複数の誘電体層と前記誘電体層を挟んで互いに対向するように配置される内部電極が積層された第１セラミック本体と、前記第１セラミック本体の両端部に配置された第１外部電極及び第２外部電極とを含む積層セラミックキャパシタと、
前記積層セラミックキャパシタの下部に配置され、セラミックを含む第２セラミック本体と、前記第２セラミック本体の両端部に配置され、且つ前記第１外部電極及び前記第２外部電極と接続された第１端子電極及び第２端子電極とを含むセラミックチップと、が結合された複合体を含み、
前記積層セラミックキャパシタの長さＬ ０ に対する前記セラミックチップの長さＬ １ の比率（Ｌ １ ／Ｌ ０ ）が０．７～１．０を満たし、
前記セラミックチップの長さＬ １ に対する前記第１端子電極の長さＬ ２ 及び前記第２端子電極の長さＬ ３ の和の比率（（Ｌ ２ ＋Ｌ ３ ）／Ｌ １ ）が０．３～０．６を満たす、複合電子部品。
［項目２］
前記積層セラミックキャパシタの長さＬ ０ に対する前記セラミックチップの長さＬ １ の比率（Ｌ １ ／Ｌ ０ ）が０．８～０．９を満たす、項目１に記載の複合電子部品。
［項目３］
前記セラミックチップの長さＬ １ に対する前記第１端子電極の長さＬ ２ 及び前記第２端子電極の長さＬ ３ の和の比率（（Ｌ ２ ＋Ｌ ３ ）／Ｌ １ ）が０．４～０．５を満たす、項目１又は２に記載の複合電子部品。
［項目４］
前記積層セラミックキャパシタの幅Ｗ ０ に対する前記セラミックチップの幅Ｗ １ の比率（Ｗ １ ／Ｗ ０ ）が０．７～１．０を満たし、
前記セラミックチップの幅Ｗ １ に対する前記第１端子電極及び前記第２端子電極の幅Ｗ ２ の比率（Ｗ ２ ／Ｗ １ ）が０．７～１．０を満たす、項目１から３のいずれか一項に記載の複合電子部品。
［項目５］
前記積層セラミックキャパシタの幅Ｗ ０ に対する前記セラミックチップの幅Ｗ １ の比率（Ｗ １ ／Ｗ ０ ）が０．８～１．０を満たす、項目４に記載の複合電子部品。
［項目６］
前記セラミックチップの幅Ｗ １ に対する前記第１端子電極及び前記第２端子電極の幅Ｗ ２ の比率（Ｗ ２ ／Ｗ １ ）が０．８～０．９を満たす、項目４又は５に記載の複合電子部品。
［項目７］
前記第１セラミック本体内の内部電極は、前記複合体の実装面に対して垂直に積層される、項目１から６のいずれか一項に記載の複合電子部品。
［項目８］
前記積層セラミックキャパシタと前記セラミックチップとは、前記第１端子電極及び前記第２端子電極の上面に塗布された導電性接着剤によって結合される、項目１から７のいずれか一項に記載の複合電子部品。
［項目９］
前記積層セラミックキャパシタは、０８０４サイズ（長さ×幅が０．８ｍｍ×０．４ｍｍ）以下であり、厚さは０．７ｍｍ以下である、項目１から８のいずれか一項に記載の複合電子部品。
［項目１０］
複数の誘電体層と前記誘電体層を挟んで互いに対向するように配置される内部電極が積層された第１セラミック本体と、前記第１セラミック本体の両端部に配置された第１外部電極及び第２外部電極とを含む積層セラミックキャパシタと、
前記積層セラミックキャパシタの下部に配置され、セラミックを含む第２セラミック本体と、前記第２セラミック本体の両端部に配置され、且つ第１及び第２外部電極と接続された第１端子電極及び第２端子電極とを含むセラミックチップと、が結合された複合体を含み、
前記積層セラミックキャパシタの幅Ｗ ０ に対する前記セラミックチップの幅Ｗ １ の比率（Ｗ １ ／Ｗ ０ ）が０．７～１．０を満たし、
前記セラミックチップの幅Ｗ １ に対する前記第１端子電極及び前記第２端子電極の幅Ｗ ２ の比率（Ｗ ２ ／Ｗ １ ）が０．７～１．０を満たす、複合電子部品。
［項目１１］
前記積層セラミックキャパシタの幅Ｗ ０ に対する前記セラミックチップの幅Ｗ １ の比率（Ｗ １ ／Ｗ ０ ）が０．８～１．０を満たす、項目１０に記載の複合電子部品。
［項目１２］
前記第１セラミック本体内の内部電極は、前記複合体の実装面に対して垂直に積層される、項目１０または１１に記載の複合電子部品。
［項目１３］
前記積層セラミックキャパシタと前記セラミックチップとは、前記第１端子電極及び前記第２端子電極の上面に塗布された導電性接着剤によって結合される、項目１０から１２のいずれか一項に記載の複合電子部品。
［項目１４］
前記積層セラミックキャパシタは、０８０４サイズ（長さ×幅が０．８ｍｍ×０．４ｍｍ）以下であり、厚さは０．７ｍｍ以下である、項目１０から１３のいずれか一項に記載の複合電子部品。
本明細書によれば、以下の各項目もまた開示される。
［項目１］
複数の誘電体層と前記誘電体層を挟んで互いに対向するように配置される内部電極が積層された第１セラミック本体と、前記第１セラミック本体の両端部に配置された第１外部電極及び第２外部電極とを含む積層セラミックキャパシタと、
前記積層セラミックキャパシタの下部に配置され、セラミックを含む第２セラミック本体と、前記第２セラミック本体の両端部に配置され、且つ前記第１外部電極及び前記第２外部電極と接続された第１端子電極及び第２端子電極とを含むセラミックチップと、が結合された複合体を含み、
前記積層セラミックキャパシタの長さＬ ０ に対する前記セラミックチップの長さＬ １ の比率（Ｌ １ ／Ｌ ０ ）が０．７～１．０を満たし、
前記セラミックチップの長さＬ １ に対する前記第１端子電極の長さＬ ２ 及び前記第２端子電極の長さＬ ３ の和の比率（（Ｌ ２ ＋Ｌ ３ ）／Ｌ １ ）が０．３～０．６を満たす、複合電子部品。
［項目２］
前記積層セラミックキャパシタの長さＬ ０ に対する前記セラミックチップの長さＬ １ の比率（Ｌ １ ／Ｌ ０ ）が０．８～０．９を満たす、項目１に記載の複合電子部品。
［項目３］
前記セラミックチップの長さＬ １ に対する前記第１端子電極の長さＬ ２ 及び前記第２端子電極の長さＬ ３ の和の比率（（Ｌ ２ ＋Ｌ ３ ）／Ｌ １ ）が０．４～０．５を満たす、項目１又は２に記載の複合電子部品。
［項目４］
前記積層セラミックキャパシタの幅Ｗ ０ に対する前記セラミックチップの幅Ｗ １ の比率（Ｗ １ ／Ｗ ０ ）が０．７～１．０を満たし、
前記セラミックチップの幅Ｗ １ に対する前記第１端子電極及び前記第２端子電極の幅Ｗ ２ の比率（Ｗ ２ ／Ｗ １ ）が０．７～１．０を満たす、項目１から３のいずれか一項に記載の複合電子部品。
［項目５］
前記積層セラミックキャパシタの幅Ｗ ０ に対する前記セラミックチップの幅Ｗ １ の比率（Ｗ １ ／Ｗ ０ ）が０．８～１．０を満たす、項目４に記載の複合電子部品。
［項目６］
前記セラミックチップの幅Ｗ １ に対する前記第１端子電極及び前記第２端子電極の幅Ｗ ２ の比率（Ｗ ２ ／Ｗ １ ）が０．８～０．９を満たす、項目４又は５に記載の複合電子部品。
［項目７］
前記第１セラミック本体内の内部電極は、前記複合体の実装面に対して垂直に積層される、項目１から６のいずれか一項に記載の複合電子部品。
［項目８］
前記積層セラミックキャパシタと前記セラミックチップとは、前記第１端子電極及び前記第２端子電極の上面に塗布された導電性接着剤によって結合される、項目１から７のいずれか一項に記載の複合電子部品。
［項目９］
前記積層セラミックキャパシタは、０８０４サイズ（長さ×幅が０．８ｍｍ×０．４ｍｍ）以下であり、厚さは０．７ｍｍ以下である、項目１から８のいずれか一項に記載の複合電子部品。
［項目１０］
複数の誘電体層と前記誘電体層を挟んで互いに対向するように配置される内部電極が積層された第１セラミック本体と、前記第１セラミック本体の両端部に配置された第１外部電極及び第２外部電極とを含む積層セラミックキャパシタと、
前記積層セラミックキャパシタの下部に配置され、セラミックを含む第２セラミック本体と、前記第２セラミック本体の両端部に配置され、且つ第１及び第２外部電極と接続された第１端子電極及び第２端子電極とを含むセラミックチップと、が結合された複合体を含み、
前記積層セラミックキャパシタの幅Ｗ ０ に対する前記セラミックチップの幅Ｗ １ の比率（Ｗ １ ／Ｗ ０ ）が０．７～１．０を満たし、
前記セラミックチップの幅Ｗ １ に対する前記第１端子電極及び前記第２端子電極の幅Ｗ ２ の比率（Ｗ ２ ／Ｗ １ ）が０．７～１．０を満たす、複合電子部品。
［項目１１］
前記積層セラミックキャパシタの幅Ｗ ０ に対する前記セラミックチップの幅Ｗ １ の比率（Ｗ １ ／Ｗ ０ ）が０．８～１．０を満たす、項目１０に記載の複合電子部品。
［項目１２］
前記第１セラミック本体内の内部電極は、前記複合体の実装面に対して垂直に積層される、項目１０または１１に記載の複合電子部品。
［項目１３］
前記積層セラミックキャパシタと前記セラミックチップとは、前記第１端子電極及び前記第２端子電極の上面に塗布された導電性接着剤によって結合される、項目１０から１２のいずれか一項に記載の複合電子部品。
［項目１４］
前記積層セラミックキャパシタは、０８０４サイズ（長さ×幅が０．８ｍｍ×０．４ｍｍ）以下であり、厚さは０．７ｍｍ以下である、項目１０から１３のいずれか一項に記載の複合電子部品。
【符号の説明】
【0117】
１００ 積層セラミックキャパシタ
２００ セラミックチップ
１１０ 第１セラミック本体
２１０ 第２セラミック本体
３００ 複合体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
２３１、２３２ 第１及び第２端子電極
２１３ 導電性接着剤
２００ セラミックチップ
１１０ 第１セラミック本体
２１０ 第２セラミック本体
３００ 複合体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
２３１、２３２ 第１及び第２端子電極
２１３ 導電性接着剤
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】