特許 7575322 シミュレーションシステム、シミュレーションシステムの制御方法及びプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-21

(45)【発行日】2024-10-29

(54)【発明の名称】シミュレーションシステム、シミュレーションシステムの制御方法及びプログラム

(51)【国際特許分類】

   H04L 7/00 20060101AFI20241022BHJP

   H04L 1/00 20060101ALI20241022BHJP

   G06F 13/42 20060101ALI20241022BHJP

【ＦＩ】

H04L7/00 500

H04L1/00 A

G06F13/42 350Z

【請求項の数】 9

(21)【出願番号】P 2021051899

(22)【出願日】2021-03-25

(65)【公開番号】P2022149651

(43)【公開日】2022-10-07

【審査請求日】2023-04-10

(73)【特許権者】

【識別番号】306020818

【氏名又は名称】トヨタテクニカルディベロップメント株式会社

(74)【代理人】

【識別番号】110002516

【氏名又は名称】弁理士法人白坂

(72)【発明者】

【氏名】仙田 康浩

(72)【発明者】

【氏名】北野 巴

(72)【発明者】

【氏名】村口 和裕

【審査官】吉江 一明

(56)【参考文献】

【文献】特開２００１－２５１２８１（ＪＰ，Ａ）

【文献】特開平０７－０２３０１５（ＪＰ，Ａ）

【文献】特開２０１５－１５４２３３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ７／００

Ｈ０４Ｌ １／００

Ｇ０６Ｆ １３／４２

(57)【特許請求の範囲】

【請求項1】

送信側ＦＩＦＯバッファと、
計算結果データを生成し、前記計算結果データを、周期Ｔごとに１サンプルずつ前記送信側ＦＩＦＯバッファに書き込む第１モデル計算部と、
通信部と、
前記送信側ＦＩＦＯバッファから前記計算結果データを読み出し、Ｎサンプルの前記計算結果データに対してＫサンプル（ただし、Ｋ≧２の整数）のダミーデータを分割し、Ｋサンプルを分割したサンプルの割合で分割された前記ダミーデータを挿入する際、挿入する頻度をＮサンプルの前記計算結果データに対してＫサンプル割合で前記ダミーデータを挿入するときよりも増加させて挿入して送信データを生成し、前記送信データを１サンプルずつ、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）で前記通信部に渡す、送信側通信制御部と、
受信側ＦＩＦＯバッファと、
周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）ごとに１サンプルの前記送信データを前記通信部から受け取り、前記送信データから前記ダミーデータを取り出し、前記ダミーデータを取り除いた前記計算結果データを前記受信側ＦＩＦＯバッファに書き込む受信側通信制御部と、
前記受信側ＦＩＦＯバッファから周期Ｔで前記計算結果データを読み出す第２モデル計算部と、
を備えたことを特徴とするシミュレーションシステム。

【請求項2】

請求項１に記載のシミュレーションシステムにおいて、前記ダミーデータは、全てではなく一部が誤り訂正用のデータであることを特徴とするシミュレーションシステム。

【請求項3】

請求項２に記載のシミュレーションシステムにおいて、
ＣＲＣ計算部と、
通信エラーチェック部と、
をさらに備え、
前記誤り訂正用のデータはＣＲＣデータであり、前記ＣＲＣデータは、前記ダミーデータを挿入する所定の回数ごとに前記計算結果データに挿入されるデータであり、
前記ＣＲＣ計算部は、前記送信側通信制御部から前記計算結果データを受け取り、受け取った前記計算結果データに基づいて、前回ＣＲＣデータが計算結果データに挿入されたタイミングから、次にＣＲＣデータが計算結果データに挿入されるまでの間に送信される計算結果データのＣＲＣ値を計算し、前記ＣＲＣ値を前記ＣＲＣデータとして前記送信側通信制御部に送信し、
前記通信エラーチェック部は、前記受信側通信制御部が受信した前記送信データから前記計算結果データと前記ＣＲＣデータを取り出し、前記計算結果データと前記ＣＲＣデータに基づき通信エラーのチェックを行うことを特徴とするシミュレーションシステム。

【請求項4】

コンピュータが、
計算結果データを生成し、前記計算結果データを、周期Ｔごとに１サンプルずつ送信側ＦＩＦＯバッファに書き込むステップと、
Ｎサンプルの前記計算結果データに対してＫサンプル（ただし、Ｋ≧２の整数）のダミーデータを分割し、Ｋサンプルを分割したサンプルの割合で分割された前記ダミーデータを挿入する際、挿入する頻度をＮサンプルの前記計算結果データに対してＫサンプル割合で前記ダミーデータを挿入するときよりも増加させて挿入して送信データを生成するステップと、
前記送信データを１サンプルずつ、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）で通信部に送信するステップと、
周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）ごとに１サンプルの前記送信データを受け取り、前記送信データから前記ダミーデータを取り除いた前記計算結果データを受信側ＦＩＦＯバッファに書き込むステップと、
前記計算結果データを周期Ｔで前記受信側ＦＩＦＯバッファから取り出すステップと
を実行することを特徴とするシミュレーションシステムの制御方法。

【請求項5】

請求項４に記載のシミュレーションシステムの制御方法において、
前記ダミーデータは、全てではなく一部が誤り訂正用のデータであることを特徴とするシミュレーションシステムの制御方法。

【請求項6】

請求項５に記載のシミュレーションシステムの制御方法において、
前記誤り訂正用のデータはＣＲＣデータであり、前記ＣＲＣデータは、前記ダミーデータを挿入する所定の回数ごとに前記計算結果データに挿入されるデータであり、
前記計算結果データに対して前記ダミーデータを挿入して前記送信データを生成するステップにおいて、前回ＣＲＣデータが計算結果データに挿入されたタイミングから、次にＣＲＣデータが計算結果データに挿入されるまでの間に送信される計算結果データのＣＲＣ値を計算し、前記ＣＲＣ値を前記ＣＲＣデータとして前記計算結果データに挿入し、
さらに、前記送信データから前記計算結果データと前記ＣＲＣデータを取り出し、前記計算結果データと前記ＣＲＣデータに基づき通信エラーのチェックを行うステップを実行することを特徴とするシミュレーションシステムの制御方法。

【請求項7】

コンピュータに、
計算結果データを生成し、前記計算結果データを、周期Ｔごとに１サンプルずつ送信側ＦＩＦＯバッファに書き込む第１モデル計算機能と、
Ｎサンプルの前記計算結果データに対してＫサンプル（ただし、Ｋ≧２の整数）のダミーデータを分割し、Ｋサンプルを分割したサンプルの割合で分割された前記ダミーデータを挿入する際、挿入する頻度をＮサンプルの前記計算結果データに対してＫサンプル割合で前記ダミーデータを挿入するときよりも増加させて挿入して送信データを生成する送信データ生成機能と、
前記送信データを１サンプルずつ、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）で送信する送信側通信制御機能と、
前記送信側通信制御機能から前記送信データを受信し、受信側通信制御機能に送信する送信機能と、
前記送信機能から、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）ごとに１サンプルの前記送信データを受信し、前記送信データから前記ダミーデータを取り除いた前記計算結果データを受信側ＦＩＦＯバッファに書き込む前記受信側通信制御機能と、
周期Ｔごとに１サンプルの前記計算結果データを前記受信側ＦＩＦＯバッファから取り出す第２モデル計算機能と
を実現させるシミュレーションシステムの制御プログラム。

【請求項8】

請求項７に記載のシミュレーションシステムの制御プログラムにおいて、
前記ダミーデータは、全てではなく一部が誤り訂正用のデータであることを特徴とするシミュレーションシステムの制御プログラム。

【請求項9】

請求項８に記載のシミュレーションシステムの制御プログラムにおいて、
前記誤り訂正用のデータはＣＲＣデータであり、前記ＣＲＣデータは、前記ダミーデータを挿入する所定の回数ごとに前記計算結果データに挿入されるデータであり、
前回ＣＲＣデータが計算結果データに挿入されたタイミングから、次にＣＲＣデータが計算結果データに挿入されるまでの間に送信される計算結果データのＣＲＣ値を含むＣＲＣデータを生成するＣＲＣデータ生成機能をさらに有し、
前記受信側通信制御機能が受信した前記送信データから前記計算結果データと前記ＣＲＣデータを取り出し、前記計算結果データと前記ＣＲＣデータに基づき通信エラーのチェックを行う通信エラーチェック機能を更に有することを特徴とするシミュレーションシステムの制御プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、シミュレーションシステム、シミュレーションシステムの制御方法及びプログラムに関し、特に、リアルタイムで高速シリアル通信を実施するシミュレーションシステム、シミュレーションシステムの制御方法及びプログラムに関する。

【背景技術】

【0002】

例えば、自動車産業等において、車両制御を行う電子制御ユニット（Ｅｌｅｃｔｒｉｃａｌ Ｃｏｎｔｒｏｌ Ｕｎｉｔ，ＥＣＵ）等の開発を行う際に、ＨＩＬシミュレータ（Ｈａｒｄｗａｒｅ Ｉｎ ｔｈｅ Ｌｏｏｐ Ｓｉｍｕｌａｔｉｏｎ，ＨＩＬＳ）が使用される。ＨＩＬＳにおいて、ＦＰＧＡ、ＡＳＩＣ等のハードウェア回路モデル間の通信は、モデル実行周期でのパラレル通信であることが基本であるが、ＦＰＧＡ等の物理ピンが不足するため、通信データ量を確保することが出来ない。これに対する最適化手法により、ハードウェア回路モデル間の通信として、高速シリアル通信が必要となる。

【0003】

ハードウェア回路モデル間の高速シリアル通信では、送信側と受信側がクロックを共有しない。したがって、送信側と受信側のクロックが同じ仕様のものであっても、送信側と受信側のクロック精度が互いに異なることにより、データのオーバーフロー及び／又はアンダーフローが発生する。特許文献１には、送信側と受信側がクロックを共有しないシリアル通信において、受信側クロックと送信側クロックのずれを吸収するため、送信データにダミーデータを挿入する技術が開示されている。

【先行技術文献】

【特許文献】

【0004】

【文献】特許第６２８９１４７号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に開示されている方法によれば、ダミーデータを送信している間は、本来送信したいデータを送信することが出来ない。リアルタイム性を求められるデータ通信でなければ、ダミーデータの送信終了を待ってから本来送信したいデータを送信すればよい。しかし、リアルタイムシミュレーションのように、高いリアルタイム性が求められる状況においては、ダミーデータの送信終了時には、ダミーデータの送信開始時点ではなく、送信終了時点での最新のデータを送る必要がある。よって、特許文献１に開示されている方法をリアルタイムシミュレーションに適用すると、ダミーデータを送信している間にリアルタイムに送信される本来送信したいデータが欠落するという問題が生じる。

【0006】

上記問題点を鑑み、本発明は、高いリアルタイム性が求められる状況においてもデータを欠落させることなくダミーデータを挿入することが出来るシミュレーションシステム、シミュレーションシステムの制御方法及びプログラムを提供することを目的とする。

【課題を解決するための手段】

【0007】

第１の態様は、シミュレーションシステムであって、送信側ＦＩＦＯバッファと、計算結果データを生成し、計算結果データを、周期Ｔごとに１サンプルずつ送信側ＦＩＦＯバッファに書き込む第１モデル計算部と、通信部と、送信側ＦＩＦＯバッファから計算結果データを読み出し、Ｎサンプルの計算結果データに対してＫサンプル（ただし、Ｋ≧１の整数）の割合でダミーデータを挿入して送信データを生成し、送信データを１サンプルずつ、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）で通信部に渡す、送信側通信制御部と、受信側ＦＩＦＯバッファと、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）ごとに１サンプルの送信データを通信部から受け取り、送信データからダミーデータを取り出し、ダミーデータを取り除いた計算結果データを受信側ＦＩＦＯバッファに書き込む受信側通信制御部と、受信側ＦＩＦＯバッファから周期Ｔで計算結果データを読み出す第２モデル計算部と、を備えたことを要旨とする。

【0008】

第１の態様において、ダミーデータは、全てではなく一部が誤り訂正用のデータであってよい。

【0009】

第１の態様において、ＣＲＣ計算部と、通信エラーチェック部と、をさらに備え、誤り訂正用のデータはＣＲＣデータであり、ＣＲＣデータは、ダミーデータを挿入する所定の回数ごとに計算結果データに挿入されるデータであり、ＣＲＣ計算部は、送信側通信制御部から計算結果データを受け取り、受け取った計算結果データに基づいて、ＣＲＣデータが計算結果データに挿入されたタイミングから、次にＣＲＣデータが計算結果データに挿入されるまでの間に送信される計算結果データのＣＲＣ値を計算し、ＣＲＣ値をＣＲＣデータとして送信側通信制御部に送信し、通信エラーチェック部は、受信側通信制御部が受信した送信データから計算結果データとＣＲＣデータを取り出し、計算結果データとＣＲＣデータに基づき通信エラーのチェックを行ってもよい。

【0010】

第２の態様は、シミュレーションシステムの制御方法であって、コンピュータが、計算結果データを生成し、計算結果データを、周期Ｔごとに１サンプルずつ送信側ＦＩＦＯバッファに書き込むステップと、Ｎサンプルの計算結果データに対してＫサンプル（ただし、Ｋ≧１の整数）の割合でダミーデータを挿入して送信データを生成するステップと、送信データを１サンプルずつ、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）で送信部に送信するステップと、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）ごとに１サンプルの送信データを受け取り、送信データからダミーデータを取り除いた計算結果データを受信側ＦＩＦＯバッファに書き込むステップと、計算結果データを周期Ｔで受信側ＦＩＦＯバッファから取り出すステップとを実行することを要旨とする。

【0011】

第２の態様において、ダミーデータは、全てではなく一部が誤り訂正用のデータであってよい。

【0012】

第２の態様において、誤り訂正用のデータはＣＲＣデータであり、ＣＲＣデータは、ダミーデータを挿入する所定の回数ごとに計算結果データに挿入されるデータであり、計算結果データに対してダミーデータを挿入して送信データを生成するステップにおいて、ＣＲＣデータが計算結果データに挿入されたタイミングから、次にＣＲＣデータが計算結果データに挿入されるまでの間に送信される計算結果データのＣＲＣ値を計算し、ＣＲＣ値をＣＲＣデータとして計算結果データに挿入し、さらに、送信データから計算結果データとＣＲＣデータを取り出し、計算結果データとＣＲＣデータに基づき通信エラーのチェックを行うステップを実行してもよい。

【0013】

第３の態様は、シミュレーションシステムの制御プログラムであって、コンピュータに、計算結果データを生成し、計算結果データを、周期Ｔごとに１サンプルずつ送信側ＦＩＦＯバッファに書き込む第１モデル計算機能と、Ｎサンプルの計算結果データに対してＫサンプル（ただし、Ｋ≧１の整数）の割合でダミーデータを挿入して送信データを生成する送信データ生成機能と、送信データを１サンプルずつ、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）で送信する送信側通信制御機能と、送信側通信制御機能から送信データを受信し、受信側通信制御機能に送信する送信機能と、送信機能から送信データを受信し、送信データからダミーデータを取り除いた計算結果データを受信側ＦＩＦＯバッファに書き込む受信側通信制御機能と、周期Ｔごとに１サンプルの計算結果データを受信側ＦＩＦＯバッファから取り出す第２モデル計算機能とを実現させることを要旨とする。

【0014】

第３の態様において、ダミーデータは、全てではなく一部が誤り訂正用のデータであってよい。

【0015】

第３の態様において、誤り訂正用のデータはＣＲＣデータであり、ＣＲＣデータは、ダミーデータを挿入する所定の回数ごとに計算結果データに挿入されるデータであり、ＣＲＣデータが計算結果データに挿入されたタイミングから、次にＣＲＣデータが計算結果データに挿入されるまでの間にされる計算結果データのＣＲＣ値を含むＣＲＣデータを生成するＣＲＣデータ生成機能をさらに有し、受信側通信制御機能が受信した送信データから計算結果データとＣＲＣデータを取り出し、計算結果データとＣＲＣデータに基づき通信エラーのチェックを行う通信エラーチェック機能を更に有することを要旨とする。

【発明の効果】

【0016】

本発明によれば、モデル実行周期よりも短い周期でデータを送信することにより、高いリアルタイム性が求められる状況においてもデータを欠落させることなくダミーデータを挿入することが出来るシミュレーションシステム、シミュレーションシステムの制御方法及びプログラムを提供できる。

【図面の簡単な説明】

【0017】

【図1】本発明の第１の実施形態に係るシミュレーションシステムの構成の一例を示すブロック図である。

【図2】従来のシミュレーションシステムの制御方法による送受信データの構造の一例を示す図である。

【図3】第１の実施形態に係るシミュレーションシステムの制御方法による送受信データの構造の一例を示す図である。

【図4】第１の実施形態に係るシミュレーションシステムの制御方法を説明するフローチャートである。

【図5】第２の実施形態に係るシミュレーションシステムの構成の一例を示すブロック図である。

【図6】第２の実施形態に係るシミュレーションシステムの制御方法による送受信データの構造の一例を示す図である。

【発明を実施するための形態】

【0018】

次に、図面を参照して、本発明の実施形態を説明する。実施形態に係る図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

【0019】

又、実施形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、各構成要素の構成や配置、レイアウト等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。

【0020】

（第１の実施形態）
本発明の第１の実施形態に係るシミュレーションシステムの構成の一例を図１に示す。図１に示すシミュレーションシステム１０は、第１モデル計算部１０１、送信側ＦＩＦＯバッファ１０２、第１クロック生成部１０３、送信側通信制御部１０４、通信部１０５、受信側通信制御部１０６、受信側ＦＩＦＯバッファ１０７、第２モデル計算部１０８、第２クロック生成部１０９から構成される。

【0021】

第１クロック生成部１０３は、第１モデル計算部１０１における第１モデルの演算実行用のクロック信号、送信側ＦＩＦＯバッファ１０２へのｉｎｐｕｔ用クロック信号、送信側ＦＩＦＯバッファ１０２からのｏｕｔｐｕｔ用クロック信号を生成し、第１モデルの演算実行用のクロック信号を第１モデル計算部１０１へ、ｉｎｐｕｔ用クロック信号及びｏｕｔｐｕｔ用クロック信号を送信側ＦＩＦＯバッファ１０２に送信する。同様に、第２クロック生成部１０９は、受信側ＦＩＦＯバッファ１０７へのｉｎｐｕｔ用クロック信号、受信側ＦＩＦＯバッファ１０７からのｏｕｔｐｕｔ用クロック信号、第２モデル計算部１０９における第２モデルの演算実行用のクロック信号を生成し、受信側ＦＩＦＯバッファ１０７及び第２モデル計算部１０８にそれぞれ送信する。

【0022】

各部に供給されるクロックの周波数は、一例として、第１モデル計算部１０１における第１モデルの演算実行用のクロック信号及び第２モデル計算部１０８における第２モデルの演算実行用のクロック信号が１００ＭＨｚ、送信側ＦＩＦＯバッファ１０２へのｉｎｐｕｔ用クロック信号及び受信側ＦＩＦＯバッファ１０５からのｏｕｔｐｕｔ用クロック信号が１００ＭＨｚ、送信側ＦＩＦＯバッファ１０２からのｏｕｔｐｕｔ用クロック信号及び受信側ＦＩＦＯバッファ１０７へのｉｎｐｕｔ用クロック信号が１２５ＭＨｚである。

【0023】

第１モデル計算部１０１及び送信側ＦＩＦＯバッファ１０２は第１クロック生成部１０３によって生成されたクロック信号に応じて動作し、受信側ＦＩＦＯバッファ１０７及び第２モデル計算部１０８は第２クロック生成部１０９によって生成されたクロック信号に応じて動作する。第１モデル計算部１０１及び送信側ＦＩＦＯバッファ１０２と、受信側ＦＩＦＯバッファ１０７及び第２モデル計算部１０８はクロックを共有しないシリアル通信である。よって、第１モデル計算部１０１から送信側ＦＩＦＯバッファ１０２及び受信側ＦＩＦＯバッファ１０７を介して第２モデル計算部１０８に計算結果データを送信する場合、以下に述べるように、計算結果データにダミーデータを挿入する。

【0024】

第１モデル計算部１０１は、一例として、ＦＰＧＡ上に構成された一つの演算モデルである。第２モデル計算部１０８についても同様である。ただし、第１モデル計算部１０１、第２モデル計算部１０８のいずれも、ＦＰＧＡ上に構成された回路に限定されるものではない。

【0025】

第１モデル計算部１０１は、計算結果データを生成し、送信側ＦＩＦＯバッファ１０２に書き込む。送信側通信制御部１０４は、送信側ＦＩＦＯバッファ１０２から取り出した計算結果データに所定の間隔でダミーデータを挿入して送信データを生成し、通信部１０５に送信データを渡す。続いて、通信部１０５は、送信側通信制御部１０４から受け取った送信データを受信側通信制御部１０６に渡す。受信側通信制御部１０６は、通信部１０５から受け取った送信データからダミーデータを取り除き、計算結果データを受信側ＦＩＦＯバッファ１０７に書き込む。第２モデル計算部１０８は計算結果データを受信側ＦＩＦＯバッファ１０７から取り出す。

【0026】

リアルタイムシミュレーションを行う場合、計算結果データにダミーデータを挿入して送信データとし、モデル実行周期と同じ周期で、シリアル通信によって送信データを送信すると、ダミーデータを送信している間の計算結果データが欠落する。図２を参照しながら、データの欠落について以下に説明する。図２に、図１に示されるようなシステムにおいてリアルタイムシミュレーションを行う際、従来の方法に従ってダミーデータを挿入しながらデータの送受信を行った場合の送受信データの構造の一例を示す。第１モデル計算部１０１は、周期Ｔごとに１サンプルのデータを、計算結果データとして送信側ＦＩＦＯバッファ１０２に書き込む。図２においては、Ｄ０、Ｄ１、Ｄ２…のそれぞれが、周期Ｔごとに送信側ＦＩＦＯバッファ１０２に書き込まれる計算結果データの１サンプルである。送信側通信制御部１０４は、Ｎサンプルの計算結果データに対してＫサンプル（ただし、Ｋ≧１の整数）の割合でダミーデータ（ＣＣ、Ｃｌｏｃｋ Ｃｏｌｌｅｃｔｉｏｎ）を挿入して送信データとする。図２に示す例においては、送信データには、４サンプルの計算結果データに対して１サンプルのダミーデータを挿入している。リアルタイム性を損なわないように送信データを送信しようとすると、図２に示すように、Ｄ３、Ｄ７のサンプルデータが欠落する。

【0027】

本実施形態に係るシミュレーションシステムによれば、モデル実行周期よりも短い周期でデータを送信することにより、リアルタイムシミュレーションにおいても、データの欠落を生じさせることなくダミーデータを挿入することが出来る。図３に、本実施形態に係るシミュレーションシステムによる送受信データの構造の一例を示す。第１モデル計算部１０１が、周期Ｔごとに１サンプルのデータを計算結果データとして送信側ＦＩＦＯバッファ１０２に書き込む。

【0028】

送信側通信制御部１０４が、送信側ＦＩＦＯバッファ１０２から１サンプルずつ計算結果データを取り出し、Ｎサンプルの計算結果データに対してＫサンプル（ただし、Ｋ≧１の整数）の割合でダミーデータ（ＣＣ）を挿入して送信データとする。さらに、送信データを１サンプルずつ、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）で通信部１０５に渡す。図３に示す例においては、送信データには、４サンプルの計算結果データに対して１サンプルのダミーデータを挿入し、さらに送信データの１サンプルの周期を（Ｎ×Ｔ）／（Ｎ＋Ｋ）＝４×Ｔ／５としている。

【0029】

具体的な例を以下に述べる。例えば、４サンプルの計算結果データに対して１サンプルのダミーデータを挿入する。計算結果データの１サンプルの周期を１０ｎｓとすると、送信データの１サンプルの周期は８ｎｓとなる。送信側通信制御部１０４が計算結果データにダミーデータを挿入し、通信部１０５に渡す際、まず、送信側ＦＩＦＯバッファ１０２から１サンプルずつ計算結果データを取り出して通信部１０５に渡す処理を、８ｎｓ周期で４回行う。次に、１サンプルのダミーデータを生成して通信部１０５に渡す処理を、８ｎｓで1回行う。上記のサイクルを繰り返すことにより、送信側通信制御部１０４は、４０ｎｓの間に５サンプル、即ち、４サンプルの計算結果データと１サンプルのダミーデータとを、８ｎｓ周期で１サンプルずつ通信部１０５に渡すことになる。

【0030】

通信部１０５は、送信側通信制御部１０４から送信データを受け取り、受信側通信制御部１０６に渡す。受信側通信制御部１０６は送信データからダミーデータを取り除いた計算結果データを受信側ＦＩＦＯバッファ１０７に書き込む。具体的には、受信側通信制御部１０６は、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）ごとに１サンプルずつ、通信部１０５から送信データを受け取る。そして、受け取ったデータがダミーデータなら破棄し、受け取ったデータが計算結果データなら受信側ＦＩＦＯバッファ１０７に書き込む。第２モデル計算部１０８は周期Ｔごとに１サンプルの計算結果データを受信側ＦＩＦＯバッファ１０７から取り出し、周期をＴに戻す。

【0031】

ここで、Ｋ≧２である場合、送信側通信制御部１０４は、Ｎサンプルの計算結果データに対してＫサンプルの割合でダミーデータを挿入して送信データとしてもよいが、Ｋサンプルのダミーデータを分割し、かつダミーデータを挿入する頻度を増加させると、より同期の精度は上がる。例えば、計算結果データの５０００ｃｌｋごとにダミーデータを６ｃｌｋ挿入する場合よりも、計算結果データの９９９ｃｌｋごとにダミーデータを１ｃｌｋ挿入するほうが同期の精度は上がり、リアルタイム性を保つことが出来る。

【0032】

次に、図４に示すフローチャートを参照して、本実施形態にかかるシミュレーションシステムの制御方法を説明する。

【0033】

ステップＳ４０１において、第１モデル計算部１０１は、周期Ｔごとに１サンプルのデータを計算結果データとして送信側ＦＩＦＯバッファ１０２に書き込む。

【0034】

ステップＳ４０２において、送信側通信制御部１０４は、送信側ＦＩＦＯバッファ１０２から１サンプルずつ計算結果データを取り出し、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）で通信部１０５に渡す。（ただし、Ｋ、Ｎ≧１の整数）ステップＳ４０２をＮ回繰り返す。

【0035】

ステップＳ４０３において、送信側通信制御部１０４は、ダミーデータを生成し、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）で通信部１０５に受信データとして渡す。ステップＳ４０２をＫ回繰り返す。ステップＳ４０２及びステップＳ４０３により、送信側通信制御部１０４は、Ｎサンプルの計算結果データに対してＫサンプルの割合でダミーデータ（ＣＣ）を挿入して送信データを生成し、通信部１０５に周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）で渡すことになる。

【0036】

ステップＳ４０４において、通信部１０５は、受信した送信データを１サンプルずつ、周期（Ｎ×Ｔ）／（Ｎ＋Ｋ）で受信側通信制御部１０６に渡す。

【0037】

ステップＳ４０５において、受信側通信制御部１０６は送信データからダミーデータを取り除いた計算結果データを受信側ＦＩＦＯバッファ１０７に書き込む。

【0038】

ステップＳ４０６において、第２モデル計算部１０８は周期Ｔごとに１サンプルの計算結果データを受信側ＦＩＦＯバッファ１０７から取り出し、周期をＴに戻す。このようにして、高いリアルタイム性が求められる状況においてもデータを欠落させることなくダミーデータを挿入することが出来る。

【0039】

（第２の実施形態）
本実施形態に係るシミュレーションシステムは、第１の実施形態に係るシミュレーションシステムにおいて、送信側通信制御部１０４がＮサンプルの計算結果データに対してＫサンプル（ただし、Ｋ≧１の整数）の割合でダミーデータ（ＣＣ）を挿入して送信データを生成する際、計算結果データに対して長さＬの区間の送信データの巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ、ＣＲＣ）の計算を行い、得られたＣＲＣデータを、ダミーデータとして計算結果データに挿入する。ＣＲＣの計算を実施することにより、通信エラーのチェックを行うことが出来る。

【0040】

図５に、本実施形態に係るシミュレーションシステムの構成の一例を示す。図５に示すシミュレーションシステム５０は、図１に示すシミュレーションシステム１０と比較すると、送信側通信制御部１０４にＣＲＣ計算部５０１が、受信側通信制御部１０６に通信エラーチェック部５０２が接続されている。送信側通信制御部１０４が、送信データを１サンプルずつ通信部１０５に書き込む際、同時にＣＲＣ計算部５０１に送信データを送信する。ＣＲＣ計算部５０１においてＣＲＣの計算を実施する。計算結果データとＣＲＣデータは、送信データに含まれる。送信データは、送信側通信制御部１０４から通信部１０５を介して受信側通信制御部１０６へ送信される。通信エラーチェック部５０２は受信側通信制御部１０６が受信した送信データから、計算結果データとＣＲＣデータを取り出し、計算結果データとＣＲＣデータに基づき通信エラーのチェックを行う。

【0041】

図６に、本実施形態に係るシミュレーションシステムによる送受信データの構造の一例を示す。送信側通信制御部１０４が、Ｎサンプルの計算結果データに対してＫサンプル（ただし、Ｋ≧１の整数）の割合でダミーデータ（ＣＣ）を挿入して送信データを生成する際、長さＬの区間Ａの送信データの巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ、ＣＲＣ）の計算を行ってＣＲＣデータを生成し、ダミーデータを挿入する所定の回数ごとに、ＣＲＣデータを計算結果データに挿入する。ここで、区間Ａの送信データのＣＲＣ計算とは、送信側通信制御部１０４が送信データを生成する間に、前回ＣＲＣデータを計算結果データに挿入したタイミングから、次にＣＲＣデータを計算結果データに挿入するまでの間に送信した計算結果データ、即ち、ダミーデータを除く送信データのＣＲＣ計算を指す。

【0042】

全てのダミーデータをＣＲＣデータに置き換えることは出来ない。図６に示すように、ダミーデータ挿入の所定回数に一度の割合でダミーデータをＣＲＣデータに置き換えても構わない。

【0043】

上述の通り、第２の実施形態では、送信側通信制御部１０４が、送信データを１サンプルずつ通信部１０５に書き込む際、同時にＣＲＣ計算部５０１に送信データを送信する。しかし、送信データに含まれるダミーデータは、必ずしも送信側通信制御部からＣＲＣ計算部へ送信しなくてもよい。ダミーデータはＣＲＣ計算に必要ではないからである。すなわち、送信側通信制御部１０４は、送信データを通信部１０５に書き込む際、ＣＲＣ計算部５０１に計算結果データのみを送信してもよい。

【0044】

以上述べたように、本発明の第１、第２の実施形態にかかるシミュレーションシステム、シミュレーションシステムの制御方法及びプログラムによって、モデル実行周期よりも短い周期でデータを送信することにより、高いリアルタイム性が求められる状況においてもデータを欠落させることなくダミーデータを挿入することが可能となった。さらに、ＣＲＣの計算を実施し、ダミーデータの代わりにデータに挿入することで、データの欠落を生じさせることなく、誤り検出、誤り訂正を行うことが可能となった。

【0045】

以上、本発明はここでは記載していない様々な実施形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【符号の説明】

【0046】

１０１ 第１モデル計算部
１０２ 送信側ＦＩＦＯバッファ
１０３ 第１クロック生成部
１０４ 送信側通信制御部
１０５ 通信部
１０６ 受信側通信制御部
１０７ 受信側ＦＩＦＯバッファ
１０８ 第２モデル計算部
１０９ 第２クロック生成部
５０１ ＣＲＣ計算部
５０２ 通信エラーチェック部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】