特許 7575444 集積回路デバイス内の回路を較正するための回路および較正する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-21

(45)【発行日】2024-10-29

(54)【発明の名称】集積回路デバイス内の回路を較正するための回路および較正する方法

(51)【国際特許分類】

   H03M 9/00 20060101AFI20241022BHJP

【ＦＩ】

H03M9/00 100

【請求項の数】 11

(21)【出願番号】P 2022504223

(86)(22)【出願日】2020-06-04

(65)【公表番号】

(43)【公表日】2022-09-27

(86)【国際出願番号】 US2020036216

(87)【国際公開番号】W WO2021015867

(87)【国際公開日】2021-01-28

【審査請求日】2023-05-31

(31)【優先権主張番号】16/518,365

(32)【優先日】2019-07-22

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110002077

【氏名又は名称】園田・小林弁理士法人

(72)【発明者】

【氏名】プーン， チ フォン

(72)【発明者】

【氏名】ララバ， アスマ

(72)【発明者】

【氏名】ウパディヤヤ， パラッグ

【審査官】原田 聖子

(56)【参考文献】

【文献】特開２０１１－０６６８２１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１９／０２１５１４６（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００９／０１７７４５７（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００８／００３６５０９（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ ９／００

(57)【特許請求の範囲】

【請求項1】

集積回路デバイス内の回路を較正するための回路装置であって、
第１の入力でパラレル入力データを受信し第１の出力でシリアル出力データを生成するように設定された第１のシリアライザ回路を含む主回路であって、前記シリアル出力データが、前記パラレル入力データと、前記主回路のパラレルデータをシリアルデータへ変換する機能とに基づく、主回路と、
第２の入力でパラレルテストパターンを受信し第２の出力で前記パラレルテストパターンに基づいて較正出力データを生成するように設定された第２のシリアライザ回路を含むレプリカ回路であって、前記レプリカ回路が前記主回路の前記機能のレプリカ機能およびタイミングを提供する、レプリカ回路と、
フォアグラウンド較正モード中に、前記主回路からの前記シリアル出力データと前記レプリカ回路からの前記較正出力データとを受信して、初期レプリカ補正コードを決定し、かつ、バックグラウンド較正モード中に前記レプリカ回路から前記較正出力データを受信して、更新されたレプリカ補正コードを決定し、
前記初期レプリカ補正コードと前記更新されたレプリカ補正コードとの差を決定し、かつ
前記初期レプリカ補正コードと前記更新されたレプリカ補正コードとの前記差に基づいて決定された、補正された制御信号をバックグラウンド較正モード中に前記主回路および前記レプリカ回路に提供する
ように設定された較正回路と
を備える、回路装置。

【請求項2】

前記主回路からの前記シリアル出力データおよび前記レプリカ回路からの前記較正出力データを受信するように設定された選択回路をさらに備え、前記選択回路が、前記フォアグラウンド較正モード中に前記シリアル出力データおよび前記較正出力データの選択を制御する、請求項１に記載の回路装置。

【請求項3】

前記第１のシリアライザ回路が、動作モード中に前記シリアル出力データを生成する、請求項１に記載の回路装置。

【請求項4】

前記第２のシリアライザ回路が、前記動作モード中に前記パラレルテストパターンを受信し前記較正出力データを生成するように設定されている、請求項３に記載の回路装置。

【請求項5】

前記較正回路が、入力クロック信号の複数のクロック位相を受信するように設定され、前記較正回路によって生成される補正されたクロック信号が、前記主回路の第１の制御端子および前記レプリカ回路の第２の制御端子に結合される、請求項４に記載の回路装置。

【請求項6】

前記較正回路が、前記主回路に対する初期較正補正コードならびに前記初期レプリカ補正コードおよび前記更新されたレプリカ補正コードにおける前記差に基づいて、前記補正された制御信号を生成する、請求項１に記載の回路装置。

【請求項7】

前記補正された制御信号が補正されたクロック信号を含む、請求項６に記載の回路装置。

【請求項8】

集積回路デバイス内の回路を較正するための方法であって、
第１の入力でパラレル入力データを受信し第１の出力でシリアル出力データを生成するように、第１のシリアライザ回路を含む主回路を設定することであって、前記シリアル出力データが前記パラレル入力データと、前記主回路のパラレルデータをシリアルデータへ変換する機能とに基づく、主回路を設定することと、
第２の入力でパラレルテストパターンを受信し第２の出力で前記パラレルテストパターンに基づいて較正出力データを生成するように、第２のシリアライザ回路を含むレプリカ回路を設定することであって、前記レプリカ回路が前記主回路の前記機能のレプリカ機能およびタイミングを提供する、レプリカ回路を設定することと、
フォアグラウンド較正モード中に前記主回路からの前記シリアル出力データおよび前記レプリカ回路の前記較正出力データを受信して、初期レプリカ補正コードを決定し、かつ、バックグラウンド較正モード中に前記レプリカ回路から前記較正出力データを受信して、更新されたレプリカ補正コードを決定するように較正回路を設定することと、
前記初期レプリカ補正コードと前記更新されたレプリカ補正コードとの差を決定し、前記初期レプリカ補正コードと前記更新されたレプリカ補正コードの差に基づいて、補正された制御信号を生成することと
を含み、
前記較正回路が前記バックグラウンド較正モード中に前記主回路および前記レプリカ回路に前記補正された制御信号を提供する、方法。

【請求項9】

前記主回路からの前記シリアル出力データを受信し、かつ前記レプリカ回路からの前記較正出力データを受信するように選択回路を設定することをさらに含み、前記選択回路が、前記フォアグラウンド較正モード中に前記シリアル出力データおよび前記較正出力データの選択を制御し、前記第１のシリアライザ回路が、動作モード中に前記シリアル出力データを生成し、前記第２のシリアライザ回路が、前記動作モード中に前記パラレルテストパターンを受信し前記較正出力データを生成するように設定される、請求項８に記載の方法。

【請求項10】

入力クロック信号の複数のクロック位相を受信するように前記較正回路を設定することと、前記較正回路によって生成される補正されたクロック信号を、前記主回路の第１の制御端子および前記レプリカ回路の第２の制御端子に結合することとをさらに含む、
請求項９に記載の方法。

【請求項11】

前記補正された制御信号は、前記主回路の初期補正コードに基づいて、さらに決定される、請求項８に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

さまざまな実施形態は一般的に集積回路に関し、より詳細には集積回路デバイス内の回路を較正するための回路および較正する方法に関する。

【背景技術】

【0002】

現代のネットワークは、データを交換するように動作可能なコンピューティングデバイスを相互接続することを担っている。データは、例えばコンピュータまたはサーバ内の、共通のバックプレーンに沿って回路基板から回路基板へ交換され得る。いくつかの実装形態では、データは、例えば旅行代理店のコンピュータからクラウドネットワーク上の航空会社サーバに、長距離にわたって交換され得る。現代のネットワークは、物理配線、無線周波数（ＲＦ）チャネルまたは光ファイバを含むいくつもの媒体を使用し得る。コンピューティングデバイス間で交換されるデータは、複数のビットを含むデータパケットを含み得る。いくつかのネットワーク実装形態では、ビットは同時に送受信され得る。このような通信はパラレル（並列）通信として知られているものであってもよく、バスとして知られる複数のパラレル接続を含み得る。いくつかの実装形態では、データは一時に１ビット、すなわちシリアル（直列）に送信され得る。

【0003】

与えられた共通の信号周波数に対して、シリアル通信では各ビットが個別に送信され、パラレル通信ではビットのグループが順次的なタイムスライスで同時に通信されるため、シリアルデータ通信はパラレル通信よりも遅い。しかし、通信信号周波数が増大する（およびタイムスライスが減少する）と、ビット遷移時間が重要な因子となり、パラレルデータ実装形態における同時データ到着時刻に対する課題を引き起こし得る。シリアル送信実装形態はデータを一時に１ビット送信するため、本質的に同時のデータは存在しない。シリアル送信のこの側面は、データがより高いシグナリング周波数で送信されることを可能にし得る。したがって、ネットワーク設計者は、特定のアプリケーションに対して、パラレル対シリアルデータ送信のさまざまな長所および短所のトレードオフを行い得る。

【発明の概要】

【0004】

集積回路デバイス内の回路を較正するための回路装置が記載される。本回路装置は、第１の入力で入力データを受信し第１の出力で出力データを生成するように設定された主回路であって、前記出力データが前記入力データおよび前記主回路の機能に基づく、主回路と、第２の入力で較正データを受信し第２の出力で前記較正データに基づいて較正出力データを生成するように設定されたレプリカ回路であって、前記レプリカ回路が前記主回路の前記機能のレプリカ機能を提供する、レプリカ回路と、フォアグラウンド較正モード中に前記主回路から前記出力データを、およびバックグラウンド較正モード中に前記レプリカ回路から前記較正出力データを受信するように設定された較正回路とを備えることができ、前記較正回路が前記バックグラウンド較正モード中に前記主回路に制御信号を提供する。

【0005】

いくつかの実装形態では、本回路は、前記主回路からの前記出力データおよび前記レプリカ回路からの前記較正出力データを受信するように設定された選択回路をさらに備えることができ、前記選択回路が、前記フォアグラウンド較正モード中に前記出力データおよび前記較正出力データの選択を制御する。

【0006】

いくつかの実装形態では、前記主回路が、パラレル入力データを受信しシリアル出力データを生成するように設定された第１のシリアライザ回路を備えることができ、前記第１のシリアライザ回路が、動作モード中に前記シリアル出力データを生成する。

【0007】

いくつかの実装形態では、前記レプリカ回路が、前記動作モード中にパラレルテストパターンを受信し前記較正出力データを生成するように設定された第２のシリアライザ回路を備えることができる。

【0008】

いくつかの実装形態では、前記較正回路が、入力クロック信号の複数のクロック位相を受信するように設定され得、前記較正回路によって生成される補正されたクロック信号が、前記主回路の第１の制御端子および前記レプリカ回路の第２の制御端子に結合され得る。

【0009】

いくつかの実装形態では、前記較正回路が、前記フォアグラウンド較正モード中に前記レプリカ回路の前記較正出力データを受信して初期レプリカ補正コードを決定するように設定され得る。

【0010】

いくつかの実装形態では、前記較正回路が、前記バックグラウンド較正モード中に前記レプリカ回路の前記較正出力データを受信して更新されたレプリカ補正コードを決定するように設定され得る。

【0011】

いくつかの実装形態では、前記較正回路が、前記初期レプリカ補正コードおよび前記更新されたレプリカ補正コードにおける差を決定することができる。

【0012】

いくつかの実装形態では、前記較正回路が、前記主回路に対する初期較正補正コードならびに前記初期レプリカ補正コードおよび前記更新されたレプリカ補正コードにおける前記差に基づいて、前記主回路および前記レプリカ回路への補正された制御信号を生成することができる。

【0013】

いくつかの実装形態では、前記補正された制御信号が補正されたクロック信号を含むことができる。

【0014】

集積回路デバイス内の回路を較正するための方法も記載される。本方法は、第１の入力で入力データを受信し第１の出力で出力データを生成するように主回路を設定することであって、前記出力データが前記入力データおよび前記主回路の機能に基づく、主回路を設定することと、第２の入力で較正データを受信し第２の出力で前記較正データに基づいて較正出力データを生成するようにレプリカ回路を設定することであって、前記レプリカ回路が前記主回路の前記機能のレプリカ機能を提供する、レプリカ回路を設定することと、フォアグラウンド較正モード中に前記主回路から前記出力データを、およびバックグラウンド較正モード中に前記レプリカ回路から前記較正出力データを受信するように較正回路を設定することとを備えることができ、前記較正回路が前記バックグラウンド較正モード中に前記主回路および前記レプリカ回路に制御信号を提供する。

【0015】

いくつかの実装形態では、本方法は、前記主回路からの前記出力データおよび前記レプリカ回路からの前記較正出力データを受信するように選択回路を設定することをさらに含むことができ、前記選択回路が、前記フォアグラウンド較正モード中に前記出力データおよび前記較正出力データの前記選択を制御する。

【0016】

いくつかの実装形態では、前記主回路が、パラレル入力データを受信しシリアル出力データを生成するように設定された第１のシリアライザ回路を備えることができ、前記第１のシリアライザ回路が、動作モード中に前記シリアル出力データを生成する。

【0017】

いくつかの実装形態では、前記レプリカ回路が、前記動作モード中にパラレルテストパターンを受信し前記較正出力データを生成するように設定された第２のシリアライザ回路を備えることができる。

【0018】

いくつかの実装形態では、本方法は、入力クロック信号の複数のクロック位相を受信するように前記較正回路を設定することと、前記較正回路によって生成される補正されたクロック信号を、前記主回路の第１の制御端子および前記レプリカ回路の第２の制御端子に結合することとをさらに含むことができる。

【0019】

いくつかの実装形態では、前記較正回路が、前記フォアグラウンド較正モード中に前記レプリカ回路の前記較正出力データを受信して初期レプリカ補正コードを決定するように設定され得る。

【0020】

いくつかの実装形態では、前記較正回路が、前記バックグラウンド較正モード中に前記レプリカ回路の前記較正出力データを受信して更新されたレプリカ補正コードを決定するように設定され得る。

【0021】

いくつかの実装形態では、本方法は、前記初期レプリカ補正コードおよび前記更新されたレプリカ補正コードにおける差を決定することをさらに含むことができる。

【0022】

いくつかの実装形態では、本方法は、前記主回路に対する初期補正コードならびに初期レプリカ補正コードおよび前記更新されたレプリカ補正コードにおける前記差に基づいて、前記主回路および前記レプリカ回路への補正された制御信号を生成することをさらに含むことができる。

【0023】

いくつかの実装形態では、前記補正された制御信号が補正されたクロック信号を含むことができる。

【0024】

さまざまな実施形態の詳細が添付図面および以下の説明に記載される。他の特徴および利点は、明細書および図面から、ならびに特許請求の範囲から明らかであろう。

【図面の簡単な説明】

【0025】

【図1】シリアライザ集積回路（ＩＣ）またはモジュール内に実装される例示的なマルチプレクサクロック位相較正モジュールを示す図であり、マルチプレクサクロック位相較正モジュールは、高速シリアライザ／デシリアライザ（ＳＥＲＤＥＳ：ｓｅｒｉａｌｉｚｅｒ／ｄｅｓｅｒｉａｌｉｚｅｒ）アプリケーションの信頼性およびノイズ耐性を向上させる。

【図2】例示的な４：１マルチプレクサ実装形態を示す図である。

【図3】例示的なクロック位相整合モジュールと組み合わされたマルチプレクサを示す図である。

【図4】Ａ～Ｃは、可変クロック位相に応答する可変デューティサイクルを有する例示的なマルチプレクサ回路からの出力データストリームを示す図である。

【図5】例示的なデューティサイクル較正モジュールを示す図である。

【図6A】例示的なクロック位相整合モジュールを示す図である。

【図6B】例示的なクロック位相整合モジュールを示す図である。

【図7】マルチプレクサクロック位相較正モジュールのない場合のクロックジッタを表す例示的なアイダイアグラムである。

【図8】マルチプレクサクロック位相較正モジュールのある場合のクロックジッタを表す例示的なアイダイアグラムである。

【図9A】開示される回路およびプロセスが実装され得る例示的なプログラマブル集積回路（ＩＣ）を示す図である。

【図9B】開示される回路およびプロセスが実装され得る例示的なプログラマブル集積回路（ＩＣ）を示す図である。

【図10】例示的なクロック位相整合方法のフローチャートである。

【図11】レプリカ回路を使用して主回路を較正するための回路装置のブロック図である。

【図12】入力データを受信し出力データを生成するための回路を較正する方法を示すフローチャートである。

【図13】入力データを受信し出力データを生成するための回路を較正する方法を示す別のフローチャートである。

【図14】パラレルデータを受信しシリアルデータを生成するシリアライザを較正するための回路の別のブロック図である。

【図15】パラレルデータを受信しシリアルデータを生成するシリアライザを較正するための回路の別のブロック図である。

【図16】ＩＱ検出を提供し得る回路の例示的なブロック図である。

【図17】ＩＱ補正を提供し得る回路の例示的なブロック図である。

【図18】シミュレーションおよび１／ｓｑｒｔ（Ｎ）に対してサイズ（Ｎ）の関数として不整合を示すグラフである。

【図19】回路の較正を実行する方法を示すフローチャートである。

【発明を実施するための形態】

【0026】

さまざまな図中の同様の参照符号は同様の要素を示す。

【0027】

理解を助けるため、本明細書は以下のように編成される。第１に、例示的なユースケースが図１を参照して簡潔に導入される。第２に、図２を参照して、本明細書で使用される種類の例示的なマルチプレクサ回路が提示される。次に、図３を参照して、マルチプレクサが複製され、例示的な位相整合モジュールで使用され、このモジュールは、デューティサイクルおよび位相に対して調整される（同相および直交入力クロックに基づく）クロックのセットを生成する。次に、図２で説明される複製されたマルチプレクサ（ＲＭＵＸ：ｒｅｐｌｉｃａｔｅｄ ｍｕｌｔｉｐｌｅｘｅｒ）の理解を助けるために、図４を参照して、例示的なダイアグラムが提示される。次に、図５を参照して、例示的な検知モジュールの機能が説明される。図６Ａおよび図６Ｂは、例示的なデューティサイクルおよび位相調整モジュールにおける順次的および再帰的クロック調整機能を提示する。次に、図７および図８を参照して、クロックジッタにおける改良を説明するために、さらなる説明的な議論および実験データが提示される。次に、図９Ａおよび図９Ｂで、開示される回路およびプロセスが実装され得る例示的なプログラマブル集積回路（ＩＣ）が説明される。最後に、図１０を参照して、例示的なクロック位相整合方法が提示される。

【0028】

本出願全体を通じて、クロック信号を定義するために記法ＣＫ_ｘが使用されることがあり、添字ｘは相対位相遅延を度単位で示す。また、クロック信号ＣＫ_０およびＣＫ_１８０のペアを定義するための略記としてＣＫ_{０，１８０}が使用され得る。クロック信号ＣＫ_９０およびＣＫ_２７０のペアに対する略記としてＣＫ_{９０，２７０}が使用され得る。同相クロックという用語は、クロックの差動ペアＣＫ_{０，１８０}を定義するために使用され得る。直交クロックという用語は、クロックの差動ペアＣＫ_{９０，１８０}を定義するために使用され得る。システムクロックという用語は、同相および直交クロックの組合せ（ＣＫ_{０，１８０，９０，２７０}）を定義するために使用され得る。さまざまな例では、システムクロックは、記載される実施形態の外部で生成され得る。さらに、図全体を通じて示される直列スイッチは、スイッチ記号に結合された論理信号によって制御され得る。別段の指定がない限り、制御論理がハイのとき、スイッチは閉と定義される。それに応じて、制御論理がローのとき、スイッチは開と定義される。

【0029】

本出願全体を通じて、用語「レプリカ」およびその変化形は、共通の基板上の同じ回路配置パターンを用いてコピーされたものと定義され得る。本出願では、所定の回路配置パターンを有する主マルチプレクサ（ＭＭＵＸ：ｍａｉｎ ｍｕｌｔｉｐｌｅｘｅｒ）が、ＭＭＵＸの特定の機能およびタイミング（例えば、クロック遅延、信号遅延、立上り時間、立下り時間）を複製する目的のためにレプリカマルチプレクサ（ＲＭＵＸ）を形成して複製され得る。また、ＲＭＵＸは、プロセス、電圧、および温度にわたってＭＭＵＸタイミングを複製または実質的にエミュレートし得る。

【0030】

図１は、シリアライザモジュール内に実装される例示的なマルチプレクサクロック較正モジュールを示し、このマルチプレクサクロック較正モジュールは、高速シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）アプリケーションの信頼性およびノイズ耐性を向上させる。コンピュータ通信アプリケーション１００は、ギガビットイーサネットネットワーク１１５を通じてルータ１１０と通信しているコンピューティングデバイス１０５（例えば、パーソナルコンピュータ）を含む。コンピューティングデバイス１０５は、シリアライザモジュール１２０から高速シリアルデータ１４０を提供する。

【0031】

図示した例では、シリアライザモジュール１２０はマルチプレクサクロック較正モジュール１２５を含む。マルチプレクサクロック較正モジュール１２５は、システムクロック（例えば、マルチプレクサクロック）のセット１３０および入力データ１３５を受信する。マルチプレクサクロック較正モジュール１２５は、マルチプレクサクロック較正モジュール１２５を通じてシステムクロックのセット１３０によってクロックされた入力データ１３５に応答してシリアルデータ１４０を送出する。

【0032】

マルチプレクサクロック較正モジュール１２５はクロック較正コントローラ１４５を含む。クロック較正コントローラ１４５は、システムクロックのセット１３０を受信し、期待されるデューティサイクルからのそれらの偏差を検出し、遅延線モジュール１５０に誤差補正信号を提供する。クロック較正コントローラ１４５はまた、レプリカｍｕｘ１５５からＤ_{ｏｕｔ－ｒ}信号を受信し、この信号はシステムクロックのセット１３０（例えば、同相クロックセットＣＫ_{０，１８０}、直交クロックセットＣＫ_{９０，２７０}）間のフェージング誤差を示す。クロック較正コントローラ１４５は、同相クロックセットＣＫ_{０，１８０}と直交クロックセットＣＫ_{９０，２７０}との間の期待される位相シフトからの偏差に応答して遅延線モジュール１５０に誤差補正信号を提供する。

【0033】

遅延線モジュール１５０からの補正されたクロックのセット１６０（ＣＫ_{０’，１８０’}、ＣＫ_{９０’，２７０’}）は、後続の偏差決定のためにレプリカｍｕｘ１５５に送信される。マルチプレクサクロック較正モジュール１２５は、反復的な偏差検出およびクロック調整を提供する。レプリカｍｕｘ１５５は、主ｍｕｘ１６５の実質的なレプリカとして作製されてもよい。主ｍｕｘ１６５は、レプリカｍｕｘ１５５と同じ補正されたクロックのセット１６０を受信する。レプリカｍｕｘ１５５は、主ｍｕｘ１６５のタイミングパラメータを複製する。したがって、主ｍｕｘ１６５は、補正されたクロックのセット１６０を用いて入力データ１３５をシリアライズすることにより、低いビット誤り率を提供する。マルチプレクサクロック較正モジュール１２５は、例えば、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）上のマルチギガビットトランシーバ（ＭＧＴ：ｍｕｌｔｉ－ｇｉｇａｂｉｔ ｔｒａｎｓｃｅｉｖｅｒ）内に実装されてもよい。

【0034】

図２は、例示的な４：１マルチプレクサ実装形態を示す。４：１データマルチプレクサ２００は入力バッファ２０５_０、２０５_１、２０５_２、２０５_３（以下まとめて「入力バッファ２０５」と称する）を含む。入力バッファ２０５は、パラレル入力データＤ_ｉｎ０、Ｄ_ｉｎ２、Ｄ_ｉｎ１、およびＤ_ｉｎ３を受信する。入力バッファ２０５は直列スイッチ２１０_０、２１０_１、２１０_２、および２１０_３（以下まとめて「直列スイッチ２１０」と称する）に結合される。直列スイッチ２１０_０および２１０_１は、それぞれ直交クロックＣＫ_９０およびＣＫ_２７０によって制御され、データＤ_１を制御する。直列スイッチ２１０_２および２１０_３は、それぞれ直交クロックＣＫ_２７０およびＣＫ_９０によって制御され、データＤ_２を制御する。

【0035】

データＤ_１およびデータＤ_２は、それぞれ中間バッファ２１５_０および２１５_１（以下まとめて「中間バッファ２１５」と称する）に結合される。中間バッファ２１５は直列スイッチ２２０_０、２２０_１（以下まとめて「直列スイッチ２２０」）と称する）に結合される。直列スイッチ２２０_０および２２０_１は、それぞれ同相クロックＣＫ_１８０およびＣＫ_０によって制御され、最終バッファ２２５へのデータを制御する。最終バッファ２２５は出力データＤ_ｏｕｔを駆動する。

【0036】

４：１データマルチプレクサ２００は、ＣＫ_９０およびＣＫ_１８０がアクティブ（例えば、論理ハイ）かつＣＫ_２７０およびＣＫ_０がイナクティブ（例えば、論理ロー）のときに、入力データＤ_ｉｎ０を出力データＤ_ｏｕｔに渡し得る。４：１データマルチプレクサ２００は、ＣＫ_２７０およびＣＫ_０がアクティブ（例えば、論理ハイ）かつＣＫ_９０およびＣＫ_１８０がイナクティブ（例えば、論理ロー）のときに、入力データＤ_ｉｎ１を出力データＤ_ｏｕｔに渡し得る。４：１データマルチプレクサ２００は、ＣＫ_２７０およびＣＫ_１８０がアクティブ（例えば、論理ハイ）かつＣＫ_９０およびＣＫ_０がイナクティブ（例えば、論理ロー）のときに、入力データＤ_ｉｎ２を出力データＤ_ｏｕｔに渡し得る。４：１データマルチプレクサ２００は、ＣＫ_９０およびＣＫ_０がアクティブ（例えば、論理ハイ）かつＣＫ_２７０およびＣＫ_１８０がイナクティブ（例えば、論理ロー）のときに、入力データＤ_ｉｎ３を出力データＤ_ｏｕｔに渡し得る。

【0037】

４：１データマルチプレクサ２００は、コンパクトなＭＵＸ構造体であってもよい。４：１データマルチプレクサ２００は、クォーターレートクロック（例えば、ＣＫ_{０，９０，１８０，２７０}）を使用して、本来的に低電力を消費する。最終段スイッチ（直列スイッチ２２０）は、ＣＫ_０またはＣＫ_１８０がハイのときに２個の連続するビットを通す。したがって、クロッキング電力およびＭＵＸ出力ジッタは両方とも実質的に低い。シミュレーションを実行して、クロックバッファの消費電力（図示せず）を含めて、約２．４ｍＷの消費電力で出力ジッタが約３５９ｆｓであり得ることを実証することができる。

【0038】

この４：１データマルチプレクサ２００の最終段スイッチ（直列スイッチ２２０）はＣＫ_０またはＣＫ_１８０がハイのときに２ビットを出力Ｄ_ｏｕｔに渡すため、内部データＤ_１およびＤ_２は、ＣＫ_０またはＣＫ_１８０のクロック位相の整合によって直接に影響される。ＣＫ_０またはＣＫ_１８０がＤ_１およびＤ_２上のデータビットの中心に整合していない場合、ビット幅変動が出力ノードＤ_ｏｕｔに現れ、より大きな出力データジッタにつながり得る。

【0039】

例示的な一例では、データ信号の配列がデータ信号Ｄ_ｉｎ０、Ｄ_ｉｎ１、Ｄ_ｉｎ２、およびＤ_ｉｎ３を含み得る。Ｄ_ｉｎ０は、ＣＫ_９０に応答して第１の内部ノードを形成するために接続するように設定され得る。Ｄ_ｉｎ２は、ＣＫ_２７０に応答して第１の内部ノードに接続するように設定され得る。Ｄ_ｉｎ１は、ＣＫ_２７０に応答して第２の内部ノードを形成するために接続するように設定され得る。Ｄ_ｉｎ３は、ＣＫ_９０に応答して第２の内部ノードに接続するように設定され得る。第１の内部ノードは、ＣＫ_１８０に応答してＤ_ｏｕｔを形成するために接続するように設定され得、第２の内部ノードは、ＣＫ_０に応答してＤ_ｏｕｔを形成するために接続するように設定され得る。

【0040】

図３は、例示的なクロック位相整合モジュールと組み合わされたマルチプレクサを示す。クロック位相整合モジュール３００は、同相クロック（ＣＫ_{０，１８０}）３０５のセットおよび直交クロック（ＣＫ_{９０，２７０}）３１０のセットを受信する。調整可能遅延線（ＡＤＬ１）３１５_１は、同相クロック（ＣＫ_{０，１８０}）３０５および補正信号３２０を受信する。調整可能遅延線（ＡＤＬ２）３１５_２は、直交クロック（ＣＫ_{９０，２７０}）３１０および補正信号３２５を受信する。（調整可能遅延線３１５_１および３１５_２はまとめて「調整可能遅延線３１５」と称し得る。）調整可能遅延線３１５はそれぞれ１つまたは複数の遅延線を含むことができ、各遅延線３１５は遅延された入力信号を生成するように動作可能である。ＤＣＣ３３０は、補正された同相クロック（ＣＫ_{０’，１８０’}）３３５のセットの５０％デューティからの偏差に応答して補正信号３２０を生成する。ＤＣＣ３３０は、補正された直交クロック（ＣＫ_{９０’，２７０’}）３４０のセットの５０％デューティからの偏差に応答して補正信号３２５を生成する。調整可能遅延線（ＡＤＬ１）３１５_１は、補正信号３２０に応答して、同相クロック（ＣＫ_{０，１８０}）３０５の立上りおよび／または立下りエッジを遅延させ、補正された同相クロック（ＣＫ_{０’，１８０’}）３３５のセットを生成する。調整可能遅延線（ＡＤＬ２）３１５_２は、補正信号３２５に応答して、直交クロック（ＣＫ_{９０，２７０}）３１０の立上りおよび／または立下りエッジを遅延させ、補正された直交クロック（ＣＫ_{９０’，２７０’}）３４０のセットを生成する。したがって、補正された同相クロック（ＣＫ_{０’，１８０’}）３３５および補正された直交クロック（ＣＫ_{９０’，２７０’}）３４０は、実質的に５０％のデューティサイクルを有し得る。

【0041】

調整可能遅延線３１５は、補正された同相クロック（ＣＫ_{０’，１８０’}）３３５および補正された直交クロック（ＣＫ_{９０’，２７０’}）３４０を主マルチプレクサ（ＭＭＵＸ）３４５に提供する。いくつかの例では、ＭＭＵＸ３４５は多相制御入力を通じてクロック３３５および３４０を受信する。ＭＭＵＸ３４５は、パラレル入力データバス（Ｄ_ｉｎ０、Ｄ_ｉｎ１、Ｄ_ｉｎ２、Ｄ_ｉｎ３）３５０をデータストリーム（Ｄ_ｏｕｔ）３５５にシリアライズする。

【0042】

レプリカマルチプレクサ（ＲＭＵＸ）３６０もまた、補正された同相クロック（ＣＫ_{０’，１８０’}）３３５および補正された直交クロック（ＣＫ_{９０’，２７０’}）３４０を受信する。いくつかの例では、ＲＭＵＸ３６０は多相制御入力を通じてクロック３３５および３４０を受信する。ＲＭＵＸ３６０は、ＭＭＵＸ３４５の実質的なレプリカとして作製され得、主マルチプレクサ３４５とともに共通の基板上に作製され得、主マルチプレクサ３４５の設定、機能、およびタイミング特性を複製することができる。したがって、データストリーム（Ｄ_ｏｕｔ）３５５内のデータビットに関連するタイミングは、ＲＭＵＸ３６０のデータストリーム（Ｄ_{ｏｕｔ－ｒ}）３７０内のデータビットに関連するタイミングのレプリカであり得る。

【0043】

ＲＭＵＸ３６０は入力データバス（Ｄ_{ｉｎ０－ｒ}、Ｄ_{ｉｎ１－ｒ}、Ｄ_{ｉｎ２－ｒ}、Ｄ_{ｉｎ３－ｒ}）３６５を受信する。入力データバス（Ｄ_{ｉｎ０－ｒ}、Ｄ_{ｉｎ１－ｒ}、Ｄ_{ｉｎ２－ｒ}、Ｄ_{ｉｎ３－ｒ}）３６５は、交替データビット論理を用いてデータストリーム（Ｄ_{ｏｕｔ－ｒ}）３７０を生成するように設定される。データストリーム（Ｄ_{ｏｕｔ－ｒ}）３７０は、ＲＭＵＸ３６０を通じてクロックされ、ＲＭＵＸ３６０はＭＭＵＸ３４５の実質的なレプリカとして作製され得る。ＲＭＵＸ３６０はＭＭＵＸ３４５のレプリカとして同じ基板上に作製されるため、ＲＭＵＸ３６０の設定、機能、およびタイミング特性はＭＭＵＸ３４５のレプリカであり得る。また、ＲＭＵＸ３６０上のクロック－データフェージングは、ＭＭＵＸ３４５上のクロック－データフェージングのレプリカであり得る。例示的な一例では、補正された同相クロック（ＣＫ_{０’，１８０’}）３３５のエッジが主シリアルデータストリーム（Ｄ_ｏｕｔ）３５５内のデータビットを中心としてセンタリングされる場合、補正された同相クロック（ＣＫ_{０’，１８０’}）３３５のエッジはレプリカシリアルデータストリーム（Ｄ_{ｏｕｔ－ｒ}）３７０内のデータビットを中心としてセンタリングされる。

【0044】

ＲＭＵＸ３６０の入力上のデータビットは交替論理を用いて設定されるため、データストリーム（Ｄ_{ｏｕｔ－ｒ}）３７０は交替ビット論理を生成し得る。また、ＲＭＵＸ３６０からのデータストリーム（Ｄ_{ｏｕｔ－ｒ}）３７０のデューティサイクルは、補正された直交クロック（ＣＫ_{９０’，２７０’}）３４０を用いた、補正された同相クロック（ＣＫ_{０’，１８０’}）３３５のセンタリングを示し得る。ＲＭＵＸ３６０からのデータストリーム（Ｄ_{ｏｕｔ－ｒ}）３７０はＤＣＣ３３０に送信される。ＤＣＣ３３０は、データストリーム（Ｄ_{ｏｕｔ－ｒ}）３７０の５０％のデューティサイクルからの偏差に応答して、補正信号３２０および／または３２５を生成する。偏差は、同相クロックの補正遅延または直交クロックの補正遅延を伴い得るため、ＤＣＣは補正信号３２０および／または３２５を生成し得る。補正信号３２０に応答して、調整可能遅延線３１５_１は補正された同相クロック（ＣＫ_{０’，１８０’}）３３５の位相を調整し得る。補正信号３２５に応答して、調整可能遅延線３１５_２は補正された直交クロック（ＣＫ_{９０’，２７０’}）３４０の位相をさらに調整し得る。補正された位相は、データストリーム（Ｄ_ｏｕｔ）３５５の各データビット内に実質的にセンタリングされたクロッキングエッジを配置し得る。

【0045】

さまざまな実装形態では、補正信号３２０および３２５はそれぞれデータバスのセットであってもよい。例えば、補正信号３２０および３２５はそれぞれ、立上りエッジ遅延値および立下りエッジ遅延値を含むバスを含んでもよい。したがって、調整可能遅延線３１５は、立上りエッジおよび立下りエッジの遅延を同じ量だけ変化させることによって、クロック３３５、３４０の位相を調整し得る。また、調整可能遅延線３１５は、立上りおよび立下りエッジの遅延を変化させることによって、補正された同相クロック（ＣＫ_{０’，１８０’}）３３５および補正された直交クロック（ＣＫ_{９０’，２７０’}）３４０のデューティサイクルを調整し得る。

【0046】

さまざまな例では、クロック位相整合モジュール３００は、連続的にデューティ平衡化され位相整合された同相および直交クロックを生成し得る。デューティ平衡化され位相整合されたクロックは、さまざまなシリアライザ－デシリアライザ（ＳＥＲＤＥＳ）アプリケーションにおけるジッタを低減することができて有利である。図３に示した実装形態は、例えば、クロック位相較正されたマルチプレクサであり得る。

【0047】

図４Ａ、図４Ｂ、および図４Ｃは、可変クロック位相に応答する可変出力デューティサイクルを有する例示的なマルチプレクサ回路からの出力データストリームを示す。同相クロック（ＣＫ_０）および反転同相クロック（ＣＫ_１８０）が、図２に示したマルチプレクサ２００を通じてデータ信号Ｄ_１およびデータ信号Ｄ_２を多重化する。マルチプレクサ２００は、ＭＭＵＸ３４５およびＲＭＵＸ３６０の論理設定を表してもよい。図３のマルチプレクサ２００上で、データ入力Ｄ_ｉｎ０およびＤ_ｉｎ２がハイで結びつけられ、データ入力Ｄ_ｉｎ１およびＤ_ｉｎ３がローで結びつけられるとき、直交クロックＣＫ_９０およびＣＫ_２７０の遷移ごとに反対の論理レベルに遷移するデータを有するデータストリームがＤ_１およびＤ_２上に生成され得る。

【0048】

図４Ａ、図４Ｂ、および図４Ｃの例示的な波形は、データ入力Ｄ_ｉｎ０およびＤ_ｉｎ２がハイで結びつけられ、Ｄ_ｉｎ１およびＤ_ｉｎ３がローで結びつけられて、マルチプレクサ２００から生成され得る。動作において、図４Ａ、図４Ｂ、および図４Ｃを参照すると、同相クロックＣＫ_０がローのとき、データ信号Ｄ_１がリアルタイムでＤ_ｏｕｔに渡される。また、反転同相クロックＣＫ_１８０がハイのとき、データ信号Ｄ_２がリアルタイムでＤ_ｏｕｔに渡される。データ信号Ｄ_１およびＤ_２は直列スイッチ２２０を通過するため、データ遷移を含む実際のデータ信号は、Ｄ_１からＤ_ｏｕｔに、またはＤ_２からＤ_ｏｕｔに選択的に渡される。

【0049】

したがって、Ｄ_ｏｕｔ信号は、Ｄ_１およびＤ_２上の遷移の中心に対する同相クロックＣＫ_０およびＣＫ_１８０のエッジの近さに応答したデューティサイクルを生成する。同相クロックＣＫ_０およびＣＫ_１８０のクロッキングエッジがデータ信号Ｄ_１およびＤ_２の遷移間の中点に近いほど、Ｄ_ｏｕｔのデューティサイクルは５０％に近くなる。Ｄ_ｏｕｔのデューティサイクルは、データ信号Ｄ_１およびＤ_２におけるデータ境界を用いたクロックのセンタリングを示す。

【0050】

図４Ａに示すように、同相クロックＣＫ_０はＤ_１およびＤ_２上の遷移を中心としてセンタリングされる。Ｄ_１およびＤ_２上の遷移は、直交クロック（図２、ＣＫ_９０およびＣＫ_２７０）の遷移を表し得る。Ｄ_ｏｕｔが実質的に５０％のデューティサイクルを生成するように、直交クロック（ＣＫ_９０、およびＣＫ_２７０）の遷移間に実質的にセンタリングされるように同相クロック（ＣＫ_０、およびＣＫ_１８０）の位相を調節するために、さまざまなクロック位相整合モジュール実施形態が動作し得る。

【0051】

図４Ｂに示すように、同相クロックＣＫ_０はデータ信号Ｄ_１およびＤ_２上の遷移の中点に対して早い。この例では、Ｄ_ｏｕｔは、早く到着する同相クロックに応答して５０％よりも大きいデューティサイクルを生成する。

【0052】

図４Ｃに示すように、同相クロックＣＫ_０はデータ信号Ｄ_１およびＤ_２上の遷移の中点に対して遅い。この例では、Ｄ_ｏｕｔは、遅く到着する同相クロックに応答して５０％よりも小さいデューティサイクルを生成する。

【0053】

いくつかの例では、データ入力は図４Ａ～図４Ｃで説明したのとは反対に、Ｄ_ｉｎ０およびＤ_ｉｎ２が論理ローであり、Ｄ_ｉｎ１およびＤ_ｉｎ３が論理ハイであるように設定され得る。このような例では、データ信号Ｄ_１およびＤ_２は図４Ａ～図４Ｃで説明したものから反転され得る。図４Ｂに示したように同相クロックが早く到来する場合、Ｄ_ｏｕｔのデューティサイクルは５０％よりも小さくなり得る。図４Ｃに示したように同相クロックが遅く到来する場合、Ｄ_ｏｕｔのデューティサイクルは５０％よりも大きくなり得る。対応するダウンストリーム回路は、同じ全体的結果を達成するために逆の論理を用いて実装され得る。

【0054】

図４Ａ、図４Ｂ、および図４Ｃは、レプリカマルチプレクサ（ＲＭＵＸ）３６０の動作の詳細を示す。例示的な一例では、ＲＭＵＸ３６０の入力を交替論理に（例えば、Ｄ_{ｉｎ０－ｒ}およびＤｉｎ_２－ｒを論理ハイに、Ｄ_{ｉｎ１－ｒ}およびＤ_{ｉｎ３－ｒ}を論理ローに）接続することによって、例えば１４ＧＨｚのクロック波形がＲＭＵＸ３６０のデータ信号（内部ノード）Ｄ_１およびＤ_２に生成され得る。ＣＫ_{０，１８０}がデータ信号Ｄ_１およびＤ_２の遷移を用いて実質的にセンタリングされる場合、ＲＭＵＸ３６０の出力であるデータストリーム（Ｄ_{ｏｕｔ－ｒ}）３７０は、実質的に５０％のデューティサイクルを有する２８ＧＨｚの信号であり得る。これに対して、ＣＫ_{０，１８０}上の早いまたは遅いクロックエッジに応答して、ＲＭＵＸ３６０の出力は、データストリーム（Ｄ_{ｏｕｔ－ｒ}）３７０上で５０％よりも大きいまたは５０％よりも小さいデューティサイクルを生成し得る。

【0055】

図５は、例示的なデューティサイクル較正モジュール（ＤＣＣ：ｄｕｔｙ ｃｙｃｌｅ ｃａｌｉｂｒａｔｉｏｎ）を示す。デューティサイクル較正モジュール（ＤＣＣ）５００は、検知モジュール５０５および較正処理モジュール５１０を含む。いくつかの例では、ＤＣＣ５００はＤＣＣ３３０（図３）であり得る。検知モジュール５０５は、１つまたは複数の差動ペアを受信する。図示した例では、検知モジュール５０５は、Ｄ_{ｏｕｔ－ｒ}差動ペア、ＣＫ_{０，１８０}差動ペア、およびＣＫ_{９０，２７０}差動ペアを受信する。

【0056】

Ｄ_{ｏｕｔ－ｒ}差動ペアは、ＲＭＵＸ（図３、項目３６０）によって生成される。Ｄ_{ｏｕｔ－ｒ}差動ペアは、ローパスフィルタ（ＬＰＦ）５１５によってフィルタリングされる。ＬＰＦ５１５は、平均電圧Ｖ_ＡＶＥ（Ｄ_{ｏｕｔ－ｒ}）およびＶ_ＡＶＥ（Ｄ_{ｏｕｔ－ｒ}）バーのペアを生成する。平均電圧は誤差増幅器５２０に送信され、そこで、直交クロック（ＣＫ_{９０，２７０}）整合に対する同相クロック（ＣＫ_{０，１８０}）の位相シフトを示す誤差信号５２０Ａが生成される。

【0057】

例示的な一例では、検知モジュール５０５は、同相クロック（ＣＫ_{０，１８０}）が直交クロック（ＣＫ_{９０，２７０}）から９０度位相シフトされているときにゼロの誤差信号５２０Ａを生成するように設定され得る。９０°位相シフトは最適整合を示し得る。検知モジュール５０５は、同相クロック（ＣＫ_{０，１８０}）が直交クロック（ＣＫ_{９０，２７０}）から９０°よりも小さく位相シフトされているときに正の誤差信号５２０Ａを生成し、同相クロック（ＣＫ_{０，１８０}）が直交クロック（ＣＫ_{９０，２７０}）から９０°よりも大きく位相シフトされているときに負の誤差信号５２０Ａを生成するように設定され得る。例えば正の誤差に応答して、ＣＫ_０の立上りおよび立下りエッジ（ならびにＣＫ_１８０の関連する立上りおよび立下りエッジ）が同相クロックの位相シフトを増大させるように同時に遅延され得る。それに応じて、例えば負の誤差に応答して、ＣＫ_９０の立上りおよび立下りエッジ（ならびにＣＫ_２７０の関連する立上りおよび立下りエッジ）が直交クロックの位相シフトを増大させるように同時に遅延され得る。誤差信号５２０Ａは、９０°からの偏差を示す大きさを含み得る。

【0058】

ＣＫ_{０，１８０}差動ペアは、ＬＰＦ５２５によってフィルタリングされる。ＬＰＦ５２５は、平均電圧Ｖ_ＡＶＥ（ＣＫ_０）およびＶ_ＡＶＥ（ＣＫ_１８０）のペアを生成する。平均電圧は誤差増幅器５３０に送信され、そこで、ＣＫ_{０，１８０}差動ペアのデューティサイクルを示す誤差信号５３０Ａが生成される。

【0059】

例示的な一例では、検知モジュール５０５は、ＣＫ_{０，１８０}差動ペアが５０％デューティサイクルにあるときにゼロの誤差信号５３０Ａを生成するように設定され得る。検知モジュール５０５は、ＣＫ_{０，１８０}差動ペアのデューティサイクルが５０％よりも大きいときに正の誤差信号５３０Ａを生成し、ＣＫ_{０，１８０}差動ペアのデューティサイクルが５０％よりも小さいときに負の誤差信号５３０Ａを生成するように設定され得る。例えば正の誤差に応答して、ＣＫ_０の立上りエッジ（およびＣＫ_１８０の関連する立下りエッジ）が同相クロックデューティサイクルを減少させるように遅延され得る。それに応じて、例えば負の誤差に応答して、ＣＫ_０の立下りエッジ（およびＣＫ_１８０の関連する立上りエッジ）が同相クロックデューティサイクルを増大させるように遅延され得る。誤差信号５３０Ａは、５０％デューティサイクルからの偏差を示す大きさを含み得る。

【0060】

ＣＫ_{９０，２７０}差動ペアは、ＬＰＦ５３５によってフィルタリングされる。ＬＰＦ５３５は、平均電圧Ｖ_ＡＶＥ（ＣＫ_９０）およびＶ_ＡＶＥ（ＣＫ_２７０）のペアを生成する。平均電圧は誤差増幅器５４０に送信され、そこで、ＣＫ_{９０，２７０}差動ペアのデューティサイクルを示す誤差信号５４０Ａが生成される。

【0061】

例示的な一例では、検知モジュール５０５は、ＣＫ_{９０，２７０}差動ペアが５０％デューティサイクルにあるときにゼロの誤差信号５４０Ａを生成するように設定され得る。検知モジュール５０５は、ＣＫ_{９０，２７０}差動ペアのデューティサイクルが５０％よりも大きいときに正の誤差信号５４０Ａを生成し、ＣＫ_{９０，２７０}差動ペアのデューティサイクルが５０％よりも小さいときに負の誤差信号５４０Ａを生成するように設定され得る。例えば正の誤差に応答して、ＣＫ_９０の立上りエッジ（およびＣＫ_２７０の関連する立下りエッジ）が直交クロックデューティサイクルを減少させるように遅延され得る。それに応じて、例えば負の誤差に応答して、ＣＫ_９０の立下りエッジ（およびＣＫ_２７０の関連する立上りエッジ）が直交クロックデューティサイクルを増大させるように遅延され得る。いくつかの例では、誤差信号５４０Ａは、５０％デューティサイクルからの偏差を示す大きさを含み得る。

【0062】

較正処理モジュール５１０は、誤差信号５２０Ａ、５３０Ａ、および５４０Ａを受信する。較正処理モジュール５１０は、同相クロック補正信号５４５および直交クロック補正信号５５０を生成する。

【0063】

例示的な一例では、同相クロック補正信号５４５は１つまたは複数のデジタル制御およびデータバスを含み得る。デジタル制御およびデータバスは、立上りおよび立下りの両方のエッジに対して、時間遅延大きさを含むことができ、これは調整可能遅延線（ＡＤＬ１）３１５_１（図３）などの遅延線モジュールに送信され得、このようにして、同相クロックのデューティサイクルおよび位相が調整され得る。

【0064】

例示的な一例では、直交クロック補正信号５５５は１つまたは複数のデジタル制御およびデータバスを含み得る。デジタル制御およびデータバスは、立上りおよび立下りの両方のエッジに対して、時間遅延大きさを含むことができ、これは調整可能遅延線（ＡＤＬ２）３１５_２（図３）などの遅延線モジュールに送信され得、このようにして、同相クロックのデューティサイクルおよび位相が調整され得る。

【0065】

図６Ａおよび図６Ｂは、例示的なクロック位相整合モジュールのブロック図および関連するタイミング図を示す。図６Ａを参照すると、クロック位相整合モジュール６００はデジタル遅延モジュール６０５を含む。クロック位相整合モジュール６００は、１つまたは複数の入力クロック６１０を調整するように動作可能であり得る。入力クロック６１０は同相差動ペア（例えば、ＣＫ_０、ＣＫ_１８０）および直交差動ペア（例えば、ＣＫ_９０、ＣＫ_２７０）を含み得る。入力クロック６１０への調整は、遅延制御信号６１５によって制御され得る。図示した例では、遅延制御信号６１５は１つまたは複数の遅延モジュール制御データバスを含む。デジタル遅延モジュール６０５は、遅延制御信号６１５に応答して入力クロック６１０のセットの立上りおよび／または立下りエッジの遅延を調整することによって、調整済みクロック６２０（これは同相調整済みクロックＣＫ_０’、ＣＫ_１８０’および直交調整済みクロックＣＫ_９０’、ＣＫ_２７０’として定義され得る）のセットを生成し得る。したがって、調整済みクロック６２０のセットは、デューティサイクルおよび位相が調整された入力クロック６１０のセットを反映し得る。

【0066】

検知モジュール６２５は、調整済みクロック６２０およびレプリカｍｕｘ６４０によって生成されたデータ出力信号６３５を受信する。データ出力信号６３５は、同相クロックと直交クロックとの間の位相整合を表し得る。検知モジュール６２５は、（１）同相調整済みクロックＣＫ_０’、ＣＫ_１８０’、（２）直交調整済みクロックＣＫ_９０’、ＣＫ_２７０’、および（３）データ出力信号６３５、のデューティサイクルを示すデューティサイクル検知信号６３０を生成し得る。

【0067】

較正処理モジュール６４５は、検知モジュール６２５によって生成されたデューティサイクル検知信号６３０を受信する。較正処理モジュール６４５は、デューティサイクル検知信号６３０に基づいて遅延制御信号６１５を生成する。

【0068】

図示した例では、較正処理モジュール６４５は前処理モジュール６５０および後処理モジュール６５５を含む。前処理モジュール６５０は、受信したデューティサイクル検知信号６３０のそれぞれに応答して大きさおよび方向信号６６０のセットを生成する。後処理モジュール６５５は、大きさおよび方向信号６６０のセットに応答して遅延制御信号６１５を生成する。遅延制御信号６１５は、１つまたは複数の遅延モジュール制御データバスを含み得る。較正処理モジュール６４５は、デューティサイクル検知信号に基づいて遅延制御信号６１５を生成し得る。

【0069】

較正処理モジュール６４５はクロックディバイダ６６５を含む。クロックディバイダ６６５は、処理クロック６７５に応答して１つまたは複数のイネーブル信号６７０を生成する。イネーブル信号６７０は、反復的に連続して、検知モジュール６２５内の３つの機能（同相クロックデューティサイクル、直交クロックデューティサイクル、位相デューティサイクル）をアクティブ化し得る。

【0070】

さまざまな例では、３つのイネーブル信号６７０のそれぞれが、反復するパターンで１つまたは複数の処理クロック６７５の期間中にアクティブ化し得る。また、イネーブル信号６７０は、デューティサイクル検知信号６３０への出力として検知モジュール６２５からの検知信号のうちの１つを選択し得る。

【0071】

例えば、第１のイネーブル信号（ｃａｌ＿ｉ＿ｄｕｔｙ＿ｅｎａｂｌｅ）の期間中に、デューティサイクル検知信号６３０は、同相クロック（ＣＫ_{０，１８０}）の発生したＬＰＦ検知信号であり得る。較正処理モジュール６４５内の前処理モジュール６５０は、受信したデューティサイクル検知信号６３０に基づいて、同相クロックの大きさおよび方向信号６６０を決定し得る。較正処理モジュール６４５内の後処理モジュール６５５は、大きさおよび方向信号６６０を受信し、同相クロックエッジ（例えば、ｃｋｉ＿ｆａｌｌｉｎｇ［７：０］、ｃｋｉ＿ｒｉｓｉｎｇ［７：０］）に対する遅延の大きさを生成し得る。この第１のイネーブル信号（ｃａｌ＿ｉ＿ｄｕｔｙ＿ｅｎａｂｌｅ）の期間中に、較正処理モジュール６４５は、この決定を８回実行し、例えば各決定が１６処理クロックだけ継続し得る。

【0072】

次に、第２のイネーブル信号（ｃａｌ＿ｑ＿ｄｕｔｙ＿ｅｎａｂｌｅ）の期間中に、デューティサイクル検知信号６３０は、直交クロックの発生したＬＰＦ検知信号であり得る。較正処理モジュール６４５内の前処理モジュール６５０は、受信したデューティサイクル検知信号６３０に基づいて、直交クロックの大きさおよび方向信号６６０を決定し得る。較正処理モジュール６４５内の後処理モジュール６５５は、大きさおよび方向信号６６０を受信し、直交クロックエッジ（例えば、ｃｋｑ＿ｆａｌｌｉｎｇ［７：０］、ｃｋｑ＿ｒｉｓｉｎｇ［７：０］）に対する遅延の大きさを生成し得る。この第２のイネーブル信号（ｃａｌ＿ｑ＿ｄｕｔｙ＿ｅｎａｂｌｅ）の期間中に、較正処理モジュール６４５は、この決定を８回実行し、例えば各決定が１６処理クロックだけ継続し得る。

【0073】

最後に、第３のイネーブル信号（ｃａｌ＿ｉｑ＿ｐｈａｓｅ＿ｅｎａｂｌｅ）の期間中に、デューティサイクル検知信号６３０は、レプリカｍｕｘ６４０によって生成されたデータ出力信号６３５の発生したＬＰＦ検知信号であり得る。較正処理モジュール６４５内の前処理モジュール６５０は、受信したデューティサイクル検知信号６３０に基づいて、レプリカｍｕｘ６４０によって生成されたデータ出力信号６３５の大きさおよび方向信号６６０を決定し得る。較正処理モジュール６４５内の後処理モジュール６５５は、大きさおよび方向信号６６０を受信し、同相および直交クロックエッジ（例えば、ｃｋｉ＿ｆａｌｌｉｎｇ［７：０］、ｃｋｉ＿ｒｉｓｉｎｇ［７：０］、ｃｋｑ＿ｆａｌｌｉｎｇ［７：０］、ｃｋｑ＿ｒｉｓｉｎｇ［７：０］）に対する共通の遅延の大きさを生成し得る。この第３のイネーブル信号（ｃａｌ＿ｉｑ＿ｐｈａｓｅ＿ｅｎａｂｌｅ）の期間中に、較正処理モジュール６４５は、この決定を８回実行し、例えば各決定が１６処理クロックだけ継続し得る。

【0074】

レプリカｍｕｘ６４０は、主ｍｕｘ６８０のレプリカである。さまざまな例では、クロック位相整合モジュール６００は調整済みクロック６２０のセットを生成することができ、これは、調整されたデューティサイクルおよび位相を有する入力クロック６１０の補正されたコピーであり得る。主ｍｕｘ６８０は、調整済みクロック６２０のセットに応答して、低減されたジッタを有するシリアル出力データストリーム６８５を生成し得る。

【0075】

図６Ｂを参照すると、例示的なクロック位相整合モジュール６００のタイミング図は順次的なイネーブル信号６７０を含む。図６Ａで説明したように、イネーブル信号はデューティサイクル検知モジュール６２５内の３つの機能のうちの１つをアクティブ化する。

【0076】

図６Ｂの例に示すように、ｃｋｉ＿Ｄｕｔｙ＿ｅｎａｂｌｅがアクティブ（例えば、ハイ）のとき、同相クロック（信号名ｃｋｉ＿Ｄｕｔｙ＿ｅｎａｂｌｅ内の「ｉ」で表されるように）のデューティサイクルが検知モジュール６２５で検知および評価され得る。検知モジュール６２５は、同相クロックデューティＬＰＦ値を有するデューティサイクル検知信号６３０を生成し、その値を較正処理モジュール６４５に送信し得る。さまざまな例では、較正処理モジュール６４５は、同相クロックデューティＬＰＦ値が安定化することを可能にするために、複数サイクル（図６Ｂでは「ｎ」サイクルとして表される）が経過することを可能にし得る。較正処理モジュール６４５は、デューティサイクル検知信号６３０を補正値ｃｋｉ＿Ｄｕｔｙ＿ｃｎｔｌ［７：０］およびｃｋｉ＿Ｄｕｔｙ＿ｄｉｒに変換することによって、遅延制御信号６１５を生成し得る。

【0077】

ｃｋｑ＿Ｄｕｔｙ＿ｅｎａｂｌｅがアクティブ（例えば、ハイ）のとき、直交クロック（信号名ｃｋｑ＿Ｄｕｔｙ＿ｅｎａｂｌｅ内の「ｑ」で表されるように）のデューティサイクルが検知モジュール６２５で検知および評価され得る。検知モジュール６２５は、直交クロックデューティＬＰＦ値を有するデューティサイクル検知信号６３０を生成し、その値を較正処理モジュール６４５に送信し得る。さまざまな例では、較正処理モジュール６４５は、直交クロックデューティＬＰＦ値が安定化することを可能にするために、複数サイクル（図６Ｂでは「ｎ」サイクルとして表される）が経過することを可能にし得る。較正処理モジュール６４５は、デューティサイクル検知信号６３０を補正値ｃｋｑ＿Ｄｕｔｙ＿ｃｎｔｌ［７：０］およびｃｋｑ＿Ｄｕｔｙ＿ｄｉｒに変換することによって、遅延制御信号６１５を生成し得る。

【0078】

ｃｋｉｑ＿Ｐｈａｓｅ＿ｅｎａｂｌｅがアクティブ（例えば、ハイ）のとき、データ出力信号６３５などの同相－直交フェージングを示すデューティサイクルが検知モジュール６２５で検知および評価され得る。検知モジュール６２５は、同相－直交フェージングデューティＬＰＦ値を有するデューティサイクル検知信号６３０を生成し、その値を較正処理モジュール６４５に送信し得る。さまざまな例では、較正処理モジュール６４５は、同相－直交フェージングデューティＬＰＦ値が安定化することを可能にするために、複数サイクル（図６Ｂでは「ｎ」サイクルとして表される）が経過することを可能にし得る。較正処理モジュール６４５は、デューティサイクル検知信号６３０を補正値ｃｋｉｑ＿Ｐｈａｓｅ＿ｃｎｔｌ［７：０］およびｃｋｉｑ＿Ｐｈａｓｅ＿ｄｉｒに変換することによって、遅延制御信号６１５を生成し得る。いくつかの例では、較正処理モジュール６４５は、デューティサイクル検知信号６３０を補正値ｃｋｑ＿Ｐｈａｓｅ＿ｃｎｔｌ［７：０］およびｃｋｑ＿Ｐｈａｓｅ＿ｄｉｒに変換することによって、遅延制御信号６１５を生成し得る。それに応じて、クロックの相対位相は、同相および／または直交クロックの立上りおよび立下りエッジを同時に遅延させることによって調整することができる。

【0079】

さまざまな例では、イネーブル信号６７０のアクティブ化後の、最初の「ｎ」サンプルで表されるように安定化時間のためのクロックサイクル数は、機能ごとに異なり得る。例えば、同相クロックデューティ検知のための安定化は５クロックであり得、直交クロックデューティ検知のための安定化時間は１０クロックであり得、位相検知デューティのための安定化時間は１２クロックであり得る。

【0080】

較正処理モジュール６４５は、どのパラメータ（例えば、同相クロック、直交クロック、同相および直交クロック間のフェージング）がサンプリングおよび補正されるべきかを指示するために、イネーブル信号６７０を介して検知モジュール６２５を制御し得る。較正処理モジュール６４５は、図６Ｂに示すように順次的な反復によってパラメータをイネーブルし得る。パラメータ（例えば、同相クロック、直交クロック、同相および直交クロック間のフェージング）に対する反復的な補正は、供給および温度変動のリアルタイムでの補償を提供し得る。

【0081】

いくつかの例では、イネーブルは非対称的にアクティブ化され得る。例えば、較正処理モジュール６４５は、同相クロックデューティサイクル検知（ＩＤ）、直交クロックデューティサイクル検知（ＱＤ）をイネーブルしてからＩＤに戻り、それからＱＤの後に、同相－直交フェージング（ＩＱＰ）をアクティブ化し得る。この原理はさらに拡張することができ、較正処理モジュール６４５は、例えば、ＩＱＰをアクティブ化する前に、ＩＤ、ＱＤ、ＩＤ、ＱＤ、ＩＤ、ＱＤのイネーブルシーケンスを生成し得る。さまざまな実装形態では、イネーブルは異なる順序でアクティブ化され得、較正処理モジュール６４５は、例えば、ＱＤ、ＩＤ、ＩＱＰのイネーブルシーケンスを生成し得る。いくつかの例では、較正処理モジュール６４５は、例えば、決まったパターンではなく、デューティサイクル誤差信号の相対的大きさまたはダイ温度などの他の因子に基づくイネーブルシーケンスを決定し得る。

【0082】

例示的な一例では、ｃｋｉ＿Ｄｕｔｙ＿ｄｉｒおよびｃｋｑ＿Ｄｕｔｙ＿ｄｉｒ信号は、デューティサイクル増大に対して０、およびデューティサイクル減少に対して１を示し得る。また、ｃｋｉｑ＿Ｐｈａｓｅ＿ｄｉｒは、同相クロックパスを遅延させる場合に０、および直交クロックパスを遅延させる場合に１を示し得る。

【0083】

図７は、マルチプレクサクロック位相較正モジュールのない場合のクロックジッタを表す例示的なアイダイアグラムを示す。図示した例では、ジッタ測定値は１．５６３ピコ秒である。

【0084】

図８は、マルチプレクサクロック位相較正モジュールのある場合のクロックジッタを表す例示的なアイダイアグラムを示す。図示した例では、ジッタ測定値は０．５１４ピコ秒である。図７を参照すると、図８の測定値は約６７％のジッタ低減を表している。

【0085】

図９Ａおよび図９Ｂは、開示される回路およびプロセスが実装され得る例示的なプログラマブル集積回路（ＩＣ）を示す。図９Ａおよび図９Ｂは組み合わせて説明される。図９Ａと図９Ｂとの間の接続は丸付きの点Ａ、Ｂ、Ｃ、およびＤで示されている。プログラマブルＩＣ９００は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）ロジックを含む。プログラマブルＩＣ９００は、さまざまなプログラマブルリソースを用いて実装されてもよく、システムオンチップ（ＳＯＣ）と称してもよい。ＦＰＧＡロジックは、アレイ内にいくつかの異なる種類のプログラマブルロジックブロックを含み得る。

【0086】

例えば、図９Ａおよび図９ＢはプログラマブルＩＣ９００を示し、プログラマブルＩＣ９００は、マルチギガビットトランシーバ（ＭＧＴ）９０１、設定可能ロジックブロック（ＣＬＢ：ｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｂｌｏｃｋ）９０２、ランダムアクセスメモリのブロック（ＢＲＡＭ：ｂｌｏｃｋ ｏｆ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）９０３、入出力ブロック（ＩＯＢ：ｉｎｐｕｔ／ｏｕｔｐｕｔ ｂｌｏｃｋ）９０４、設定およびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）９０５、デジタル信号処理ブロック（ＤＳＰ）９０６、特殊入出力ブロック（Ｉ／Ｏ）９０７（例えば、クロックポート）、および他のプログラマブルロジック９０８（例えば、デジタルクロックマネージャ、アナログ－デジタルコンバータ、システムモニタリングロジック）を含む多数の異なるプログラマブルタイルを含む。プログラマブルＩＣ９００は専用プロセッサブロック（ＰＲＯＣ）９１０を含む。プログラマブルＩＣ９００は、内部および外部再設定ポート（図示せず）を含み得る。

【0087】

さまざまな例では、シリアライザ／デシリアライザがＭＧＴ９０１を使用して実装され得る。ＭＧＴ９０１は、さまざまなデータシリアライザおよびデシリアライザを含み得る。データシリアライザはさまざまなマルチプレクサ実装形態を含み得る。データデシリアライザはさまざまなデマルチプレクサ実装形態を含み得る。

【0088】

ＦＰＧＡロジックのいくつかの例では、各プログラマブルタイルは、各隣接タイル内の対応する相互接続要素との間の標準化された相互接続９２４を有するプログラマブル相互接続要素（ＩＮＴ）９１１を含む。したがって、プログラマブル相互接続要素はまとめて、例示されたＦＰＧＡロジックに対するプログラマブル相互接続構造を実装している。プログラマブル相互接続要素ＩＮＴ９１１は、図９Ｂに含まれる例によって示されるように、同じタイル内のプログラマブルロジック要素との間の内部接続９２０を含む。プログラマブル相互接続要素ＩＮＴ９１１は、図９Ｂに含まれる例によって示されるように、同じタイル内のプログラマブル相互接続要素ＩＮＴ９１１との間のＩＮＴ間接続９２２を含む。

【0089】

例えば、ＣＬＢ９０２は、ユーザロジックを実装するためにプログラムされ得る設定可能ロジック要素（ＣＬＥ：ｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｅｌｅｍｅｎｔ）９１２と、単一のプログラマブル相互接続要素ＩＮＴ９１１とを含み得る。ＢＲＡＭ９０３は、ＢＲＡＭロジック要素（ＢＲＬ）９１３および１つまたは複数のプログラマブル相互接続要素を含み得る。いくつかの例では、タイル内に含まれる相互接続要素の数はタイルの高さに依存し得る。図示した実装形態では、ＢＲＡＭタイルは５個のＣＬＢと同じ高さを有するが、他の個数（例えば、４個）も使用可能である。ＤＳＰタイル９０６は、ＤＳＰロジック要素（ＤＳＰＬ）９１４および１つまたは複数のプログラマブル相互接続要素を含み得る。ＩＯＢ９０４は、例えば、入出力ロジック要素（ＩＯＬ）９１５の２つのインスタンスおよびプログラマブル相互接続要素ＩＮＴ９１１の１つのインスタンスを含み得る。例えばＩ／Ｏロジック要素９１５に接続される実際のＩ／Ｏボンドパッドは、さまざまな例示されたロジックブロックの上に積層された金属を使用して製造され得、入出力ロジック要素９１５の領域に制限されないことがある。

【0090】

図示した実装形態では、ダイの中心付近のカラム状領域（図９Ａで網掛けで示す）が設定、クロック、および他の制御ロジックのために使用される。カラムから広がる水平領域９０９が、プログラマブルＩＣの幅全体にわたってクロックおよび設定信号を分配する。なお、「カラム状」および「水平」領域への言及は、縦長の向きに図面を見る場合に相対的であることに留意されたい。

【0091】

図９Ａおよび図９Ｂに示すアーキテクチャを利用するいくつかのプログラマブルＩＣは、プログラマブルＩＣの大部分を構成する規則的なカラム状構造を分断する追加的なロジックブロックを含む。追加的なロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。例えば、図９Ａに示すプロセッサブロックＰＲＯＣ９１０は、ＣＬＢ９０２およびＢＲＡＭ９０３のいくつかのカラムに及ぶ。

【0092】

なお、図９Ａおよび図９Ｂは、プログラマブルＩＣアーキテクチャの一例のみを示すためのものであることに留意されたい。カラム内のロジックブロックの数、カラムの相対的な幅、カラムの数および順序、カラム内に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに相互接続／ロジックの実装形態は、単に例として提供されている。例えば、実際のプログラマブルＩＣでは、ユーザロジックの効率的な実装を容易にするために、ＣＬＢ９０２が現れる場所にはＣＬＢ９０２の複数の隣接するカラムが含まれ得る。

【0093】

図１０は、例示的なクロック位相整合方法のフローチャートを示す。例示的なクロック位相整合方法１０００はブロック１００５を含む。ブロック１００５で、クロック位相整合方法１０００は、レプリカマルチプレクサ（ＲＭＵＸ）を用いて、同相クロック信号（ＣＫＩ）および直交クロック信号（ＣＫＱ）に応答してレプリカシリアルデータ出力信号（ＲＤＯＵＴ）を生成する。そして、実行はブロック１００５からブロック１０１０に続く。ブロック１０１０で、クロック位相整合方法１０００は、ＤＣＣを用いて、クロック信号ＣＫＩおよびＣＫＱを受信する。ＤＣＣはまた、レプリカシリアルデータ出力信号（ＲＤＯＵＴ）を受信し得る。次に、方法１０００は３つの判定ブロック１０１５、１０３０、または１０４５のうちの１つを実行する。方法１０００は反復的に実行されてもよく、３つの判定ブロックのそれぞれを待ち行列で実行してもよい。さまざまな例では、方法１０００は、３つの判定ブロックのそれぞれを順次的および周期的に実行し得る。

【0094】

方法１０００は判定ブロック１０１５を実行し得る。判定ブロック１０１５で、本方法はＣＫＩを反転ＣＫＩと比較する。結果が５０％デューティ以上の信号である場合、ブロック１０２０で調整可能遅延線がＣＫＩの立下りエッジを遅延させる。結果が５０％デューティ未満の信号である場合、ブロック１０２５で調整可能遅延線がＣＫＩの立上りエッジを遅延させる。そして、実行はブロック１０６０に続く。

【0095】

方法１０００は判定ブロック１０３０を実行し得る。判定ブロック１０３０で、本方法はＣＫＱを反転ＣＫＱと比較する。結果が５０％デューティ以上の信号である場合、ブロック１０３５で調整可能遅延線がＣＫＱの立下りエッジを遅延させる。結果が５０％デューティ未満の信号である場合、ブロック１０４０で調整可能遅延線がＣＫＱの立上りエッジを遅延させる。そして、実行はブロック１０６０に続く。

【0096】

方法１０００は判定ブロック１０４５を実行し得る。判定ブロック１０３０で、本方法はＲＤＯＵＴを反転ＲＤＯＵＴと比較する。結果が５０％デューティ以上の信号である場合、ブロック１０５０で調整可能遅延線がＣＫＩの立上りおよび立下りエッジを遅延させる。結果が５０％デューティ未満の信号である場合、ブロック１０５５で調整可能遅延線がＣＫＱの立上りおよび立下りエッジを遅延させる。そして、実行はブロック１０６０に続く。

【0097】

ブロック１０６０で、方法１０００は、主マルチプレクサ（ＭＭＵＸ）を用いて、ＣＫＩおよびＣＫＱに応答してレプリカマルチプレクサのマルチプレクサ動作を複製する。そして、方法１０００の実行は完了し得る。

【0098】

例示的なクロック位相整合方法１０００は、図５を参照して較正処理モジュール５１０によって実行され得る。較正処理モジュール５１０は、ハードウェアもしくはソフトウェアまたはそれらの組合せで実装され得る。

【0099】

さまざまな実施形態について図を参照して説明したが、他の実施形態が可能である。例えば、さまざまな実施形態は、４入力１出力に限定されなくてもよい。したがって、マルチプレクサは８、１６、３２、６４、もしくは１２８、またはより多くのビットを入力し、１個の出力を生成してもよい。さまざまな実施形態は、さまざまな設定で接続された１つまたは複数の４：１マルチプレクサを使用して、より広い入力バスを実装してもよい。

【0100】

さまざまな実施形態は、デジタル信号プロセッサ（ＤＳＰ）の使用により遅延制御信号を生成し得る。例えば、さまざまな差動信号ペアは、個別にローパスフィルタリングされ、アナログ結果がＤＳＰによって読み出され得る。ＤＳＰは、メモリデバイスからフェッチされた事前にプログラムされた命令を実行することによりアナログ結果を比較し得る。ＤＳＰは、クロックのセットのデューティサイクルおよび／または位相に対してさらに調整を行うために、互換性のある（アナログ入力）遅延線にアナログ出力信号を提供し得る。いくつかの実装形態では、ＤＳＰは、互換性のある（デジタル入力）遅延線に１つまたは複数のデジタル出力バスを提供し得る。さまざまな実装形態では、ＤＳＰはローパスフィルタリングを提供し得る。また、いくつかの例では、ＤＳＰは遅延線機能を提供し得る。

【0101】

さまざまな例では、クロックタイミング歪みが、ＭＭＵＸおよびＲＭＵＸの両方に出力ジッタとして反映され得る。提案されるクロック較正技術は、出力ジッタを最小化するためにＣＫ_{０，１８０}位相を同調／較正し得る。同調分解能は、遅延線の最小同調可能範囲によって決定され得る。したがって、同調ループは、遅延線の分解能以内の較正されたクロックタイミングを生成し得る。

【0102】

モジュールのさまざまな例は、さまざまな電子的ハードウェアを含む回路を使用して実装され得る。例として、限定ではなく、ハードウェアは、トランジスタ、抵抗、キャパシタ、スイッチ、集積回路、および／または他のモジュールを含み得る。さまざまな例では、モジュールは、さまざまな集積回路（例えば、ＦＰＧＡ、ＡＳＩＣ）を含むシリコン基板上に作製されたアナログおよび／もしくはデジタルロジック、ディスクリート構成要素、トレース、ならびに／またはメモリ回路を含み得る。いくつかの実施形態では、モジュールは、プロセッサによって実行される事前にプログラムされた命令および／またはソフトウェアの実行を伴い得る。例えば、さまざまなモジュールはハードウェアおよびソフトウェアの両方を伴い得る。

【0103】

例示的な一態様では、マルチプレクサクロック較正モジュールは、動的な動作条件にわたってマルチプレクサクロック入力を追跡および補償するように適応し得る。マルチプレクサクロック較正モジュールは、データ信号の第１の配列を受信するように設定された主マルチプレクサモジュール（ＭＭＵＸ）を含むことができ、多相ＭＭＵＸ制御入力に応答して第１の配列内のデータ信号のうちの１つを選択することによって、主シリアルデータ出力信号（ＭＤｏｕｔ）を生成するように動作可能であり得る。マルチプレクサクロック較正モジュールは、ＭＭＵＸと共通の基板上に作製され、ＭＭＵＸの動作を複製するように設定されたレプリカマルチプレクサモジュール（ＲＭＵＸ）を含み得る。ＲＭＵＸは、データ入力の第２の配列を受信するように設定され得、レプリカシリアルデータ出力信号（ＲＤｏｕｔ）を生成するように動作可能であり得る。ＲＭＵＸは、多相ＲＭＵＸ制御入力に応答して第２の配列内のデータ入力のうちの１つを選択することによって、ＲＤｏｕｔを生成するように設定され得る。さまざまな例では、ＲＭＵＸは、プロセス、電圧、および温度（ＰＶＴ：ｐｒｏｃｅｓｓ， ｖｏｌｔａｇｅ， ａｎｄ ｔｅｍｐｅｒａｔｕｒｅ）にわたってＭＭＵＸの動作特性をエミュレートするように設定され得る。ＲＤｏｕｔおよびＭＤｏｕｔはそれぞれ、差動信号として形成され得る。

【0104】

マルチプレクサクロック較正モジュールは、３つの信号処理回路を備えたデューティサイクル較正モジュール（ＤＣＣ）を含み得る。信号処理回路のそれぞれは、差動誤差増幅器に結合された少なくとも１つのローパスフィルタ（ＬＰＦ）を含み得る。ＤＣＣは、ＲＤｏｕｔに応答して同相クロック信号（ＣＫＩ）と直交クロック信号（ＣＫＱ）との間の位相関係を調整するために、第１の遅延制御信号および第２の遅延制御信号を生成するように設定され得る。

【0105】

マルチプレクサクロック較正モジュールは、ＣＫＩおよびＣＫＱ信号を生成するように設定された調整可能遅延線モジュール（ＡＤＬＭ：ａｄｊｕｓｔａｂｌｅ ｄｅｌａｙ ｌｉｎｅ ｍｏｄｕｌｅ）を含み得る。ＡＤＬＭは第１の調整可能遅延線モジュールを含むことができ、第１の調整可能遅延線モジュールは、ＣＫＩ信号を生成するために、第１の遅延制御信号に応答してシステム同相クロック信号（ＣＫ０，１８０）を遅延させるように適応し得る。ＡＤＬＭは、ＣＫＱ信号を生成するために、第２の遅延制御信号に応答してシステム直交クロック信号（ＣＫ９０，２７０）を遅延させるように適応した第２の調整可能遅延線モジュールを含み得る。多相ＭＭＵＸ制御入力および多相ＲＭＵＸ制御入力は、ＣＫＩおよびＣＫＱの両方のクロック信号を受信するためにＡＤＬＭに動作可能に接続され得る。

【0106】

ＤＣＣは、時間間隔の第１の部分の期間中に第１の遅延制御信号のみを動的に変調するように設定され得る。ＤＣＣは、時間間隔の第２の部分の期間中に第２の遅延制御信号のみを動的に変調するように設定され得る。ＤＣＣは、時間間隔の第３の部分の期間中に第１の遅延制御信号および第２の遅延制御信号を動的に変調するように設定され得る。第１、第２、および第３の部分は非重畳であり得る。

【0107】

いくつかの実施形態では、第１および第２の調整可能遅延線モジュールのそれぞれは電圧制御遅延線を含み得る。さまざまな例では、ＤＣＣは、５０％のデューティサイクルに対するＲＤｏｕｔのデューティサイクルの変動に応答して電圧制御遅延線のうちの少なくとも１つを調整するために、第１の遅延制御信号および第２の遅延制御信号のうちの少なくとも１つにオフセット電圧を投入するように設定され得る。

【0108】

ＤＣＣは、複数の時間間隔にわたって動的な変調を反復するように設定され得る。第１の調整可能遅延線モジュールは、第１の遅延制御信号に応答してＣＫＩのデューティサイクルを変調するように適応し得る遅延線を含むことができ、第２の調整可能遅延線モジュールは、第２の遅延制御信号に応答してＣＫＱのデューティサイクルを変調するように適応し得る遅延線を含むことができる。

【0109】

いくつかの実装形態では、第１および第２の調整可能遅延線モジュールは、ＣＫＩの立上りエッジまたは立下りエッジとＣＫＱの立上りエッジまたは立下りエッジとの間のタイミングを変調することによって、ＣＫＩとＣＫＱとの間の位相関係を変調するように設定され得る。ＣＫＩの立上りエッジまたは立下りエッジとＣＫＱの立上りエッジまたは立下りエッジとの間のタイミングを変調しながら、ＣＫＩおよびＣＫＱのデューティサイクルは実質的に同一に維持され得る。第２の配列内のデータ入力は、ＣＫＩおよびＣＫＱのうちのいずれか１つの周波数の２倍である周波数で、実質的に５０％のデューティサイクルの方形波クロック信号としてＲＤｏｕｔを形成するように設定され得る。

【0110】

以下で説明するように図１１～図１８は、レプリカ回路を使用して主回路を較正する方法を提供し、この主回路は、主回路の所定の機能（例えばパラレルデータをシリアルデータに変換する）を実行するために使用され、レプリカ回路は、主回路の特定の機能およびタイミング（例えば、クロック遅延、信号遅延、立上り時間、立下り時間）を複製する目的のために形成され、したがって主回路のレプリカ機能を実行する。下記の図１１～図１８に記載されるような回路および方法は、ＭＵＸ内に実装され得る主およびレプリカシリアライザ回路を含めて、主回路およびレプリカ回路を有する任意の回路装置に組み込まれ得る。較正方式は一般的に、オフセット電圧、タイミング不整合、およびインピーダンスなどの電気的特性を測定するために集積回路内で使用される。それらの特性が測定された後、対応する補正／適応方式を使用して、それらの回路の性能を所望される状態に同調させることができる。較正は、較正されている実際の回路上で実行されるときに最良であり得るが、レプリカ回路を利用することが可能である。以下でさらに詳細に説明するように、レプリカ回路は、実際の回路挙動を模擬するために、スケールされてもされなくてもよいが、同じ機能およびタイミングを提供するための実際の回路のコピーである。レプリカ回路は、例えば入力パターン、負荷、または配置からの制約のために必要となり得る。すなわち、主回路の較正において使用され得る情報を取得するために主回路を使用しようとする任意の試みは、主回路の動作に割り込むか、さもなければ悪影響を及ぼし得る。ＭＵＸ内に実装されるシリアライザ回路が例として提供されるが、本回路および方法は回路内に実装される任意の機能に適用され得ると理解されるべきである。

【0111】

以下に記載する回路および方法は、例えば、同相（Ｉ）および直交（Ｑ）クロック信号、まとめてＩＱクロック信号またはＩＱを含む、回路を較正するためのエネルギー効率の良い方法を記述する。実装形態によれば、低電力４：１マルチプレクサ（ＭＵＸ）を使用する送信機（ＴＸ）のＩＱ不整合が説明される。上記のように、４：１ｍｕｘは、４：１ＭＵＸのために必要とされる４Ｔクロックに比べて所与の技術において電力効率が低い２Ｔクロック（ただしＴはビット期間である）の必要性を排除するので、ＴＸのための最終シリアライズ段として２：１ＭＵＸの代わりに使用される。図２のタイミング図に示したように、低電力４：１ＭＵＸは、１Ｔパルス生成を必要とすることなく、４Ｔクロックの４相、すなわち位相０、９０、１８０、および２７０を使用して、４Ｔパラレルデータを１Ｔビットストリームにシリアライズする。

【0112】

位相間のクロック歪みに加えて、図２に示したこの低電力４：１ＭＵＸの概略図に見られるように、ＭＵＸのＩパス（クロック信号の位相０、１８０を使用してクロックされる）とＭＵＸのＱパス（これはクロック信号の位相９０、２７０を使用してクロックされる）との間の遅延不整合も存在する。ＩＱ不整合が較正されない場合、ＴＸ出力の決定性ジッタ（ＤＪ：ｄｅｔｅｒｍｉｎｉｓｔｉｃ ｊｉｔｔｅｒ）として現れる。決定性ジッタは、リンク性能、特に例えば１１２Ｇｂ／ｓで動作する高速トランシーバに対するリンク性能を劣化させ得る。しかし、ＩＱ不整合情報は、４：１ＭＵＸの４個の入力に（１０１０パターンなどの）固定パターンを送信することによって取得され得る。出力されるシリアライズされた１０１０パターンのパルス幅を観測することによって、ＩＱ不整合は導出される。リンクの入力パターンを制約することは有益でなく、較正のために主回路のリアルタイムトラフィックを停止することは実現可能でないため、このような４：１ＭＵＸが主回路として使用されるときにはレプリカ４：１ＭＵＸがＩＱ較正のために使用される。レプリカパスは、実際のパスの電気的特性を模擬するので、ＭＵＸの最小サイズを制限する。すなわち、サイズが小さいほどＩＱ不整合は高くなるため、不整合を最小化するために、より大きいレプリカＭＵＸが使用され得る。

【0113】

しかし、実際の回路とレプリカ回路との間の不整合が、割り当てられたＴＸ ＤＪバジェットの範囲内にあるようにＭＵＸのサイズが決定される場合、高いクロッキング電力が要求されて、もともとの低電力設計意図を無効にする可能性がある。主回路に対するレプリカ回路のサイズ決定における任意の制限を克服するため、図１１～図１８に記載される回路および方法は、２段階に分割された較正方式を実装する。第１に、実際のＩＱ不整合を測定するために主回路に対してフォアグラウンド較正が実行される。較正がフォアグラウンドで（すなわち、主回路が、シリアライザによってシリアライズされたデータを提供するなどの、主回路の意図された機能のために使用される前の動作中に）行われるため、４：１ＭＵＸへの入力パターンに対する制限はない。ミッションモード動作と称し得る回路の実際の動作中に電圧および温度（ＶＴ：ｖｏｌｔａｇｅ ａｎｄ ｔｅｍｐｅｒａｔｕｒｅ）におけるドリフトなどの、動作条件の変化を追跡するために、固定された入力パターンを用いた、より小さいレプリカ４：１ＭＵＸも使用され得る。電圧および温度は、回路のトランジスタの移動度およびしきい値電圧などの電気的特性に決定論的に影響を及ぼすため、小さいレプリカＭＵＸであっても１次のＶＴドリフト追跡を提供するはずである。すなわち、たとえ小さいレプリカＭＵＸが大きいランダムな不整合を示しても、ＩＱ不整合を最小化するためのレプリカ４：１ＭＵＸのいかなるサイズ決定制限も、２段階の較正を組み合わせることによって除去され、４：１ＭＵＸの使用の結果としての、より低いクロッキング電力を可能にする。以下に記載される回路および方法は、レプリカ回路を用いた連続的な較正を、実際の回路を用いたフォアグラウンド較正と、レプリカ回路を用いたバックグラウンド較正とに分離する。そうすることにより、低電力動作を達成することができ、そこで、レプリカ回路は主回路よりも大きい必要はなく、主回路よりも小さくなり得る（例えば、より小さいトランジスタ）。

【0114】

図１１は、レプリカ回路を使用して主回路を較正するための回路装置のブロック図を示す。より詳細には、回路装置１１００は、主回路１１０２およびレプリカ回路１１０４を備え、そこで、主回路１１０２は機能を提供するように設定され、レプリカ回路も同じ機能を提供するように設定され、主回路１１０２の較正を実行するために使用される。主回路１１０２は、入力１１０６で入力データを受信し、出力１１０８で出力データを生成するように設定され、そこで、出力データは、入力１１１２で、ここでは例としてマルチプレクサとして示される選択回路１１１０にも提供される。選択回路１１１０は、以下でより詳細に説明するように、選択制御信号に応答して較正のフォアグラウンドおよびバックグラウンド段の期間中に主回路およびレプリカ回路の出力の選択を可能にする。レプリカ回路１１０４は、入力１１１４で較正データを受信し、出力１１１６で較正出力データを生成するように設定され、そこで、較正出力データは、入力１１１８で選択回路１１１０に提供される。以下でより詳細に説明するように、レプリカ回路の入力に提供される較正データは、例えば固定されたデータパターンを含み得る。較正回路１１２０は、入力１１１２および１１１８に提供される信号を出力１１２４で生成するために、入力１１２２に制御信号を提供するように設定される。較正回路１１２０は、以下でより詳細に説明するように、補正コードを生成し得る。そして、例えば補正コードに基づき得る制御信号が主回路１１０２に提供され、これは例えば補正コードに基づき得る。制御信号は、例えばオフセット電圧、タイミング不整合、インピーダンス、信号の位相、信号の周波数、信号のデューティサイクルなどの電気的特性を含む、主回路の動作または性能を変化させるために、主回路の任意の態様を制御し得る。

【0115】

１つの実施態様によれば、較正回路１１２０は２段動作で動作し得る。較正回路１１２０は、主回路およびレプリカ回路の出力を検出するために異なる位相の期間中に選択回路１１１０を制御し、主回路の動作中に、主回路の入力データストリームを中断することなく、主回路およびレプリカ回路に提供される制御信号を生成し得る。より詳細には、ブロック１２０２で、フォアグラウンド較正（すなわち、主回路に対する初期較正コードを取得するための初期較正動作の後、主回路が主回路の通常の機能を実施するように動作する前に実行される較正）が実行される。主回路のフォアグラウンド較正の期間中に、主回路のフォアグラウンド較正を可能にするために制御信号が選択回路に提供される。なお、較正機能は、主回路の機能に依存してもよく、例えばクロック信号の電圧、周波数、位相、デューティサイクル、またはオフセットなどの主回路の動作または性能を変化させるための任意の調整可能なパラメータを変化させることによって、較正機能を使用して主回路を正しく動作するように初期較正し得ることが留意されるべきである。計算されるパラメータの初期値がパラメータに対して決定され、そこで、初期値は主回路の通常の動作中に（すなわち、バックグラウンド較正段階の期間中に、例えば補正コードに基づいて）調整され得る。

【0116】

そして、ブロック１２０４で、レプリカ回路に対するパラメータの初期値を決定するために、レプリカパスのフォアグラウンド較正がレプリカ回路に対して実行される。すなわち、較正回路によって生成された制御信号は、レプリカ回路の出力の選択がレプリカ回路のフォアグラウンド較正の期間中に較正回路によって受信されることを可能にする。レプリカ回路に関連するパラメータの初期値が決定されることが可能であり、これは例えば初期補正コードであり得る。そして、レプリカ回路に対する初期値からのパラメータの値の変動が監視されることが可能であり、そこで、レプリカ回路に対するパラメータの変動を使用して、例えば電圧の変化または温度の変化などの動作環境の変化を判定する。より詳細には、ブロック１２０６の期間中に、動作環境の変化を判定するために、バックグラウンド較正がレプリカ回路に対して実行される。

【0117】

そして、レプリカ回路に関連するパラメータの検出された変化に基づいて、主回路の補正が実行され得る。すなわち、ステップ１２０８で、バックグラウンド較正の期間中に検出されたレプリカ回路に関連するパラメータの変動を使用して、主回路のパラメータを調整する。例えば、主回路のパラメータが、レプリカ回路の同じパラメータの検出された変化に基づいて調整される。１つの実装形態によれば、送信機回路（例えばパラレルデータを受信しシリアルデータを生成するためのシリアライザ回路）のために使用されるクロック信号の位相などの、クロック信号に関連するパラメータが、レプリカ回路のバックグラウンド較正の期間中に検出された変化に基づいて送信機回路のバックグラウンド較正の期間中に調整され得る。例えば、上記のような補正クロック信号が、較正回路によって生成され、主回路に提供され得る。フォアグラウンドおよびバックグラウンド較正の追加的な例は、図１９を参照して後述する。

【0118】

図１３は、入力データを受信し出力データを生成するための回路を較正する方法を示す別のフローチャートを示す。ブロック１３０２で、主回路は、第１の入力で入力データを受信し第１の出力で出力データを生成するように設定され、この出力データは入力データおよび主回路の機能に基づく。ブロック１３０４で、レプリカ回路は、第２の入力で較正データを受信し第２の出力で較正データに基づいて較正出力データを生成するように設定され、このレプリカ回路は主回路の機能のレプリカ機能を提供する。ブロック１３０６で、較正回路は、フォアグラウンド較正モード中に主回路から出力データを、およびバックグラウンド較正モード中にレプリカ回路から較正出力データを受信するように設定される。ブロック１３０８で、較正回路がバックグラウンド較正モード中に主回路およびレプリカ回路に制御信号を提供して、主回路の補正を可能にする。

【0119】

本方法は、主回路からの出力データおよびレプリカ回路からの較正出力データを受信するように選択回路を設定することをさらに含むことができ、この選択回路は、フォアグラウンド較正モード中に出力データおよび較正出力データの選択を制御する。主回路は、パラレル入力データを受信しシリアル出力データを生成するように設定された第１のシリアライザ回路を備えることができ、この第１のシリアライザ回路は、動作モード中にシリアル出力データを生成する。レプリカ回路は、動作モード中にパラレルテストパターンを受信し較正出力データを生成するように設定された第２のシリアライザ回路を備え得る。バックグラウンド較正は、動作モード中に連続的または周期的に実行され得る。本方法は、入力クロック信号の複数のクロック位相を受信するように較正回路を設定すること、および較正回路によって生成される補正されたクロック信号を、主回路の第１の制御端子およびレプリカ回路の第２の制御端子に結合することをも含み得る。

【0120】

較正回路はまた、フォアグラウンド較正モード中にレプリカ回路の出力を受信して初期レプリカ較正コードを決定するように設定され、およびバックグラウンド較正モード中にレプリカ回路の出力を受信して更新されたレプリカ較正コードを決定するように設定され得る。本方法は、初期レプリカ較正コードおよび更新されたレプリカ較正コードにおける差を決定することをさらに含み得る。そして、主回路に対する初期較正コードならびに初期レプリカ較正コードおよび更新されたレプリカ較正コードにおける差に基づいて、補正された制御信号が主回路およびレプリカ回路に提供され得、そこで、補正された制御信号は補正されたクロック信号を含む。

【0121】

図１１～図１３に記載した回路および方法は、較正を実行するために主回路へのデータの入力を一時停止することが不可能であるなどの入力パターン制約によりレプリカパスを要求する任意の較正方式に拡張され得る。また、フォアグラウンド較正を使用してから、レプリカパスを使用して動作環境の変化による任意の系統的変動を追跡することにより、任意の不整合問題が回避され得る。本回路および方法は、環境（例えば電圧および温度）の変動の結果として、実際の回路およびレプリカ回路の両方のパスに決定性および一方向性の変化が生じるような任意の種類の回路に使用され得る。

【0122】

図１４は、パラレルデータを受信しシリアルデータを生成するシリアライザ回路を較正するための回路装置１４００の別のブロック図を示す。ここでは例として４：１シリアライザ回路として示される主シリアライザ回路１４０２およびレプリカシリアライザ回路１４０４は、パラレルデータを受信しシリアルデータを生成するように設定される。より詳細には、主シリアライザ回路１４０２は、入力１４０６でパラレル入力データを受信し、出力１４１０でシリアルデータを生成するように設定される。主シリアライザ回路１４０２は、シリアライザ回路の通常の動作（すなわちフォアグラウンド較正が実行された後のシリアライザ回路の動作）の期間中にパラレル入力データを受信するために使用される。レプリカシリアライザ回路１４０４は、入力１４１２で較正データを受信し、出力１４１４でシリアライズされたデータを生成するように設定される。

【0123】

例としてマルチプレクサとして示される選択回路１４１６は、入力１４１８で主シリアライザ回路１４０２の出力を、および入力１４２０でレプリカシリアライザの出力を受信するように設定される。制御入力１４２２に提供される選択制御信号は、入力１４１８に結合された信号または入力１４２０に結合された信号のうちの選択された１つを出力１４２４に生成する。較正回路１４２６は、選択回路１４１６の出力で生成された選択された信号を受信するように結合され、そこで、較正回路１４２６は、選択回路１４１６の制御入力に提供される選択制御信号を生成する。較正回路はまた、ここでは例としてＣＬＫ０、ＣＬＫ９０、ＣＬＫ１８０、およびＣＬＫ２７０と表されるクロック信号の４つの同相および直交（ＩおよびＱ）位相１４２８として示される入力クロック信号を受信する。較正回路１４２６は、例えばオフセット電圧、タイミング不整合、周波数、位相、またはインピーダンスなどの異なる電気的特性を有し得る出力クロック信号（例えば補正されたクロック信号）を出力１４３０で生成し、選択入力１４３２および１４３４に提供される。較正回路１４２６は、以下でより詳細に説明するように、補正コードを生成し得る。出力クロック信号は、例えば遅延されたクロック信号であり得る。較正回路によって生成された出力クロック信号は、図３～図１０を参照して上記のように生成され得る。

【0124】

したがって、４：１ＭＵＸを有する図１４の回路装置は、４Ｔクロックの４つの位相（０、９０、１８０、２７０）によってクロックされる送信機の最終シリアライズ段で使用可能であり、ただしＴはビット期間である。４：１シリアライズのために４Ｔクロックのみを使用することは、より高い周波数クロックに対する必要性を排除するので、クロック生成および伝播に関して実質的な節電となる。しかし、上記のように、このトポロジーには較正される必要のある固有のＩＱ不整合がある。固定された入力パターンが４：１ＭＵＸを較正するために有益となり得るので、例えば電圧および温度のドリフトを追跡するために較正が常時連続的に実行可能であるようにレプリカパスが使用され得る。

【0125】

図１５は、パラレルデータを受信しシリアルデータを生成するシリアライザ回路を較正するための回路装置１５００の別のブロック図を示す。図１５の実装形態は、図１４の実装形態に類似しているが、例としてＮ：４シリアライザとして示された第１レベルのシリアライザ回路１５０２を含み、第１レベルのシリアライザ回路１５０２は、複数の入力１５０４でパラレル入力データを受信し、出力１５０６で出力を生成するように設定される。第１レベルのシリアライザ１５０２の出力１５０６は、ここでは例として４：１シリアライザ回路として示されるシリアライザ回路１５０８の入力に提供され、そこで、シリアライザ回路１５０８の制御入力１５１２に提供されるクロック信号に応答して、シリアライズされた出力データが出力１５１０で生成される。

【0126】

レプリカシリアライザ回路１５１４は、例として固定された入力パターン「１０１０」として示される入力信号を入力１５１６で受信するように設定され、その出力が、制御端子１５２０に提供されるクロック信号に応答して出力１５１８で生成される。シリアライザ回路１５０８の出力１５１０およびレプリカシリアライザ１５１４の出力１５１８は、入力１５２４および１５２６で、ここでは例としてマルチプレクサとして示される選択回路１５２２に結合される。制御端子１５２８に提供される選択制御信号は、入力１５２４および１５２６に提供される信号のうちの１つの選択が、出力１５３０で生成され較正回路１５３２に結合されることを可能にする。

【0127】

較正回路１５３２は、ＩＱ検出回路１５３４およびＩＱ補正回路１５３６を備える。ＩＱ検出回路１５３４の一例は図１６に示され、ＩＱ補正１５３６の一例は図１７に示される。図１６および図１７の回路は例として示されているが、他のＩＱ検出およびＩＱ補正回路が実装され得ると理解されるべきである。較正回路１５３２は、入力クロック１５３８Ｃ（Ｋ_０、ＣＫ_９０、ＣＫ_１８０、ＣＫ_２７０）を受信し、選択回路１５２２に結合される主シリアライザ回路１５０８およびレプリカシリアライザ回路１５１４への入力を選択するために制御端子１５１２および１５２０に結合される補正されたクロック信号を出力１５４０で生成するように適応する。すなわち、較正プロセスの一部として、補正されたクロック信号が少なくとも主回路に提供されて、較正回路１５３２を使用して検出されたＩＱ不整合および補正されたＩＱ不整合に基づく主回路の動作を可能にする。ＩＱ検出回路１５３４およびＩＱ補正回路１５３６は、同相－直交整合を生成するために図５のＤＤＣ回路５００で実装され得る。

【0128】

図１６は、クロック信号の同相および直交位相（Ｉ（ＣＫ_０）、Ｑ（ＣＫ_９０）、Ｉｂ（ＣＫ_１８０）、Ｑｂ（ＣＫ_２７０））における不整合を検出するためのＩＱ不整合検出を提供し得る回路の例示的なブロック図を示す。ＩＱ検出回路１６００は、第１の検出ブロック１６０２および第２の検出ブロック１６０４を備える。第１の検出ブロック１６０２は出力ノード１６０５を備え、出力ノード１６０５は、抵抗１６０６（電力基準ノードに結合された第２の端子を有する）の第１の端子に結合され、出力ノード１６０５は、グランドノードに結合された第２の端子を有するキャパシタ１６０７の第１の端子に結合される。第１の検出ブロックはまた、ノード１６０５と、グランドへの電流パスを提供する電流源１６１０に結合されたノード１６０８との間の複数の信号パスを備える。複数の信号パスは第１の信号パスを含み、第１の信号パスは、Ｉクロック信号を受信するように結合されたゲートを有する第１のトランジスタ１６１１と、Ｑｂクロック信号を受信するように結合されたゲートを有する第２のトランジスタ１６１２とを有し、第１のトランジスタ１６１１は第２のトランジスタ１６１２と直列に結合される。第２の信号パスは、Ｑｂクロック信号を受信するように結合されたゲートを有する第１のトランジスタ１６１４と、Ｉクロック信号を受信するように結合されたゲートを有する第２のトランジスタ１６１６とを備え、第１のトランジスタ１６１４は第２のトランジスタ１６１６と直列に結合される。第３の信号パスは、Ｑクロック信号を受信するように結合されたゲートを有する第１のトランジスタ１６１８と、Ｉｂクロック信号を受信するように結合されたゲートを有する第２のトランジスタ１６２０とを備え、第１のトランジスタ１６１８は第２のトランジスタ１６２０と直列に結合される。第４の信号パスは、Ｉｂクロック信号を受信するように結合されたゲートを有する第１のトランジスタ１６２２と、Ｑｂクロック信号を受信するように結合されたゲートを有する第２のトランジスタ１６２４とを備え、第１のトランジスタ１６２２は第２のトランジスタ１６２４と直列に結合される。

【0129】

第２の検出ブロック１６０４は出力ノード１６２５を備え、出力ノード１６２５は、抵抗１６２６（電力基準ノードに結合された第２の端子を有する）の第１の端子に結合され、出力ノード１６２５は、グランドノードに結合された第２の端子を有するキャパシタ１６２７の第１の端子に結合される。第２の検出ブロック１６０４の複数の信号パスは第１の信号パスを含み、第１の信号パスは、Ｉクロック信号を受信するように結合されたゲートを有する第１のトランジスタ１６３０と、Ｑクロック信号を受信するように結合されたゲートを有する第２のトランジスタ１６３２とを有し、第１のトランジスタ１６３０は第２のトランジスタ１６３２と直列に結合される。第２の信号パスは、Ｑクロック信号を受信するように結合されたゲートを有する第１のトランジスタ１６３４と、Ｉクロック信号を受信するように結合されたゲートを有する第２のトランジスタ１６３６とを備え、第１のトランジスタ１６３４は第２のトランジスタ１６３６と直列に結合される。第３の信号パスは、ＱＢクロック信号を受信するように結合されたゲートを有する第１のトランジスタ１６３８と、Ｉｂクロック信号を受信するように結合されたゲートを有する第２のトランジスタ１６４０とを備え、第１のトランジスタ１６３８は第２のトランジスタ１６４０と直列に結合される。第４の信号パスは、Ｉｂクロック信号を受信するように結合されたゲートを有する第１のトランジスタ１６４２と、Ｑｂクロック信号を受信するように結合されたゲートを有する第２のトランジスタ１６４４とを備え、第１のトランジスタ１６４２は第２のトランジスタ１６４４と直列に結合される。検出回路１６４６が、ノード１６０５および１６２５に結合されて、ノードにおける電圧差を検出する。ＩおよびＱが完全に平衡化されている場合、電圧は同一である。そうでない場合、ＩおよびＱクロック信号が補正される。１つの実装形態によれば、ＩおよびＱ信号は、例えば図１７のＩＱ不整合補正回路を使用して補正され得る。

【0130】

図１７は、ＩＱ補正を提供し得る回路１７００の例示的なブロック図を示す。回路１７００は、クロックＣＫ＿Ｉを補正するように適応した第１の回路１７０１と、クロックＣＫ＿Ｑを補正するように適応した第２の回路１７０２とを備える。第１の回路１７０１は、入力クロック信号に基づいて遅延されたクロック信号を生成するように適応した第１のトランジスタ列１７０３を備える。より詳細には、ｐチャネルトランジスタ１７０４が基準電圧と第２のｐチャネルトランジスタ１７０６との間に結合される。ｎチャネルトランジスタ１７０８もまた、図示のようにトランジスタ１７０６と直列に結合され、トランジスタ１７０６のゲートに結合されたゲートを備える。ｎチャネルトランジスタ１７１０がトランジスタ１７０８に結合される。トランジスタ１７０４は、デジタル－アナログコンバータ（ＤＡＣ）１７１２の出力を受信するように設定されたゲートを備え、トランジスタ１７１０は、ＤＡＣ１７１４の出力を受信するように設定される。回路１７０１は、さまざまな遅延された補正された出力信号を生成するための一連のインバータ１７１６～１７２０をさらに備え、そこで、ｔ_１はインバータ１７１６の出力で生成され、ｔ_２はインバータ１７１６の出力で生成され、ｔ_３はインバータ１７１６の出力で生成され、ｔ_４はインバータ１７１６の出力で生成される。トランジスタ１７０６および１７０８のゲートはともにインバータ１７１６の出力で結合される一方、トランジスタ１７０６のドレインおよびトランジスタ１７０８のドレインはともにインバータ１７１７の出力で結合される。

【0131】

第１の回路１７０１は、入力クロック信号に基づいて遅延されたクロック信号を生成するように適応した第２のトランジスタ列１７２２を備える。より詳細には、ｐチャネルトランジスタ１７２４が基準電圧と第２のｐチャネルトランジスタ１７２６との間に結合される。ｎチャネルトランジスタ１７２８もまた、図示のようにトランジスタ１７２６と直列に結合され、トランジスタ１７２６のゲートに結合されたゲートを備える。ｎチャネルトランジスタ１７３０がトランジスタ１７２８に結合される。トランジスタ１７２４は、デジタル－アナログコンバータ（ＤＡＣ）１７３２の出力を受信するように設定されたゲートを備え、トランジスタ１７３０は、ＤＡＣ１７３４の出力を受信するように設定される。トランジスタ１７２６および１７２８のゲートはともにインバータ１７１７の出力で結合される一方、トランジスタ１７２６のドレインおよびトランジスタ１７２８のドレインはともにインバータ１７１７の出力で結合される。第２の回路１７０２は、第１の回路１７０１と同様に設定されるが、クロック信号ＣＫ＿Ｑを受信するように適応する。

【0132】

インバータ１７１６～１７２０は、ＩＱ不整合を除去するために、第１の回路１７０１および第２の回路１７０２の入力のクロックエッジに関連する遅延を導入する。ＤＡＣ１７１２、１７１４、１７３２、および１７３４は、クロックエッジの立上りおよび立下りエッジを変化させるために使用されるデジタルコードを表す。デジタルコードは、ＩＱ不整合を低減または除去するために図１６のＩＱ検出回路を用いて反復的に調整されてもよい。

【0133】

図１８は、シミュレーションおよび１／ｓｑｒｔ（Ｎ）に対して、サイズ（Ｎ）の関数として不整合を示すグラフを示し、ただしＮはレプリカ回路のサイズに関連する。図１８に示すように、タイミング不整合は、１／ｓｑｒｔ（面積）に反比例し、サイズを増大させることによって不整合を低減することは電力コストの高い課題となる。例えば、タイミング不整合を２分の１に低減するには、面積を４倍だけ増大させなければならない。２段較正プロセスを使用する回路および方法は、タイミング不整合を低減するために実装される大きなレプリカ回路に対する必要性を排除する。また、表１に示すシミュレーション結果は、ＶＴ追跡に基づいてＩＱ不整合を低減するなどの２段較正プロセスを使用する利益を示している。シミュレーションは、ランダムな不整合の存在下で４：１ＭＵＸのＩＱ誤差を測定している。レプリカパスＶＴ追跡を用いると、レプリカパス追跡なしのＶＴドリフトと比較して、平均ＩＱ誤差は約３００ｆｓから約１００ｆｓに低減し、シグマ値は約１３０ｆｓから約６０ｆｓに半減している。

【0134】

図１９は、回路の較正を実行する方法を示すフローチャートを示す。図１９の方法によれば、フォアグラウンド較正モードを含む第１の較正モードと、バックグラウンド較正モードを含む第２の較正モードとを含む２段階の較正プロセスが実行される。フォアグラウンド較正モードは、較正対象の回路が動作モードで機能する前に実行される。例えば、シリアライザ回路の動作モードは、シリアルデータに変換されるパラレルデータをシリアライザ回路が受信しているときである。バックグラウンド較正モードは、較正対象の回路の動作モード中に実行される。図１９の方法は、上記のような図１１、図１４、および図１５の回路、または何らかの他の好適な回路を使用して実施され得る。

【0135】

ブロック１９０２で、フォアグラウンド較正が有効にされる。フォアグラウンド較正は、例えば、較正対象の回路を有するデバイスの起動もしくはリセットに応答して、または較正対象の回路の起動もしくはリセットの期間中に有効にされ得る。ブロック１９０４で、「レプリカ」信号が０に設定され、これは較正対象の回路に関連するデータに対してＩＱ検出が実行されるべきであること（すなわち、フォアグラウンド較正の期間中に主回路がデータを受信しデータに対して較正を実行すること）を示す。例として、レプリカ信号は、図１１、図１４、および図１５に関して上記のように、主回路またはレプリカ回路の出力を受信するように設定された選択回路の選択制御端子に提供され得る。そして、ブロック１９０６で、ＩＱ検出が主回路に対して実行される。例えば、図１６に関して上記のように、ＩＱ検出中に、クロック信号の相異なる位相に対するクロックエッジの変動を検出することができ、その後、ＩＱ補正が、図１７に関して上記のように、反復的なプロセスで実行され、ＩＱ補正はブロック１９１０で実行される。したがって、その後にブロック１９０８で、主回路に対するＩＱ補正が終了したかどうかが判定される。クロック信号の相異なる位相のクロックエッジの変動が補正される必要があり得る場合、パスに対するＩＱ補正がまだ必要であり得ることを示すと、ブロック１９１０で、ＩＱ補正が実行される。主回路の補正のためのＩＱ補正が終了した後、ブロック１９１２で、主回路に対する初期補正コードがＮに等しく設定され、初期補正コードは例えばＩＱ補正コードであり得る。以下でより詳細に説明するように、初期補正コードＮは、バックグラウンド較正の期間中のレプリカ回路の変化に基づいて主回路の動作モード中に調整または更新され得る現在の補正コードを表す。

【0136】

そして、ブロック１９１４で、レプリカ信号が「１」に設定されて、ブロック１９１６で、レプリカ補正コードをリセットすることによってレプリカ回路に対するＩＱ補正を実行し、レプリカ補正コードは例えばレプリカＩＱ補正コードであり得、ブロック１９１８で、レプリカ回路に関連するＩＱ検出を実行する。そして、ブロック１９２０で、レプリカ回路に対するＩＱ補正が終了したかどうかが判定される。終了していない場合、ブロック１９２２で、ＩＱ補正が実行され、その後、ＩＱ不整合が補正されるまで反復的なプロセスでＩＱ検出がブロック１９１８で実行される。ブロック１９２０でレプリカ回路に対するＩＱ補正が完了したと判定された後、ブロック１９２４で、レプリカ補正コードがＲ０に設定され、レプリカ補正コードはレプリカＩＱ補正コードであり得、ただしＲ０はレプリカ回路に対する初期レプリカ補正コードを表す。以下でより詳細に説明するように、レプリカ回路に対する初期レプリカ補正コードは、電圧または温度の変化によるなどの、レプリカ回路の変化を判定するために使用され得、そこで、レプリカ回路で検出された変化を使用して、主回路に対する補正コードを更新または補正する。

【0137】

より詳細には、ブロック１９２４でレプリカ補正コードが決定された後、ブロック１９２６で、バックグラウンド較正が有効にされる。そして、ブロック１９２８で、ＩＱ検出がレプリカ回路に対して実行され、ブロック１９３０で、主回路に対するＩＱ補正コードが更新されるべきかどうかが判定される。すなわち、ＩＱ検出ステップ１９２８に基づいてレプリカ補正コードの変化がない場合、ブロック１９３２で、主回路に対する補正コードはＮに維持され、プロセスはブロック１９２８でＩＱ検出を実行する。しかし、ブロック１９３０でＩＱコード更新が必要であると判定された場合、ブロック１９３４で、更新されたレプリカ補正コードがＲｎに等しく設定され、更新されたレプリカ補正コードは更新されたＩＱレプリカ補正コードであり得る。ブロック１９３６で、主回路に対する更新された補正コードがＮ_ｎｅｗ＝Ｎ＋（Ｒｎ－Ｒ０）に設定され、更新された補正コードは更新されたＩＱ補正コードであり得、ブロック１９３８で、ＩＱ補正が実行される。したがって、図１９の方法は、例えば電圧または温度の変化に起因し得る主回路の動作モードの期間中のレプリカ回路の動作の変化に基づいて、主回路の補正コードの変化を近似する。したがって、タイミング不整合によって課されるサイズ決定制約を回避するため、２段階の較正方式が実装され得る。補正コードは、主回路およびレプリカ回路に提供されるクロック信号を制御するなど、主回路およびレプリカ回路に提供される制御信号を制御および生成するために使用され得、その場合に例えば立上りおよび立下りエッジが図１７で説明したようにＤＡＣ値を使用して調整され得る。ＩＱ補正コードおよびＩＱ補正について例として図１９で説明したが、図１９の方法は、回路の任意の種類の動作に対する補正の必要性の検出に応答して、主回路およびレプリカ回路に提供される任意の種類の補正コードに関係し得ると理解されるべきである。

【0138】

いくつかの実装形態について説明した。しかし、さまざまな変更がなされ得ると理解される。例えば、開示された技術のステップが異なる順序で実行される場合、または開示されたシステムの構成要素が異なる様態で組み合わされる場合、または構成要素が他の構成要素で補完される場合に、有利な結果が達成され得る。したがって、他の実装形態は以下の特許請求の範囲内にある。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7】

【図8】

【図9A】

【図9B】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】