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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-22
(45)【発行日】2024-10-30
(54)【発明の名称】メモリスタベースの回路および方法
(51)【国際特許分類】
G11C 13/00 20060101AFI20241023BHJP
H03M 1/12 20060101ALI20241023BHJP
H04L 9/10 20060101ALI20241023BHJP
【ＦＩ】
G11C13/00 464
G11C13/00 420
G11C13/00 480J
H03M1/12 Z
H04L9/10 Z
【請求項の数】
9
(21)【出願番号】P 2021560944
(86)(22)【出願日】2020-04-15
(65)【公表番号】
(43)【公表日】2022-06-15
(86)【国際出願番号】 EP2020060620
(87)【国際公開番号】W WO2020212443
(87)【国際公開日】2020-10-22
【審査請求日】2023-03-31
(31)【優先権主張番号】1905392.5
(32)【優先日】2019-04-16
(33)【優先権主張国・地域又は機関】GB
(73)【特許権者】
【識別番号】511150067
【氏名又は名称】オックスフォード ブルックス ユニバーシティ
(74)【代理人】
【識別番号】100079108
【弁理士】
【氏名又は名称】稲葉 良幸
(74)【代理人】
【識別番号】100109346
【弁理士】
【氏名又は名称】大貫 敏史
(74)【代理人】
【識別番号】100117189
【弁理士】
【氏名又は名称】江口 昭彦
(74)【代理人】
【識別番号】100134120
【弁理士】
【氏名又は名称】内藤 和彦
(72)【発明者】
【氏名】ジャービル，アブサレハ
(72)【発明者】
【氏名】カンデルウォル，サウラブ
(72)【発明者】
【氏名】ヤン，シャオハン
【審査官】後藤 彰
(56)【参考文献】
【文献】米国特許出願公開第２０１２／０１２７７８０（ＵＳ，Ａ１）
【文献】中国特許出願公開第１０５８９７２６９（ＣＮ，Ａ）
【文献】国際公開第２００７／０６３６５５（ＷＯ，Ａ１）
【文献】国際公開第２０１８／０５７７６６（ＷＯ，Ａ１）
【文献】特表２０１７－５１４１９０（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ１１Ｃ １３／００
Ｈ０３Ｍ １／１２
Ｈ０４Ｌ ９／１０
(57)【特許請求の範囲】
【請求項1】
供給先メモリスタの抵抗においてソースメモリスタの抵抗を複製するメモリスタベースの回路であって、供給先メモリスタと、
一連の電圧パルスを前記供給先メモリスタに印加して前記供給先メモリスタの抵抗を漸増的に変化させるように構成された、電圧発生器と、
入力電気値を受信して、前記供給先メモリスタの前記抵抗に基づく電気値を受信し、受信した前記入力電気値と前記抵抗に基づく電気値を比較し、および、前記比較に基づいて、定義された条件が満たされるまで、前記電圧発生器による前記供給先メモリスタへの前記電圧パルスの前記印加を可能にするように構成された、コンパレータと、を備え、
分圧器回路において入力電圧を前記入力電気値として提供するためのソースメモリスタをさらに備え、前記ソースメモリスタの前記抵抗は前記供給先メモリスタの前記抵抗において複製される、メモリスタベースの回路。
【請求項2】
前記入力電気値は入力電圧を含み、前記供給先メモリスタの前記抵抗に基づく前記電気値は、前記供給先メモリスタを含む分圧器回路から得られる電圧である、請求項１に記載の回路。
【請求項3】
請求項１又は２に記載の回路と、前記供給先メモリスタに印加された電圧パルスの数を計数し、その数を出力するように構成された、カウンタと、を備える、エンコーダ。
【請求項4】
請求項３に記載のエンコーダを含むアナログ－デジタルコンバータであって、前記入力電気値はアナログ入力を含み、計数された前記パルスの数はデジタル出力を含む、アナログ－デジタルコンバータ。
【請求項5】
請求項３に記載のエンコーダを含む認証回路であって、前記供給先メモリスタは外部回路に設けられ、前記外部回路は前記供給先メモリスタに接続可能であり、前記入力電気値はチャレンジを含み、出力された前記数は前記外部回路の前記供給先メモリスタを用いて取得された応答を含む、認証回路。
【請求項6】
前記外部回路は、前記供給先メモリスタによってタグ付けされる、または識別されるチップを含む、請求項５に記載の認証回路。
【請求項7】
供給先メモリスタの抵抗においてソースメモリスタの抵抗を複製する方法であって、入力電気値を受信することと、
一連の電圧パルスを供給先メモリスタに印加して、前記供給先メモリスタの抵抗を漸増的に変化させることと、
前記供給先メモリスタの前記抵抗に基づく電気値を受信することと、
受信された前記入力電気値と前記抵抗に基づく電気値を比較し、前記比較に基づいて、定義された条件が満たされるまで、前記供給先メモリスタへの前記電圧パルスの前記印加を可能にすることと、を含み、
分圧器回路における前記ソースメモリスタは入力電圧を前記入力電気値として提供し、それによって前記ソースメモリスタの前記抵抗が前記供給先メモリスタの前記抵抗において複製される、方法。
【請求項8】
前記入力電気値は入力電圧を含み、前記供給先メモリスタの前記抵抗に基づく前記電気値は、前記供給先メモリスタを含む分圧器回路から得られる電圧である、請求項７に記載の方法。
【請求項9】
前記供給先メモリスタに印加された電圧パルスの数を計数し、その数を出力すること、をさらに含む、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば、メモリスタ抵抗を複製し、符号化および復号化を実行するため、および、認証において使用するための、メモリスタベースの回路および方法に関する。
【0002】
メモリスタは、高密度不揮発性メモリの設計、ニューロモルフィックシステム、論理設計、ならびに、最近ではセンサおよび太陽電池における使用について多くの関心が寄せられている回路要素である。これは、非揮発性および高解像度のプログラム可能性によるものである。メモリスタの抵抗を所定の値に調節するための従来の技術は、プログラミングを含む。しかしながら、これらのプログラミング技術は、メモリスタを正確に調節するために外部処理を必要としてしまう。プログラミング手法は、正確だが、オン／オフ比の高いデバイスをプログラミングできないという欠点も有する。
【0003】
また、アナログ－デジタルコンバータ（ＡＤＣ）は、従来のマイクロコントローラによる後続の記憶および／または論理処理のために、アナログ信号の値をデジタル形式で表す（符号化する）ために、現代の電子機器において広く使用されている。単純で小型な低電力のエンコーダおよびデコーダを作成するという課題がある。
【0004】
認証の目的で、すなわち、不正なクローンを識別し、認証されたものを識別するために、チップまたは他の電子回路に確実にタグ付けできることの必要性もある。
【0005】
本発明は、上記の課題を考慮して考案された。
【0006】
したがって、本発明の一態様は、
メモリスタと、
一連の電圧パルスをメモリスタに印加してメモリスタの抵抗を漸増的に変化させるように構成された、電圧発生器と、
入力電気値を受信して、メモリスタの抵抗に基づいて電気値を受信し、受信した値を比較し、および、比較に基づいて、定義された条件が満たされるまで、電圧発生器によるメモリスタへの電圧パルスの印加を可能にするように構成された、コンパレータと、を備えるメモリスタベースの回路を提供する。
メモリスタと、
一連の電圧パルスをメモリスタに印加してメモリスタの抵抗を漸増的に変化させるように構成された、電圧発生器と、
入力電気値を受信して、メモリスタの抵抗に基づいて電気値を受信し、受信した値を比較し、および、比較に基づいて、定義された条件が満たされるまで、電圧発生器によるメモリスタへの電圧パルスの印加を可能にするように構成された、コンパレータと、を備えるメモリスタベースの回路を提供する。
【0007】
本発明の別の態様は、
メモリスタと、
一連の電圧パルスをメモリスタに印加してメモリスタの抵抗を漸増的に変化させるように構成された、電圧発生器と、
入力電気値を受信して、メモリスタの抵抗に基づいて電気値を受信し、受信した値を比較し、および、比較に基づいて、定義された条件が満たされるまで、電圧発生器によるメモリスタへの電圧パルスの印加を可能にするように構成された、コンパレータと、
メモリスタに印加された電圧パルスの数を計数し、および、その数を出力するように構成された、カウンタと、を備えるエンコーダを提供する。
メモリスタと、
一連の電圧パルスをメモリスタに印加してメモリスタの抵抗を漸増的に変化させるように構成された、電圧発生器と、
入力電気値を受信して、メモリスタの抵抗に基づいて電気値を受信し、受信した値を比較し、および、比較に基づいて、定義された条件が満たされるまで、電圧発生器によるメモリスタへの電圧パルスの印加を可能にするように構成された、コンパレータと、
メモリスタに印加された電圧パルスの数を計数し、および、その数を出力するように構成された、カウンタと、を備えるエンコーダを提供する。
【0008】
本発明の別の態様は、
メモリスタと、
一連の電圧パルスをメモリスタに印加してメモリスタの抵抗を漸増的に変化させるように構成された、電圧発生器と、
入力として数を受信するように構成され、電圧発生器にその数の電圧パルスをメモリスタに印加させるように構成された、カウンタと、を備えるデコーダを提供する。
メモリスタと、
一連の電圧パルスをメモリスタに印加してメモリスタの抵抗を漸増的に変化させるように構成された、電圧発生器と、
入力として数を受信するように構成され、電圧発生器にその数の電圧パルスをメモリスタに印加させるように構成された、カウンタと、を備えるデコーダを提供する。
【0009】
本発明の別の態様は、外部回路に設けられたメモリスタに接続可能な認証回路を提供し、認証回路は、
一連の電圧パルスをメモリスタに印加してメモリスタの抵抗を漸増的に変化させるように構成された、電圧発生器と、
入力電気値を受信して、メモリスタの抵抗に基づいて電気値を受信し、受信した値を比較し、比較に基づいて、定義された条件が満たされるまで、電圧発生器によるメモリスタへの電圧パルスの印加を可能にするように構成されたコンパレータと、
メモリスタに印加された電圧パルスの数を計数し、その数を出力するように構成された、カウンタと、を備え、
入力電気値はチャレンジを含み、出力された数は外部回路のメモリスタに基づく応答を含む。
一連の電圧パルスをメモリスタに印加してメモリスタの抵抗を漸増的に変化させるように構成された、電圧発生器と、
入力電気値を受信して、メモリスタの抵抗に基づいて電気値を受信し、受信した値を比較し、比較に基づいて、定義された条件が満たされるまで、電圧発生器によるメモリスタへの電圧パルスの印加を可能にするように構成されたコンパレータと、
メモリスタに印加された電圧パルスの数を計数し、その数を出力するように構成された、カウンタと、を備え、
入力電気値はチャレンジを含み、出力された数は外部回路のメモリスタに基づく応答を含む。
【0010】
本発明の別の態様は、外部回路に設けられたメモリスタに接続可能な認証回路を提供し、認証回路は、
一連の電圧パルスをメモリスタに印加してメモリスタの抵抗を漸増的に変化させるように構成された、電圧発生器と、
入力として数を受信するように構成され、電圧発生器にその数の電圧パルスをメモリスタに印加させるように構成された、カウンタと、を備え、
入力として受信された数はチャレンジを含み、外部回路のメモリスタの最終抵抗に基づく電気値は応答を含む。
一連の電圧パルスをメモリスタに印加してメモリスタの抵抗を漸増的に変化させるように構成された、電圧発生器と、
入力として数を受信するように構成され、電圧発生器にその数の電圧パルスをメモリスタに印加させるように構成された、カウンタと、を備え、
入力として受信された数はチャレンジを含み、外部回路のメモリスタの最終抵抗に基づく電気値は応答を含む。
【0011】
本発明の別の態様は、
入力電気値を受信することと、
一連の電圧パルスをメモリスタに印加して、メモリスタの抵抗を漸増的に変化させることと、
メモリスタの抵抗に基づいて電気値を受信することと、
受信された値を比較し、および、その比較に基づいて、定義された条件が満たされるまで、メモリスタへの電圧パルスの印加を可能にすることと、を含む方法を提供する。
入力電気値を受信することと、
一連の電圧パルスをメモリスタに印加して、メモリスタの抵抗を漸増的に変化させることと、
メモリスタの抵抗に基づいて電気値を受信することと、
受信された値を比較し、および、その比較に基づいて、定義された条件が満たされるまで、メモリスタへの電圧パルスの印加を可能にすることと、を含む方法を提供する。
【0012】
本発明の別の態様は、
入力電気値を受信することと、
一連の電圧パルスをメモリスタに印加して、メモリスタの抵抗を漸増的に変化させることと、
メモリスタの抵抗に基づいて電気値を受信することと、
受信された値を比較し、その比較に基づいて、定義された条件が満たされるまで、メモリスタへの電圧パルスの印加を可能にすることと、
メモリスタに印加された電圧パルスの数を計数し、その数を出力することと、を含む方法を提供する。
入力電気値を受信することと、
一連の電圧パルスをメモリスタに印加して、メモリスタの抵抗を漸増的に変化させることと、
メモリスタの抵抗に基づいて電気値を受信することと、
受信された値を比較し、その比較に基づいて、定義された条件が満たされるまで、メモリスタへの電圧パルスの印加を可能にすることと、
メモリスタに印加された電圧パルスの数を計数し、その数を出力することと、を含む方法を提供する。
【0013】
本発明の別の態様は、
入力として数を受信することと、
一連の電圧パルスをメモリスタに印加して、メモリスタの抵抗を漸増的に変化させることと、
メモリスタに印加される電圧パルスの数が入力として受信された数と等しくなるように計数することと、
結果として生じるメモリスタの抵抗に基づいて電気値を出力することと、を含む方法を提供する。
入力として数を受信することと、
一連の電圧パルスをメモリスタに印加して、メモリスタの抵抗を漸増的に変化させることと、
メモリスタに印加される電圧パルスの数が入力として受信された数と等しくなるように計数することと、
結果として生じるメモリスタの抵抗に基づいて電気値を出力することと、を含む方法を提供する。
【0014】
本発明のさらなる態様は、従属請求項に定義されている。
【0015】
本発明の実施形態は、プログラミングパルスを繰り返し適用することによってソースメモリスタの抵抗を供給先メモリスタに複製することができる、単純で効率的な軽量メモリスタレプリケータアーキテクチャを提供することができる。このような回路は、例えばデジタル形式への変換前または変換中に、メモリスタセンサからアナログデータをバックアップするために使用され得る。提案された回路アーキテクチャは非常に用途が広く、メモリスタを複製するためだけでなく、非線形デジタル符号を生成するため、および、符号をソースメモリスタンス／電圧（量子化制限内）に復号化するためにも使用され得る。非線形符号化により、このアーキテクチャは、あるレベルの固有のセキュリティ機能も提供する。メモリスタは物理的なクローン不可能性を提供できるため、本発明の実施形態は、チップのタグ付け／識別などの適用において、ならびに不正な偽造を防止するために使用され得る。本発明の実施形態の単純で用途の広い性質のために、本発明の実施形態は、例えば遠隔センサノードなどにおいて、ある程度のセキュリティを必要とする遠隔および低電力デバイスで使用され得る。
【図面の簡単な説明】
【0016】
次に、本発明の実施形態が、一例としてのみ、添付の図面を参照して説明される。
【0017】
図１（ａ）および図１（ｂ）は、ＴｉＯ２ベースメモリスタの構造および対応する回路記号をそれぞれ示す。
図２は、本発明の一実施形態によるメモリスタ回路の概略回路図である。
図３は、本発明の実施形態によるメモリスタレプリケータ回路の概略回路図である。
図４は、本発明の実施形態による、メモリスタベースのエンコーダ（またはアナログ－デジタルコンバータ（ＡＤＣ））回路の概略回路図である。
図５は、本発明の実施形態による、メモリスタベースのデコーダ（またはデジタル－アナログコンバータ（ＤＡＣ））回路の概略回路図である。
図６は、本発明の別の実施形態による、メモリスタベースのレプリケータ／エンコーダ／デコーダのより詳細な回路図である。
図７は、様々なメモリスタ次元のために符号化されたデジタル出力のグラフを示す。
図８は、様々なプログラミングパルス電圧のために符号化されたデジタル出力のグラフを示す。
図９（ａ）および図９（ｂ）は、様々なプログラミングパルス幅の符号化された値への影響を示すグラフである。
図２は、本発明の一実施形態によるメモリスタ回路の概略回路図である。
図３は、本発明の実施形態によるメモリスタレプリケータ回路の概略回路図である。
図４は、本発明の実施形態による、メモリスタベースのエンコーダ（またはアナログ－デジタルコンバータ（ＡＤＣ））回路の概略回路図である。
図５は、本発明の実施形態による、メモリスタベースのデコーダ（またはデジタル－アナログコンバータ（ＤＡＣ））回路の概略回路図である。
図６は、本発明の別の実施形態による、メモリスタベースのレプリケータ／エンコーダ／デコーダのより詳細な回路図である。
図７は、様々なメモリスタ次元のために符号化されたデジタル出力のグラフを示す。
図８は、様々なプログラミングパルス電圧のために符号化されたデジタル出力のグラフを示す。
図９（ａ）および図９（ｂ）は、様々なプログラミングパルス幅の符号化された値への影響を示すグラフである。
【0018】
図面では、同じ部分は同じ参照記号が与えられており、同じ部分の重複する説明は省略されている。
【0019】
メモリスタは、デバイスの電気抵抗（メモリスタンスとも呼ばれる）がデバイスを通って流れる電流によって変化されるデバイスとして当技術分野で知られている。抵抗は、最小値ＲＯＮおよび最大値ＲＯＦＦを有する。抵抗は、適切な電圧または電流の印加によって調節されることができ、不揮発性である（抵抗値は「覚えられる」）ため、メモリスタはメモリ要素として使用され得る。抵抗は外的要因によっても影響されるため、メモリスタはセンサ要素として使用され得る。
【0020】
メモリスタは、（例えば、ドープおよび非ドープ領域を有し、ならびにＰｔ電極を有する）ＴｉＯ２、Ａｇ／Ａｇ５Ｉｎ５Ｓｂ６０Ｔｅ３０／Ｔａ、Ａｇ－ａ－ＬＳＭＯ－Ｐｔ（アモルファスマンガナイト薄膜のＡｇナノフィラメント）、酸化アルミニウム、酸化銅、酸化シリコン、酸化亜鉛、酸化タンタル、酸化ハフニウムなどの他の金属酸化物半導体、（ａ－ＳｒＴｉＯ３などの）アモルファスペロブスカイト酸化物、ならびに他の強誘電性およびドープされた高分子材料、および酸化グラフェンなど、様々な材料で作ることができる。本発明の実施形態は、メモリスタの特性が存在するという条件で、特定の材料に限定されない。メモリスタとして作用する構成要素は、本明細書ではメモリスタであると説明されている。以下の説明では、実施形態は、例としてのみ、ＴｉＯ２メモリスタに基づく。
【0021】
メモリスタは通常、非線形の動作を示す。１つのモデルによると、メモリスタの全体的な抵抗は、図１（ａ）に示すように、非ドープ領域（ＴｉＯ２）およびドープ領域（ＴｉＯ２－Ｘ）の２つの領域の抵抗によって決定される。メモリスタの初期抵抗値がＲｉｎｉｔである場合、Ｘ＝０、Ｒｉｎｉｔ＝Ｒｏｎ（低抵抗状態）であり、ｘ＝Ｄ、Ｒｉｎｉｔ＝Ｒｏｆｆ（高抵抗状態）である。この図に示されている長さ（ｘおよびＤ）は、この説明の残りの部分において使用される。
【0022】
実際のメモリスタデバイスでは、メモリスタンスはトンネル効果に依存し、これは非常に非線形である。したがって、トンネルバリア幅における何らかの変化は、メモリスタンスを変化させ、ｘで指数関数的に変化すると想定される。瞬時メモリスタンスＲＭは、式１のように与えられる
式中
、
ｘｏｎ≦ｘ≦ｘｏｆｆおよびｘｏｎならびにｘｏｆｆは、ドープされていない領域の下限と上限である。
【数1】
式中
【数2】
ｘｏｎ≦ｘ≦ｘｏｆｆおよびｘｏｎならびにｘｏｆｆは、ドープされていない領域の下限と上限である。
【0023】
図１（ｂ）はメモリスタの記号を示す。ここで、ＰおよびＮはそれぞれ「正」および「負」の端子である。メモリスタは、Ｖｉｎ＝ＶＰの式２で定義されているように、瞬時電圧ＶＰ＞Ｖｏｆｆのときに高抵抗状態（Ｒｏｆｆ）に切り替わり、ＶＰ＜Ｖｏｎのときに低抵抗状態（Ｒｏｎ）に切り替わる。Ｖｏｎ＜ＶＰ＜Ｖｏｆｆの場合、メモリスタの状態は変化しない、すなわち、「保持」状態である。
式中、Ｋｏｆｆ、Ｋｏｎ、αｏｎ、αｏｆｆは定数であり、および、ＶｏｎおよびＶｏｆｆは閾値電圧である。関数Ｆｏｆｆ（ｘ）とＦｏｎ（ｘ）は状態変数ｘの導関数の依存性を表す。これらの関数は、状態変数をｘ∈［ｘｏｎ、ｘｏｆｆ］の境界に制約するウィンドウ関数として挙動する。
【数3】
式中、Ｋｏｆｆ、Ｋｏｎ、αｏｎ、αｏｆｆは定数であり、および、ＶｏｎおよびＶｏｆｆは閾値電圧である。関数Ｆｏｆｆ（ｘ）とＦｏｎ（ｘ）は状態変数ｘの導関数の依存性を表す。これらの関数は、状態変数をｘ∈［ｘｏｎ、ｘｏｆｆ］の境界に制約するウィンドウ関数として挙動する。
【0024】
式２に示されるように、書き込み電圧ＶＷ（０＜Ｖｏｆｆ＜Ｖｗ）が、ＲｏｎからＲｏｆｆに向かってメモリスタの障壁をシフトするために印加され、読み出し電圧ＶＲ（Ｖｏｎ＜ＶＲ＜Ｖｏｆｆ）が、その両端の抵抗／電圧降下を読み出すために印加される。
【0025】
図２を参照すると、電圧発生器１０がメモリスタＭＤと、負荷抵抗ＲＤＬと、を含む分圧器回路の両端に電圧を印加するように構成された基本的な回路が例証される。メモリスタＭＤは、低抵抗状態ＲＯＮになるように初期化される。次に、電圧発生器１０は、時間Ｔｐｒｏｇに対する高レベルと時間Ｔｈｏｌｄに対する低レベルとの間で繰り返し切り替わる実質的な方形波である、端子１２で入力されたクロック信号ｃｌｋを受信し、発生器１０は、ＴｐｒｏｇおよびＴｈｏｌｄの間、プログラミング電圧Ｖｐｒｏｇおよび保持電圧Ｖｈｏｌｄをそれぞれ出力する。Ｖｐｒｏｇは十分に高いように調整され、その結果、ＶＷは負荷ＲＤＬを考慮するメモリスタＭＤの両端に現れる。同様に、Ｖｈｏｌｄは、ＶＲがメモリスタＭＤの両端に現れるように十分に高くなるように調整される。この方式で、一連の電圧パルスがメモリスタＭＤに印加され、メモリスタの抵抗が漸増的に変化する。
【0026】
コンパレータ１４は、端子１６で入力電気値、この場合は入力電圧を受信する。コンパレータ１４はまた、メモリスタＭＤを含む分圧器からの電圧を受信する。プログラミング電圧パルスがメモリスタに印加されていない期間Ｔｈｏｌｄの間、コンパレータは２つの受信した電圧を、選択的に重み係数と比較する。分圧器の電圧が端子１６における入力電圧以上になるなど、定義された条件が満たされると、コンパレータの出力は電圧発生器１０がさらにプログラミング電圧パルスを印加するのを停止し、メモリスタの抵抗が固定される。
【0027】
この方式で、メモリスタＭＤの抵抗は、入力電圧値に依存する値に正確かつ再現性よく「プログラムされる」ことができ、異なる入力電圧は、異なる抵抗を生成する。
【0028】
図３は、入力端子１６がソースメモリスタＭＳおよびソース負荷抵抗ＲＳＬを含む分圧器に接続された図２の回路の展開を例証する。元のメモリスタは、今は供給先メモリスタＭＤである。好ましい実施形態では、負荷抵抗ＲＳＬおよびＲＤＬは一致され、ソースおよび供給先メモリスタＭＳおよびＭＤも一致される。ソースメモリスタＭＳは、既に設定されている抵抗（メモリスタンス）値を有し、例えば、ソースメモリスタは、センサの抵抗値が、検知されるプロパティに関連しているセンサであり得る。
【0029】
電圧Ｖｈｏｌｄは、ソースメモリスタＭＳの端子１８に印加され、メモリスタＭＤは、低抵抗状態ＲＯＮになるように初期化される。クロック信号が端子１２に印加されると、供給先メモリスタの抵抗は、コンパレータ１４に入力される２つの電圧が等しくなるまで（Ｔｈｏｌｄ期間中）、プログラミング電圧パルス（期間Ｔｐｒｏｇ中のＶｐｒｏｇ）によって漸増的に変化され、その時点でプロセスが終了される。その結果、ソースメモリスタＭＳの抵抗は、供給先メモリスタＭＤに複製されている。
【0030】
回路で異なるコンポーネント値が使用されている場合、メモリスタの抵抗は必ずしも同一ではないが、供給先メモリスタの抵抗はソースメモリスタの抵抗に関連する。この実施形態は、抵抗を別の抵抗に複製されるための入力電気値としてどのように使用できるかを例証した。しかしながら、本発明の実施形態は、電圧または電流などの他のものを入力電気値として使用することができる。結果として得られる出力は、抵抗、電圧、電流、またはその他の電気値にもなる。
【0031】
図３の実施形態で、ソースメモリスタが、例えば、センサである場合、特定の時間に感知された値を読み取り、および、記憶するために上記の複製プロセスが使用され得る。供給先メモリスタは、選択可能であり、後の取得のために感知された値を記憶するように経時的に順番に各々がプログラムされる、そのようなメモリスタの配列の１つであり得る。もちろん、ソースメモリスタを有することは必須ではなく、読み取りおよび記憶は、図２の回路のように入力電圧などの任意の電気値で簡単に行うことができる。
【0032】
電気価値を読み取り、および保存するこの技術は、大きなデジタル回路を必要とせず、小型であり、および、低電力であるため、有利である。これは、遠隔感知アプリケーションに特に好適である。
【0033】
本発明の別の実施形態は、図２の回路に基づいて、しかしながらカウンタ２０の追加を伴って、図４に例証される。カウンタ２０は、プログラミングが停止するまでメモリスタＭＤに印加されるプログラミング電圧パルスＶｐｒｏｇの数を計数し、次いで、例えばｎビットのバイナリ数として、その数を出力する。この出力数は、端子１６における入力アナログ電気値（例えば、電圧）に関連する。したがって、回路はアナログ－デジタルコンバータ（ＡＤＣ）として作用する。この回路はエンコーダとしても作用し、入力値を一意の数に変化させる。符号化は、メモリスタＭＤの電気的特性などのプロパティ（ならびにＶｐｒｏｇ、Ｔｐｒｏｇなどのパラメータ）に依存するため、非線形である。これは、実際の出力数値はメモリスタプロパティの知識がないと意味がないため、符号化を確実にする、すなわち、少なくともこれらのプロパティおよびパラメータにアクセスするか、事前の知識がなければ、数を復号して元の入力値を取得することはできず、数の傾向でさえ、非線形性のために役立たない。したがって、生成された符号（数）は、符号を生成するために使用された特定のメモリスタに事実上一意であるため、その特定のデバイスにロックされる。
【0034】
もちろん、本明細書に記載の実施形態のいずれも、必要に応じて、他の実施形態のいずれか、または他の実施形態の特徴と組み合わせられることができる。したがって、図３のソースメモリスタの分圧器は、図４の回路で使用され得る。これは、ソースメモリスタ値が読み取られ、バックアップされ、同時にデジタル値として出力されることを可能にし、これらはすべて、単一の単純な回路で行われる。
【0035】
図４のエンコーダ回路に続いて、図５の回路は対応するデコーダを提供する。初期カウント値として数値Ｃがカウンタ２０に入力され、この場合、カウンタはダウンカウンタとして構成され、メモリスタＭＤは、低抵抗状態ＲＯＮになるように初期化される。クロック信号ｃｌｋが端子１２に印加されると、供給先メモリスタの抵抗はプログラミング電圧パルスによって漸増的に変化される。電圧パルスが印加されるたびに、カウンタ２０は減少される。カウンタがゼロに達すると、電圧発生器１０がさらなるプログラミング電圧パルスを適用するのを停止し、代わりに単にＶｈｏｌｄを適用する出力として、カウンタがゼロに達したことの信号が送られる。メモリスタＭＤは、メモリスタＭＤに印加されたＣプログラミングパルスを正確に有した。分圧器の端子２２の電圧は、入力番号Ｃに基づくアナログ値であり、すなわち、数Ｃは端子２２における電圧に（非線形に）一意に復号される。したがって、この回路はデジタル－アナログコンバータ（ＤＡＣ）としても作用する。
【0036】
図４および図５の回路は、認証確認の目的でオーセンティケータとして各々が使用されることもできる。入力はそれぞれアナログ電圧とデジタル数（図４および図５）であり、および、対応する出力はデジタル数およびアナログ電圧である。入力および出力は、チャレンジ／応答対（ＣＲＰ）を形成する。一実施形態では、メモリスタＭＤは、電子機器のチップ内などの外部回路またはバンクカードなどのＩＣカード内に提供され、それぞれの回路の残りの部分に接続される。１つ以上のチャレンジ（入力）に基づいて期待される応答（出力）は、認証を求めるエンティティに知られている。メモリスタが認証されたメモリスタである場合、正しい応答が（定義されたエラーマージン内で）得られ、チップ／電子機器が認証されたものであると検証され得る。元のメモリスタが使用されていない場合、正しい応答が得られず、認証が拒否され得る。以下でさらに説明するように、メモリスタの電子特性は製造パラメータに強く依存し、非線形であるため、メモリスタの不正コピーが簡単に作成され得ない。したがって、チップ／電子機器はメモリスタを使用してタグ付けされることができ、および、識別されることができ、クローン作成の対象にはなり得ない。
【0037】
図６は、特定の量子化制限内で供給先メモリスタＭＤにソースメモリスタＭＳを複製するための特定のアーキテクチャの一実施形態を示す。メモリスタＭＳ、ＭＤおよび負荷抵抗、ＲＳＬおよびＲＤＬは、２つの分圧器を形成する。ＲＳＬおよびＲＤＬは厳密に一致されていると仮定される。分圧器の出力電圧ＶＩＮＳおよびＶＩＮＤは、コンパレータＣｏｍｐよって継続的に比較される。アーキテクチャは単純で、電力効率的であり、少数の論理ゲート、コンパレータ、レベルシフタ（電圧トランスレータとして、および事実上コンパレータ一形式としても知られ、前述の実施形態における電圧発生器１０の機能を実行する）、およびエッジセンシティブカウンタを必要とする。好ましい実施形態では、レベルシフタは「ストローブ」され、すなわち、図６に「ストロボ」で示されるレベルシフタの電力入力ラインに電力が供給されるかどうかに応じて有効にされる、または無効にされる。
【0038】
Ａ．レプリケーションおよびエンコーディング：ｆｒｅｐをクロックのレプリケーション頻度（ｃｌｋ）とし、Ｔｒｅｐ＝Ｔｐｒｏｇ＋Ｔｈｏｌｄ＝１／ｆｒｅｐをクロックサイクルとする。電圧ＶｐｒｏｇおよびＶｈｏｌｄは、代替的にＴｐｒｏｇおよびＴｈｏｌｄ中に適用される。Ｖｐｒｏｇは、ＶＷが負荷ＲＤＬを伴うとしてもメモリスタＭＤの両端のみに現れるように、十分に高くなるように調整される。同様に、Ｖｈｏｌｄは、ＶＲが同時に両方のメモリスタＭＳおよびＭＤの両端に現れるように、十分に高くなるように調整される。したがってメモリスタＭＳの抵抗は、式２に基づいて、これらのパルスを繰り返し印加することによってメモリスタＭＤにコピーされる。各Ｔｐｒｏｇ、Ｖｐｒｏｇは、ＭＤの障壁を、少量だけ、しかし非直線的に、Ｒｏｎ領域からＲｏｆｆ領域に向けてシフトし、および、それに続くＴｈｏｌｄ中、ＭＤおよびＭＳのメモリスタンスが比較される。上位のカウンタは、複製に必要なクロックパルスの数を計数する。
【0039】
まずカウンタおよびメモリスタＭＤの負端子に印加される「ＣＬＲ」パルスをリセットすることにより、複製が開始する。このパルスは、非常に短い持続時間でメモリスタＭＤをＲｏｎにリセットするのに十分な振幅である。カウンタの最初の段はパルスを生成するために使用され、ＣＬＲが完了すると、カウンタは符号化に再利用される。ＣＬＲ中：レベルシフタはストロボ入力を介して無効にされ、ＡＮＤゲートＡ２およびＡ３は入力をブロックし、定数ゼロを生成する。したがって、クロック信号ｃｌｋがレベルシフタに到達するのを防ぐ。結果として、レベルシフタはメモリスタＭＤのＰ端子で０を生成し、Ｎ端子における高いＣＬＲパルスはメモリスタＭＤをＲｏｎにリセットする。
【0040】
ＣＬＲが０に戻ると、レベルシフタならびにＡＮＤゲートＡ２およびＡ３が有効にされ、複製が開始する。Ａ２は、同じ周期（Ｔｒｅｐ）におけるＶｐｒｏｇとＶｈｏｌｄとの間で切り替えるレベルシフタにｃｌｋを受け渡す。Ｖｐｒｏｇは、Ｔｐｒｏｇ中にメモリスタＭＤの障壁をシフトし、結果として得られる電圧は、コンパレータＣｏｍｐによって、Ｔｈｏｌｄ中に、メモリスタＭＳの両端の電圧と比較される。Ｔｈｏｌｄ中、コンパレータは、メモリスタＭＤの両端の電圧がメモリスタＭＳの両端の電圧を超えるまで１を生成し続ける。これは、Ａ３およびＡ４に強制的に０を生成させ、これが、Ａ１にｃｌｋをレベルシフタに受け渡させる。その結果、メモリスタＭＤの両端の電圧は、コンパレータがＴｈｏｌｄ中に０を生成するメモリスタＭＳの両端の電圧を超えるまで、各クロックサイクル中に徐々に増加する。これは、Ａ３とＡ４に強制的に１を生成させ、レベルシフタはストロボを介して無効にされる。これは、Ａ１がｃｌｋを受け渡すことを停止し、それによって、複製の終了を示す。基本的に、回路はメモリスタＭＤの両端の電圧によって制御される「ロック」状態に入る。複製中、カウンタは複製に必要とされるクロックサイクルの数を計数し、これは、メモリスタＭＳのアナログ電圧（抵抗）に対して符号化されたデジタル値である。したがって、提案されたアーキテクチャは、複製が行われている間、アナログ電圧／抵抗の非線形符号化を実行する。
【0041】
前述のように、複製（または符号化変換）が完了すると、電源（Ｖｄｄ）を「ストローブ」入力に適用することを停止することによって、レベルシフタは無効にされる。これは、レベルシフタがＶｈｏｌｄではなく０Ｖ出力を生成することを意味し、そのため、メモリスタＭＤにゼロ電圧が印加されて、メモリスタに長期間にわたって持続的な電圧が不必要に印加されるのを避ける。電力切替またはストロービングは、単一のＰＭＯＳまたはＮＭＯＳトランジスタを使用して実現され得る。
【0042】
この後、複製の第２段階はＣＬＲパルスによって開始でき、これは、メモリスタＭＤをリセットし、それによって、システムをロック状態から抜け出させる（レベルシフタを有効にしている）。
【0043】
精度は、固定されたＶｐｒｏｇに対するＴｐｒｏｇの幅に依存し、より低いＴｐｒｏｇはより高い精度をもたらすが、増加した複製／変換時間という代償を伴う。
【0044】
ソースメモリスタのＭＳ抵抗（または等価的には、電圧ＶＩＮＳ）が安定している場合、複製／符号化処理は自然に終了する。しかしながら、ＶＩＮＳが（例えばセンサへの適用におけるように）経時的に変化している適用では、回路がＶＩＮＳおよびＶＩＮＤを一致させようとすると、増加し続け得、これは望ましくない可能性がある。１つの代替の実施形態は、ゲートＡ４とゲートＡ１との間など、コンパレータの出力とレベルシフタ（電圧発生器）の入力との間にラッチ（ＳＲフリップフロップ、Ｄフリップフロップなど）を含めることである。ＶＩＮＤが、いくつかの適用のために適切であるＶＩＮＳに一致したときに、ラッチは最初のインスタンスにおける読み取り（カウンタ値および／またはメモリスタンス）において「ロック」するように動作する。しかしながら、これは他の状況では望ましくない可能性があるので、本発明の別の実施形態は、所定の「感知」期間を有することであり、その事前に設定された感知期間が経過した後、クロックは自動的に停止されて、読み取り値を与える。感知期間は、ＶＩＮＤがＶＩＮＳに一致する時間を有するようにＴｒｅｐに対して十分に長くされ得る。
【0045】
Ｂ．復号化：複製する一方で、カウンタがデジタル値Ｃを登録した場合、復号化は、まずメモリスタＭＤをＣＬＲを使用してクリアリングし、および、Ｃ数のサイクルの間、同じ周波数ｆｒｅｐ＝１／（Ｔｐｒｏｇ＋Ｔｈｏｌｄ）における同じＶｐｒｏｇおよびＶｈｏｌｄで「プログラミング」することによって、達成される。デコーダ論理の一部は、図６の「復号化」とラベル付けされた破線のボックスに現れる。Ｃに初期化されたダウンカウンタ（図示せず）は、クロックサイクルの数を計数するために使用される。復号後、電流によって分割された、ＶＤＬはＲＤＬの両端の電圧降下であるＶｈｏｌｄ－ＶＤＬは、量子化制限内の対応する符号化された抵抗を与える。
【0046】
Ｃ．セキュリティおよび物理的なクローン不可能性：回路アーキテクチャは、非線形符号化のおかげで、特定のレベルの固有のセキュリティを提供する。符号化された値Ｃは、ＶＷ、Ｔｐｒｏｇ、Ｔｈｏｌｄ、およびＭＤ自体の関数である。したがって、これらの量の完全な知識なしに、抵抗または電圧Ｃが何を表すかを推測することは非常に困難である。また、ＭＤにほぼ完全に一致するメモリスタへのアクセスを取得することは、さらなる課題および困難をもたらす。
【0047】
アーキテクチャは、非線形性、ならびにプロセスおよびパラメトリック変動に対する感度のおかげで、物理的なクローン不可能性も提供する。実験結果から明らかなように、非線形符号は、例えば長さ寸法Ｄ、閾値電圧などのメモリスタＭＤの物理パラメータに大きく依存する。これらのいかなる小さな変動も、計数ベースの符号化機構によって増幅され、異なる符号を結果としてもたらす（図７）。したがって、任意の製造された２つのチップは、同じ入力電圧／抵抗に対して異なる符号を生成する可能性があり、それによってクローン作成を非常に困難にする。
【0048】
このアーキテクチャはメモリスタの複製を対象としているが、非線形符号化／復号化およびチャレンジ－応答対（ＣＲＰ）ベースの認証にも使用され得る。メモリスタＭＳの代わりに、図６において、ＶＩＮＳは、チャレンジとしての役割をする入力電圧とされることができる。符号化後、カウンタの内容は一意の非線形応答としての役割をする。また、この応答は、その物理的なクローン不可能性のために、チップごとに異なり、それによってチップの識別／タグ付けのための規定も提供する。ＶＩＮＳにおけるアナログ入力電圧は、追加のセキュリティのために、軽量の暗号化ハードウェアまたはハッシュ関数生成器（線形フィードバックシフトレジスタなど）から得られ得る。
【0049】
本発明の前述の実施形態では、メモリスタＭＤは、低抵抗状態ＲＯＮになるように初期化され、定義された条件が満たされるまで、電圧パルスの印加は次第に、高抵抗状態ＲＯＦＦに向けて抵抗を増加させる。しかしながら、本発明の代替の実施形態は、高抵抗状態ＲＯＦＦになるように初期化されたメモリスタＭＤによって等しく動作することができ、そして、（前述の実施形態における極性と反対の極性の）電圧パルスを印加して、定義された条件が満たされる（例えば、前述の実施形態に対して入力端子が交換されたコンパレータによって検出されるように）まで、抵抗を低抵抗状態ＲＯＮに向けて負に漸増的に変化させる。
【0050】
実験結果：メモリスタは上記のモデルを使用して符号化され、回路がシミュレーションされた。３２ｎｍの技術ノードは、Ｖｐｒｏｇ＝４１ｍＶ、Ｖｈｏｌｄ＝２０ｍＶ、Ｔｐｒｏｇ＝２．５ｎｓ、ＲＳＬ＝ＲＤＬ＝１ＫΩ、Ｒｏｎ＝１ＫΩ、Ｒｏｆｆ＝１００ＫΩ、Ｄ＝３ｎｍ、Ｋｏｆｆ＝５ｅ－４、Ｋｏｎ＝－１０、αｏｎ＝３、αｏｆｆ＝１、Ｖｏｎ＝－０．２、およびＶｏｆｆ＝０．０２を用いた実験のために使用された。表１は、ＭＳが１０ＫΩから９０ＫΩに変化された結果を示す。明らかに、符号化された値は、本質的に非線形であり、供給先メモリスタＭＤに抵抗をコピーすることにおける低いパーセント誤差を維持する。
【表1】
【0051】
回路アーキテクチャは、図７に示すように、非線形符号化のおかげで本質的に特定のレベルのセキュリティを提供する。この図は、メモリスタＭＤの物理パラメータのわずかな変動が、異なるアナログ－デジタル転送特性を結果としてもたらすことも示す。
【0052】
図８および図９（ａ）および図９（ｂ）は、他のパラメータは固定されたままでＶｐｒｏｇおよびＴｐｒｏｇそれぞれを変動させた結果を示す。見て分かるように、アーキテクチャの動作は全体を通して非線形であり、すなわち、特定のＶｐｒｏｇまたはＴｐｒｏｇ、およびまたＶｐｒｏｇまたはＴｐｒｏｇの差について非線形である。
【0053】
ソースメモリスタを供給先メモリスタに複製することができる、新規のメモリスタレプリケータ回路アーキテクチャの実施形態が、本明細書に開示されている。このアーキテクチャは、非線形デジタル符号を生成することもでき、追加のセキュリティ機能および物理的なクローン不可能性を提供できる。アーキテクチャは軽量であり、いくつかの論理コンポーネント、２つのコンパレータ（１つはレベルシフタとして機能する）、およびカウンタのみに依存する。試験結果は、このアーキテクチャがチップ面積、消費電力、およびパフォーマンスの信頼性の点で既存の設計を上回ることができることを示す。このアーキテクチャは非常に用途が広く、特に遠隔センサノード、非線形エンコーディング、チップのタグ付け／識別において、アナログデータ（例えば感知された情報）をバックアップするため、ならびに不正なチップの偽造を防止するための適用において使用され得る。
【図1(a)】
【図1(b)】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9a】
【図9b】
