特許 7576440 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-23

(45)【発行日】2024-10-31

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241024BHJP

   H01L 29/12 20060101ALI20241024BHJP

【ＦＩ】

H01L29/78 652E

H01L29/78 652T

H01L29/78 653A

H01L29/78 652F

H01L29/78 652J

H01L29/78 652K

【請求項の数】 14

(21)【出願番号】P 2020200043

(22)【出願日】2020-12-02

(65)【公開番号】P2022087908

(43)【公開日】2022-06-14

【審査請求日】2023-06-06

(73)【特許権者】

【識別番号】000005108

【氏名又は名称】株式会社日立製作所

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】須藤 建瑠

(72)【発明者】

【氏名】末松 知夏

(72)【発明者】

【氏名】三木 浩史

(72)【発明者】

【氏名】小林 慶亮

【審査官】杉山 芳弘

(56)【参考文献】

【文献】国際公開第２０１７／０４２９６３（ＷＯ，Ａ１）

【文献】国際公開第２０１６／０８４１４１（ＷＯ，Ａ１）

【文献】特開２００６－０６６４３８（ＪＰ，Ａ）

【文献】国際公開第２０１６／１４３０９９（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

(57)【特許請求の範囲】

【請求項1】

炭化珪素からなり、且つ、第１導電型である半導体基板上に形成されたＭＯＳＦＥＴを備えた半導体装置であって、
前記ＭＯＳＦＥＴは、
前記半導体基板上に形成され、炭化珪素からなり、且つ、前記第１導電型であるエピタキシャル層と、
前記エピタキシャル層に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、
少なくとも前記ボディ領域の一部を覆うように、前記エピタキシャル層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ボディ領域の一部であり、且つ、前記ゲート絶縁膜を介して前記ゲート電極に隣接するチャネル領域と、
を有し、
前記チャネル領域は、前記ＭＯＳＦＥＴがオン状態の際に、２次元の電界分布によって反転層が形成される特殊部を有し、
前記ＭＯＳＦＥＴは、前記ボディ領域に形成され、前記エピタキシャル層よりも高い不純物濃度を有し、且つ、前記第１導電型であるソース領域を更に有し、
前記ＭＯＳＦＥＴのドレイン領域は、前記チャネル領域を挟むように前記ソース領域と反対側に位置する前記エピタキシャル層を含んで構成されている、半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記特殊部を流れる電流は、前記チャネル領域の全体を流れる電流のうち５０％以上を占める、半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
前記２次元の電界分布は、前記チャネル領域を流れる電流の方向に対して垂直な面に発生する、半導体装置。

【請求項4】

請求項３に記載の半導体装置において、
前記特殊部は、低濃度領域と、前記低濃度領域よりも高い不純物濃度を有する高濃度領域とが交互に配置されることで、構成されている、半導体装置。

【請求項5】

請求項３に記載の半導体装置において、
前記特殊部の一部は、正または負に帯電しているトラップ層を含む、半導体装置。

【請求項6】

請求項３に記載の半導体装置において、
前記ＭＯＳＦＥＴは、前記ボディ領域に形成され、且つ、その底面が前記ボディ領域内に位置するトレンチを更に有し、
前記ゲート電極のうち一部は、前記ゲート絶縁膜を介して前記トレンチの内部に埋め込まれ、
前記特殊部は、前記ボディ領域の上面と、前記トレンチの側面とによって構成される第１角部の付近に設けられる、半導体装置。

【請求項7】

請求項６に記載の半導体装置において、
前記ＭＯＳＦＥＴがオン状態の際に、前記第１角部の付近に形成される空乏層の幅は、前記第１角部から離れた前記トレンチの側面の付近に形成される空乏層の幅よりも１０％以上大きい、半導体装置。

【請求項8】

請求項６に記載の半導体装置において、
前記ＭＯＳＦＥＴがオン状態の際に、前記第１角部の付近におけるサブスレッショルドスロープは、前記第１角部から離れた前記トレンチの側面の付近におけるサブスレッショルドスロープよりも急峻となる、半導体装置。

【請求項9】

請求項６に記載の半導体装置において、
前記トレンチの側面は、複数の第１側面と、それぞれ２つの前記第１側面を結ぶ複数の第１上面とを含み、
前記複数の第１側面および前記複数の第１上面によって、複数の第２角部が構成され、
前記特殊部は、前記複数の第２角部の付近にも設けられる、半導体装置。

【請求項10】

請求項９に記載の半導体装置において、
前記複数の第１上面の長さおよび前記複数の第１側面の長さは、それぞれ、前記ＭＯＳＦＥＴがオン状態の際に、前記第２角部から離れた前記第１側面の付近に形成される空乏層の幅よりも長い、半導体装置。

【請求項11】

炭化珪素からなり、且つ、第１導電型である半導体基板上に形成されたＭＯＳＦＥＴを備えた半導体装置であって、
前記ＭＯＳＦＥＴは、
前記半導体基板上に形成され、炭化珪素からなり、且つ、前記第１導電型であるエピタキシャル層と、
前記エピタキシャル層に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、
前記ボディ領域に形成され、且つ、その底面が前記ボディ領域内に位置するトレンチと、
少なくとも前記ボディ領域の一部を覆うように、前記エピタキシャル層上に形成され、且つ、ゲート絶縁膜を介して前記トレンチの内部に埋め込まれたゲート電極と、
前記ボディ領域の一部であり、且つ、前記ゲート絶縁膜を介して前記ゲート電極に隣接するチャネル領域と、
を有し、
前記ボディ領域の上面と、前記トレンチの側面とによって構成される第１角部の付近を流れる電流は、前記チャネル領域全体を流れる電流のうち５０％以上を占める、半導体装置。

【請求項12】

請求項１１に記載の半導体装置において、
前記ＭＯＳＦＥＴは、前記ボディ領域に形成され、前記エピタキシャル層よりも高い不純物濃度を有し、且つ、前記第１導電型であるソース領域を更に有し、
前記ＭＯＳＦＥＴのドレイン領域は、前記チャネル領域を挟むように前記ソース領域と反対側に位置する前記エピタキシャル層を含んで構成されている、半導体装置。

【請求項13】

請求項１１に記載の半導体装置において、
前記トレンチの側面は、複数の第１側面と、それぞれ２つの前記第１側面を結ぶ複数の第１上面とを含み、
前記複数の第１側面および前記複数の第１上面によって、複数の第２角部が構成され、
前記第１角部の付近を流れる電流と、前記複数の第２角部の付近を流れる電流との合計は、前記チャネル領域全体を流れる電流のうち５０％以上を占める、半導体装置。

【請求項14】

請求項１３に記載の半導体装置において、
前記複数の第１上面の長さおよび前記複数の第１側面の長さは、それぞれ、前記ＭＯＳＦＥＴがオン状態の際に、前記第２角部から離れた前記第１側面の付近に形成される空乏層の幅よりも長い、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、特に、炭化珪素からなる半導体基板を用いた半導体装置に関する。

【背景技術】

【0002】

パワー半導体デバイスの一つである電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）において、従来では、珪素（Ｓｉ）基板を用いたパワーＭＯＳＦＥＴ（ＳｉパワーＭＯＳＦＥＴ）が主流であった。しかし、炭化珪素（ＳｉＣ）における絶縁破壊に対する電界強度は、Ｓｉにおける電界強度と比較して、約１桁大きい。

【0003】

このため、ＳｉＣ基板を用いたパワーＭＯＳＦＥＴ（ＳｉＣパワーＭＯＳＦＥＴ）では、ＳｉパワーＭＯＳＦＥＴと比較して、耐圧を保持するためのドリフト層の厚さを約１／１０に薄くし、上記ドリフト層の不純物濃度を１００倍程度高くすることができる。その結果、ＳｉＣパワーＭＯＳＦＥＴにおいて、理論上、素子抵抗を３桁以上低くすることができる。また、ＳｉＣはＳｉに対してバンドギャップが約３倍大きいので、ＳｉＣパワーＭＯＳＦＥＴは、同耐圧におけるオン抵抗を低くでき、高温環境下における動作も可能である。それ故、ＳｉＣ半導体素子には、Ｓｉ半導体素子を超える性能が期待されている。

【0004】

例えば特許文献１には、実効的なチャネル幅を広くできるデバイスとして、トレンチ型のＳｉＣパワーＭＯＳＦＥＴが開示されている。このトレンチ型のＳｉＣパワーＭＯＳＦＥＴでは、ＳｉＣ基板にトレンチが形成され、上記トレンチ内にゲート電極の一部が埋め込まれている。

【先行技術文献】

【特許文献】

【0005】

【文献】国際公開第２０１６／１１６９９８号

【発明の概要】

【発明が解決しようとする課題】

【0006】

トレンチ型のＳｉＣパワーＭＯＳＦＥＴでは、上記トレンチの角部において電界が集中することで、エネルギーバンドの曲がりが強くなり、低い閾値電圧の寄生チャネルが発生し易くなる。それ故、従来では、上記寄生チャネルを排除するような工夫が成されてきた。

【0007】

一方で、ＳｉＣパワーＭＯＳＦＥＴでは、酸化シリコン膜のようなゲート絶縁膜と、ＳｉＣ層との界面において電子の散乱が強いので、チャネル移動度が低くなるという問題がある。チャネル移動度を高くするために、チャネル領域の不純物濃度を低くすることが考えられるが、そうすると、閾値電圧が低くなり、ＳｉＣパワーＭＯＳＦＥＴがノーマリオンになり易くなる等の問題が生じる。

【0008】

従って、閾値電圧の低下を抑制すると共に、チャネル移動度を向上させることで、半導体装置の性能を向上できる技術の開発が望まれる。その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。

【課題を解決するための手段】

【0009】

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0010】

一実施の形態である半導体装置は、炭化珪素からなり、且つ、第１導電型である半導体基板上に形成されたＭＯＳＦＥＴを備える。前記ＭＯＳＦＥＴは、前記半導体基板上に形成され、炭化珪素からなり、且つ、前記第１導電型であるエピタキシャル層と、前記エピタキシャル層に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、少なくとも前記ボディ領域の一部を覆うように、前記エピタキシャル層上にゲート絶縁膜を介して形成されたゲート電極と、前記ボディ領域の一部であり、且つ、前記ゲート絶縁膜を介して前記ゲート電極に隣接するチャネル領域と、を有する。ここで、前記チャネル領域は、前記ＭＯＳＦＥＴがオン状態の際に、２次元の電界分布によって反転層が形成される特殊部を有する。

【0011】

また、一実施の形態である半導体装置は、炭化珪素からなり、且つ、第１導電型である半導体基板上に形成されたＭＯＳＦＥＴを備える。前記ＭＯＳＦＥＴは、前記半導体基板上に形成され、炭化珪素からなり、且つ、前記第１導電型であるエピタキシャル層と、前記エピタキシャル層に形成され、且つ、前記第１導電型と反対の第２導電型であるボディ領域と、前記ボディ領域に形成され、且つ、その底面が前記ボディ領域内に位置するトレンチと、少なくとも前記ボディ領域の一部を覆うように、前記エピタキシャル層上に形成され、且つ、ゲート絶縁膜を介して前記トレンチの内部に埋め込まれたゲート電極と、前記ボディ領域の一部であり、且つ、前記ゲート絶縁膜を介して前記ゲート電極に隣接するチャネル領域と、を有する。ここで、前記ボディ領域の上面と、前記トレンチの側面とによって構成される第１角部の付近を流れる電流は、前記チャネル領域全体を流れる電流のうち５０％以上を占める。

【発明の効果】

【0012】

一実施の形態によれば、半導体装置の性能を向上できる。

【図面の簡単な説明】

【0013】

【図1】従来技術における半導体装置を示す模式図である。

【図2】実施の形態１における半導体装置の特徴を説明するための模式図である。

【図3】実施の形態１における半導体装置を示す断面図である。

【図4】実施の形態１における半導体装置を示す断面図である。

【図5】実施の形態１における半導体装置を示す断面図である。

【図6】本願発明者らによる計測結果を示すグラフである。

【図7】本願発明者らによる計測結果を示すグラフである。

【図8】実施の形態２における半導体装置を示す断面図である。

【図9】実施の形態２における半導体装置を示す断面図である。

【図10】本願発明者らによる計測結果を示す表である。

【図11】実施の形態３における半導体装置を示す斜視図である。

【図12】実施の形態３における半導体装置を示す断面図である。

【図13】実施の形態３における半導体装置を示す断面図である。

【図14】本願発明者らによるシミュレーション結果を示す模式図である。

【図15】本願発明者らによるシミュレーション結果を示す模式図である。

【図16】本願発明者らによるシミュレーション結果を示す模式図である。

【図17】本願発明者らによる計測結果を示すグラフである。

【図18】実施の形態３における半導体装置を示す拡大断面図である。

【図19】本願発明者らによる計測結果を示すグラフである。

【図20】変形例における半導体装置を示す拡大断面図である。

【図21】変形例における半導体装置を示す拡大断面図である。

【図22】本願発明者らによる計測結果を示すグラフである。

【図23】本願発明者らによる計測結果を示すグラフである。

【図24】変形例における半導体装置を示す拡大断面図である。

【図25】比較例における半導体装置を示す拡大断面図である。

【発明を実施するための形態】

【0014】

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。

【0015】

また、本願で説明されるＸ方向、Ｙ方向およびＺ方向は、互いに交差し、互いに直交している。本願では、Ｚ方向をある構造体の縦方向、上下方向、高さ方向または厚さ方向として説明する。また、本願で用いられる「平面視」という表現は、Ｘ方向およびＹ方向によって構成される面を、Ｚ方向から見ることを意味する。

【0016】

（実施の形態１）
＜半導体装置の主な特徴の概念＞
以下に図１および図２を用いて、実施の形態１における半導体装置の主な特徴の概念を説明する。図１および図２は、半導体装置に備えられているＳｉＣパワーＭＯＳＦＥＴの一部を拡大した模式図であり、ゲート幅方向の断面を示している。また、図１は、従来技術におけるＳｉＣパワーＭＯＳＦＥＴであり、図２は、実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴである。

【0017】

図１および図２に示されるように、ＳｉＣパワーＭＯＳＦＥＴは、炭化珪素（ＳｉＣ）からなる半導体基板上に形成されている。上記半導体基板上には、ＳｉＣからなるエピタキシャル層が形成され、上記エピタキシャル層にはボディ領域３が形成されている。ボディ領域３上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。ボディ領域３の一部は、ゲート絶縁膜ＧＩを介してゲート電極ＧＥに隣接するチャネル領域ＣＨを構成する。

【0018】

ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、チャネル領域ＣＨには、反転層ＩＶＬが形成される。なお、電流が流れる方向はＹ方向であり、図中の矢印は電界の向きを示している。

【0019】

ここで、図１では、電界の向きはＺ方向のみで構成されており、１次元の電界分布によって反転層ＩＶＬが形成されている。一方で、図２では、電界の向きはＺ方向およびＸ方向で構成されており、２次元の電界分布によって反転層ＩＶＬが形成されている。このような２次元の電界分布が発生している箇所は、少なくともチャネル領域ＣＨの一部に存在し、チャネル領域ＣＨの全体に存在していてもよい。実施の形態１では、チャネル領域ＣＨのうち、２次元の電界分布が発生している箇所を特殊部ＳＰとして説明する。

【0020】

ＳｉＣパワーＭＯＳＦＥＴのチャネル領域ＣＨが特殊部ＳＰを有していることで、ゲート絶縁膜ＧＩとボディ領域３との界面から離れた位置に、電流を流すことができる。そして、ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、特殊部ＳＰを流れる電流は、支配的となり、チャネル領域ＣＨの全体を流れる電流のうち５０％以上を占める。従って、閾値電圧の低下を抑制すると共に、チャネル移動度を向上させることができる。

【0021】

このような特殊部ＳＰの具体的な構成と、その効果とについて、以下に詳細に説明する。

【0022】

＜実施の形態１におけるＳｉＣパワーＭＯＳＦＥＴの構成＞
図３には、実施の形態１における半導体装置に備えられているＳｉＣパワーＭＯＳＦＥＴの一例として、プレーナ型のＭＯＳＦＥＴが示されている。なお、図３は、ゲート長方向における断面図である。

【0023】

半導体基板１は、表面および裏面を有し、ＳｉＣからなり、且つ、ｎ型である。半導体基板１の表面の上方には、ＳｉＣからなり、且つ、ｎ^－型であるエピタキシャル層２が形成されている。また、半導体基板１の裏面には、ドレイン電極として裏面電極８が形成されている。

【0024】

エピタキシャル層２には、ｐ^－型のボディ領域３が形成されている。ｐ^－型のボディ領域３には、ｐ型の拡散領域４およびｎ型のソース領域５が形成されている。ｐ型の拡散領域４は、ｐ^－型のボディ領域３とソース電極７との間の接触抵抗を低減させる目的で設けられている。

【0025】

ゲート電極ＧＥは、少なくともｐ^－型のボディ領域３の一部を覆うように、エピタキシャル層２上にゲート絶縁膜ＧＩを介して形成されている。なお、ゲート絶縁膜ＧＩは、例えば酸化シリコン膜であり、ゲート電極ＧＥは、例えばｎ型の不純物が導入された多結晶シリコン膜である。

【0026】

チャネル領域ＣＨは、ｐ^－型のボディ領域３の一部であり、且つ、ゲート絶縁膜ＧＩを介してゲート電極ＧＥに隣接する領域である。また、チャネル領域ＣＨを挟むようにｎ型のソース領域５と反対側に位置するエピタキシャル層２は、ＳｉＣパワーＭＯＳＦＥＴドレイン領域の一部として機能する。裏面電極８、ｎ型の半導体基板１、ｎ^－型のエピタキシャル層２、チャネル領域ＣＨ、ｎ型のソース領域５およびソース電極７を通る経路が、電流経路となる。

【0027】

なお、各構成に含まれる不純物濃度などのパラメータは、以下の通りである。

【0028】

ｎ型の半導体基板１は、例えば１×１０^１８～１×１０^２１ｃｍ^－３の不純物濃度を有する。

【0029】

ｎ^－型のエピタキシャル層２は、例えば１～１００μｍの厚さを有し、ｎ型の半導体基板１よりも低い不純物濃度を有し、例えば１×１０^１５～１×１０^１６ｃｍ^－３の不純物濃度を有する。

【0030】

ｐ^－型のボディ領域３は、ｐ型の拡散領域４およびｎ型のソース領域５よりも深い位置まで形成され、例えば１×１０^１６～１×１０^１８ｃｍ^－３の不純物濃度を有する。

【0031】

ｐ型の拡散領域４は、ｐ^－型のボディ領域３よりも高い不純物濃度を有し、例えば１×１０^１８～１×１０^２０ｃｍ^－３の不純物濃度を有する。

【0032】

ｎ型のソース領域５は、ｎ^－型のエピタキシャル層２よりも高い不純物濃度を有し、例えば１×１０^１８～１×１０^２０ｃｍ^－３の不純物濃度を有する。

【0033】

ゲート絶縁膜ＧＩおよびゲート電極ＧＥを覆うように、エピタキシャル層２上には、層間絶縁膜６が形成されている。層間絶縁膜６は、例えば酸化シリコン膜である。また、層間絶縁膜６上には、ソース電極７が形成されている。ソース電極７は、例えばアルミニウムを主体とする金属膜を含んで構成される。

【0034】

また、ソース電極７は、層間絶縁膜６に形成された複数の孔の内部に埋め込まれ、且つ、ｐ型の拡散領域４およびｎ型のソース領域５に電気的に接続されている。このような構成によって、ｐ^－型のボディ領域３、ｐ型の拡散領域４およびｎ型のソース領域５に、ソース電極７からソース電位を供給できる。なお、ソース電位は、例えば接地電位である。また、ゲート電極ＧＥとソース電極７との間には層間絶縁膜６が存在しているので、これらは互いに絶縁されている。

【0035】

なお、ここでは図示を省略するが、ｐ型の拡散領域４およびｎ型のソース領域５と、ソース電極７との間の接触抵抗を低減させる目的で、上記孔の底部に、シリサイド膜が設けられていてもよい。

【0036】

図４および図５は、チャネル領域ＣＨの特殊部ＳＰを拡大して示し、ゲート幅方向における断面図である。図４は、特殊部ＳＰの不純物濃度を示している。図５は、図４の不純物濃度で、ＳｉＣパワーＭＯＳＦＥＴがオン状態となった際に、特殊部ＳＰに発生する反転電荷密度を示している。なお、図中の矢印は電界の向きを示している。

【0037】

特殊部ＳＰは、低濃度領域と、低濃度領域よりも高い不純物濃度を有する高濃度領域とが交互に配置されることで、構成されている。言い換えれば、特殊部ＳＰは、複数の低濃度領域および複数の高濃度領域を含み、ゲート幅方向（Ｘ方向）において低濃度領域と高濃度領域とが繰り返して配置されることで、構成されている。

【0038】

なお、このような交互配置は、ｐ^－型のボディ領域３の形成工程において、例えばレジストパターンを用いて選択的にイオン注入を行うことで形成できる。

【0039】

実施の形態１の交互配置により、ＳｉＣパワーＭＯＳＦＥＴがオン状態となった際に、電界の向きはＺ方向およびＸ方向で構成され、２次元の電界分布が発生する。すなわち、２次元の電界分布は、チャネル領域ＣＨを流れる電流の方向（Ｙ方向）に対して垂直な面に発生する。

【0040】

２次元の電界分布によって、低濃度領域は、チャネル領域ＣＨの全体が低濃度であった場合（低濃度均一）と比較して、電界が分散して高い閾値電圧となる。一方で、高濃度領域は、チャネル領域ＣＨの全体が高濃度であった場合（高濃度均一）と比較して、電界が集中して低い閾値電圧となる。

【0041】

図６は、ゲート電圧および反転電荷量の関係を示しており、「低濃度均一」、「高濃度均一」、チャネル領域ＣＨの全体が中濃度であった場合（中濃度均一）、および、実施の形態１の交互配置のグラフを示している。なお、「低濃度均一」の不純物濃度は１×１０^１７ｃｍ^－３程度であり、「中濃度均一」の不純物濃度は４×１０^１７ｃｍ^－３程度であり、「高濃度均一の不純物濃度」は１×１０^１８ｃｍ^－３程度である。

【0042】

図６から、実施の形態１の交互配置は、チャネル領域ＣＨの構成が「中濃度均一」と異なっていても、「中濃度均一」と同等の反転電荷量を得られることが判る。従って、実施の形態１の交互配置では、閾値電圧を適切な値として一定に維持することができる。

【0043】

図７は、ｐ^－型のボディ領域３（チャネル領域ＣＨ）の深さ位置と、電荷密度との関係を示しており、「中濃度均一」および実施の形態１の交互配置のグラフを示している。

【0044】

図７から、同じ深さ位置であっても、実施の形態１の交互配置の方が、「中濃度均一」よりも高い電荷密度を得られていることが判る。すなわち、実施の形態１の交互配置では、ゲート絶縁膜ＧＩとｐ^－型のボディ領域３との界面から離れた位置に、より多くの電荷が発生している。

【0045】

上述のように、ＳｉＣパワーＭＯＳＦＥＴでは、上記界面での散乱が強いので、チャネル移動度が低くなるという問題があった。また、チャネル移動度を高くするために、チャネル領域ＣＨの不純物濃度を低くすると、閾値電圧が低くなるという問題があった。

【0046】

これに対して、実施の形態１のような２次元の電界分布を適用することで、閾値電圧の低下を抑制できる。そして、上記界面から離れた位置に多くの電荷を発生させることができるので、上記界面での散乱の影響を受け難くなる。従って、深い位置における抵抗を低減でき、チャネル移動度を向上させることができる。

【0047】

また、実施の形態１では、ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、特殊部ＳＰを流れる電流が支配的となる。具体的には、特殊部ＳＰを流れる電流は、チャネル領域ＣＨの全体を流れる電流のうち５０％以上を占める。

【0048】

このように、実施の形態１によれば、閾値電圧の低下を抑制すると共に、チャネル移動度を向上させることができるので、ＳｉＣパワーＭＯＳＦＥＴを備えた半導体装置の性能を向上させることができる。

【0049】

（実施の形態２）
以下に図８および図９を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。

【0050】

実施の形態２では、２次元の電界分布を発生させるために、実施の形態１の交互配置とは異なる方法を適用する。

【0051】

図８および図９は、図４および図５と同様に、ゲート幅方向における断面図である。実施の形態２では、特殊部ＳＰの一部は、図８に示されるような負に帯電しているトラップ層９ａを含むか、図９に示されるような正に帯電しているトラップ層９ｂを含んでいる。

【0052】

通常、ゲート絶縁膜ＧＩとｐ^－型のボディ領域３との界面には、正または負に帯電している欠陥が発生しているが、例えば窒素と酸素とを含む雰囲気で熱処理（ＮＯ処理）を行うことで、この欠陥を改善することができる。実施の形態２では、チャネル領域ＣＨの一部において、上記欠陥をあえて選択的に残しておくことで、負のトラップ層９ａまたは正のトラップ層９ｂを含む特殊部ＳＰが形成できる。

【0053】

図８または図９に示されるように、負のトラップ層９ａまたは正のトラップ層９ｂが存在していることで、電界の分散および電界の集中を発生させることができる。すなわち、実施の形態２でも実施の形態１と同様に、２次元の電界分布を発生させることができる。

【0054】

例えば、チャネル領域ＣＨの不純物濃度を実施の形態１の「低濃度均一」のように１×１０^１７ｃｍ^－３程度とした場合、負のトラップ層９ａが存在する領域は、チャネル移動度が低く、且つ、高抵抗な領域となる。すなわち、負のトラップ層９ａが存在する領域が、実施の形態１の高濃度領域のように作用する。従って、チャネル領域ＣＨの一部に、２次元の電界分布によって反転層ＩＶＬが形成される特殊部ＳＰを設けることができる。

【0055】

図１０は、実施の形態１の図６および図７の計測結果と、実施の形態２の計測結果とを纏めた表である。図１０に示されるように、実施の形態２でも、閾値電圧の低下を抑制すると共に、チャネル移動度を向上させることができる。

【0056】

（実施の形態３）
以下に図１１～図１９を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点についての説明を省略する。

【0057】

実施の形態１では、ＳｉＣパワーＭＯＳＦＥＴとしてプレーナ型のＭＯＳＦＥＴを例示したが、実施の形態３では、ＳｉＣパワーＭＯＳＦＥＴとして図１１～図１３に示されるようなトレンチゲート型のＭＯＳＦＥＴを例示する。

【0058】

図１１～図１３に示されるように、ｐ^－型のボディ領域３には、それらの底面が複数のｐ^－型のボディ領域内に位置するように、複数のトレンチＴＲが形成されている。ゲート電極ＧＥのうち一部は、ゲート絶縁膜ＧＩを介して複数のトレンチＴＲの内部に埋め込まれている。なお、トレンチＴＲのｎ^－型のエピタキシャル層２の上面からの深さは、ｐ^－型のボディ領域３の深さよりも浅く、例えば０．１～１．５μｍである。

【0059】

また、実施の形態３では、トレンチＴＲを形成する過程で、トレンチＴＲの外部のｐ^－型のボディ領域３とゲート電極ＧＥとの間には、絶縁膜１２が形成されている。絶縁膜１２は、例えば酸化シリコン膜からなる。また、絶縁膜１２の厚さは、ゲート絶縁膜ＧＩの厚さよりも厚い。それ故、チャネル領域ＣＨに掛かる電界は、絶縁膜１２上のゲート電極ＧＥからの影響をほぼ受けず、トレンチＴＲの側面に位置するゲート電極ＧＥからの影響を主体とする。

【0060】

Ｙ方向において、トレンチＴＲを挟んでｎ型のソース領域５と反対側のｐ^－型のボディ領域３には、ｎ型の電流拡散領域１０が形成されている。ｎ型の電流拡散領域１０は、ｎ^－型のエピタキシャル層２に跨って形成され、ｎ^－型のエピタキシャル層２と共にドレイン領域の一部として機能する。なお、ｎ型の電流拡散領域１０の不純物濃度は、ｎ型のソース領域５の不純物濃度と同等である。

【0061】

また、ｎ型の電流拡散領域１０の表面には、ｐ型の電界緩和領域１１が形成されている。ｐ型の電界緩和領域１１の不純物濃度は、ｐ型の拡散領域４の不純物濃度と同等である。

【0062】

図１２に示されるように、Ｙ方向において、トレンチＴＲの側面Ｓ１は、ｎ型のソース領域５に接し、側面Ｓ１と対向する側面Ｓ２は、ｎ型の電流拡散領域１０に接している。また、図１３に示されるように、Ｘ方向において、トレンチＴＲの側面Ｓ３、および、側面Ｓ３と対向する側面Ｓ４は、ｐ^－型のボディ領域３に接している。Ｘ方向において、各トレンチＴＲの間に位置するｐ^－型のボディ領域３が、チャネル領域ＣＨとなる。

【0063】

実施の形態３では、トレンチＴＲの側面Ｓ３および側面Ｓ４と、ｐ^－型のボディ領域３の上面とによって構成される角部ＣＰ１の付近に、２次元の電界分布が発生する特殊部ＳＰを設けることができる。

【0064】

図１４～図１６は、本願発明者らによるシミュレーション結果を示す模式図である。図１７は、ゲート電圧とドレイン電流との関係を示すグラフである。以下に図１４～図１７を用いて、トレンチＴＲの角部ＣＰ１の付近を特殊部ＳＰとして利用できることについて説明する。なお、図１４～図１７に示される「角部」は、図１３の角部ＣＰ１に相当し、「平坦部」は、図１３の側面Ｓ３および側面Ｓ４に相当する。

【0065】

図１４～図１６に示されるように、絶縁膜とｐ^－型のボディ領域３との界面部分の電位がある値を超えると、反転電荷が湧き出すようになる。ここで、半導体（ｐ^－型のボディ領域３）の内部の等電位線が深い位置に出現すると、反転電荷が界面から遠ざけられる。等電位線上では電荷密度が等しくなるが、電界が集中する角部では、より深い位置に等電位線が出現する。上述のようにＳｉＣパワーＭＯＳＦＥＴでは界面散乱が強いが、角部では、深い位置に湧いた電荷が埋め込みチャネルのように作用し、抵抗を大幅に低減することができる。このため、チャネル移動度を向上させることができる。

【0066】

なお、図１６に示されるように、ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、角部（角部ＣＰ１）の付近に形成される空乏層ＤＰＬの幅は、角部から離れた平坦部（側面Ｓ３、側面Ｓ４）の付近に形成される空乏層ＤＰＬの幅よりも１０％以上大きくなっている。

【0067】

また、図１７に示されるように、ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、角部（角部ＣＰ１）の付近におけるサブスレッショルドスロープ（ｄ（ｌｏｇ（Ｉｄ））／ｄ（Ｖｇｓ））は、角部から離れた平坦部（側面Ｓ３、側面Ｓ４）の付近におけるサブスレッショルドスロープと異なっている。角部の付近では、角部から離れた平坦部の付近と比較して、約３倍の速度で電位が変化している。従って、同じＶｇｓの変化（ｄ（Ｖｇｓ））でも、角部の付近の方が電流の変化量が大きくなり、サブスレッショルドスロープが急峻となる。

【0068】

図１８は、トレンチＴＲの付近を拡大した断面図であり、図１９は、ゲート電圧と反転電荷量のとの関係を示すグラフである。また、図１９では、平坦部（側面Ｓ３、側面Ｓ４）を第１～第３平坦部に分けた状態で計測が成されている。

【0069】

図１９に示されるように、ＳｉＣパワーＭＯＳＦＥＴは、角部において、第１～第３平坦部および底部よりも先に立ち上がることが判る。すなわち、角部では、閾値電圧が低い。ここで、従来技術のように、第１～第３平坦部での電流が主体であると、角部での電流は、早い段階から微小の漏れを生じる寄生チャネルと見做される。

【0070】

しかし、ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、角部での電流が主体となるように設計すれば、角部では、サブスレッショルドスロープが急峻であり、且つ、電流量が多いので、ＳｉＣパワーＭＯＳＦＥＴを優れたスイッチ素子として利用できる。例えば、角部ＣＰ１の付近（特殊部ＳＰ）を流れる電流がチャネル領域ＣＨの全体を流れる電流のうち５０％以上を占めるように、設計を行う。具体的な設計としては、トレンチＴＲの深さを浅くする、または、平坦部の不純物濃度を高くするなどの方法が挙げられる。

【0071】

このように、実施の形態３では、サブスレッショルドスロープが急峻な角部ＣＰ１の付近の特殊部ＳＰをメインチャネルとして利用することで、実施の形態１および実施の形態２と同様に、閾値電圧の低下を抑制すると共に、チャネル移動度を向上させることができる。

【0072】

（変形例）
図２０および図２１は、実施の形態３の変形例を示し、トレンチＴＲの付近を拡大した断面図である。図２０は、トレンチＴＲの構造のみを示し、図２１は、トレンチＴＲの内部にゲート絶縁膜ＧＩおよびゲート電極ＧＥが埋め込まれた状態を示している。

【0073】

変形例では、トレンチＴＲの内部に、複数の角部ＣＰ２が形成されている。トレンチＴＲの側面Ｓ３は、複数の上面Ｔ３１および複数の側面Ｓ３１を含む。複数の上面Ｔ３１は、２つの側面Ｓ３１を結んでいる。トレンチＴＲの側面Ｓ４は、複数の上面Ｓ４１および複数の側面Ｓ４１を含む。複数の上面Ｓ４１は、２つの側面Ｓ４１を結んでいる。

【0074】

このような複数の上面Ｔ３１および複数の側面Ｓ３１と、複数の上面Ｔ４１および複数の側面Ｓ４１とによって、複数の角部ＣＰ２が構成されている。そして、複数の角部ＣＰ２の付近にも、２次元の電界分布を発生させることができる。

【0075】

すなわち、変形例では、特殊部ＳＰは、角部ＣＰ１の付近だけでなく、複数の角部ＣＰ２の付近にも設けられている。特殊部ＳＰの数を増やすことができるので、複数の特殊部ＳＰをメインチャネルとすることが容易となり、チャネル移動度が更に向上する。

【0076】

なお、Ｘ方向において複数のトレンチＴＲが隣接しているが、これらの複数のトレンチＴＲに、それぞれ複数の角部ＣＰ２が設けられている。また、トレンチＴＲに形成される角部ＣＰ２の数は、側面Ｓ３および側面Ｓ４にそれぞれ２つ設けられているが、角部ＣＰ２の数は、３つ以上であってもよい。

【0077】

図２２および図２３は、ゲート電圧とドレイン電極との関係を示すグラフである。図２２は、実施の形態３のグラフであり、図２３は、変形例のグラフである。

【0078】

図２２および図２３に示されるように、実施の形態３および変形例の両方において、平坦部の電流量よりも角部の電流量の方が多く、角部の電流量が主体となっていることが判る。すなわち、角部がメインチャネルとして機能していることが判る。

【0079】

そして、実施の形態３では、角部ＣＰ１のみを利用していることに対して、変形例では、角部ＣＰ１だけでなく複数の角部ＣＰ２を利用しているので、変形例の方が電流量をより多く得られることが判る。変形例では、角部ＣＰ１の付近を流れる電流と、複数の角部ＣＰ２の付近を流れる電流との合計は、チャネル領域ＣＨ全体を流れる電流のうち５０％以上を占めている。

【0080】

図２４および図２５は、角部ＣＰ２の付近を拡大した断面図である。図２４は、変形例の断面図であり、図２５は、比較例の断面図である。

【0081】

上述のように、角部ＣＰ２の数が多ければ、より良い特性が得られるが、等電位線は滑らかなので、角部ＣＰ２の段差が小さいと、電界集中が十分に発生しない。言い換えれば、角部ＣＰ２を構成する上面Ｔ３１および側面Ｓ３１の各々の長さが十分に長ければ、十分な電界集中を得られ、チャネル移動度を向上させることができる。

【0082】

例えば、複数の上面Ｔ３１の長さおよび複数の側面Ｓ３１の長さが、それぞれ、ＳｉＣパワーＭＯＳＦＥＴがオン状態の際に、角部ＣＰ２から離れた側面Ｓ３１の付近に形成される空乏層ＤＰＬの幅よりも長くなるように設計する。なお、ここで説明している上面Ｔ３１の長さは、Ｘ方向に沿う長さであり、側面Ｓ３１の長さは、Ｙ方向に沿う長さである。

【0083】

図２５の比較例のように、上面Ｔ３１の長さＬ１が側面Ｓ３１の付近に形成される空乏層ＤＰＬの幅よりも短いと、電界集中が十分に発生しない。図２４の変形例のように、上面Ｔ３１の長さＬ１が側面Ｓ３１の付近に形成される空乏層ＤＰＬの幅よりも長ければ、電界集中を十分に発生させることができる。

【0084】

なお、図２４および図２５では、上面Ｔ３１の長さＬ１について図示し、側面Ｓ３１の長さについて図示していないが、側面Ｓ３１の長さも、上面Ｔ３１の長さＬ１と同様に、角部ＣＰ２から離れた側面Ｓ３１の付近に形成される空乏層ＤＰＬの幅よりも長い。

【0085】

以上、本発明を上記実施の形態に基づいて具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

【0086】

例えば、上記実施の形態では、半導体基板１はｎ型であり、トランジスタはｎ型のＭＯＳＦＥＴであったが、ｐ型の半導体基板を用いることもできる。その場合、半導体基板上に形成される各不純物領域の導電型を反対にすることで、ｐ型のＭＯＳＦＥＴを構成できる。

【符号の説明】

【0087】

１ ｎ型の半導体基板
２ ｎ^－型のエピタキシャル層
３ ｐ^－型のボディ領域
４ ｐ型の拡散領域
５ ｎ型のソース領域
６ 層間絶縁膜
７ ソース電極
８ 裏面電極
９ａ 負のトラップ層
９ｂ 正のトラップ層
１０ ｎ型の電流拡散領域
１１ ｐ型の電界緩和領域
１２ 絶縁膜
ＣＨ チャネル領域
ＣＰ１、ＣＰ２ 角部
ＤＰＬ 空乏層
ＧＥ ゲート電極
ＧＩ ゲート絶縁膜
ＩＶＬ 反転層
Ｓ１～Ｓ４、Ｓ３１、Ｓ４１ 側面
ＳＰ 特殊部
Ｔ３１、Ｔ４１ 上面
ＴＲ トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】