特許7576449IP Force 特許公報全文掲載

技術分野

メモリシステム

発明が解決しようとする課題[発明の詳細な説明]から抜粋

一つのメモリコントローラとメモリチップとの間のデータ転送の周波数を高くしたメモリシステムを提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

一つの実施形態によれば、メモリシステムは、メモリチップと、メモリチップを制御するメモリコントローラと、を備える。メモリコントローラは、ライト動作では、第1クロックに同期した第1タイミング信号と、第1タイミング信号に同期した第1データとをメモリチップに転送する。メモリコントローラは、リード動作では、第1クロックの周波数と異なる周波数の第2クロックに少なくとも同期した第2タイミング信号をメモリチ・・・ 続きを知財ポータルサイト IP Force にログインして見る

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 図1は、ホストと接続された実施形態のメモリシステムの構成の一例を示す模式的な図である。
【図2】 図2は、実施形態のチャネルの構成の一例を示す模式的な図である。
【図3】 図3は、実施形態のライト動作においてNANDコントローラとメモリチップとの間で転送される信号の一部を説明するための図である。
【図4】 図4は、実施形態のリード動作においてNANDコントローラとメモリチップとの間で転送される信号の一部を説明するための図である。
【図5】 図5は、実施形態のNANDコントローラおよびメモリチップのより詳細な構成の一例を示す模式的な図である。
【図6】 図6は、リード動作における実施形態のメモリシステムの動作を説明するためのタイミングチャートである。

代表図 図1本件の代表的な図

1 メモリシステム、2 ホスト、100 メモリコントローラ、110 CPU、120 ホストI/F、130 RAM、131 ライトバッファ、132 リードバッファ、140 NANDコントローラ、151 WPLL、152 RPLL、153 NANDコマンドシーケンス制御回路、154 Cmd/Adr制御回路、155 DQ/DQS送信回路、156 DQ/DQS受信回路、157 第1REn送信回路、158 第2REn送信回路、159 ライトデータパス、160 リードデータパス、161 第1タイマ、162 第2タイマ、163 切り替え回路、164 IO端子、165 IO端子、225 IO端子、226 IO端子、200 NANDメモリ、210 メモリチップ、221 制御回路、222 メモリセルアレイ、223 データレジスタ、224 デューティ補正回路。

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