特許 7576521 仮想開発環境装置、方法および記録媒体

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-23

(45)【発行日】2024-10-31

(54)【発明の名称】仮想開発環境装置、方法および記録媒体

(51)【国際特許分類】

   G06F 11/36 20060101AFI20241024BHJP

   G06F 8/35 20180101ALI20241024BHJP

【ＦＩ】

G06F11/36 164

G06F8/35

【請求項の数】 12

(21)【出願番号】P 2021116022

(22)【出願日】2021-07-13

(65)【公開番号】P2023012395

(43)【公開日】2023-01-25

【審査請求日】2023-12-21

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】井上 庸

(72)【発明者】

【氏名】佐藤 光一

【審査官】久々宇 篤志

(56)【参考文献】

【文献】特開２００８－２６９０２２（ＪＰ，Ａ）

【文献】特開２０２１－０４３７４９（ＪＰ，Ａ）

【文献】伊藤 康宏 ほか，Ｖｉｒｔｕａｌ ＨＩＬＳ：システム全体仮想化による、組込みソフト検証の高効率化，情報処理学会研究報告２０１１Ａｐｒｉｌ，日本，一般社団法人情報処理学会，2011年04月15日

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １１／３６

Ｇ０６Ｆ ８／３５

(57)【特許請求の範囲】

【請求項1】

ＭＩＬＳモデルのシミュレーションと仮想ＥＣＵのシミュレーションとが共同してｖＨＩＬＳを行う仮想開発環境装置であって、
中央処理装置と第一のメモリとを含む処理実行ユニットと、
入力ポートおよび出力ポートを含むコントローラブロックと前記コントローラブロックの制御対象であるプラントブロックとを含む前記ＭＩＬＳモデルと、前記ＭＩＬＳモデル内のコントローラブロックを特定するための第一設定情報と、前記仮想ＥＣＵのシミュレーションの実行の際に利用される前記コントローラブロックの機能を実現するプログラムと、前記仮想ＥＣＵにおいて使用可能なＩ／Ｏポートのリストが記載された第二設定情報と、を記憶する第二のメモリと、を備え、
前記処理実行ユニットは、
前記第一設定情報に基づいて前記ＭＩＬＳモデル内のコントローラブロックを特定し、
前記特定したコントローラブロックの前記入力ポートおよび前記出力ポートに、前記入力ポートおよび前記出力ポートと前記仮想ＥＣＵのＩ／Ｏポートとを接続するためのブリッジを配置し、
前記第二設定情報に基づいて前記ブリッジと前記仮想ＥＣＵのＩ／Ｏポートを接続するよう構成される、
仮想開発環境装置。

【請求項2】

請求項１の仮想開発環境装置において、
前記仮想ＥＣＵのＩ／Ｏポートは入力用Ｉ／Ｏポートと出力用Ｉ／Ｏポートを備え、
前記処理実行ユニットは、
前記特定されたコントローラブロックの前記入力ポートおよび前記出力ポートの位置を第一結果情報として生成し、
前記第一結果情報に基づいて前記出力ポートおよび前記入力ポートに前記ブリッジを配置した第二モデルを生成し、
前記第二設定情報および前記第二モデルに基づいて前記仮想ＥＣＵのＩ／Ｏポートに前記入力ポートまたは前記出力ポートを対応付けた第二結果情報を生成し、
前記第一結果情報および第二結果情報に基づいて前記ブリッジにおける前記入力ポートおよび出力ポートと前記入力用Ｉ／Ｏポートおよび前記出力用Ｉ／Ｏポートとをそれぞれ接続したｖＨＩＬＳモデルを生成するよう構成される、
仮想開発環境装置。

【請求項3】

請求項２の仮想開発環境装置において、
前記処理実行ユニットは、
前記第一設定情報に基づいて前記コントローラブロックのブロック名を取得し、前記ＭＩＬＳモデル内の全てのブロックのブロック名を取得し、
前記取得したブロック名に基づいて前記ＭＩＬＳモデル内のコントローラブロックを検索して特定するよう構成される、
仮想開発環境装置。

【請求項4】

請求項３の仮想開発環境装置において、
前記処理実行ユニットは、
前記第一結果情報から前記コントローラブロックの出力ポート情報を取得し、
取得した出力ポート情報に基づいて前記コントローラブロックの前記出力ポートに入力ブリッジを配置し、
前記第一結果情報から前記コントローラブロックの入力ポート情報を取得し、
取得した入力ポート情報に基づいて前記コントローラブロックの前記入力ポートに出力ブリッジを配置し、
前記コントローラブロック内の前記入力ブリッジおよび前記出力ブリッジ以外のブロックを削除して、前記第二モデルを生成するよう構成される、
仮想開発環境装置。

【請求項5】

請求項４の仮想開発環境装置において、
前記処理実行ユニットは、前記第二設定情報および前記第二モデルに基づいて、前記仮想ＥＣＵの入力用Ｉ／Ｏポートに前記入力ポートを対応付けると共に、前記仮想ＥＣＵの出力用Ｉ／Ｏポートに前記出力ポートを対応付けて、前記第二結果情報を生成するよう構成される、
仮想開発環境装置。

【請求項6】

請求項５の仮想開発環境装置において、
前記処理実行ユニットは、
前記第二モデルおよび前記第二結果情報から入力用Ｉ／Ｏポート情報および入力ポート名を取得し、
前記取得した入力用Ｉ／Ｏポート情報および入力ポート名に基づいて前記出力ブリッジにおける前記入力ポートと前記入力用Ｉ／Ｏポートとを接続し、
前記第二モデルおよび前記第二結果情報から出力用Ｉ／Ｏポート情報および出力ポート名を取得し、
前記取得した出力用Ｉ／Ｏポート情報および出力ポート名に基づいて前記入力ブリッジにおける前記出力ポートと前記出力用Ｉ／Ｏポートとを接続して、
前記ｖＨＩＬＳモデルを生成するよう構成される、
仮想開発環境装置。

【請求項7】

請求項５の仮想開発環境装置において、
前記処理実行ユニットは、
前記仮想ＥＣＵのＩ／Ｏポートと前記入力ポートまたは前記出力ポートとを対応付けた対応付け情報を取得し、
前記対応付け情報に基づいてＩ／Ｏポートの初期化設定を行うドライバコードを生成するよう構成される、
仮想開発環境装置。

【請求項8】

請求項７の仮想開発環境装置において、
前記対応付け情報は、前記入力ポートに対応付けた入力用Ｉ／Ｏポートの名称および前記出力ポートに対応付けた出力用Ｉ／Ｏポートの名称であり、
前記処理実行ユニットは、
前記入力用Ｉ／Ｏポートの名称に基づいて前記入力用Ｉ／Ｏポートの初期化設定を行う入力用ドライバコードを生成し、
前記出力用Ｉ／Ｏポートの名称に基づいて前記出力用Ｉ／Ｏポートの初期化設定を行う出力用ドライバコードを生成するよう構成される、
仮想開発環境装置。

【請求項9】

請求項２の仮想開発環境装置において、
前記処理実行ユニットは、
前記第二設定情報および前記第二モデルに基づいて、前記仮想ＥＣＵの入力用Ｉ／Ｏポートに前記入力ポートを対応付け、
前記仮想ＥＣＵの出力用Ｉ／Ｏポートの数が前記出力ポートの数よりも少ない場合、仮想ＥＣＵを追加し、
前記第二設定情報および前記第二モデルに基づいて、前記仮想ＥＣＵの出力用Ｉ／Ｏポートおよび追加した前記仮想ＥＣＵの出力用Ｉ／Ｏポートに前記出力ポートを対応付け、
前記第二結果情報を生成するよう構成される、
仮想開発環境装置。

【請求項10】

請求項９の仮想開発環境装置において、
前記第二のメモリは、さらに、前記仮想ＥＣＵのＩ／Ｏポートに優先的に接続する出力ポートを特定する第三設定情報を記憶し、
前記処理実行ユニットは、
前記第二設定情報、前記第二モデルおよび第三設定情報に基づいて、前記仮想ＥＣＵの出力用Ｉ／Ｏポートおよび追加した前記仮想ＥＣＵの出力用Ｉ／Ｏポートに前記出力ポートを対応付けて、前記第二結果情報を生成するよう構成される、
仮想開発環境装置。

【請求項11】

中央処理装置とメモリとを備え、ＭＩＬＳモデルのシミュレーションと仮想ＥＣＵのシムレーションとが共同してｖＨＩＬＳを行う仮想開発環境装置において実行される方法であって、
前記メモリは、入力ポートおよび出力ポートを含むコントローラブロックと前記コントローラブロックの制御対象であるプラントブロックとを含む前記ＭＩＬＳモデルと、前記ＭＩＬＳモデル内のコントローラブロックを特定するための第一設定情報と、前記仮想ＥＣＵのシミュレーションの実行の際に利用される前記コントローラブロックの機能を実現するプログラムと、前記仮想ＥＣＵにおいて使用可能なＩ／Ｏポートのリストが記載された第二設定情報と、を記憶し、
前記第一設定情報に基づいて前記ＭＩＬＳモデル内のコントローラブロックを特定し、
前記特定したコントローラブロックの前記入力ポートおよび前記出力ポートに、前記入力ポートおよび前記出力ポートと前記仮想ＥＣＵのＩ／Ｏポートとを接続するためのブリッジを配置し、
前記第二設定情報に基づいて前記ブリッジと前記仮想ＥＣＵのＩ／Ｏポートを接続する方法。

【請求項12】

中央処理装置とメモリとを備え、ＭＩＬＳモデルのシミュレーションと仮想ＥＣＵのシムレーションとが共同してｖＨＩＬＳを行う仮想開発環境装置において実行されるプログラムを非一時的に記録し、コンピュータ読み取り可能な記録媒体であって、
前記メモリは、入力ポートおよび出力ポートを含むコントローラブロックと前記コントローラブロックの制御対象であるプラントブロックとを含む前記ＭＩＬＳモデルと、前記ＭＩＬＳモデル内のコントローラブロックを特定するための第一設定情報と、前記仮想ＥＣＵのシミュレーションの実行の際に利用される前記コントローラブロックの機能を実現するプログラムと、前記仮想ＥＣＵにおいて使用可能なＩ／Ｏポートのリストが記載された第二設定情報と、を記憶し、
前記第一設定情報に基づいて前記ＭＩＬＳモデル内のコントローラブロックを特定する手順と、
前記特定したコントローラブロックの前記入力ポートおよび前記出力ポートに、前記入力ポートおよび前記出力ポートと前記仮想ＥＣＵのＩ／Ｏポートとを接続するためのブリッジを配置する手順と、
前記第二設定情報に基づいて前記ブリッジと前記仮想ＥＣＵのＩ／Ｏポートを接続する手順とを実行させるプログラムを記録する記録媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は仮想開発環境装置に関する。本開示は、例えば、ｖＨＩＬＳ（Virtual Hardware In the Loop Simulation）と呼ばれる仮想環境を用いる仮想開発環境装置に適用可能である。

【背景技術】

【0002】

ＥＣＵ（Electronic Control Unit）等の制御装置のソフトウェアの開発ではＭＢＤ（Model Based Development）が広まっている。制御システム開発においては、ＭＡＴＬＡＢ（登録商標）／ｓｈｉｍｕｌｉｎｋ（登録商標）等のＣＡＥ（Computer Aided Engineering）ツールを用いて、制御装置と制御対象の機能がモデル化される。ＭＢＤは、それらのモデルを実行可能な仕様書として用いることで、製品ライフサイクル全般に渡った品質向上と開発効率向上を目指した開発手法である。また、ＭＢＤはＶ字開発プロセスと呼ばれる開発プロセスに沿って実行される。

【0003】

Ｖ字開発プロセスの中には、コンピュータシミュレーションが重要な役割を担う工程として、ＭＩＬＳ（Model In the Loop Simulation）およびＨＩＬＳ（Hardware In the Loop Simulation）などがある。ＭＩＬＳでは、制御装置の機能およびプラントと呼ばれる制御対象の機能をモデル化した上でこれらを結合したＭＩＬＳモデルの検証が行われる。ＨＩＬＳは実装対象のＥＣＵを用いたシミュレーションである。ＨＩＬＳにおいては、ＥＣＵの実機にプラントのモデルを組み合わせて、ＥＣＵの検証が行われる。

【0004】

ＨＩＬＳの性能検証においてＥＣＵの性能が未達であることが判明した場合、再度、ＥＣＵの設計を行う必要がある。ＥＣＵの再設計には、作業工数を要する。そこで、ＨＩＬＳに代えてｖＨＩＬＳが用いられている。ｖＨＩＬＳは実装対象のＥＣＵのモデル（仮想ＥＣＵ）を用いてＨＩＬＳを仮想化したシミュレーションである。ｖＨＩＬＳ環境では、ＭＩＬＳから生成されたソフトウェアコードが使用され、仮想ＥＣＵシミュレーションツールを用いて検証が行われる。これにより、再設計に戻る作業工数が削減される。

【0005】

特開２０１８－８１４００号公報には次のことが開示されている。開発対象であるＥＣＵの仮想デバイスモデル（仮想ＥＣＵ）とＥＣＵのシステムテストプログラムとを用いて、ＥＣＵのシステム制御アプリケーションプログラムの開発およびその検証が行われる。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２０１８－８１４００号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ＭＩＬＳからｖＨＩＬＳ環境を構築する作業は手作業であり、再設計の工数は依然として残っている。ＣＡＥツールと仮想ＥＣＵシミュレーションツールとの接続には、ブリッジが必要となる。ユーザは手動でこのブリッジをＭＩＬＳモデルに配置する必要がある。また、配置したブリッジに仮想ＥＣＵのＩ／Ｏ（Input / Output）ポートの信号線を接続する設定をユーザが手動で行う必要がある。

【0008】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0009】

本開示のうち代表的なものの概要を簡単に説明すれば次の通りである。すなわち、仮想開発環境装置はｖＨＩＬＳ環境構築ツールを備え、ｖＨＩＬＳを行う上で必要となるブリッジの配置とブリッジの接続設定を自動で行う。

【図面の簡単な説明】

【0010】

【図1】図１はｖＨＩＬＳ環境を説明する図である。

【図2】図２はＣＡＥツールと仮想ＥＣＵシミュレーションツールとを接続するブリッジを説明する図である。

【図3】図３は比較例における仮想開発環境装置の構成例を示す図である。

【図4】図４は第一実施例における仮想開発環境装置の構成例を示す図である。

【図5】図５は図４に示されるｖＨＩＬＳ環境構築ツールの構成および処理を説明するための図である。

【図6】図６は第二実施例における仮想開発環境装置の構成例を示す図である。

【図7】図７は図６に示されるｖＨＩＬＳ環境構築ツールの構成および処理を説明するための図である。

【図8】図８は第三実施例におけるＭＩＬＳモデルの構成を示す図である。

【図9】図９は図８に示されるＭＩＬＳモデルにおいて出力用Ｉ／Ｏポートが不足する場合のｖＨＩＬＳの構成例を示す図である。

【図10】図１０は第三実施例におけるｖＨＩＬＳ環境を説明する図である。

【図11】図１１は第三実施例における仮想開発環境装置の構成例を示す図である。

【図12】図１２は図１１に示されるｖＨＩＬＳ環境構築ツールの構成および処理を説明するための図である。

【図13】図１３は図１２に示されるＩ／Ｏポート設定部の処理を示すフローチャートである。

【図14】図１４は図１２に示されるＩ／Ｏポート設定部の処理を示すフローチャートである。

【図15】図１５は図８に示されるＭＩＬＳモデルにおいて入力用Ｉ／Ｏポートが不足する場合のｖＨＩＬＳの構成例を示す図である。

【図16】図１６は図８に示されるＭＩＬＳモデルに対応する第三実施例の変形例におけるｖＨＩＬＳの構成例を示す図である。

【図17】図１７は第三実施例の変形例における仮想開発環境装置の構成例を示す図である。

【図18】図１８は図１７に示されるｖＨＩＬＳ環境構築ツールの構成および処理を説明するための図である。

【図19】図１９は図１７に示されるＩ／Ｏポート設定部の処理を示すフローチャートである。

【図20】図２０は図１７に示されるＩ／Ｏポート設定部の処理を示すフローチャートである。

【発明を実施するための形態】

【0011】

以下、実施形態、実施例および変形例について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明を省略することがある。

【0012】

まず、ＭＩＬＳ環境からｖＨＩＬＳ環境を構築する作業について図１および図２を用いて説明する。

【0013】

ＭＩＬＳ環境では、制御装置の機能およびプラントと呼ばれる制御対象の機能をモデル化した上でこれらを結合したＭＩＬＳモデルが作成される。そして、ＣＡＥツール（ＣＡＥ＿Ｔ）を用いて、ＭＩＬＳモデルをシミュレーションしてＭＩＬＳモデルの検証が行われる。例えば、図１に示されるように、ＭＩＬＳモデルは制御を実装したコントローラブロック（ＣＮＴＲ）と制御対象のプラントブロック（ＰＬＮＴ）と遅延ブロック（ＤＬＹ）との三つのブロックを有する。また、これら三つのブロックはループシミュレーション（Loop Simulation）を実現するため、それぞれの入出力は相互に信号線で環状に接続されている。

【0014】

ｖＨＩＬＳ環境では、ＣＡＥツール（ＣＡＥ＿Ｔ）と仮想ＥＣＵシミュレーションツール（ｖＥＣＵ＿ＳＴ）とが接続され、ＣＡＥツール（ＣＡＥ＿Ｔ）と仮想ＥＣＵシミュレーションツール（ｖＥＣＵ＿ＳＴ）とが共同してシミュレーションを行う。そのため、ＭＩＬＳモデルと仮想ＥＣＵシミュレーションツール（ｖＥＣＵ＿ＳＴ）とを接続するためのブリッジ（ＢＲＤＧ）が作成される。そして、そのブリッジ（ＢＲＤＧ）をＭＩＬＳモデルのコントローラブロック（ＣＮＴＲ）と置き換えてｖＨＩＬＳモデルが作成される。また、検証済みのＭＩＬＳモデルのコントローラブロック（ＣＮＴＲ）から生成されたソフトウエアプログラム（コントローラブロックの機能を実現するプログラム）のソースコードがビルドされる。そして、ビルドされたロードモジュールが仮想ＥＣＵシミュレーションツール（ｖＥＣＵ＿ＳＴ）にダウンロードされ、仮想ＥＣＵのシミュレーションの際に利用される。

【0015】

図２に示されるように、仮想ＥＣＵシミュレーションツール（ｖＥＣＵ＿ＳＴ）により検証が行われる仮想ＥＣＵ（ｖＥＣＵ）は、ダウンロードされたロードモジュールを格納するＲＯＭ（Read Only Memory）、入力用Ｉ／Ｏポート（Ｉ１）および出力用Ｉ／Ｏポート（Ｏ１）等を有する。図１に示されるブリッジ（ＢＲＤＧ）は出力ブリッジおよび入力ブリッジにより構成される。図２に示されるように、出力ブリッジはコントローラブロックの入力ポート（ｉｎ１）と仮想ＥＣＵ（ｖＥＣＵ）への入力に用いる入力用Ｉ／Ｏポート（Ｉ１）とを接続するものである。そして、入力ブリッジはコントローラブロック（ＣＮＴＲ）の出力ポート（ｏｕｔ１）と仮想ＥＣＵ（ｖＥＣＵ）からの出力に用いる出力用Ｉ／Ｏポート（Ｏ１）とを接続するものである。

【0016】

続いて、本実施形態を明確するため、比較例における仮想開発環境装置の構成について図３を用いて説明する。

【0017】

比較例における仮想開発環境装置１００は、ＣＰＵ（中央処理装置）１１０、主記憶装置１２０、補助記憶装置１３０およびそれらを接続するバス（ＢＵＳ）１４０を有する。主記憶装置１２０はＣＡＥツール（ＣＡＥ＿Ｔ）１２１、ビルドツール（ＢＵＩＬＤ＿Ｔ）１２２および仮想ＥＣＵシミュレーションツール（ｖＥＣＵ＿ＳＴ）１２３を格納する。補助記憶装置１３０はｖＨＩＬＳモデルおよびソースコード一式（ｃ１）を格納する。

【0018】

ＣＡＥツール１２１はＭＩＬＳモデルまたはｖＨＩＬＳモデルを使用してシミュレーションを行うツールである。仮想ＥＣＵシミュレーションツール１２３は仮想ＥＣＵ（ｖＥＣＵ）をシミュレーションするツールである。

【0019】

ユーザはソースコード一式（ｃ１）を用意して補助記憶装置１３０に格納する。ソースコード一式（ｃ１）は、ＭＩＬＳモデルから生成された、仮想ＥＣＵ（ｖＥＣＵ）において動作させるアプリケーションプログラムのソースコード（ｃ１１）および入力用および出力用Ｉ／Ｏポートの初期化設定を行うドライバのソースコード（ｃ１２，ｃ１３）を含む。ビルドツール１２２はソースコード一式（ｃ１）からロードモジュール（ｃ２）を生成する。また、ユーザはｖＨＩＬＳモデルを用意して補助記憶装置１３０に格納する。

【0020】

比較例における仮想開発環境装置においては、ユーザは手動によりブリッジ（ＢＲＤＧ）をＭＩＬＳモデルに配置する必要がある。さらに、ユーザは手動によりブリッジ（ＢＲＤＧ）に仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートの信号線の接続を設定する必要がある。ユーザは、これらの作業を行って、ｖＨＩＬＳモデルを作成し、補助記憶装置１３０に格納する。

【0021】

続いて、実施形態について以下説明する。実施形態における仮想開発環境装置は、比較例に対して新たにｖＨＩＬＳ環境構築ツールを有する。そして、ユーザは新たにコントローラブロック（ＣＮＴＲ）の第一設定情報としてのブロック名情報と第二設定情報としてのＩ／Ｏポート情報を用意する。ｖＨＩＬＳ環境構築ツールはブリッジ（ＢＲＤＧ）の配置とブリッジ（ＢＲＤＧ）の接続設定を自動で行う。

【0022】

このように、実施形態は、コントローラブロック（ＣＮＴＲ）のブロック名情報とＩ／Ｏポート情報とに基づいてブリッジ（ＢＲＤＧ）を配置し、ブリッジ（ＢＲＤＧ）の設定を行うまでを形式的に一つにまとめ自動で行えるようにする。これにより、ＣＡＥツール（ＣＡＥ＿Ｔ）と仮想ＥＣＵシミュレーションツール（ｖＥＣＵ＿ＳＴ）を接続したｖＨＩＬＳ環境が自動構築され得る。ユーザにとってはブリッジ（ＢＲＤＧ）の配置と設定に要する時間が削減され得る。また、ＭＩＬＳモデルの変更により使用する信号線の増減があった場合にも、ブリッジ（ＢＲＤＧ）の配置変更と再設定に要する時間が削減され得る。

【0023】

以下、実施形態の具体例について第一実施例、第二実施例および第三実施例を用いて説明する。

【実施例1】

【0024】

第一実施例における仮想開発環境装置の構成について図４を用いて説明する。

【0025】

仮想開発環境装置１００は、ＣＰＵ１１０、第一のメモリとしての主記憶装置１２０、第二のメモリとしての補助記憶装置１３０およびそれらを接続するバス１４０を有する。ＣＰＵ１１０および主記憶装置１２０は処理実行ユニットを構成する。仮想開発環境装置１００は、各種の入力装置、ディスプレイおよび通信インターフェイス等を含む構成であってもよい。各種の入力装置は、仮想開発環境装置１００への操作入力を受け付ける装置である。各種の入力装置は、例えば、キーボード、ボタンおよびマウスである。ディスプレイは各種情報を表示する装置である。通信インターフェイスは各種データを外部の装置との間で通信する装置である。

【0026】

仮想開発環境装置１００は、例えば、ディスプレイを備える据置型のパーソナルコンピュータである。ただし、仮想開発環境装置１００は、これに限られず、後述する機能を有する装置であればよい。仮想開発環境装置１００は、例えば、ラップトップ型のパーソナルコンピュータ等であってもよい。

【0027】

ＣＰＵ１１０は補助記憶装置１３０にインストールされているＯＳ（Operating System）およびアプリケーションプログラムを含む各種プログラムを読み出す。そして、ＣＰＵ１１０は読み出したプログラムを主記憶装置１２０に展開しつつ実行する。

【0028】

主記憶装置１２０は、典型的には、ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）などの揮発性記憶媒体である。主記憶装置１２０は、ＣＰＵ１１０によって実行されるＯＳを含む各種プログラムのコードの他、各種プログラムの実行に必要な各種ワークデータを保持する。補助記憶装置１３０は、ハードディスクまたはＳＳＤ（Solid State Drive）などの不揮発性記憶媒体である。補助記憶装置１３０はＯＳを含む各種プログラムの他、各種設計情報などを保持する。なお、主記憶装置１２０および補助記憶装置１３０をメモリと総称する場合がある。

【0029】

ＣＡＥツール（ＣＡＥ＿Ｔ）１２１、ビルドツール（ＢＵＩＬＤ＿Ｔ）１２２、仮想ＥＣＵシミュレーションツール（ｖＥＣＵ＿ＳＴ）１２３およびｖＨＩＬＳ環境構築ツール（ｖＨＩＬＳ＿ＥＣＴ）１２４は主記憶装置１２０および補助記憶装置１３０に格納されるソフトウエアプログラムである。なお、図４においては、各ツールは実行時の格納状態が示されている。

【0030】

ＣＡＥツール１２１はＭＩＬＳモデルまたはｖＨＩＬＳモデルを使用してシミュレーションを行うツールである。ビルドツール１２２はビルドを構成するタスク（解析、コンパイル、リンク、テスト実行など）を個別に定義しそれを実行するツールである。ビルドツール１２２はソースコード（ｃ１）からロードモジュール（ｃ２）を生成する。仮想ＥＣＵシミュレーションツール１２３は仮想ＥＣＵ（ｖＥＣＵ）をシミュレーションするツールである。ｖＨＩＬＳ環境構築ツール１２４はｖＨＩＬＳの環境を構築するツールである。ｖＨＩＬＳ環境構築ツール１２４はＭＩＬＳモデル解析部Ａ１を有する。

【0031】

ｖＨＩＬＳ環境構築ツール１２４による処理に先立って、ユーザはＣＡＥツール１２１上で動作するＭＩＬＳモデル（ｍ１）を用意して補助記憶装置１３０に格納する。上述したように、ＭＩＬＳモデル（ｍ１）は制御を実装したコントローラブロック（ＣＮＴＲ）および制御対象のプラントブロック（ＰＬＮＴ）等を有している。

【0032】

また、ユーザは第一設定情報（ａ１）および第二設定情報（ａ２）を用意して補助記憶装置１３０に格納する。第一設定情報（ａ１）は、、ＭＩＬＳモデル（ｍ１）に含まれるブロックのうちコントローラブロック（ＣＮＴＲ）に付けられた名称であり、コントローラブロック（ＣＮＴＲ）のブロック名情報である。第二設定情報（ａ２）は、仮想ＥＣＵ（ｖＥＣＵ）において使用可能なＩ／Ｏポートのリストが記載されたＩ／Ｏポート情報である。

【0033】

さらに、ユーザはソースコード一式（ｃ１）を用意して補助記憶装置１３０に格納する。ソースコード一式（ｃ１）は、アプリコード（ｃ１１）、入力用Ｉ／Ｏポートのドライバ（ｃ１２）および出力用Ｉ／Ｏポートのドライバ（ｃ１３）を含む。アプリコード（ｃ１１）は仮想ＥＣＵ（ｖＥＣＵ）において動作させるアプリケーションプログラムのソースコードである。アプリコード（ｃ１１）はＭＩＬＳモデルから生成される。入力用Ｉ／Ｏポートのドライバ（ｃ１２）は仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートの初期化設定を行うものである。例えば、ドライバ（ｃ１２）は仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートを入力用Ｉ／Ｏポートとして使用する設定を行う。出力用Ｉ／Ｏポートのドライバ（ｃ１３）は仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートの初期化設定を行うものである。例えば、ドライバ（ｃ１３）は仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートを出力用Ｉ／Ｏポートとして使用する設定を行う。ドライバ（ｃ１２）およびドライバ（ｃ１３）はユーザが作成する。ビルドツール１２２はソースコード一式（ｃ１）からロードモジュール（ｃ２）を生成する。

【0034】

ｖＨＩＬＳ環境構築ツール１２４の構成および処理について図５を用いて説明する。

【0035】

ＭＩＬＳモデル解析部Ａ１は、モデル解析部Ａ１－１、ブリッジ配置部Ａ１－２、Ｉ／Ｏポート設定部Ａ１－３およびブリッジ・ポート接続部Ａ１－４を有している。

【0036】

ＭＩＬＳモデル解析部Ａ１の処理について図５を用いて説明する。

【0037】

（モデル解析部Ａ－１）
モデル解析部Ａ１－１は、補助記憶装置１３０からＭＩＬＳモデル（ｍ１）および第一設定情報（ａ１）を読み込む。そして、モデル解析部Ａ１－１は、第一設定情報（ａ１）からコントローラブロック（ＣＮＴＲ）のブロック名称を取得する。次に、モデル解析部Ａ１－１は、ＭＩＬＳモデル（ｍ１）を解析し、ＭＩＬＳモデル（ｍ１）に含まれる全てのブロックの名称を取得する。モデル解析部Ａ１－１は、取得した全てのブロックの名称からコントローラブロック（ＣＮＴＲ）のブロック名称と一致するものを検索し、コントローラブロック（ＣＮＴＲ）を特定する。モデル解析部Ａ１－１は、コントローラブロック（ＣＮＴＲ）の入力ポートおよび出力ポートの位置を特定し、その位置を第一結果情報（ｂ１）として主記憶装置１２０に出力する。第一結果情報（ｂ１）はブリッジ（ＢＲＤＧ）の配置位置の情報である。

【0038】

（ブリッジ配置部Ａ１－２）
ブリッジ配置部Ａ１－２は、補助記憶装置１３０からＭＩＬＳモデル（ｍ１）および第一結果情報（ｂ１）を読み込む。そして、ブリッジ配置部Ａ１－２は、第一結果情報（ｂ１）からコントローラブロック（ＣＮＴＲ）の出力ポート情報を取得し、ブリッジ（ＢＲＤＧ）の配置位置であるコントローラブロック（ＣＮＴＲ）の出力ポートに出力ブリッジを配置する。ブリッジ配置部Ａ１－２は、第一結果情報（ｂ１）コントローラブロック（ＣＮＴＲ）の入力ポート情報を取得し、ブリッジ（ＢＲＤＧ）の配置位置であるコントローラブロック（ＣＮＴＲ）の入力ポートに入力ブリッジを配置する。ブリッジ配置部Ａ１－２は、コントローラブロック（ＣＮＴＲ）内のブリッジ（ＢＲＤＧ）以外のブロックを削除する。これにより、ブリッジ（ＢＲＤＧ）を配置したＭＩＬＳモデルが生成される。ブリッジ配置部Ａ１－２は、ブリッジ（ＢＲＤＧ）が配置されたＭＩＬＳモデルを第二モデル（ｍ２）として主記憶装置１２０に出力する。

【0039】

（Ｉ／Ｏポート設定部Ａ１－３）
Ｉ／Ｏポート設定部Ａ１－３は、主記憶装置１２０から第二モデル（ｍ２）を読み込む。そして、Ｉ／Ｏポート設定部Ａ１－３は補助記憶装置１３０から第二設定情報（ａ２）を読み込み、仮想ＥＣＵ（ｖＥＣＵ）の使用可能なＩ／Ｏポートの情報を取得する。Ｉ／Ｏポート設定部Ａ１－３は、仮想ＥＣＵ（ｖＥＣＵ）の使用可能なＩ／Ｏポートにコントローラブロック（ＣＮＴＲ）の全ての入力ポートと出力ポートの１対１の対応付けを行う。すなわち、Ｉ／Ｏポート設定部Ａ１－３は、仮想ＥＣＵ（ｖＥＣＵ）の入力用Ｉ／Ｏポートにコントローラブロック（ＣＮＴＲ）の入力ポートを対応付け、仮想ＥＣＵ（ｖＥＣＵ）の出力用Ｉ／Ｏポートにコントローラブロック（ＣＮＴＲ）の出力ポートを対応付ける。これにより、仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートとコントローラブロック（ＣＮＴＲ）の入力ポートおよび出力ポートとの対応付け情報が生成される。Ｉ／Ｏポート設定部Ａ１－３は、対応付け情報を第二結果情報（ｂ２）として主記憶装置１２０に出力する。

【0040】

（ブリッジ・ポート接続部Ａ１－４）
ブリッジ・ポート接続部Ａ１－４は、主記憶装置１２０から第二モデル（ｍ２）および第二結果情報（ｂ２）を読み込む。そして、ブリッジ・ポート接続部Ａ１－４は、ブリッジ（ＢＲＤＧ）と仮想ＥＣＵシミュレーションツール１２３を接続する。具体的は、ブリッジ・ポート接続部Ａ１－４は、第二結果情報（ｂ２）から仮想ＥＣＵ（ｖＥＣＵ）の入力用Ｉ／Ｏポートおよび出力用Ｉ／Ｏポートとコントローラブロック（ＣＮＴＲ）の入力ポートおよび出力ポートとの対応付け情報を得る。ブリッジ・ポート接続部Ａ１－４は、対応付け情報に基づいて、第二モデル（ｍ２）のブリッジ（ＢＲＤＧ）において入力用Ｉ／Ｏポートに入力ポートを対応付け、出力用Ｉ／Ｏポートに出力ポートを対応付ける。すなわち、ブリッジ・ポート接続部Ａ１－４は、仮想ＥＣＵ（ｖＥＣＵ）の入力用Ｉ／Ｏポート情報とコントローラブロック（ＣＮＴＲ）の入力ポート名を取得し、入力ブリッジの入力ポートと入力用Ｉ／Ｏポートと接続する。ブリッジ・ポート接続部Ａ１－４は、仮想ＥＣＵ（ｖＥＣＵ）の出力用Ｉ／Ｏポート情報とコントローラブロック（ＣＮＴＲ）の出力ポート名を取得し、出力ブリッジの出力ポートと出力用Ｉ／Ｏポートを接続する。これにより、ブリッジ（ＢＲＤＧ）と仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートとが対応付けされて接続されたモデルが生成される。ブリッジ・ポート接続部Ａ１－４は、対応付けが完了したモデルをｖＨＩＬＳモデル（ｍ３）として主記憶装置１２０に出力する。

【0041】

第一実施例によれば、ｖＨＩＬＳによる検証に必要となる、ブリッジ（ＢＲＤＧ）の配置とブリッジ（ＢＲＤＧ）の接続設定が自動で行われる。これにより、ユーザにとってはｖＨＩＬＳによる検証環境の構築時間（作業工数）が削減され得る。また、ｖＨＩＬＳ環境構築の自動化により、ｖＨＩＬＳ環境構築時のユーザによるミスが低減され得る。

【実施例2】

【0042】

次に、第二実施例について説明する。第二実施例では、第一実施例におけるｖＨＩＬＳ環境構築ツールにＩ／Ｏポートドライバ生成部Ａ２をさらに設けて仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートのドライバを自動生成する。

【0043】

第二実施例における仮想開発環境装置の構成について図６を用いて説明する。

【0044】

第二実施例における仮想開発環境装置１００の構成は第一実施例と同様である。ただし、主記憶装置１２０および補助記憶装置１３０に格納されるｖＨＩＬＳ環境構築ツール１２４はＭＩＬＳモデル解析部Ａ１ａおよびＩ／Ｏポートドライバ生成部Ａ２を有する。

【0045】

第二実施例におけるｖＨＩＬＳ環境構築ツール１２４の構成および処理について図７を用いて説明する。

【0046】

ＭＩＬＳモデル解析部Ａ１ａはモデル解析部Ａ１－１、ブリッジ配置部Ａ１－２、Ｉ／Ｏポート設定部Ａ１－３ａおよびブリッジ・ポート接続部Ａ１－４を有している。第二実施例におけるモデル解析部Ａ１－１、ブリッジ配置部Ａ１－２およびブリッジ・ポート接続部Ａ１－４は第一実施例と同様の構成である。そして、Ｉ／Ｏポートドライバ生成部Ａ２はドライバ生成部Ａ２－１を有している。

【0047】

第二実施例におけるモデル解析部Ａ１－１、ブリッジ配置部Ａ１－２およびブリッジ・ポート接続部Ａ１－４は第一実施例と同様の処理を行う。Ｉ／Ｏポート設定部Ａ１－３ａの処理について図７を用いて説明する。

【0048】

（Ｉ／Ｏポート設定部Ａ１－３ａ）
まず、第一実施例のＩ／Ｏポート設定部Ａ１－３と同様に、Ｉ／Ｏポート設定部Ａ１－３ａは、主記憶装置１２０から第二モデル（ｍ２）を読み込む。そして、Ｉ／Ｏポート設定部Ａ１－３ａは補助記憶装置１３０から第二設定情報（ａ２）を読み込む。そして、Ｉ／Ｏポート設定部Ａ１－３ａは、仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートにコントローラブロック（ＣＮＴＲ）の入力ポートおよび出力ポートを対応付ける。そして、Ｉ／Ｏポート設定部Ａ１－３ａは、対応付けた結果を第二結果情報（ｂ２）として主記憶装置１２０に出力する。

【0049】

次に、Ｉ／Ｏポート設定部Ａ１－３ａは、対応付けたＩ／Ｏポートの情報を第三結果情報（ｂ３）および第四結果情報（ｂ４）として主記憶装置１２０に出力する。すなわち、Ｉ／Ｏポート設定部Ａ１－３は、対応付けた入力用Ｉ／Ｏポートの名称を第三結果情報（ｂ３）として出力する。そして、Ｉ／Ｏポート設定部Ａ１－３は、対応付けた出力用Ｉ／Ｏポートの名称を第四結果情報（ｂ４）として出力する。

【0050】

（Ｉ／Ｏポートドライバ生成部Ａ２）
Ｉ／Ｏポートドライバ生成部Ａ２のドライバ生成部Ａ２－１は、主記憶装置１２０から第三結果情報（ｂ３）を読み込む。そして、ドライバ生成部Ａ２－１は入力用Ｉ／Ｏポートの名称を取得する。そして、ドライバ生成部Ａ２－１は、取得した入力用Ｉ／Ｏポートの名称に基づいて入力用にＩ／Ｏポートの初期化設定を行うドライバコードを生成する。そして、ドライバ生成部Ａ２－１は当該ドライバコードを入力用Ｉ／Ｏポートのドライバ（ｃ１２）として補助記憶装置１３０に出力する。

【0051】

ドライバ生成部Ａ２－１は、主記憶装置１２０から第四結果情報（ｂ４）を読み込む。そして、ドライバ生成部Ａ２－１は出力用Ｉ／Ｏポートの名称を取得する。そして、ドライバ生成部Ａ２－１は、取得した出力用Ｉ／Ｏポートの名称に基づいて出力用Ｉ／Ｏポートドライバの初期化設定を行うドライバコードを生成する。そして、ドライバ生成部Ａ２－１は当該ドライバコードを出力用Ｉ／Ｏポートのドライバ（ｃ１３）として補助記憶装置１３０に出力する。

【0052】

第二実施例によれば、仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートのドライバを自動作成することにより、第一実施例のようにユーザはドライバを作成する必要がなくなる。これにより、ドライバの作成工数およびユーザによるドライバ作成時のミスが削減され得る。

【実施例3】

【0053】

第一実施例および第二実施例では、ＭＩＬＳモデルの入力ポートおよび出力ポートの数に対して仮想ＥＣＵ（ｖＥＣＵ）の使用可能なＩ／Ｏポートの数が足りている場合について説明した。第三実施例では仮想ＥＣＵ（ｖＥＣＵ）の使用可能なＩ／Ｏポートの数が不足する場合について説明する。

【0054】

ＭＩＬＳモデルの入力ポートおよび出力ポートの数に対して仮想ＥＣＵ（ｖＥＣＵ）の使用可能なＩ／Ｏポートの数が不足する場合のｖＨＩＬＳの構成の方法について図８および図９を用いて説明する。

【0055】

図８に示すように、コントローラブロック（ＣＮＴＲ）は四個のプラントブロック（ＰＬＮＴ１～ＰＬＮＴ４）を制御対象としている。コントローラブロック（ＣＮＴＲ）は四個の入力ポート（ｉｎ１～ｉｎ４）および四個の出力ポート（ｏｕｔ１～ｏｕｔ４）を有する。四個の出力ポート（ｏｕｔ１～ｏｕｔ４）はそれぞれ四個のプラントブロック（ＰＬＮＴ１～ＰＬＮＴ４）の入力ポート（ｉ１～ｉ４）に接続されている。例えば、仮想ＥＣＵ（ｖＥＣＵ）の出力用Ｉ／Ｏポート数が二個であるとき、出力用Ｉ／Ｏポートが不足する。

【0056】

そこで、仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポート（ＩＯ）が不足する場合、図９に示すように、第一の仮想ＥＣＵ（ｖＥＣＵ１）に第二の仮想ＥＣＵ（ｖＥＣＵ２）およびＬＩＮ（Local Interconnect Network）バスを追加する。そして、追加した第二の仮想ＥＣＵ（ｖＥＣＵ２）のＩ／Ｏポート（ＩＯ）も併用することで、Ｉ／Ｏポートの不足を解消する。

【0057】

ここで、第一の仮想ＥＣＵ（ｖＥＣＵ１）の四つの入力用Ｉ／Ｏポート（Ｉ１～Ｉ４）は、出力ブリッジを介してコントローラブロック（ＣＮＴＲ）の四つの入力ポート（ｉｎ１～ｉｎ４）と接続される。第一の仮想ＥＣＵ（ｖＥＣＵ１）の二つの出力用Ｉ／Ｏポート（Ｏ３，Ｏ４）は、入力ブリッジを介してコントローラブロック（ＣＮＴＲ）の二つの出力ポート（ｏｕｔ３，ｏｕｔ４）と接続される。第二の仮想ＥＣＵ（ｖＥＣＵ２）の二つの出力用Ｉ／Ｏポート（Ｏ１，Ｏ２）は、入力ブリッジを介してコントローラブロック（ＣＮＴＲ）の二つの出力ポート（ｏｕｔ１，ｏｕｔ２）と接続される。

【0058】

なお、第一の仮想ＥＣＵ（ｖＥＣＵ１）において処理された二つの信号は第一の仮想ＥＣＵ（ｖＥＣＵ１）のＬＩＮの規格に従って通信制御を行うＬＩＮブロック、ＬＩＮバスおよび第二の仮想ＥＣＵ（ｖＥＣＵ２）のＬＩＮブロックを介して第二の仮想ＥＣＵ（ｖＥＣＵ２）の出力用Ｉ／Ｏポート（Ｏ１，Ｏ２）に出力される。第一の仮想ＥＣＵ（ｖＥＣＵ１）において処理された他の二つの信号は第一の仮想ＥＣＵ（ｖＥＣＵ１）の出力用Ｉ／Ｏポート（Ｏ３，Ｏ４）に出力される。

【0059】

第三実施例におけるｖＨＩＬＳ環境について図１０を用いて説明する。ｖＨＩＬＳ環境では、ＭＩＬＳモデルのコントローラブロック（ＣＮＴＲ）を第一の仮想ＥＣＵ（ｖＥＣＵ１）および第二の仮想ＥＣＵ（ｖＥＣＵ２）に置き換えてシミュレーションが行われる。そのため、コントローラブロック（ＣＮＴＲ）の入力ポート（ｉｎ１～ｉｎ４）と第一の仮想ＥＣＵ（ｖＥＣＵ１）の入力用Ｉ／Ｏポート（Ｉ１～Ｉ４）とを接続する出力ブリッジが作成される。そして、コントローラブロック（ＣＮＴＲ）の出力ポート（ｏｕｔ１，ｏｕｔ２）と第二の仮想ＥＣＵ（ｖＥＣＵ２）の出力用Ｉ／Ｏポート（Ｏ１，Ｏ２）とを接続すると共にコントローラブロック（ＣＮＴＲ）の出力ポート（ｏｕｔ３，ｏｕｔ４）と第一の仮想ＥＣＵ（ｖＥＣＵ１）の出力用Ｉ／Ｏポート（Ｏ３，Ｏ４）とを接続する入力ブリッジが作成される。

【0060】

そして、これらの出力ブリッジと入力ブリッジを合わせたブリッジ（ＢＲＤＧ）をＭＩＬＳモデルのコントローラブロック（ＣＮＴＲ）と置き換えてｖＨＩＬＳモデルが作成される。また、ＭＩＬＳモデルのコントローラブロック（ＣＮＴＲ）から生成されたソフトウエアプログラムのソースコードはビルドされて第一の仮想ＥＣＵ（ｖＥＣＵ１）のＲＯＭにダウンロードされる。ＣＡＥツール（ＣＡＥ＿Ｔ）内のｖＨＩＬＳモデルと第一の仮想ＥＣＵシミュレーションツール（ｖＥＣＵ＿ＳＴ１）内の第一の仮想ＥＣＵ（ｖＥＣＵ１）と第二の仮想ＥＣＵシミュレーションツール（ｖＥＣＵ＿ＳＴ２）内の第二の仮想ＥＣＵ（ｖＥＣＵ２）とが接続される。そして、ＣＡＥツール（ＣＡＥ＿Ｔ）と第一の仮想ＥＣＵシミュレーションツール（ｖＥＣＵ＿ＳＴ１）と第二の仮想ＥＣＵシミュレーションツール（ｖＥＣＵ＿ＳＴ２）とが共同してシミュレーションが行われる。

【0061】

第三実施例における仮想開発環境装置の構成について図１１を用いて説明する。第三実施例における仮想開発環境装置１００の構成は第一実施例と同様である。ただし、主記憶装置１２０に格納されるｖＨＩＬＳ環境構築ツール１２４はＭＩＬＳモデル解析部Ａ１ｂを有する。

【0062】

第三実施例におけるＭＩＬＳモデル解析部の構成および処理について図１２を用いて説明する。

【0063】

ＭＩＬＳモデル解析部Ａ１ｂはモデル解析部Ａ１－１、ブリッジ配置部Ａ１－２、Ｉ／Ｏポート設定部Ａ１－３ｂおよびブリッジ・ポート接続部Ａ１－４を有している。第三実施例におけるモデル解析部Ａ１－１、ブリッジ配置部Ａ１－２およびブリッジ・ポート接続部Ａ１－４は第一実施例と同様の構成である。第三実施例におけるモデル解析部Ａ１－１、ブリッジ配置部Ａ１－２およびブリッジ・ポート接続部Ａ１－４は第一実施例と同様の処理である。

【0064】

Ｉ／Ｏポート設定部Ａ１－３ｂの処理について図１３および図１４を用いて説明する。

【0065】

図１３に示すように、Ｉ／Ｏポート設定部Ａ１－３は、補助記憶装置１３０から第二設定情報（ａ２）を読み込む（ステップＳ３１）。そして、Ｉ／Ｏポート設定部Ａ１－３ｂは、主記憶装置１２０から第二モデル（ｍ２）を読み込む（ステップＳ３２）。そして、Ｉ／Ｏポート設定部Ａ１－３は、仮想ＥＣＵ（ｖＥＣＵ）の入力用Ｉ／Ｏポート１つに対しコントローラブロック（ＣＮＴＲ）の入力ポートを１つ対応付け、この対応付けを全て入力ポートに対して行う（ステップＳ３３）。

【0066】

続いて、Ｉ／Ｏポート設定部Ａ１－３は、仮想ＥＣＵ（ｖＥＣＵ）の出力用Ｉ／Ｏポートの数（Ｎｖｏｐ）とコントローラブロック（ＣＮＴＲ）の出力ポートの数（Ｎｃｏｐ）を比較する（ステップＳ３ｂ１）。

【0067】

仮想ＥＣＵ（ｖＥＣＵ）の出力用Ｉ／Ｏポートの数（Ｎｖｏｐ）が出力ポートの数（Ｎｃｏｐ）以上の場合、Ｉ／Ｏポート設定部Ａ１－３は、仮想ＥＣＵ（ｖＥＣＵ）の全ての出力用Ｉ／Ｏポートにコントローラブロック（ＣＮＴＲ）の出力ポートを１つずつ対応付ける（ステップＳ３４）。Ｉ／Ｏポート設定部Ａ１－３ｂは、対応付けた結果を第二結果情報（ｂ２）として出力する（ステップＳ３５）。なお、第一実施例におけるＩ／Ｏポート設定部Ａ１－３の処理はステップＳ３１，Ｓ３２，Ｓ３３，Ｓ３４，Ｓ３５により行われる。

【0068】

仮想ＥＣＵ（ｖＥＣＵ）の出力用Ｉ／Ｏポートの数（Ｎｖｏｐ）が出力ポートの数（Ｎｃｏｐ）より少ない場合、図１４に示すように、Ｉ／Ｏポート設定部Ａ１－３は、変数（ｍｃｕ）に１を設定し、変数（ｕａｏｐ）に使用する出力用Ｉ／Ｏポートの数（Ｎｃｏｐ）を設定する（ステップＳ３ｂ２）。そして、Ｉ／Ｏポート設定部Ａ１－３は、仮想ＥＣＵ（ｖＥＣＵ）の全ての出力用Ｉ／Ｏポートにコントローラブロック（ＣＮＴＲ）の出力ポートを１つずつ対応付ける（ステップＳ３ｂ３）。そして、Ｉ／Ｏポート設定部Ａ１－３は、対応付けた出力ポートを未対応出力ポートの対象から除外する。すなわち、Ｉ／Ｏポート設定部Ａ１－３は、変数（ｕａｏｐ）から割り当てた仮想ＥＣＵ（ｖＥＣＵ）の出力用Ｉ／Ｏポートの数（Ｎａｏｐ）を差し引く（ステップＳ３ｂ４）。

【0069】

続いて、Ｉ／Ｏポート設定部Ａ１－３は、変数（ｕａｏｐ）と「０」とを比較して対応付けが行われていない出力ポートが残っているかどうかを判断する（ステップＳ３ｂ５）。

【0070】

Ｉ／Ｏポート設定部Ａ１－３は、対応付けが行われていない出力ポートが残っている場合（ｕａｏｐ＞０）、仮想ＥＣＵ（ｖＥＣＵ）を１つ追加し、変数（ｍｃｕ）に「１」を加える（ステップＳ３ｂ６）。そして、Ｉ／Ｏポート設定部Ａ１－３は、追加した仮想ＥＣＵ（ｖＥＣＵ）の全ての出力用Ｉ／Ｏポートにコントローラブロック（ＣＮＴＲ）の出力ポートを１つずつ対応付ける（ステップＳ３ｂ３）。この処理を全ての出力ポートが出力Ｉ／Ｏポートに対応付けられるまで行う。Ｉ／Ｏポート設定部Ａ１－３は、対応付けが行われていない出力ポートがない場合（ｕａｏｐ＝０）、図１３に示すステップＳ３５に移る。

【0071】

ＭＩＬＳモデルの入力ポートの数に対して仮想ＥＣＵ（ｖＥＣＵ）の使用可能な入力用Ｉ／Ｏポートの数が不足する場合のｖＨＩＬＳの構成の方法について図８および図１５を用いて説明する。

【0072】

図８に示すように、コントローラブロック（ＣＮＴＲ）の入力ポートおよび出力ポートの数が４個ずつである場合において、仮想ＥＣＵ（ｖＥＣＵ）の入力用Ｉ／Ｏポート数が２個であるとき、入力用Ｉ／Ｏポートが不足する。

【0073】

そこで、仮想ＥＣＵ（ｖＥＣＵ）の入力用Ｉ／Ｏポートが不足した場合、図１５に示すように、第一の仮想ＥＣＵ（ｖＥＣＵ１）の他に第二の仮想ＥＣＵ（ｖＥＣＵ２）を追加する。そして、追加した第二の仮想ＥＣＵ（ｖＥＣＵ２）のＩ／Ｏポートも併用することで、Ｉ／Ｏポートの不足を解消する。

【0074】

ここで、第一の仮想ＥＣＵ（ｖＥＣＵ１）の二つの入力用Ｉ／Ｏポート（Ｉ３，Ｉ４）は、出力ブリッジを介してコントローラブロック（ＣＮＴＲ）の二つの入力ポート（ｉｎ３，ｉｎ４）と接続される。第一の仮想ＥＣＵ（ｖＥＣＵ１）の四つの出力用Ｉ／Ｏポート（Ｏ１～Ｏ４）は、入力ブリッジを介してコントローラブロック（ＣＮＴＲ）の四つの出力ポート（ｏｕｔ１～ｏｕｔ４）と接続される。第二の仮想ＥＣＵ（ｖＥＣＵ２）の二つの入力用Ｉ／Ｏポート（Ｉ１，Ｉ２）は、出力ブリッジを介してコントローラブロック（ＣＮＴＲ）の二つの入力ポート（ｉｎ１，ｉｎ２）と接続される。

【0075】

なお、第二の仮想ＥＣＵ（ｖＥＣＵ２）のＩ／Ｏポート（ＩＯ）に入力された二つの信号は第二の仮想ＥＣＵ（ｖＥＣＵ２）のＬＩＮブロック、ＬＩＮバスおよび第一の仮想ＥＣＵ（ｖＥＣＵ１）のＬＩＮブロックを介して第一の仮想ＥＣＵ（ｖＥＣＵ１）で処理される。第一の仮想ＥＣＵ（ｖＥＣＵ１）のＩ／Ｏポート（ＩＯ）に入力された二つの信号は第一の仮想ＥＣＵ（ｖＥＣＵ１）において処理される。第一の仮想ＥＣＵ（ｖＥＣＵ１）において処理された四つの信号は第一の仮想ＥＣＵ（ｖＥＣＵ１）の出力用Ｉ／Ｏポート（Ｏ１～Ｏ４）に出力される。

【0076】

Ｉ／Ｏポート設定部Ａ１－３ｂは、入力用Ｉ／Ｏポートが不足した場合も出力用Ｉ／Ｏポートが不足した場合と同様の処理を行い、第三結果情報（ｂ３）として出力する。

【0077】

第三実施例によれば、仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートの不足が発生する場合でも、自動でＩ／Ｏポートの不足を解消することができ、Ｉ／Ｏポートの不足の対応時の対応工数を削減できる。また、使用するＥＣＵの確定する前の検討において、必要になるＩ／Ｏポート数が明確になることにより、使用するＥＣＵのターゲットスペックを決めることができる。

【0078】

［第三実施例の変形例］
第三実施例では、Ｉ／Ｏポートの数が不足する場合、複数の仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートを併用する例を説明した。制御対象（プラント）が複数ある場合、特定の複数のプラントが一つのＥＣＵにより制御されることが好ましい場合がある。

【0079】

例えば、複数の制御対象が同時に動作する必要がある場合、ＥＣＵが同時に信号を出力する必要がある。そのような組み合わせや、同等・類似の制御対象が複数ある場合、配線上で近い場所に配置される可能性が高い。また、複数の制御対象において、ある制御対象を駆動させた後に、他の制御対象を駆動する、というような、制御対象に依存関係がある（制御対象に優先度がある）場合、ＥＣＵがタイミング差を維持して信号を出力する必要がある。

【0080】

本変形例では、これらの場合、一つのＥＣＵに優先的にこれらの複数の制御対象を割り当てる。

【0081】

ＭＩＬＳモデルの出力ポートの数に対して仮想ＥＣＵ（ｖＥＣＵ）の使用可能な出力用Ｉ／Ｏポートの数が不足する場合の変形例におけるｖＨＩＬＳの構成の方法について図８および図１６を用いて説明する。

【0082】

図８に示すように、コントローラブロック（ＣＮＴＲ）の入力ポートおよび出力ポートの数が４個ずつである場合において、仮想ＥＣＵ（ｖＥＣＵ）の出力用Ｉ／Ｏポート数が２個であるとき、出力用Ｉ／Ｏポートが不足する。ここで、図８において一点破線により囲まれた第二のプラントブロック（ＰＬＮＴ２）および第四のプラントブロック（ＰＬＮＴ４）は優先度を有する制御対象である。

【0083】

そこで、仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートが不足した場合、図１６に示すように、優先度を考慮して第一の仮想ＥＣＵ（ｖＥＣＵ１）に第二の仮想ＥＣＵ（ｖＥＣＵ２）およびＬＩＮバスを追加する。追加した第二の仮想ＥＣＵ（ｖＥＣＵ２）のＩ／Ｏポートも併用することで、Ｉ／Ｏポートの不足を解消することができる。

【0084】

仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートとコントローラブロック（ＣＮＴＲ）の入力ポートおよび出力ポートの対応付けの際に、例えば、ＥＣＵの近くにプラントが配置されるものを優先的に対応付ける。例えば、図１６に示すように、第二のプラントブロック（ＰＬＮＴ２）と第四のプラントブロック（ＰＬＮＴ４）とは近くに配置されるので、第二のプラントブロック（ＰＬＮＴ２）と第四のプラントブロック（ＰＬＮＴ４）とは同一の第一の仮想ＥＣＵ（ｖＥＣＵ１）により制御するようにする。第一のプラントブロック（ＰＬＮＴ１）と第三のプラントブロック（ＰＬＮＴ３）には配置の制約はないので、第二の仮想ＥＣＵ（ｖＥＣＵ２）により制御するようにする。

【0085】

ここで、第一の仮想ＥＣＵ（ｖＥＣＵ１）の四つの入力用Ｉ／Ｏポート（Ｉ１～Ｉ４）は、出力ブリッジを介してコントローラブロック（ＣＮＴＲ）の四つの入力ポート（ｉｎ１～ｉｎ４）と接続される。第一の仮想ＥＣＵ（ｖＥＣＵ１）の二つの出力用Ｉ／Ｏポート（Ｏ２，Ｏ４）は、入力ブリッジを介してコントローラブロック（ＣＮＴＲ）の二つの出力ポート（ｏｕｔ２，ｏｕｔ４）と接続される。第二の仮想ＥＣＵ（ｖＥＣＵ２）の二つの出力用Ｉ／Ｏポート（Ｏ１，Ｏ３）は、入力ブリッジを介してコントローラブロック（ＣＮＴＲ）の一つの出力ポート（ｏｕｔ１，ｏｕｔ３）と接続される。

【0086】

なお、第一の仮想ＥＣＵ（ｖＥＣＵ１）において処理された二つの信号は第一の仮想ＥＣＵ（ｖＥＣＵ１）のＬＩＮブロック、ＬＩＮバスおよび第二の仮想ＥＣＵ（ｖＥＣＵ２）のＬＩＮブロックを介して第二の仮想ＥＣＵ（ｖＥＣＵ２）の出力用Ｉ／Ｏポート（Ｏ１，Ｏ３）に出力される。第一の仮想ＥＣＵ（ｖＥＣＵ１）において処理された他の二つの信号は第一の仮想ＥＣＵ（ｖＥＣＵ１）の出力用Ｉ／Ｏポート（Ｏ２，Ｏ４）に出力される。

【0087】

本変形例における仮想開発環境装置の構成および処理について図１７を用いて説明する。本変形例における仮想開発環境装置１００の構成は第三実施例と同様である。ただし、主記憶装置１２０に格納されるｖＨＩＬＳ環境構築ツール１２４はＭＩＬＳモデル解析部Ａ１ｃを有する。また、ＭＩＬＳモデル（ｍ１）、第一設定情報（ａ１）および第二設定情報（ａ２）に加えて第三設定情報（ａ３）が補助記憶装置１３０に格納される。第三設定情報（ａ３）は一つの仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートに優先的に割り付けるプラントブロック（ＰＬＮＴ）、すなわち、コントローラブロック（ＣＮＴＲ）の出力ポートの情報であり、優先ポート情報ともいう。

【0088】

本変形例におけるＭＩＬＳモデル解析部の構成について図１８を用いて説明する。ＭＩＬＳモデル解析部Ａ１ｃはモデル解析部Ａ１－１、ブリッジ配置部Ａ１－２、Ｉ／Ｏポート設定部Ａ１－３ｃおよびブリッジ・ポート接続部Ａ１－４を有している。第三実施例の変形例におけるモデル解析部Ａ１－１、ブリッジ配置部Ａ１－２およびブリッジ・ポート接続部Ａ１－４は第三実施例と同様の構成である。

【0089】

本変形例におけるＭＩＬＳモデル解析部Ａ１ｃの処理について図１８を用いて説明する。本変形例におけるモデル解析部Ａ１－１、ブリッジ配置部Ａ１－２およびブリッジ・ポート接続部Ａ１－４は第一実施例と同様の処理である。

【0090】

Ｉ／Ｏポート設定部Ａ１－３ｃの処理について図１９および図２０を用いて説明する。

【0091】

図１９に示すように、本変形例のステップＳ３１，Ｓ３２，Ｓ３３，Ｓ３４，Ｓ３５は第三実施例の処理と同様である。また、図２０に示すように、本変形例のステップＳ３ｂ２，Ｓ３ｂ３，Ｓ３ｂ４，Ｓ３ｂ５，Ｓ３ｂ６は第三実施例の処理と同様である。以下、第三実施例とは異なる処理について説明する。

【0092】

図１９に示すように、Ｉ／Ｏポート設定部Ａ１－３は、後述するステップ３ｃ３よりも前に第三設定情報（ａ３）を読み込む。

【0093】

図２０に示すように、ステップＳ３ｂ２の後、Ｉ／Ｏポート設定部Ａ１－３は、変数（ｍｃｕ）と「１」とを比較する（ステップＳ３ｃ２）。Ｉ／Ｏポート設定部Ａ１－３は、最初の仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートへの割り付けの場合、第三設定情報（ａ３）に基づいて仮想ＥＣＵ（ｖＥＣＵ）の全出力用Ｉ／Ｏポートに未対応出力ポートを割り付ける（ステップＳ３ｃ３）。Ｉ／Ｏポート設定部Ａ１－３は、二つ目以降の仮想ＥＣＵ（ｖＥＣＵ）のＩ／Ｏポートへの割り付けの場合、仮想ＥＣＵ（ｖＥＣＵ）の全出力用Ｉ／Ｏポートに未対応出力ポートを対応付ける（ステップＳ３ｃ３）。

【0094】

例えば、複数のプラントが近接している場合、これらを同じＥＣＵでコントロールすることで、ＥＣＵ実装時の配線を短くできる。これにより、実行速度の向上等の性能を改善およびコストの低減を考慮した、Ｉ／Ｏポートの不足が解消できる。

【0095】

上述の実施例において説明したような処理を実行させるプログラムは、コンピュータに付属するＨＤＤ等の磁気ディスク、ＣＤ等の光ディスク、ＭＯ等の光磁気ディスクおよびＵＳＢメモリ等の半導体メモリなどの一時的でないコンピュータ読取り可能な記録媒体にて記録させて、プログラム製品として提供することもできる。あるいは、コンピュータに内蔵するハードディスクなどの記録媒体にて記録させて、プログラムを提供することもできる。また、ネットワークを介したダウンロードによって、プログラムを提供することもできる。

【0096】

以上、本開示者らによってなされた開示を実施形態、実施例および変形例に基づき具体的に説明したが、本開示は上記実施形態、実施例および変形例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0097】

１００・・・仮想開発環境装置
１１０・・・ＣＰＵ（中央処理装置）
１２０・・・主記憶装置（第一のメモリ）
１３０・・・補助記憶装置（第二のメモリ）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】