(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-24
(45)【発行日】2024-11-01
(54)【発明の名称】電源回路
(51)【国際特許分類】
G05F 1/56 20060101AFI20241025BHJP
【ＦＩ】
G05F1/56 310X
G05F1/56 310E
【請求項の数】
12
(21)【出願番号】P 2020178869
(22)【出願日】2020-10-26
(65)【公開番号】P2022069919
(43)【公開日】2022-05-12
【審査請求日】2023-09-11
(73)【特許権者】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】弁理士法人深見特許事務所
(72)【発明者】
【氏名】小島 友和
【審査官】今井 貞雄
(56)【参考文献】
【文献】米国特許出願公開第２０１０／０１０９４３５（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０５Ｆ １／５６
(57)【特許請求の範囲】
【請求項1】
少なくとも１つの回路ブロックに対して電源電圧を供給するための電源回路であって、前記少なくとも１つの回路ブロックに共通のメイン電源ラインと、
前記回路ブロック毎に設けられた電源ラインと、
前記回路ブロックの少なくとも一部に対応して配置される第１導電型の第１トランジスタとを備え、
前記第１トランジスタは、
前記メイン電源ラインと接続されるドレインと、
対応する前記電源ラインと接続されるソースと、
基準電圧が入力されるゲートとを有し、
前記回路ブロック及び前記電源ラインは複数個ずつ配置され、
前記電源回路は、
前記複数個の回路ブロックのうちの第１回路ブロックに対応して設けられる第１電源ラインの電圧をフィードバック制御するレギュレータを更に備え、
前記第１トランジスタのソースは、前記複数個の回路ブロックのうちの第２回路ブロックに対応して設けられる第２電源ラインと接続され、
前記基準電圧は、前記第１電源ラインから分岐された経路によって、前記レギュレータから前記第１トランジスタの前記ゲートに入力され、
前記第１回路ブロックの消費電流は、前記第２回路ブロックの消費電流よりも大きい、電源回路。
【請求項2】
前記第１電源ライン上で前記経路が分岐される分岐ノードと、前記第１電源ラインに対する前記レギュレータの出力ノードとの間の配線長は、前記第１電源ライン及び前記第１回路ブロックが接続されるノードと前記分岐ノードとの間の前記配線長よりも短い、請求項１記載の電源回路。
【請求項3】
前記第１トランジスタの前記ソースと前記電源ラインとの間に接続された、前記第１導電型とは反対導電型である第２導電型の第２トランジスタと、接地電圧ラインと前記電源ラインとの間に接続された抵抗素子とを更に備え、
前記第２トランジスタのゲートには、前記電源回路の停止時には当該第２トランジスタをオフする一方で、前記電源回路のオン時には当該第２トランジスタをオンするための電圧レベルを有する制御信号が入力される、請求項１または２に記載の電源回路。
【請求項4】
前記基準電圧を増減補正して前記第１トランジスタの前記ゲートに入力するための電圧補正回路を更に備え、前記電圧補正回路は、前記電圧補正回路に対する設定入力に応じた正又は負の電圧差を付与することによって前記基準電圧を補正する、請求項１または２に記載の電源回路。
【請求項5】
少なくとも１つの回路ブロックに対して電源電圧を供給するための電源回路であって、
前記少なくとも１つの回路ブロックに共通のメイン電源ラインと、
前記回路ブロック毎に設けられた電源ラインと、
前記回路ブロックの少なくとも一部に対応して配置される第１導電型の第１トランジスタとを備え、
前記第１トランジスタは、
前記メイン電源ラインと接続されるドレインと、
対応する前記電源ラインと接続されるソースと、
基準電圧が入力されるゲートとを有し、
前記電源回路は、
前記第１トランジスタの前記ソースと前記電源ラインとの間に接続された、前記第１導電型とは反対導電型である第２導電型の第２トランジスタと、
接地電圧ラインと前記電源ラインとの間に接続された抵抗素子とを更に備え、
前記第２トランジスタのゲートには、前記電源回路の停止時には当該第２トランジスタをオフする一方で、前記電源回路のオン時には当該第２トランジスタをオンするための電圧レベルを有する制御信号が入力される、電源回路。
【請求項6】
少なくとも１つの回路ブロックに対して電源電圧を供給するための電源回路であって、
前記少なくとも１つの回路ブロックに共通のメイン電源ラインと、
前記回路ブロック毎に設けられた電源ラインと、
前記回路ブロックの少なくとも一部に対応して配置される第１導電型の第１トランジスタとを備え、
前記第１トランジスタは、
前記メイン電源ラインと接続されるドレインと、
対応する前記電源ラインと接続されるソースと、
基準電圧が入力されるゲートとを有し、
前記電源回路は、
前記基準電圧を増減補正して前記第１トランジスタの前記ゲートに入力するための電圧補正回路を更に備え、
前記電圧補正回路は、前記電圧補正回路に対する設定入力に応じた正又は負の電圧差を付与することによって前記基準電圧を補正する、電源回路。
【請求項7】
前記電圧補正回路は、前記基準電圧が伝達される基準ノードと接続される第１ノードに第１電流を供給する第１電流源と、
前記第１トランジスタの前記ゲートと接続される第２ノードに第２電流を供給する第２電流源と、
前記第１ノードと接続されたソースを有し、前記第１電流に応じた電圧を当該ソースとゲートとの間に生じさせる第３トランジスタと、
前記第２ノードと接続されたソースを有し、前記第２電流に応じた電圧を当該ソースとゲートとの間に生じさせる第４トランジスタと、
第１設定入力及び第２設定入力にそれぞれ従って前記第１電流及び前記第２電流を個別に調整する調整回路とを含み、
前記第３トランジスタ及び前記第４トランジスタの前記ゲートは互いに接続される、請求項４または６に記載の電源回路。
【請求項8】
前記電圧補正回路は、第１ノードに第１電流を供給する第１電流源と、
前記第１電流と同等の第２電流を第２ノードに供給する第２電流源と、
前記第１ノードと接続されたソースを有し、前記第１電流に応じた電圧を当該ソースとゲートとの間に生じさせる第３トランジスタと、
前記第２ノードと接続されたソースを有し、前記第２電流に応じた電圧を当該ソースとゲートとの間に生じさせる第４トランジスタとを含み、
前記第３トランジスタ及び前記第４トランジスタの前記ゲートは互いに接続され、
前記電圧補正回路は、
前記基準電圧が伝達される基準ノードと前記第１ノードとの間に、第１設定入力に従って設定された第１電圧差を付与する第１電圧差設定回路と、
前記第１トランジスタの前記ゲートと接続されたノード及び前記第２ノードの間に、第２設定入力に従って設定された第２電圧差を付与する第２電圧差設定回路とを更に含む、請求項４または６に記載の電源回路。
【請求項9】
前記メイン電源ラインの電圧を受けて一定電圧を生成する一定電圧発生回路を更に備え、前記第１トランジスタの前記ゲートは、前記一定電圧発生回路からの前記一定電圧を前記基準電圧として受ける、請求項５～８のいずれか１項に記載の電源回路。
【請求項10】
前記電源回路の外部から前記基準電圧を入力するための端子を更に備え、前記第１トランジスタの前記ゲートは、前記端子と電気的に接続されることで前記基準電圧を受ける、請求項５～８のいずれか１項に記載の電源回路。
【請求項11】
前記第１トランジスタは、ネイティブトランジスタによって構成される、請求項１～１０のいずれか１項に記載の電源回路。
【請求項12】
前記電源電圧及び前記基準電圧は正電圧であり、前記第１導電型はＮ型である、請求項１～１１のいずれか１項に記載の電源回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電源回路に関する。
【背景技術】
【0002】
近年、ＩｏＴ（Internet of Things）及びＡＩ（Artificial Intelligence）技術等の進展に伴って、アナログ回路及びデジタル回路を含むミクスドシグナル回路の技術ニーズが高まってきている。ミクスドシグナル回路では、多機能化のための大規模なデジタル回路と、高性能化のためのアナログ回路とが、シリコン上で共存する。
【0003】
又、最近のＩｏＴデバイス小型化要求の観点からは、外付け部品が少ないことが望まれている結果、デバイスに対する電源供給ピン数を削減するために、デバイス内部で、アナログ及びデジタルのそれぞれのブロックに対して好適な電源電圧を生成する電源構成が一般的に用いられている。
【0004】
一方で、この様な電源構成では、電源ラインを共有する回路ブロック間で電源変動による干渉が生じることが懸念される。例えば、動作電流が大きい回路ブロックでの消費電流によって電源ライン上での電圧降下（ＩＲドロップ）の発生、或いは、当該回路ブロックから発生されたノイズの電源ラインへの伝播による電源電圧の変動が、他の回路ブロックの動作に悪影響を与える可能性がある。
【0005】
この様なデバイス内部での電源電圧変動に対処するための技術として、近年、ＰＯＬ（Point of Load）の適用が多くなってきている。ＰＯＬでは、複数の電源を複数の回路ブロックの直近にそれぞれ配置することで、回路ブロック間で独立した電源供給が実現される。これにより、動作電流が大きい特定の回路ブロックで生じる、ＩＲドロップ及びノイズによる電源電圧変動が、直接、他の回路ブロックの電源電圧に影響することを回避できる。
【0006】
特表２０１８－５３１４６９号公報（特許文献１）には、ＰＯＬが適用されたプロセッサシステムが開示される。特許文献１のプロセッサシステムでは、プロセッサコア毎に、２つのレギュレータ及び制御ループを有する電圧調整ブロックが配置された電源構成により、各プロセッサコアに電源電圧が供給される。この構成によれば、プロセッサコア毎に、動作状態に応じて電源電圧を制御するとともに、更には、動作状態に応じてパワーダウンを適用することも可能である。この結果、各プロセッサコアの性能向上及び低消費電力化を実現することができる。
【先行技術文献】
【特許文献】
【0007】
【文献】特表２０１８－５３１４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
しかしながら、特許文献１の電源構成では、各プロセッサタイルに対応して、フィードバック制御を行うレギュレータを有する電圧調整部が配置される。一般的に、フィードバック制御によって電源電圧を制御する電圧調整部には、複雑な回路構成が必要とされる。特に、負荷電流の変動幅が大きいと、位相補償及びロードレギュレーションを良好に維持して、電源電圧の変動を抑制するためには、大規模かつ複雑な回路が必要になる傾向にある。
【0009】
このため、特許文献１では、電源供給の安定化及び高性能化の面では有利である反面、デバイス全体では回路規模が大きくなることが懸念される。更には、当該電圧調整部での消費電力を考慮すると、デバイス全体では、必ずしも低消費電力化できるとは限らない点も懸念される。
【0010】
本開示は、このような問題点を解決するためになされたものであって、本開示の目的は、簡易な構成により回路ブロックに安定的に電源電圧を供給することが可能な電源の構成回路を提供することである。
【課題を解決するための手段】
【0011】
本開示のある局面によれば、少なくとも１つの回路ブロックに対して電源電圧を供給するための電源回路であって、メイン電源ラインと、電源ラインと、第１導電型の第１トランジスタとを備える。メイン電源ラインは、少なくとも１つの回路ブロックに共通に設けられる。電源ラインは、回路ブロック毎に設けられる。第１トランジスタは、回路ブロックの少なくとも一部に対応して配置される。第１トランジスタは、メイン電源ラインと接続されるドレインと、対応する電源ラインと接続されるソースと、基準電圧が入力されるゲートとを有する。
【発明の効果】
【0012】
本開示によれば、電源ラインに対してソースフォロワ接続された第１トランジスタにより、当該電源ラインから電源を供給される回路ブロックに対して、基準電圧に従った電源電圧を簡易な構成によって安定的に供給することができる。
【図面の簡単な説明】
【0013】
【図1】実施の形態１に係る電源回路の構成例を説明するブロック図である。
【図3】サブレギュレータの他の構成例を示す回路図である。
【図4】実施の形態１の変形例に係るサブレギュレータの回路構成を説明する回路図である。
【図5】実施の形態２に係る電源回路の構成例を説明するブロック図である。
【図10】実施の形態３に係る電源回路の第１の構成例を説明するブロック図である。
【図11】実施の形態３に係る電源回路の第２の構成例を説明するブロック図である。
【図12】実施の形態３に係る電源回路の第３の構成例を説明するブロック図である。
【図13】実施の形態３に係る電源回路の第４の構成例を説明するブロック図である。
【発明を実施するための形態】
【0014】
以下に、本開示の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
【0015】
実施の形態１．
図１は、実施の形態１に係る電源回路の構成例を説明するブロック図である。
図１は、実施の形態１に係る電源回路の構成例を説明するブロック図である。
【0016】
図１に示される様に、実施の形態１に係る電源回路１００Ａは、デジタル回路で構成される負荷回路１１０に対して電源電圧を供給する。負荷回路１１０は、デジタル回路ブロック（以下、単に「回路ブロック」と称する）１２０～１２３を有する。本実施の形態では、各回路ブロックは、消費電流で分類されており、回路ブロック１２０は、比較的大電流を消費する回路群、例えば、ＣＰＵ（Central Processing Unit）及びメモリを含んで構成される。これに対して、回路ブロック１２１及び１２２の各々は、中電流を消費する回路群（例えば、画像処理回路等）で構成され、回路ブロック１２３は、小電流を消費する回路群で構成される。
【0017】
電源回路１００Ａは、メインレギュレータ２００と、一定電圧発生回路２１０と、サブレギュレータ２２０－１～２２０－３と、メイン電源ラインＭＰＬと、電源ラインＳＰＬ０，ＳＰＬ１～ＳＰＬ３とを備える。
【0018】
メイン電源ラインＭＰＬは、端子１０１に入力された電源電圧ＡＶＤＤを供給する。一定電圧発生回路２１０は、メイン電源ラインＭＰＬから電源電圧ＡＶＤＤを受けて、固定された一定電圧ＶＲＥＦを生成する。尚、以下では、電源電圧ＡＶＤＤ及び後述の基準電圧Ｖｒが正電圧の場合を想定する。
【0019】
メインレギュレータ２００は、メイン電源ラインＭＰＬ及び電源ラインＳＰＬ０との間に接続されて、一定電圧ＶＲＥＦに従って、電源ラインＳＰＬ０への出力電圧ＶＯＵＴ０を制御する。大電流の回路ブロック１２０は、メインレギュレータ２００によって制御された、電源ラインＳＰＬ０上の出力電圧ＶＯＵＴ０を電源電圧として動作する。
【0020】
サブレギュレータ２２０－１～２２０－３は、基準ノードＮｒの基準電圧Ｖｒに従って、電源ラインＳＰＬ１～ＳＰＬ３に対して出力電圧ＶＯＵＴ１～ＶＯＵＴ３を出力する。尚、以下では、サブレギュレータ２２０－１～２２０－３を包括的に記載する場合には、単に、サブレギュレータ２２０とも表記する。
【0021】
中電流の回路ブロック１２１は、電源ラインＳＰＬ１上の、サブレギュレータ２２０－１からの出力電圧ＶＯＵＴ１を電源電圧として動作する。同様に、中電流の回路ブロック１２２は、電源ラインＳＰＬ２上の、サブレギュレータ２２０－２の出力電圧ＶＯＵＴ２を電源電圧として動作する。低電流の回路ブロック１２３は、電源ラインＳＰＬ３上の、サブレギュレータ２２０－３の出力電圧ＶＯＵＴ３を電源電圧として動作する。
【0022】
メインレギュレータ２００は、スイッチングレギュレータ又はリニアレギュレータ等のフィードバック制御機能を有するレギュレータによって構成される。回路ブロック１２０の消費電流が大きいと、電源ラインＳＰＬ０上の電圧（ＶＯＵＴ０）の変動幅が大きくなり易いが、メインレギュレータ２００によって出力電圧ＶＯＵＴ０をフィードバック制御することによって、回路ブロック１２０の電源電圧を安定化することができる。
【0023】
これに対して、回路ブロック１２０よりも消費電流が小さい回路ブロック１２１～１２３に対しては、サブレギュレータ２２０－１～２２０－３によって電源電圧が供給される。サブレギュレータ２２０－１～２２０－３は、共通の基準電圧Ｖｒに従って、出力電圧ＶＯＵＴ１～ＶＯＵＴ３を生成する。
【0024】
基準電圧Ｖｒは、電源ラインＳＰＬ０から分岐された基準ノードＮｒ上の電圧として、サブレギュレータ２２０－１～２２０－３へ伝達される。電源ラインＳＰＬ０上における、基準ノードＮｒへの分岐ノードＮ０は、メインレギュレータ２００及び電源ラインＳＰＬ０が接続される、メインレギュレータ２００の出力ノードＮｏの直近に設けられる。
【0025】
尚、電源ラインＳＰＬ０上において、分岐ノードＮ０とメインレギュレータ２００の出力ノードＮｏとの間の配線長（ライン長）は、少なくとも、当該分岐ノードＮ０と、回路ブロック１２０との接続ノードＮｂと間の配線長（ライン長）よりも短い。このようにすると、基準電圧Ｖｒは、回路ブロック１２０の消費電流に応じた電圧変動（ＩＲドロップ及び／又はノイズ重畳）の影響を抑制して、メインレギュレータ２００からの出力電圧と同等の電圧に設定することができる。
【0026】
又、小電流の回路ブロック１２３に対しては、１個のサブレギュレータ２２０－３によって電源電圧が供給される一方で、回路ブロック１２１，１２２に属する中電流の回路群に対しては、２個のサブレギュレータ２２０－１，２２０－２によって電源電圧が供給される。後述する様に、サブレギュレータ２２０－１～２２０－３は、簡素化された回路構成を有するためにフィードバック制御機能をおらず、中電流の回路群に対しては、小電流の回路群よりも多くのサブレギュレータを配置することが好ましいためである。
【0027】
【0028】
図２に示される様に、メインレギュレータ２００は、リニアレギュレータの一種であるＬＤＯ（Low Dropout）レギュレータによって構成することができる。メインレギュレータ２００は、差動増幅器２０１と、出力電圧ＶＯＵＴ０をフィードバックするための抵抗素子Ｒ１，Ｒ２と、出力トランジスタＭＰ０と、キャパシタＣｏｕｔとを含む。
【0029】
抵抗素子Ｒ１，Ｒ２は、電源ラインＳＰＬ０と、接地電圧ＡＧＮＤを供給する接地ラインＧＬとの間に接続される。抵抗素子Ｒ１，Ｒ２の電気抵抗値についてもＲ１，Ｒ２で示すこととする。抵抗素子Ｒ１，Ｒ２の接続ノードには、電源ラインＳＰＬ０の電圧（出力電圧ＶＯＵＴ０）を分圧したフィードバック電圧ＶＩＮＰが生成される。フィードバック電圧ＶＩＮＰ及び出力電圧ＶＯＵＴ０の間には、分圧比Ｋｒ（Ｋｒ＝Ｒ１／（Ｒ１＋Ｒ２））を用いて下記の式（１）の関係が成立する。
【0030】
ＶＩＮＰ＝Ｋｒ・ＶＯＵＴ０ …（１）
差動増幅器２０１には、一定電圧発生回路２１０からの一定電圧ＶＲＥＦと、式（１）のフィードバック電圧ＶＩＮＰとが入力される。差動増幅器２０１は、ＶＲＥＦ及びＶＩＮＰの電圧差に従う差動増幅電圧を出力する。
差動増幅器２０１には、一定電圧発生回路２１０からの一定電圧ＶＲＥＦと、式（１）のフィードバック電圧ＶＩＮＰとが入力される。差動増幅器２０１は、ＶＲＥＦ及びＶＩＮＰの電圧差に従う差動増幅電圧を出力する。
【0031】
出力トランジスタＭＰ０は、Ｐ型の電界効果トランジスタで構成される。電界効果トランジスタとしては、ＭＯＳ（Mmetal Oxide Semiconductor）トランジスタが代表的に用いられる。
【0032】
出力トランジスタＭＰ０は、メイン電源ラインＭＰＬと電源ラインＳＰＬ０との間に接続される。出力トランジスタＭＰ０のゲートには、差動増幅器２０１からの差動増幅電圧が入力される。この結果、ＶＩＮＰ＜ＶＲＥＦのときには、出力トランジスタＭＰ０のゲート電圧が低下することにより、メイン電源ラインＭＰＬから電源ラインＳＰＬ０に、フィードバック電圧ＶＩＮＰ（即ち、出力電圧ＶＯＵＴ０）を上昇させるために、出力トランジスタＭＰ０によって電流が供給される。
【0033】
これに対して、ＶＩＮＰ≧ＶＲＥＦでのときには、出力トランジスタＭＰ０のゲート電圧が上昇することにより、メイン電源ラインＭＰＬから電源ラインＳＰＬ０への電流供給が出力トランジスタＭＰ０により遮断される。この結果、フィードバック電圧ＶＩＮＰが一定電圧ＶＲＥＦに制御されることにより、出力電圧ＶＯＵＴ０は、一定電圧ＶＲＥＦに基づく目標電圧ＶＲＥＦ♯（ＶＲＥＦ♯＝ＶＲＥＦ／Ｋｒ）にフィードバック制御されることになる。電源ラインＳＰＬ０上の電圧（出力電圧ＶＯＵＴ０）は、電源ラインＳＰＬ０及び接地ラインＧＬの間に接続されたキャパシタＣｏｕｔによって平滑化される。
【0034】
尚、メインレギュレータ２００は、フィードバック機能を有するものであれば、例示した回路構成以外にも任意のレギュレータを適用することができる。一例として、リアクトル、キャパシタ、及び、スイッチング素子を含むスイッチングレギュレータによって、メインレギュレータ２００を構成することも可能である。
【0035】
サブレギュレータ２２０－１は、メイン電源ラインＭＰＬ及び電源ラインＳＰＬ１の間に接続されたトランジスタＭＮ１１を含む。電源電圧ＡＶＤＤ及び基準電圧Ｖｒが正電圧の場合には、トランジスタＭＮ１１は、Ｎ型の電界効果トランジスタ（例えば、ＮＭＯＳトランジスタ）によって構成される。即ち、Ｎ型のトランジスタＭＮ１１は、メイン電源ラインＭＰＬと接続されたドレインと、電源ラインＳＰＬ１と接続されたソースとを有する。
【0036】
同様に、サブレギュレータ２２０－２は、メイン電源ラインＭＰＬ及び電源ラインＳＰＬ２の間に接続された、Ｎ型のトランジスタＭＮ１２を含む。Ｎ型のトランジスタＭＮ１２についても、メイン電源ラインＭＰＬと接続されたドレインと、電源ラインＳＰＬ２と接続されたソースとを有する。
【0037】
サブレギュレータ２２０－３は、メイン電源ラインＭＰＬ及び電源ラインＳＰＬ３の間に接続された、Ｎ型のトランジスタＭＮ１３を含む。Ｎ型のトランジスタＭＮ１３についても、メイン電源ラインＭＰＬと接続されたドレインと、電源ラインＳＰＬ３と接続されたソースとを有する。以下では、Ｎ型のトランジスタＭＮ１１～ＭＮ１３について、ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３とも称する。
【0038】
ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３のゲートは、基準ノードＮｒと電気的に接続される。図１でも述べた様に、基準ノードＮｒは、電源ラインＳＰＬ０から分岐されて、メインレギュレータ２００の出力ノードの直近に設けられる。従って、基準ノードＮｒの基準電圧Ｖｒは、メインレギュレータ２００によって制御された出力電圧ＶＯＵＴ０と同等であり、目標電圧ＶＲＥＦ♯に制御される（Ｖｒ＝ＶＲＥＦ♯）。即ち、基準電圧Ｖｒは、メインレギュレータ２００によってフィードバック制御された、一定電圧ＶＲＥＦに従うＶＲＥＦ♯相当の電圧とすることができる。
【0039】
サブレギュレータ２２０－１～２２０－３は、回路ブロック１２１～１２３の近傍に配置されている。これにより、回路ブロック１２１～１２３に対して、電圧降下を抑制して、出力電圧ＶＯＵＴ１～ＶＯＵＴ３を電源電圧として供給することができる。
【0040】
例えば、電源ラインＳＰＬ１～ＳＰＬ３上において、サブレギュレータ２２０－１～２２０－３及び回路ブロック１２１～１２３の間のライン長（配線長）は、基準ノードＮｒからＮＭＯＳトランジスタＭＮ１１～ＭＮ１３のゲートまでの基準電圧Ｖｒの伝達経路の長さよりも短い。尚、当該基準電圧Ｖｒの伝達経路には、ゲート容量の充放電電流が流れるのみである。このため、当該伝達経路が長くなっても、電源ラインＳＰＬ０（ＳＰＬ１～ＳＰＬ３）での様な電圧降下（ＩＲドロップ）を生じることなく、ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３のゲートに対して、メインレギュレータ２００からの基準電圧Ｖｒを伝達することができる。
【0041】
ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各々は、ソースフォロワ接続されており、電源ラインＳＰＬ１～ＳＰＬ３には、基準電圧Ｖｒに従った出力電圧ＶＯＵＴ１～ＶＯＵＴ３が生成される。具体的には、出力電圧ＶＯＵＴ１～ＶＯＵＴ３は、トランジスタＭＮ１１～ＭＮ１３のしきい値電圧Ｖｔを用いて、ＶＯＵＴ１＝ＶＯＵＴ２＝ＶＯＵＴ３＝Ｖｒ－Ｖｔに設定される。
【0042】
この様に、サブレギュレータ２２０－１～２２０－３は、１段のソースフォロワ回路による簡易な構成を有しており、フィードバック機能を有していない反面、原理的に出力電圧が発振する懸念が無い。
【0043】
尚、ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各々には、図２に示される様に、ネイティブＮＭＯＳトランジスタを用いることができる。ネイティブＮＭＯＳトランジスタは、エンハンスメント型のＮＭＯＳトランジスタがＶｔ＝１．０（Ｖ）前後であるのに対して、Ｖｔ＝０（Ｖ）程度である点が特徴である。このため、ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３をネイティブＮＭＯＳトランジスタで構成すると、出力電圧ＶＯＵＴ１～ＶＯＵＴ３を基準電圧Ｖｒと同等に設定することができる。即ち、回路ブロック１２１～１２３と、回路ブロック１２０との電源電圧が同じである場合には、ネイティブＮＭＯＳトランジスタによるトランジスタＭＮ１１～ＭＮ１３の構成が好適である。
【0044】
図３には、サブレギュレータの他の構成例を示す回路図が示される。
図３の構成例では、サブレギュレータ２２０－１～２２０－３を構成するトランジスタＭＮ１１～ＭＮ１３が、ネイティブＮＭＯＳトランジスタ（Ｖｔ＝０）では無く、Ｖｔ＞０のＮＭＯＳトランジスタで構成される点が、図２の構成例と異なる。図３のその他部分の構成は図２と同様であるので、詳細な説明は繰り返さない。
図３の構成例では、サブレギュレータ２２０－１～２２０－３を構成するトランジスタＭＮ１１～ＭＮ１３が、ネイティブＮＭＯＳトランジスタ（Ｖｔ＝０）では無く、Ｖｔ＞０のＮＭＯＳトランジスタで構成される点が、図２の構成例と異なる。図３のその他部分の構成は図２と同様であるので、詳細な説明は繰り返さない。
【0045】
この様に、Ｖｔ＞０のＮＭＯＳトランジスタをトランジスタＭＮ１１～ＭＮ１３とすることで、メインレギュレータ２００の出力電圧（ＶＯＵＴ０）に対して、しきい値電圧Ｖｔ分の電圧差を持たせるように、電源ラインＳＰＬ１～ＳＰＬ３への出力電圧ＶＯＵＴ１～ＶＯＵＴ３を設定することも可能である（ＶＯＩＴ１＝ＶＯＵＴ２＝ＶＯＵＴ３＝Ｖｒ－Ｖｔ）。
【0046】
以上説明した様に、実施の形態１に係る電源回路によれば、大電流の回路ブロック１２０の電源ラインＳＰＬ０に対してはメインレギュレータ２００によってフィードバック制御された出力電圧ＶＯＵＴ０を電源電圧として供給する一方で、中電流及び小電流の回路ブロック１２１～１２３に対しては、電源ラインＳＰＬ０とは別個の電源ラインＳＰＬ１～ＳＰＬ３によって、サブレギュレータ２２０－１～２２０－３によって電源電圧を供給することができる。
【0047】
この様な構成とすることにより、駆動能力が高く、かつ、高速な応答である単一のメインレギュレータのみで、全ての回路に電源電圧を供給する構成と比較すると、メインレギュレータから離して配置される傾向にある消費電流の小さい回路の電源電圧について、ＩＲドロップやノイズ回り込みによって変動することを回避して、安定化することができる。
【0048】
更に、サブレギュレータ２２０が、ソースフォロワ回路によって簡易に構成されるので、回路規模の増加を抑制することができる。ソースフォロワ回路では、出力電圧のフィードバック制御を行うことはできないため、負荷変動が高速であり、かつ、消費電力が大きい回路群に適用すると、電源電圧の変動が大きくなることが懸念される。
【0049】
これに対して、本実施の形態では、消費電流が大きくない回路群（回路ブロック）に対応してソースフォロワ回路によるサブレギュレータを適用することで、サブレギュレータによって供給される電源電圧が不安定になることを防止できる。この結果、比較的消費電流が小さい回路ブロックに対して、ソースフォロワ回路によって構成されたサブレギュレータを用いることにより、基準電圧Ｖｒに従った電源電圧を簡易な構成により安定的に供給することが可能な電源回路の構成を実現することができる。
【0050】
又、消費電流に応じてサブレギュレータの配置個数を調整すること、例えば、各サブレギュレータから対応の回路ブロックに供給される電流が均衡する様に、サブレギュレータの配置個数を調整することで、電源電圧の安定化を更に図ることができる。
【0051】
尚、図２及び図３では、サブレギュレータ２２０－１～２２０－３で共通して、ネイティブＮＭＯＳトランジスタ、又は、Ｖｔ＞０のＮＭＯＳトランジスタを使用する例を説明したが、サブレギュレータ毎に、ＮＭＯＳトランジスタのしきい値電圧Ｖｔは個別に設計されてもよい。即ち、しきい値電圧Ｖｔを適切に選定することで、共通の基準電圧Ｖｒを用いて、電源電圧が異なる回路ブロックに対してサブレギュレータから電源を供給することも可能である。
【0052】
尚、図１～図３の構成例において、ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各々は「第１トランジスタ」の一実施例に対応する。又、電源電圧ＡＶＤＤ及び基準電圧Ｖｒが正電圧である場合には、Ｎ型が「第１導電型」の一実施例に対応する。更に、メインレギュレータ２００は「レギュレータ」の一実施例に相当し、回路ブロック１２０は「第１回路ブロック」の一実施例に対応し、回路ブロック１２１～１２３の各々は「第２回路ブロック」の一実施例に対応する。これに対応して、電源ラインＳＰＬ０は「第１電源ライン」の一実施例に対応し、電源ラインＳＰＬ１～ＳＰＬ３の各々は「第２電源ライン」の一実施例に対応する。
【0053】
実施の形態１の変形例．
実施の形態１の変形例では、実施の形態１で説明したサブレギュレータを構成するＮＭＯＳトランジスタＭＮ１１～ＭＮ１３でのパンチスルーに対処するための回路構成を説明する。
実施の形態１の変形例では、実施の形態１で説明したサブレギュレータを構成するＮＭＯＳトランジスタＭＮ１１～ＭＮ１３でのパンチスルーに対処するための回路構成を説明する。
【0054】
図４には、実施の形態１の変形例に係るサブレギュレータの回路構成が示される。
図４に示される様に、実施の形態１の変形例に係る構成では、サブレギュレータ２２０－１～２２０－３は、実施の形態１の構成（図２）に加えて、ＰＭＯＳトランジスタＭＰ１１～ＭＰ１３、及び、抵抗素子Ｒ１１～Ｒ１３を更に含む点で異なる。
図４に示される様に、実施の形態１の変形例に係る構成では、サブレギュレータ２２０－１～２２０－３は、実施の形態１の構成（図２）に加えて、ＰＭＯＳトランジスタＭＰ１１～ＭＰ１３、及び、抵抗素子Ｒ１１～Ｒ１３を更に含む点で異なる。
【0055】
サブレギュレータ２２０－１において、ＰＭＯＳトランジスタＭＰ１１は、ＮＭＯＳトランジスタＭＮ１１のソースと、電源ラインＳＰＬ１との間に接続される。抵抗素子Ｒ１１は、電源ラインＳＰＬ１及び接地ラインＧＬの間に接続されて、プルダウン抵抗として機能する。ＰＭＯＳトランジスタＭＰ１１のゲートには、電源オフ信号ＳＰＯＦＦが入力される。電源オフ信号ＳＰＯＦＦは、電源回路１００Ａの停止時に論理ハイレベル（以下、Ｈレベル）に設定される電源回路１００Ａの動作時には論理ローレベル（以下、Ｌレベル）に設定される。
【0056】
通常、ＮＭＯＳトランジスタは、ゲート・ソース間電圧Ｖｇｓとしきい値電圧Ｖｔとの関係に応じてオンオフが制御されるので、Ｖｔ＝０のときにはオフされる。一方で、パンチスルーとは、ゲート・ソース間電圧Ｖｇｓに依らずトランジスタがオンして、ドレイン電圧及びソース電圧が同等となる現象である。図２（実施の形態１）の回路構成において、ＮＭＯＳトランジスタＭＮ１１にパンチスルーが発生すると、電源電圧ＶＯＵＴ１が、基準電圧Ｖｒでは無く電源電圧ＡＶＤＤと同等に設定されてしまい、回路ブロック１２１の電源電圧が過上昇してしまう。特に、ネイティブＮＭＯＳトランジスタによってＮＭＯＳトランジスタＭＮ１１を構成する場合には、パンチスルーが起こり易くなることが懸念される。
【0057】
これに対して、図４の回路構成では、サブレギュレータ２２０－１において、電源回路１００Ａの停止時（パワーオフ時）には、電源オフ信号ＳＰＯＦＦによってＰＭＯＳトランジスタＭＰ１１がオフされており、かつ、電源ラインＳＰＬ１は、抵抗素子Ｒ１１によってプルダウンされている。即ち、ＶＯＵＴ１＝ＡＧＮＤに固定されるので、仮に、ＮＭＯＳトランジスタＭＮ１１にパンチスルーが発生しても、電源ラインＳＰＬ１（回路ブロック１２１）に電源電圧ＡＶＤＤが伝達されることが防止される。
【0058】
電源回路１００Ａのパワーオフが解除された動作開始時には、電源オフ信号ＳＰＯＦＦに応じてＰＭＯＳトランジスタＭＰ１１がオフからオンに変化することで、ＰＭＯＳトランジスタＭＰ１１のゲート・ソース間に、ＰＭＯＳトランジスタＭＰ１１のしきい値電圧Ｖｔ（Ｐ）の絶対値分の電圧差が生じる。通常、Ｖｔ（Ｐ）＝－１．０（Ｖ）程度である。
【0059】
このため、動作開始時において、ＮＭＯＳトランジスタＭＮ１１では、ドレイン電圧がＡＶＤＤである一方で、ソース電圧をＡＧＮＤ＋｜Ｖｔ（Ｐ）｜とすることができる。この様に、ＮＭＯＳトランジスタＭＮ１１のドレイン及びソース間に電圧差が設けられることで、パンチスルーが回避できる。この結果、出力電圧ＶＯＵＴ１は、オンされたＰＭＯＳトランジスタＭＰ１１及びパンチスルーが回避されたＮＭＯＳトランジスタＭＮ１１による電流によって、ＮＭＯＳトランジスタＭＮ１１のゲート電圧（基準電圧Ｖｒ）まで上昇する。
【0060】
更に、電源回路１００Ａの動作時を通じて、ＰＭＯＳトランジスタＭＰ１１に電流が発生するため、電源ラインＳＰＬ１に電源電圧ＡＶＤＤがそのまま伝達されることを防止できる。
【0061】
サブレギュレータ２２０－２，２２０－３においても、サブレギュレータ２２０－１でのＰＭＯＳトランジスタＭＰ１１と同様に、ＰＭＯＳトランジスタＭＰ１２，ＭＰ１３が動作することにより、ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３のパンチスルーを防止することができる。
【0062】
この結果、実施の形態１の変形例に係るサブレギュレータの構成によれば、ソースフォロワ回路を構成するＮＭＯＳトランジスタのパンチスルーを回避して、回路ブロックへの出力電圧ＶＯＵＴ１～ＶＯＵＴ３が、電源電圧ＡＶＤＤまで過上昇することを防止できる。
【0063】
尚、図４の構成例において、ＰＭＯＳトランジスタＭＰ１１～ＭＰ１３の各々は「第２トランジスタ」の一実施例に対応し、電源オフ信号ＳＰＯＦＦは「制御信号」の一実施例に対応する。又、電源電圧ＡＶＤＤ及び基準電圧Ｖｒが正電圧である場合には、Ｐ型が「第２導電型」の一実施例に対応する。
【0064】
実施の形態２．
実施の形態２では、サブレギュレータのソースフォロワ回路を構成するＮＭＯＳトランジスタのゲートに入力される基準電圧を調整することにより、サブレギュレータの出力電圧を調整可能とする回路構成について説明する。
実施の形態２では、サブレギュレータのソースフォロワ回路を構成するＮＭＯＳトランジスタのゲートに入力される基準電圧を調整することにより、サブレギュレータの出力電圧を調整可能とする回路構成について説明する。
【0065】
図５は、実施の形態２に係る電源回路の構成例を説明するブロック図である。
図５に示される様に、実施の形態２に係る電源回路１００Ｂは、実施の形態１に係る電源回路１００Ａ（図１）と比較して、電圧補正回路２５０を更に備える点で異なる。
図５に示される様に、実施の形態２に係る電源回路１００Ｂは、実施の形態１に係る電源回路１００Ａ（図１）と比較して、電圧補正回路２５０を更に備える点で異なる。
【0066】
電圧補正回路２５０は、基準電圧を増減補正して、サブレギュレータ２２０（ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３のゲート）のゲートに伝達するように構成される。例えば、電圧補正回路２５０は、実施の形態１での基準電圧Ｖｒと、サブレギュレータ２２０に伝達される基準電圧Ｖｒ♯との間に、意図的な電圧差ΔＶｒを付与することによって、基準電圧を増減補正する。当該電圧差ΔＶｒ（ΔＶｒ＝Ｖｒ♯ーＶｒ）は、電圧補正回路２５０への設定入力によって可変に調整される。
【0067】
電源回路１００Ｂでは、図２及び図３において、基準ノードＮｒは、サブレギュレータ２２０－１～２２０－３から切り離されて、電圧補正回路２５０からの基準電圧Ｖｒ♯がサブレギュレータ２２０－１～２２０－３を構成するＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各々のゲートに伝達されることになる。
【0068】
これにより、メインレギュレータ２００から電源供給される回路ブロック１２０の電源電圧と、サブレギュレータ２２０－１～２２０－３から電源供給される回路ブロック１２１～１２３の電源電圧が異なるケースへの対応性が向上する。
【0069】
又、サブレギュレータ２２０－１～２２０－３から電源が供給される回路ブロック１２１～１２３のデジタル回路の特性に合わせて、電源電圧（ＶＯＵＴ１～ＶＯＵＴ３）を微調整することで、回路ブロック１２１～１２３の動作を好適化することも可能である。
【0070】
一般的に、デジタル回路の動作速度は、電源電圧及び寄生容量の積を電流で除算した値に依存するので、電源電圧を上げれば、動作速度を向上することができる。一方で、デジタル回路の消費電力は、当該デジタル回路の動作周波数と、寄生容量と、電源電圧の二乗の積に依存するので、電源電圧を変化させるとその二乗に比例して、消費電力が変化する。この様に、デジタル回路では、電源電圧の変化に対して、動作速度及び消費電力がトレードオフの関係を有する。従って、回路ブロック１２１～１２３に属するデジタル回路の動作速度及び特性に合わせて、電圧補正回路２５０を用いて各サブレギュレータ２２０－１～２２０－３の出力電圧（電源電圧）を微調整することで、負荷回路１１０全体を好適に動作できることが分かる。
【0071】
図６には、電圧補正回路２５０の第１の構成例を説明する回路図が示される。
図６に示される様に、電圧補正回路２５０は、電流源２５１ａ，２５１ｂ，２５２ａ，２５２ｂと、ＰＭＯＳトランジスタＭＰＢ１，ＭＰＢ２と、調整回路２５５，２６５とを含む。
図６に示される様に、電圧補正回路２５０は、電流源２５１ａ，２５１ｂ，２５２ａ，２５２ｂと、ＰＭＯＳトランジスタＭＰＢ１，ＭＰＢ２と、調整回路２５５，２６５とを含む。
【0072】
電流源２５１ａ，２５１ｂと、ＰＭＯＳトランジスタＭＰＢ１とは、メイン電源ラインＭＰＬ及び接地ラインＧＬの間に、基準ノードＮｒと接続されるノードＮ１とノードＮ３とを介して、直列に接続される。ＰＭＯＳトランジスタＭＰＢ１のドレイン及びゲートは、ノードＮ３と接続され、ＰＭＯＳトランジスタＭＰＢ１のソースは、ノードＮ１と接続されている。
【0073】
電流源２５２ａ，２５２ｂと、ＰＭＯＳトランジスタＭＰＢ２とは、メイン電源ラインＭＰＬ及び接地ラインＧＬの間に、ノードＮｇｔと接続されるノードＮ２とノードＮ４とを介して、直列に接続される。ノードＮｇｔは、図２及び図３に示されたＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各々のゲートと接続される。ノードＮｇｔには、電圧補正回路２５０によって補正された基準電圧Ｖｒ♯が、ノードＮ２を経由して伝達される。これにより、基準電圧Ｖｒに対して電圧差ΔＶを付与された基準電圧Ｖｒ♯が、サブレギュレータ２２０－１～２２０－３を構成するＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各々のゲートに入力される。
【0074】
ＰＭＯＳトランジスタＭＰＢ２のソース及びドレインは、ノードＮ２及びノードＮ４とそれぞれ接続されている。又、ＰＭＯＳトランジスタＭＰＢ２のゲートは、ノードＮ３と接続されており、ＰＭＯＳトランジスタＭＰＢ１のゲートと同電位である。
【0075】
調整回路２５５は、トリミング素子群２５６を有し、トリミング素子群２５６の状態に応じた、調整信号Ｓｔｒ１を生成する。同様に、調整回路２６５は、トリミング素子群２６６を有し、トリミング素子群２６６の状態に応じた、調整信号Ｓｔｒ２を生成する。
【0076】
トリミング素子群２５６，２６６は、レーザ照射に代表されるトリミング入力によって不可逆的に破壊可能なヒューズ素子によって構成することができる。即ち、調整信号Ｓｔｒ１，Ｓｔｒ２は、これらのヒューズ素子による電気経路の導通（非破壊状態）及び遮断（破壊状態）によって定められる複数ビットのデジタル信号とすることができる。
【0077】
調整信号Ｓｔｒ１によって、電流源２５１ａ及び２５１ｂがそれぞれ生成する電流Ｉ１ａ，Ｉ１ｂが、可変の電流Ｉ１に調整される（Ｉ１ａ＝Ｉ１ｂ＝Ｉ１）。同様に、調整信号Ｓｔｒ２によって、電流源２５２ａ及び２５２ｂがそれぞれ生成する電流Ｉ２ａ，Ｉ２ｂが、可変の電流Ｉ２に調整される（Ｉ２ａ＝Ｉ２ｂ＝Ｉ２）。
【0078】
ここで、ＰＭＯＳトランジスタＭＰＢ１，ＭＰＢ２の各々について、ドレイン・ソース間電流Ｉｄｓは、ゲート・ソース間電圧Ｖｇｓ、しきい値電圧Ｖｔ、及び、利得定数βを用いて、下記の式（２）で示されることが知られている。ここで、利得係数βは、ゲート幅Ｗ、ゲート長Ｌ、キャリアの平均表面移動度μ、及び、単位面積当たりのゲート容量Ｃｏｘを用いて、下記の式（３）で示される。
【0079】
Ｉｄｓ＝（β／２）・（Ｖｇｓ－Ｖｔ）2 …（２）
β＝（Ｗ／Ｌ）・μ・Ｃｏｘ …（３）
式（２），（３）を変形すると、ゲート・ソース間電圧Ｖｇｓについての式（４）が得られる。
β＝（Ｗ／Ｌ）・μ・Ｃｏｘ …（３）
式（２），（３）を変形すると、ゲート・ソース間電圧Ｖｇｓについての式（４）が得られる。
【0080】
Ｖｇｓ＝Ｖｔ－√（２・Ｉｄｓ／β） …（４）
図６から理解される様に、トランジスタＭＰＢ１及びＭＰＢ２のゲート電位は等しいので、基準ノードＮｒ及びノードＮｇｔの間の電圧差は、トランジスタＭＰＢ１及びＭＰＢ２の間での、ゲート・ソース間電圧Ｖｇｓの差となる。トランジスタＭＰＢ１ではＩｄｓ＝Ｉ１であり、トランジスタＭＰＢ２ではＩｄｓ＝Ｉ２であることから、基準ノードＮｒの基準電圧Ｖｒと、補正された基準電圧Ｖｒ♯（ノードＮｇｔ）との間には、下記の式（５）が成立することが理解される。
図６から理解される様に、トランジスタＭＰＢ１及びＭＰＢ２のゲート電位は等しいので、基準ノードＮｒ及びノードＮｇｔの間の電圧差は、トランジスタＭＰＢ１及びＭＰＢ２の間での、ゲート・ソース間電圧Ｖｇｓの差となる。トランジスタＭＰＢ１ではＩｄｓ＝Ｉ１であり、トランジスタＭＰＢ２ではＩｄｓ＝Ｉ２であることから、基準ノードＮｒの基準電圧Ｖｒと、補正された基準電圧Ｖｒ♯（ノードＮｇｔ）との間には、下記の式（５）が成立することが理解される。
【0081】
Ｖｒ♯＝Ｖｒ－√（２・Ｉ１／β）＋√（２・Ｉ２／β） …（５）
Ｖｒ♯＝Ｖｒ＋ΔＶとすると、電圧補正回路２５０によって付与される電圧差ΔＶは、調整回路２５５によって調整される電流Ｉ１（電流源２５１ａ，２５１ｂ）と、調整回路２６５によって調整される電流Ｉ２（電流源２５２ａ，２５２ｂ）によって可変であることが理解される。
Ｖｒ♯＝Ｖｒ＋ΔＶとすると、電圧補正回路２５０によって付与される電圧差ΔＶは、調整回路２５５によって調整される電流Ｉ１（電流源２５１ａ，２５１ｂ）と、調整回路２６５によって調整される電流Ｉ２（電流源２５２ａ，２５２ｂ）によって可変であることが理解される。
【0082】
具体的には、Ｉ１＞Ｉ２となる様に、調整回路２５５，２６５へのトリミング入力を設定すると、Ｖｒ♯＜Ｖｒ、即ち、ΔＶｒ＜０とすることができる。一方で、Ｉ１＜Ｉ２となる様に上記トリミング入力を設定すると、Ｖｒ♯＞Ｖｒ、即ち、ΔＶ＞０とすることができる。又、Ｉ１＝Ｉ２のとき、Ｖｒ♯＝Ｖｒ、即ち、ΔＶ＝０とすることができる。
【0083】
ΔＶ＞０、又は、ΔＶ＜０とするときの｜ΔＶ｜は、電流Ｉ１及びＩ２の電流差の大きさ｜Ｉ１－Ｉ２｜によって可変に調整することが可能である。
【0084】
この結果、図６に示された電圧調整回路によれば、基準電圧Ｖｒに対して、調整可能な電圧差ΔＶが付与された基準電圧Ｖｒ♯をサブレギュレータ２２０に伝達することが可能となる。これにより、基準電圧Ｖｒ（例えば、メインレギュレータ２００の出力電圧）に対して電圧差ΔＶを有する電源電圧を、サブレギュレータ２２０から供給することが可能となり、かつ、この電圧差ΔＶは、図５での設定入力に相当するトリミング入力によって微調整することが可能である。又、ΔＶ＝０となる様な設定入力も可能であり、電圧補正回路２５０は、補正を停止してＶｒ＝Ｖｒ♯とする動作も可能である。
【0085】
図６の構成例において、ノードＮ１及びＮ２は「第１ノード」及び「第２ノード」の実施例にそれぞれ対応し、電流源２５１ａ，２５１ｂは「第１電流源」の一実施例に対応し、電流源２５２ａ，２５２ｂは「第２電流源」の一実施例に対応する。又、電流Ｉ１（Ｉ１＝Ｉ１ａ＝Ｉ１ｂ）、及び、電流Ｉ２（Ｉ２＝Ｉ２ａ＝Ｉ２ｂ）は「第１電流」及び「第２電流」の一実施例にそれぞれ対応する。更に、ＰＭＯＳトランジスタＭＰＢ１及びＭＰＢ２は「第３トランジスタ」及び「第４トランジスタ」の一実施例にそれぞれ対応する。又、調整回路２５５へのトリミング入力は「第１設定入力」の一実施例に対応し、調整回路２６５へのトリミング入力は「第２設定入力」の一実施例に対応する。
【0086】
図７には、電圧補正回路２５０の第２の構成例を説明する回路図が示される。
図７に示される第２の例の電圧補正回路２５０は、図６の電圧補正回路２５０の構成に加えて、スイッチＳＷＣＩ０，ＳＷＣＩ１及び抵抗素子ＲＶ１と、スイッチＳＷＣＯ０，ＳＷＣＯ１及び抵抗素子ＲＶ２を更に含む。スイッチＳＷＣＩ０，ＳＷＣＩ１のオンオフは、調整回路２５５からの調整信号Ｓｔｒ１によって制御される。同様に、スイッチＳＷＣＯ０，ＳＷＣＯ１のオンオフは、調整回路２６５からの調整信号Ｓｔｒ２によって制御される。
図７に示される第２の例の電圧補正回路２５０は、図６の電圧補正回路２５０の構成に加えて、スイッチＳＷＣＩ０，ＳＷＣＩ１及び抵抗素子ＲＶ１と、スイッチＳＷＣＯ０，ＳＷＣＯ１及び抵抗素子ＲＶ２を更に含む。スイッチＳＷＣＩ０，ＳＷＣＩ１のオンオフは、調整回路２５５からの調整信号Ｓｔｒ１によって制御される。同様に、スイッチＳＷＣＯ０，ＳＷＣＯ１のオンオフは、調整回路２６５からの調整信号Ｓｔｒ２によって制御される。
【0087】
抵抗素子ＲＶ１は、電流源２５１ａと、ＰＭＯＳトランジスタＭＰＢ１のソースに相当するノードＮ１との間に接続される。スイッチＳＷＣＩ０は、基準ノードＮｒと、ノードＮ１との間に接続される。スイッチＳＷＣＩ１は、基準ノードＮｒと、抵抗素子ＲＶ１上のノードＮ１ｘとの間に接続される。
【0088】
図８には、基準ノードＮｒに対応して配置されるスイッチＳＷＣＩ０，ＳＷＣＩ１の配置を詳細に説明するための回路図が示される。
【0089】
図８に示される様に、スイッチＳＷＣＩ１（図７）は、ｋ個（ｋ：自然数）のスイッチＳＷＣＩ１１～ＳＷＣＩ１ｋを有する。スイッチＳＷＣＩ１１～ＳＷＣＩ１ｋは、第１端が基準ノードＮｒと共通に接続される一方で、第２端は、抵抗素子ＲＶ１によるノードＮ１との間の電気抵抗が異なるノードＮ１ｘとそれぞれ接続される。従って、スイッチＳＷＣＩ１１～ＳＷＣＩ１ｋのいずれがオンされるかによって、いずれのノードＮ１ｘに基準電圧Ｖｒが伝達されるかが変わる。
【0090】
スイッチＳＷＣＩ１１のオン時には、ノードＮ１と、基準電圧Ｖｒが伝達されたノードＮ１ｘの間の電気抵抗は、抵抗素子ＲＶ１の全抵抗値となる。一方で、図８の様にｋ≧２のときには、スイッチＳＷＣＩ１２～ＳＷＣＩ１ｋのオン時には、ノードＮ１と、基準電圧Ｖｒが伝達されたノードＮ１ｘの間の電気抵抗は、抵抗素子ＲＶ１の全抵抗値中の一部とされる。
【0091】
スイッチＳＷＣＩ０及びＳＷＣＩ１１～ＳＷＩ１ｋのうちのいずれか１個が、図６の調整回路２５５からの調整信号Ｓｔｒ１によって選択的にオンされ、残りのスイッチはオフされる。この結果、図７の電流源２５１ａ，２５１ｂの電流Ｉ１（Ｉ１＝Ｉ１ａ＝Ｉ１ｂ）によって、ノードＮ１の電圧と、スイッチＳＷＣＩ０，ＳＷＣＩ１１～ＳＷＩ１ｋのうちの１個によって伝達される基準電圧Ｖｒとの間の電圧差ΔＶ１を、調整回路２５５（図６）へのトリミング入力によって切り替えることができる。
【0092】
スイッチＳＷＣＩ０のオン時には、基準電圧ＶｒがノードＮ１に伝達されるので、ΔＶ１＝０である。一方で、スイッチＳＷＣＩ１１～ＳＷＩ１ｋのうちの１つのオン時には、ノードＮ１との間に電気抵抗が存在するノードＮ１ｘに基準電圧が伝達されるので、ΔＶ１＞０となる。又、ｋ≧２のとき、電圧差ΔＶ１の大きさは、スイッチＳＷＣＩ１１～ＳＷＣＩ１ｋの選択によって調整することができる。
【0093】
再び図６を参照して、ノードＮｇｔに対応して配置されるスイッチＳＷＣＯ０，ＳＷＣＯ１について説明する。抵抗素子ＲＶ２は、電流源２５２ａと、ＰＭＯＳトランジスタＭＰＢ２のソースに相当するノードＮ２との間に接続される。スイッチＳＷＣＯ０は、ノードＮｇｔとノードＮ２との間に接続される。スイッチＳＷＣＯ１は、ノードＮ２と、抵抗素子ＲＶ２上のノードＮ２ｘとの間に接続される。
【0094】
図９を用いて、スイッチＳＷＣＯ０，ＳＷＣＯ１の配置を更に詳細に説明する。
図９に示される様に、スイッチＳＷＣＯ１（図７）は、ｋ個（ｋ：自然数）のスイッチＳＷＣＯ１１～ＳＷＣＯ１ｋを有する。スイッチＳＷＣＯ１１～ＳＷＣＯ１ｋは、第１端がノードＮｇｔと共通に接続される一方で、第２端は、抵抗素子ＲＶ２によるノードＮ２との間の電気抵抗が異なるノードＮ２ｘとそれぞれ接続される。従って、スイッチＳＷＣＯ１１～ＳＷＣＯ１ｋのいずれがオンされるかによって、いずれのノードＮ２ｘとノードＮ２とが接続されるかが変わる。
図９に示される様に、スイッチＳＷＣＯ１（図７）は、ｋ個（ｋ：自然数）のスイッチＳＷＣＯ１１～ＳＷＣＯ１ｋを有する。スイッチＳＷＣＯ１１～ＳＷＣＯ１ｋは、第１端がノードＮｇｔと共通に接続される一方で、第２端は、抵抗素子ＲＶ２によるノードＮ２との間の電気抵抗が異なるノードＮ２ｘとそれぞれ接続される。従って、スイッチＳＷＣＯ１１～ＳＷＣＯ１ｋのいずれがオンされるかによって、いずれのノードＮ２ｘとノードＮ２とが接続されるかが変わる。
【0095】
スイッチＳＷＣＯ１１のオン時には、ノードＮ２と、ノードＮｇｔと接続されたノードＮ２ｘとの間の電気抵抗は、抵抗素子ＲＶ２の全抵抗値となる。一方で、図９の様にｋ≧２のときには、スイッチＳＷＣＯ１２～ＳＷＣＯ１ｋのオン時には、ノードＮ２と、ノードＮｇｔと接続されたノードＮ２ｘの間の電気抵抗は、抵抗素子ＲＶ２の全抵抗値中の一部とされる。
【0096】
スイッチＳＷＣＯ０，ＳＷＣＯ１１～ＳＷＯ１ｋのうちのいずれか１個が、図６の調整回路２６５からの調整信号Ｓｔｒ２によって選択的にオンされ、残りのスイッチはオフされる。この結果、図７の電流源２５２ａ，２５２ｂの電流Ｉ２（Ｉ２＝Ｉ２ａ＝Ｉ２ｂ）によって、ノードＮ２の電圧と、ノードＮｇｔから出力される基準電圧Ｖｒ♯との間の電圧差ΔＶ２を、調整回路２６５（図６）へのトリミング入力によって切り替えることができる。
【0097】
スイッチＳＷＣＯ０のオン時には、ノードＮ２の電圧が基準電圧Ｖｒ♯としてノードＮｇｔに伝達されるので、ΔＶ２＝０である。一方で、スイッチＳＷＣＯ１１～ＳＷＯ１ｋのうちの１つのオン時には、ノードＮ２との間に電気抵抗が存在するノードＮ２ｘの電圧が基準電圧Ｖｒ♯としてノードＮｇｔに伝達されるので、ΔＶ２＞０となる。又、ｋ≧２のとき、電圧差ΔＶ２の大きさは、スイッチＳＷＣＯ１１～ＳＷＣＯ１ｋの選択によって調整することができる。
【0098】
図７の電圧補正回路２５０では、電流源２５１ａ，２５１ｂ，２５２ａ，２５２ｂの電流は同等に設計される（Ｉ１ａ＝Ｉ１ｂ（＝Ｉ１）＝Ｉ２ａ＝Ｉ２ｂ＝（Ｉ２））。このため、ノードＮ１（ＰＭＯＳトランジスタＭＰＢ１のソース）及びノードＮ２（ＰＭＯＳトランジスタＭＰＢ２のソース）は同等の電位である。従って、ΔＶ１＞ΔＶ２となる様に、代表的には、ΔＶ１＞０、かつ、ΔＶ２＝０となる様に、スイッチＳＷＣＩ１１～ＳＷＣＩ１ｋのいずれかと、スイッチＳＷＣＯ０をオンすると、Ｖｒ♯＝Ｖｒ－ΔＶ１とすることができる。即ち、補正電圧ΔＶ＜０（Ｖｒ♯＜Ｖｒ）として、基準電圧Ｖｒよりも低い基準電圧Ｖｒ♯を、電圧補正回路２５０からサブレギュレータ２２０に伝達することができる。
【0099】
反対に、ΔＶ２＞ΔＶ１となる様に、代表的には、ΔＶ２＞０、かつ、ΔＶ１＝０となる様に、スイッチＳＷＣＯ１１～ＳＷＣＯ１ｋのいずれかと、スイッチＳＷＣＩ０をオンすると、Ｖｒ♯＝Ｖｒ＋ΔＶ２とすることができる。即ち、補正電圧ΔＶ＞０（Ｖｒ♯＞Ｖｒ）として、基準電圧Ｖｒよりも高い基準電圧Ｖｒ♯を、電圧補正回路２５０からサブレギュレータ２２０に伝達することができる。
【0100】
又、基準ノードＮｒ側でスイッチＳＷＣＩ０をオン（ΔＶ１＝０）し、かつ、ノードＮｇｔ側でスイッチＳＷＣＯ０をオン（ΔＶ２＝０）とすると、Ｖｒ♯＝Ｖｒ、即ち、電圧補正回路２５０での補正電圧ΔＶ＝０とすることが可能である。即ち、ΔＶ＝０となる様な設定入力も可能である。
【0101】
この様に、図７に示された第２の例の電圧調整回路によっても、基準電圧Ｖｒに対して、調整可能な電圧差ΔＶが付与された基準電圧Ｖｒ♯をサブレギュレータ２２０に伝達することが可能となる。これにより、基準電圧Ｖｒ（例えば、メインレギュレータ２００の出力電圧）との電圧差ΔＶを有する電源電圧を、サブレギュレータ２２０から供給することが可能となり、かつ、この電圧差ΔＶは、図５での設定入力に相当するトリミング入力によって微調整することが可能である。又、電圧補正回路２５０は、補正を停止してＶｒ＝Ｖｒ♯とする動作も可能である。
【0102】
図７～９の構成例においても、ノードＮ１及びＮ２は「第１ノード」及び「第２ノード」の実施例にそれぞれ対応し、電流源２５１ａ，２５１ｂは「第１電流源」の一実施例に対応し、電流源２５２ａ，２５２ｂは「第２電流源」の一実施例に対応する。又、ＰＭＯＳトランジスタＭＰＢ１及びＭＰＢ２は「第３トランジスタ」及び「第４トランジスタ」の一実施例にそれぞれ対応する。調整回路２５５へのトリミング入力は「第１設定入力」の一実施例に対応し、調整回路２６５へのトリミング入力は「第２設定入力」の一実施例に対応する。
【0103】
更に、図８に示された、スイッチＳＷＣＩ０，ＳＷＣＩ１１～ＳＷＣＩ１ｋ及び抵抗素子ＲＶ１によって「第１電圧差設定回路」の一実施例を構成することが可能であり、ノードＮ１及びノードＮ１ｘの間の電圧差ΔＶ１が「第１電圧差」の一実施例に対応する。同様に、図９に示された、スイッチＳＷＣＯ０，ＳＷＣＯ１１～ＳＷＣＯ１ｋ及び抵抗素子ＲＶ２によって「第２電圧差設定回路」の一実施例を構成することが可能であり、ノードＮ２及びノードＮ２ｘの間の電圧差ΔＶ２が「第２電圧差」の一実施例に対応する。
【0104】
尚、図７の電圧調整回路では、抵抗値の調整によって補正電圧ΔＶを比較的容易に調整することが可能である一方で、抵抗素子ＲＶ１，ＲＶ２での電力損失が生じる。これに対して、図６の電圧調整回路では、抵抗素子ＲＶ１，ＲＶ２による電力損失を生じることなく補正電圧ΔＶを設定することができる。
【0105】
尚、実施の形態２に係る電圧補正回路２５０は、実施の形態１の変形例（図４）に係る構成を有するサブレギュレータ２２０－１～２２０－３に対して適用することも可能である。即ち、図４に示された回路構成において、ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各ゲートに、電圧補正回路２５０からの基準電圧Ｖｒ♯を入力することも可能である。
【0106】
又、実施の形態２では、全てのサブレギュレータ２２０－１～２２０－３に対して共通の電圧補正回路２５０を配置する例を説明したが、異なる電圧差（補正電圧）ΔＶを付与するために、サブレギュレータ毎に電圧補正回路２５０を個別に配置することも可能である。或いは、一部のサブレギュレータのみに対応して電圧補正回路２５０を配置することも可能である。
【0107】
実施の形態３．
実施の形態１及び２では、メインレギュレータ２００の出力電圧（ＶＯＵＴ０）を用いてサブレギュレータ２２０へ伝達される基準電圧Ｖｒが発生される構成例を説明した。実施の形態３では、基準電圧Ｖｒの発生についての変形例を説明する。
実施の形態１及び２では、メインレギュレータ２００の出力電圧（ＶＯＵＴ０）を用いてサブレギュレータ２２０へ伝達される基準電圧Ｖｒが発生される構成例を説明した。実施の形態３では、基準電圧Ｖｒの発生についての変形例を説明する。
【0108】
図１０は、実施の形態３に係る電源回路の第１の構成例を説明するブロック図である。
図１０に示される、実施の形態３の第１の構成例に係る電源回路１０１Ａは、図１に示された電源回路１００Ａと比較して、基準ノードＮｒに対して、一定電圧発生回路２１０から基準電圧Ｖｒが入力される点で異なる。例えば、基準電圧Ｖｒは、実施の形態１での目標電圧ＶＲＥＦ♯と同等の一定電圧として発生される。電源回路１０１Ａのその他の構成は、実施の形態１に係る電源回路１００Ａと同様である。
図１０に示される、実施の形態３の第１の構成例に係る電源回路１０１Ａは、図１に示された電源回路１００Ａと比較して、基準ノードＮｒに対して、一定電圧発生回路２１０から基準電圧Ｖｒが入力される点で異なる。例えば、基準電圧Ｖｒは、実施の形態１での目標電圧ＶＲＥＦ♯と同等の一定電圧として発生される。電源回路１０１Ａのその他の構成は、実施の形態１に係る電源回路１００Ａと同様である。
【0109】
電源回路１０１Ａでは、図２及び図３において、基準ノードＮｒは、サブレギュレータ２２０－１～２２０－３から切り離されて、一定電圧発生回路２１０からの一定電圧が、基準電圧Ｖｒとして、サブレギュレータ２２０－１～２２０－３を構成するＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各々のゲートに伝達されることになる。
【0110】
電源回路１０１Ａによっても、実施の形態１で説明した電源回路１００Ａと同様に、ソースフォロワ回路によって簡易に構成されるサブレギュレータ２２０により、比較的消費電流が小さい回路群に対して電源電圧を供給することができる。この結果、メインレギュレータから離して配置される傾向にある消費電流の小さい回路群の電源電圧について、回路規模の増加を抑制した上で安定化することができる。
【0111】
尚、電源回路１０１Ａにおいても、サブレギュレータ２２０に対して、実施の形態１の変形例（図４）に係る構成を適用することが可能である。即ち、図４に示された回路構成において、ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各ゲートに、一定電圧発生回路２１０からの基準電圧Ｖｒを入力することも可能である。
【0112】
図１１には、実施の形態３に係る電源回路の第２の構成例を説明するブロック図が示される。
【0113】
【0114】
電源回路１０１Ｂにおいても、基準ノードＮｒに対しては、図１０で説明したのと同様に、一定電圧発生回路２１０から基準電圧Ｖｒが入力される。更に、電圧補正回路２５０は、実施の形態２で説明したのと同様に、補正された基準電圧Ｖｒ♯を出力する（Ｖｒ♯＝Ｖｒ＋ΔＶ）。
【0115】
電源回路１０１Ｂでは、図２及び図３において、基準ノードＮｒは、サブレギュレータ２２０－１～２２０－３から切り離されて、電圧補正回路２５０からの基準電圧Ｖｒ♯がサブレギュレータ２２０－１～２２０－３を構成するＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各々のゲートに伝達されることになる。
【0116】
従って、電源回路１０１Ｂによれば、電源回路１０１Ａによる効果に加えて、電圧補正回路２５０の配置により、一定電圧発生回路２１０から入力された基準電圧Ｖｒに対して調整可能な電圧差（補正電圧）ΔＶが付与された電源電圧を、サブレギュレータ２２０－１～２２０－３から供給することが可能である。尚、電圧補正回路２５０は、実施の形態２で説明した様に、複数個のサブレギュレータ２２０に対しては、任意の態様で配置することができる。
【0117】
尚、電源回路１０１Ｂにおいても、サブレギュレータ２２０に対して、実施の形態１の変形例（図４）に係る構成を適用することが可能である。即ち、図４に示された回路構成において、ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各ゲートに、電圧補正回路２５０からの基準電圧Ｖｒ♯を入力することも可能である。
【0118】
図１２には、実施の形態３に係る電源回路の第３の構成例を説明するブロック図が示される。
【0119】
図１２に示される様に、実施の形態３の第３の構成例に係る電源回路１０２Ａは、図１に示された電源回路１００Ａと比較して、端子１０２によって、電源回路１０２Ａの外部から基準電圧Ｖｒが入力される点で異なる。端子１０２に入力された基準電圧Ｖｒは、基準ノードＮｒに伝達される。電源回路１０２Ａのその他の構成は、実施の形態１に係る電源回路１００Ａと同様である。
【0120】
電源回路１０２Ａでは、図２及び図３において、基準ノードＮｒは、サブレギュレータ２２０－１～２２０－３から切り離されて、端子１０２と電気的に接続される。そして、端子１０２への入力電圧が、基準電圧Ｖｒとして、サブレギュレータ２２０－１～２２０－３を構成するＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各々のゲートに伝達されることになる。
【0121】
電源回路１０２Ａによっても、実施の形態１で説明した電源回路１００Ａと同様に、ソースフォロワ回路によって簡易に構成されるサブレギュレータ２２０により、比較的消費電流が小さい回路群に対して電源電圧を供給することができる。この結果、メインレギュレータから離して配置される傾向にある消費電流の小さい回路群の電源電圧について、回路規模の増加を抑制した上で安定化することができる。
【0122】
尚、電源回路１０２Ａにおいても、サブレギュレータ２２０に対して、実施の形態１の変形例（図４）に係る構成を適用することが可能である。即ち、図４に示された回路構成において、ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各ゲートに、電源回路１０２Ａの外部からの基準電圧Ｖｒを入力することも可能である。
【0123】
図１３には、実施の形態３に係る電源回路の第４の構成例を説明するブロック図が示される。
【0124】
【0125】
電源回路１０２Ｂにおいても、基準ノードＮｒに対しては、図１２で説明したのと同様に、端子１０２への入力電圧が、基準電圧Ｖｒとして伝達される。更に、電圧補正回路２５０は、実施の形態２で説明したのと同様に、補正された基準電圧Ｖｒ♯を出力する（Ｖｒ♯＝Ｖｒ＋ΔＶ）。
【0126】
電源回路１０２Ｂでは、図２及び図３において、基準ノードＮｒは、サブレギュレータ２２０－１～２２０－３から切り離されて、電圧補正回路２５０からの基準電圧Ｖｒ♯が、サブレギュレータ２２０－１～２２０－３を構成するＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各々のゲートに伝達されることになる。
【0127】
従って、電源回路１０２Ｂによれば、電源回路１０２Ａによる効果に加えて、電圧補正回路２５０の配置により、電源回路１０２Ｂの外部から入力された基準電圧Ｖｒに対して調整可能な電圧差（補正電圧）ΔＶを付与した電源電圧を、サブレギュレータ２２０から供給することが可能となる。尚、電圧補正回路２５０は、実施の形態２で説明した様に、複数個のサブレギュレータ２２０に対しては、任意の態様で配置することができる。
【0128】
又、電源回路１０２Ｂにおいても、サブレギュレータ２２０に対して、実施の形態１の変形例（図４）に係る構成を適用することが可能である。即ち、図４に示された回路構成において、ＮＭＯＳトランジスタＭＮ１１～ＭＮ１３の各ゲートに、電圧補正回路２５０からの基準電圧Ｖｒ♯を入力することも可能である。
【0129】
尚、実施の形態１～３では、３個のサブレギュレータ２２０－１～２２０－３が配置される構成を例示したが、言うまでもなく、サブレギュレータ２２０の配置個数は１個を含んで任意である。更に、サブレギュレータ２２０による電源電圧が供給先として、デジタル回路ブロックを例示したが、当該供給先は、フィードバック制御が必要となる様な電源電圧の変動が大きい負荷（回路）を除いて、任意の負荷（回路）とすることができる。同様に、メインレギュレータ２００の配置個数についても任意である。即ち、複数のメインレギュレータ２００及び複数のサブレギュレータ２２０の組み合わせによって、複数の回路ブロックにそれぞれ供給される電源電圧を詳細に調整して、全体の電源回路を構築することが可能である。
【0130】
或いは、実施の形態３に係る電源回路１０１Ａ，１０１Ｂ，１０２Ａ，１０２Ｂについては、比較的消費電流が小さい回路のみで負荷回路１１０が構成される場合には、メインレギュレータ２００の配置を省略して、１個又は複数個のサブジェネレータのみを用いて、１個又は複数個の回路ブロックに対して電源電圧を供給する構成とすることも可能である。
【0131】
尚、実施の形態１～３では、電源電圧ＡＶＤＤ及び基準電圧Ｖｒが正電圧の場合の構成例を説明したが、実施の形態１～３で説明した電源回路の構成は、電源電圧ＡＶＤＤ及び基準電圧Ｖｒが負電圧の場合にも適用することができる。但し、この場合には、サブレギュレータ２２０－１～２２０－３を構成するトランジスタＭＮ１１～ＭＮ１３は、Ｐ型の電界効果トランジスタに置換されるので、Ｐ型が「第１導電型」の一実施例に対応する。更に、図４において、パンチスルーを防止するためにサブレギュレータ２２０に配置されたトランジスタ（ＭＰ１１～ＭＰ１３）はＮ型の電界効果トランジスタで構成されることが必要である。即ち、Ｎ型が「第２導電型」の一実施例に対応する。
【0132】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示による技術的範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0133】
１００Ａ，１００Ｂ，１０１Ａ，１０１Ｂ，１０２Ａ，１０２Ｂ 電源回路、１０１，１０２ 端子、１１０ 負荷回路、１２０～１２３ 回路ブロック、２００ メインレギュレータ、２０１ 差動増幅器、２１０ 一定電圧発生回路、２２０－１～２２０－３ サブレギュレータ、２５０ 電圧補正回路、２５１ａ，２５１ｂ，２５２ａ，２５２ｂ 電流源、２５５，２６５ 調整回路、２５６，２６６ トリミング素子群、ＡＧＮＤ 接地電圧、ＡＶＤＤ 電源電圧、ＧＬ 接地ライン、ＭＰＬ メイン電源ライン、ＭＮ１１～ＭＮ１３ ＮＭＯＳトランジスタ、ＭＰ１１～ＭＰ１３，ＭＰＢ１，ＭＰＢ２ ＰＭＯＳトランジスタ、ＭＰ０ 出力トランジスタ、Ｎ０ 分岐ノード、Ｎｂ 接続ノード、Ｎｏ 出力ノード、Ｎｒ 基準ノード、Ｒ１，Ｒ２，Ｒ１１～Ｒ１３，ＲＶ１，ＲＶ２ 抵抗素子、ＳＰＰ０～ＳＰＬ３ 電源ライン、ＳＰＯＦＦ 電源オフ信号、ＳＷＣＩ０，ＳＷＣＩ１，ＳＷＣＩ１１～ＳＷＣＩ１ｋ，ＳＷＣＯ０，ＳＷＣＯ１，ＳＷＣＯ１１～ＳＷＣＯ１ｋ スイッチ、Ｓｔｒ１，Ｓｔｒ２ 調整信号、ＶＩＮＰ フィードバック電圧、ＶＯＵＴ０～ＶＯＵＴ３ 出力電圧、ＶＲＥＦ 一定電圧、ＶＲＥＦ♯ 目標電圧、Ｖｒ 基準電圧、Ｖｔ しきい値電圧。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】