(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-24
(45)【発行日】2024-11-01
(54)【発明の名称】表示基板及びその製造方法、表示装置
(51)【国際特許分類】
G09F 9/30 20060101AFI20241025BHJP
G09F 9/00 20060101ALI20241025BHJP
H10K 59/123 20230101ALI20241025BHJP
H10K 59/131 20230101ALI20241025BHJP
【ＦＩ】
G09F9/30 338
G09F9/00 338
G09F9/30 349B
G09F9/30 365
H10K59/123
H10K59/131
【請求項の数】
20
(21)【出願番号】P 2021563681
(86)(22)【出願日】2020-08-19
(65)【公表番号】
(43)【公表日】2023-01-20
(86)【国際出願番号】 CN2020109999
(87)【国際公開番号】W WO2021082648
(87)【国際公開日】2021-05-06
【審査請求日】2023-08-16
(31)【優先権主張番号】201911038817.7
(32)【優先日】2019-10-29
(33)【優先権主張国・地域又は機関】CN
(73)【特許権者】
【識別番号】510280589
【氏名又は名称】京東方科技集團股▲ふん▼有限公司
【氏名又は名称原語表記】ＢＯＥ ＴＥＣＨＮＯＬＯＧＹ ＧＲＯＵＰ ＣＯ．，ＬＴＤ．
【住所又は居所原語表記】Ｎｏ．１０ Ｊｉｕｘｉａｎｑｉａｏ Ｒｄ．，Ｃｈａｏｙａｎｇ Ｄｉｓｔｒｉｃｔ，Ｂｅｉｊｉｎｇ １０００１５，ＣＨＩＮＡ
(74)【代理人】
【識別番号】100108453
【弁理士】
【氏名又は名称】村山 靖彦
(74)【代理人】
【識別番号】100110364
【弁理士】
【氏名又は名称】実広 信哉
(72)【発明者】
【氏名】徐 攀
(72)【発明者】
【氏名】李 永▲謙▼
(72)【発明者】
【氏名】王 国英
(72)【発明者】
【氏名】▲張▼ 大成
(72)【発明者】
【氏名】▲許▼ 晨
(72)【発明者】
【氏名】▲劉▼ ▲ラン▼
(72)【発明者】
【氏名】▲張▼ 星
(72)【発明者】
【氏名】王 玲
(72)【発明者】
【氏名】林 奕呈
(72)【発明者】
【氏名】▲韓▼ 影
【審査官】武田 悟
(56)【参考文献】
【文献】特開２０１５－１７９２４８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／０１３１３６９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１８／０１５１１２０（ＵＳ，Ａ１）
【文献】特表２０２１－５２３５１２（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０９Ｆ ９／００ － ９／４６
Ｇ０９Ｇ ３／００ － ３／３８
Ｈ１０Ｋ ５９／００ － ５９／９５
(57)【特許請求の範囲】
【請求項1】
表示基板であって、基板と、前記基板に設置される複数のサブ画素とを備え、各サブ画素は発光領域及び非発光領域を備え、各サブ画素に駆動回路が設置され、前記駆動回路は蓄電コンデンサ及び複数のトランジスタを備え、前記複数のトランジスタはスイッチングトランジスタ、駆動トランジスタ及びセンストランジスタを含み、
各サブ画素に対して、前記複数のトランジスタは非発光領域に位置し、前記蓄電コンデンサは透明コンデンサであり、且つ前記蓄電コンデンサの前記基板での正投影と前記発光領域は重複領域が存在し、前記蓄電コンデンサの第１電極は前記複数のトランジスタの活性層と同一層に設置され、且つ前記複数のトランジスタのソース／ドレイン電極と異なる層に設置され、前記蓄電コンデンサの第２電極は前記蓄電コンデンサの第１電極の前記基板に近接する側に位置し、
前記駆動トランジスタの第１極は前記駆動トランジスタの活性層によって前記蓄電コンデンサの第２電極に接続され、前記センストランジスタの第１極は前記センストランジスタの活性層によって前記蓄電コンデンサの第２電極に接続される、表示基板。
【請求項2】
各サブ画素に対して、各トランジスタの活性層はチャネル領域、第１導電領域及び第２導電領域を備え、前記第１導電領域及び前記第２導電領域はそれぞれ対応のチャネル領域の両側に設置され、前記複数のトランジスタのうちの各トランジスタの第２極は前記第１導電領域に接続され、前記複数のトランジスタのうちの各トランジスタの第１極は前記第２導電領域に接続され、
前記駆動トランジスタの第２導電領域は前記蓄電コンデンサの第２電極に接続され、前記センストランジスタの第２導電領域は前記蓄電コンデンサの第２電極に接続される、請求項１に記載の表示基板。
【請求項3】
前記表示基板は、前記複数のトランジスタの活性層の前記基板に近接する側に設置される緩衝層を更に備え、前記緩衝層は前記蓄電コンデンサの第２電極を露出させる第１ビア及び第２ビアを備え、前記駆動トランジスタの第２導電領域は前記第１ビアによって前記蓄電コンデンサの第２電極に接続され、前記センストランジスタの第２導電領域は前記第２ビアによって前記蓄電コンデンサの第２電極に接続される、請求項２に記載の表示基板。
【請求項4】
前記駆動トランジスタは、前記緩衝層の前記基板に近接する側に設置される遮光層を更に備え、前記蓄電コンデンサの第２電極は前記緩衝層の前記基板に近接する側に設置され、前記第２電極の前記基板での正投影は前記遮光層の前記基板での正投影を被覆し、前記遮光層は前記第２電極に近接する表面が前記第２電極に完全に接触し、
前記遮光層は前記蓄電コンデンサの第２電極の前記基板に近接する側に設置され、又は、前記蓄電コンデンサの第２電極は前記遮光層の前記基板に近接する側に設置される、請求項３に記載の表示基板。
【請求項5】
前記表示基板は、前記基板に設置される複数行のゲート線及び複数列のデータ線を更に備え、各サブ画素の位置はゲート線とデータ線が交差して制限され、前記複数のサブ画素はそれぞれ前記複数行のゲート線及び前記複数列のデータ線に１対１で対応し、前記複数行のゲート線は第１ゲート線及び第２ゲート線を含み、前記第１ゲート線及び前記第２ゲート線は前記複数のトランジスタのゲート電極と同一層に設置され、前記複数列のデータ線は前記複数のトランジスタのソース／ドレイン電極と同一層に設置される、請求項１に記載の表示基板。
【請求項6】
各サブ画素に対して、前記蓄電コンデンサの第１電極はそれぞれ前記スイッチングトランジスタの第１極及び前記駆動トランジスタのゲート電極に接続され、前記スイッチングトランジスタのゲート電極はサブ画素に対応するゲート線のうちの第１ゲート線に接続され、前記スイッチングトランジスタの第２極はサブ画素に対応するデータ線に接続され、前記センストランジスタのゲート電極はサブ画素に対応するゲート線のうちの第２ゲート線に接続される、請求項５に記載の表示基板。
【請求項7】
各サブ画素に対して、前記非発光領域は第１非発光領域及び第２非発光領域を含み、前記第１非発光領域及び前記第２非発光領域は前記発光領域の両側に位置し、且つ前記複数列のデータ線の延在方向に沿って設置され、前記センストランジスタ及び前記第２ゲート線はいずれも前記第１非発光領域に位置し、前記スイッチングトランジスタ、前記駆動トランジスタ及び前記第１ゲート線はいずれも前記第２非発光領域に位置する、請求項６に記載の表示基板。
【請求項8】
前記表示基板は、前記複数列のデータ線と同一層に設置される電源コード及びセンス線を更に備え、各画素は前記複数行のゲート線の延在方向に沿って設置される４つのサブ画素を備え、各画素は２列の電源コード及び１列のセンス線に対応し、各画素に対して、画素に対応するセンス線は第２サブ画素と第３サブ画素との間に位置し、画素に対応する１列の電源コードは第１サブ画素の前記第２サブ画素から離れる側に位置し、画素に対応するもう１列の電源コードは第４サブ画素の前記第３サブ画素から離れる側に位置し、
前記第１サブ画素に対応するデータ線は前記第１サブ画素の前記第２サブ画素に近接する側に位置し、前記第２サブ画素に対応するデータ線は前記第２サブ画素の前記第１サブ画素に近接する側に位置し、前記第３サブ画素に対応するデータ線は前記第３サブ画素の前記第４サブ画素に近接する側に位置し、前記第４サブ画素に対応するデータ線は前記第４サブ画素の前記第３サブ画素に近接する側に位置し、
前記表示基板は、前記複数のトランジスタのゲート電極と同一層に設置される電源接続線と、遮光層と同一層に設置されるセンス接続線とを更に備え、各画素はゲート線の延在方向に沿って設置される２つの電源接続線及びゲート線の延在方向に沿って設置される２つのセンス接続線に対応し、電源接続線はそれぞれ電源コードに対応し、前記電源接続線は対応の電源コードに接続され、２つのセンス接続線はセンス線に接続され、
前記第２サブ画素の駆動トランジスタの第２極は一方の電源接続線に接続され、
前記第３サブ画素の駆動トランジスタの第２極は他方の電源接続線に接続され、
前記第１サブ画素のセンストランジスタの第２極はセンストランジスタの活性層によって一方のセンス接続線に接続され、
前記第４サブ画素のセンストランジスタの第２極はセンストランジスタの活性層によって他方のセンス接続線に接続される、請求項５に記載の表示基板。
【請求項9】
前記表示基板は、前記複数のトランジスタの活性層の前記基板に近接する側に設置される緩衝層を更に備え、前記緩衝層に第３ビアが更に設置され、前記第３ビアは前記センス接続線を露出させ、各サブ画素に対して、各トランジスタの活性層はチャネル領域、第１導電領域及び第２導電領域を備え、前記第１導電領域及び前記第２導電領域はそれぞれ前記チャネル領域の両側に設置され、
前記センストランジスタの第１導電領域は前記第３ビアによって前記センス接続線に接続される、請求項８に記載の表示基板。
【請求項10】
前記表示基板は、前記複数のトランジスタのゲート電極と前記複数のトランジスタの活性層との間に設置されるゲート絶縁層と、前記複数のトランジスタのソース／ドレイン電極と前記複数のトランジスタの活性層との間に設置される層間絶縁層とを更に備え、前記ゲート絶縁層の前記基板での正投影は前記複数のトランジスタのゲート電極の前記基板での正投影と重複する、請求項７に記載の表示基板。
【請求項11】
前記層間絶縁層にビアが設置され、前記ビアは前記第２非発光領域に位置し、前記ビアは前記駆動トランジスタのゲート電極及び前記蓄電コンデンサの第１電極を同時に露出させ、前記スイッチングトランジスタの第１極は前記ビアによって前記駆動トランジスタのゲート電極及び前記第１電極に接続される、請求項１０に記載の表示基板。
【請求項12】
前記蓄電コンデンサの第１電極の製造材料は導電領域の製造材料と同じであり、前記導電領域は前記第１導電領域又は前記第２導電領域を含み、前記蓄電コンデンサの第１電極の製造材料は透明金属酸化物を含み、前記蓄電コンデンサの第２電極の製造材料は透明導電性材料を含む、請求項２に記載の表示基板。
【請求項13】
各サブ画素には発光素子及びサブ画素と色が同じである光学フィルタが更に設置され、前記発光素子は順に設置される陽極、有機発光層及び陰極を備え、前記陽極は前記センストランジスタの前記第１極に接続され、前記陽極は透過電極であり、前記陰極は反射電極であり、前記発光素子の前記基板での正投影と前記発光領域は重複領域が存在し、前記光学フィルタは前記発光領域に位置し、且つ前記発光素子の前記基板に近接する側に設置され、前記陽極の前記基板での正投影は前記光学フィルタの前記基板での正投影を被覆する、請求項１に記載の表示基板。
【請求項14】
前記表示基板は、前記複数のトランジスタのソース／ドレイン電極の前記基板から離れる側に設置される不活性化層及び平坦層を更に備え、前記表示基板は、前記複数のトランジスタの活性層の前記基板に近接する側に設置される緩衝層を更に備え、前記緩衝層は前記蓄電コンデンサの第２電極を露出させる第１ビア及び第２ビアを備え、
前記不活性化層は前記光学フィルタの前記基板に近接する側に設置され、前記平坦層は前記発光素子と前記光学フィルタとの間に設置され、前記不活性化層には前記センストランジスタの前記第１極を露出させる第４ビアが設置され、前記平坦層には前記第４ビアを露出させる第５ビアが設置され、
前記陽極は前記第４ビア及び前記第５ビアによって前記センストランジスタの前記第１極に接続され、
前記第５ビアの前記基板での正投影は前記第２ビアの前記基板での正投影と不完全に重複する、請求項１３に記載の表示基板。
【請求項15】
請求項１～１４のいずれか１項に記載の表示基板を備える表示装置。
【請求項16】
請求項１～１４のいずれか１項に記載の表示基板を製造することに用いられる表示基板の製造方法であって、基板を提供することと、
前記基板に複数のサブ画素を形成し、各サブ画素は発光領域及び非発光領域を備え、各サブ画素に駆動回路が設置され、前記駆動回路は蓄電コンデンサ及び複数のトランジスタを備え、前記複数のトランジスタはスイッチングトランジスタ、駆動トランジスタ及びセンストランジスタを含むことと、を含み、
各サブ画素に対して、前記複数のトランジスタは非発光領域に位置し、前記蓄電コンデンサは透明コンデンサであり、且つ前記蓄電コンデンサの前記基板での正投影と前記発光領域は重複領域が存在し、前記蓄電コンデンサの第１電極は前記複数のトランジスタの活性層と同一層に設置され、且つ前記複数のトランジスタのソース／ドレイン電極と異なる層に設置され、前記蓄電コンデンサの第２電極は前記蓄電コンデンサの第１電極の前記基板に近接する側に位置し、
前記駆動トランジスタの第１極は前記駆動トランジスタの活性層によって前記蓄電コンデンサの第２電極に接続され、前記センストランジスタの第１極は前記センストランジスタの活性層によって前記蓄電コンデンサの第２電極に接続される表示基板の製造方法。
【請求項17】
前記表示基板は更にゲート線、データ線、電源コード、センス線を備え、前記ゲート線は第１ゲート線及び第２ゲート線を含み、各サブ画素には発光素子及びサブ画素と色が同じである光学フィルタが更に設置され、前記基板に複数のサブ画素を形成するステップは、前記基板に遮光層及び前記蓄電コンデンサの第２電極を形成することと、
前記遮光層及び前記蓄電コンデンサの第２電極に前記複数のトランジスタの活性層及び前記蓄電コンデンサの第１電極を形成することと、
前記複数のトランジスタの活性層及び前記蓄電コンデンサの第１電極に前記複数のトランジスタのゲート電極、前記第１ゲート線及び前記第２ゲート線を形成することと、
前記複数のトランジスタのゲート電極、前記第１ゲート線及び前記第２ゲート線に前記データ線、前記電源コード、前記センス線及び前記複数のトランジスタのソース／ドレイン電極を形成することと、
前記データ線、前記電源コード、前記センス線及び前記複数のトランジスタのソース／ドレイン電極に前記光学フィルタ及び前記発光素子を順に形成することと、を含む請求項１６に記載の方法。
【請求項18】
前記基板に前記遮光層及び前記蓄電コンデンサの第２電極を形成するステップは、前記基板に前記遮光層及び前記蓄電コンデンサの第２電極を順に形成し、又は、前記基板に前記蓄電コンデンサの第２電極及び前記遮光層を順に形成し、又は、前記基板に前記蓄電コンデンサの第２電極及び前記遮光層を同時に形成することを含む、請求項１７に記載の方法。
【請求項19】
前記基板に前記蓄電コンデンサの第２電極及び前記遮光層を同時に形成するステップは、前記基板に遮光薄膜及び透明導電性薄膜を順に堆積することと、
ハーフトーンマスクを用いて前記蓄電コンデンサの第２電極及び前記遮光層を同時に形成することと、を含む請求項１８に記載の方法。
【請求項20】
前記遮光層及び前記蓄電コンデンサの第２電極に前記複数のトランジスタの活性層及び前記蓄電コンデンサの第１電極を形成するステップは、前記遮光層及び前記蓄電コンデンサの第２電極には第１ビア、第２ビア及び第３ビアを備える緩衝層を形成し、前記第１ビア及び前記第２ビアが前記蓄電コンデンサの第２電極を露出させ、前記第３ビアがセンス接続線を露出させることと、
前記緩衝層において同じ製造プロセスにより前記複数のトランジスタの活性層及び前記蓄電コンデンサの第１電極を形成することと、を含み、
前記データ線、前記電源コード、前記センス線及び前記複数のトランジスタのソース／ドレイン電極に前記光学フィルタ及び前記発光素子を順に形成するステップは、
前記データ線、前記電源コード、前記センス線及び前記複数のトランジスタのソース／ドレイン電極には第４ビアを備える不活性化層を形成し、前記第４ビアが前記センストランジスタの前記第１極を露出させることと、
前記不活性化層には前記光学フィルタと、第５ビアを備える平坦層とを順に形成することと、
前記平坦層に前記発光素子を形成することと、を含む請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
関連出願の相互参照
本願は、出願番号がＰＣＴ／ＣＮ２０２０／１０９９９９であり、出願日が２０２０年８月１９日であるＰＣＴ国際出願の、日本国の国内段階への移行である。該ＰＣＴ国際出願は、２０１９年１０月２９日に提出した中国特許出願第２０１９１１０３８８１７．７号、発明の名称「表示基板及びその製造方法、表示装置」の優先権を主張し、その内容が援用により本願に取り込まれる。
技術分野
本開示は表示技術分野に関し、具体的に表示基板及びその製造方法、表示装置に関する。
本願は、出願番号がＰＣＴ／ＣＮ２０２０／１０９９９９であり、出願日が２０２０年８月１９日であるＰＣＴ国際出願の、日本国の国内段階への移行である。該ＰＣＴ国際出願は、２０１９年１０月２９日に提出した中国特許出願第２０１９１１０３８８１７．７号、発明の名称「表示基板及びその製造方法、表示装置」の優先権を主張し、その内容が援用により本願に取り込まれる。
技術分野
本開示は表示技術分野に関し、具体的に表示基板及びその製造方法、表示装置に関する。
【背景技術】
【0002】
有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｅｖｉｃｅ、ＯＬＥＤと略称）による表示は従来の液晶表示（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤと略称）と異なる表示技術であり、能動的に発光し、温度特性が良く、消費電力が少なく、速く応答でき、湾曲可能で、極めて軽薄で、コストが低いという利点を有し、既に次世代表示装置の重要な発見の１つとなって、ますます注目を集めている。
【0003】
ＯＬＥＤ表示基板は、出光方向によってボトムエミッションＯＬＥＤ、トップエミッションＯＬＥＤ及び両面エミッションＯＬＥＤの３種類に分けられてもよい。ボトムエミッションＯＬＥＤとは、ＯＬＥＤデバイスにおける光が基板方向に向かって射出されることを指す。しかしながら、ボトムエミッションＯＬＥＤ表示基板は、画素開口領域により制限されるため、各サブ画素の占有する面積が比較的大きく、更にボトムエミッションＯＬＥＤ表示基板における単位面積あたりの画素数（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ、ＰＰＩと略称）が比較的少なくなり、高いＰＰＩを実現することができない。
【発明の概要】
【課題を解決するための手段】
【0004】
以下は本開示の詳細な説明の主題の概説である。本概説は特許請求の範囲を制限するためのものではない。一態様では、本開示は表示基板を提供し、基板と、前記基板に設置される複数のサブ画素とを備え、各サブ画素は発光領域及び非発光領域を備え、各サブ画素に駆動回路が設置され、前記駆動回路は蓄電コンデンサ及び複数のトランジスタを備え、前記複数のトランジスタはスイッチングトランジスタ、駆動トランジスタ及びセンストランジスタを含み、
各サブ画素に対して、前記複数のトランジスタは非発光領域に位置し、前記蓄電コンデンサは透明コンデンサであり、且つ前記蓄電コンデンサの前記基板での正投影と前記発光領域は重複領域が存在し、前記蓄電コンデンサの第１電極は前記複数のトランジスタの活性層と同一層に設置され、且つ前記複数のトランジスタのソース／ドレイン電極と異なる層に設置され、前記蓄電コンデンサの第２電極は前記蓄電コンデンサの第１電極の前記基板に近接する側に位置し、
前記駆動トランジスタの第１極は前記駆動トランジスタの活性層によって前記蓄電コンデンサの第２電極に接続され、前記センストランジスタの第１極は前記センストランジスタの活性層によって前記蓄電コンデンサの第２電極に接続される。
各サブ画素に対して、前記複数のトランジスタは非発光領域に位置し、前記蓄電コンデンサは透明コンデンサであり、且つ前記蓄電コンデンサの前記基板での正投影と前記発光領域は重複領域が存在し、前記蓄電コンデンサの第１電極は前記複数のトランジスタの活性層と同一層に設置され、且つ前記複数のトランジスタのソース／ドレイン電極と異なる層に設置され、前記蓄電コンデンサの第２電極は前記蓄電コンデンサの第１電極の前記基板に近接する側に位置し、
前記駆動トランジスタの第１極は前記駆動トランジスタの活性層によって前記蓄電コンデンサの第２電極に接続され、前記センストランジスタの第１極は前記センストランジスタの活性層によって前記蓄電コンデンサの第２電極に接続される。
【0005】
１つの例示的な実施形態では、各サブ画素に対して、各トランジスタの活性層はチャネル領域、第１導電領域及び第２導電領域を備え、
前記第１導電領域及び前記第２導電領域はそれぞれ対応のチャネル領域の両側に設置され、前記複数のトランジスタのうちの各トランジスタの第２極は前記第１導電領域に接続され、前記複数のトランジスタのうちの各トランジスタの第１極は前記第２導電領域に接続され、
前記駆動トランジスタの第２導電領域は前記蓄電コンデンサの第２電極に接続され、前記センストランジスタの第２導電領域は前記蓄電コンデンサの第２電極に接続される。
前記第１導電領域及び前記第２導電領域はそれぞれ対応のチャネル領域の両側に設置され、前記複数のトランジスタのうちの各トランジスタの第２極は前記第１導電領域に接続され、前記複数のトランジスタのうちの各トランジスタの第１極は前記第２導電領域に接続され、
前記駆動トランジスタの第２導電領域は前記蓄電コンデンサの第２電極に接続され、前記センストランジスタの第２導電領域は前記蓄電コンデンサの第２電極に接続される。
【0006】
１つの例示的な実施形態では、前記表示基板は、前記複数のトランジスタの活性層の前記基板に近接する側に設置される緩衝層を更に備え、前記緩衝層は前記蓄電コンデンサの第２電極を露出させる第１ビア及び第２ビアを備え、
前記駆動トランジスタの第２導電領域は前記第１ビアによって前記蓄電コンデンサの第２電極に接続され、前記センストランジスタの第２導電領域は前記第２ビアによって前記蓄電コンデンサの第２電極に接続される。
前記駆動トランジスタの第２導電領域は前記第１ビアによって前記蓄電コンデンサの第２電極に接続され、前記センストランジスタの第２導電領域は前記第２ビアによって前記蓄電コンデンサの第２電極に接続される。
【0007】
１つの例示的な実施形態では、前記駆動トランジスタは、前記緩衝層の前記基板に近接する側に設置される遮光層を更に備え、
前記蓄電コンデンサの第２電極は前記緩衝層の前記基板に近接する側に設置され、前記蓄電コンデンサの第２電極の前記基板での正投影は前記遮光層の前記基板での正投影を被覆し、前記遮光層は前記蓄電コンデンサの第２電極に近接する表面が前記第２電極に完全に接触し、
前記遮光層は前記第２電極の前記基板に近接する側に設置され、又は、前記第２電極は前記遮光層の前記基板に近接する側に設置される。
前記蓄電コンデンサの第２電極は前記緩衝層の前記基板に近接する側に設置され、前記蓄電コンデンサの第２電極の前記基板での正投影は前記遮光層の前記基板での正投影を被覆し、前記遮光層は前記蓄電コンデンサの第２電極に近接する表面が前記第２電極に完全に接触し、
前記遮光層は前記第２電極の前記基板に近接する側に設置され、又は、前記第２電極は前記遮光層の前記基板に近接する側に設置される。
【0008】
１つの例示的な実施形態では、前記表示基板は、前記基板に設置される複数行のゲート線及び複数列のデータ線を更に備え、各サブ画素はゲート線とデータ線が交差して制限され、前記複数のサブ画素はそれぞれ前記複数行のゲート線及び前記複数列のデータ線に１対１で対応し、前記複数行のゲート線は第１ゲート線及び第２ゲート線を含み、
前記第１ゲート線及び前記第２ゲート線は前記複数のトランジスタのゲート電極と同一層に設置され、前記複数列のデータ線は前記複数のトランジスタのソース／ドレイン電極と同一層に設置される。
前記第１ゲート線及び前記第２ゲート線は前記複数のトランジスタのゲート電極と同一層に設置され、前記複数列のデータ線は前記複数のトランジスタのソース／ドレイン電極と同一層に設置される。
【0009】
１つの例示的な実施形態では、各サブ画素に対して、前記蓄電コンデンサの第１電極はそれぞれ前記スイッチングトランジスタの第１極及び前記駆動トランジスタのゲート電極に接続され、
前記スイッチングトランジスタのゲート電極はサブ画素に対応するゲート線のうちの第１ゲート線に接続され、前記スイッチングトランジスタの第２極はサブ画素に対応するデータ線に接続され、前記センストランジスタのゲート電極はサブ画素に対応するゲート線のうちの第２ゲート線に接続される。
前記スイッチングトランジスタのゲート電極はサブ画素に対応するゲート線のうちの第１ゲート線に接続され、前記スイッチングトランジスタの第２極はサブ画素に対応するデータ線に接続され、前記センストランジスタのゲート電極はサブ画素に対応するゲート線のうちの第２ゲート線に接続される。
【0010】
１つの例示的な実施形態では、各サブ画素に対して、前記非発光領域は第１非発光領域及び第２非発光領域を含み、前記第１非発光領域及び前記第２非発光領域は前記発光領域の両側に位置し、且つ前記複数列のデータ線の延在方向に沿って設置され、
前記センストランジスタ及び前記第２ゲート線はいずれも前記第１非発光領域に位置し、前記スイッチングトランジスタ、前記駆動トランジスタ及び前記第１ゲート線はいずれも前記第２非発光領域に位置する。
前記センストランジスタ及び前記第２ゲート線はいずれも前記第１非発光領域に位置し、前記スイッチングトランジスタ、前記駆動トランジスタ及び前記第１ゲート線はいずれも前記第２非発光領域に位置する。
【0011】
１つの例示的な実施形態では、前記表示基板は、前記複数列のデータ線と同一層に設置される電源コード及びセンス線を更に備え、各画素は前記複数行のゲート線の延在方向に沿って設置される４つのサブ画素を備え、各画素は２列の電源コード及び１列のセンス線に対応し、
各画素に対して、画素に対応するセンス線は前記第２サブ画素と前記第３サブ画素との間に位置し、画素に対応する１列の電源コードは前記第１サブ画素の前記第２サブ画素から離れる側に位置し、画素に対応するもう１列の電源コードは前記第４サブ画素の前記第３サブ画素から離れる側に位置し、
前記第１サブ画素に対応するデータ線は前記第１サブ画素の前記第２サブ画素に近接する側に位置し、前記第２サブ画素に対応するデータ線は前記第２サブ画素の前記第１サブ画素に近接する側に位置し、前記第３サブ画素に対応するデータ線は前記第３サブ画素の前記第４サブ画素に近接する側に位置し、前記第４サブ画素に対応するデータ線は前記第４サブ画素の前記第３サブ画素に近接する側に位置し、
前記表示基板は、前記複数のトランジスタのゲート電極と同一層に設置される電源接続線と、遮光層と同一層に設置されるセンス接続線とを更に備え、各画素はゲート線の延在方向に沿って設置される２つの電源接続線及びゲート線の延在方向に沿って設置される２つのセンス接続線に対応し、電源接続線はそれぞれ電源コードに対応し、前記電源接続線は対応の電源コードに接続され、２つのセンス接続線はセンス線に接続され、
前記第２サブ画素の駆動トランジスタの第２極は一方の電源接続線に接続され、
前記第３サブ画素の駆動トランジスタの第２極は他方の電源接続線に接続され、
前記第１サブ画素のセンストランジスタの第２極はセンストランジスタの活性層によって一方のセンス接続線に接続され、
前記第４サブ画素のセンストランジスタの第２極はセンストランジスタの活性層によって他方のセンス接続線に接続される。
各画素に対して、画素に対応するセンス線は前記第２サブ画素と前記第３サブ画素との間に位置し、画素に対応する１列の電源コードは前記第１サブ画素の前記第２サブ画素から離れる側に位置し、画素に対応するもう１列の電源コードは前記第４サブ画素の前記第３サブ画素から離れる側に位置し、
前記第１サブ画素に対応するデータ線は前記第１サブ画素の前記第２サブ画素に近接する側に位置し、前記第２サブ画素に対応するデータ線は前記第２サブ画素の前記第１サブ画素に近接する側に位置し、前記第３サブ画素に対応するデータ線は前記第３サブ画素の前記第４サブ画素に近接する側に位置し、前記第４サブ画素に対応するデータ線は前記第４サブ画素の前記第３サブ画素に近接する側に位置し、
前記表示基板は、前記複数のトランジスタのゲート電極と同一層に設置される電源接続線と、遮光層と同一層に設置されるセンス接続線とを更に備え、各画素はゲート線の延在方向に沿って設置される２つの電源接続線及びゲート線の延在方向に沿って設置される２つのセンス接続線に対応し、電源接続線はそれぞれ電源コードに対応し、前記電源接続線は対応の電源コードに接続され、２つのセンス接続線はセンス線に接続され、
前記第２サブ画素の駆動トランジスタの第２極は一方の電源接続線に接続され、
前記第３サブ画素の駆動トランジスタの第２極は他方の電源接続線に接続され、
前記第１サブ画素のセンストランジスタの第２極はセンストランジスタの活性層によって一方のセンス接続線に接続され、
前記第４サブ画素のセンストランジスタの第２極はセンストランジスタの活性層によって他方のセンス接続線に接続される。
【0012】
１つの例示的な実施形態では、前記緩衝層に第３ビアが更に設置され、前記第３ビアは前記センス接続線を露出させ、
前記センストランジスタの第１導電領域は前記第３ビアによって前記センス接続線に接続される。
前記センストランジスタの第１導電領域は前記第３ビアによって前記センス接続線に接続される。
【0013】
１つの例示的な実施形態では、前記表示基板は、前記複数のトランジスタのゲート電極と前記複数のトランジスタの活性層との間に設置されるゲート絶縁層と、前記複数のトランジスタのソース／ドレイン電極と前記複数のトランジスタの活性層との間に設置される層間絶縁層とを更に備え、
前記ゲート絶縁層の前記基板での正投影は前記複数のトランジスタのゲート電極の前記基板での正投影と重複する。
前記ゲート絶縁層の前記基板での正投影は前記複数のトランジスタのゲート電極の前記基板での正投影と重複する。
【0014】
１つの例示的な実施形態では、前記層間絶縁層にビアが設置され、前記ビアは前記第２非発光領域に位置し、前記ビアは前記駆動トランジスタのゲート電極及び前記蓄電コンデンサの第１電極を同時に露出させ、前記スイッチングトランジスタの第１極は前記ビアによって前記駆動トランジスタのゲート電極及び前記第１電極に接続される。
【0015】
１つの例示的な実施形態では、前記蓄電コンデンサの第１電極の製造材料は導電領域の製造材料と同じであり、前記導電領域は前記第１導電領域又は前記第２導電領域を含み、
前記蓄電コンデンサの第１電極の製造材料は透明金属酸化物を含み、前記蓄電コンデンサの第２電極の製造材料は透明導電性材料を含む。
前記蓄電コンデンサの第１電極の製造材料は透明金属酸化物を含み、前記蓄電コンデンサの第２電極の製造材料は透明導電性材料を含む。
【0016】
１つの例示的な実施形態では、各サブ画素には発光素子及びサブ画素と色が同じである光学フィルタが更に設置され、前記発光素子は順に設置される陽極、有機発光層及び陰極を備え、前記陽極は前記センストランジスタの前記第１極に接続され、前記陽極は透過電極であり、前記陰極は反射電極であり、
前記発光素子の前記基板での正投影と前記発光領域は重複領域が存在し、前記光学フィルタは前記発光領域に位置し、且つ前記発光素子の前記基板に近接する側に設置され、前記陽極の前記基板での正投影は前記光学フィルタの前記基板での正投影を被覆する。
前記発光素子の前記基板での正投影と前記発光領域は重複領域が存在し、前記光学フィルタは前記発光領域に位置し、且つ前記発光素子の前記基板に近接する側に設置され、前記陽極の前記基板での正投影は前記光学フィルタの前記基板での正投影を被覆する。
【0017】
１つの例示的な実施形態では、前記表示基板は、前記複数のトランジスタのソース／ドレイン電極の前記基板から離れる側に設置される不活性化層及び平坦層を更に備え、
前記不活性化層は前記光学フィルタの前記基板に近接する側に設置され、前記平坦層は前記発光素子と前記光学フィルタとの間に設置され、前記不活性化層には前記センストランジスタの前記第１極を露出させる第４ビアが設置され、前記平坦層には前記第４ビアを露出させる第５ビアが設置され、
前記陽極は前記第４ビア及び前記第５ビアによって前記センストランジスタの前記第１極に接続され、
前記第５ビアの前記基板での正投影は前記第２ビアの前記基板での正投影と不完全に重複する。
前記不活性化層は前記光学フィルタの前記基板に近接する側に設置され、前記平坦層は前記発光素子と前記光学フィルタとの間に設置され、前記不活性化層には前記センストランジスタの前記第１極を露出させる第４ビアが設置され、前記平坦層には前記第４ビアを露出させる第５ビアが設置され、
前記陽極は前記第４ビア及び前記第５ビアによって前記センストランジスタの前記第１極に接続され、
前記第５ビアの前記基板での正投影は前記第２ビアの前記基板での正投影と不完全に重複する。
【0018】
他の態様では、本開示は上記任意の表示基板を備える表示装置を提供する。
【0019】
他の態様では、本開示は表示基板の製造方法を提供し、上記任意の表示基板を製造することに用いられ、前記方法は、
基板を提供することと、
前記基板に複数のサブ画素を形成し、各サブ画素は発光領域及び非発光領域を備え、各サブ画素に駆動回路が設置され、前記駆動回路は蓄電コンデンサ及び複数のトランジスタを備え、前記複数のトランジスタはスイッチングトランジスタ、駆動トランジスタ及びセンストランジスタを含むことと、を含み
各サブ画素に対して、前記複数のトランジスタは非発光領域に位置し、前記蓄電コンデンサは透明コンデンサであり、且つ前記蓄電コンデンサの前記基板での正投影と前記発光領域は重複領域が存在し、前記蓄電コンデンサの第１電極は前記複数のトランジスタの活性層と同一層に設置され、且つ前記複数のトランジスタのソース／ドレイン電極と異なる層に設置され、前記蓄電コンデンサの第２電極は前記第１電極の前記基板に近接する側に位置し、
前記駆動トランジスタの第１極は前記駆動トランジスタの活性層によって前記蓄電コンデンサの第２電極に接続され、前記センストランジスタの第１極は前記センストランジスタの活性層によって前記第２電極に接続される。
基板を提供することと、
前記基板に複数のサブ画素を形成し、各サブ画素は発光領域及び非発光領域を備え、各サブ画素に駆動回路が設置され、前記駆動回路は蓄電コンデンサ及び複数のトランジスタを備え、前記複数のトランジスタはスイッチングトランジスタ、駆動トランジスタ及びセンストランジスタを含むことと、を含み
各サブ画素に対して、前記複数のトランジスタは非発光領域に位置し、前記蓄電コンデンサは透明コンデンサであり、且つ前記蓄電コンデンサの前記基板での正投影と前記発光領域は重複領域が存在し、前記蓄電コンデンサの第１電極は前記複数のトランジスタの活性層と同一層に設置され、且つ前記複数のトランジスタのソース／ドレイン電極と異なる層に設置され、前記蓄電コンデンサの第２電極は前記第１電極の前記基板に近接する側に位置し、
前記駆動トランジスタの第１極は前記駆動トランジスタの活性層によって前記蓄電コンデンサの第２電極に接続され、前記センストランジスタの第１極は前記センストランジスタの活性層によって前記第２電極に接続される。
【0020】
１つの例示的な実施形態では、前記表示基板は更にゲート線、データ線、電源コード、センス線を備え、前記ゲート線は第１ゲート線及び第２ゲート線を含み、前記基板に複数のサブ画素を形成するステップは、
前記基板に遮光層及び前記蓄電コンデンサの第２電極を形成することと、
前記遮光層及び前記第２電極に前記複数のトランジスタの活性層及び前記蓄電コンデンサの第１電極を形成することと、
前記複数のトランジスタの活性層及び前記蓄電コンデンサの第１電極に前記複数のトランジスタのゲート電極、前記第１ゲート線及び前記第２ゲート線を形成することと、
前記複数のトランジスタのゲート電極、前記第１ゲート線及び前記第２ゲート線に前記データ線、前記電源コード、前記センス線及び前記複数のトランジスタのソース／ドレイン電極を形成することと、
前記データ線、前記電源コード、前記センス線及び前記複数のトランジスタのソース／ドレイン電極に前記光学フィルタ及び前記発光素子を順に形成することと、を含む。
前記基板に遮光層及び前記蓄電コンデンサの第２電極を形成することと、
前記遮光層及び前記第２電極に前記複数のトランジスタの活性層及び前記蓄電コンデンサの第１電極を形成することと、
前記複数のトランジスタの活性層及び前記蓄電コンデンサの第１電極に前記複数のトランジスタのゲート電極、前記第１ゲート線及び前記第２ゲート線を形成することと、
前記複数のトランジスタのゲート電極、前記第１ゲート線及び前記第２ゲート線に前記データ線、前記電源コード、前記センス線及び前記複数のトランジスタのソース／ドレイン電極を形成することと、
前記データ線、前記電源コード、前記センス線及び前記複数のトランジスタのソース／ドレイン電極に前記光学フィルタ及び前記発光素子を順に形成することと、を含む。
【0021】
１つの例示的な実施形態では、前記基板に前記遮光層及び前記蓄電コンデンサの第２電極を形成するステップは、
前記基板に前記遮光層及び前記蓄電コンデンサの第２電極を順に形成し、又は、前記基板に前記蓄電コンデンサの第２電極及び前記遮光層を順に形成し、又は、前記基板に前記蓄電コンデンサの第２電極及び前記遮光層を同時に形成することを含む。
前記基板に前記遮光層及び前記蓄電コンデンサの第２電極を順に形成し、又は、前記基板に前記蓄電コンデンサの第２電極及び前記遮光層を順に形成し、又は、前記基板に前記蓄電コンデンサの第２電極及び前記遮光層を同時に形成することを含む。
【0022】
１つの例示的な実施形態では、前記基板に前記蓄電コンデンサの第２電極及び前記遮光層を同時に形成するステップは、
前記基板に遮光薄膜及び透明導電性薄膜を順に堆積することと、
ハーフトーンマスクを用いて前記蓄電コンデンサの第２電極及び前記遮光層を同時に形成することと、を含む。
前記基板に遮光薄膜及び透明導電性薄膜を順に堆積することと、
ハーフトーンマスクを用いて前記蓄電コンデンサの第２電極及び前記遮光層を同時に形成することと、を含む。
【0023】
１つの例示的な実施形態では、前記遮光層及び前記蓄電コンデンサの第２電極に前記複数のトランジスタの活性層及び前記蓄電コンデンサの第１電極を形成するステップは、
前記遮光層及び前記蓄電コンデンサの第２電極には第１ビア、第２ビア及び第３ビアを備える緩衝層を形成し、前記第１ビア及び前記第２ビアが前記蓄電コンデンサの第２電極を露出させ、前記第３ビアがセンス接続線を露出させることと、
前記緩衝層において同じ製造プロセスにより前記複数のトランジスタの活性層及び前記蓄電コンデンサの第１電極を形成することと、を含み、
前記データ線、前記電源コード、前記センス線及び前記複数のトランジスタのソース／ドレイン電極に前記光学フィルタ及び前記発光素子を順に形成するステップは、
前記データ線、前記電源コード、前記センス線及び前記複数のトランジスタのソース／ドレイン電極には第４ビアを備える不活性化層を形成し、前記第４ビアが前記センストランジスタの前記第１極を露出させることと、
前記不活性化層には前記光学フィルタと、第５ビアを備える平坦層とを順に形成し、前記第５ビアが第７ビアを露出させることと、
前記平坦層に前記発光素子を形成することと、を含む。本願の他の特徴及び利点は以下の明細書において説明され、且つ、部分的に明細書から明らかになり、又は本願を実施することにより理解される。本願の他の利点は明細書、特許請求の範囲及び図面に説明される解決手段により実現・取得され得る。
前記遮光層及び前記蓄電コンデンサの第２電極には第１ビア、第２ビア及び第３ビアを備える緩衝層を形成し、前記第１ビア及び前記第２ビアが前記蓄電コンデンサの第２電極を露出させ、前記第３ビアがセンス接続線を露出させることと、
前記緩衝層において同じ製造プロセスにより前記複数のトランジスタの活性層及び前記蓄電コンデンサの第１電極を形成することと、を含み、
前記データ線、前記電源コード、前記センス線及び前記複数のトランジスタのソース／ドレイン電極に前記光学フィルタ及び前記発光素子を順に形成するステップは、
前記データ線、前記電源コード、前記センス線及び前記複数のトランジスタのソース／ドレイン電極には第４ビアを備える不活性化層を形成し、前記第４ビアが前記センストランジスタの前記第１極を露出させることと、
前記不活性化層には前記光学フィルタと、第５ビアを備える平坦層とを順に形成し、前記第５ビアが第７ビアを露出させることと、
前記平坦層に前記発光素子を形成することと、を含む。本願の他の特徴及び利点は以下の明細書において説明され、且つ、部分的に明細書から明らかになり、又は本願を実施することにより理解される。本願の他の利点は明細書、特許請求の範囲及び図面に説明される解決手段により実現・取得され得る。
【0024】
図面及び詳細な説明を閲読して理解した後、他の態様を理解することができる。
【図面の簡単な説明】
【0025】
図面は本願の技術案に対する理解を提供するためのものであり、且つ明細書の一部となり、本願の実施例とともに本願の技術案を解釈することに用いられ、本願の技術案を制限するためのものではない。
【発明を実施するための形態】
【0026】
本開示は複数の実施例を説明したが、該説明は例示的なものであって、制限のためのものではない。且つ、当業者にとって明らかなことに、本開示に説明される実施例に含まれる範囲内にはより多くの実施例及び実現方式があってもよい。図面に複数の可能な特徴の組み合わせを示し、且つ具体的な実施形態において検討したが、開示される特徴の複数の他の組み合わせ方式も可能である。特に制限しない限り、いかなる実施例におけるいかなる特徴又は素子はいかなる他の実施例におけるいかなる他の特徴又は素子と組み合わせて使用されてもよく、又はいかなる他の実施例におけるいかなる他の特徴又は素子を代替してもよい。
【0027】
本開示は当業者に知られている特徴及び素子の組み合わせを含んで想定する。本開示に開示された実施例、特徴及び素子はいかなる通常の特徴又は素子と組み合わせられてもよく、それにより特許請求の範囲により制限される独特な技術案が形成される。いかなる実施例におけるいかなる特徴又は素子は他の技術案からの特徴又は素子と組み合わせられてもよく、それにより特許請求の範囲により制限される他の独特な技術案が形成される。従って、理解されるように、本開示に指示及び／又は検討するいかなる特徴は独立して実現されてもよく、又はいかなる適切な組み合わせにより実現されてもよい。従って、添付の特許請求の範囲及びその等価置換に基づいて行われた制限以外に、実施例は他の制限を受けない。また、添付の特許請求の範囲内で種々の修正や変更を行うことができる。
【0028】
また、代表的な実施例を説明するとき、明細書は方法及び／又は過程を特定のステップシーケンスに呈する可能性がある。ところが、該方法又は過程は本開示に記載のステップの特定順序に依存しない程度で、該方法又は過程は前記特定順序のステップに限らない。当業者が理解するように、他のステップ順序も可能である。従って、明細書に説明されるステップの特定順序は特許請求の範囲を制限するためのものであると解釈されるべきではない。また、該方法及び／又は過程に対する特許請求の範囲は書かれた順序に従ってこれらのステップを実行することに限らず、当業者であれば容易に理解できるように、これらの順序は変化してもよく、且つ依然として本開示の実施例の趣旨及び範囲内に含まれる。
【0029】
特に定義しない限り、本開示の実施例に使用される技術用語又は科学用語は本開示の属する分野内で当業者が理解する通常の意味であるべきである。本開示の実施例に使用される「第１」、「第２」及び類似する言葉はいかなる順序、数又は重要性を示すものではなく、異なる構成部分を区別するためのものに過ぎない。「備える」又は「含む」等の類似する言葉は、該言葉の後に記載された素子又は部材が、該言葉の前に列挙した素子又は部材及びそれらと同等のものをカバーすることを指し、他の素子又は部材を排除しない。「接続」又は「連結」等の類似する言葉は物理的又は機械的な接続に限定されるのではなく、直接的又は間接的接続にかかわらず、電気的接続も含む。「上」、「下」、「左」、「右」等は相対的な位置関係を指すだけであり、説明された対象の絶対的な位置が変化すると、該相対的な位置関係も対応して変化する可能性がある。
【0030】
本実施例では、表示基板は複数のサブ画素を備え、各サブ画素は駆動回路及び発光素子を備える。図１は駆動回路の等価回路図であり、３Ｔ１Ｃの駆動回路を示す。図１に示すように、駆動回路は第１ゲート線Ｇ１、センス線Ｓｅｎｓｅ、電源コードＶＤＤ、データ線Ｄａｔａ及び第２ゲート線Ｇ２に電気的に接続され、スイッチングトランジスタＴ１、駆動トランジスタＴ２、センストランジスタＴ３及び蓄電コンデンサＣｓｔを備える。
【0031】
１つの例示的な実施形態では、駆動回路におけるスイッチングトランジスタＴ１のゲート電極は第１ゲート線Ｇ１に接続され、スイッチングトランジスタＴ１の第１極はノードＮ１に接続され、スイッチングトランジスタＴ１の第２極はデータ線Ｄａｔａに接続され、駆動トランジスタＴ２のゲート電極はノードＮ１に接続され、駆動トランジスタＴ２の第１極はノードＮ２に接続され、駆動トランジスタＴ２の第２極は電源コードＶＤＤに接続され、センストランジスタＴ３のゲート電極は第２ゲート線Ｇ２に接続され、センストランジスタＴ３の第１極はノードＮ２に接続され、センストランジスタＴ３の第２極はセンス線Ｓｅｎｓｅに接続され、発光素子ＯＬＥＤの陽極はノードＮ２に接続され、発光素子ＯＬＥＤの陰極は電源コードＶＳＳに接続され、駆動トランジスタの第１極の電流に応答して対応する輝度の光を発するように設定される。駆動回路が第１ゲート線Ｇ１によりスイッチングトランジスタＴ１をオンにするとき、データ線Ｄａｔａの提供するデータ電圧ＶｄａｔａはスイッチングトランジスタＴ１を介して蓄電コンデンサＣｓｔに記憶され、これにより、電流を生成して有機発光ダイオードＯＬＥＤを駆動して発光させるように駆動トランジスタＴ２を制御する。また、センストランジスタＴ３はセンス時序列に応答して、駆動トランジスタＴ２の閾値電圧Ｖｔｈ及び移動度を抽出することができ、蓄電コンデンサＣｓｔは１フレームの発光周期内のノードＮ１とノードＮ２との間の電圧差を維持することに用いられる。
【0032】
第１極とはソース電極を指し、第２極とはドレイン電極を指す。
【0033】
本開示のいくつかの実施例は表示基板を提供し、図２Ａは本開示の実施例に係る表示基板の断面図であり、図２Ｂは本開示の実施例に係る表示基板の他の断面図である。図２Ａ及び図２Ｂに示すように、本開示の実施例に係る表示基板は、基板１０と、基板１０に設置される複数のサブ画素とを備え、各サブ画素は発光領域ＡＡ及び非発光領域ＮＡを備え、各サブ画素に駆動回路が設置され、駆動回路は蓄電コンデンサＣｓｔ及び複数のトランジスタを備え、複数のトランジスタはスイッチングトランジスタＴ１、駆動トランジスタＴ２及びセンストランジスタＴ３を含む。
【0034】
各サブ画素に対して、複数のトランジスタは非発光領域ＮＡに位置し、蓄電コンデンサＣｓｔは透明コンデンサであり、且つ蓄電コンデンサＣｓｔの基板１０での正投影と発光領域ＡＡは重複領域が存在し、蓄電コンデンサＣｓｔの第１電極Ｃ１は複数のトランジスタの活性層と同一層に設置され、且つ複数のトランジスタのソース／ドレイン電極と異なる層に設置され、蓄電コンデンサＣｓｔの第２電極Ｃ２は第１電極Ｃ１の基板１０に近接する側に位置し、駆動トランジスタＴ２の第１極２３は駆動トランジスタＴ２の活性層２１によって第２電極Ｃ２に接続され、センストランジスタＴ３の第１極４３はセンストランジスタＴ３の活性層４１によって第２電極Ｃ２に接続される。
【0035】
【0036】
１つの例示的な実施形態では、基板１０は剛性基板又は可撓性基板であってもよい。剛性基板はガラス及び金属薄片のうちの１つ又は複数であってもよいが、それらに限らない。可撓性基板はポリエチレンテレフタレート、エチレンテレフタレート、ポリエーテルエーテルケトン、ポリスチレン、ポリカーボネート、ポリアリレート、芳香族ポリエステル、ポリイミド、ポリ塩化ビニル、ポリエチレン、紡織繊維のうちの１つ又は複数であってもよいが、それらに限らない。
【0037】
１つの例示的な実施形態では、図２Ａ及び図２Ｂに示すように、本開示の実施例のスイッチングトランジスタＴ１は基板１０に順に設置される活性層３１、ゲート電極３２、第１極３３及び第２極３４を備え、駆動トランジスタＴ２は基板１０に順に設置される活性層２１、ゲート電極２２、第１極２３及び第２極２４を備え、センストランジスタＴ３は基板１０に順に設置される活性層４１、ゲート電極４２、第１極４３及び第２極４４を備える。
【0038】
１つの例示的な実施形態では、本開示の実施例に係る表示基板はボトムエミッションＯＬＥＤ表示基板である。
【0039】
本開示の実施例の蓄電コンデンサは透明コンデンサであり、表示基板の出光効果に影響せず、スムーズに出光するように確保することができる。
【0040】
１つの例示的な実施形態では、各サブ画素に発光素子が更に設置され、発光素子はＯＬＥＤであってもよい。
【0041】
本開示の実施例に係る表示基板について、表示基板は、基板と、基板に設置される複数のサブ画素とを備え、各サブ画素は発光領域及び非発光領域を備え、各サブ画素に駆動回路が設置され、駆動回路は蓄電コンデンサ及び複数のトランジスタを備え、複数のトランジスタはスイッチングトランジスタ、駆動トランジスタ及びセンストランジスタを含み、各サブ画素に対して、複数のトランジスタは非発光領域に位置し、蓄電コンデンサは透明コンデンサであり、且つ蓄電コンデンサの基板での正投影と発光領域は重複領域が存在し、蓄電コンデンサの第１電極は複数のトランジスタの活性層と同一層に設置され、且つ複数のトランジスタのソース／ドレイン電極と異なる層に設置され、蓄電コンデンサの第２電極は第１電極の基板に近接する側に位置し、駆動トランジスタの第１極は駆動トランジスタの活性層によって第２電極に接続され、センストランジスタの第１極はセンストランジスタの活性層によって第２電極に接続される。本開示は透明な蓄電コンデンサの基板での正投影と発光領域が重複領域が存在し、及び一部のトランジスタの活性層がトランジスタの第１極及び蓄電コンデンサの第２電極に接続されるように設定することにより、各サブ画素におけるトランジスタに接続される第１極及び第２電極に開設されるビアの厚さ及びサイズを減少させるだけではなく、開口率を確保するとともに、蓄電コンデンサの非発光領域での占有する面積比率を大幅に低減することもでき、更に各サブ画素の占有する面積を減少させ、表示基板の高いＰＰＩを実現することができる。
【0042】
【0043】
第１導電領域Ａ２及び第２導電領域Ａ３はそれぞれチャネル領域Ａ１の両側に設置され、トランジスタの第２極は第１導電領域Ａ２に接続され、トランジスタの第１極は第２導電領域Ａ３に接続され、駆動トランジスタＴ２の第２導電領域Ａ３は第２電極Ｃ２に接続され、センストランジスタＴ３の第２導電領域Ａ３は第２電極Ｃ２に接続される。
【0044】
１つの例示的な実施形態では、各トランジスタに対して、トランジスタの活性層の基板での正投影とトランジスタのゲート電極の基板での正投影は重複領域が存在する。
【0045】
１つの例示的な実施形態では、図３は本開示の実施例に係る表示基板の上面図である。図２及び図３に示すように、本開示の実施例に係る表示基板は、トランジスタの活性層の基板１０に近接する側に設置される緩衝層１２を更に備え、緩衝層１２は第２電極Ｃ２を露出させる第１ビアＶ１及び第２ビアＶ２を備える。
【0046】
１つの例示的な実施形態では、駆動トランジスタＴ２の第２導電領域Ａ３は第１ビアＶ１によって第２電極Ｃ２に接続され、センストランジスタＴ３の第２導電領域Ａ３は第２ビアＶ２によって第２電極Ｃ２に接続される。
【0047】
【0048】
１つの例示的な実施形態では、第２電極Ｃ２は緩衝層１２の基板１０に近接する側に設置され、第２電極Ｃ２の基板１０での正投影は遮光層１１の基板１０での正投影を被覆し、遮光層１１の第２電極Ｃ２に近接する表面はＣ２第２電極に完全に接触する。
【0049】
１つの例示的な実施形態では、遮光層１１は前記第２電極Ｃ２の基板１０に近接する側に設置され、又は、第２電極Ｃ２は遮光層１１の前記基板１０に近接する側に設置される。図２は遮光層１１が第２電極Ｃ２の基板１０に近接する側に設置される場合を例とする。第２電極Ｃ２が遮光層１１の基板１０に近接する側に設置される場合、駆動トランジスタＴ２の第２導電領域Ａ３及びセンストランジスタＴ３の第２導電領域Ａ３は遮光層１１によって第２電極Ｃ２に接続される。
【0050】
本開示の実施例は遮光層１１の第２電極Ｃ２に近接する表面が第２電極Ｃ２に完全に接触することにより、遮光層と第２電極との間に絶縁層を設置することを回避し、表示基板の層数及び厚さを減少させるだけではなく、マスクの使用回数も減少させ、製造プロセスを簡素化し、且つ表示基板の製造コストを削減する。
【0051】
１つの例示的な実施形態では、遮光層１１の基板１０での正投影は駆動トランジスタＴ２の活性層３１のチャネル領域Ａ１の基板１０での正投影を被覆する。
【0052】
１つの例示的な実施形態では、遮光層１１の製造材料は金属、例えば銀、アルミニウム等の他の金属であり、本開示の実施例はこれを制限しない。
【0053】
１つの例示的な実施形態では、図４は本開示の実施例に係る表示基板の上面図である。図４に示すように、本開示の実施例に係る表示基板は、基板に設置される複数行のゲート線及び複数列のデータ線を更に備え、各サブ画素はゲート線とデータ線が交差して制限され、サブ画素はそれぞれゲート線及びデータ線に１対１で対応し、ゲート線は第１ゲート線Ｇ１及び第２ゲート線Ｇ２を含む。図４は４つのサブ画素を例とするものであり、図２Ａは図４のＡ－Ａ方向に沿う断面図であり、図２Ｂは図４のＢ－Ｂ方向に沿う断面図である。
【0054】
１つの例示的な実施形態では、第１ゲート線Ｇ１及び第２ゲート線Ｇ２はトランジスタのゲート電極と同一層に設置され、データ線Ｄａｔａはトランジスタのソース／ドレイン電極と同一層に設置される。
【0055】
１つの例示的な実施形態では、各サブ画素に対して、第１電極Ｃ１はそれぞれスイッチングトランジスタＴ１の第１極３３及び駆動トランジスタＴ２のゲート電極２２に接続され、第２電極Ｃ２はそれぞれ駆動トランジスタＴ２の第１極２３及びセンストランジスタＴ３の第１極４３に接続され、スイッチングトランジスタＴ１のゲート電極２２はサブ画素に対応するゲート線のうちの第１ゲート線Ｇ１に接続され、スイッチングトランジスタＴ１の第２極３４はサブ画素に対応するデータ線Ｄａｔａに接続され、センストランジスタＴ３のゲート電極はサブ画素に対応するゲート線のうちの第２ゲート線Ｇ２に接続される。
【0056】
１つの例示的な実施形態では、図４に示すように、各サブ画素に対して、非発光領域は第１非発光領域及び第２非発光領域を含み、第１非発光領域及び第２非発光領域は発光領域ＡＡの両側に位置し、且つデータ線Ｄａｔａの延在方向に沿って設置される。
【0057】
１つの例示的な実施形態では、センストランジスタＴ３及び第２ゲート線Ｇ２はいずれも第１非発光領域に位置し、スイッチングトランジスタＴ１、駆動トランジスタＴ２及び第１ゲート線Ｇ１はいずれも第２非発光領域に位置する。
【0058】
１つの例示的な実施形態では、図３に示すように、表示基板は、データ線Ｄａｔａと同一層に設置される電源コードＶＤＤ及びセンス線Ｓｅｎｓｅを更に備え、各画素はゲート線の延在方向に沿って設置される４つのサブ画素を備え、各画素は２列の電源コード及び１列のセンス線に対応する。
【0059】
１つの例示的な実施形態では、第２サブ画素及び第３サブ画素の画素構造は対称的に設置され、第１サブ画素及び第４サブ画素は対称的に設置される。
【0060】
各画素に対して、画素に対応するセンス線Ｓｅｎｓｅは第２サブ画素Ｐ２と第３サブ画素Ｐ３との間に位置し、画素に対応する１列の電源コードＶＤＤは第１サブ画素Ｐ１の第２サブ画素Ｐ２から離れる側に位置し、画素に対応するもう１列の電源コードＶＤＤは第４サブ画素Ｐ４の第３サブ画素Ｐ３から離れる側に位置する。
【0061】
第１サブ画素Ｐ１に対応するデータ線Ｄａｔａは第１サブ画素Ｐ１の第２サブ画素Ｐ２に近接する側に位置し、第２サブ画素Ｐ２に対応するデータ線は第２サブ画素Ｐ２の第１サブ画素Ｐ１に近接する側に位置し、第３サブ画素Ｐ３に対応するデータ線は第３サブ画素Ｐ３の第４サブ画素Ｐ４に近接する側に位置し、第４サブ画素Ｐ４に対応するデータ線は第４サブ画素Ｐ４の第３サブ画素Ｐ３に近接する側に位置する。
【0062】
１つの例示的な実施形態では、図４に示すように、本開示の実施例に係る表示基板は、トランジスタのゲート電極と同一層に設置される電源接続線ＶＬと、遮光層１１と同一層に設置されるセンス接続線ＳＬとを更に備え、各画素はゲート線の延在方向に沿って設置される２つの電源接続線及びゲート線の延在方向に沿って設置される２つのセンス接続線ＳＬに対応し、電源接続線ＶＬはそれぞれ電源コードＶＤＤに対応し、電源接続線ＶＬは対応の電源コードに接続され、２つのセンス接続線ＳＬはセンス線Ｓｅｎｓｅに接続される。
【0063】
１つの例示的な実施形態では、第２サブ画素Ｐ２の駆動トランジスタの第２極は一方の電源接続線ＶＬに接続され、第３サブ画素Ｐ３の駆動トランジスタの第２極は他方の電源接続線ＶＬに接続され、第１サブ画素Ｐ１のセンストランジスタの第２極はセンストランジスタの活性層によって一方のセンス接続線ＳＬに接続され、第４サブ画素Ｐ４のセンストランジスタの第２極はセンストランジスタの活性層によって他方のセンス接続線ＳＬに接続される。
【0064】
１つの例示的な実施形態では、センス接続線ＳＬは単層構造であってもよく、二層構造であってもよい。センス接続線ＳＬが単層構造である場合、センス接続線は遮光層又は第２電極と同一層に設置され、センス接続線ＳＬが二層構造である場合、センス接続線の第１層は遮光層と同一層に設置される。第２層は第２電極と同一層に設置される。図３はセンス接続線が遮光層と同一層に設置される場合を例とする。
【0065】
１つの例示的な実施形態では、図２Ａ及び図２Ｂに示すように、本開示の実施例に係る表示基板は、トランジスタのゲート電極とトランジスタの活性層との間に設置されるゲート絶縁層１３と、トランジスタのソース／ドレイン電極とトランジスタの活性層との間に設置される層間絶縁層１４とを更に備える。
【0066】
ゲート絶縁層１３の基板１０での正投影はトランジスタのゲート電極の基板１０での正投影と重複する。
【0067】
１つの例示的な実施形態では、層間絶縁層１４には活性層の導電領域を露出させるビアが設置され、複数のトランジスタのソース／ドレイン電極は該ビアによって活性層の導電領域に接続される。
【0068】
１つの例示的な実施形態では、緩衝層１２、ゲート絶縁層１３及び層間絶縁層１４の製造材料は酸化ケイ素、窒化ケイ素、又は酸化ケイ素及び窒化ケイ素の複合体であり、本開示の実施例はこれを制限しない。
【0069】
１つの例示的な実施形態では、図３に示すように、各サブ画素に対して、緩衝層１２に第３ビアＶ３が更に設置され、第３ビアはセンス接続線ＳＬを露出させ、センストランジスタＴ３の第１導電領域は第３ビアＶ３によってセンス接続線ＳＬに接続される。
【0070】
１つの例示的な実施形態では、図５は本開示の実施例に係る局所構造の置換模式図である。図５に示すように、本開示の実施例に係る表示基板における層間絶縁層１４はビアＶを備え、ビアＶは発光領域の第２側に位置し、ビアは駆動トランジスタのゲート電極２２及び第１電極Ｃ１を同時に露出させ、スイッチングトランジスタＴ１の第１極３３はビアＶによって駆動トランジスタＴ２のゲート電極２２及び第１電極Ｃ１に接続される。
【0071】
１つの例示的な実施形態では、ビアＶは半分埋め込まれた穴であり、層間絶縁層におけるビアＶはハーフトーンマスクにより製造されてもよい。
【0072】
１つの例示的な実施形態では、第１電極Ｃ１の製造材料は導電領域の製造材料と同じであり、導電領域は第１導電領域又は第２導電領域を含む。
【0073】
１つの例示的な実施形態では、第１電極Ｃ１の製造材料は導体化された活性層であり、透明金属酸化物を含み、透明金属酸化物はインジウムガリウム亜鉛酸化物（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ、ＩＧＺＯと略称）等を含み、本開示の実施例はこれを制限しない。
【0074】
１つの例示的な実施形態では、第２電極Ｃ２の製造材料は透明導電性材料であり、透明導電性材料は酸化インジウムスズ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅｓ、ＩＴＯと略称）、酸化亜鉛スズ等を含み、本開示の実施例はこれを制限しない。
【0075】
１つの例示的な実施形態では、図６は本開示の実施例に係る表示基板のまた他の上面図であり、図７は本開示の実施例に係る表示基板の更なる上面図である。図２、図６及び図７に示すように、各サブ画素には発光素子及びサブ画素と色が同じである光学フィルタ５０が更に設置され、発光素子は順に設置される陽極６１、有機発光層６２及び陰極６３を備え、陽極６１はセンストランジスタＴ３の第１極４３に接続され、陽極６１は透過電極であり、陰極６３は反射電極である。
【0076】
１つの例示的な実施形態では、陽極６１の製造材料は透明導電性材料、例えば酸化インジウムスズ（ＩＴＯ）、酸化亜鉛スズ等であってもよく、本開示の実施例はこれを制限しない。
【0077】
１つの例示的な実施形態では、陰極６３の製造材料は金属、例えば銀、アルミニウム等であり、本開示の実施例はこれを制限しない。
【0078】
１つの例示的な実施形態では、発光素子の基板１０での正投影と発光領域ＡＡは重複領域が存在し、光学フィルタ５０は発光領域ＡＡに位置し、且つ発光素子の基板１０に近接する側に設置され、陽極６１の基板１０での正投影は光学フィルタ５０の基板１０での正投影を被覆する。
【0079】
１つの例示的な実施形態では、図２Ａ及び図２Ｂに示すように、本開示の実施例に係る表示基板は、トランジスタのソース／ドレイン電極の基板１０から離れる側に設置される不活性化層１５と、陽極６１と光学フィルタ５０との間に設置される平坦層１６と、平坦層１６の基板１０から離れる側に設置され且つサブ画素領域を定義するための画素定義層１７とを更に備える。
【0080】
１つの例示的な実施形態では、図６に示すように、不活性化層１５は光学フィルタ５０の基板１０に近接する側に設置され、平坦層１６は発光素子と光学フィルタ５０との間に設置され、不活性化層１６にはセンストランジスタＴ３の第１極４３を露出させる第４ビアＶ４が設置され、平坦層１６には第４ビアＶ４を露出させる第５ビアＶ５が設置される。
【0081】
陽極６１は第４ビアＶ４及び第５ビアＶ５によってセンストランジスタＴ３の第１極４３に接続され、第５ビアＶ５の基板１０での正投影は第２ビアＶ２の基板１０での正投影と不完全に重複する。
【0082】
１つの例示的な実施形態では、図２Ａ及び図２Ｂに示すように、本開示の実施例に係る表示基板は、発光素子の基板１０から離れる側に設置される支持部７０と、支持部７０の基板１０から離れる側に設置されるカバープレート８０とを更に備える。
【0083】
１つの例示的な実施形態では、カバープレート８０は発光素子を保護することに用いられ、カバープレート８０はガラスカバープレートであってもよい。
【0084】
同じ発明構想に基づいて、本開示の実施例は表示基板を備える表示装置を更に提供する。
【0085】
１つの例示的な実施形態では、該表示装置は携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートパソコン、デジタルフォトフレーム、カーナビゲーション等のいかなる表示機能を持つ製品又は部材であってもよい。該表示装置にとって不可欠な他の構成部分はいずれも当業者によく知られているものであり、ここで詳細な説明は省略し、本開示を制限するものとされるべきではない。該表示装置の実施については上記組み込みタッチパネルの実施例を参照してもよく、重複する箇所について詳細な説明は省略する。
【0086】
表示基板は上記実施例に係る表示基板であり、その実現原理及び実現効果は類似し、ここで詳細な説明は省略する。
【0087】
同じ発明構想に基づいて、本開示のいくつかの実施例は更に表示基板の製造方法を提供し、表示基板を製造することに用いられる。図８は本開示の実施例に係る表示基板の製造方法のフローチャートである。図８に示すように、本開示の実施例に係る表示基板の製造方法は下記ステップを含む。
【0088】
ステップＳ１、基板を提供する。
【0089】
１つの例示的な実施形態では、基板は剛性基板又は可撓性基板であってもよい。剛性基板はガラス及び金属薄片のうちの１つ又は複数であってもよいが、それらに限らない。可撓性基板はポリエチレンテレフタレート、エチレンテレフタレート、ポリエーテルエーテルケトン、ポリスチレン、ポリカーボネート、ポリアリレート、芳香族ポリエステル、ポリイミド、ポリ塩化ビニル、ポリエチレン、紡織繊維のうちの１つ又は複数であってもよいが、それらに限らない。
【0090】
ステップＳ２、基板に複数のサブ画素を形成する。
【0091】
１つの例示的な実施形態では、基板におけるサブ画素はアレイ状に配列され、図２は１つのサブ画素を例とする。
【0092】
１つの例示的な実施形態では、各サブ画素は発光領域及び非発光領域を備え、各サブ画素に駆動回路が設置され、駆動回路は蓄電コンデンサ及び複数のトランジスタを備え、複数のトランジスタはスイッチングトランジスタ、駆動トランジスタ及びセンストランジスタを含む。
【0093】
各サブ画素に対して、複数のトランジスタは非発光領域に位置し、蓄電コンデンサは透明コンデンサであり、且つ蓄電コンデンサの基板での正投影と発光領域は重複領域が存在し、蓄電コンデンサの第１電極は複数のトランジスタの活性層と同一層に設置され、蓄電コンデンサの第２電極は第１電極の基板に近接する側に位置する。
【0094】
駆動トランジスタの第１極は駆動トランジスタの活性層によって第２電極に接続され、センストランジスタの第１極はセンストランジスタの活性層によって第２電極に接続される。
【0095】
表示基板は上記実施例に係る表示基板であり、その実現原理及び実現効果は類似し、ここで詳細な説明は省略する。
【0096】
１つの例示的な実施形態では、表示基板は更にゲート線、データ線、電源コード及びセンス線を備える。ゲート線は第１ゲート線及び第２ゲート線を含む。ステップＳ２は具体的に、基板に遮光層及び第２電極を形成することと、遮光層及び第２電極に複数のトランジスタの活性層及び第１電極を形成することと、複数のトランジスタの活性層及び第１電極に複数のトランジスタのゲート電極、第１ゲート線及び第２ゲート線を形成することと、トランジスタのゲート電極、第１ゲート線及び第２ゲート線にデータ線、電源コード、センス線及び複数のトランジスタのソース／ドレイン電極を形成することと、データ線、電源コード、センス線及び複数のトランジスタのソース／ドレイン電極に光学フィルタ及び発光素子を順に形成することと、を含む。
【0097】
１つの例示的な実施形態では、基板に遮光層及び第２電極を形成することは、基板に遮光層及び第２電極を順に形成し、又は、基板に第２電極及び遮光層を順に形成し、又は、基板に第２電極及び遮光層を同時に形成することを含む。
【0098】
１つの例示的な実施形態では、基板に遮光層及び第２電極を順に形成することは、基板に第１マスクを用いて遮光層を形成し、遮光層に第２マスクを用いて第２電極を形成することを含む。
【0099】
１つの例示的な実施形態では、基板に第２電極及び遮光層を順に形成することは、基板に第２マスクを用いてパターニングプロセスにより第２電極を形成し、第２電極に第１マスクを用いて遮光層を形成することを含む。
【0100】
１つの例示的な実施形態では、基板に第２電極及び遮光層を同時に形成することは、基板に遮光薄膜及び透明導電性薄膜を順に堆積し、ハーフトーンマスクを用いて第２電極及び遮光層を同時に形成することを含む。
【0101】
パターニングプロセスはフォトレジストコーティング、露出、現像、エッチング及びフォトレジスト剥離等のプロセスを含む。
【0102】
１つの例示的な実施形態では、遮光層及び第２電極に複数のトランジスタの活性層及び第１電極を形成することは、遮光層及び第２電極には第１ビア、第２ビア及び第３ビアを備える緩衝層を形成し、第１ビア及び第２ビアが第２電極を露出させ、第３ビアがセンス接続線を露出させることと、緩衝層において同じ製造プロセスにより複数のトランジスタの活性層及び第１電極を形成することと、を含む。
【0103】
１つの例示的な実施形態では、データ線、電源コード、センス線及び複数のトランジスタのソース／ドレイン電極に光学フィルタ及び発光素子を順に形成することは、データ線、電源コード、センス線及び複数のトランジスタのソース／ドレイン電極には第４ビアを備える不活性化層を形成し、第４ビアがセンストランジスタの第１極を露出させることと、不活性化層には光学フィルタと、第５ビアを備える平坦層とを順に形成し、第５ビアが第７ビアを露出させることと、平坦層に発光素子を形成することと、を含む。
【0104】
【0105】
ステップ１１０、図９Ａに示されるように、基板に遮光薄膜１１０を堆積し、遮光薄膜１１０にフォトレジスト１０１をコーティングし、第１マスクＭ１を透過してフォトレジストを露出させる。
【0106】
ステップ１２０、図９Ｂに示されるように、フォトレジスト１０１を現像する。
【0107】
ステップ１３０、図９Ｃに示されるように、フォトレジスト１０１で被覆されていない遮光薄膜をエッチングする。
【0108】
ステップ１４０、図９Ｄに示されるように、フォトレジスト１０１を剥離して、遮光層１１を形成する。
【0109】
ステップ１５０、図９Ｅに示されるように、遮光層１１に透明導電性薄膜１２０を堆積し、透明導電性薄膜１２０にフォトレジスト１０１をコーティングし、第２マスクＭ２を透過してフォトレジストを露出させる。
【0110】
ステップ１６０、図９Ｆに示されるように、フォトレジスト１０１を現像する。
【0111】
ステップ１７０、図９Ｇに示されるように、フォトレジスト１０１で被覆されていない透明導電性薄膜をエッチングする。
【0112】
ステップ１８０、図９Ｈに示されるように、フォトレジスト１０１を剥離して、第２電極Ｃ２を形成する。
【0113】
１つの例示的な実施形態では、遮光層及び第２電極に複数のトランジスタの活性層及び第１電極を形成することは、遮光層及び第２電極には第１ビア、第２ビア及び第３ビアを備える緩衝層を形成することと、緩衝層において同じ製造プロセスにより複数のトランジスタの活性層及び第１電極を形成することと、を含む。
【0114】
１つの例示的な実施形態では、第１ビア及び第２ビアが第２電極を露出させ、第３ビアがセンス接続線を露出させる。
【0115】
サブ画素が４つあり、センス接続線が単層構造であり、且つ遮光層と同一層に設置され、遮光層が第２電極の基板に近接する側に設置される場合を例とし、以下に図１０～図１６を参照して本開示の実施例に係る表示基板の製造方法について更に説明する。該方法は下記ステップを含む。
【0116】
ステップ１００、図１０に示されるように、基板１０に遮光層１１及びセンス接続線ＳＬを形成する。
【0117】
ステップ２００、図１１に示されるように、遮光層１１及びセンス接続線ＳＬに第２電極Ｃ２及び緩衝層（図示せず）を順に形成する。
【0118】
緩衝層には第２電極Ｃ２を露出させる第１ビアＶ１及び第２ビアＶ２、並びにセンス接続線ＳＬを露出させる第３ビアＶ３が設置される。
【0119】
ステップ３００、図１２に示されるように、緩衝層に第１電極Ｃ１、スイッチングトランジスタの活性層３１、駆動トランジスタの活性層２１及びセンストランジスタの活性層４１を形成する。
【0120】
ステップ４００、図１３に示されるように、スイッチングトランジスタの活性層３１、駆動トランジスタの活性層２１及びセンストランジスタの活性層４１にゲート絶縁層を形成し、ゲート絶縁層にスイッチングトランジスタのゲート電極３２、駆動トランジスタのゲート電極２２及びセンストランジスタの活性層４２、第１ゲート線Ｇ１、第２ゲート線Ｇ２及び電源接続線ＶＬを形成する。
【0121】
ステップ５００、図１４に示されるように、トランジスタのゲート電極、第１ゲート線、第２ゲート線及び電源接続線に層間絶縁層を形成し、層間絶縁層にデータ線Ｄａｔａ、電源コードＶＤＤ、センス線Ｓｅｎｓｅ、スイッチングトランジスタの第１極３３及び第２極３４、駆動トランジスタの第１極２３及び第２極２４、並びにセンストランジスタの第１極４３及び第２極４４を形成する。
【0122】
ステップ６００、図１５に示されるように、データ線、電源コード、センス線及び複数のトランジスタのソース／ドレイン電極には第４ビアＶ４を備える不活性化層を形成し、不活性化層には光学フィルタ５０を形成し、光学フィルタ５０には第５ビアＶ５を備える平坦層を形成する。
【0123】
ステップ７００、図１６に示されるように、平坦層に陽極６１を形成する。
【0124】
ステップ８００、陽極に画素定義層、有機発光層及び陰極を順に形成し、且つ陰極に支持部及びカバープレートを順に設置する。
【0125】
本開示の実施例の図面は本開示の実施例に関わる構造のみに関し、他の構造については通常の設計を参照してもよい。
【0126】
明確のために、本開示の実施例を説明するための図面において、層又は微細構造の厚さ及びサイズが拡大される。理解されるように、層、膜、領域又は基板等の素子が他の素子の「上」又は「下」に位置すると称される場合、該素子は他の素子の「上」又は「下」に「直接」位置してもよく、又は中間素子があってもよい。
【0127】
以上は本開示に開示される実施形態であるが、前記内容は本開示を理解しやすくするために用いた実施形態に過ぎず、本開示を制限するためのものではない。当業者であれば、本開示に開示される趣旨及び範囲を逸脱せずに、実施形態及び詳細に対して任意に修正や変更を行うことができるが、本開示の保護範囲は依然として添付の特許請求の範囲により定義される範囲に準じるべきである。
【符号の説明】
【0128】
１０ 基板
１１ 遮光層
１２ 緩衝層
１３ ゲート絶縁層
１４ 層間絶縁層
１５ 不活性化層
１６ 平坦層
１７ 画素定義層
２１、３１、４１ 活性層
２２、３２、４２ ゲート電極
５０ 光学フィルタ
６１ 陽極
６２ 有機発光層
６３ 陰極
７０ 支持部
８０ カバープレート
Ａ１ チャネル領域
Ａ２ 第１導電領域
Ａ３ 第２導電領域
ＡＡ 発光領域
Ｃ１ 第１電極
Ｃ２ 第２電極
Ｇ１ 第１ゲート線
Ｇ２ 第２ゲート線
Ｐ１ 第１サブ画素
Ｐ２ 第２サブ画素
Ｐ３ 第３サブ画素
Ｐ４ 第４サブ画素
ＳＬ センス接続線
Ｔ１ スイッチングトランジスタ
Ｔ２ 駆動トランジスタ
Ｔ３ センストランジスタ
Ｖ１ 第１ビア
Ｖ２ 第２ビア
Ｖ３ 第３ビア
Ｖ４ 第４ビア
Ｖ５ 第５ビア
ＶＤＤ 電源コード
ＶＬ 電源接続線
１１ 遮光層
１２ 緩衝層
１３ ゲート絶縁層
１４ 層間絶縁層
１５ 不活性化層
１６ 平坦層
１７ 画素定義層
２１、３１、４１ 活性層
２２、３２、４２ ゲート電極
５０ 光学フィルタ
６１ 陽極
６２ 有機発光層
６３ 陰極
７０ 支持部
８０ カバープレート
Ａ１ チャネル領域
Ａ２ 第１導電領域
Ａ３ 第２導電領域
ＡＡ 発光領域
Ｃ１ 第１電極
Ｃ２ 第２電極
Ｇ１ 第１ゲート線
Ｇ２ 第２ゲート線
Ｐ１ 第１サブ画素
Ｐ２ 第２サブ画素
Ｐ３ 第３サブ画素
Ｐ４ 第４サブ画素
ＳＬ センス接続線
Ｔ１ スイッチングトランジスタ
Ｔ２ 駆動トランジスタ
Ｔ３ センストランジスタ
Ｖ１ 第１ビア
Ｖ２ 第２ビア
Ｖ３ 第３ビア
Ｖ４ 第４ビア
Ｖ５ 第５ビア
ＶＤＤ 電源コード
ＶＬ 電源接続線
【図1】
【図2A】
【図2B】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
【図9G】
【図9H】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】