(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-25
(45)【発行日】2024-11-05
(54)【発明の名称】統合型ESD保護を備えるVCSEL
(51)【国際特許分類】
H01S 5/183 20060101AFI20241028BHJP
H01S 5/026 20060101ALI20241028BHJP
【FI】
H01S5/183
H01S5/026 650
【外国語出願】
(21)【出願番号】P 2023127563
(22)【出願日】2023-08-04
【審査請求日】2023-08-04
(32)【優先日】2023-03-10
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】519146787
【氏名又は名称】ツー-シックス デラウェア インコーポレイテッド
【氏名又は名称原語表記】II-VI Delaware,Inc.
(74)【代理人】
【識別番号】100118902
【氏名又は名称】山本 修
(74)【代理人】
【識別番号】100106208
【氏名又は名称】宮前 徹
(74)【代理人】
【識別番号】100196508
【氏名又は名称】松尾 淳一
(72)【発明者】
【氏名】マイケル・モーザー
(72)【発明者】
【氏名】アントワーヌ・ピシス
(72)【発明者】
【氏名】エフゲニー・ジビック
(72)【発明者】
【氏名】エリザベッタ・コルティ
【審査官】佐藤 美紗子
(56)【参考文献】
【文献】特開2020-188206(JP,A)
【文献】米国特許出願公開第2003/0185267(US,A1)
【文献】特開2010-114214(JP,A)
【文献】特表2007-512689(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01S 5/00-5/50
(57)【特許請求の範囲】
【請求項1】
リソグラフィックアパーチャを備えるVCSELデバイスであって、
前記リソグラフィックアパーチャのエリアの外側に保護ダイオードを形成する複数の層
を含み、前記保護ダイオードの表面積は、前記リソグラフィックアパーチャの表面積よりも大きく、
前記複数の層は、前記保護ダイオードを形成するためのn-p-n接合を形成
し、
前記n-p-n接合は、静電気放電事象から前記VCSELデバイスを保護するように選択または設計された逆ブレークダウン電圧を有する、
VCSELデバイス。
【請求項2】
請求項1に記載のデバイスであって、前記保護ダイオードは、正常動作中に逆モードであり、前記リソグラフィックアパーチャの外部のエリアにおける電流フローをブロックする、デバイス。
【請求項3】
請求項1に記載のデバイスであって、前記保護ダイオードは、逆モードであり、静電気放電事象中にブレークダウンし、前記リソグラフィックアパーチャエリアの外側のエリアにおける電流フローを可能にする、デバイス。
【請求項4】
請求項1に記載のデバイスであって、前記リソグラフィックアパーチャは、トンネル接合層によって画定される、デバイス。
【請求項5】
請求項
1に記載のデバイスであって、前記n-p-n接合は、5から50ボルトの
間の逆ブレークダウン電圧を有する、デバイス。
【請求項6】
請求項1に記載のデバイスであって、
前記保護ダイオードを形成する前記複数の層のp-nブロッキング層は、5ボルト
超の逆ブレークダウン電圧を有する、デバイス。
【請求項7】
請求項
1に記載のデバイスであって、トンネル接合の上の前記n-p-n接合の上端n-DBR層は、静電気放電事象においてVCSELを熱的に保護するため
に導電性である、デバイス。
【請求項8】
請求項
7に記載のデバイスであって、前記n-p-n接合の前記上端n-DBR層は、p型キャビティよりも高い導電率を有する、デバイス。
【請求項9】
リソグラフィックアパーチャを備えるVCSELデバイスであって、
前記リソグラフィックアパーチャのエリアの外側に保護ダイオードを形成する複数の層
を含み、前記保護ダイオードの表面積は、前記リソグラフィックアパーチャの表面積よりも大きく、
前記複数の層は、前記保護ダイオードを形成するためのp-n-p接合を形成
し、
前記p-n-p接合は、静電気放電事象から前記VCSELデバイスを保護するように選択または設計された逆ブレークダウン電圧を有する、
VCSELデバイス。
【請求項10】
請求項
9に記載のデバイスであって、前記保護ダイオードは、正常動作中に逆モードであり、前記リソグラフィックアパーチャの外部のエリアにおける電流フローをブロックする、デバイス。
【請求項11】
請求項
9に記載のデバイスであって、前記保護ダイオードは、逆モードであり、静電気放電事象中にブレークダウンし、前記リソグラフィックアパーチャエリアの外側のエリアにおける電流フローを可能にする、デバイス。
【請求項12】
請求項
9に記載のデバイスであって、前記リソグラフィックアパーチャは、nブロッキング層における開口部によって画定される、デバイス。
【請求項13】
請求項
9に記載のデバイスであって、前記p-n-p接合は、5から50ボルトの
間の逆ブレークダウン電圧を有し得る、デバイス。
【請求項14】
請求項
9に記載のデバイスであって、保護ダイオードを形成する前記複数の層のnブロッキング層は、5ボルト
超の逆ブレークダウン電圧を有する、デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
[0001]本開示は、一般的には、静電気放電(ESD:electrostatic discharge)保護を備える垂直共振器面発光レーザー(VCSEL:vertical cavity surface emitting laser)に関する。
【背景技術】
【0002】
[0002]本開示の態様は、統合型ESD保護を備えるVCSELに関する。ESD保護を備えるVCSELの従来の解決策には、様々な問題が存在する場合がある。この点で、ESD保護を備えるVCSELの従来のシステムおよび方法は、コストがかかり、面倒で、かつ/または非効率的である場合がある。
【0003】
[0003]従来のシステムおよび方法の限界および欠点は、そのようなアプローチと、図面を参照して本開示の残りの部分に記載される本方法およびシステムのいくつかの態様との比較を通じて、当業者に明らかになるであろう。
【発明の概要】
【0004】
[0004]ESD保護を備えたVCSELが、図の少なくとも1つに関連して図示および/または説明されるとともに、特許請求の範囲でより完全に記載されている。
[0005]本開示のこれら、およびその他の利点、態様および新規な特徴、ならびに図示される実施形態の詳細は、以下の説明および図面からより完全に理解されるであろう。
【図面の簡単な説明】
【0005】
[0006]本開示の様々な特徴および利点は、同様の参照符号は同様の構造要素を示す、添付の図面と併せて、以下の詳細な説明を参照すればより容易に理解されるであろう。
【
図1】[0007]ESD敏感発光ダイオード用の例示的なESD保護回路を示す図である。
【
図2】[0008]オキサイドアパーチャを備えるVCSELを示す図である。
【
図3】[0009]リソグラフックトンネル接合アパーチャと、統合型ESD保護ダイオード機能とを備えるVCSELを示す図である。
【
図4】[0010]
図3によるVCSELの機能を示す、等価な回路図である。
【
図5】[0011]統合型ESD保護ダイオード機能を備えるnブロッキング層内の開口部によって画定される、リソグラフィックアパーチャを備えるVCSELを示す図である。
【
図6】[0012]
図5によるVCSELの機能を示す、等価な回路図である。
【発明を実施するための形態】
【0006】
[0013]以下の考察は、半導体デバイスおよび半導体デバイスの製造方法の様々な実施例を提供する。このような実施例は限定的ではなく、添付の特許請求の範囲は開示される特定の実施例に限定されるべきではない。以下の考察において、「実施例」および「例えば」という用語は限定的ではない。
【0007】
[0014]図は、構築の一般的な方式を示しており、周知の特徴および技術の説明および詳細は、本開示を不必要に分かり難くすることを避けるために、省略されることがある。また、図面の図における要素は、必ずしも縮尺どおりには描かれていない。例えば、図中のいくつかの要素の寸法は、本開示で考察される実施例の理解の向上を助けるために、他の要素と相対的に誇張される場合がある。異なる図中の同一の参照番号は、同一の要素を意味する。
【0008】
[0015]「または」という用語は、「または」で結合されたリスト内の任意の1つまたは複数の項目を意味する。一例として、「xまたはy」は、3つの要素セット{(x),(y),(x,y)}の内の任意の要素を意味する。別の例として、「x,y,またはz」は、7つの要素セット{(x),(y),(z),(x,y),(x,z),(y,z),(x,y,z)}の内の任意の要素を意味する。
【0009】
[0016]「備える(comprises)」、「備える(comprising)」、「含む(includes)」、および/または「含む(including)」という用語は、「オープンエンド」の用語であり、記載された特徴の存在を指定するが、1つまたは複数の他の特徴の存在または追加を排除しない。
【0010】
[0017]「第1の」、「第2の」などの用語は、本明細書では、様々な要素を記述するのに使用されるが、これらの要素は、これらの用語によって限定されるべきではない。これらの用語は、ある要素を別の要素と区別するためにのみ使用される。したがって、例えば、本開示で考察される第1の要素は、本開示の教示から逸脱することなく、第2の要素と呼ぶこともできる。
【0011】
[0018]別段の指定がない限り、「結合された(coupled)」という用語は、互いに直接接触する2つの要素を記述するために、あるいは1つまたは複数の他の要素によって間接的に接続された2つの要素を記述するために、使用され得る。例えば、要素Aが要素Bに結合されている場合、要素Aは要素Bに直接的に接触しているか、または介在する要素Cによって要素Bに間接的に接続されている可能性がある。同様に、「上の(over)」または「上(on)」という用語は、互いに直接的に接触する2つの要素を記述するために、あるいは1つまたは複数の他の要素によって間接的に接続された2つの要素を記述するために使用され得る。
【0012】
[0019]ここで
図1を参照すると、発光ダイオード(LD)10、保護ダイオード20、電圧源30、関連するESD電圧55を伴うESD電流フロー50、関連する正常動作電圧45を伴う正常電流フロー40を含む、例示的なESD保護回路が示されている。
【0013】
[0020]発光ダイオード10は、印加される電圧/電流により発光するように動作可能であってもよい。発光ダイオード10は、垂直共振器面発光レーザー(vertical cavity surface emitting laser)またはVCSELであってもよい。VCSELは、上端面から垂直にレーザービームが放射される、半導体レーザーダイオードの一種である。VCSELは、様々なレーザー製品で使用される。
【0014】
[0021]ESD保護ダイオード20は、
図1に示されるようにLD10に結合されてもよい。電圧源30は、
図1の電気回路に固定電圧または可変電圧を供給するように動作可能なデバイスを示し得る。描かれた電圧源30は、正常動作電圧45および正常電流フロー40、ならびにESD電流フロー50およびESD電圧55の供給源を示し得る。
【0015】
[0022]VCSELは、アパーチャが小さいため、ESD事象に敏感な場合がある。すなわち、LD10は、例えば図示の電圧源30によって、過剰な電圧および/または電流がそれに印加されると、損傷を受ける場合がある。LD10のようなESDに敏感なデバイスに対して、保護ダイオード20は、図示のように、ESDに敏感なレーザーダイオード10と並列であるが、逆方向に結合されてもよい。保護ダイオード20は、正常動作中には高抵抗性であって、実質的に全ての電流がESD敏感レーザーダイオード10を介して流れ得るように、選択または設計されてもよい。このことが、
図1において、関連する例示的な正常電圧45を伴う正常電流フロー40によって示されている。正常動作では、正常電圧45は、保護ダイオード20に関連する(逆)ブレークスルー電圧VBRよりも低い。静電気放電が発生すると、ESD電流フロー50によって図示されているように、ESD電圧55がブレークスルー電圧VBRを超える場合があり、ESD電流フロー50が逆方向に保護ダイオード20を横切って流れることがある。相応して、保護ダイオード20のブレークスルー電圧VBRは、正常の動作電圧45よりも高く、LD10に損傷を与える可能性のある電圧よりも低い大きさが望ましい。このようにして、ESD敏感デバイス、例えばLD10は、
図1に例示されるように、それに逆方向、かつ並列に結合された保護ダイオード20によって、静電気放電から保護され得る。正常のダイオード動作によれば、保護ダイオード20の順方向ブレークダウン電圧は、(逆方向)ブレークダウン電圧VBRよりも実質的に低くてもよい。静電気放電が、保護ダイオード20の順方向に印加される電圧を生じる場合、保護ダイオード20は逆方向のブレークスルー電圧よりも実質的に低い順方向電圧で短絡し、ESD敏感デバイスLD10に対する損傷を防ぐことができるので、LD10は保護され得る。
【0016】
[0023]
図2は、オキサイドアパーチャを備えるVCSELデバイス100の例示的な断面を示す。オーミックn接点層180、基板n-GaAs層170、n-DBR層160、活性領域150、オキサイドアパーチャ層140、p-DBR層130、メサ層110、およびオーミックp接点層120が示されている。さらに、電子フロー190と正孔フロー200が示されている。VCSELデバイス100の断面は、例えば、円形、楕円形、矩形、または任意の他の形状断面を有する、円筒構造の断面であってもよい。
【0017】
[0024]VCSEL100は、例えば、リソグラフィ半導体製造プロセスを用いて作製することができる。オーミックn接点180は、負電圧端子用の電気結合接点として動作可能であってもよい。同様に、オーミックp接点120は、正電圧端子用の電気結合接点として動作可能であってもよい。
【0018】
[0025]p-DBR130は、p型分布ブラッグ反射器(DBR)であってもよい。n-DBR160は、n型分布ブラッグ反射器であってもよい。p-DBR130およびn-DBR160は、レーザーの共鳴ミラーとして動作可能であってもよい。n型は、追加の電子を供給するための不純物によるドーピングを意味することがあり、p型は、追加の正孔を供給するための不純物によるドーピングを意味することがある。
【0019】
[0026]オキサイドアパーチャ140は、活性領域150に直角に、VCSEL100によって生成された光の放出を可能にするように動作可能であってもよい。オキサイド層は、
図2に図示されるように、電流フロー(200/190)をアパーチャ領域140に閉じ込めることができる。活性領域150は、エネルギーの注入が、p-DBR130ミラーとn-DBR160ミラーとの間に形成され得る共振器システム間で励起状態の過剰の原子を供給し得るように、適切なエネルギーレベルを有して、光の誘導放出(stimulated emission)を可能にできる。活性領域150は、量子井戸、量子ダッシュ、または量子ドットを含み得る。
【0020】
[0027]基板n-GaAs170は、n型ガリウム砒素(GaAs)基板層であってもよい。本特許の様々な実施形態によると、基板170は、それに限定はされないが、リン化インジウム(InP)、窒化ガリウム(GaN)、ケイ素(Si)、および炭化ケイ素(SiC)を含む、任意適切な材料であってもよい。
【0021】
[0028]メサ110は、半導体ウェーハ上のエリアであって、そこにおいては、半導体がエッチング除去されておらず、その結果、周囲エリアより上に立ち上がるメサ110が生じている。
【0022】
[0029]静電気放電(ESD)事象の状況では、
図2において正孔フロー200および電子フロー190によって図示されるように、放電電流フローがオキサイドアパーチャ140のエリアを通って生じ得る。アパーチャ140のエリアは(メサ110のエリアと比較して)制限されるので、オキサイドアパーチャ140エリアにおける放電電流密度は高くなり、VCSEL100の活性領域層150を損傷する可能性がある。したがって、
図3に図示されるように、ESD保護ダイオード20と類似の構造を直接、VCSELに統合化することが有利であり得る。
【0023】
[0030]
図3は、統合型保護ダイオード構造を備える例示的なトンネル接合構成VCSELを示す。
図3を参照すると、トンネル接合構成におけるVCSEL300が示されている。このVCSELは、メサ110、オーミックp接点120、オーミックn接点180、n-DBR160a、活性領域150、n-DBR160、および基板n-GaAs170層を含んでもよい。同一の参照番号は、
図2におけるのと類似の層を指している。n-DBR160aは、n-DBR160に類似していてもよい。電子フロー190が示されている。電子放電フロー350が示されている。例証的な保護ダイオード記号360およびトンネルダイオード記号380が示されている。保護ダイオード記号360は、p型キャビティ310/p-nブロッキング層320およびn-DBR160aによって形成される、n-p接合ダイオードを表すことができる。トンネルダイオード380記号は、p型キャビティ310/p-nブロッキング層320/トンネル接合層330およびn-DBR160a層によって形成される、トンネルダイオードを示す。
【0024】
[0031]さらに、p型キャビティ310、p-nブロッキング層320およびトンネル接合層330が示されている。p-nブロッキング層320は、正常動作(すなわち、例えば5V未満のより低い電圧)中の電流フローをブロックするように動作可能であってもよい。n型キャビティ390も示されている。
【0025】
[0032]リソグラフィックアパーチャVCSEL300は、(トンネル接合層330によって形成される)電流および光モード閉じ込めのための導電性アパーチャに依拠し得るが、一方で、周囲領域は非導電性に作製される。これは、最初に下端n-DBRミラー160、およびnキャビティ390、活性領域150(量子井戸、量子ダッシュまたは量子ドットを含む)および部分pキャビティ310を成長させることによって達成され得る。トンネル接合層330は、高度にドープされた(例えば>1019cm-3)p++層および高度にドープされた(例えば>1019cm-3)n++層を含み得る。アパーチャは、トンネル接合層330において画定される。トンネル接合層330にアパーチャを形成するために、(トンネル接合層330がそれから形成される)n++層をリソグラフィックアパーチャの外側で除去/エッチングされてもよく、ウェーハは、n型ドープされていてもよく(例えば、1017cm-3からわずかに1018cm-3代の間)、上端n-DBRミラー160aである、残りのキャビティで過成長される。この場合、電流フローと光モード閉じ込めは、トンネル接合によって提供されてもよい。トンネル接合層330によって形成されるアパーチャの外側では、p-nブロッキング層320/p型キャビティ310および逆方向であるn-DBR160aによって形成される、p-n接合のために、電流がブロックされてもよい。
【0026】
[0033]
図3において、正常動作中、VCSEL300に印加される電圧は、ブロッキングp-n接合層のブレークダウン電圧をはるかに下回る可能性があり、したがって、動作中の電流フローはトンネル接合アパーチャ330に制限される。ブロッキングp-n接合は、n-DBR160aとp-nブロッキング層320/p型キャビティ310との間に形成されてもよい。電流フローは、破線の矢印による電子フロー190によって示される。静電気放電の事象において、電圧はp-nブロッキング層(n-DBR160aおよびp-nブロッキング層320/p型キャビティ310)のブレークダウン電圧を超え、したがって静電気放電電流350(実線矢印で図示)は、利用可能な導電エリアが、ダイオードブレークダウン中はずっと大きいため、ほとんどトンネル接合330のまわりを流れることができる。この場合、トンネル接合層330の下にある活性領域における電流密度は、それに応じて低下し得る。本特許の様々な実施形態に従って、メサ110および下位層によってVCSEL300内に形成された層は、保護ダイオード360および370(記号的に図示されていない、
図4も参照)を形成することを可能にする。保護ダイオードは、n-DBR160aとp-nブロッキング層320/p型キャビティ310との間に形成されてもよい。
【0027】
[0034]ESD保護を効率的にするために、電流ブロッキングp-n接合エリアは、メサ110表面積によって限定されるので、実用的に可能な限り大きくてもよい。この場合、ESD電流は、対応するメサ110表面積全体に分配されてもよく、その結果、電流密度が低下し、したがって損傷可能性が小さくなる。p-nブロッキング層320のブレークダウン電圧は、有利には5Vより上である。ブレークダウン電圧は、p型層(p-nブロッキング層320/p型キャビティ310)およびn型層(n-DBR160a)のドーピングおよび厚さの適切な選択によって調整され得る。いくつかの例において、p-nブロッキング層320の上に、追加の層があってもよい。また、いくつかの例において、n-DBR160aは、不均一にドープされたn-DBR160aを形成するために、異なるドーピングを有する追加の層を含んでもよい。このように、下端n-DBR160および活性領域150の下のキャビティの下半分はnドープされてもよい、(n-DBR160a、p-nブロッキング層320/p型キャビティ310/活性領域150、およびn-DBR160からの)
図3に示されるn-p-nブロッキング構成の場合、活性領域150の上方のキャビティの後半分はpドープされてもよく、上端n-DBR160aはnドープされてもよい。pドープされた層の合計厚さは、好ましくは>50nmであり、ドーピングは、例えば、10
17cm
-3と<10
19cm
-3の間の範囲が望ましい。n-DBR160aにおけるドーピングは、非効率的な電流ブロッキングをもたらし得る、pドープされた層とnドープされた層の間のキャリアの量子トンネリングを減少させるために、<10
19cm
-3であってもよい。一方、(n-DBR160a、p-nブロッキング層320/p型キャビティ310/活性領域150およびn-DBR160によって形成される)n-p-nESD保護ダイオードのブレークダウン電圧は、ESD事象の場合、およびESD保護ダイオード360が逆モードで開く前に、(トンネル接合層330における)リソグラフィックアパーチャへの潜在的な損傷を回避するために、<50Vとなるように選択してもよい。
【0028】
[0035]さらに、VCSEL300の上端にあるn-DBR160aミラーを使用することは、オキサイドアパーチャを備えたVCSEL100に対して
図2に図示されるようなp-DBR130と比較して、電気伝導率の向上をもたらす。この向上した電気伝導率は、VCSEL300の敏感エリアの近くのESD事象で発生する熱を低減し、したがってさらなる保護を提供する可能性がある。
【0029】
[0036]
図4は、
図3のVCSEL構造に対する等価回路図を示し、
図3における層によって形成されるダイオード配設を図示する。電圧/電流源30、ESD電圧55、正常動作電圧45、ESD電流50、正常動作電流40、保護ダイオード360、370、トンネルダイオード380、および発光ダイオード10が示されている。同じ参照番号は、先の図の要素に類似する。
【0030】
[0037]保護ダイオード記号360は、p型キャビティ310/p-nブロッキング層320およびn-DBR160aによって形成されるp-n接合ダイオードを記号で表す。トンネルダイオード380記号は、p型キャビティ310/p-nブロッキング層320/トンネル接合層330およびn-DBR160a層によって形成され得る、トンネルダイオードを示す。保護ダイオード370は、pキャビティ320/活性領域150およびn-DBR160(
図3には記号で描かれていない)によって形成されるp-n接合を記号で表わすことができる。
【0031】
[0038]正常動作では、動作電圧45は、保護ダイオード360(または図示されていない逆方向のダイオード370)のブレークダウン電圧VBRを下回ることができる。正常動作電流40は、トンネルダイオード380およびLD10だけを通り、効果的に流れることができる。静電気放電事象が発生し、ESD電圧55がブレークダウン電圧VBRを超えると、保護ダイオード360が導電性になり、ESD電流50は、大部分が保護ダイオード360、370を通って流れることができる。したがって、ESD事象の場合、保護ダイオード360、370は効果的に短絡し、したがってトンネルダイオード380およびLD10を、過度のESD電圧/電流から保護することができる。
【0032】
[0039]
図5は、統合型ESD保護ダイオードを備えるp-n-p電流ブロッキング構成に基づくVCSELダイオードを示す。
図5は、メサ110、オーミックp接点120、p-DBR130、nブロッキング層510、p型キャビティ310、活性領域150、n-DBR160、n-GaAs基板170、オーミックn接点180を含む、VCSEL500を示す。さらに、電子フロー190と正孔フロー200が示されている。p-DBR130層、nブロッキング層510、およびp型キャビティ310によって形成されるような、記号的な保護ダイオード360が示されている。n型キャビティ390も示されている。同じ参照番号は、先の図におけるのと類似の要素を指す。
【0033】
[0040]
図5に図示されるように、電流nブロッキング層510を使用して、ESD保護を、リソグラフィックアパーチャ中に導入することもできる。VCSEL500において、nドープされた電流ブロッキング層510は、第1のエピタキシャルステップの間に成長させることができる。この層510は、図示されたESD保護ダイオード360の一部となり得る。ウェーハ製造プロセス中、リソグラフィックアパーチャは、
図5に示されるように、nドープされた層510を通るエッチングによって画定され得る。リソグラフィックアパーチャの画定後、nブロッキング層510上のウェーハは、上端pドープされたp-DBR130ミラーが過成長することができる。したがって、リソグラフィックアパーチャの領域において、nドープされた層510をエッチングして、pドープされたp型キャビティ310からpドープされたp-DBR130ミラーに直接電流が流れることを可能にしてもよい。リソグラフィックアパーチャはまた、VCSEL500の光モード閉じ込めを提供し得る。
【0034】
[0041]
図5における本特許の実施形態では、正常動作中、VCSEL500に印加される電圧はnブロッキング層510のブレークダウン電圧を下回るため、正常電流フローは、p-n-p層内に開かれたアパーチャに制限される(黄色の破線矢印で示されている)。ESD事象が発生すると、より高い電圧は、nブロッキング層510のブレークダウン電圧を超えることがあり、したがってESD電流(赤い実線の矢印)がアパーチャの外側に流れることがある。アパーチャ周辺のnブロッキング層510のエリアは、通常は、アパーチャエリア自体よりも大幅に大きいので、ESD電流は、メサ断面積によって実際上、画定されるので、はるかに大きな表面積に分布することになる。この機能は、
図6に図示される。
【0035】
[0042]
図6は、VCSEL500の等価回路図を示す。電圧/電流源30、ESD電圧55、正常動作電圧45、ESD電流フロー50、正常動作電流40、保護ダイオード360、370、および発光ダイオード10が示されている。同じ参照番号は、他の図に示されている類似の要素を指している。
【0036】
[0043]正常動作時、すなわち動作電圧45がブレークダウン電圧VBRを下回っているとき、保護ダイオード360、370は電流フローをブロックし、正常電流40はLD10を介して流れることができる。この場合、電流は、
図5の破線矢印で図示されるように、アパーチャ領域を通って流れることになる。ESD事象が発生し、ESD電圧55がブレークダウン電圧VBRを超える可能性がある場合、保護ダイオード360および370が効果的に短絡し、ESD電流50が保護ダイオード360、370を通って流れることを可能にする。これにより、LD10を損傷させる可能性のある電流および電圧スパイクからLD10を保護する。
【0037】
[0044]したがって、メサ110断面積は、アパーチャを通るESD事象電流密度を最小化し、したがってVCSEL500を保護するように、実用的に可能な限り大きいものを選択してもよい。つまり、nブロッキング層510表面積を大きくしてもよい。
【0038】
[0045]本特許の様々な実施形態に従って、nブロッキング層510のブレークダウン電圧は、例えば
図5におけるp型層およびn型層の望ましいドーピングおよび厚さを選択することによって、好ましくは5Vより大きくすることができる。
【0039】
[0046]活性領域150の上方のp型キャビティ310、n-ブロッキング層510およびp-DBR130ミラーによって形成された、
図5に示されるp-n-pブロッキングダイオード構成の場合には、nブロッキング層510の厚さは>50nmであってもよく、ドーピングは10
17cm
-3と10
19cm
-3の間の範囲内であってもよい。p-DBR層130におけるドーピングは、<10
19cm
-3であってもよい。このようなドーピングレベルは、非効率的な電流ブロッキングをもたらし得る、nドープされた層とpドープされた層の間のキャリアの量子トンネリングを防ぐのに有利である。p-n-pESD保護ダイオード360、370のブレークダウン電圧VBRは、ESD事象の場合にリソグラフィックアパーチャへの損傷を防止するために<50Vになるように設計してもよい。
【0040】
[0047]
図3および
図5に開示された構造は、例えば、中間リソグラフィックステップを有する、2ステップエピタキシ法を使用して製造することができる。
[0048]本開示は、特定の実施例の参照を含むが、様々な変更を行うことができること、および開示の範囲から逸脱することなく等価物を置換することができることが、当業者により理解されるであろう。なお、本開示の範囲を逸脱することなく開示された実施例に変更を加えてもよい。したがって、本開示は開示された実施例に限定されるものではなく、本開示は添付の特許請求の範囲に含まれる全ての実施例を含むことが意図される。
【符号の説明】
【0041】
10 レーザーダイオード
20 保護ダイオード
30 電圧/電流源
40 正常動作電流
45 正常動作電圧
50 ESD電流
100 VCSEL
110 メサ
120 オーミックp接点
130 p-DBR
140 オキサイドアパーチャ
150 活性領域
160 n-DBR
160a n-DBR
170 基板n-GaAs
180 オーミックn接点
190 電子フロー
200 正孔フロー
300 VCSEL
310 p型キャビティ
320 p-nブロッキング層
330 トンネル接合層
350 電子放電フロー
360 保護ダイオード
370 保護ダイオード
380 トンネルダイオード
390 n型キャビティ
510 nブロッキング層
VBR ブレークダウン電圧
DBR 分布ブラッグ反射器