特許 7577842 半導体デバイスのエピタキシャル構造、その製造方法及び半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-25

(45)【発行日】2024-11-05

(54)【発明の名称】半導体デバイスのエピタキシャル構造、その製造方法及び半導体デバイス

(51)【国際特許分類】

   H01L 21/20 20060101AFI20241028BHJP

   H01L 21/338 20060101ALI20241028BHJP

   H01L 29/778 20060101ALI20241028BHJP

   H01L 29/812 20060101ALI20241028BHJP

【ＦＩ】

H01L21/20

H01L29/80 H

【請求項の数】 12

(21)【出願番号】P 2023518044

(86)(22)【出願日】2021-06-09

(65)【公表番号】

(43)【公表日】2023-10-04

(86)【国際出願番号】 CN2021099163

(87)【国際公開番号】W WO2022068256

(87)【国際公開日】2022-04-07

【審査請求日】2023-03-17

(31)【優先権主張番号】202022206942.9

(32)【優先日】2020-09-30

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】202011065977.3

(32)【優先日】2020-09-30

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】515295706

【氏名又は名称】蘇州能訊高能半導体有限公司

【氏名又は名称原語表記】ＤＹＮＡＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ，ＩＮＣ．

【住所又は居所原語表記】Ｎｏ．１８ Ｃｈｅｎｆｅｎｇ Ｒｏａｄ，Ｙｕｓｈａｎ Ｔｏｗｎ，Ｋｕｎｓｈａｎ Ｃｉｔｙ，Ｊｉａｎｇｓｕ Ｐｒｏｖｉｎｃｅ ２１５３００，Ｃｈｉｎａ

(74)【代理人】

【識別番号】110002262

【氏名又は名称】ＴＲＹ国際弁理士法人

(72)【発明者】

【氏名】張 暉

(72)【発明者】

【氏名】李 仕強

(72)【発明者】

【氏名】張 乃千

(72)【発明者】

【氏名】裴 軼

【審査官】正山 旭

(56)【参考文献】

【文献】中国特許出願公開第１０６３７３８８４（ＣＮ，Ａ）

【文献】特開２０１８－０４６２０７（ＪＰ，Ａ）

【文献】国際公開第２０１１／１５５４９６（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１３／００９２９５３（ＵＳ，Ａ１）

【文献】特開２０１６－２１９６９０（ＪＰ，Ａ）

【文献】中国特許出願公開第１０４６００１０９（ＣＮ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／２０

Ｈ０１Ｌ ２１／３３８

(57)【特許請求の範囲】

【請求項1】

半導体デバイスのエピタキシャル構造であって、
基板と、
前記基板の片側に位置するエピタキシャル層であって、前記基板の片側に位置する核生成層と、前記核生成層の前記基板から遠い側に位置する緩衝層とを含むエピタキシャル層と、
を含み、
前記緩衝層の厚さ及び前記核生成層の厚さが、当該緩衝層の厚さと核生成層の厚さの積が第１所定値以上であり且つ前記第１所定値よりも大きな第２所定値以下となるような厚さ比になっており、
前記緩衝層は、積層して設けられる第１タイプの緩衝層と第２タイプの緩衝層とを含み、前記第１タイプの緩衝層は、前記基板に近い側に位置し、前記第１タイプの緩衝層のドーピング濃度は、前記第２タイプの緩衝層のドーピング濃度よりも高く、
前記第１タイプの緩衝層は、少なくとも１層の第１緩衝層を含み、前記第２タイプの緩衝層は、少なくとも１層の第２緩衝層を含み、
前記第１緩衝層のドーピング濃度は、前記第２緩衝層のドーピング濃度よりも高く、
前記第１タイプの緩衝層は、積層して設けられる第１甲緩衝層と第１乙緩衝層とを含み、前記第１甲緩衝層は、前記基板に近い側に位置し、前記第１甲緩衝層のドーピング濃度は、前記第１乙緩衝層のドーピング濃度以上であり、
前記第２タイプの緩衝層は、積層して設けられる第２甲緩衝層と第２乙緩衝層とを含み、前記第２甲緩衝層は、前記基板に近い側に位置し、前記第２甲緩衝層のドーピング濃度は、前記第２乙緩衝層のドーピング濃度よりも高く、
前記第１甲緩衝層、前記第１乙緩衝層、前記第２甲緩衝層及び前記第２乙緩衝層のいずれにも炭素イオンがドーピングされており、
前記第１甲緩衝層における炭素イオンのドーピング濃度は、第１ドーピング濃度Ｃ１であり、前記第１乙緩衝層における炭素イオンのドーピング濃度は、第２ドーピング濃度Ｃ２であり、前記第２甲緩衝層における炭素イオンのドーピング濃度は、第３ドーピング濃度Ｃ３であり、前記第２乙緩衝層における炭素イオンのドーピング濃度は、第４ドーピング濃度Ｃ４であり、ここで、Ｃ１＞Ｃ２≧Ｃ３＞Ｃ４である、
ことを特徴とする、エピタキシャル構造。

【請求項2】

前記核生成層の厚さをｈ１（μｍ）とし、前記緩衝層の厚さをｈ２（μｍ）とし、前記核生成層の厚さと前記緩衝層の厚さの積をｈ１×ｈ２とすると、０．１≦ｈ１×ｈ２≦０．２５であることを特徴とする、請求項１に記載のエピタキシャル構造。

【請求項3】

ｈ１＝０．１７／ｈ２であることを特徴とする、請求項２に記載のエピタキシャル構造。

【請求項4】

前記核生成層の厚さをｈ１とし、前記基板の厚さをｈ３とし、前記核生成層の厚さを前記基板の厚さで除算した厚さ比をｈ１／ｈ３とすると、２×１０ ^－５ ≦ｈ１／ｈ３≦５×１０ ^－４ であることを特徴とする、請求項１に記載のエピタキシャル構造。

【請求項5】

前記核生成層の厚さをｈ１とし、前記エピタキシャル層の厚さをｈ４とし、前記核生成層の厚さを前記エピタキシャル層の厚さで除算した厚さ比をｈ１／ｈ４とすると、０．０５≦ｈ１／ｈ４≦０．３であることを特徴とする、請求項１に記載のエピタキシャル構造。

【請求項6】

０．０７≦ｈ１／ｈ４≦０．１であることを特徴とする、請求項５に記載のエピタキシャル構造。

【請求項7】

前記核生成層の厚さをｈ１（ｎｍ）とすると、１００（ｎｍ）≦ｈ１≦１５０（ｎｍ）であることを特徴とする、請求項１に記載のエピタキシャル構造。

【請求項8】

前記第１甲緩衝層及び前記第１乙緩衝層には、鉄イオンがさらにドーピングされており、前記第２甲緩衝層及び前記第２乙緩衝層には、鉄イオンがドーピングされておらず、
前記第１甲緩衝層における鉄イオンのドーピング濃度は、第５ドーピング濃度であり、前記第１乙緩衝層における鉄イオンのドーピング濃度は、第６ドーピング濃度であり、ここで、前記第５ドーピング濃度は、前記第６ドーピング濃度と同じであることを特徴とする、請求項１に記載のエピタキシャル構造。

【請求項9】

前記第１甲緩衝層における炭素イオンのドーピング濃度をＣ１（／ｃｍ ^３ ）とし、前記第１甲緩衝層における鉄イオンのドーピング濃度をＣ５（／ｃｍ ^３ ）とすると、Ｃ１／Ｃ５＝（０．５～１．２）／１０であり、
前記第１乙緩衝層における炭素イオンのドーピング濃度をＣ２（／ｃｍ ^３ ）とし、前記第１乙緩衝層における鉄イオンのドーピング濃度をＣ６（／ｃｍ ^３ ）とすると、Ｃ２／Ｃ６＝（０．１～０．３）／１０であり、
前記第２甲緩衝層における炭素イオンのドーピング濃度をＣ３（／ｃｍ ^３ ）とすると、Ｃ３＝Ｃ２であり、
前記第２乙緩衝層における炭素イオンのドーピング濃度をＣ４（／ｃｍ ^３ ）とすると、Ｃ４／Ｃ３＝（１～２）／１０であることを特徴とする、請求項８に記載のエピタキシャル構造。

【請求項10】

前記第１緩衝層の厚さは、前記第２緩衝層の厚さよりも大きいことを特徴とする、請求項９に記載のエピタキシャル構造。

【請求項11】

前記第１タイプの緩衝層は、積層して設けられる第１甲緩衝層と第１乙緩衝層とを含み、前記第１甲緩衝層は、前記基板に近い側に位置し、前記第１甲緩衝層の厚さは、前記第１乙緩衝層の厚さ以上であり、
前記第２タイプの緩衝層は、積層して設けられる第２甲緩衝層と第２乙緩衝層とを含み、前記第２甲緩衝層は、前記基板に近い側に位置し、前記第２甲緩衝層の厚さは、前記第２乙緩衝層の厚さよりも大きいことを特徴とする、請求項１０に記載のエピタキシャル構造。

【請求項12】

請求項１から１１のいずれか１項に記載のエピタキシャル構造を製造するための半導体デバイスのエピタキシャル構造の製造方法であって、
基板を提供するステップと、
前記基板の片側に核生成層を製造するステップと、
前記核生成層の前記基板から遠い側に緩衝層を製造するステップと、
前記緩衝層の前記基板から遠い側にスペーサ層を製造するステップと、
前記スペーサ層の前記基板から遠い側に、前記緩衝層と共にヘテロ接合構造を形成する電位障壁層を製造するステップと、
前記電位障壁層の前記基板から遠い側にキャップ層を製造するステップと、
を含み、
ここで、前記緩衝層の厚さは、前記核生成層の厚さに反比例することを特徴とする、製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施例は、半導体の技術分野に属し、特に半導体デバイスのエピタキシャル構造、その製造方法及び半導体デバイスに属する。

【背景技術】

【0002】

半導体材料である窒化ガリウム（ＧａＮ）は、バンドギャップが広く、電子移動度が高く、ブレークダウン電界強度が高く、熱伝導性が優れるなどの利点を有し、強い自発分極効果とピエゾ分極効果を有するため、第１世代半導体材料及び第２世代半導体材料に比べて高周波、高圧、耐高温ハイパワー電子デバイスの製造に適用され、特に、無線周波数と電源の分野において優位性が顕著である。

【0003】

現在、ＧａＮ系光電子デバイス及び電力デバイスを製造する際に、ＧａＮエピタキシャル層と基板との間に、熱的不整合及び格子不整合が存在し、エピタキシャル成長過程において発生する熱的不整合応力と格子不整合歪みは、エピタキシャルウェーハの変形を引き起こすことで、エピタキシャル層の均一性が低下し、エピタキシャル製品の歩留まりが低下し、コストが高くなる。そのため、在ＧａＮエピタキシャル層と基板との間に核生成層が導入された。

【0004】

しかし、核生成層の存在により、エピタキシャル層全体の熱抵抗が高くなる恐れがある。この問題を解決するために、当該分野では薄い核生成層を使用する場合が多い。しかし、薄い核生成層には、結晶品質が悪いという問題があり、結晶品質が悪いと、次に成長するＧａＮの結晶品質に影響を与え、ひいては最終デバイスの信頼性に影響を与える場合がある。現在、電気特性に優れ、信頼性が安定する第３世代半導体デバイスを製造するために、結晶品質が高く、均一性が良好で、工業コストが低い半導体エピタキシャル構造をもとに半導体デバイスの性能と整合する必要がある。

【0005】

したがって、如何に熱抵抗が高くならずに結晶品質が良好でコストが低いエピタキシャル構造を得るかは、早急に解決しなければならない問題となっている。

【0006】

また、ＡｌＧａＮ／ＧａＮヘテロ構造に比較的強い二次元電子ガスが存在するため、通常、ＡｌＧａＮ／ＧａＮヘテロ構造で形成される高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ；ＨＥＭＴ）をデプリーションモードデバイスとして使用している。このデバイスにより高いブレークダウン電圧、より良いスイッチング特性及びより信頼性の高い性能を持たせるために、まず高抵抗のＧａＮ緩衝層を得なければならない。

【0007】

高抵抗のＧａＮ緩衝層を得る方法は様々がある。一般的に使用されている方法は、Ｃドーピング又はＦｅドーピングを行うことである。しかし、十分な高抵抗を有するＧａＮ緩衝層を得るために必要なＣ含有量は、結晶品質を低下させ、ひいては最終的なデバイスの信頼性に影響を与える場合があり、Ｃ不純物によって形成される深いエネルギー準位のトラップは、最終デバイスの出力電力などの性能を低下させやすい場合がある。一方、十分な高抵抗を有するＧａＮ緩衝層を得るために必要なＦｅ含有量は、エピタキシャル層表面及び結晶品質の悪化を引き起こし、最終デバイスの性能に与える場合がある。したがって、如何にエピタキシャル層の結晶品質を保証しながら最終デバイスの性能を保証するかは、早急に解決しなければならない問題となっている。

【発明の概要】

【0008】

上記の事情に鑑み、本発明の実施例は、半導体デバイスのエピタキシャル構造、その製造方法及び半導体デバイスを提供することによって、核生成層の熱抵抗及び結晶品質がいずれも良好なエピタキシャル構造を提供し、ひいては緩衝層の高抵抗特性及び結晶品質がいずれも良好なエピタキシャル構造を提供する。

【0009】

第１態様では、本発明の実施例は、半導体デバイスのエピタキシャル構造であって、
基板と、
前記基板の片側に位置するエピタキシャル層であって、前記基板の片側に位置する核生成層と、前記核生成層の前記基板から遠い側に位置する緩衝層とを含むエピタキシャル層と、
を含み、
前記緩衝層の厚さは、前記核生成層の厚さに反比例するエピタキシャル構造を提供する。
選択的に、前記核生成層の厚さはｈ１、前記緩衝層の厚さはｈ２であり、
ここで、０．１／ｈ２≦ｈ１≦０．２５／ｈ２である。

【0010】

選択的に、ｈ１＝０．１７／ｈ２である。

【0011】

選択的に、前記核生成層の厚さはｈ１であり、前記基板の厚さはｈ３であり、
ここで、２＊１０^－５≦ｈ１／ｈ３≦５＊１０^－４である。

【0012】

選択的に、前記核生成層の厚さはｈ１であり、前記エピタキシャル層の厚さはｈ４であり、
ここで、０．０５≦ｈ１／ｈ４≦０．３である。

【0013】

選択的に、０．０７≦ｈ１／ｈ４≦０．１である。

【0014】

選択的に、前記核生成層の厚さはｈ１であり、ここで、１００ｎｍ≦ｈ１≦１５０ｎｍである。

【0015】

選択的に、前記エピタキシャル層は、
前記緩衝層の前記基板から遠い側に位置するスペーサ層と、
前記スペーサ層の前記基板から遠い側に位置しかつ前記緩衝層と共にヘテロ接合構造を形成する電位障壁層と、
前記電位障壁層の前記基板から遠い側に位置するキャップ層と、
をさらに含む。

【0016】

選択的に、前記緩衝層は、積層して設けられる第１タイプの緩衝層と第２タイプの緩衝層とを含み、前記第１タイプの緩衝層は、前記基板に近い側に位置し、前記第１タイプの緩衝層のドーピング濃度は、前記第２タイプの緩衝層のドーピング濃度よりも高い。

【0017】

選択的に、前記第１タイプの緩衝層は、少なくとも１層の第１緩衝層を含み、前記第２タイプの緩衝層は、少なくとも１層の第２緩衝層を含み、
前記第１緩衝層のドーピング濃度は、前記第２緩衝層のドーピング濃度よりも高い。

【0018】

選択的に、前記第１タイプの緩衝層は、積層して設けられる第１甲緩衝層と第１乙緩衝層とを含み、前記第１甲緩衝層は、前記基板に近い側に位置し、前記第１甲緩衝層のドーピング濃度は、前記第１乙緩衝層のドーピング濃度以上であり、
前記第２タイプの緩衝層は、積層して設けられる第２甲緩衝層と第２乙緩衝層とを含み、前記第２甲緩衝層は、前記基板に近い側に位置し、前記第２甲緩衝層のドーピング濃度は、前記第２乙緩衝層のドーピング濃度よりも高い。

【0019】

選択的に、前記第１甲緩衝層、前記第１乙緩衝層、前記第２甲緩衝層及び前記第２乙緩衝層のいずれにも炭素イオンがドーピングされており、
前記第１甲緩衝層における炭素イオンのドーピング濃度は、第１ドーピング濃度Ｃ１であり、前記第１乙緩衝層における炭素イオンのドーピング濃度は、第２ドーピング濃度Ｃ２であり、前記第２甲緩衝層における炭素イオンのドーピング濃度は、第３ドーピング濃度Ｃ３であり、前記第２乙緩衝層における炭素イオンのドーピング濃度は、第４ドーピング濃度Ｃ４であり、ここで、Ｃ１＞Ｃ２≧Ｃ３＞Ｃ４である。

【0020】

選択的に、前記第１甲緩衝層及び前記第１乙緩衝層には、鉄イオンがさらにドーピングされており、前記第２甲緩衝層及び前記第２乙緩衝層には、鉄イオンがドーピングされておらず、
前記第１甲緩衝層における鉄イオンのドーピング濃度は、第５ドーピング濃度であり、前記第１乙緩衝層における鉄イオンのドーピング濃度は、第６ドーピング濃度であり、ここで、前記第５ドーピング濃度は、前記第６ドーピング濃度と同じである。

【0021】

選択的に、前記第１甲緩衝層における炭素イオンのドーピング濃度は、第１ドーピング濃度Ｃ１であり、前記第１甲緩衝層における鉄イオンのドーピング濃度は、第５ドーピング濃度Ｃ５であり、ここで、Ｃ１／Ｃ５＝（０．５～１．２）／１０であり、
前記第１乙緩衝層における炭素イオンのドーピング濃度は、第２ドーピング濃度Ｃ２であり、前記第１乙緩衝層における鉄イオンのドーピング濃度は、前記第６ドーピング濃度Ｃ６であり、ここで、Ｃ２／Ｃ６＝（０．１～０．３）／１０であり、
前記第２甲緩衝層における炭素イオンのドーピング濃度は、第３ドーピング濃度Ｃ３であり、ここで、Ｃ３＝Ｃ２であり、
前記第２乙緩衝層における炭素イオンのドーピング濃度は、第４ドーピング濃度Ｃ４であり、ここで、Ｃ４／Ｃ３＝（１～２）／１０である。

【0022】

選択的に、前記第１緩衝層の厚さは、前記第２緩衝層の厚さよりも大きい。

【0023】

選択的に、前記第１タイプの緩衝層は、積層して設けられる第１甲緩衝層と第１乙緩衝層とを含み、前記第１甲緩衝層は、前記基板に近い側に位置し、前記第１甲緩衝層の厚さは、前記第１乙緩衝層の厚さ以上であり、
前記第２タイプの緩衝層は、積層して設けられる第２甲緩衝層と第２乙緩衝層とを含み、前記第２甲緩衝層は、前記基板に近い側に位置し、前記第２甲緩衝層の厚さは、前記第２乙緩衝層の厚さよりも大きい。

【0024】

選択的に、前記第１甲緩衝層の厚さはｈ１、前記第１乙緩衝層の厚さはｈ２、前記第２甲緩衝層の厚さはｈ３、前記第２乙緩衝層の厚さはｈ４であり、
ここで、ｈ２＝ｈ１、２／１０≦ｈ３／ｈ２≦９／１０、４／１０≦ｈ４／ｈ３≦９／１０である。

【0025】

第２態様では、本発明の実施例は、第１態様に記載のエピタキシャル構造を含む半導体デバイスをさらに提供する。前記エピタキシャル構造は、基板と、前記基板の片側に順次位置する核生成層、緩衝層、スペーサ層、電位障壁層及びキャップ層とを含む。
前記半導体デバイスは、
前記電位障壁層の前記基板から遠い側に位置するソース電極及びドレイン電極と、
前記キャップ層の前記基板から遠い側に位置しかつ前記ソース電極と前記ドレイン電極との間に位置するゲート電極と、
を含む。

【0026】

第３態様では、本発明の実施例は、半導体デバイスのエピタキシャル構造の製造方法をさらに提供する。この方法は、
基板を提供するステップと、
前記基板の片側に核生成層を製造するステップと、
前記核生成層の前記基板から遠い側に緩衝層を製造するステップと、
前記緩衝層の前記基板から遠い側にスペーサ層を製造するステップと、
前記スペーサ層の前記基板から遠い側に、前記緩衝層と共にヘテロ接合構造を形成する造電位障壁層を製造するステップと、
前記電位障壁層の前記基板から遠い側にキャップ層を製造するステップと、
を含み、
ここで、前記緩衝層の厚さは、前記核生成層の厚さに反比例する。

【0027】

本発明の実施例で提供される半導体デバイスのエピタキシャル構造及び半導体デバイスでは、核生成層の厚さと緩衝層の厚さとを反比例させることによって、エピタキシャル構造における核生成層の熱抵抗が高くならずに核生成層の結晶品質を向上させることが保証され、ひいてはエピタキシャル構造の品質及び半導体デバイスの信頼性が向上する。

【0028】

また、本発明の実施例で提供される半導体デバイスのエピタキシャル構造及びその製造方法、半導体デバイスでは、緩衝層が積層して設けられる第１タイプの緩衝層と第２タイプの緩衝層を含むとともに、第１タイプの緩衝層のドーピング濃度が第２タイプの緩衝層のドーピング濃度よりも高いように設計することによって、エピタキシャル構造における緩衝層の高抵抗特性が保証されながら、緩衝層の良好な結晶品質が保証され、ひいてはエピタキシャル構造及び半導体デバイスの品質が向上する。

【図面の簡単な説明】

【0029】

【図1】本発明の実施例で提供される半導体デバイスのエピタキシャル構造の構造模式図である。

【図2】本発明の実施例で提供される半導体デバイスの構造模式図である。

【図3】本発明の実施例で提供される半導体デバイスのエピタキシャル構造の製造方法のフローチャートである。

【図4】本発明の実施例で提供される半導体デバイスの製造方法のフローチャートである。

【図5】本発明の実施例で提供される半導体デバイスのエピタキシャル構造の構造模式図である。

【図6】本発明の実施例で提供される半導体デバイスの構造模式図である。

【図7】本発明の実施例で提供される半導体デバイスのエピタキシャル構造の製造方法のフローチャートである。

【図8】本発明の実施例で提供される半導体デバイスの製造方法のフローチャートである。

【発明を実施するための形態】

【0030】

以下、図面及び実施例により本発明をさらに詳しく説明する。ここに記載された特定の実施例は、本発明を説明するためにのみ使用され、本発明を限定するものではないことを理解されたい。また、説明の便宜上、図面には、すべての構造ではなく、本発明に関連するいくつかの構造のみが示されている。

【0031】

図１は、本発明の実施例で提供される半導体デバイスのエピタキシャル構造の構造模式図である。図１に示すように、本発明の実施例で提供される半導体デバイスのエピタキシャル構造は、基板１１と、基板１１の片側に位置するエピタキシャル層１２とを含む。エピタキシャル層１２は、基板１１の片側に位置する核生成層１２１と、核生成層１２の基板１１から遠い側に位置する緩衝層１２２とを含む。ここで、緩衝層１２２の厚さは、核生成層１２１の厚さに反比例する。

【0032】

例示的に、基板１１は、窒化ガリウム、窒化アルミニウムガリウム、窒化インジウムガリウム、窒化アルミニウムインジウムガリウム、リン化インジウム、ヒ化ガリウム、炭化ケイ素、ダイヤモンド、サファイア、ゲルマニウム及びシリコンのうちの１種若しくは複数種の組み合わせ、又はＩＩＩ族窒化物を成長させることができる任意の材料であってもよく、本発明の実施例では基板１１の具体的なタイプを限定しない。

【0033】

エピタキシャル層１２は、基板１１の片側に位置する。エピタキシャル層１２は、具体的に、ＩＩＩ－Ｖ族化合物系半導体材料を含んでもよい。

【0034】

具体的には、エピタキシャル層１２は、基板１１の片側に近い核生成層１２１と、核生成層１２１の基板１１から遠い側に位置する緩衝層１２２とを含む。ここで、核生成層１２１は、エピタキシャル層１２における核生成層１２１の上方に位置する他の膜層の結晶品質、表面トポグラフィー及び電気特性などのパラメータに影響を与える。核生成層１２１は、主に基板１１の材料と、エピタキシャル層１２のヘテロ接合構造における半導体材料層とを整合させる作用を果たす。緩衝層１２２は、次に成長する必要がある半導体材料層を接着する作用を果たす。

【0035】

さらに、核生成層１２１の材料は、窒化アルミニウムであってもよく、緩衝層１２２の材料は、窒化ガリウムであってもよい。

【0036】

ＡｌＮ核生成層の存在によりエピタキシャル層１２全体の熱抵抗は高くなる。この問題を緩和するために、当該分野では薄いＡｌＮをＡｌＮ核生成層としてする場合が多い。しかし、薄いＡｌＮ核生成層では、高い結晶品質を得ることが非常に困難である。ＡｌＮ核生成層の厚さを増加させることは、結晶品質を向上させる方法の一つである。しかし、単にＡｌＮ厚さを増加させると、熱抵抗は高くなり、デバイスの性能に与える場合がある。本発明の実施例では、エピタキシャル層１２における核生成層１２１の厚さと緩衝層１２２の厚さとが反比例するように創造的に設計される。即ち、核生成層１２１の厚さを増加させた後、緩衝層１２２の厚さを減少させる必要があり、核生成層１２１の厚さを減少させた後、緩衝層１２２の厚さを増加させる必要がある。大量の検証により、エピタキシャル層１２における核生成層１２１の厚さが緩衝層１２２の厚さに反比例する場合、熱抵抗が高くならずに、核生成層１２１の結晶品質が向上し、核生成層１２１の上方に位置する他のエピタキシャル層の結晶品質、表面トポグラフィー及び電気特性が良好することが保証され、エピタキシャル構造及び半導体デバイス全体の品質が良好で信頼性が高いことが保証される。

【0037】

以上のことから、本発明の実施例で提供される半導体デバイスのエピタキシャル構造において、核生成層の厚さと緩衝層の厚さとを反比例させることにより、エピタキシャル構造における核生成層の熱抵抗が高くならずに、核生成層の結晶品質が向上し、ひいてはエピタキシャル構造及び半導体デバイスの品質が向上する。

【0038】

上記の実施例をもとに、核生成層１２１の厚さはｈ１、緩衝層１２２の厚さはｈ２であり、ここで、０．１／ｈ２≦ｈ１≦０．２５／ｈ２である。

【0039】

例示的に、エピタキシャル層１２における核生成層１２１の厚さと、緩衝層１２２の厚さとが反比例することについて、核生成層１２１の厚さｈ１と緩衝層１２２の厚さｈ２が０．１／ｈ２≦ｈ１≦０．２５／ｈ２を満たすように設計することができる。核生成層１２１の厚さｈ１と緩衝層１２２の厚さｈ２とが上記の比例関係を満たす場合、核生成層１２１の熱抵抗が高くならずに核生成層１２１の結晶品質を向上させることが保証され、エピタキシャル構造及び半導体デバイスの高信頼性が保証される。

【0040】

具体的には、核生成層１２１の厚さｈ１と緩衝層１２２の厚さｈ２とは０．１／ｈ２≦ｈ１≦０．２５／ｈ２を満たし、ｈ１＝０．１／ｈ２、ｈ１＝０．１５／ｈ２、ｈ１＝０．１７／ｈ２、ｈ１＝０．２／ｈ２又はｈ１＝０．２５／ｈ２であってもよく、本発明の実施例では、核生成層１２１の厚さｈ１と緩衝層１２２の厚さｈ２との具体的な比例関係を限定せず、核生成層１２１の厚さｈ１と緩衝層１２２の厚さｈ２とが０．１／ｈ２≦ｈ１≦０．２５／ｈ２を満たせばよい。このようにして、核生成層１２１の熱抵抗が高くならずに核生成層１２１の結晶品質を向上させることが保証され、エピタキシャル構造及び半導体デバイスの高信頼性が保証される。

【0041】

上記の実施例をもとに、好ましくは、核生成層１２１の厚さｈ１と緩衝層１２２の厚さｈ２とは、ｈ１＝０．１７／ｈ２を満たしてもよい。これによって、核生成層１２１の熱抵抗と結晶品質が最適なバランス状態にあることが保証され、核生成層１２１の熱抵抗が高くならずに核生成層１２１の結晶品質が最適になるか、又は核生成層１２１の結晶品質が良好でありながら熱抵抗が最小であることが保証され、核生成層１２１の品質が最適であることが保証され、ひいてはエピタキシャル構造及び半導体デバイス全体の信頼性が最適であることが保証される。

【0042】

選択的に、核生成層１２１の厚さはｈ１、基板の厚さはｈ３であり、ここで、２＊１０^－５≦ｈ１／ｈ３≦５＊１０^－４である。

【0043】

例示的に、核生成層１２１の厚さｈ１と基板１１の厚さｈ３とが２＊１０^－５≦ｈ１/ｈ３≦５＊１０^－４を満たすように合理的に設計することによって、核生成層１２１の熱抵抗及び結晶品質が良好であることが保証されながら、核生成層１２１が基板１１と十分に整合することができ、さらにエピタキシャル構造及び半導体デバイスの信頼性を向上させることができる。

【0044】

具体的には、核生成層１２１の厚さｈ１と基板１１の厚さｈ３とは２＊１０^－５≦ｈ１／ｈ３≦５＊１０^－４を満たし、ｈ１／ｈ３＝２＊１０^－５、ｈ１／ｈ３＝５＊１０^－５、ｈ１／ｈ３＝１＊１０^－４、ｈ１／ｈ３＝３＊１０^－４又はｈ１／ｈ３＝５＊１０^－４であってもよい。本発明の実施例では、核生成層１２１の厚さｈ１と基板１１の厚さｈ３との具体的な比例関係を限定せず、核生成層１２１の厚さｈ１と基板１１の厚さｈ３とが２＊１０^－５≦ｈ１／ｈ３≦５＊１０^－４を満たせばよい。

【0045】

選択的に、核生成層１２１の厚さはｈ１、エピタキシャル層１２の厚さはｈ４であり、ここで、０．０５≦ｈ１／ｈ４≦０．３である。

【0046】

例示的に、核生成層１２１の厚さｈ１とエピタキシャル層１２の厚さｈ４とが０．０５≦ｈ１／ｈ４≦０．３を満たすように合理的に設計することによって、核生成層１２１の熱抵抗及び結晶品質が良好であることが保証されながら、核生成層１２１の厚さがエピタキシャル層１２全体の厚さと十分に整合することができ、エピタキシャル層１２における核生成層１２１以外の他の膜層が適切な厚さ範囲を有することが保証され、エピタキシャル層１２全体の高品質、並びにエピタキシャル構造及び半導体デバイスの高信頼性が保証される。

【0047】

具体的には、核生成層１２１の厚さｈ１とエピタキシャル層１２の厚さｈ４とは０．０５≦ｈ１／ｈ４≦０．３を満たし、ｈ１／ｈ４＝０．０５、又はｈ１／ｈ４＝０．１、ｈ１／ｈ４＝０．２、又はｈ１／ｈ４＝０．３であってもよい。本発明の実施例では、核生成層１２１の厚さｈ１とエピタキシャル層１２の厚さｈ４との具体的な比例関係を限定せず、核生成層１２１の厚さｈ１とエピタキシャル層１２の厚さｈ４とが０．０５≦ｈ１／ｈ４≦０．３を満たせばよい。

【0048】

上記の実施例をもとに、好ましくは、核生成層１２１の厚さｈ１とエピタキシャル層１２の厚さｈ４とは、０．０７≦ｈ１／ｈ４≦０．１を満たす。これによって、核生成層１２１の熱抵抗及び結晶品質が良好であることが保証されながら、核生成層１２１の厚さがエピタキシャル層１２全体の厚さと完璧に整合することができ、さらにエピタキシャル層１２における核生成層１２１以外の他の膜層が適切な厚さ範囲を有することが保証され、さらにエピタキシャル層１２全体の品質が向上し、エピタキシャル構造及び半導体デバイスの信頼性が向上することが保証される。

【0049】

選択的に、基板の厚さｈ３が４００ｕｍから６００ｕｍの間である場合、核生成層１２１の厚さはｈ１であり、ここで、１００ｎｍ≦ｈ１≦１５０ｎｍである。

【0050】

例示的に、核生成層１２１の厚さｈ１が１００ｎｍ≦ｈ１≦１５０ｎｍを満たすように合理的に設計することによって、核生成層１２１が比較的低い熱抵抗を有するとともに、高い結晶品質を有することが保証される。

【0051】

具体的には、核生成層１２１の厚さｈ１は１００ｎｍ≦ｈ１≦１５０ｎｍを満たし、ｈ１＝１００ｎｍ、又はｈ１＝１１０ｎｍ、又はｈ１＝１３０ｎｍ、又はｈ１＝１５０ｎｍであってもよい。本発明の実施例では、核生成層１２１の具体的な厚さを限定せず、核生成層１２１の厚さｈ１が１００ｎｍ≦ｈ１≦１５０ｎｍを満たせばよい。

【0052】

上記の実施例をもとに、図１に示すように、本発明の実施例で提供されるエピタキシャル層１２は、緩衝層１２２の基板１１から遠い側に位置するスペーサ層１２３と、スペーサ層１２３の基板１１から遠い側に位置しかつ緩衝層１２２と共にヘテロ接合構造を形成する電位障壁層１２４と、電位障壁層１２４の基板１１から遠い側に位置するキャップ層１２５とをさらに含む。

【0053】

例示的に、スペーサ層１２３は、ＡｌＮスペーサ層であってもよい。スペーサ層１２３は、電位障壁を高め、二次元電子ガスの限界性を増加させるとともに、合金散乱を減少させ、移動度を向上させることができる。

【0054】

電位障壁層１２４は、ＡｌＧａＮ電位障壁層であってもよい。電位障壁層１２４は、緩衝層１２２と共にヘテロ接合構造を形成し、二次元電子ガスの移動チャネルを形成する。
キャップ層１２５の主作用は、表面準位を減少させ、次の半導体デバイスの表面漏電を減少させ、電流コラプスを抑制することでエピタキシャル構造及び半導体デバイスの性能及び信頼性を向上させることである。選択的に、キャップ層１２５の材料は、ＩＩＩ族窒化物であり、好ましくはＰ型ドーピング窒化ガリウム（Ｐ－ＧａＮ）である。Ｐ－ＧａＮ構造は、ＡｌＧａＮ層の電位障壁を効果的に低下させることができる。

【0055】

上記の同じ発明思想に基づいて、本発明の実施例では、半導体デバイスが提供される。本発明の実施例で提供される半導体デバイスは、上記の実施例に記載の半導体デバイスのエピタキシャル構造を含む。図２は、本発明の実施例で提供される半導体デバイスの構造模式図である。図２に示すように、本発明の実施例で提供される半導体デバイスは、
基板１１と、
基板１１の片側に位置するエピタキシャル層１２であって、基板１１の片側に順次位置する核生成層１２１と、緩衝層１２２と、スペーサ層１２３と、電位障壁層１２４と、キャップ層１２５とを含むエピタキシャル層１２と、
電位障壁層１２４の基板１１から遠い側に位置するソース電極１３１及びドレイン電極１３２と、
キャップ層１２５の基板１１から遠い側に位置するとともに、ソース電極１３１とドレイン電極１３２との間に位置するゲート電極１３３と、
を含む。

【0056】

例示的に、ソース電極１３１及びドレイン電極１３２は、電位障壁層１２４の基板１１から遠い側に位置する。ソース電極１３１及びドレイン電極１３２は、それぞれ電位障壁層１２４とオーミック接触を形成する。ゲート電極１３３は、ソース電極１３１とドレイン電極１３２との間に位置するとともに、キャップ層１２５の基板１１から遠い側に位置する。ゲート電極１３３は、キャップ層１２５とショットキー接触を形成する。

【0057】

上記の同じ発明思想に基づいて、本発明の実施例では、半導体デバイスのエピタキシャル構造の製造方法がさらに提供される。図３は、本発明の実施例で提供される半導体デバイスのエピタキシャル構造の製造方法のフローチャートである。図３に示すように、本発明の実施例で提供される半導体デバイスのエピタキシャル構造の製造方法は、以下のステップＳ１１０及びＳ１２０を含んでもよい。
Ｓ１１０：基板を提供する。
例示的に、基板の材料は、窒化ガリウム、窒化アルミニウムガリウム、窒化インジウムガリウム、窒化アルミニウムインジウムガリウム、リン化インジウム、ヒ化ガリウム、炭化ケイ素、ダイヤモンド、サファイア、ゲルマニウム、シリコンのうちの１種若しくは複数種の組み合わせ、又はＩＩＩ族窒化物を成長させることができる任意の材料であってもよい。基板の製造方法は、常圧化学気相成長法、亜大気圧化学気相成長法、金属有機化合物気相成長法、低圧化学気相成長法、高密度プラズマ化学気相成長法、超高真空化学気相成長法、プラズマ強化化学気相成長法、触媒化学気相成長法、ハイブリッド物理化学気相成長法、急速熱化学気相成長法、気相エピタキシー法、パルスレーザー堆積法、原子層エピタキシー法、分子線エピタキシー法、スパッタリング法又は蒸発法であってもよい。

【0058】

Ｓ１２０：前記基板の片側にエピタキシャル層を製造する。前記エピタキシャル層は、前記基板の片側に位置する核生成層と、前記核生成層の前記基板から遠い側に位置する緩衝層とを含む。前記緩衝層の厚さは、前記核生成層の厚さに反比例する。

【0059】

核生成層の存在によりエピタキシャル層全体の熱抵抗は高くなり、薄いＡｌＮ核生成層では、高い結晶品質を得ることが非常に困難であり、単にＡｌＮ厚さを増加させると、熱抵抗は高くなり、デバイスの性能に与える場合がある。本発明の実施例では、エピタキシャル層における核生成層の厚さと緩衝層の厚さとが反比例するように創造的に設計することによって、熱抵抗が高くならずに核生成層の結晶品質を向上させることができ、核生成層の上方に位置する他のエピタキシャル層の結晶品質、表面トポグラフィー及び電気特性が良好することが保証され、エピタキシャル構造及び半導体デバイス全体の品質が良好で信頼性が高いことが保証される。

【0060】

以上のことから、本発明の実施例で提供される半導体デバイスのエピタキシャル構造の製造方法において、核生成層の厚さと緩衝層の厚さとを反比例させることにより、エピタキシャル構造における核生成層の熱抵抗が高くならずに、核生成層の結晶品質が向上し、ひいてはエピタキシャル構造及び半導体デバイスの品質が向上する。

【0061】

上記の実施例をもとに、基板の片側にエピタキシャル層を製造することは、
基板の片側に核生成層を製造するステップと、
核生成層の基板から遠い側に緩衝層を製造するステップと、
緩衝層の基板から遠い側にスペーサ層を製造するステップと、
スペーサ層の基板から遠い側に、緩衝層と共にヘテロ接合構造を形成する電位障壁層を製造するステップと、
電位障壁層の基板から遠い側にキャップ層を製造するステップと、
を含んでもよい。

【0062】

スペーサ層により電位障壁を高め、二次元電子ガスの限界性を向上させ、合金散乱を減少させ、移動度を向上させる。電位障壁層が緩衝層と共にヘテロ接合構造を形成することにより、二次元電子ガスの移動チャネルを形成する。キャップ層により表面準位を減少させ、次の半導体デバイスの表面漏電を減少させ、電流コラプスを抑制することで、エピタキシャル構造及び半導体デバイスの性能及び信頼性を向上させる。

【0063】

上記の同じ発明思想に基づいて、本発明の実施例では、半導体デバイスの製造方法がさらに提供される。図４は、本発明の実施例で提供される半導体デバイスの製造方法のフローチャートである。図４に示すように、本発明の実施例で提供される半導体デバイスの製造方法は、以下のステップＳ２１０からＳ２３０を含んでもよい。
Ｓ２１０：基板を提供する。
Ｓ２２０：前記基板の片側にエピタキシャル層を製造し、前記エピタキシャル層は、前記基板の片側に順次位置する核生成層と、緩衝層と、スペーサ層と、電位障壁層と、キャップ層を含む。
Ｓ２３０：前記電位障壁層の前記基板から遠い側にソース電極及びドレイン電極を製造し、前記キャップ層の前記基板から遠い側にゲート電極を製造し、前記ゲート電極は、前記ソース電極と前記ドレイン電極と間に位置する。

【0064】

ソース電極及びドレイン電極は、それぞれ電位障壁層とオーミック接触を形成し、ゲート電極は、キャップ層とショットキー接触を形成する。

【0065】

エピタキシャル構造の品質及びエピタキシャル構造の使用信頼性をさらに向上させるために、半導体エピタキシャル構造をさらに最適化する。図５は、本発明の実施例で提供される半導体デバイスのエピタキシャル構造の構造模式図である。図５に示すように、本発明の実施例で提供されるエピタキシャル構造は、基板１１と、基板１１の片側に位置するエピタキシャル層１２とを含む。エピタキシャル層１２は、緩衝層１２２を含む。緩衝層１２２は、積層して設けられる第１タイプの緩衝層１２２１と第２タイプの緩衝層１２２２とを含む。第１タイプの緩衝層１２２１は、基板１１に近い側に位置し、第１タイプの緩衝層１２２１のドーピング濃度は、第２タイプの緩衝層１２２２のドーピング濃度よりも高い。

【0066】

エピタキシャル層１２は、基板１１の片側に位置する。エピタキシャル層１２は、具体的には、ＩＩＩ－Ｖ族化合物系半導体材料を含んでもよい。

【0067】

具体的には、エピタキシャル層１２は、緩衝層１２２を含む。緩衝層１２２は、次に成長する必要がある半導体材料層を接着する作用を果たす。

【0068】

緩衝層１２２は、積層して設けられる第１タイプの緩衝層１２２１と、第２タイプの緩衝層１２２２とを含む。第１タイプの緩衝層１２２１は、基板１１に近い側に位置し、第２タイプの緩衝層１２２２は、基板１１から遠い側に位置する。第１タイプの緩衝層１２２１と第２タイプの緩衝層１２２２の材料は同じであってもよく、好ましくは窒化ガリウムであってもよい。さらに、第１タイプの緩衝層１２２１と第２タイプの緩衝層１２２２の厚さ及びドーピングは、異なっていてもよい。

【0069】

まず、第１タイプの緩衝層１２２１及び第２タイプの緩衝層１２２２のドーピング状況を説明する。

【0070】

高抵抗ＧａＮ緩衝層を得るために必要なＣドーピング濃度が＞１＊１０^１９／ｃｍ^３を満たす必要があるが、そうすると、ＧａＮ緩衝層の結晶品質が低下する場合がある。高抵抗ＧａＮ緩衝層を得るために必要なＦｅドーピング濃度＞１＊１０^１９／ｃｍ^３を満たす必要があるが、そうすると、最終的なデバイスの性能に影響を与える場合がある。本発明の実施例において、緩衝層１２２は、多層の緩衝層を含み、例えば、積層して設けられる第１タイプの緩衝層１２２１と第２タイプの緩衝層１２２２とを含み、第１タイプの緩衝層１２２１が基板１１に近い側に位置するとともに、第１タイプの緩衝層１２２１のドーピング濃度が第２タイプの緩衝層１２２２のドーピング濃度よりも高くなるように設計することによって、第１タイプの緩衝層１２２１と第２タイプの緩衝層１２２２との特定のドーピング濃度関係により高抵抗緩衝層を達成する。例えば、緩衝層を低濃度ドーピングにすることによって、半導体デバイスの漏電及びブレークダウンなどの性能が低下せずにエピタキシャル構造及び半導体デバイスの信頼性を向上させることが保証される。

【0071】

以上のことから、本発明の実施例で提供されるエピタキシャル構造において、緩衝層は、積層して設けられる第１タイプの緩衝層と第２タイプの緩衝層とを含み、第１タイプの緩衝層のドーピング濃度が第２タイプの緩衝層のドーピング濃度よりも高いことによって、エピタキシャル構造における緩衝層の高抵抗特性が保証されながら、緩衝層の良好な結晶品質が保証される。また、第１タイプの緩衝層と第２タイプの緩衝層との特定のドーピング濃度関係により、高抵抗緩衝層を達成する。例えば、緩衝層を低濃度ドーピングすることができる。このようにして、半導体デバイスの漏電及びブレークダウンなどの性能が低下せずにエピタキシャル構造及び半導体デバイスの信頼性を向上させることが保証される。

【0072】

上記の実施例をもとに、第１タイプの緩衝層１２２１は、少なくとも１層の第１緩衝層を含んでもよく、第２タイプの緩衝層１２２２は、少なくとも１層の第２緩衝層を含んでもよく、第１緩衝層のドーピング濃度は、第２緩衝層のドーピング濃度よりも高い。

【0073】

例示的に、第１タイプの緩衝層１２２１は、１層又は複数層の第１緩衝層を含んでもよく、第２タイプの緩衝層１２２２は、１層又は複数層の第２緩衝層を含んでもよく、各層の第１緩衝層のドーピング濃度は、いずれも第２緩衝層のドーピング濃度よりも高い。これによって、緩衝層の高抵抗特性が保証されながら、緩衝層の良好な結晶品質が保証される。また、緩衝層は、低濃度ドーピングであってもよい。これによって、半導体デバイスの漏電及びブレークダウンなどの性能が低下せずにエピタキシャル構造及び半導体デバイスの信頼性を向上させることが保証される。

【0074】

具体的には、第１タイプの緩衝層１２２１は、２層の第１緩衝層を含んでもよく、第２タイプの緩衝層１２２２は、２層の第２緩衝層を含んでもよい。本発明の実施例では、第１タイプの緩衝層１２２１が２層の第１緩衝層を含み、第２タイプの緩衝層１２２２が２層の第２緩衝層を含む場合を例として説明する。例示的に、図５に示すように、第１タイプの緩衝層１２２１は、積層して設けられる第１甲緩衝層１２２１ａと第１乙緩衝層１２２１ｂとを含み、第１甲緩衝層１２２１ａは、基板１１に近い側に位置する。第１甲緩衝層１２２１ａのドーピング濃度は、第１乙緩衝層１２２１ｂのドーピング濃度以上である。第２タイプの緩衝層１２２２は、積層して設けられる第２甲緩衝層１２２２ａと第２乙緩衝層１２２２ｂとを含み、第２甲緩衝層１２２２ａは、基板１１に近い側に位置する。第２甲緩衝層１２２２ａのドーピング濃度は、第２乙緩衝層１２２２ｂのドーピング濃度よりも高い。

【0075】

例示的に、図５に示すように、緩衝層１２２は、下から上へ順次、第１甲緩衝層１２２１ａと、第１乙緩衝層１２２１ｂと、第２甲緩衝層１２２２ａと、第２乙緩衝層１２２２ｂとを含む。第１甲緩衝層１２２１ａ及び第１乙緩衝層１２２１ｂのいずれか１層のドーピング濃度は、第２甲緩衝層１２２２ａ及び第２乙緩衝層１２２２ｂのいずれか１層のドーピング濃度よりも高く、第１甲緩衝層１２２１ａのドーピング濃度は、第１乙緩衝層１２２１ｂのドーピング濃度以上であり、第２甲緩衝層１２２２ａのドーピング濃度は、第２乙緩衝層１２２２ｂのドーピング濃度よりも高い。このようにして、緩衝層１２２における下層に位置する緩衝層のドーピング濃度は、いずれも上層に位置する緩衝層のドーピング濃度よりも低くない。さらに、第１甲緩衝層１２２１ａ、第１乙緩衝層１２２１ｂ、第２甲緩衝層１２２２ａ及び第２乙緩衝層１２２２ｂは、基板から離れる方向においてこの４層の緩衝層のドーピング濃度が順に低くなる。このように、緩衝層における特定のドーピング濃度関係により高抵抗緩衝層を達成するが、緩衝層の具体的なドーピング濃度を要求しない。これによって、半導体デバイスの漏電及びブレークダウンなどの性能が低下せずにエピタキシャル構造及び半導体デバイスの信頼性を向上させることが保証される。

【0076】

上記の実施例をもとに、第１甲緩衝層１２２１ａ、第１乙緩衝層１２２１ｂ、第２甲緩衝層１２２２ａ及び第２乙緩衝層１２２２ｂのいずれにも炭素イオンがドーピングされてもよい。第１甲緩衝層１２２１ａのドーピング濃度はＣ１、第１乙緩衝層１２２１ｂのドーピング濃度はＣ２、第２甲緩衝層１２２２ａのドーピング濃度はＣ３、第２乙緩衝層１２２２ｂのドーピング濃度はＣ４であり、ここで、Ｃ１＞Ｃ２≧Ｃ３＞Ｃ４である。

【0077】

例示的に、第１甲緩衝層１２２１ａのドーピング濃度Ｃ１、第１乙緩衝層１２２１ｂのドーピング濃度Ｃ２、第２甲緩衝層１２２２ａのドーピング濃度Ｃ３及び第２乙緩衝層１２２２ｂのドーピング濃度Ｃ４がＣ１＞Ｃ２≧Ｃ３＞Ｃ４を満たすように設計することによって、緩衝層１２２における下層に位置する緩衝層のドーピング濃度は、いずれも上層に位置する緩衝層のドーピング濃度よりも低くないことが保証される。第１甲緩衝層１２２１ａ、第１乙緩衝層１２２１ｂ、第２甲緩衝層１２２２ａ及び第２乙緩衝層１２２２ｂのドーピング濃度関係を合理的に設計することによって、従来の高抵抗ＧａＮ緩衝層と同じ作用が達成されながら、結晶品質が低下しないことが保証される。

【0078】

上記の実施例をもとに、第１甲緩衝層１２２１ａ及び第１乙緩衝層１２２１ｂには、鉄イオンがさらにドーピングされており、第２甲緩衝層１２２２ａ及び第２乙緩衝層１２２２ｂには、鉄イオンがドーピングされていない。第１甲緩衝層における１２２１ａ鉄イオンのドーピング濃度は第５ドーピング濃度であり、第１乙緩衝層１２２１ｂにおける鉄イオンのドーピング濃度は第６ドーピング濃度であり、ここで、第５ドーピング濃度と第６ドーピング濃度は同じである。

【0079】

例示的に、第１甲緩衝層１２２１ａ及び第１乙緩衝層１２２１ｂには、同じ濃度の鉄イオンがドーピングされてもよい。第２甲緩衝層１２２２ａ及び第２乙緩衝層１２２２ｂには、鉄イオンがドーピングされていない。各緩衝層におけるドーピング成分を合理的に設計することによって、従来の高抵抗ＧａＮ緩衝層と同じ作用が達成されながら、結晶品質が低下しないことが保証される。

【0080】

さらに、第１甲緩衝層１２２１ａにおける炭素イオンのドーピング濃度は、第１ドーピング濃度Ｃ１であり、第１甲緩衝層における１２２１ａ鉄イオンのドーピング濃度は、第５ドーピング濃度Ｃ５であり、ここで、Ｃ１／Ｃ５＝（０．５～１．２）／１０である。第１乙緩衝層１２２１ｂにおける炭素イオンのドーピング濃度は、第２ドーピング濃度Ｃ２であり、第１乙緩衝層１２２１ｂにおける鉄イオンのドーピング濃度は、第６ドーピング濃度Ｃ６であり、ここで、Ｃ２／Ｃ６＝（０．１～０．３）／１０である。第２甲緩衝層１２２２ａにおける炭素イオンのドーピング濃度は、第３ドーピング濃度Ｃ３であり、ここで、Ｃ３＝Ｃ２である。第２乙緩衝層１２２２ｂにおける炭素イオンのドーピング濃度は、第４ドーピング濃度Ｃ４であり、ここで、Ｃ４／Ｃ３＝（１～２）／１０である。同一緩衝層における炭素イオンと鉄イオンとのドーピング比、及び異なる緩衝層における炭素イオンのドーピング比を合理的に設計することによって、最終的に優れた高抵抗緩衝層が保証され、緩衝層の結晶品質が良好であり、エピタキシャル構造及び半導体デバイスの良好な品質及び高信頼が保証される。

【0081】

さらに、第１乙緩衝層１２２１ｂ、第２甲緩衝層１２２２ａ及び第２乙緩衝層１２２２ｂにおける炭素イオンのドーピング濃度は、いずれも第１甲緩衝層１２２１ａにおける炭素イオンのドーピング濃度に直接又は間接関係があり、第１甲緩衝層１２２１ａにおける炭素イオンのドーピング濃度は、第１甲緩衝層１２２１ａにおける鉄イオンのドーピング濃度に関係があるため、第１甲緩衝層１２２１ａにおける鉄イオンのドーピング濃度が変化すると、第１甲緩衝層１２２１ａにおける炭素イオンのドーピング濃度を対応して調整する必要があり、第１乙緩衝層１２２１ｂ、第２甲緩衝層１２２２ａ及び第２乙緩衝層１２２２ｂにおける炭素イオンのドーピング濃度も対応して調整する必要がある。例えば、第１甲緩衝層１２２１ａにおける鉄イオンのドーピング濃度が２倍のドーピング濃度に高くなる場合、第１甲緩衝層１２２１ａにおける炭素イオンのドーピング濃度を対応して調整する必要があり、第１乙緩衝層１２２１ｂ、第２甲緩衝層１２２２ａ及び第２乙緩衝層１２２２ｂにおける炭素イオンのドーピング濃度も対応して調整する必要がある。

【0082】

具体的には、第１甲ドーピング層１２２１ａにおける炭素イオンのドーピング濃度Ｃ１と鉄イオンのドーピング濃度Ｃ５とはＣ１／Ｃ５＝（０．５～１．２）／１０を満たし、Ｃ１／Ｃ５＝０．５／１０でも、Ｃ１／Ｃ５＝０．８／１０でも、Ｃ１／Ｃ５＝１．０／１０でもＣ１／Ｃ５＝１．２／１０であってもよい。本発明の実施例では、第１甲ドーピング層１２２１ａにおける炭素イオンのドーピング濃度Ｃ１と鉄イオンのドーピング濃度Ｃ５との具体的なドーピング比を限定せず、Ｃ１／Ｃ５＝（０．５～１．２）／１０を満たせばよい。さらに、第１乙ドーピング層１２２１ｂにおける炭素イオンのドーピング濃度Ｃ２と鉄イオンのドーピング濃度Ｃ６とは、Ｃ２／Ｃ６＝（０．１～０．３）／１０を満たし、Ｃ２／Ｃ６＝０．１／１０でも、Ｃ２／Ｃ６＝０．２／１０でも、Ｃ２／Ｃ６＝０．３／１０であってもよい。本発明の実施例では、第１乙ドーピング層１２２１ｂにおける炭素イオンのドーピング濃度Ｃ２と鉄イオンのドーピング濃度Ｃ６との具体的なドーピング比を限定せず、Ｃ２／Ｃ６＝（０．１～０．３）／１０を満たせばよい。さらに、第２乙ドーピング層１２２２ｂにおける炭素イオンのドーピング濃度Ｃ４と第２甲ドーピング層１２２２ａにおける炭素イオンのドーピング濃度Ｃ３とは、Ｃ４／Ｃ３＝（１～２）／１０を満たし、Ｃ４／Ｃ３＝１／１０でも、Ｃ４／Ｃ３＝１．５／１０でも、Ｃ４／Ｃ３＝２／１０であってもよい。本発明の実施例では、第２乙ドーピング層１２２２ｂにおける炭素イオンのドーピング濃度Ｃ４と第２甲ドーピング層１２２２ａにおける炭素イオンのドーピング濃度Ｃ３との具体的なドーピング比を限定せず、Ｃ４／Ｃ３＝（１～２）／１０を満たせばよい。

【0083】

さらに、第１甲緩衝層１２２１ａにおける鉄イオンのドーピング濃度Ｃ５はＣ５＝１＊１０^１８／ｃｍ^３～１＊１０^１９／ｃｍ^３を満たしてもよく、第１乙緩衝層１２２１ｂにおける鉄イオンのドーピング濃度Ｃ６はＣ６＝１＊１０^１８／ｃｍ^３～１＊１０^１９／ｃｍ^３を満たしてもよい。第１甲緩衝層１２２１ａにおける鉄イオンのドーピング濃度及び第１乙緩衝層１２２１ｂにおける鉄イオンのドーピング濃度はいずれも低濃度ドーピングであることによって、各緩衝層の結晶品質に影響を与えることなく、エピタキシャル構造及び半導体デバイスの性能の安定性が保証される。実施可能な実施形態として、第１甲緩衝層１２２１ａにおける炭素イオンのドーピング濃度Ｃ１は２＊１０^１７／ｃｍ^３、第１甲緩衝層１２２１ａにおける鉄イオンのドーピング濃度Ｃ５は２＊１０^１８／ｃｍ^３、第１乙緩衝層１２２１ｂにおける炭素イオンのドーピング濃度Ｃ２は５＊１０^１６／ｃｍ^３、第１乙緩衝層１２２１ｂにおける鉄イオンのドーピング濃度Ｃ６は２＊１０^１８／ｃｍ^３、第２甲緩衝層１２２２ａにおける炭素イオンのドーピング濃度Ｃ３は５＊１０^１６／ｃｍ^３、第２甲緩衝層１２２２ａにおける鉄イオンのドーピング濃度は０、第２乙緩衝層１２２２ｂにおける炭素イオンのドーピング濃度Ｃ４は２．５＊１０^１６／ｃｍ^３、第２乙緩衝層１２２２ｂにおける鉄イオンのドーピング濃度は０であってもよい。

【0084】

上記の実施例により各緩衝層におけるドーピング状況を説明した。各緩衝層におけるドーピング濃度を合理的に設計することによって、エピタキシャル構造における緩衝層の高抵抗特性が保証されながら、緩衝層の良好な結晶品質が保証され、半導体デバイスの漏電及びブレークダウンなどの性能が低下せずにエピタキシャル構造及び半導体デバイスの信頼性を向上させることが保証される。

【0085】

以下、第１タイプの緩衝層１２２１及び第２タイプの緩衝層１２２２の厚さ状況を説明する。

【0086】

選択的に、第１緩衝層の厚さは、第２緩衝層の厚さよりも大きい。

【0087】

例示的に、第１タイプの緩衝層１２２１は、１層又は複数層の第１緩衝層を含んでもよく、第２タイプの緩衝層１２２２は、１層又は複数層の第２緩衝層を含んでもよい。各層の第１緩衝層の厚さは、いずれも第２緩衝層の厚さよりも大きい。これによって、緩衝層の高抵抗特性が保証されながら、緩衝層の良好な結晶品質が保証される。また、緩衝層は、低濃度ドーピングであってもよい。このようにして、半導体デバイスの漏電及びブレークダウンなどの性能が低下せずにエピタキシャル構造及び半導体デバイスの信頼性を向上させることが保証される。

【0088】

具体的には、第１タイプの緩衝層１２２１は、２層の第１緩衝層を含んでもよく、第２タイプの緩衝層１２２２は、２層の第２緩衝層を含んでもよい。本発明の実施例では、第１タイプの緩衝層１２２１が２層の第１緩衝層を含み、第２タイプの緩衝層１２２２が２層の第２緩衝層を含む場合を例として説明する。例示的に、図５に示すように、第１タイプの緩衝層１２２１は、積層して設けられる第１甲緩衝層１２２１ａと、第１乙緩衝層１２２１ｂとを含む。第１甲緩衝層１２２１ａは、基板１１に近い側に位置する。第１甲緩衝層１２２１ａの厚さは、第１乙緩衝層１２２１ｂの厚さ以上である。第２タイプの緩衝層１２２２は、積層して設けられる第２甲緩衝層１２２２ａと、第２乙緩衝層１２２２ｂとを含む。第２甲緩衝層１２２２ａは、基板１１に近い側に位置する。第２甲緩衝層１２２２ａの厚さは、第２乙緩衝層１２２２ｂの厚さよりも大きい。

【0089】

例示的に、図５に示すように、緩衝層１２２は、下から上へ順に第１甲緩衝層１２２１ａと、第１乙緩衝層１２２１ｂと、第２甲緩衝層１２２２ａと、第２乙緩衝層１２２２ｂとを含んでもよい。第１甲緩衝層１２２１ａ及び第１乙緩衝層１２２１ｂのいずれか１層の厚さは、第２甲緩衝層１２２２ａ及び第２乙緩衝層１２２２ｂのいずれか１層の厚さよりも大きく、第１甲緩衝層１２２１ａの厚さは、第１乙緩衝層１２２１ｂの厚さ以上であり、第２甲緩衝層１２２２ａの厚さは、第２乙緩衝層１２２２ｂの厚さよりも大きい。このようにして、緩衝層１２２における下層に位置する緩衝層の厚さは、いずれも上層に位置する緩衝層の厚さよりも低くない。例えば、基板に近い第１タイプの甲緩衝層の厚さｈ１を基準とし、基板から離れる方向において各緩衝層の厚さは順に小さくなる。即ち、第１タイプの甲緩衝層の厚さｈ１は所定厚さであり、他の緩衝層の厚さｈは、ｈ１の厚さとの関係ｈ≦ｈ１に応じて決定する。このように、緩衝層における特定の厚さ関係により高抵抗緩衝層を達成し、緩衝層のドーピング濃度を要求せず、半導体デバイスの漏電及びブレークダウンなどの性能が低下せずにエピタキシャル構造及び半導体デバイスの信頼性を向上させることが保証される。

【0090】

上記の実施例をもとに、第１甲緩衝層１２２１ａの厚さはｈ１、第１乙緩衝層１２２１ｂの厚さはｈ２、第２甲緩衝層１２２２ａの厚さはｈ３、第２乙緩衝層１２２２ｂの厚さはｈ４であり、ここで、ｈ２＝ｈ１、２／１０≦ｈ３／ｈ２≦９／１０、４／１０≦ｈ４／ｈ３≦９／１０である。
例示的に、第１甲緩衝層１２２１ａの厚さｈ１、第１乙緩衝層１２２１ｂの厚さｈ２、第２甲緩衝層１２２２ａの厚さｈ３及び第２乙緩衝層１２２２ｂの厚さｈ４がｈ２＝ｈ１、２／１０≦ｈ３／ｈ２≦９／１０、４１０≦ｈ４／ｈ３≦９／１０を満たすように、第１甲緩衝層１２２１ａ、第１乙緩衝層１２２１ｂ、第２甲緩衝層１２２２ａ及び第２乙緩衝層１２２２ｂの間の厚さ比を合理的に設計することによって、従来の高抵抗ＧａＮ緩衝層と同じ作用が達成されながら、結晶品質が低下しないことが保証される。

【0091】

具体的には、第１乙緩衝層１２２１ｂの厚さｈ２と第２甲緩衝層１２２２ａの厚さｈ３とは２／１０≦ｈ３／ｈ２≦９／１０を満たし、ｈ３／ｈ２＝２／１０でも、ｈ３／ｈ２＝４／１０でも、ｈ３／ｈ２＝６／１０でも、ｈ３／ｈ２＝８／１０でも、ｈ３／ｈ２＝９／１０でもよい。本発明の実施例では、第１乙緩衝層１２２１ｂの厚さｈ２と第２甲緩衝層１２２２ａの厚さｈ３との具体的な比例関係を限定せず、２／１０≦ｈ３／ｈ２≦９／１０を満たせばよい。さらに、第２甲緩衝層１２２２ａの厚さｈ３と第２乙緩衝層１２２２ｂの厚さｈ４とは４／１０≦ｈ４／ｈ３≦９／１０を満たし、ｈ４／ｈ３＝４／１０でも、ｈ４／ｈ３＝６／１０でも、ｈ４／ｈ３＝８／１０でも、ｈ４／ｈ３＝９／１０でもよい。本発明の実施例では、第２甲緩衝層１２２２ａの厚さｈ３と第２乙緩衝層１２２２ｂの厚さｈ４との具体的な比例関係を限定せず、４／１０≦ｈ４／ｈ３≦９／１０を満たせばよい。実施可能な実施形態として、第１甲緩衝層１２２１ａの厚さｈ１は５００ｎｍ、第１乙緩衝層１２２１ｂの厚さｈ２は５００ｎｍ、第２甲緩衝層１２２２ａの厚さｈ３は４００ｎｍ、第２乙緩衝層１２２２ｂの厚さｈ４は３００ｎｍであってもよい。

【0092】

上記の実施例では、各緩衝層の厚さ状況を説明した。各緩衝層の厚さを合理的に設計することによって、エピタキシャル構造における緩衝層の高抵抗特性が保証されながら、緩衝層の良好な結晶品質が保証され、半導体デバイスの漏電及びブレークダウンなどの性能が低下せずにエピタキシャル構造及び半導体デバイスの信頼性を向上させることが保証される。

【0093】

上記の実施例では、それぞれ異なる緩衝層のドーピング濃度及び厚さからエピタキシャル層の具体的な設計方法を説明した。エピタキシャル層を実際に設計する際に、異なる緩衝層のドーピング濃度状況及び厚さ状況を総合的に考慮することができることを理解されたい。例えば、厚さが比較的大きい緩衝層の場合、そのドーピング濃度を比較的高くすることができ、厚さが比較的小さい緩衝層の場合、そのドーピング濃度を比較的低くすることができる。異なる緩衝層のドーピング濃度状況及び厚さ状況を総合的に考慮することによって、エピタキシャル構造における緩衝層の高抵抗特性が保証されながら、緩衝層の良好な結晶品質が保証され、半導体デバイス漏電及びブレークダウンなどの性能が低下せずにエピタキシャル構造及び半導体デバイスの信頼性を向上させることが保証される。

【0094】

上記の実施例をもとに、図５に示すように、本発明の実施例で提供されるエピタキシャル層１２は、緩衝層１２２の基板１１に近い側に位置する核生成層１２１と、緩衝層１２２の基板１１から遠い側に位置するスペーサ層１２３と、スペーサ層１２３の基板１１から遠い側に位置しかつ緩衝層１２２と共にヘテロ接合構造を形成する電位障壁層１２４と、電位障壁層１２４の基板１１から遠い側に位置するキャップ層１２５とをさらに含んでもよい。

【0095】

例示的に、核生成層１２１は、エピタキシャル層１２における核生成層１２１の上方に位置する他の膜層の結晶品質、表面トポグラフィー及び電気特性などのパラメータに影響を与える。核生成層１２１は、主に基板１１の材料と、エピタキシャル層１２のヘテロ接合構造における半導体材料層とを整合させる作用を果たす。

【0096】

スペーサ層１２３は、ＡｌＮスペーサ層であってもよい。スペーサ層１２３は、電位障壁を高め、二次元電子ガスの限界性を増加させるとともに、合金散乱を減少させ、移動度を向上させることができる。

【0097】

電位障壁層１２４は、ＡｌＧａＮ電位障壁層であってもよい。電位障壁層１２４は、緩衝層１２２と共にヘテロ接合構造を形成し、二次元電子ガスの移動チャネルを形成する。

【0098】

キャップ層１２５の主作用は、表面準位を減少させ、次の半導体デバイスの表面漏電を減少させ、電流コラプスを抑制することでエピタキシャル構造及び半導体デバイスの性能及び信頼性を向上させることである。選択的に、キャップ層１２５の材料は、ＩＩＩ族窒化物であり、好ましくはＰ型ドーピング窒化ガリウム（Ｐ－ＧａＮ）である。Ｐ－ＧａＮ構造は、ＡｌＧａＮ層の電位障壁を効果的に低下させることができる。

【0099】

上記の同じ発明思想に基づいて、本発明の実施例では、半導体デバイスが提供される。本発明の実施例で提供される半導体デバイスは、上記の実施例に記載の半導体デバイスのエピタキシャル構造を含む。図６は、本発明の実施例で提供される半導体デバイスの構造模式図である。図６に示すように、本発明の実施例で提供される半導体デバイスは、
基板１１と、
基板１１の片側に位置するエピタキシャル層１２であって、基板１１の片側に順次位置する核生成層１２１と、緩衝層１２２と、スペーサ層１２３と、電位障壁層１２４と、キャップ層１２５とを含むエピタキシャル層１２と、
電位障壁層１２４の基板１１から遠い側に位置するソース電極１３１及びドレイン電極１３２と、
キャップ層１２５の基板１１から遠い側に位置するとともに、ソース電極１３１とドレイン電極１３２との間に位置するゲート電極１３３と、
を含む。

【0100】

例示的に、ソース電極１３１及びドレイン電極１３２は、電位障壁層１２４の基板１１から遠い側に位置する。ソース電極１３１及びドレイン電極１３２は、それぞれ電位障壁層１２４とオーミック接触を形成する。ゲート電極１３３は、ソース電極１３１とドレイン電極１３２との間に位置するとともに、キャップ層１２５の基板１１から遠い側に位置する。ゲート電極１３３は、キャップ層１２５とショットキー接触を形成する。

【0101】

本発明の実施例では、半導体デバイスの構造設計の観点から、半導体デバイスにおける核生成層の熱抵抗が高くならずに核生成層の結晶品質を向上させることを保証することを理解されたい。半導体デバイスは、高電圧及び高電流環境で動作する高電力窒化ガリウム高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ，略称：ＨＥＭＴ）、シリコンオンインシュレータ（Ｓｉｌｉｃｏｎ－Ｏｎ－Ｉｎｓｕｌａｔｏｒ，略称；ＳＯＩ）構造のトランジスタ、ヒ化ガリウム（ＧａＡｓ）系トランジスタ、金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，略称：ＭＯＳＦＥＴ）、金属絶縁層半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，略称：ＭＩＳＦＥＴ）、ダブルヘテロ接合型電界効果トランジスタ（Ｄｏｕｂｌｅ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，略称：ＤＨＦＥＴ）、接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，略称：ＪＦＥＴ）、金属半導体電界効果トランジスタ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，略称；ＭＥＳＦＥＴ）、金属絶縁層半導体ヘテロ接合型電界効果トランジスタ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ，略称：ＭＩＳＨＦＥＴ）又は他の電界効果トランジスタを含むが、これらに限定されない。

【0102】

上記の同じ発明思想に基づいて、本発明の実施例では、半導体デバイスのエピタキシャル構造の製造方法がさらに提供される。図７は、本発明の実施例で提供される半導体デバイスのエピタキシャル構造の製造方法のフローチャートである。図７に示すように、本発明の実施例で提供される半導体デバイスのエピタキシャル構造の製造方法は、以下のステップＳ１１０及びＳ１２０を含んでもよい。
Ｓ１１０：基板を提供する。
Ｓ１２０：前記基板の片側にエピタキシャル層を製造する。前記エピタキシャル層は、緩衝層を含む。前記緩衝層は、積層して設けられる第１タイプの緩衝層と、第２タイプの緩衝層とを含む。前記第１タイプの緩衝層は、前記基板に近い側に位置し、前記第１タイプの緩衝層のドーピング濃度は、前記第２タイプの緩衝層のドーピング濃度よりも高い。

【0103】

高抵抗ＧａＮ緩衝層を得るために必要なＣドーピング濃度が＞１＊１０^１９／ｃｍ^３を満たす必要があるが、そうすると、ＧａＮ緩衝層の結晶品質が低下する場合がある。高抵抗ＧａＮ緩衝層を得るために必要なＦｅドーピング濃度が＞１＊１０^１９／ｃｍ^３を満たす必要があるが、そうすると、最終的なデバイスの性能に影響を与える場合がある。本発明の実施例において、緩衝層１２２は、多層の緩衝層を含み、例えば、積層して設けられる第１タイプの緩衝層１２２１と第２タイプの緩衝層１２２２とを含み、第１タイプの緩衝層１２２１が基板１１に近い側に位置するとともに、第１タイプの緩衝層１２２１のドーピング濃度が第２タイプの緩衝層１２２２のドーピング濃度よりも高くなるように設計することによって、第１タイプの緩衝層１２２１と第２タイプの緩衝層１２２２との特定のドーピング濃度関係により高抵抗緩衝層を達成し、緩衝層の具体的なドーピング濃度を要求しない。例えば、緩衝層を低濃度ドーピングにすることによって、半導体デバイスの漏電及びブレークダウンなどの性能が低下せずにエピタキシャル構造及び半導体デバイスの信頼性を向上させることが保証される。

【0104】

以上のことから、本発明の実施例で提供される半導体デバイスのエピタキシャル構造の製造方法において、緩衝層は、積層して設けられる第１タイプの緩衝層と第２タイプの緩衝層とを含み、第１タイプの緩衝層のドーピング濃度が第２タイプの緩衝層のドーピング濃度よりも高いことによって、半導体デバイスにおける緩衝層の高抵抗特性が保証されながら、緩衝層の良好な結晶品質が保証される。また、第１タイプの緩衝層と第２タイプの緩衝層との特定のドーピング濃度関係により、高抵抗緩衝層を達成し、緩衝層の具体的なドーピング濃度を要求しない。例えば、緩衝層を低濃度ドーピングすることができる。このようにして、半導体デバイスの漏電及びブレークダウンなどの性能が低下せずにエピタキシャル構造及び半導体デバイスの信頼性を向上させることが保証される。

【0105】

上記の実施例をもとに、基板の片側にエピタキシャル層を製造することは、
基板の片側に核生成層を製造するステップと、
核生成層の基板から遠い側に緩衝層を製造するステップと、
緩衝層の基板から遠い側にスペーサ層を製造するステップと、
スペーサ層の基板から遠い側に、緩衝層と共にヘテロ接合構造を形成する電位障壁層を製造するステップと、
電位障壁層の基板から遠い側にキャップ層を製造するステップと、
を含んでもよい。

【0106】

核生成層により基板材料と、エピタキシャル層のヘテロ接合構造における半導体材料層とを整合させる。スペーサ層により電位障壁を高め、二次元電子ガスの限界性を向上させ、合金散乱を減少させ、移動度を向上させる。電位障壁層が緩衝層と共にヘテロ接合構造を形成することにより、二次元電子ガスの移動チャネルを形成する。キャップ層により表面準位を減少させ、次の半導体デバイスの表面漏電を減少させ、電流コラプスを抑制することで、エピタキシャル構造及び半導体デバイスの性能及び信頼性を向上させる。

【0107】

上記の同じ発明思想に基づいて、本発明の実施例では、半導体デバイスの製造方法がさらに提供される。図８は、本発明の実施例で提供される半導体デバイスの製造方法のフローチャートである。図８に示すように、本発明の実施例で提供される半導体デバイスの製造方法は、以下のステップＳ２１０からＳ２３０を含んでもよい。
Ｓ２１０：基板を提供する。
Ｓ２２０：前記基板の片側にエピタキシャル層を製造し、前記エピタキシャル層は、前記基板の片側に順次位置する核生成層と、緩衝層と、スペーサ層と、電位障壁層と、キャップ層を含む。
Ｓ２３０：前記電位障壁層の前記基板から遠い側にソース電極及びドレイン電極を製造し、前記キャップ層の前記基板から遠い側にゲート電極を製造し、前記ゲート電極は、前記ソース電極と前記ドレイン電極と間に位置する。

【0108】

ソース電極及びドレイン電極は、それぞれ電位障壁層とオーミック接触を形成し、ゲート電極は、キャップ層とショットキー接触を形成する。

【0109】

なお、上記の説明は、本発明の好ましい実施例及び使用される技術的原理に過ぎない。当業者は、本発明がここに記載された特定の実施例に限定されず、様々な明白な変更、再調整、相互の組み合わせ及び置換が、本発明の保護範囲から逸脱することなく当業者によってなされ得ることを理解することができる。したがって、以上の実施例により本発明を詳しく説明したが、本発明は、以上の実施例に限定されず、本発明の思想から逸脱することなくより多い他の同等実施例をさらに含んでもよく、本発明の範囲は、添付の特許請求の範囲によって決定される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】