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特許7577859垂直ＮＯＲフラッシュ薄膜トランジスタストリング及びその製造プロセス
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-25
(45)【発行日】2024-11-05
(54)【発明の名称】垂直ＮＯＲフラッシュ薄膜トランジスタストリング及びその製造プロセス
(51)【国際特許分類】
H10B 43/27 20230101AFI20241028BHJP
H01L 21/336 20060101ALI20241028BHJP
H01L 29/788 20060101ALI20241028BHJP
H01L 29/792 20060101ALI20241028BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
【請求項の数】
28
(21)【出願番号】P 2023531649
(86)(22)【出願日】2021-12-22
(65)【公表番号】
(43)【公表日】2023-12-01
(86)【国際出願番号】 US2021064844
(87)【国際公開番号】W WO2022159232
(87)【国際公開日】2022-07-28
【審査請求日】2023-05-24
(31)【優先権主張番号】63/139,435
(32)【優先日】2021-01-20
(33)【優先権主張国・地域又は機関】US
(73)【特許権者】
【識別番号】518109985
【氏名又は名称】サンライズ メモリー コーポレイション
(74)【代理人】
【識別番号】110001379
【氏名又は名称】弁理士法人大島特許事務所
(72)【発明者】
【氏名】プラヤス、ヴィノード
(72)【発明者】
【氏名】大浜 健太
(72)【発明者】
【氏名】能生 陽介
【審査官】脇水 佳弘
(56)【参考文献】
【文献】特表２０１９－５０４４７９（ＪＰ，Ａ）
【文献】特開２０１０－１３００１６（ＪＰ，Ａ）
【文献】国際公開第２０２０／０８６５６６（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４１／００
Ｈ１０Ｂ ４３／００
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８
(57)【特許請求の範囲】
【請求項1】
半導体基板の平坦な面にＶＮＯＲメモリストリングを形成するためのプロセスであって、絶縁体層及び犠牲層を備えた複合層を複数設けるステップと、
前記複合層に第１のシャフト及び第２のシャフトを掘削するステップと、
前記第１のシャフト及び前記第２のシャフトの側壁に第２の絶縁体をライニングするステップと、
前記第１のシャフト及び前記第２のシャフトに第１の導電型の第１の半導体材料を充填するステップと、
前記第１のシャフト及び前記第２のシャフトの前記第１の半導体材料の一部を除去するようにして、前記第１のシャフト及び前記第２のシャフトの間の前記複合層を貫通するスロットを掘削するステップと、
前記第１の導電型とは異なる第２の導電型の第２の半導体材料を前記スロットにコンフォーマルにライニングするステップと、
前記スロットに第３の絶縁体を充填するステップと、
複数の前記複合層を貫通するトレンチを作製するステップと、
前記複合層内において隣接する各絶縁体層の間に空間を設けるべく、前記トレンチを通じて前記犠牲層を除去するステップと、
隣接する前記絶縁体層の間の空間にコンフォーマルな記憶層をライニングするステップと、
隣接する前記絶縁体層の間の空間に導体を充填するステップとを含むプロセス。
【請求項2】
前記複合層における前記絶縁体層、前記第２の絶縁体、及び前記第３の絶縁体がそれぞれ酸化シリコンを含む、請求項１に記載のプロセス。
【請求項3】
前記第１の半導体材料及び前記第２の半導体材料は、それぞれｎ＋ポリシリコン及びｐ－ポリシリコンを含む、請求項１に記載のプロセス。
【請求項4】
前記記憶層が電荷トラップ層を含む、請求項１に記載のプロセス。
【請求項5】
前記電荷トラップ層が、酸化シリコン層、窒化シリコン層、及び酸化シリコン層を備える、請求項４に記載のプロセス。
【請求項6】
前記導体が、窒化チタン（ＴｉＮ）ライニングされた金属タングステン（Ｗ）を含む、請求項１に記載のプロセス。
【請求項7】
前記トレンチに第４の絶縁体を充填するステップをさらに含む、請求項１に記載のプロセス。
【請求項8】
前記第１のシャフト及び前記第２のシャフト上に分離層を設けるステップと、前記分離層内に、前記第１のシャフト及び前記第２のシャフトのいずれかに接触する導体充填ビアを形成するステップとをさらに含む、請求項１に記載のプロセス。
【請求項9】
前記分離層に、前記導体充填ビアに接触する導体を設けるステップをさらに含む、請求項８に記載のプロセス。
【請求項10】
前記導体充填ビアを形成する前に、隣接する前記絶縁体層の間の前記複合層内の導体層の上にエッチング停止層を設けるステップをさらに含む、請求項８に記載のプロセス。
【請求項11】
前記複合層の前記犠牲層を除去した後、次いで、前記複合層の前記犠牲層の除去によって空いた空間を拡張するようにして、前記複合層の各絶縁体層の一部を除去するステップをさらに含む、請求項１に記載のプロセス。
【請求項12】
前記スロットを前記第３の絶縁体で充填する前に、前記第２の半導体材料の側壁に絶縁体ライニングを実施する、請求項１に記載のプロセス。
【請求項13】
前記スロットの底部において、前記第２の半導体材料を除去するステップをさらに含む、請求項１２に記載のプロセス。
【請求項14】
前記第１のシャフト及び前記第２のシャフトを掘削するステップは、前記第１のシャフト及び前記第２のシャフトがそれぞれ前記半導体基板に到達するように実施される、請求項１に記載のプロセス。
【請求項15】
前記スロットを掘削するステップは、前記スロットが前記半導体基板の前記平坦な面の最も近傍の前記複合層の前記絶縁体層に到達するように実施される、請求項１に記載のプロセス。
【請求項16】
前記複合層を設ける前に、前記半導体基板の前記平坦な面またはその近傍でメモリ動作をサポートするための回路を形成する、請求項１に記載のプロセス。
【請求項17】
ＶＮＯＲメモリストリングであって、各々が絶縁体層及び導体層を含む複数の複合層に埋め込まれ、かつ、第１の導電型の第１の半導体材料を含む第１のピラー及び第２のピラーと、
前記複合層に埋め込まれた第３のピラーの外側に設けられた、前記第１の導電型とは異なる第２の導電型の第２の半導体層であって、前記第２の半導体層は、前記第１のピラー及び前記第２のピラーの両方に接触し、かつ前記第３のピラーを前記第１のピラー及び前記第２のピラーの両方から分離する、該第２の半導体層と、
前記第２の半導体層及び前記複合層の各導体層の間に設けられた記憶層とを備える、ＶＮＯＲメモリストリング。
【請求項18】
前記第３のピラーが、前記第２の半導体層によって取り囲まれた第２の絶縁体層をさらに備える、請求項１７に記載のＶＮＯＲメモリストリング。
【請求項19】
前記複合層内の前記絶縁体層はそれぞれ酸化シリコンを含む、請求項１７に記載のＶＮＯＲメモリストリング。
【請求項20】
前記第１の半導体材料及び第２の半導体材料は、それぞれｎ＋ポリシリコン及びｐ－ポリシリコンを含む、請求項１７に記載のＶＮＯＲメモリストリング。
【請求項21】
前記記憶層が電荷トラップ層を含む、請求項１７に記載のＶＮＯＲメモリストリング。
【請求項22】
前記電荷トラップ層は、酸化シリコン層、窒化シリコン層、及び酸化シリコン層を含む、請求項２１に記載のＶＮＯＲメモリストリング。
【請求項23】
前記複合層の前記導体層はそれぞれ、窒化チタン（ＴｉＮ）ライニングされた金属タングステン（Ｗ）を含む、請求項１７に記載のＶＮＯＲメモリストリング。
【請求項24】
分離層と、前記分離層に形成された導体充填ビアとをさらに備え、前記導体充填ビアは、前記第１のピラー及び前記第２のピラーのいずれかの第１の半導体層に接触する、請求項１７に記載のＶＮＯＲメモリストリング。
【請求項25】
前記複合層内の前記導体層の上にエッチング停止層をさらに備える、請求項２４に記載のＶＮＯＲメモリストリング。
【請求項26】
前記第３のピラーは、半導体基板の平坦な面に最も近傍の前記複合層の前記絶縁体層内に延在する、請求項１７に記載のＶＮＯＲメモリストリング。
【請求項27】
前記第１のピラー及び前記第２のピラーはそれぞれ、半導体基板内に延在する、請求項１７に記載のＶＮＯＲメモリストリング。
【請求項28】
メモリ動作をサポートするための回路が、半導体基板の平坦な面またはその近傍に形成される、請求項１７に記載のＶＮＯＲメモリストリング。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、高密度メモリ回路に関する。特に、本発明は、垂直ＮＯＲメモリストリングの３次元アレイ、及びそのような３次元アレイの製造プロセスに関する。
【背景技術】
【0002】
２０１９年７月３日出願、２０２０年９月２９日公開の「Ｔｈｒｅｅ－ｄｉｍｅｎｓｉｏｎａｌ ｖｅｒｔｉｃａｌ ＮＯＲ Ｆｌａｓｈ Ｔｈｉｎ ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｉｎｇｓ」と題された米国特許第１０，７９０，０２３号明細書（「'０２３特許」）は、半導体基板の平坦な面に形成された薄膜ストレージトランジスタの３次元アレイを開示する。'０２３特許のストレージトランジスタは、半導体基板の平坦な面に実質的に平行な直交方向（「水平」方向）に沿って行及び列に配置されたＮＯＲメモリストリングとして編成されている。'０２３特許の各ＮＯＲメモリストリングは、共通ビット線及び共通ソース線を共有する多数のストレージトランジスタを含み、各ストレージトランジスタのゲート電極は異なるワード線によって制御される。'０２３特許に示す例では、各ＮＯＲメモリストリングの共通ビット線及び共通ワード線は、半導体基板の平坦な面（「垂直」方向）に対して実質的に垂直方向に整列するポリシリコンピラーとして設けられている。該ワード線は垂直方向に沿って積層され、各ワード線は水平方向の一方に沿って縦方向に延在している。本明細書では、'０２３特許の共通ビット線、共通ワード線、及びワード線の構成を有するＮＯＲメモリストリングを「ＶＮＯＲメモリストリング」と称する。
【0003】
「Ｃａｐａｃｉｔｉｖｅ－Ｃｏｕｐｌｅｄ Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｔｈｉｎ－Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｓｔｒｉｎｇｓ ｉｎ Ｔｈｒｅｅ－Ｄｉｍｅｎｓｉｏｎａｌ Ａｒｒａｙｓ」と題された米国特許第１０，７４８，６２９号明細書（以下「'６２９号特許」）、米国特許出願第１６／１０７，１１８号明細書は、水平共通ビット線、水平共通ソース線及び垂直ワード線を有するＮＯＲメモリストリングを開示する。本明細書では、'６２９特許の共通ビット線、共通ワード線、及びワード線の構成を有するＮＯＲメモリストリングを「ＨＮＯＲメモリストリング」と称する。
【0004】
ＶＮＯＲメモリストリング及びＨＮＯＲメモリストリングは、いずれも非常に高密度な不揮発性または準不揮発性メモリ回路である。ここでいう不揮発性メモリ回路とは、数十年以上のオーダーのデータ保持期間を有するものであり、準不揮発性メモリ回路とは、数秒から数年の間のデータ保持期間を有するものをいう。これらのメモリ回路を製造するための効率的で、信頼性が高く、かつ歩留まりの高い製造プロセスが望まれている。
【発明の概要】
【課題を解決するための手段】
【0005】
本発明の一実施形態によれば、半導体基板の平坦な面にＶＮＯＲメモリストリングを形成するプロセスは、以下を含む。（ａ）絶縁体層及び犠牲層を備える複数の複合層を設けるステップ。（ｂ）複合層に第１のシャフト及び第２のシャフトを掘削するステップ。（ｃ）第１のシャフト及び第２のシャフトの側壁に第２の絶縁体をライニングするステップ。（ｄ）第１のシャフト及び第２のシャフトに第１の導電型の第１の半導体材料を充填するステップ。（ｅ）第１のシャフト及び第２のシャフトの第１の半導体材料の一部を除去するようにして、第１のシャフト及び第２のシャフトの間の複合層を貫通するスロットを掘削するステップ。（ｆ）第１の導電型とは異なる第２の導電型の第２の半導体材料をスロットにコンフォーマルにライニングするステップ。（ｇ）スロットに第３の絶縁体を充填するステップ。（ｈ）複数の複合層を貫通するトレンチを作製するステップ。（ｉ）複合層内において隣接する各絶縁体層の間に空間を設けるべく、トレンチを通じて犠牲層を除去するステップ。（ｊ）隣接する絶縁体層の間の空間にコンフォーマルな記憶層をライニングするステップ。（ｋ）隣接する絶縁体層の間の空間に導体を充填するステップ。複合層の絶縁体層、第２の絶縁体、及び第３の絶縁体は、それぞれ酸化シリコンを含む。第１の半導体材料及び第２の半導体材料は、それぞれｎ＋ポリシリコン及びｐ－ポリシリコンであってもよい。導体は、窒化チタン（ＴｉＮ）ライニングされた金属タングステン（Ｗ）であってもよい。
【0006】
本プロセスはさらに以下を含んでいてもよい。（ａ）第１のシャフト及び第２のシャフトの上に分離層を設けるステップと、分離層に、第１のシャフト及び第２のシャフトのいずれかに接触する導体充填ビアを形成するステップ。本プロセスは、分離層において、導体充填ビアに接触する導体をさらに設けてもよい。複合層の上部導体層へのショートを避けるため、導体充填ビアを形成する前に、上部導体層の上にエッチング停止層を設けてもよい。
【0007】
本発明の一実施形態によれば、ＶＮＯＲメモリストリングは、（ａ）絶縁体層及び導体層を含む複数の複合層に埋め込まれ、かつ、第１の導電型の第１の半導体材料を含む第１のピラー及び第２のピラーと、（ｂ）複合層に埋め込まれ、かつ、第１のピラー及び第２のピラーの両方に接触する第３の柱の外側に設けられた、固有または第１の導電型とは異なる第２の導電型のいずれかを備えた第２の半導体層と、（ｃ）第２の半導体層及び複合層の各導体層の間に設けられた記憶層とを備える。第３のピラーは、第２の半導体層によって取り囲まれた第２の絶縁体層を備えていてもよい。第１の半導体材料及び第２の半導体材料は、それぞれｎ＋ポリシリコン及びｐ－ポリシリコンであってもよい。複合層の導体層はそれぞれ、窒化チタン（ＴｉＮ）ライニングされた金属タングステン（Ｗ）を含む。
【0008】
本発明は、添付の図面と併せて以下の詳細な説明を考慮することにより、よりよく理解される。
【図面の簡単な説明】
【0009】
【図1】本発明の一実施形態による、半導体基板の平坦な面に形成されたモジュール回路１０１－１及び１０１－２の上面図である。各モジュール回路は多数のＶＮＯＲメモリストリングを備える。
【図2A】本発明の一実施形態による、モジュール回路１０１－１及び１０１－２を製造するためのプロセスを示す図である。
【図2B】本発明の一実施形態による、モジュール回路１０１－１及び１０１－２を製造するためのプロセスを示す図である。
【図2C】本発明の一実施形態による、モジュール回路１０１－１及び１０１－２を製造するためのプロセスを示す図である。
【図2D】本発明の一実施形態による、モジュール回路１０１－１及び１０１－２を製造するためのプロセスを示す図である。
【図2E】本発明の一実施形態による、モジュール回路１０１－１及び１０１－２を製造するためのプロセスを示す図である。
【図2F】本発明の一実施形態による、モジュール回路１０１－１及び１０１－２を製造するためのプロセスを示す図である。
【図2G】本発明の一実施形態による、モジュール回路１０１－１及び１０１－２を製造するためのプロセスを示す図である。
【図2H】本発明の一実施形態による、モジュール回路１０１－１及び１０１－２を製造するためのプロセスを示す図である。
【図2I】本発明の一実施形態による、モジュール回路１０１－１及び１０１－２を製造するためのプロセスを示す図である。
【図2J】本発明の一実施形態による、モジュール回路１０１－１及び１０１－２を製造するためのプロセスを示す図である。
【図3A】本発明の他の実施形態による、４つのＶＮＯＲメモリストリングを備えるユニットセル３０１を示す図である。
【0010】
図の向きを明確にするために、直交座標系を採用した。この直交座標系の下では、Ｚ方向は半導体基板の平坦な面に対して実質的に垂直であり、Ｘ方向及びＹ方向は互いに実質的に直交し、それぞれがＺ方向に対して実質的に直交する（それぞれが半導体基板の平坦な面に対して実質的に平行である）。
【0011】
図間の相互参照を容易にするために、図中の同様の要素には同様の参照番号を付している。
【発明を実施するための形態】
【0012】
図１は、本発明の一実施形態による、半導体基板の平坦な面に形成されたモジュール回路１０１－１及び１０１－２の上面図（すなわち、Ｘ－Ｙ平面）であり、各モジュール回路は、多数のＶＮＯＲメモリストリングを含む。図１に示すように、モジュール回路１０１－１及び１０１－２は、それぞれがＸ方向に沿って分離トレンチ（「スリットトレンチ」）１１２によって接しており、それぞれがアレイ部１０３及び階段部１０２Ａ、１０２Ｂを備える。ここでは、アレイ部１０３は、多数のＶＮＯＲメモリストリングを備え、階段部１０２Ａ、１０２Ｂはそれぞれ、１以上の相互接続導体層から各ＶＮＯＲメモリストリングのストレージトランジスタを制御するワード線に接続するビア接続を介してＶＮＯＲメモリストリングのストレージトランジスタにアクセスできる段を含む。ある実施形態では、階段部１０２Ａは、偶数段（平坦な面から２、４、６、...段）のワード線へのビア接続を可能にする段を有し、階段部１０２Ｂは、奇数段（平坦な面から１、３、５、７、...段）のワード線へのビア接続を可能にする。図１は、ＶＮＯＲメモリストリングの２つのスタッガードカラム（すなわち、一方のカラムが他方のカラムから１３０ｎｍ程度の所定の距離だけオフセットされているもの）を示す図である。図１では、モジュール回路１０１－１及び１０１－２の各々は、ビルディングブロックとしてユニットセルによって実装され、ユニットセルは、Ｙ方向に沿って幅１６０ｎｍ、Ｘ方向に沿って幅３８０ｎｍを有していてもよい。ユニットセル内の各ＶＮＯＲメモリストリングは、半導体基板の平坦な面上の絶縁体層に設けられ、それぞれがＺ方向に沿って３次元アレイの底部まで延在するｎ＋ポリシリコンピラー１０４、１０５を備える。もちろん、ＶＮＯＲメモリストリングの数及びそれらの各々の寸法の両方は、例示の目的のみのために設定される。任意の実装は、アレイ部１０３における任意の適切な数のＶＮＯＲメモリストリングと、各ＶＮＯＲメモリストリングの要素に対する任意の適切な寸法とを有していてもよい。
【0013】
コンフォーマル絶縁体層１０６（例えば酸化シリコン）は、ｎ＋ポリシリコンピラー１０４、１０５の側壁上に設けられてもよい。ｎ＋ポリシリコンピラー１０４、１０５の間には、３次元アレイの底部までＺ方向に沿って延在する絶縁体を充填したチャネルスロット１０９（例えば、酸化シリコン）が設けられる。コンフォーマルに堆積されたｐ－ポリシリコン層１０８は、ＶＮＯＲメモリストリングのストレージトランジスタのチャネル領域となるように指定されており、絶縁体で充填されたチャネルスロット１０９の上に堆積される。コンフォーマルに堆積された記憶層（例えば、酸化物－窒化物－酸化物（「ＯＮＯ」）電荷トラップ層）１０７は、コンフォーマルに堆積されたｐ－ポリシリコン層１０８上に設けられる。酸化物－窒化物－酸化物の３層構造により、トンネル層、電荷トラップ層、ブロッキング層がそれぞれ設けられる。ｎ＋ポリシリコンピラー１０４、１０５のいずれかは、相互接続導体層の５０ｎｍ幅の導体１１１により８０ｎｍ幅のビア接続１１０を介して電気的に接触している。導体１１１は、複数の選択されたｎ＋ポリシリコンピラー１０５を接続するためのグローバルビット線を提供する。各ＶＮＯＲメモリストリングにおいて、ｎ＋ポリシリコンピラー１０４、１０５のうち接触した方は共通ビット線として機能し、ｎ＋ポリシリコンピラー１０４、１０５のうち非接触の方は共通ソース線として機能する。
【0014】
図２Ａ～図２Ｊは、本発明の一実施形態によるモジュール回路１０１－１及び１０１－２を製造するプロセスを示す。図２Ａ～２Ｊの各々は、上面図（すなわち、Ｘ－Ｙ平面）２０１－１及び断面図（すなわち、Ｚ－Ｘ平面）２０２－２の両方を含む。断面図２０２－２は、上面図２０１－１の線Ｂ－Ｂ'に沿ったＺ－Ｘ平面断面である。
【0015】
まず始めに、図２Ａに示すように、酸化シリコン層２０４及び窒化シリコン層２０５の交互の層を、半導体基板２０２の平坦な面に堆積する。実施形態によっては、酸化シリコン層２０４及び窒化シリコン層２０５の堆積の前に、メモリ動作をサポートするための回路が、半導体基板２０２の平坦な面またはその近傍に既に形成されている。そのような回路は、例えば、様々な電圧源、センスアンプ、エラー検出及び訂正回路、レジスタ、ラッチ、並びに様々な他の論理回路を備えていてもよい。窒化シリコン層２０５は犠牲層として機能し、それぞれ導体（例えば、窒化チタン（ＴｉＮ）接着ライニングされたタングステン（Ｗ））によって後の工程で置換される。
【0016】
次いで、図２Ｂに示すように、連続する酸化物及び窒化物のエッチングにより、各々が、例えば１００ｎｍの直径を有するソースシャフト及びドレインシャフト２０６を作成する。実施形態によっては、最終的なシリコンエッチングによって、ソースシャフト及びドレインシャフト２０６の底部が半導体基板２０２に到達することが可能となる。
【0017】
次に、絶縁体層（例えば、酸化ケイ素）１０６を、ソース及びドレインシャフト２０６の側壁及び底部にコンフォーマルに堆積し、その後、ｎ＋ポリシリコンを充填することにより、ｎ＋ポリシリコン１０４、１０５を作成する。化学機械研磨（ＣＭＰ）ステップにより、上部酸化物層２０４から余分な絶縁体及びｎ＋ポリシリコンを除去する。得られた構造を図２Ｃに示す。実施形態によっては、ソース及びドレインシャフト２０６にｎ＋ポリシリコンを充填するのではなく、ｎ＋ポリシリコンライニングを用いて、ソース及びドレインシャフト２０６をライニングしてもよい。その場合、次いで、ソース及びドレインシャフト２０６に金属（たとえば、タングステンプラグ）を充填し、結果として得られる共通ビット線または結果として生じる共通ソース線の抵抗を低減する。化学機械研磨（ＣＭＰ）ステップにより、上部酸化物層２０４から余分な絶縁体及びｎ＋ポリシリコンを除去する。
【0018】
次いで、連続する酸化物及び窒化物のエッチングにより、楕円チャネルスロット１０９を作成し、各チャネルスロットは、例えば、長さ１００ｎｍの長軸を有する。チャネルスロット１０９は、図２Ｄに示すように、底部酸化物層２０４に達してもよい。
【0019】
次いで、コンフォーマル層１０８（真性ポリシリコンまたはｐ－ドープポリシリコンのいずれか）を、チャネルスロット１０９の各々の側壁及び底部に堆積し、次いで、絶縁体材料（例えば、酸化シリコン）を各チャネルスロットに充填する。コンフォーマル層１０８が十分に薄い場合、コンフォーマル層１０８は、イントリンシックポリシリコンによって実装される場合であっても、完全に空乏化されたチャネル領域として動作し得る。ＣＭＰステップにより、上部酸化物層２０４から余分な絶縁体及びｐ－ポリシリコンを除去する。その結果、得られた構造を図２Ｅに示す。
【0020】
次いで、各１５０ｎｍ幅のスリットトレンチ１１２を形成することにより、モジュール回路（例えば、モジュール回路１０１－１及び１０１－２）を互いに分離し、窒化シリコン２０５から導体への置換を容易にしてもよい。得られた構造を図２Ｆに示す。
【0021】
次いで、等方性窒化シリコンエッチングにより、スリットトレンチ１１２によって円滑化されながら、窒化シリコン層２０５を除去する。次いで、トリムステップ（例えば、酸化物トリムステップ）により、酸化シリコン層２０４の一部を除去して、窒化シリコン層２０５により設けられた空間が、導体交換（例えば、ＴｉＮライニングＷ層）のために十分に確保されるようにし、ｎ＋ポリシリコンピラー１０４、１０５の側壁の絶縁体層１０６が除去されないように注意する。得られた構造を図２Ｇに示す。
【0022】
その後、記憶層（例えば、ＯＮＯ電荷トラップ層）１０７をコンフォーマルに堆積する。次いで、記憶層１０７上にＴｉＮライニングをコンフォーマルに堆積する。次いで、導体（例えば、金属タングステン）２１１を、スリットトレンチ１１２の全部または一部と同様に、ワード線を形成する窒化シリコン層２０５によって設けられた空間に充填する。次に、異方性エッチバックステップにより、導体がスリットトレンチ１１２から除去され、ワード線を分離する。得られた構造を図２Ｈに示す。
【0023】
次いで、スリットトレンチ１１２に、例えば浅いトレンチ充填技術を使用して絶縁体材料（例えばシリコン酸化物）２１２を充填する。次いで、表面上の余分な酸化物をＣＭＰによって除去してもよい。得られた構造を図２Ｉに示す。次いで、分離層（例えば、シリコン酸化物層）１１３を堆積する。次いで、ｎ＋ポリシリコンピラー１０５（すなわち、ＶＮＯＲメモリストリングの共通ビット線として機能するように指定されたｎ＋ポリシリコンピラー）に接触するように、分離層１１３内に導体充填ビア１１０を作製する。次いで、分離層１１３上の相互接続導体層内の導体１１１を形成して、ＶＮＯＲメモリストリングの共通ビット線を接続するグローバルビット線を設ける。得られた構造を図２Ｊに示す。実施形態によっては、分離層１１３を堆積する前に、上部酸化物層２０４をエッチバックし、エッチング停止層を設けてもよい。エッチング停止層は、導体充填ビア１１０が、ビア接続１１０をワード線の上部導体層２１１にショートさせてしまうほど十分に深く形成されることを防止する。
【0024】
実施形態によっては、チャネルスロット１０９の各々の底部におけるｐ－ポリシリコンのリークを低減するために、ｐ－ポリシリコン上に原子層堆積（ＡＬＤ）によってリニア酸化物の層を堆積させることにより、側壁のｐ－ポリシリコン（すなわち、チャネル領域に指定されたｐ－ポリシリコン）を保護する。次いで、異方性エッチングステップにより、各チャネルスロット１０９の底部でＡＬＤライニングを除去し、次いで、湿式エッチングによりチャネルスロット底部のｐ－ポリシリコンを除去する。図２Ｅ－１～図２Ｊ－１は、図２Ｅ～図２Ｊに示す構造の代替的な構造を示す。
【0025】
図３Ａは、本発明の他の実施形態による、４つのＶＮＯＲメモリストリングを含むユニットセル３０１の平面図を示す。ある実施形態では、ユニットセル３０１内の各ＶＮＯＲメモリストリングは、最大９６本のワード線によって設けられてもよい。図３Ａに示すように、各ＶＮＯＲメモリストリングはＸ方向に３８０ｎｍ、Ｙ方向に１６０ｎｍ延在しており、隣接する列はＸ方向に８０ｎｍずつオフセットしている。図３Ｂは、１４０ｎｍ幅のスリットトレンチ２１２及びグローバルビット線として機能する４０ｎｍ幅の導体１１１を備え、かつ直径６０ｎｍの導体充填ビアが各ＶＮＯＲメモリストリングに接触するモジュール回路３０２の上面図を示す。
【0026】
上記の詳細な説明は、本発明の特定の実施形態を例示するために提供されたものであり、限定することを意図したものではない。本発明の範囲内においては多くの変形及び修正が可能である。本発明は、添付の特許請求の範囲に記載されている。
【図1】
【図2A】
【図2B】
【図2C】
【図2D】
【図2E】
【図2E-1】
【図2F】
【図2F-1】
【図2G】
【図2G-1】
【図2H】
【図2H-1】
【図2I】
【図2I-1】
【図2J】
【図2J-1】
【図3A】
【図3B】