特許 7577895 電力増幅半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-25

(45)【発行日】2024-11-05

(54)【発明の名称】電力増幅半導体装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20241028BHJP

   H01L 29/812 20060101ALI20241028BHJP

   H01L 29/778 20060101ALI20241028BHJP

   H01L 29/06 20060101ALI20241028BHJP

【ＦＩ】

H01L29/80 L

H01L29/80 E

H01L29/80 H

H01L29/06 301M

【請求項の数】 17

(21)【出願番号】P 2024511457

(86)(22)【出願日】2023-02-22

(86)【国際出願番号】 JP2023006448

(87)【国際公開番号】W WO2023189037

(87)【国際公開日】2023-10-05

【審査請求日】2024-06-21

(31)【優先権主張番号】63/324,957

(32)【優先日】2022-03-29

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】520133916

【氏名又は名称】ヌヴォトンテクノロジージャパン株式会社

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】西尾 明彦

(72)【発明者】

【氏名】川島 克彦

(72)【発明者】

【氏名】神田 裕介

(72)【発明者】

【氏名】油井 隆

【審査官】恩田 和彦

(56)【参考文献】

【文献】国際公開第２００９／１０１８７０（ＷＯ，Ａ１）

【文献】特開２００８－１８２１５８（ＪＰ，Ａ）

【文献】国際公開第２０１７／０２９８２２（ＷＯ，Ａ１）

【文献】特開２００９－２３９１１５（ＪＰ，Ａ）

【文献】特開２０１１－１３９０１８（ＪＰ，Ａ）

【文献】特開昭６０－２３１３７０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

複数の単位ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が並列接続された電力増幅半導体装置であって、
基板と、
前記基板の表面上に設けられ、前記複数の単位ＨＥＭＴを含む半導体層と、
前記半導体層上に設けられ、前記単位ＨＥＭＴのソース電極、ドレイン電極、およびゲート電極を含む接続層と、
前記接続層上に設けられ、前記ソース電極、前記ドレイン電極、および前記ゲート電極に配線層の第一部分を介して接続されたソースパッド、ドレインパッド、およびゲートパッドを含む端子層と、
前記基板の裏面上に設けられ、前記ソース電極と同電位のソース電位に設定された裏面電極と、
前記基板を貫通し、前記ソース電位に設定された前記配線層の第二部分であるシールド配線層を内壁上に有する基板ビアと、を備え、
前記ドレイン電極、および前記ゲート電極は、前記単位ＨＥＭＴに対応してそれぞれ複数あり、
前記複数の前記ドレイン電極が前記配線層の第三部分で集合接続配線されたドレイン集約部と、
前記複数の前記ゲート電極が前記配線層の第四部分で集合接続配線されたゲート集約部と、を有し、
前記基板の平面視で、前記ドレイン集約部、および前記ゲート集約部の何れか一方または両方は、前記基板ビアで周囲を囲まれている
電力増幅半導体装置。

【請求項2】

前記半導体層を貫通し、前記シールド配線層を内壁上に有する半導体層ビアを備え、
前記平面視で、前記ドレイン集約部、および前記ゲート集約部の何れか一方または両方は、前記半導体層ビアで周囲を囲まれている
請求項１に記載の電力増幅半導体装置。

【請求項3】

前記基板の表面に対する垂直方向の前記接続層の位置において、
前記平面視で、前記ドレイン集約部、および前記ゲート集約部の何れか一方または両方は、前記シールド配線層で周囲を囲まれている
請求項１または２に記載の電力増幅半導体装置。

【請求項4】

前記平面視で、前記ドレインパッド、および前記ゲートパッドの何れか一方または両方は、前記シールド配線層で周囲を囲まれている
請求項１または２に記載の電力増幅半導体装置。

【請求項5】

前記平面視で、前記基板ビアの開口部輪郭は第１不連続部を有する
請求項１または２に記載の電力増幅半導体装置。

【請求項6】

前記平面視で、前記周囲は、多重列に配置された前記基板ビアにより囲まれており、
前記多重列に配置された前記基板ビアの外側位置から内部中央位置を見たときに、各列の前記第１不連続部同士が互いに重ならないように前記多重列に含まれる前記基板ビアが配置されている
請求項５に記載の電力増幅半導体装置。

【請求項7】

前記平面視で、前記半導体層ビアの開口部輪郭は第２不連続部を有する
請求項２に記載の電力増幅半導体装置。

【請求項8】

前記平面視で、前記周囲は、多重列に配置された前記半導体層ビアにより囲まれており、
前記多重列に配置された前記半導体層ビアの外側位置から内部中央位置を見たときに、各列の前記第２不連続部同士が互いに重ならないように前記多重列に含まれる前記半導体層ビアが配置されている
請求項７に記載の電力増幅半導体装置。

【請求項9】

前記平面視で、前記基板ビアの開口部輪郭は、複数の屈曲部または複数の分岐部を有する
請求項６に記載の電力増幅半導体装置。

【請求項10】

前記平面視で、前記半導体層ビアの開口部輪郭は、複数の屈曲部または複数の分岐部を有する
請求項８に記載の電力増幅半導体装置。

【請求項11】

前記ドレイン集約部、および前記ゲート集約部の何れか一方または両方の前記周囲を囲う前記シールド配線層は、前記平面視で、前記端子層から前記基板までの間に、前記シールド配線層が連続配置される領域と連続配置されない領域とを有する
請求項１、２、７、８、１０のいずれか１項に記載の電力増幅半導体装置。

【請求項12】

前記シールド配線層に接続されたシールドパッドを有し、
前記平面視で、前記シールドパッドのパッド領域は、前記基板ビアの開口領域と重ならない
請求項１、２、７、８、１０のいずれか１項に記載の電力増幅半導体装置。

【請求項13】

前記シールド配線層は、前記接続層に設けられた第１シールド配線層と、前記端子層に設けられた第２シールド配線層とを含み、
前記平面視で、前記第１シールド配線層と前記第２シールド配線層とは、前記ドレイン集約部、および前記ゲート集約部の何れか一方または両方の前記周囲を囲う部分において、互いに配線幅が異なる
請求項１、２、７、８、１０のいずれか１項に記載の電力増幅半導体装置。

【請求項14】

前記平面視で、前記ドレイン集約部および前記ゲート集約部は、前記基板ビアで周囲を囲まれている
請求項１、２、７、８、１０のいずれか１項に記載の電力増幅半導体装置。

【請求項15】

前記平面視で、前記ドレイン集約部および前記ゲート集約部は、前記半導体層ビアで周囲を囲まれている
請求項２に記載の電力増幅半導体装置。

【請求項16】

前記平面視で、前記ドレイン集約部および前記ゲート集約部は、前記シールド配線層で周囲を囲まれている
請求項１、２、７、８、１０、１５のいずれか１項に記載の電力増幅半導体装置。

【請求項17】

前記平面視で、前記ドレインパッドおよび前記ゲートパッドは、前記シールド配線層で周囲を囲まれている
請求項１、２、７、８、１０、１５のいずれか１項に記載の電力増幅半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電力増幅半導体装置に関する。

【背景技術】

【0002】

ＩＩＩ―Ｖ族系半導体、特にヒ素系のＧａＡｓやＡｌＧａＡｓ、窒化物系のＧａＮやＡｌＧａＮは、ＡｌＧａＡｓ／ＧａＡｓ、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成することが可能である。ＩＩＩ族窒化物半導体の場合は、バンドギャップの差に加えて、イオン半径の違いによる自発分極やＡｌＧａＮとＧａＮの格子定数差から発生するピエゾ分極による固定電荷により、ＡｌＧａＡｓ／ＧａＡｓのＧａＡｓ側、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高移動度、かつ高濃度な電子のチャネル（二次元電子ガス、２ＤＥＧ、Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）を発生させることができる。この二次元電子ガスチャネルを制御することにより高電子移動度トランジスタ（ＨＥＭＴ、Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）を形成することが可能となる。この高移動度による高速動作を活かし、増幅アンプやスイッチング素子といった高周波用デバイスとしての応用が広がっている。

【0003】

近年は、特に携帯電話用基地局向けに高周波増幅アンプとしての実用化が進んでおり、携帯電話の通信世代の進化とともに、さらなる動作周波数の上昇および、出力電力の向上が期待されている。このような半導体装置をフリップチップ実装することで、より高周波な環境下でのチップ実装の自由度を上げ、高周波増幅アンプの多機能化を実現することが期待されている。

【0004】

一方、動作周波数の上昇や出力電力の向上は、高周波増幅アンプとして用いられるデバイス自身から発生するノイズ信号の増加につながる。そのため、ノイズ信号の影響を抑制するための種々の検討が行われている（例えば、特許文献１を参照）。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２００４－２６００８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、特許文献１に記載の従来技術では、チップの電極パッドから発生するノイズ信号に対しての対策しかできておらず、ノイズ信号の影響を抑制することに対して改善の余地がある。

【0007】

そこで、本開示は、従来よりもノイズ信号の影響を抑制することができる電力増幅半導体装置を提供する。

【課題を解決するための手段】

【0008】

本開示の一態様に係る電力増幅半導体装置は、複数の単位ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が並列接続された３ＧＨｚ以上の周波数で動作する電力増幅半導体装置であって、基板と、前記基板の表面上に設けられ、前記複数の単位ＨＥＭＴを含む半導体層と、前記半導体層上に設けられ、前記単位ＨＥＭＴのソース電極、ドレイン電極、およびゲート電極を含む接続層と、前記接続層上に設けられ、前記ソース電極、前記ドレイン電極、および前記ゲート電極に配線層の第一部分を介して接続されたソースパッド、ドレインパッド、およびゲートパッドを含む端子層と、前記基板の裏面上に設けられ、前記ソース電極と同電位のソース電位に設定された裏面電極と、前記基板を貫通し、前記ソース電位に設定された前記配線層の第二部分であるシールド配線層を内壁上に有する基板ビアと、を備え、前記ドレイン電極、および前記ゲート電極は、前記単位ＨＥＭＴに対応してそれぞれ複数あり、前記複数の前記ドレイン電極が前記配線層の第三部分で集合接続配線されたドレイン集約部と、前記複数の前記ゲート電極が前記配線層の第四部分で集合接続配線されたゲート集約部と、を有し、前記基板の平面視で、前記ドレイン集約部、および前記ゲート集約部の何れか一方または両方は、前記基板ビアで周囲を囲まれている。

【発明の効果】

【0009】

本開示の一態様によれば、従来よりもノイズ信号の影響を抑制することができる電力増幅半導体装置を実現することができる。

【図面の簡単な説明】

【0010】

【図1】図１は、実施の形態１に係る電力増幅半導体装置の構成を示す図である。

【図2】図２は、実施の形態１の変形例に係る電力増幅半導体装置における基板ビアおよび半導体層ビアの配置例を示す平面図である。

【図3】図３は、実施の形態２に係る電力増幅半導体装置の構成を示す図である。

【図4】図４は、実施の形態３に係る電力増幅半導体装置の構成を示す図である。

【図5】図５は、実施の形態３の変形例に係る電力増幅半導体装置の構成を示す図である。

【図6】図６は、実施の形態４に係る電力増幅半導体装置の構成を示す平面図である。

【図7】図７は、実施の形態４に係る電力増幅半導体装置における基板ビアおよび半導体層ビアの配置例を示す平面図である。

【図8A】図８Ａは、実施の形態４の変形例に係る電力増幅半導体装置における基板ビアおよび半導体層ビアの配置例の第１例を示す平面図である。

【図8B】図８Ｂは、実施の形態４の変形例に係る電力増幅半導体装置における基板ビアおよび半導体層ビアの配置例の第２例を示す平面図である。

【図9】図９は、実施の形態５に係る電力増幅半導体装置における基板ビアおよびバンプ開口部の配置例を示す平面図である。

【図10】図１０は、図９の各切断線で切断した、実施の形態５に係る電力増幅半導体装置の断面図である。

【図11A】図１１Ａは、実施の形態５の変形例１に係る電力増幅半導体装置における基板ビアおよびバンプ開口部の配置例の第１例を示す平面図である。

【図11B】図１１Ｂは、実施の形態５の変形例１に係る電力増幅半導体装置における基板ビアおよびバンプ開口部の配置例の第２例を示す平面図である。

【図11C】図１１Ｃは、実施の形態５の変形例１に係る電力増幅半導体装置における基板ビアおよびバンプ開口部の配置例の第３例を示す平面図である。

【図11D】図１１Ｄは、実施の形態５の変形例１に係る電力増幅半導体装置における基板ビアおよびバンプ開口部の配置例の第４例を示す平面図である。

【図12】図１２は、実施の形態５の変形例２に係る電力増幅半導体装置の構成を示す図である。

【図13】図１３は、実施の形態５の変形例３に係る電力増幅半導体装置の構成を示す図である。

【図14】図１４は、実施の形態５の変形例４に係る電力増幅半導体装置の構成を示す図である。

【図15】図１５は、実施の形態５の変形例５に係る電力増幅半導体装置の構成を示す図である。

【図16】図１６は、実施の形態６に係る電力増幅半導体装置の構成を示す平面図である。

【図17】図１７は、実施の形態６の変形例に係る電力増幅半導体装置の構成の第１例を示す平面図である。

【図18】図１８は、実施の形態６の変形例に係る電力増幅半導体装置の構成の第２例を示す平面図である。

【図19】図１９は、実施の形態６の変形例に係る電力増幅半導体装置の構成の第３例を示す平面図である。

【図20A】図２０Ａは、実施の形態１に係る電力増幅半導体装置の製造方法を説明するための第１の断面図である。

【図20B】図２０Ｂは、実施の形態１に係る電力増幅半導体装置の製造方法を説明するための第２の断面図である。

【図20C】図２０Ｃは、実施の形態１に係る電力増幅半導体装置の製造方法を説明するための第３の断面図である。

【図20D】図２０Ｄは、実施の形態１に係る電力増幅半導体装置の製造方法を説明するための第４の断面図である。

【図21】図２１は、各実施の形態に係る電力増幅半導体装置が実装された実装基板を示す断面図である。

【発明を実施するための形態】

【0011】

本開示は、電力増幅半導体装置に関し、特にフリップチップ実装をした半導体装置において、外部からのノイズ影響や、自チップ内での自己発振、ならびに周辺チップへのノイズ影響を抑制することが可能な、チップ構造に関する。

【0012】

「背景技術」で記載したように、動作周波数の上昇や出力電力の向上は、高周波増幅アンプとして用いられるデバイス自身から発生するノイズ信号の増加につながる。そのため、動作中のデバイスから発生するノイズ信号は周辺の部品に対して影響を与えてしまい、自己発振等の問題を引き起こしてしまう可能性があり、ノイズ信号の抑制がフリップチップ実装の高周波増幅アンプとして不可欠である。しかしながら、特許文献１の技術は、チップの側面から発生するノイズ信号が周辺の部品へ影響を及ぼすことへの対策については開示されていない。また、特許文献１の技術は、周辺部品から受けるノイズ信号を回避するという点でも対策が不十分である。

【0013】

そこで、本開示では、トランジスタの活性領域ならびに各端子の周辺をバンプと基板ビア構造と裏面電極とによって接地電位で覆うことで、トランジスタ自身の発生ノイズの抑制と、外部部品からのノイズの影響の回避（抑制）との両方を実現することができる電力増幅半導体装置を提供する。

【0014】

以下、本開示の実施形態について、図面を参照しながら説明する。なお、以下に説明する実施形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施形態で示される、数値、形状、材料、構成要素、構成要素の配置位置および接続形態、並びに、ステップ（工程）およびステップ（工程）の順序などは、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

【0015】

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、各図において縮尺などは必ずしも一致していない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。

【0016】

また、本明細書および図面において、Ｘ軸、Ｙ軸およびＺ軸は、右手系の三次元直交座標系の三軸を示している。各実施の形態では、Ｚ軸方向を電力増幅半導体装置の各層の積層方向としている。また、本明細書において、「平面視」とは、電力増幅半導体装置の積層方向（Ｚ軸方向）に沿って電力増幅半導体装置を見ることを意味する。

【0017】

また、本明細書において、平行、直交などの要素間の関係性を示す用語、および、矩形などの要素の形状を示す用語、並びに、数値、および、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度（あるいは、１０％程度）の差異をも含むことを意味する表現である。

【0018】

また、本明細書において、「〇〇上（例えば、基板上）」、「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「〇〇上（例えば、基板上）」、「上方」および「下方」という用語は、２つの構成要素が互いに間隔をあけて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに接する状態で配置される場合にも適用される。

【0019】

（実施の形態１）
［１－１．電力増幅半導体装置の構成］
まず、実施の形態１に係る電力増幅半導体装置１００について、図１を用いて説明する。図１は、実施の形態１に係る電力増幅半導体装置１００の構成を示す図である。図１の（ａ）は、電力増幅半導体装置１００の平面図を示し、図１の（ｂ）は、図１の（ａ）のＩｂ－Ｉｂ切断線で切断した、実施の形態１に係る電力増幅半導体装置１００の断面図を示し、図１の（ｃ）は、図１の（ａ）のＩｃ－Ｉｃ切断線で切断した、実施の形態１に係る電力増幅半導体装置１００の断面図を示す。電力増幅半導体装置１００は、複数の単位ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が並列接続された高周波で動作する半導体装置（半導体チップ）である。高周波とは、例えば、３ＧＨｚ以上の周波数を意味するが、これに限定されない。高周波とは、電波であり、例えば、ミリ波、電磁波を含む。なお、単位ＨＥＭＴは、ソース電極３０１（フィンガー電極）、ドレイン電極３０２（フィンガー電極）およびゲート電極３０３（フィンガー電極）をそれぞれ１つ含む。

【0020】

図１の（ａ）～（ｃ）に示すように、電力増幅半導体装置１００は、基板１０１と、半導体エピタキシャル層１０２と、第１絶縁層２０１と、第２絶縁層２０２と、第３絶縁層２０３と、第４絶縁層２０４と、第５絶縁層２０５と、ソース電極３０１と、ドレイン電極３０２と、ゲート電極３０３と、フィールドプレート電極３０４と、活性領域４０１と、非活性領域４０２と、第１配線層５０１と、第２配線層５０２と、シールド配線層５０３と、電極－配線間開口接続部６０１と、配線－配線間開口接続部６０２と、ビア－配線間開口接続部６０３と、ソース集約部７０１と、ドレイン集約部７０２と、ゲート集約部７０３と、ソースバンプ開口部８０１と、ドレインバンプ開口部８０２と、ゲートバンプ開口部８０３と、シールドバンプ開口部８０４と、基板ビア９０１と、半導体層ビア９０２と、裏面電極１０３とを備える。

【0021】

なお、本実施の形態では、半導体エピタキシャル層１０２の上に設けられる第１絶縁層２０１、第２絶縁層２０２、第３絶縁層２０３および第４絶縁層２０４に形成される金属層により、単位ＨＥＭＴを構成するソース電極３０１、ドレイン電極３０２およびゲート電極３０３を含む接続層Ｌ１が形成される。また、本実施の形態では、接続層Ｌ１上に設けられる第５絶縁層２０５に形成される金属層により、ソース電極３０１、ドレイン電極３０２およびゲート電極３０３にそれぞれ配線層の一部で接続されたソースパッド７０１ａ、ドレインパッド７０２ａ、およびゲートパッド７０３ａを含む端子層Ｌ２が形成される。

【0022】

基板１０１は、例えば、Ｓｉからなる基板である。基板１０１の第１主面（表面）には半導体エピタキシャル層１０２が形成され、第１主面と背向する第２主面（裏面）には裏面電極１０３が形成される。基板１０１は、Ｓｉからなる基板に限らず、サファイア（Ｓａｐｐｈｉｒｅ）、ＳｉＣ、ＧａＮ、ＡｌＮ等からなる基板であってもよい。

【0023】

半導体エピタキシャル層１０２は、基板１０１の表面上に形成され、複数の単位ＨＥＭＴを形成するための層である。半導体エピタキシャル層１０２は、複数の単位ＨＥＭＴを含む層であるとも言える。半導体エピタキシャル層１０２は、半導体層の一例である。

【0024】

半導体エピタキシャル層１０２は、例えば厚さ２μｍのＡｌＮおよびＡｌＧａＮの複数の積層構造からなる窒化物半導体層である。半導体エピタキシャル層１０２は、層内にトランジスタのキャリアとなる二次元電子ガス層（図示しない）を有している。トランジスタのキャリア形成は、イオン注入やエピ層形成条件によるドーピングによってされていてもよい。また、半導体エピタキシャル層１０２は、その他に、ＧａＮ、ＩｎＧａＮ、ＩｎＡｌＧａＮ、Ｓｉ、ＳｉＣ、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＮといった半導体材料によって構成されていてもよい。

【0025】

裏面電極１０３は、基板１０１の裏面上に設けられ、ソース電極３０１と同電位のソース電位に設定されている。裏面電極１０３は、基板１０１の裏面を覆うベタパターン（実質的に隙間なく一様に連続する面状（すなわちベタ状）のパターン）状の電極であり、例えば、裏面側の全域を覆う。裏面電極１０３は、例えば、Ｔｉ、Ａｌ、Ｗ、Ｔａ、Ｃｕ、Ｎｉ、Ａｕ、Ｓｎ、Ａｇ等のいずれか、または、少なくとも１つを含む合金であってもよい。また、裏面電極１０３は、単層構造からなる単層電極膜であってもよいし、複数の金属層を積層した積層構造からなる多層電極膜であってもよい。なお、ソース電位に設定されるとは、ソース電位が供給されることを意味する。

【0026】

第１絶縁層２０１は、半導体エピタキシャル層１０２の上に形成される。第１絶縁層２０１は、例えば厚さ３０ｎｍのＳｉＮによって構成される。なお、第１絶縁層２０１は、ＳｉＮ、ＳｉＯ_２、ＳｉＯＮ、ＳｉＣ、Ｃ（ダイヤモンド）、ＡｌＮ、Ａｌ_２Ｏ_３の少なくとも１つを含んで構成されてもよい。

【0027】

ソース電極３０１およびドレイン電極３０２は、第１絶縁層２０１を開口して半導体エピタキシャル層１０２の上に対向するように設けられている。ソース電極３０１およびドレイン電極３０２は、例えば、Ｔｉ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限らない。ソース電極３０１およびドレイン電極３０２は、例えば、Ｔｉ、Ａｌ、Ｎｉ、Ａｕ、Ｔａ、Ｗ、Ｐｄ、Ｃｕ等のいずれか、または、少なくとも１つを含む合金であってもよい。また、ソース電極３０１およびドレイン電極３０２は、単層構造からなる単層電極膜であってもよい。

【0028】

また、ソース電極３０１およびドレイン電極３０２は、半導体エピタキシャル層１０２内に形成されたトランジスタのキャリアと電気的にオーミック接続されている。

【0029】

また、ドレイン電極３０２は、単位ＨＥＭＴに対応して複数設けられる。

【0030】

ゲート電極３０３は、半導体エピタキシャル層１０２の上であって、ソース電極３０１とドレイン電極３０２との間に設けられている。ゲート電極３０３は、例えば、Ｎｉ膜とＡｕ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限らない。ゲート電極３０３は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ｎｉ、Ｐｄ、Ａｕ、Ａｌ、Ｃｕ等のいずれか、または、少なくとも１つを含む合金であってもよい。また、ゲート電極３０３は、単層構造からなる単層電極膜であってもよい。

【0031】

ゲート電極３０３は、半導体エピタキシャル層１０２内に形成されたキャリアに対して、ゲート電極３０３に印加される電圧もしくは電流によって、ソース電極３０１－ドレイン電極３０２間に流れる電流を制御する機能を有するもので、第１絶縁層２０１を開口したショットキー接合型であってもよいし、第１絶縁層２０１を開口しないＭｅｔａｌ－Ｉｎｓｕｌａｔｏｒ―ＳｅｍｉｃｏｎｄｕｃｔｏｒのいわゆるＭＩＳ構造を形成するものであってもよい。また、ゲート電極３０３は、単位ＨＥＭＴに対応して複数設けられる。

【0032】

第２絶縁層２０２は、ソース電極３０１、ドレイン電極３０２、およびゲート電極３０３の上に設けられており、例えば、厚さが１５０ｎｍのＳｉＮまたはＳｉＯ_２によって構成される。なお、第２絶縁層２０２は、ＳｉＮ、ＳｉＯ_２、ＳｉＯＮ、ＳｉＣ、Ｃ（ダイヤモンド）、ＡｌＮ、Ａｌ_２Ｏ_３の少なくとも１つを含んで構成されてもよい。

【0033】

フィールドプレート電極３０４は、第２絶縁層２０２の上に、平面視においてゲート電極３０３のソース電極３０１側端よりもドレイン電極３０２側（Ｘ軸プラス側）に、平面視で見たときのゲート電極３０３の長辺方向（Ｙ軸方向）と平行に設けられている。フィールドプレート電極３０４は、例えば、Ｔｉ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限らない。フィールドプレート電極３０４は、例えば、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ｗ、Ｎｉ、Ｐｄ、Ａｕ、Ａｌ、Ｃｕ等のいずれか、または、少なくとも１つを含む合金であってもよい。また、フィールドプレート電極３０４は、単層構造からなる単層電極膜であってもよい。

【0034】

なお、フィールドプレート電極３０４は、図１ではソース電極３０１と同電位になるように接続されているが、ゲート電極３０３と同電位になるように接続されていてもよい。

【0035】

第３絶縁層２０３は、フィールドプレート電極３０４の上に設けられており、例えば厚さが３００ｎｍのＳｉＮまたはＳｉＯ_２によって構成される。なお、第３絶縁層２０３は、ＳｉＮ、ＳｉＯ_２、ＳｉＯＮ、ＳｉＣ、Ｃ（ダイヤモンド）、ＡｌＮ、Ａｌ_２Ｏ_３の少なくとも１つを含んで構成されてもよい。

【0036】

第１配線層５０１は、第３絶縁層２０３の上に設けられており、各電極を接続する金属層である。第１配線層５０１は、例えばＴｉ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限らない。第１配線層５０１は、Ａｌ、Ａｕ、Ｃｕ、Ｔｉ、Ｗ、Ｔａ等の少なくとも１つにより構成されてもよい。

【0037】

電極－配線間開口接続部６０１は、ソース電極３０１と第１配線層５０１、ドレイン電極３０２と第１配線層５０１、ゲート電極３０３と第１配線層５０１およびフィールドプレート電極３０４と第１配線層５０１、それぞれの接続のために第２絶縁層２０２および第３絶縁層２０３を開口したものである。

【0038】

第４絶縁層２０４は第１配線層５０１の上に設けられており、例えば厚さが数μｍ（例えば、１μｍ）のＳｉＮまたはＳｉＯ_２によって構成される。第４絶縁層２０４は、ＳｉＮ、ＳｉＯ_２、ＳｉＯＮ、ＳｉＣ、Ｃ（ダイヤモンド）、ＡｌＮ、Ａｌ_２Ｏ_３の少なくとも１つを含んで構成されてもよい。

【0039】

第２配線層５０２は、第４絶縁層２０４の上に設けられており、たとえば、Ｔｉ膜とＡｌ膜とを順に積層した積層構造からなる多層電極膜であるが、これに限らない。第２配線層５０２は、Ａｌ、Ａｕ、Ｃｕ、Ｔｉ、Ｗ、Ｔａ等の少なくとも１つにより構成されてもよい。また、第２配線層５０２は、第１配線層５０１と同じ金属により構成されてもよいし、第２配線層５０２と異なる金属により構成されてもよい。

【0040】

配線－配線間開口接続部６０２は、第１配線層５０１と第２配線層５０２との接続のために第４絶縁層２０４を開口したものである。

【0041】

ソース集約部７０１は、第１配線層５０１および第２配線層５０２にてソース電極３０１の電位を、電極－配線間開口接続部６０１および配線－配線間開口接続部６０２を介して集約したものである。ソース集約部７０１では、複数のソース電極３０１が集合接続配線される。つまり、ソース集約部７０１は、複数のソース電極３０１のそれぞれと電気的に接続されており、当該複数のソース電極３０１のそれぞれに同電位を供給可能である。本実施の形態では、ソース集約部７０１は、活性領域４０１内にて、第１配線層５０１と第２配線層５０２とで、電極－配線間開口接続部６０１および配線－配線間開口接続部６０２を介して、ソース電極３０１とフィールドプレート電極３０４とを集約する。

【0042】

また、ソース集約部７０１は、接続層Ｌ１上に設けられ、ソース電極３０１、ドレイン電極３０２およびゲート電極３０３にそれぞれ配線層の一部で接続されたソースパッド７０１ａを有する。ソースパッド７０１ａは、ソース集約部７０１のうち、第５絶縁層２０５に形成された開口であるソースバンプ開口部８０１により露出した部分であり、ソースバンプ開口部８０１内に配置されたバンプ金属により、チップ外部の実装基板または半導体パッケージと電気的に接続する箇所である。

【0043】

ドレイン集約部７０２は、第１配線層５０１および第２配線層５０２にてドレイン電極３０２の電位を、電極－配線間開口接続部６０１および配線－配線間開口接続部６０２を介して集約したものである。ドレイン集約部７０２では、複数のドレイン電極３０２が配線層の一部で集合接続配線される。つまり、ドレイン集約部７０２は、複数のドレイン電極３０２のそれぞれと電気的に接続されており、当該複数のドレイン電極３０２のそれぞれに同電位を供給可能である。

【0044】

また、ドレイン集約部７０２は、ソース集約部７０１から活性領域４０１内のゲート電極３０３の長辺方向と平行な方向（Ｙ軸方向）の非活性領域４０２内にて、第１配線層５０１と第２配線層５０２とで、電極－配線間開口接続部６０１および配線－配線間開口接続部６０２を介して、ドレイン電極３０２を集約したものである。

【0045】

また、ドレイン集約部７０２は、接続層Ｌ１上に設けられ、ソース電極３０１、ドレイン電極３０２およびゲート電極３０３にそれぞれ配線層の一部で接続されたドレインパッド７０２ａを有する。ドレインパッド７０２ａは、ドレイン集約部７０２のうち、第５絶縁層２０５に形成された開口であるドレインバンプ開口部８０２により露出した部分であり、ドレインバンプ開口部８０２内に配置されたバンプ金属により、チップ外部の実装基板と電気的に接続する箇所である。

【0046】

ゲート集約部７０３は、第１配線層５０１および第２配線層５０２にてゲート電極３０３の電位を、電極－配線間開口接続部６０１および配線－配線間開口接続部６０２を介して集約したものである。ゲート集約部７０３では、複数のゲート電極３０３が配線層の一部で集合接続配線される。つまり、ゲート集約部７０３は、複数のゲート電極３０３のそれぞれと電気的に接続されており、当該複数のゲート電極３０３のそれぞれに同電位を供給可能である。

【0047】

また、ゲート集約部７０３は、ソース集約部７０１からドレイン集約部７０２と反対のＹ軸方向の非活性領域４０２内にて、第１配線層５０１と第２配線層５０２とで、電極－配線間開口接続部６０１および配線－配線間開口接続部６０２を介して、ゲート電極３０３を集約したものである。

【0048】

また、ゲート集約部７０３は、接続層Ｌ１上に設けられ、ソース電極３０１、ドレイン電極３０２およびゲート電極３０３にそれぞれ配線層の一部で接続されたゲートパッド７０３ａを有する。ゲートパッド７０３ａは、ゲート集約部７０３のうち、第５絶縁層２０５に形成された開口であるゲートバンプ開口部８０３により露出した部分であり、ゲートバンプ開口部８０３内に配置されたバンプ金属により、チップ外部の実装基板と電気的に接続する箇所である。

【0049】

なお、ソース集約部７０１、ドレイン集約部７０２およびゲート集約部７０３の平面視形状は矩形状であるが、これに限定されない。

【0050】

第５絶縁層２０５は、第２配線層５０２の上に設けられており、例えば厚さが８００ｎｍのＳｉＮの上に厚さが６μｍの有機樹脂膜が積層されたものである。なお、第５絶縁層２０５は、ＳｉＮ、ＳｉＯ_２、ＳｉＯＮ、ＳｉＣ、Ｃ（ダイヤモンド）、ＡｌＮ、Ａｌ_２Ｏ_３の少なくとも１つを含んで構成されてもよい。

【0051】

第５絶縁層２０５には、第５絶縁層２０５を開口してソース集約部７０１を露出させたソースバンプ開口部８０１と、第５絶縁層２０５を開口してドレイン集約部７０２を露出させたドレインバンプ開口部８０２と、第５絶縁層２０５を開口してゲート集約部７０３を露出させたゲートバンプ開口部８０３とが形成されている。

【0052】

シールド配線層５０３は、ノイズに対するシールド（電磁シールド）として機能し、第１配線層５０１と第２配線層５０２とで構成される。シールド配線層５０３は、ソース電極３０１と同電位の配線層である。シールド配線層５０３は、基板１０１の表面に対する垂直方向（Ｚ軸方向）の接続層の位置において、平面視で、ドレイン集約部７０２およびゲート集約部７０３の少なくとも一方の周囲を囲むように設けられる。また、シールド配線層５０３は、平面視で、ドレインパッド７０２ａおよびゲートパッド７０３ａの少なくとも一方の周囲を囲むように設けられる。

【0053】

ビア－配線間開口接続部６０３は、第１絶縁層２０１と第２絶縁層２０２と第３絶縁層２０３とを開口して、第１配線層５０１と半導体層ビア９０２とを接続する。

【0054】

シールドバンプ開口部８０４は、第５絶縁層２０５を開口してシールド配線層５０３を露出させる部分であり、シールドバンプ開口部８０４内に配置されたバンプ金属により、チップ外部の実装基板の接地電位と電気的に接続する箇所である。

【0055】

基板ビア９０１は、平面視で、ドレイン集約部７０２およびゲート集約部７０３の少なくとも一方の周囲（例えば、四方）を囲むように配置され、本実施の形態では、非活性領域４０２内にて、ゲート集約部７０３を囲むように配置される。基板ビア９０１は、基板１０１を開口して、裏面電極１０３に到達する貫通孔であり、ソース電位に設定された配線層の一部であるシールド配線層（例えば、第１配線層５０１および第２配線層５０２の少なくとも一方）を内壁上に含んで構成される。基板ビア９０１の平面視形状は、例えば矩形状であるが、これに限定されない。また、基板ビア９０１は、例えば、複数配置される。

【0056】

図１の（ａ）に示すように、シールド配線層５０３の下の基板ビア９０１は、不連続に配置されている。平面視で、基板ビア９０１の開口部輪郭は不連続部９１１を有する。言い換えると、基板ビア９０１は、ゲート集約部７０３を連続して囲むように配置されていない。例えば、ゲート集約部７０３の周囲において、基板ビア９０１と不連続部９１１とが交互に配置される。なお、不連続部９１１は、少なくとも１箇所設けられていればよい。

【0057】

半導体層ビア９０２は、平面視で、ドレイン集約部７０２およびゲート集約部７０３の少なくとも一方の周囲を囲むように配置され、本実施の形態では、半導体エピタキシャル層１０２を貫通し、シールド配線層５０３を内壁上に有する。半導体層ビア９０２は、半導体エピタキシャル層１０２を開口して基板１０１に到達する貫通孔である。本実施の形態では、半導体層ビア９０２は、ゲート集約部７０３の周囲を囲む環状に形成される。また、半導体層ビア９０２は、例えば、複数配置される。

【0058】

上記のように構成される電力増幅半導体装置１００は、半導体エピタキシャル層１０２内に形成される二次元電子ガス層を有する活性領域４０１と、二次元電子ガス層を有しない領域である非活性領域４０２とに区分されている。

【0059】

活性領域４０１は、平面視において二次元電子ガス層が存在する領域（基板１０１上の領域）である。活性領域４０１内に、ソース電極３０１、ドレイン電極３０２およびゲート電極３０３を少なくとも含むＨＥＭＴ（高周波増幅用アンプ）が形成される。

【0060】

非活性領域４０２は、活性領域４０１の外側の基板１０１上の領域であり、二次元電子ガス層が存在しない領域である。非活性領域４０２は、例えばＨｅ、Ｂ、Ｈ、ＦおよびＦｅのいずれかを含む分子を注入することにより形成されてもよい。なお、二次元電子ガス層が存在しないとは、電子が完全に存在しないことに加えて、実質的に電子が存在しないことを含む。

【0061】

［１－２．効果など］
以上のように実施の形態１に係る電力増幅半導体装置１００は、複数の単位ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）が並列接続された３ＧＨｚ以上の周波数で動作する電力増幅半導体装置であって、基板１０１と、基板１０１の表面上に設けられ、複数の単位ＨＥＭＴを含む半導体エピタキシャル層１０２（半導体層の一例）と、半導体エピタキシャル層１０２上に設けられ、単位ＨＥＭＴのソース電極３０１、ドレイン電極３０２、およびゲート電極３０３を含む接続層Ｌ１と、接続層Ｌ１上に設けられ、ソース電極３０１、ドレイン電極３０２、およびゲート電極３０３に配線層の第一部分を介して接続されたソースパッド７０１ａ、ドレインパッド７０２ａ、およびゲートパッド７０３ａを含む端子層Ｌ２と、基板１０１の裏面上に設けられ、ソース電極３０１と同電位のソース電位に設定された裏面電極１０３と、基板１０１を貫通し、ソース電位に設定された配線層の第二部分であるシールド配線層５０３を内壁上に有する基板ビア９０１と、を備え、ドレイン電極３０２、およびゲート電極３０３は、単位ＨＥＭＴに対応してそれぞれ複数あり、複数のドレイン電極３０２が配線層の第三部分で集合接続配線されたドレイン集約部７０２と、複数のゲート電極３０３が配線層の第四部分で集合接続配線されたゲート集約部７０３と、を有し、基板１０１の平面視で、ドレイン集約部７０２、およびゲート集約部７０３の何れか一方または両方は、基板ビア９０１で周囲を囲まれている。

【0062】

これにより、ゲート集約部７０３を囲むように基板ビア９０１が配置される場合、基板１０１を透過してゲート集約部７０３に受信されるノイズを抑制することができる。また、ドレイン集約部７０２を囲むように基板ビア９０１が配置される場合、基板１０１を透過して、ドレイン集約部７０２より放射されるノイズを抑制することができ、ゲート集約部７０３へのノイズ伝達、または、電力増幅半導体装置１００の外部の部品へのノイズ放射を抑制することができる。よって、電力増幅半導体装置１００は、従来よりもノイズ信号の影響を抑制することができる。

【0063】

また、半導体エピタキシャル層１０２を貫通し、シールド配線層５０３を内壁上に有する半導体層ビア９０２を備え、平面視で、ドレイン集約部７０２、およびゲート集約部７０３の何れか一方または両方は、半導体層ビア９０２で周囲を囲まれていてもよい。

【0064】

これにより、ゲート集約部７０３を囲むように半導体層ビア９０２が配置される場合、半導体エピタキシャル層１０２を透過してゲート集約部７０３に受信されるノイズを抑制することができる。また、ドレイン集約部７０２を囲むように半導体層ビア９０２が配置される場合、半導体エピタキシャル層１０２を透過してドレイン集約部７０２より放射されるノイズを抑制することができ、ゲート集約部７０３へのノイズ伝達、または、電力増幅半導体装置１００の外部の部品へのノイズ放射を抑制することができる。よって、電力増幅半導体装置１００は、従来よりもノイズ信号の影響をより抑制することができる。

【0065】

また、基板１０１の表面に対する垂直方向の接続層Ｌ１の位置において、平面視で、ドレイン集約部７０２、およびゲート集約部７０３の何れか一方または両方は、シールド配線層５０３で周囲を囲まれていてもよい。

【0066】

これにより、ゲート集約部７０３を囲むようにシールド配線層５０３が配置される場合、第１絶縁層２０１から第４絶縁層２０４を透過してゲート集約部７０３に受信されるノイズを抑制することができる。また、ドレイン集約部７０２を囲むようにシールド配線層５０３が配置される場合、第１絶縁層２０１から第４絶縁層２０４を透過して、ドレイン集約部７０２より放射されるノイズを抑制することができ、ゲート集約部７０３へのノイズ伝達、または、電力増幅半導体装置１００の外部の部品へのノイズ放射を抑制することができる。よって、電力増幅半導体装置１００は、従来よりもノイズ信号の影響をさらに抑制することができる。

【0067】

また、平面視で、ドレインパッド７０２ａ、およびゲートパッド７０３ａの何れか一方または両方は、シールド配線層５０３で周囲を囲まれていてもよい。

【0068】

これにより、ゲート集約部７０３を囲むようにシールドバンプ開口部８０４が配置される場合、シールドバンプ開口部８０４内に配置されたバンプ金属がゲート集約部７０３を囲むため、第５絶縁層２０５を透過してゲート集約部７０３に受信されるノイズを抑制することができる。また、ドレイン集約部７０２を囲むようにシールドバンプ開口部８０４が配置される場合、シールドバンプ開口部８０４内に配置されたバンプ金属がドレイン集約部７０２を囲むため、第５絶縁層２０５を透過して、ドレイン集約部７０２より放射されるノイズを抑制することができ、ゲート集約部７０３へのノイズ伝達、または、電力増幅半導体装置１００の外部の部品へのノイズ放射を抑制することができる。よって、電力増幅半導体装置１００は、従来よりもノイズ信号の影響をさらに抑制することができる。

【0069】

また、平面視で、基板ビア９０１の開口部輪郭は不連続部９１１（第１不連続部の一例）を有してもよい。

【0070】

これにより、シールド配線層５０３の下の基板ビア９０１が不連続に配置されるので、ゲート集約部７０３もしくはドレイン集約部７０２を基板ビア９０１が囲む際に、ゲート集約部７０３およびドレイン集約部７０２の基板１０１からの脱落を防止することができる。

【0071】

（実施の形態１の変形例）
以下では、実施の形態１の変形例に係る電力増幅半導体装置について、図２を参照しながら説明する。図２は、実施の形態１の変形例に係る電力増幅半導体装置における基板ビア９０１および半導体層ビア９０２の配置例を示す平面図である。なお、以下では、実施の形態１との相違点を中心に説明し、実施の形態１と同一または類似の内容については説明を省略または簡略化する。本変形例に係る電力増幅半導体装置は、半導体層ビア９０２の配置が実施の形態１に係る電力増幅半導体装置１００と相違する。

【0072】

図２に示すように、本変形例に係る電力増幅半導体装置では、シールド配線層５０３の下の半導体層ビア９０２が、基板ビア９０１と同様、不連続に配置されている。平面視で、半導体層ビア９０２の開口部輪郭は不連続部９１２を有する。言い換えると、半導体層ビア９０２は、ゲート集約部７０３を連続して囲むように配置されていない。例えば、半導体層ビア９０２と基板ビア９０１とが対応し、不連続部９１２と不連続部９１１とが対応するように配置されてもよい。例えば、平面視において、半導体層ビア９０２と基板ビア９０１との少なくとも一部が重なり、不連続部９１２と不連続部９１１との少なくとも一部が重なるように配置されてもよい。

【0073】

また、平面視で、半導体層ビア９０２の開口部輪郭は不連続部９１２（第２不連続部の一例）を有する。

【0074】

これにより、ゲート集約部７０３およびドレイン集約部７０２の基板１０１からの脱落を防止することができる。また、シールドバンプ開口部８０４が不連続に配置されるので、ボールバンプのような連続的なパターン配置ができないバンプを使用することができるようになる。

【0075】

（実施の形態２）
［２－１．電力増幅半導体装置の構成］
次に、実施の形態２に係る電力増幅半導体装置２００について、図３を用いて説明する。なお、本実施の形態では、実施の形態１と共通の構成要素については、その詳細な説明を省略する。図３は、実施の形態２に係る電力増幅半導体装置２００の構成を示す図である。図３の（ａ）は、電力増幅半導体装置２００の平面図を示し、図３の（ｂ）は、図３の（ａ）のＩＩＩｂ－ＩＩＩｂ切断線で切断した、実施の形態２に係る電力増幅半導体装置２００の断面図を示し、図３の（ｃ）は、図３の（ａ）のＩＩＩｃ－ＩＩＩｃ切断線で切断した、実施の形態２に係る電力増幅半導体装置２００の断面図を示す。また、電力増幅半導体装置２００は、ドレイン集約部７０２を囲むように配置される点において、実施の形態１に係る電力増幅半導体装置１００と相違する。

【0076】

図３に示すように、電力増幅半導体装置２００は、基板１０１の裏面に形成された裏面電極１０３と、非活性領域４０２内にて、ドレイン集約部７０２を囲むように配置された、基板１０１を開口して裏面電極１０３に到達する基板ビア９０１、および半導体エピタキシャル層１０２を開口して基板１０１に到達する半導体層ビア９０２と、第１絶縁層２０１と第２絶縁層２０２と第３絶縁層２０３とを開口して、第１配線層５０１と半導体層ビア９０２とを接続する、ビア－配線間開口接続部６０３と、第１配線層５０１と第２配線層５０２とで構成されたシールド配線層５０３と、第５絶縁層２０５を開口してシールド配線層５０３を露出させた、シールドバンプ開口部８０４とを備える。

【0077】

このように、基板ビア９０１、半導体層ビア９０２およびシールド配線層５０３は、平面視において、ドレイン集約部７０２を囲むように配置されてもよい。なお、基板ビア９０１、半導体層ビア９０２およびシールド配線層５０３の少なくとも一方がドレイン集約部７０２を囲むように配置されていればよい。

【0078】

これにより、基板１０１を透過してゲート集約部７０３に受信されるノイズ、および、基板１０１を透過して、ドレイン集約部７０２より放射されるノイズのそれぞれを抑制することができる。

【0079】

（実施の形態３）
［３－１．電力増幅半導体装置の構成］
次に、実施の形態３に係る電力増幅半導体装置３００について、図４を用いて説明する。図４は、実施の形態３に係る電力増幅半導体装置３００の構成を示す図である。図４の（ａ）は、電力増幅半導体装置３００の平面図を示し、図４の（ｂ）は、図４の（ａ）のＩＶｂ－ＩＶｂ切断線で切断した、実施の形態３に係る電力増幅半導体装置３００の断面図を示し、図４の（ｃ）は、図４の（ａ）のＩＶｃ－ＩＶｃ切断線で切断した、実施の形態３に係る電力増幅半導体装置３００の断面図を示す。また、電力増幅半導体装置３００は、ドレイン集約部７０２およびゲート集約部７０３のそれぞれを囲むように基板ビア９０１などが配置される点において、実施の形態１に係る電力増幅半導体装置１００と相違する。

【0080】

図４に示すように、電力増幅半導体装置３００は、基板１０１の裏面に形成された裏面電極１０３と、非活性領域４０２内にて、ゲート集約部７０３およびドレイン集約部７０２を囲むように配置された、基板１０１を開口して裏面電極１０３に到達する基板ビア９０１、および半導体エピタキシャル層１０２を開口して基板１０１に到達する半導体層ビア９０２と、第１絶縁層２０１と第２絶縁層２０２と第３絶縁層２０３とを開口して、第１配線層５０１と半導体層ビア９０２を接続する、ビア－配線間開口接続部６０３と、第１配線層５０１と第２配線層５０２とで構成されたシールド配線層５０３と、第５絶縁層２０５を開口してシールド配線層５０３を露出させた、シールドバンプ開口部８０４とを備える。

【0081】

基板ビア９０１、半導体層ビア９０２およびシールド配線層５０３は、平面視において、ドレイン集約部７０２およびゲート集約部７０３のそれぞれを囲むように配置されてもよい。なお、基板ビア９０１、半導体層ビア９０２およびシールド配線層５０３の少なくとも１つがドレイン集約部７０２およびゲート集約部７０３を囲むように配置されていればよい。

【0082】

［３－２．効果など］
以上のように実施の形態３に係る電力増幅半導体装置３００は、平面視で、ドレイン集約部７０２およびゲート集約部７０３が、基板ビア９０１で周囲を囲まれていてもよい。

【0083】

これにより、ドレイン集約部７０２およびゲート集約部７０３を囲むように基板ビア９０１が配置されるので、基板１０１を透過して、ゲート集約部７０３へのノイズ受信の抑制と、ドレイン集約部７０２からのノイズ放出の抑制とを実現することができる。ノイズ放出の抑制は、電力増幅半導体装置３００の外部の部品へのノイズ放射の抑制につながる。

【0084】

また、平面視で、ドレイン集約部７０２およびゲート集約部７０３は、半導体層ビア９０２で周囲を囲まれていてもよい。

【0085】

これにより、ドレイン集約部７０２およびゲート集約部７０３を囲むように半導体層ビア９０２が配置されるので、半導体エピタキシャル層１０２を透過して、ゲート集約部７０３へのノイズ受信の抑制と、ドレイン集約部７０２からのノイズ放出の抑制とを実現することができる。

【0086】

また、平面視で、ドレイン集約部７０２およびゲート集約部７０３は、シールド配線層５０３で周囲を囲まれていてもよい。

【0087】

これにより、ゲート集約部７０３およびドレイン集約部７０２を囲むようにシールド配線層５０３が配置されるので、第１絶縁層２０１から第４絶縁層２０４を透過して、ゲート集約部７０３へのノイズ受信の抑制と、ドレイン集約部７０２からのノイズ放出の抑制とを実現することができる。

【0088】

また、平面視で、ドレインパッド７０２ａおよびゲートパッド７０３ａは、シールド配線層５０３で周囲を囲まれていてもよい。

【0089】

これにより、ゲート集約部７０３およびドレイン集約部７０２を囲むようにシールドバンプ開口部８０４が配置されるので、シールドバンプ開口部８０４内に配置されたバンプ金属がゲート集約部７０３およびドレイン集約部７０２を囲むため、第５絶縁層２０５を透過して、ゲート集約部７０３へのノイズ受信の抑制と、ドレイン集約部７０２からのノイズ放出の抑制とを実現することができる。

【0090】

（実施の形態３の変形例）
以下では、実施の形態３の変形例に係る電力増幅半導体装置について、図５を用いて説明する。図５は、実施の形態３の変形例に係る電力増幅半導体装置４００の構成を示す図である。図５の（ａ）は、電力増幅半導体装置４００の平面図を示し、図５の（ｂ）は、図５の（ａ）のＶｂ－Ｖｂ切断線で切断した、実施の形態３の変形例に係る電力増幅半導体装置４００の断面図を示し、図５の（ｃ）は、図５の（ａ）のＶｃ－Ｖｃ切断線で切断した、実施の形態３の変形例に係る電力増幅半導体装置４００の断面図を示す。また、電力増幅半導体装置４００は、ドレイン集約部７０２およびゲート集約部７０３に加えてソース集約部７０１を囲むように基板ビア９０１などが配置される点において、実施の形態３に係る電力増幅半導体装置３００と相違する。

【0091】

図５に示すように、基板ビア９０１、半導体層ビア９０２およびシールド配線層５０３は、平面視において、ソース集約部７０１、ドレイン集約部７０２およびゲート集約部７０３のそれぞれを囲むように配置されてもよい。

【0092】

これにより、実施の形態３に係る電力増幅半導体装置４００と同様の効果を奏する。

【0093】

（実施の形態４）
［４－１．電力増幅半導体装置の構成］
次に、実施の形態４に係る電力増幅半導体装置について、図６および図７を用いて説明する。図６は、実施の形態４に係る電力増幅半導体装置５００の構成を示す平面図である。図７は、実施の形態４に係る電力増幅半導体装置５００における基板ビア９０１および半導体層ビア９０２の配置例を示す平面図である。

【0094】

電力増幅半導体装置５００は、基板ビア９０１および半導体層ビア９０２のそれぞれが二重に形成される点において、実施の形態３の変形例に係る電力増幅半導体装置４００と相違する。なお、以下では、実施の形態３の変形例に係る電力増幅半導体装置４００を用いて本実施の形態に係る基板ビア９０１および半導体層ビア９０２の配置例について説明するが、上記の各実施の形態および各変形例においても、本実施の形態に係る基板ビア９０１および半導体層ビア９０２の配置例を適用可能である。

【0095】

図６に示すように、電力増幅半導体装置５００は、平面視で、複数の基板ビア９０１が２以上の基板ビア列を形成するように配置される。平面視で、ソース集約部７０１、ドレイン集約部７０２およびゲート集約部７０３のそれぞれにおける基板ビア９０１による四方囲いは、多重列囲いであるとも言える。

【0096】

図７に示すように、２以上の基板ビア列は、第１基板ビア列９２１ａと、第２基板ビア列９２１ｂとを含む。なお、基板ビア列は、３以上であってもよい。また、半導体層ビア９０２も基板ビア９０１と同様、平面視で、複数の半導体層ビア９０２が２以上の半導体層ビア列を形成するように配置される。

【0097】

第１基板ビア列９２１ａおよび第２基板ビア列９２１ｂは、２以上の基板ビア列の外側位置（例えば、Ｘ軸マイナス側の位置）から内部中央位置（例えば、ソース集約部７０１、ドレイン集約部７０２およびゲート集約部７０３のいずれかの中央位置）を見たときに、各ビア列の不連続部９１１ａ、９１１ｂ同士が互いに重ならないように配置される。第１基板ビア列９２１ａおよび第２基板ビア列９２１ｂそれぞれの基板ビア９０１は、交互（ジグザグ状）に配置される。また、シールド配線層５０３の下の基板ビア９０１は、不連続かつ、多重に互い違いに配置されているとも言える。

【0098】

また、第１基板ビア列９２１ａおよび第２基板ビア列９２１ｂそれぞれの基板ビア９０１は、ビア列の並び方向（図７の例ではＸ軸方向）において一部が重なるように配置される。例えば、基板ビア９０１のＹ軸方向の長さは、不連続部９１１ａ、９１１ｂのＹ軸方向の長さより長くてもよい。

【0099】

第１半導体層ビア列９２２ａおよび第２半導体層ビア列９２２ｂは、２以上のビア列の外側位置（例えば、Ｘ軸マイナス側の位置）から内部中央位置（例えば、ソース集約部７０１、ドレイン集約部７０２およびゲート集約部７０３のいずれかの中央位置）を見たときに、各ビア列の不連続部９１２ａ、９１２ｂ同士が互いに重ならないように配置される。第１半導体層ビア列９２２ａおよび第２半導体層ビア列９２２ｂそれぞれの半導体層ビア９０２は、交互（ジグザグ状）に配置される。また、半導体層ビア９０２は、不連続かつ、多重に互い違いに配置されているとも言える。

【0100】

また、第１半導体層ビア列９２２ａおよび第２半導体層ビア列９２２ｂそれぞれの半導体層ビア９０２は、ビア列の並び方向（図７の例ではＸ軸方向）において一部が重なるように配置される。例えば、半導体層ビア９０２のＹ軸方向の長さは、不連続部９１２ａ、９１２ｂのＹ軸方向の長さより長くてもよい。

【0101】

また、例えば、シールドバンプ開口部８０４も同様に不連続かつ、多重に互い違いに配置されていてもよい。

【0102】

［４－２．効果など］
以上のように実施の形態４に係る電力増幅半導体装置４００は、平面視で、周囲が多重列に配置された基板ビア９０１により囲まれており、多重列に配置された基板ビア９０１の外側位置から内部中央位置を見たときに、各列の不連続部９１１ａ及び９１１ｂ（第１不連続部の一例）同士が互いに重ならないように多重列に含まれる基板ビア９０１が配置されている。

【0103】

これにより、シールド配線層５０３の下の基板ビア９０１が不連続かつ、多重に互い違いに配置されるので、不連続な基板ビア９０１の隙間からノイズが漏れ出る、または漏れ入ることを抑制する効果がある。

【0104】

また、平面視で、周囲は、多重列に配置された半導体層ビア９０２により囲まれており、多重列に配置された半導体層ビア９０２の外側位置から内部中央位置を見たときに、各列の不連続部９１２ａ及び９１２ｂ（第２不連続部の一例）同士が互いに重ならないように多重列に含まれる半導体層ビア９０２が配置されていてもよい。

【0105】

これにより、シールドバンプ開口部８０４が不連続かつ、多重で互い違いに配置されることで、不連続なシールドバンプ開口部８０４内部に配置されたバンプ金属の隙間からノイズが漏れ出る、またはノイズが漏れ入ることを抑制する効果がある。

【0106】

（実施の形態４の変形例）
次に、実施の形態４の変形例に係る電力増幅半導体装置について、図８Ａおよび図８Ｂを用いて説明する。図８Ａおよび図８Ｂは、実施の形態４の変形例に係る電力増幅半導体装置における基板ビアおよび半導体層ビアの配置例の各例を示す平面図である。

【0107】

図８Ａに示すように、基板ビア９０１ａの平面視形状（開口部輪郭の形状）は、屈曲した部分である１以上の屈曲部９０１ａ１を有する。このように、基板ビア９０１ａは、基板ビア列に含まれる基板ビア９０１ａの並び方向（図８Ａの例では、Ｙ軸方向）に対して平行な部分と、当該並び方向に対して屈曲する部分とを組み合わせて形成されてもよい。

【0108】

屈曲部９０１ａ１は、平面視において、平行な部分に対して交差する（例えば、直交する）方向であって、かつ、他の基板ビア列側に向かって屈曲する。例えば、第１基板ビア列９２１ａに含まれる基板ビア９０１ａの屈曲部９０１ａ１は、第２基板ビア列９２１ｂ側（図８Ａの例では、Ｘ軸プラス側）に向かって屈曲する。

【0109】

屈曲部９０１ａ１は、平行な部分の端部（例えば、両端）から他の基板ビア列側に向かって屈曲する。また、第１基板ビア列９２１ａに含まれる基板ビア９０１ａの屈曲部９０１ａ１と、第２基板ビア列９２１ｂに含まれる基板ビア９０１ａの屈曲部９０１ａ１とは、少なくとも一部が対向する。

【0110】

また、第１基板ビア列９２１ａに含まれる基板ビア９０１ａの平面視形状と、第２基板ビア列９２１ｂに含まれる基板ビア９０１ａの平面視形状とは、例えば、点対称な形状である。

【0111】

また、図８Ａに示すように、半導体層ビア９０２ａの平面視形状（開口部輪郭の形状）は、基板ビア９０１ａと同様、屈曲した部分である１以上の屈曲部９０２ａ１を有する。このように、半導体層ビア９０２ａは、半導体層ビア列に含まれる半導体層ビア９０２ａの並び方向（図８Ａの例では、Ｙ軸方向）に対して平行な部分と、当該並び方向に対して屈曲する部分とを組み合わせて形成されてもよい。

【0112】

屈曲部９０２ａ１は、平面視において、平行な部分に対して交差する方向であって、かつ、他の半導体層ビア列側に向かって屈曲する。例えば、第２半導体層ビア列９２２ｂに含まれる半導体層ビア９０２ａの屈曲部９０２ａ１は、第２半導体層ビア列９２２ｂ側（図８Ａの例では、Ｘ軸プラス側）に向かって屈曲する。

【0113】

屈曲部９０２ａ１は、平行な部分の端部（例えば、両端）から他の半導体層ビア列側に向かって屈曲する。また、第１半導体層ビア列９２２ａに含まれる半導体層ビア９０２ａの屈曲部９０２ａ１と、第２半導体層ビア列９２２ｂに含まれる半導体層ビア９０２ａの屈曲部９０２ａ１とは、少なくとも一部が対向する。

【0114】

また、第１半導体層ビア列９２２ａに含まれる半導体層ビア９０２ａの平面視形状と、第２半導体層ビア列９２２ｂに含まれる半導体層ビア９０２ａの平面視形状とは、例えば、点対称な形状である。

【0115】

また、基板ビア９０１ａと半導体層ビア９０２ａとは、対応する形状（屈曲部を有する形状）を有しており、平面視において、少なくとも一部が重なるように配置される。

【0116】

図８Ｂに示すように、基板ビア９０１ｂの平面視形状（開口部輪郭の形状）は、分岐した部分である１以上の分岐部９０１ｂ１を有する。このように、基板ビア９０１ｂは、基板ビア列に含まれる基板ビア９０１ｂの並び方向（図８Ｂの例では、Ｙ軸方向）に対して平行な部分と、当該平行な部分の両端から分岐するように突出する分岐部９０１ｂ１とを組み合わせて形成されてもよい。

【0117】

分岐部９０１ｂ１は、平面視において、平行な部分の端部（例えば、両端）からＹ字状に分岐する。また、第１基板ビア列９２１ａに含まれる基板ビア９０１ｂの分岐部９０１ｂ１と、第２基板ビア列９２１ｂに含まれる基板ビア９０１ｂの分岐部９０１ｂ１とは、少なくとも一部が対向する。

【0118】

また、図８Ｂに示すように、半導体層ビア９０２ｂの平面視形状（開口部輪郭の形状）は、基板ビア９０１ｂと同様、分岐した部分である１以上の分岐部９０２ｂ１を有する。このように、半導体層ビア９０２ｂは、半導体層ビア列に含まれる半導体層ビア９０２ｂの並び方向（図８Ａの例では、Ｙ軸方向）に対して平行な部分と、当該平行な部分の両端から分岐するように突出する分岐部９０２ｂ１とを組み合わせて形成されてもよい。

【0119】

分岐部９０２ｂ１は、平面視において、平行な部分の端部（例えば、両端）からＹ字状に突出する。また、第１半導体層ビア列９２２ａに含まれる半導体層ビア９０２ｂの分岐部９０２ｂ１と、第２半導体層ビア列９２２ｂに含まれる半導体層ビア９０２ｂの分岐部９０２ｂ１とは、少なくとも一部が対向する。

【0120】

以上のように、実施の形態４の変形例に係る電力増幅半導体装置は、平面視で、基板ビア９０１ａ、９０１ｂの開口部輪郭が、複数の屈曲部９０１ａ１または複数の分岐部９０１ｂ１を有してもよい。また、平面視で、半導体層ビア９０２ａ、９０２ｂの開口部輪郭が、複数の屈曲部９０２ａ１または複数の分岐部９０２ｂ１を有してもよい。

【0121】

これにより、屈曲パターンの組合せや、分岐パターンの組合せにより、ノイズが漏れ出る、またはノイズが漏れ入ることを抑制する効果を高めることができる。

【0122】

（実施の形態５）
［５－１．電力増幅半導体装置の構成］
次に、実施の形態５に係る電力増幅半導体装置について、図９および図１０を用いて説明する。図９は、実施の形態５に係る電力増幅半導体装置における基板ビア９０１およびシールドバンプ開口部８０４の配置例を示す平面図である。

【0123】

図９に示すように、実施の形態５に係る電力増幅半導体装置は、シールド配線層５０３（第２配線層５０２を含む）の下の基板ビア９０１が不連続かつ、多重に互い違いに配置され、かつ、シールドバンプ開口部８０４が不連続かつ、多重に互い違いに配置される。実施の形態５に係る電力増幅半導体装置は、実施の形態４に係る電力増幅半導体装置５００に加えて、第１基板ビア列９２１ａおよび第２基板ビア列９２１ｂそれぞれにおいて互い違い（ジグザグ状）に配置されるシールドバンプ開口部８０４を有する。

【0124】

第１基板ビア列９２１ａおよび第２基板ビア列９２１ｂのそれぞれにおいて、基板ビア９０１の配置間隔と、シールドバンプ開口部８０４の配置間隔とが異なる。そのため、平面視において、基板ビア９０１のみが配置される領域と、シールドバンプ開口部８０４のみが配置される領域と、基板ビア９０１およびシールドバンプ開口部８０４の両方が重なる領域とが混在する。

【0125】

このように、ドレイン集約部７０２およびゲート集約部７０３の何れか一方または両方の周囲を囲うシールド配線層５０３は、平面視で、端子層Ｌ２から基板１０１までの間にシールド配線層５０３が連続配置される第１領域Ｒ１と、シールド配線層５０３が連続配置されない第２領域Ｒ２とを有する。

【0126】

図１０は、図９の各切断線における、実施の形態５に係る電力増幅半導体装置の断面図である。図１０の（ａ）は、図９に示すＸａ－Ｘａ切断線で切断した、実施の形態５に係る電力増幅半導体装置の断面図であり、図１０の（ｂ）は、図９に示すＸｂ－Ｘｂ切断線で切断した、実施の形態５に係る電力増幅半導体装置の断面図であり、図１０の（ｃ）は、図９に示すＸｃ－Ｘｃ切断線で切断した、実施の形態５に係る電力増幅半導体装置の断面図である。

【0127】

図１０の（ａ）に示すように、Ｘａ－Ｘａ切断線の位置においては、２つの基板ビア列のそれぞれにおいて、端子層Ｌ２から基板１０１までの間にシールド配線層５０３（具体的には、第１配線層５０１および第２配線層５０２）が連続配置されており、かつ、２つの基板ビア列のそれぞれにおいて、シールドバンプ開口部８０４が形成されている。

【0128】

なお、連続配置されているとは、端子層Ｌ２から基板１０１までにわたって、ノイズを抑制するための金属層が形成されていることを意味する。また、連続配置されていないとは、端子層Ｌ２から基板１０１までの間の一部に、ノイズを抑制するための金属層が形成されていることを意味する。

【0129】

図１０の（ｂ）に示すように、Ｘｂ－Ｘｂ切断線の位置においては、２つの基板ビア列のそれぞれにおいて、端子層Ｌ２から基板１０１までの間にシールド配線層５０３（具体的には、第１配線層５０１および第２配線層５０２）が連続配置されており、かつ、２つの基板ビア列のうち一方の基板ビア列において、シールドバンプ開口部８０４が形成されている。

【0130】

図１０の（ｃ）に示すように、Ｘｃ－Ｘｃ切断線の位置においては、２つの基板ビア列のうち一方の基板ビア列において、端子層から基板１０１までの間にシールド配線層５０３（具体的には、第１配線層５０１および第２配線層５０２）が連続配置されており（図１０の（ｃ）に示す第１領域Ｒ１）、かつ、２つの基板ビア列のうち他方の基板ビア列において、端子層から基板１０１までの間のうち端子層（第５絶縁層２０５）のみにシールド配線層５０３（具体的には、第２配線層５０２）が配置されている（図１０の（ｃ）に示す第２領域Ｒ２）。また、シールドバンプ開口部８０４は、第２領域Ｒ２に形成されている。つまり、シールドバンプ開口部８０４は、シールド配線層５０３が連続配置されていない領域に形成されている。

【0131】

これにより、シールドバンプ開口部８０４により露出する第２配線層５０２の部分を平坦な面とすることができる。電力増幅半導体装置を、半田ボールなどを用いて実装基板にフリップチップ実装する場合に、半田ボールがビアの中に吸い込まれて半田不足になり導通不良となることを抑制することができる。

【0132】

なお、第１領域Ｒ１は、断面視において、シールド配線層５０３の下の基板ビア９０１、半導体層ビア９０２、および、シールドバンプ開口部８０４が連続的に接続された領域であり、第２領域Ｒ２は、断面視において、基板ビア９０１、半導体層ビア９０２、および、シールドバンプ開口部８０４が不連続な（例えば、基板ビア９０１、半導体層ビア９０２、および、シールドバンプ開口部８０４の全てが形成されていない）領域であるとも言える。実施の形態５に係る電力増幅半導体装置では、第１領域Ｒ１と第２領域Ｒ２とが混在するように配置されている。

【0133】

［５－２．効果など］
以上のように、実施の形態５に係る電力増幅半導体装置は、ドレイン集約部７０２、およびゲート集約部７０３の何れか一方または両方の周囲を囲うシールド配線層５０３が、平面視で、端子層Ｌ２から基板１０１までの間に、シールド配線層５０３が連続配置される領域（例えば、第１領域Ｒ１）と連続配置されない領域（例えば、第２領域Ｒ２）とを有する。

【0134】

これにより、断面視において、シールド配線層５０３の下の基板ビア９０１、半導体層ビア９０２、およびシールドバンプ開口部８０４が連続的に接続された領域と、不連続な領域とが混在するように配置されるので、シールド配線層５０３と、基板ビア９０１と、半導体層ビア９０２と、シールドバンプ開口部８０４内部に配置されたバンプ金属とによるノイズ影響の抑制効果と、ビアなどの配置上の設計自由度の調整を容易にする効果とを両立することができる。

【0135】

（実施の形態５の変形例１）
次に、実施の形態５の変形例１に係る電力増幅半導体装置について、図１１Ａ～図１１Ｄを用いて説明する。図１１Ａ～図１１Ｄは、実施の形態５の変形例１に係る電力増幅半導体装置における基板ビアおよびシールドバンプ開口部８０４の配置例の各例を示す平面図である。

【0136】

図１１Ａに示すように、シールドバンプ開口部８０４は、２以上の基板ビア列に含まれる複数の基板ビア９０１ａのそれぞれを含むように形成されてもよい。

【0137】

図１１Ｂに示すように、シールドバンプ開口部８０４は、２以上の基板ビア列に含まれる複数の基板ビア９０１ｂのそれぞれを含むように形成されてもよい。

【0138】

図１１Ｃに示すように、シールドバンプ開口部８０４は、複数の基板ビア９０１ａを含む２以上の基板ビア列と並んで配置されてもよい。シールドバンプ開口部８０４は、基板ビア列の延在方向（図１１Ｃの例では、Ｙ軸方向）と平行な方向に延在していてもよい。

【0139】

図１１Ｄに示すように、シールドバンプ開口部８０４は、複数の基板ビア９０１ｂを含む２以上の基板ビア列と並んで配置されてもよい。シールドバンプ開口部８０４は、基板ビア列の延在方向（図１１Ｄの例では、Ｙ軸方向）と平行な方向に延在していてもよい。

【0140】

図１１Ａおよび図１１Ｂに示すように、基板ビアとシールドバンプ開口部８０４とは平面視において重なるように配置されてもよいし、図１１Ｃおよび図１１Ｄに示すように、基板ビアとシールドバンプ開口部８０４とは平面視において重ならないように配置されてもよい。このような基板ビアおよびシールドバンプ開口部８０４の配置であっても、実施の形態５に係る電力増幅半導体装置と同様の効果を奏する。

【0141】

（実施の形態５の変形例２）
次に、実施の形態５の変形例２に係る電力増幅半導体装置について、図１２を用いて説明する。図１２は、実施の形態５の変形例２に係る電力増幅半導体装置の構成を示す図である。図１２の（ａ）は、実施の形態５の変形例２に係る電力増幅半導体装置における基板ビア９０１およびシールドバンプ開口部８０４の配置例を示す平面図である。図１２の（ｂ）は、図１２の（ａ）のＸＩＩｂ－ＸＩＩｂ切断線で切断した、実施の形態５の変形例２に係る電力増幅半導体装置の断面図である。

【0142】

図１２に示すように、実施の形態５の変形例２に係る電力増幅半導体装置では、平面視において、シールド配線層５０３（第１配線層５０１および第２配線層５０２）の下の基板ビア９０１および半導体層ビア９０２に対して、シールドバンプ開口部８０４が重複しないように配置されている。

【0143】

実施の形態５の変形例２に係る電力増幅半導体装置では、基板ビア９０１および半導体層ビア９０２が並んで配置されるビア列と、シールドバンプ開口部８０４が並んで配置されるバンプ列とが、互いに異なっている。また、ビア列およびバンプ列のそれぞれは、１以上配置され、本変形例では、それぞれ２つ配置されるが、数は特に限定されない。また、２つのビア列に含まれる基板ビア９０１および半導体層ビア９０２は、交互（ジグザグ状）に配置されており、２つのバンプ列に含まれるシールドバンプ開口部８０４は、交互（ジグザグ状）に配置されている。

【0144】

図１２の（ａ）に示すＹ軸方向のどの位置からビア列およびバンプ列の並び方向（図１２の例ではＸ軸方向）を見ても、少なくとも１つの基板ビア９０１および半導体層ビア９０２と、少なくとも１つのシールドバンプ開口部８０４とが配置されている。

【0145】

これにより、平面視において、シールド配線層５０３の下の基板ビア９０１および半導体層ビア９０２に対して、シールドバンプ開口部８０４が重複しないように配置されるので、シールドバンプ開口部８０４周辺の第２配線層５０２の表面形状を平坦にすることができ、後工程でのバンププロセス条件を簡易なものにすることができる。

【0146】

（実施の形態５の変形例３）
次に、実施の形態５の変形例３に係る電力増幅半導体装置について、図１３を用いて説明する。図１３は、実施の形態５の変形例３に係る電力増幅半導体装置の構成を示す図である。図１３の（ａ）は、実施の形態５の変形例３に係る電力増幅半導体装置における基板ビア９０１およびシールドバンプ開口部８０４の配置例を示す平面図である。図１３の（ｂ）は、図１３の（ａ）のＸＩＩＩｂ－ＸＩＩＩｂ切断線で切断した、実施の形態５の変形例３に係る電力増幅半導体装置の断面図である。図１３の（ｃ）は、図１３の（ａ）のＸＩＩＩｃ－ＸＩＩＩｃ切断線で切断した、実施の形態５の変形例３に係る電力増幅半導体装置の断面図である。図１３の（ｂ）は、シールドバンプ開口部８０４が配置された位置の断面図であり、図１３の（ｃ）は、基板ビア９０１が配置された位置の断面図である。

【0147】

図１３に示すように、基板ビア９０１およびシールドバンプ開口部８０４は、平面視において、一直線状に交互に配置されてもよい。この場合、基板ビア９０１およびシールドバンプ開口部８０４は、平面視において、互いに重ならないように配置される。

【0148】

これにより、基板ビア列が１列のみ設けられる構成においても、シールドバンプ開口部８０４周辺の第２配線層５０２の表面形状を平坦にすることができ、後工程でのバンププロセス条件を簡易なものにすることができる。

【0149】

（実施の形態５の変形例４）
次に、実施の形態５の変形例４に係る電力増幅半導体装置について、図１４を用いて説明する。図１４は、実施の形態５の変形例４に係る電力増幅半導体装置の構成を示す図である。図１４の（ａ）は、実施の形態５の変形例４に係る電力増幅半導体装置における基板ビア９０１およびシールドバンプ開口部８０４の配置例を示す平面図である。図１４の（ｂ）は、図１３の（ａ）のＸＩＶｂ－ＸＩＶｂ切断線で切断した、実施の形態５の変形例４に係る電力増幅半導体装置の断面図である。

【0150】

図１４に示すように、本変形例に係る電力増幅半導体装置は、平面視において、基板ビア９０１およびシールドバンプ開口部８０４が一直線状に交互に配置された列を、当該列の延在方向（図１４の例ではＹ軸方向）と直交する方向（図１４の例ではＸ軸方向）に複数有する。この場合、複数の基板ビア９０１および複数のシールドバンプ開口部８０４のそれぞれは、平面視において、互いに重ならないように配置される。

【0151】

また、本変形例に係る電力増幅半導体装置は、シールド配線層５０３（第２配線層５０２）に接続されたシールドパッド７０４ａを有する。シールドパッド７０４ａは、第２配線層５０２のうちシールドバンプ開口部８０４により露出する部分である。シールドパッド７０４ａは、シールドパッド７０４ａのパッド領域（図１４の（ａ）に示すシールドバンプ開口部８０４の領域）が、基板ビア９０１の開口領域（図１４の（ａ）に示す基板ビア９０１の矩形領域）と重複しないように設けられている。

【0152】

以上のように、実施の形態５の変形例４に係る電力増幅半導体装置は、シールド配線層５０３に接続されたシールドパッド７０４ａを有し、平面視で、シールドパッド７０４ａのパッド領域は、基板ビア９０１の開口領域と重ならない。例えば、パッド領域は、平面視で、開口領域と重ならない位置に配置される。

【0153】

これにより、基板ビア９０１およびシールドバンプ開口部８０４が一直線状に交互に配置された列が複数列設けられる構成においても、シールドバンプ開口部８０４周辺の第２配線層５０２の表面形状を平坦にすることができ、後工程でのバンププロセス条件を簡易なものにすることができる。

【0154】

（実施の形態５の変形例５）
次に、実施の形態５の変形例５に係る電力増幅半導体装置について、図１５を用いて説明する。図１５は、実施の形態５の変形例５に係る電力増幅半導体装置の構成を示す図である。図１５の（ａ）は、実施の形態５の変形例５に係る電力増幅半導体装置における基板ビア９０１およびシールドバンプ開口部８０４の配置例を示す平面図である。図１５の（ｂ）は、図１５の（ａ）のＸＶｂ－ＸＶｂ切断線で切断した、実施の形態５の変形例５に係る電力増幅半導体装置の断面図である。

【0155】

図１５に示すように、シールド配線層５０３が第１配線層５０１および第２配線層５０２の複数の層で構成されている場合、平面視において、上層の第２配線層５０２と、下層の第１配線層５０１との幅が異なるように配置されていてもよい。例えば、シールド配線層５０３は、接続層Ｌ１に設けられた第１シールド配線層（例えば、第１配線層５０１）と、端子層Ｌ２に設けられた第２シールド配線層（例えば、第２配線層５０２）とを含む。第１シールド配線層と第２シールド配線層とは、例えば、第４絶縁層２０４内で接続されている。

【0156】

第２配線層５０２は、第１配線層５０１のうち平面視において基板ビア９０１および半導体層ビア９０２が配置されていない部分、つまり第１配線層５０１においてＺ軸プラス側の表面が平坦である部分に配置される。

【0157】

平面視で、第１シールド配線層と第２シールド配線層とは、ドレイン集約部７０２およびゲート集約部７０３の何れか一方または両方の周囲を囲う配線幅が異なっている。第１シールド配線層の配線の配線幅Ｗ１は、第２シールド配線層の配線の配線幅Ｗ２より大きい。

【0158】

また、本変形例では、基板ビア９０１および半導体層ビア９０２と、第２配線層５０２とは、平面視において、互いに重ならないように配置されている。

【0159】

以上のように、実施の形態５の変形例５に係る電力増幅半導体装置のシールド配線層５０３は、接続層Ｌ１に設けられた第１シールド配線層と、端子層Ｌ２に設けられた第２シールド配線層とを含み、平面視で、第１シールド配線層と第２シールド配線層とは、ドレイン集約部７０２、およびゲート集約部７０３の何れか一方または両方の周囲を囲う部分において、互いに配線幅（配線幅Ｗ１、Ｗ２）が異なってもよい。

【0160】

これにより、シールド配線層５０３が第１配線層５０１および第２配線層５０２を含む複数の層で構成されている場合、平面視において、上層の第２配線層５０２と、下層の第１配線層５０１との幅が異なるように配置されるので、基板ビア９０１および半導体層ビア９０２に対する、シールドバンプ開口部８０４の位置関係の設計自由度を向上させることができる。

【0161】

（実施の形態６）
［６－１．電力増幅半導体装置の構成］
次に、実施の形態６に係る電力増幅半導体装置について、図１６を用いて説明する。図１６は、実施の形態６に係る電力増幅半導体装置４００の構成を示す平面図である。図１６は平面図であるが、ソース電極３０１、ドレイン電極３０２、ゲート電極３０３およびフィールドプレート電極３０４などのフィンガー電極、フィンガー電極を集約するバスバー電極などを実線で図示している。図１６を用いて、各フィンガー電極と、当該フィンガー電極に対応するパッドとの接続形態について説明する。

【0162】

図１６に示すように、ソース電極３０１は、接続部Ｃ１を介してソースパッド７０１ａ（例えば、図１等を参照）領域に形成されたソース集約部７０１に接続される。ソースパッド７０１ａは、ソース電極３０１の直上に形成される。また、フィールドプレート電極３０４も、接続部Ｃ２を介してソース集約部７０１に接続される。

【0163】

集約電極部７１２ａ（バスバー電極）は、複数のドレイン電極３０２の並び方向（Ｘ軸方向）に延在し、複数のドレイン電極３０２と電気的に接続される。集約電極部７１２ａは、ドランジスタ近傍の１以上の接続部Ｃ３を介して、集約配線（例えば、３本の集約配線）によりドレイン集約部７０２と接続される。集約電極部７１２ａは、平面視において、ドランジスタの近傍に配置される。

【0164】

つまり、ドレイン電極３０２と集約電極部７１２ａとの接続、および、集約電極部７１２ａの位置は、トランジスタ近傍であり、集約電極部７１２ａとドレインパッド７０２ａ（図１６に示す「Ｄ」の部分）とは、ドレインパッド７０２ａ領域において接続されている。

【0165】

集約電極部７１３ａは、複数のゲート電極３０３の並び方向（Ｘ軸方向）に延在し、複数のゲート電極３０３と電気的に接続される。集約電極部７１３ａは、複数のゲート電極３０３を集約し、ドランジスタ近傍の１以上の接続部Ｃ４を介してゲート集約部７０３に接続される。集約電極部７１３ａは、平面視において、ドランジスタの近傍に配置される。また、集約電極部７１３ａとゲート集約部７０３とは、集約配線（例えば、１本の集約配線）により接続される。

【0166】

つまり、ゲート電極３０３と集約電極部７１３ａとの接続、および、集約電極部７１３ａの位置は、トランジスタ近傍であり、集約電極部７１３ａとゲートパッド７０３ａ（図１６に示す「Ｇ」の部分）とは、ゲートパッド７０３ａ領域において接続されている。

【0167】

（実施の形態６の変形例）
次に、実施の形態６の変形例に係る電力増幅半導体装置における、各フィンガー電極と、当該フィンガー電極に対応するパッドとの接続形態の他の例について、図１７～図１９を用いて説明する。図１７～図１９は、実施の形態６の変形例に係る電力増幅半導体装置の構成の各例を示す平面図である。図１７では、１層目配線（例えば、図１６等に示す第２配線層５０２に相当）を斜線ありで図示しており、２層目配線（例えば、図１６等に示す第１配線層５０１に相当）を斜線なしで図示している。なお、ソース電極３０１の接続については実施の形態６と同様であるので、説明を省略する。

【0168】

図１７に示すように、電力増幅半導体装置４００ａでは、接続部Ｃ３がソースパッド７０１ａ（例えば、図１等を参照）領域に配置されており、ドレイン電極３０２と集約配線７０２ｂとが接続部Ｃ３を介してドレイン電極３０２の直上で接続される。また、ドレイン電極３０２は、集約配線７０２ｂを介してドレインパッド７０２ａ（例えば、図１等を参照）領域において集約される。

【0169】

また、電力増幅半導体装置４００ａでは、接続部Ｃ４がソースパッド７０１ａ領域に配置されており、ゲート電極３０３と集約配線７０３ｂとがゲート電極３０３の直上で接続部Ｃ４を介して接続される。また、ゲート電極３０３は、集約配線７０３ｂを介してゲートパッド７０３ａ（例えば、図１等を参照）領域において集約される。

【0170】

図１８は、実施の形態６の変形例に係る電力増幅半導体装置４００ｂの構成を示す平面図である。

【0171】

図１８に示すように、電力増幅半導体装置４００ｂでは、接続部Ｃ３がトランジスタ近傍に配置されており、ドレイン電極３０２と集約配線７０２ｂとがトランジスタ近傍で接続される。また、ドレイン電極３０２は、集約配線７０２ｂを介してドレインパッド７０２ａ領域（ドレイン集約部７０２）において集約される。

【0172】

また、電力増幅半導体装置４００ｂでは、複数のゲート電極３０３の並び方向（Ｘ軸方向）に延在し、複数のゲート電極３０３と電気的に接続される集約電極部７１３ａに接続部Ｃ４が配置されており、ゲート電極３０３と集約電極部７１３ａとがトランジスタ近傍で接続される。また、ゲート電極３０３は、接続部Ｃ４を介して集約電極部７１３ａ（つまり、トランジスタ近傍）において集約される。また、集約電極部７１３ａは、集約配線７０３ｂを介してゲート集約部７０３と接続される。

【0173】

図１９は、実施の形態６の変形例に係る電力増幅半導体装置４００ｃの構成を示す平面図である。

【0174】

図１９に示すように、ドレイン電極３０２とドレインパッド７０２ａ（例えば、図１等を参照）との接続は、図１６に示す電力増幅半導体装置４００と同様であり、ゲート電極３０３とゲートパッド７０３ａ（例えば、図１等を参照）との接続は、図１８に示す電力増幅半導体装置４００ｂと同様であってもよい。

【0175】

このように、各フィンガー電極と、当該フィンガー電極に対応するパッドとの接続形態については、種々の方法、および、その組み合わせがあり、適宜決定されるとよい。

【0176】

（製造方法）
次に、上記の電力増幅半導体装置の製造方法について、図２０Ａ～図２０Ｄを用いて説明する。以下では、一例として、実施の形態１に係る電力増幅半導体装置１００の製造方法を説明する。図２０Ａ～図２０Ｄは、実施の形態１に係る電力増幅半導体装置１００の製造方法を説明するための各断面図である。なお、実施の形態１に係る電力増幅半導体装置１００以外の電力増幅半導体装置についても、製造方法は実施の形態１と同じであるため、説明を省略する。

【0177】

図２０Ａの（ａ）に示すように、Ｓｉからなる基板１０１上に、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、厚さが数μｍ（例えば、２μｍ）でＡｌＮ、ＧａＮおよびＡｌＧａＮを含む積層構造からなり、ＡｌＧａＮとＧａＮのヘテロ界面付近に二次元電子ガス層を有する、半導体エピタキシャル層１０２を成長させる。さらに、後述するトランジスタ形成領域となる活性領域４０１、および、非活性領域４０２の形成として、非活性領域４０２は、ＦおよびＢＦ２によるイオン注入によって、半導体エピタキシャル層１０２中の二次元電子を不活性化させることで形成される。

【0178】

次に、図２０Ａの（ｂ）に示すように、半導体エピタキシャル層１０２の上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）による膜厚３０ｎｍ程度のＳｉＮからなる第１絶縁層２０１と、第１絶縁層２０１を開口して、フォトレジストによりパターニングされたＴｉとＡｌとを蒸着法により２０ｎｍ、２００ｎｍと順次積層し、リフトオフによるパターニングをした後、熱処理により合金化処理されたことで、半導体エピタキシャル層１０２中の二次元電子ガスとオーミック接続する、ソース電極３０１とドレイン電極３０２とを、活性領域４０１内に形成する。

【0179】

次に、図２０Ａの（ｃ）に示すように、第１絶縁層２０１を開口し、フォトレジストによりパターニングされたＮｉとＡｕとを蒸着法により５０ｎｍ、５００ｎｍと順次積層し、リフトオフによりパターニングされ、半導体エピタキシャル層１０２中の二次元電子ガスとショットキー接続するゲート電極３０３を、活性領域４０１内のソース電極３０１とドレイン電極３０２との間に形成する。

【0180】

次に、図２０Ｂの（ａ）に示すように、ソース電極３０１、ドレイン電極３０２およびゲート電極３０３の上に、ＣＶＤによりＳｉＮからなる膜厚１５０ｎｍ程度の第２絶縁層２０２を形成し、ゲート電極３０３のソース側ゲート電極端よりドレイン側に、ゲート電極３０３を覆うようにフォトレジストによりパターニングされたＴｉとＡｌとを蒸着法により５０ｎｍ、５００ｎｍと順次積層し、リフトオフによりパターニングされたフィールドプレート電極３０４を形成する。

【0181】

次に、図２０Ｂの（ｂ）に示すように、フィールドプレート電極３０４の上に、ＣＶＤによりＳｉＮからなる膜厚３００ｎｍ程度の第３絶縁層２０３を形成し、ソース電極３０１、ドレイン電極３０２、ゲート電極３０３および、フィールドプレート電極３０４の一部を露出させる電極－配線間開口接続部６０１を形成する。また、非活性領域４０２で後に半導体層ビア９０２、基板ビア９０１が形成される領域には、半導体エピタキシャル層１０２を一部露出させるビア－配線間開口接続部６０３を形成する。

【0182】

次に、図２０Ｂの（ｃ）に示すように、ビア－配線間開口接続部６０３の内側に、半導体エピタキシャル層１０２を開口し、基板１０１を露出させる、半導体層ビア９０２をドライエッチにて形成する。

【0183】

次に、図２０Ｃの（ａ）に示すように、半導体層ビア９０２の内側に、基板１０１を１５０μｍ程度ドライエッチで掘り込み、基板ビア９０１を形成する。

【0184】

次に、図２０Ｃの（ｂ）に示すように、スパッタ法によりＴｉ、Ａｌを１００ｎｍ程度、２μｍ程度とスパッタ法により順次堆積させ、フォトレジストによるパターニングおよびドライエッチにより、第１配線層５０１を形成する。

【0185】

次に、図２０Ｃの（ｃ）に示すように、ＣＶＤ法によりＳｉＯ_２からなる膜厚１μｍ程度の第４絶縁層２０４を形成し、第１配線層５０１の一部を露出させる配線－配線間開口接続部６０２をドライエッチにより形成した後、Ｔｉ、Ａｌを１００ｎｍ、４μｍとスパッタ法により順次堆積させ、フォトレジストによるパターニングにより、第２配線層５０２を形成する。また、基板ビア９０１と半導体層ビア９０２とが形成された領域には、第１配線層５０１と第２配線層５０２とを含むシールド配線層５０３が形成される。また、図２０Ｃの（ｃ）には図示していないが、第１配線層５０１と第２配線層５０２とから、ソース集約部７０１と、ドレイン集約部７０２と、ゲート集約部７０３とが形成される。

【0186】

次に、図２０Ｄの（ａ）に示すように、ＣＶＤ法とスピンコートとにより、膜厚８００ｎｍ程度のＳｉＮとポリイミドとに代表される感光性有機樹脂膜を用いて、第５絶縁層２０５を形成し、第５絶縁層２０５を開口して第２配線層５０２が露出する各種バンプ開口部を形成する。シールド配線層５０３（例えば、第１配線層５０１および第２配線層５０２）上にはシールドバンプ開口部８０４が形成される。

【0187】

また、ソース集約部７０１を開口するソースバンプ開口部８０１と、ドレイン集約部７０２を開口するドレインバンプ開口部８０２（図１参照）と、ゲート集約部７０３を開口するゲートバンプ開口部８０３（図１参照）とが形成される。

【0188】

次に、図２０Ｄの（ｂ）に示すように、基板１０１の裏面側に対して研削および研磨を実施した後、ＴｉとＮｉとＡｕとが積層された裏面電極１０３が形成される。これにより、電力増幅半導体装置１００が作製される。

【0189】

なお、上記では、基板ビア９０１を形成するためのドライエッチと、半導体層ビア９０２形成するためのドライエッチとが、基板１０１の同一面側から行われる例について説明したが、反対の面側から行われてもよい。例えば、基板ビア９０１を形成するためのドライエッチは、基板１０１のＺ軸プラス側（裏面側）から行われ、半導体層ビア９０２形成するためのドライエッチは、基板１０１のＺ軸マイナス側（表面側）から行われてもよい。また、スパッタ法などによる金属材料の堆積についても、同様である。これにより、平面視において基板ビア９０１と半導体層ビア９０２とが重ならない位置に設けられる構成の電力増幅半導体装置を製造可能となる。

【0190】

（バンプ金属によるノイズ抑制の説明）
バンプ金属によるノイズ抑制について、図２１を参照しながら説明する。図２１は、各実施の形態に係る電力増幅半導体装置が実装された実装基板を示す断面図である。図２１では、一例として、実施の形態３の変形例に係る電力増幅半導体装置４００が実装基板１０００にバンプ金属１１００を介して実装された状態を示しているが、他の実施の形態または変形例に係る電力増幅半導体装置においても同様のことが言える。また、図２１では、バンプ金属１１００により抑制されるノイズのみを矢印で示している。実線の矢印は、ドレイン集約部７０２から放射されるノイズを示しており、破線の矢印は、ゲート集約部７０３に入射するノイズを示している。

【0191】

図２１に示すように、電力増幅半導体装置４００は、各パッドの面を下向き（Ｚ軸プラス向き）にして実装基板１０００等に実装する、いわゆるフェースダウン（ｆａｃｅ ｄｏｗｎ）実装により実装基板１０００に実装される。また、電力増幅半導体装置４００を実装基板１０００に実装する実装方法は特に限定されず、例えばボールグリッドアレイ（ＢＧＡ）またはランドグリッドアレイ（ＬＧＡ）などであってもよい。

【0192】

ソースパッド７０１ａ、ドレインパッド７０２ａ、ゲートパッド７０３ａおよびシールドパッド７０４ａのそれぞれは、バンプ金属１１００により実装基板１０００と接続されている。シールドパッド７０４ａに配置されるバンプ金属１１００は、例えば、実装基板１０００上のＧＮＤパターンと接続されてもよい。

【0193】

上記でも説明したように、シールドパッド７０４ａは、平面視において、ドレイン集約部７０２およびゲート集約部７０３のそれぞれを囲むように形成されている。そのため、シールドパッド７０４ａに配置されるバンプ金属１１００も平面視において、ドレイン集約部７０２およびゲート集約部７０３のそれぞれを囲むように配置される。

【0194】

これにより、ドレイン集約部７０２から放射されるノイズがドレイン集約部７０２の周囲のバンプ金属１１００により遮られるので、電力増幅半導体装置１００の外部の部品へのノイズ放射を抑制することができる。また、外部の部品またはドレイン集約部７０２から放射されたノイズがゲート集約部７０３の周囲のバンプ金属１１００により遮られるので、外部の部品またはドレイン集約部７０２からのノイズがゲート集約部７０３へ入射することを抑制することができる。

【0195】

このように、バンプ金属１１００は、ノイズに対するシールド（電磁シールド）として機能する。

【0196】

（その他の実施の形態）
以上、本開示の１つまたは複数の態様に係る電力増幅半導体装置について、各実施の形態等に基づいて説明したが、本開示は、この各実施の形態等に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の１つまたは複数の態様の範囲内に含まれてもよい。

【0197】

例えば、上記の各実施の形態では、電力増幅半導体装置は、第１配線層および第２配線層の２つの配線層を備える例について説明したが、これに限定されず、１層の配線層を備える構成であってもよい。１層の配線層とは、１回の成膜工程により形成される層である。この場合、１層の配線層のうち第１絶縁層～第３絶縁層に形成される部分が接続層を構成し、１層の配線層のうち第４絶縁層に形成される部分が端子層を構成する。接続層は、ソース電極、ドレイン電極およびゲート電極と、それらの電極と端子層の電極とを接続する配線とを含む。このように、本開示は、１層の配線層を備える電力増幅半導体装置に適用可能である。

【0198】

また、例えば、上記の各実施の形態では、基板ビアと半導体層ビアとが平面視で重なる位置に配置される例について説明したがこれに限定されず、基板ビアと半導体層ビアとが平面視で重ならない位置に配置されていてもよい。

【産業上の利用可能性】

【0199】

本開示に係る電力増幅半導体装置は、ノイズの発生および外部ノイズからの影響の抑制にすぐれているため、ノイズが発生しやすく、外部ノイズの影響を回避したい、通信用増幅器に有用である。

【符号の説明】

【0200】

１００、２００、３００、４００、４００ａ、４００ｂ、４００ｃ、５００ 電力増幅半導体装置
１０１ 基板
１０２ 半導体エピタキシャル層（半導体層）
１０３ 裏面電極
２０１ 第１絶縁層
２０２ 第２絶縁層
２０３ 第３絶縁層
２０４ 第４絶縁層
２０５ 第５絶縁層
３０１ ソース電極
３０２ ドレイン電極
３０３ ゲート電極
３０４ フィールドプレート電極
４０１ 活性領域
４０２ 非活性領域
５０１ 第１配線層
５０２ 第２配線層
５０３ シールド配線層
６０１ 電極－配線間開口接続部
６０２ 配線－配線間開口接続部
６０３ ビア－配線間開口接続部
７０１ ソース集約部
７０１ａ ソースパッド
７０２ ドレイン集約部
７０２ａ ドレインパッド
７０２ｂ、７０３ｂ 集約配線
７０３ ゲート集約部
７０３ａ ゲートパッド
７０４ａ シールドパッド
７１２ａ、７１３ａ 集約電極部
８０１ ソースバンプ開口部
８０２ ドレインバンプ開口部
８０３ ゲートバンプ開口部
８０４ シールドバンプ開口部
９０１、９０１ａ、９０１ｂ 基板ビア
９０１ａ１、９０２ａ１ 屈曲部
９０１ｂ１、９０２ｂ１ 分岐部
９０２、９０２ａ、９０２ｂ 半導体層ビア
９１１、９１１ａ、９１１ｂ、９１２、９１２ａ、９１２ｂ 不連続部
９２１ａ 第１基板ビア列
９２１ｂ 第２基板ビア列
９２２ａ 第１半導体層ビア列
９２２ｂ 第２半導体層ビア列
１０００ 実装基板
１１００ バンプ金属
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｌ１ 接続層
Ｌ２ 端子層
Ｒ１ 第１領域
Ｒ２ 第２領域
Ｗ１、Ｗ２ 配線幅

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図11D】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20A】

【図20B】

【図20C】

【図20D】

【図21】