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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-28
(45)【発行日】2024-11-06
(54)【発明の名称】整流回路、並びに、それを用いる半導体装置および電源装置
(51)【国際特許分類】
H02M 7/12 20060101AFI20241029BHJP
【ＦＩ】
H02M7/12 X
【請求項の数】
12
(21)【出願番号】P 2021140860
(22)【出願日】2021-08-31
(65)【公開番号】P2023034562
(43)【公開日】2023-03-13
【審査請求日】2024-01-30
(73)【特許権者】
【識別番号】000233273
【氏名又は名称】ミネベアパワーデバイス株式会社
(74)【代理人】
【識別番号】110000350
【氏名又は名称】ポレール弁理士法人
(72)【発明者】
【氏名】三輪 明寛
(72)【発明者】
【氏名】庄司 浩幸
(72)【発明者】
【氏名】坂野 順一
(72)【発明者】
【氏名】内海 智之
(72)【発明者】
【氏名】樋口 孝裕
【審査官】上野 力
(56)【参考文献】
【文献】特開２０２１－６８８１２（ＪＰ，Ａ）
【文献】特開２０１９－１２９６５６（ＪＰ，Ａ）
【文献】特開平１１－１４６６４０（ＪＰ，Ａ）
【文献】特開２０１１－１５１７８８（ＪＰ，Ａ）
【文献】特開２００８－２１１７０３（ＪＰ，Ａ）
【文献】国際公開第２０１０／４７３８（ＷＯ，Ａ１）
【文献】特開２００９－１９４７９１（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ７／１２
(57)【特許請求の範囲】
【請求項1】
電流を一方向に流す整流回路において、エンハンスメント型の第１のＭＯＳＦＥＴと、
前記第１のＭＯＳＦＥＴに直列に接続され、前記第１のＭＯＳＦＥＴよりも低耐圧のエンハンスメント型の第２のＭＯＳＦＥＴと、
前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとを共に整流動作させる制御回路と、
前記制御回路に電源を供給し、前記第２のＭＯＳＦＥＴにおけるドレイン－ソース間電圧によって充電されるコンデンサと、
を備えることを特徴とする整流回路。
【請求項2】
請求項１に記載の整流回路において、前記制御回路は、
前記第２のＭＯＳＦＥＴにおける前記ドレイン－ソース間電圧に基づいて前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとを共にオン・オフすることにより、前記第１のＭＯＳＦＥＴと前記第２のＭＯＳＦＥＴとを共に整流動作させることを特徴とする整流回路。
【請求項3】
請求項１に記載の整流回路において、前記制御回路は、
前記第２のＭＯＳＦＥＴにおける前記ドレイン－ソース間電圧に応じて、出力レベルを切り換える比較器と、
前記比較器の前記出力レベルに応じて、前記第１のＭＯＳＦＥＴおよび前記第２のＭＯＳＦＥＴの各ゲートへ共通のゲート信号を出力するゲートドライバと、
を有することを特徴とする整流回路。
【請求項4】
請求項３に記載の整流回路において、前記第２のＭＯＳＦＥＴのドレインおよびソースが、前記比較器の入力に接続されることを特徴とする整流回路。
【請求項5】
請求項４に記載の整流回路において、前記第２のＭＯＳＦＥＴにおける前記ドレイン－ソース間電圧が前記比較器の差動入力電圧以下であることを特徴とする整流回路。
【請求項6】
請求項１に記載の整流回路おいて、前記第１のＭＯＳＦＥＴのゲート－ソース間の耐圧が、前記第２のＭＯＳＦＥＴがオフのときにおける前記第２のＭＯＳＦＥＴの前記ドレイン－ソース間電圧よりも大きいことを特徴とする整流回路。
【請求項7】
請求項１に記載の整流回路おいて、前記第２のＭＯＳＦＥＴのドレインとゲートとの間にツェナーダイオードが接続されることを特徴とする整流回路。
【請求項8】
請求項１に記載の整流回路おいて、さらに、前記第１のＭＯＳＦＥＴと並列に接続される第１の抵抗と、
前記第２のＭＯＳＦＥＴと並列に接続される第２の抵抗と、
を備えることを特徴とする整流回路。
【請求項9】
請求項３に記載の整流回路において、前記比較器は、値が異なる第１の閾値および第２の閾値と、前記第２のＭＯＳＦＥＴにおける前記ドレイン－ソース間電圧とを比較することを特徴とする整流回路。
【請求項10】
整流回路と、前記整流回路を内蔵する半導体パッケージと、
を備える半導体装置において、
前記整流回路が、請求項１から９の何れかに記載される整流回路であることを特徴とする半導体装置。
【請求項11】
複数の整流回路から構成されるブリッジ整流回路と、前記ブリッジ整流回路を内蔵する半導体パッケージと、
を備える半導体装置において、
前記複数の整流回路の各々が、請求項１から９の何れかに記載される整流回路であることを特徴とする半導体装置。
【請求項12】
整流回路部を有する電源装置において、前記整流回路部が、請求項１から９の何れかに記載される整流回路を備えることを特徴とする電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、整流回路、並びに整流回路を用いる半導体装置および電源装置に関する。
【背景技術】
【0002】
電源装置に用いられ、交流を直流に変換する整流回路としては、ダイオード整流回路や、ＭＯＳＦＥＴを用いる同期整流回路が使用されている。同期整流回路は、ＭＯＳＦＥＴがダイオードのような内蔵ポテンシャルを有さず０Ｖから順方向電流が立ち上がるため、電力損失が低い。したがって、フロントエンド電源などのように低損失化を要する電源装置においては、同期整流回路が用いられている。
【0003】
同期整流回路に関する従来技術として、特許文献１および特許文献２に記載される技術が知られている。
【0004】
特許文献１に記載の技術では、オルタネータに用いられる低損失な整流回路として、制御回路とＭＯＳＦＥＴが１つのパッケージに搭載される。この整流回路は、ダイオードのように、電流を一方向に流す機能（整流機能）を有する２端子の半導体装置として動作する。
【0005】
特許文献１に記載の技術による整流回路は、比較器およびゲートドライバを有する制御回路と、制御回路に電源を供給するコンデンサと、ＭＯＳＦＥＴとから構成されている。制御回路は、比較器によって検出されるＭＯＳＦＥＴのドレイン－ソース間電圧に応じて、ゲートドライバによってＭＯＳＦＥＴをオン・オフする。コンデンサは、ＭＯＳＦＥＴがオフしているときに、ＭＯＳＦＥＴのドレイン－ソース間電圧によって充電される。
【0006】
特許文献２に記載の技術では、アノード（Ａ）とカソード（Ｋ）の間に、ノーマリオフのエンハンスメント型の低耐圧トランジスタＱ１と、ノーマリオンのデプレッション型の高耐圧トランジスタＱ２とが直列接続される。低耐圧トランジスタＱ１が、比較器の出力によってオン・オフされる。比較器は、アノードに接続されるＱ１のソース電圧と、Ｑ２とともにカソードに接続されるデプレッション型の高耐圧トランジスタＱ３のソース電圧を入力とする。比較器の電源となるコンデンサは、高耐圧トランジスタＱ３を介して、アノード・カソード間に接続され、Ｑ１のオフ時に、アノード・カソード間電圧によって充電される。
【0007】
特許文献２に記載の技術による整流回路は、ダイオードのように、アノードおよびカソードを備える整流素子として動作する。
【先行技術文献】
【特許文献】
【0008】
【文献】特開２０１５－１１６０５３号公報
【文献】特開２０１１－１５１７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【0009】
特許文献１の技術では、整流回路を高耐圧化するために高耐圧ＭＯＳＦＥＴを用いると、制御回路やコンデンサも高電圧化を必要とする。また、半導体スイッチング素子を用いて、比較器への入力電圧やコンデンサの充電電圧を、比較器やコンデンサの電圧レベルに制御する手段を用いる場合には、高耐圧の半導体スイッチング素子が必要となる。したがって、整流回路を高耐圧化すると、整流回路の電力損失が増大する。
【0010】
特許文献２の技術では、低耐圧トランジスタＱ１と、高耐圧トランジスタＱ２とが直列接続されることにより、整流回路を高耐圧化することができる。しかしながら、比較器への入力電圧やコンデンサの充電電圧を制御するために高耐圧トランジスタＱ３が用いられるので、整流回路の電力損失が増大する。
【0011】
そこで、本発明は、電力損失の増大を抑制しながら高耐圧化することができる整流回路、並びに、この整流回路を用いる半導体装置および電源装置を提供する。
【課題を解決するための手段】
【0012】
上記課題を解決するために、本発明による整流回路は、電流を一方向に流すものであって、エンハンスメント型の第１のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴに直列に接続され、第１のＭＯＳＦＥＴよりも低耐圧のエンハンスメント型の第２のＭＯＳＦＥＴと、第１のＭＯＳＦＥＴと第２のＭＯＳＦＥＴとを共に整流動作させる制御回路と、制御回路に電源を供給し、第２のＭＯＳＦＥＴにおけるドレイン－ソース間電圧によって充電されるコンデンサと、を備える。
【0013】
上記課題を解決するために、本発明による半導体装置は、整流回路と、整流回路を内蔵する半導体パッケージと、を備えるものであって、整流回路が、上記の本発明による整流回路である。
【0014】
上記課題を解決するために、本発明による半導体装置は、複数の整流回路から構成されるブリッジ整流回路と、ブリッジ整流回路を内蔵する半導体パッケージと、を備えるものであって、複数の整流回路の各々が、上記の本発明による整流回路である。
【0015】
上記課題を解決するために、本発明による電源装置は、整流回路部を有するものであって、整流回路部が、上記の本発明による整流回路を備える。
【発明の効果】
【0016】
本発明によれば、整流回路を電力損失の増大を抑制しながら高耐圧化することができる。これにより、整流回路を有する半導体装置や、整流回路部を有する電源装置の電力損失を低減できる。
【0017】
上記した以外の課題、構成および効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【0018】
【図1】実施例１である整流回路の構成を示す回路図である。
【図2】実施例２である整流回路の構成を示す回路図である。
【図3】実施例３である整流回路の構成を示す回路図である。
【図4】実施例４である整流回路の動作を示す電流・電圧波形図である。
【図5】実施例５である半導体装置の構成図である。
【図6】実施例６である半導体装置の構成図である。
【図7】実施例７である電源装置の構成を示す回路図である。
【図8】第１の比較例である整流回路の構成を示す回路図である。
【図9】第２の比較例である整流回路の構成を示す回路図である。
【発明を実施するための形態】
【0019】
以下、本発明の実施形態について、下記の実施例１～７により、図面を用いながら説明する。各図において、参照番号が同一のものは同一の構成要件あるいは類似の機能を備えた構成要件を示している。
【実施例1】
【0020】
図１は、本発明の実施例１である整流回路の構成を示す回路図である。
【0021】
実施例１の整流回路は、図１に示すように、第１の端子Ｔ１と第２の端子Ｔ２との間に直列接続される高耐圧（例えば、数１００Ｖ以上）のＭＯＳＦＥＴ ＱＨ１と、ＭＯＳＦＥＴ ＱＨ１よりも低耐圧のＭＯＳＦＥＴ ＱＬ１と、制御回路１と、ダイオードＤ１と、コンデンサＣ１から構成される。
【0022】
第１の端子Ｔ１および第２の端子Ｔ２には、それぞれ、ＭＯＳＦＥＴ ＱＬ１のソースおよびＭＯＳＦＥＴ ＱＨ１のドレインが接続される。ＱＬ１のドレインとＱＨ１のソースとが互いに接続され、直列接続点となる。なお、実施例１では、整流電流（ＩＳ）は、ＱＨ１とＱＬ１の直列接続において、Ｔ１からＴ２へ向かう方向へ流れ、Ｔ２からＴ１に向かう方向へは流れない。
【0023】
なお、実施例１において、ＭＯＳＦＥＴ ＱＬ１およびＭＯＳＦＥＴ ＱＨ１は、エンハンスメント型のｎチャネルＭＯＳＦＥＴである。
【0024】
制御回路１は、比較器ＣＯＭＰ１とゲートドライバＧＤ１から構成される。比較器ＣＯＭＰ１は、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧ＶＱＬ１ＤＳと所定の閾値を比較する。ゲートドライバＧＤ１は比較器ＣＯＭＰ１の比較結果に基づき、ＭＯＳＦＥＴ ＱＬ１およびＭＯＳＦＥＴ ＱＨ１のオン・オフを制御する制御信号を生成する。すなわち、ＭＯＳＦＥＴ ＱＬ１およびＭＯＳＦＥＴ ＱＨ１は同じゲートドライバＧＤ１によって、同時にターンオンされるとともに、同時にターンオフされる。
【0025】
コンデンサＣ１は、比較器ＣＯＭＰ１とゲートドライバＧＤ１に電源を供給する。ＭＯＳＦＥＴ ＱＬ１がオフの時に、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間に印加される電圧ＶＱＬ１ＤＳの正の電圧によって、コンデンサＣ１と逆流防止用ダイオードＤ１とを経由してＭＯＳＦＥＴ ＱＬ１のドレイン端子からソース端子へ流れる電流によってコンデンサＣ１は充電される。
【0026】
このとき、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧ＶＱＬ１ＤＳは、第１の端子Ｔ１と第２の端子Ｔ２との間に印加される電圧を、ＭＯＳＦＥＴ ＱＬ１とＭＯＳＦＥＴ ＱＨ１およびコンデンサＣ１とからなる回路部によって分圧される電圧である。なお、ＶＱＬ１ＤＳの大きさは、主に、ＭＯＳＦＥＴ ＱＨ１のドレイン－ソース間寄生容量と、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間寄生容量と、コンデンサＣ１の容量の比で決まる。したがって、ＭＯＳＦＥＴ ＱＨ１のドレイン－ソース間寄生容量と、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間寄生容量と、コンデンサの容量を考慮して、ＱＨ１，ＱＬ１，Ｃ１を選定することで、コンデンサに印加される電圧と比較器の検出電圧（入力電圧）とを、ＱＨ１およびＱＬ１の直列接続の耐圧よりも低く、コンデンサおよび比較器に適する所望の電圧レベルに設定することができる。
【0027】
以下、図１の整流回路の同期整流動作について説明する。
【0028】
まず、ターンオン動作について説明する。
【0029】
第１の端子Ｔ１から第２の端子Ｔ２に整流電流（ＩＳ）が流れ始めるとき、ＩＳは、ＭＯＳＦＥＴ ＱＨ１，ＱＬ１の各ボディダイオード（寄生ダイオード）を流れる。このとき、ボディダイオードの順方向電圧により、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧（ＶＱＬ１ＤＳ）は負の値となる。ＶＱＬ１ＤＳの値が、比較器ＣＯＭＰ１の閾値（ＶＴＨ１）よりも小さくなると、比較器ＣＯＭＰ１の出力が低レベルから高レベルに遷移する。比較器ＣＯＭＰ１の出力が高レベルになると、ゲートドライバＧＤ１は、ＭＯＳＦＥＴ ＱＨ１，ＱＬ１の各ゲートにオンゲート信号を出力する。これにより、ＭＯＳＦＥＴ ＱＨ１のゲート－ソース電圧（ＶＱＨ１ＧＳ）とＭＯＳＦＥＴ ＱＬ１のゲート－ソース電圧（ＶＱＬ１ＧＳ）が増大するので、ＭＯＳＦＥＴ ＱＨ１，ＱＬ１はターンオンする。
【0030】
ＭＯＳＦＥＴ ＱＨ１，ＱＬ１のターンオン後、整流電流（ＩＳ）は、ＭＯＳＦＥＴ ＱＨ１，ＱＬ１の各チャネルを流れる。このとき、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧（ＶＱＬ１ＤＳ）は、ＭＯＳＦＥＴ ＱＬ１のオン抵抗とＩＳとの積で表される。同じＩＳに対して、ＭＯＳＦＥＴのオン抵抗による電圧降下は、ボディダイオードのオン電圧より小さいので、整流回路が低損失化される。
【0031】
次に、ターンオフ動作について説明する。
【0032】
整流電流（ＩＳ）が減少すると、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧（ＶＱＬ１ＤＳ（負の値））は増加する。ＶＱＬ１ＤＳの値が、比較器ＣＯＭＰ１の閾値（ＶＴＨ１）よりも大きくなると、比較器ＣＯＭＰ１の出力が高レベルから低レベルに遷移する。比較器ＣＯＭＰ１の出力が低レベルになると、ゲートドライバＧＤ１は、ＭＯＳＦＥＴ ＱＨ１，ＱＬ１の各ゲートにオフゲート信号を出力する。これにより、ＭＯＳＦＥＴ ＱＨ１のゲート－ソース電圧（ＶＱＨ１ＧＳ）とＭＯＳＦＥＴ ＱＬ１のゲート－ソース電圧（ＶＱＬ１ＧＳ）が減少するので、ＭＯＳＦＥＴ ＱＨ１，ＱＬ１はターンオフする。
【0033】
ＭＯＳＦＥＴ ＱＨ１，ＱＬ１のターンオフ後、ＭＯＳＦＥＴ ＱＨ１，ＱＬ１の各ドレイン－ソース間容量およびコンデンサＣ１からなる回路部によって分圧される、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧（ＶＱＬ１ＤＳ（正の値））によって、Ｃ１は再び充電される。
【0034】
なお、ＭＯＳＦＥＴ ＱＨ１，ＱＬ１がオフ状態の場合、ＭＯＳＦＥＴ ＱＨ１のゲート－ソース電圧ＶＱＨ１ＧＳはゲートドライバの出力電圧（＝０）からＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧ＶＱＬ１ＤＳを引いた電圧に等しい。したがって、オフ状態におけるＶＱＬ１ＤＳは、ＭＯＳＦＥＴ ＱＨ１のゲート－ソース間耐圧よりも低く設定されることが好ましい。もしくは、ＭＯＳＦＥＴ ＱＨ１のゲート－ソース間耐圧が、オフ状態におけるＶＱＬ１ＤＳよりも高いことが好ましい。
【0035】
ここで、実施例１の比較例について説明する。いずれの比較例においても、ＭＯＳＦＥＴのオン・オフによる同期整流が適用されている。
【0036】
図８は、第１の比較例である整流回路の構成を示す回路図である。
【0037】
第１の比較例では、上述の特許文献１の技術と同様に、一個のＭＯＳＦＥＴが用いられ、図８では高耐圧ＭＯＳＦＥＴ ＱＨ１がオン・オフされ、整流電流は高耐圧ＭＯＳＦＥＴ ＱＨ１に流れる。さらに、図８に示すように、コンデンサＣ１の検出電圧が、高耐圧ＭＯＳＦＥＴ ＱＨ２によって所望のレベルに制御されるとともに、比較器ＣＯＭＰ１に入力される検出電圧が、高耐圧ＭＯＳＦＥＴ ＱＨ３によって所望のレベルに制御される。なお、比較器ＣＯＭＰ１に入力される検出電圧は、比較器ＣＯＭＰ１の差動入力電圧以下に抑えられる。
【0038】
なお、第１の比較例では、高耐圧ＭＯＳＦＥＴ ＱＨ２に直列にコンデンサＣ２が接続され、このコンデンサＣ２が比較器ＣＯＭＰ１の入力に接続される。また、高耐圧ＭＯＳＦＥＴ ＱＨ３のゲート駆動電圧を生成するために、ツェナーダイオードＺＤ１と抵抗Ｒ３の直列回路が、第１の端子Ｔ１と第２の端子Ｔ２の間に接続される。このように、第１の比較例では、部品点数が増加する。
【0039】
図９は、第２の比較例である整流回路の構成を示す回路図である。
【0040】
第２の比較例では、エンハンスメント型の低耐圧ＭＯＳＦＥＴ ＱＬ１とデプレッション型の高耐圧ＭＯＳＦＥＴ ＱＨ１とが直列に接続され、整流電流は低耐圧ＭＯＳＦＥＴ ＱＬ１および高耐圧ＭＯＳＦＥＴ ＱＨ１に流れる。低耐圧ＭＯＳＦＥＴ ＱＬ１がオン・オフされるとともに、高耐圧ＭＯＳＦＥＴ ＱＨ１によって整流回路が高耐圧化される。さらに、図９に示すように、デプレッション型の高耐圧ＭＯＳＦＥＴ ＱＨ２によって、コンデンサＣ１の電圧と、比較器ＣＯＭＰ１の検出電圧とが、所望のレベルに制御される。なお、本比較例では、ＱＨ１およびＱＨ２は、ノーマリオン型のスイッチング素子として動作する。
【0041】
第１の比較例（図８）および第２の比較例（図９）において用いられる高耐圧ＭＯＳＦＥＴの個数は、それぞれ３個（ＱＨ１，ＱＨ２，ＱＨ３）および２個（ＱＨ１，ＱＨ２）である。これに対し、実施例１（図１）において用いられる高耐圧ＭＯＳＦＥＴの個数は、１個である。これにより、実施例１によれば、整流回路の電力損失が低減できるとともに、整流回路のサイズやコストが低減できる。
【0042】
また、第２の比較例（図９）において、整流電流が流れ、整流回路を高耐圧化する高耐圧ＭＯＳＦＥＴ ＱＨ１が、ノーマリオンで動作するデプレッション型ＭＯＳＦＥＴである。これに対し、実施例１（図１）では、高耐圧ＭＯＳＦＥＴ ＱＨ１がエンハンスメント型ＭＯＳＦＥＴである。これにより、実施例１によれば、電力損失が低減できたり、コストが低減できたりする。
【0043】
上述のように、実施例１によれば、エンハンスメント型の高耐圧ＭＯＳＦＥＴとエンハンスメント型の低耐圧ＭＯＳＦＥＴとを直列接続して、高耐圧ＭＯＳＦＥＴにより整流回路を高耐圧化するとともに、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴをともにオン・オフ制御して整流動作させる。さらに、高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴを整流動作させる制御回路の電源となるコンデンサが、低耐圧ＭＯＳＦＥＴのドレイン－ソース間電圧によって充電されるとともに、制御回路は低耐圧ＭＯＳＦＥＴのドレイン－ソース間電圧を検出して、検出電圧に応じて高耐圧ＭＯＳＦＥＴと低耐圧ＭＯＳＦＥＴを整流動作させる。
【0044】
これにより、整流回路を高耐圧化しながらも、高耐圧ＭＯＳＦＥＴなどの制御用素子を用いることなく、制御回路用の電源や検出電圧の電圧レベルを所望の大きさに設定することができる。さらに、整流電流が流れる高耐圧ＭＯＳＦＥＴが、エンハンスメント型であるため、電力損失が低減できたり、コストが低減できたりする。したがって、実施例１によれば、電力損失やコストを増大することなく、整流回路を高耐圧化できる。
【実施例2】
【0045】
図２は、本発明の実施例２である整流回路の構成を示す回路図である。以下、主に、実施例１と異なる点について説明する。
【0046】
図２に示すように、実施例２においては、低耐圧のＭＯＳＦＥＴ ＱＬ１のドレイン－ゲート間にツェナーダイオードＺＤ１が挿入される。なお、ツェナーダイオードＺＤ１のアノードおよびカソードが、それぞれ、ゲートおよびドレインに接続される。ツェナーダイオードＺＤ１のツェナー電圧は、ＭＯＳＦＥＴ ＱＬ１の耐圧以下、または制御回路１の定格電圧以下、または比較器ＣＯＭＰ１の差動入力電圧以下とする。
【0047】
ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧ＶＱＬ１ＤＳがツェナーダイオードＺＤ１のツェナー電圧以上になるとき、ＺＤ１が降伏して、ＶＱＬ１ＤＳがツェナー電圧によって設定される所望の値にクランプされる。
【0048】
これにより、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧ＶＱＬ１ＤＳを、確実に、ＭＯＳＦＥＴ ＱＬ１の耐圧以下に抑えたり、あるいはコンデンサＣ１の電圧を制御回路１の定格電圧以下に抑えたり、または、比較器ＣＯＭＰ１の検出電圧をＣＯＭＰ１の差動入力電圧以下に抑えたりすることができる。また、ＭＯＳＦＥＴ ＱＨ１のゲート－ソース間電圧の大きさを、ＭＯＳＦＥＴ ＱＨ１のゲート－ソース間耐圧よりも低く抑えることができる。したがって、整流回路の動作の信頼性が向上する。
【実施例3】
【0049】
図３は、本発明の実施例３である整流回路の構成を示す回路図である。以下、主に、実施例１と異なる点について説明する。
【0050】
図３に示すように、実施例３においては、ＭＯＳＦＥＴ ＱＬ１，ＱＨ１に、それぞれ抵抗Ｒ１，Ｒ２が並列接続される。
【0051】
第１の端子Ｔ１と第２の端子Ｔ２との間に印加される電圧が、抵抗Ｒ１とＲ２の比に応じて、ＭＯＳＦＥＴ ＱＨ１のドレイン－ソース間電圧ＶＱＨ１ＤＳとＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧ＶＱＬ１ＤＳとに分圧される。これにより、ＶＱＬ１ＤＳの値が、確実に所望の電圧値に設定することができる。
【0052】
したがって、実施例３によれば、コンデンサに印加される電圧と比較器の検出電圧（入力電圧）とを、確実にコンデンサおよび比較器に適する所望の電圧レベルに設定することができる。
【実施例4】
【0053】
図４は、本発明の実施例４である整流回路の動作を示す電流・電圧波形図である。以下、主に、実施例１と異なる点について説明する。
【0054】
図４においては、整流電流Ｉｓ、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧ＶＱＬ１ＤＳ、ＭＯＳＦＥＴ ＱＬ１のゲート－ソース間電圧ＶＱＬ１ＧＳ、ＭＯＳＦＥＴ ＱＨ１のゲート－ソース間電圧ＶＱＨ１ＧＳを示す。なお、図４においては、整流電流ＩＳは、正弦半波電流としている。
【0055】
実施例４では、回路構成は実施例１（図１）と同様であるが、実施例１と異なり、比較器ＣＯＭＰ１が大きさの異なる二つの閾値（ＶＴＨ１，ＶＴＨ２）を有する。
【0056】
図４に示すように、実施例４における比較器ＣＯＭＰ１は、第１の閾値ＶＴＨ１および第２の閾値ＶＴＨ２を有している。ＶＴＨ１，ＶＴＨ２は共に負の値を有する。ＶＴＨ１＜ＶＴＨ２であり、ＶＴＨ１の絶対値はＶＴＨ２の絶対値よりも大きい。
【0057】
以下、実施例４の整流回路動作について説明するが、電圧の大小および増減については、電圧の正負を考慮して記述する。
【0058】
比較器ＣＯＭＰ１は、ＭＯＳＦＥＴ ＱＬ１，ＱＨ１のターンオン動作時には、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧ＶＱＬ１ＤＳと第１の閾値ＶＴＨ１とを比較し、ＭＯＳＦＥＴ ＱＬ１，ＱＨ１のターンオフ動作時には、ＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧ＶＱＬ１ＤＳと第２の閾値ＶＴＨ２とを比較する。
【0059】
ＩＳが流れ始め、ＶＱＬ１ＤＳが正から負に変わり、その後、ＶＱＬ１ＤＳがＶＴＨ１よりも低くなると、比較器ＣＯＭＰ１は、出力を低レベルから高レベルに遷移する。これにより、ゲートドライバＧＤ１がオンゲート信号を出力するので、ＶＱＨ１ＧＳおよびＶＱＬ１ＧＳが増大する。したがって、ＱＨ１，ＱＬ１はターンオンする。
【0060】
ＱＨ１，ＱＬ１はターンオンすると、ＶＱＬ１ＤＳは、一旦増大して、その後、正弦半波状に変化するが、第２の閾値ＶＴＨ２には到達しない。このため、比較器ＣＯＭＰ１は出力を高レベルに維持するので、ＱＨ１，ＱＬ１はオン状態を維持する。
【0061】
ＩＳが減少して、ＶＱＬ１ＤＳ（＜０）がＶＴＨ２（＜０）以上に増大すると、比較器ＣＯＭＰ１は、出力を高レベルから低レベルに遷移する。これにより、ゲートドライバＧＤ１がオフゲート信号を出力するので、ＶＱＨ１ＧＳおよびＶＱＬ１ＧＳが減少する。したがって、ＱＨ１，ＱＬ１はターンオフする。
【0062】
上述のように、比較器ＣＯＭＰ１がＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧ＶＱＬ１ＤＳと比較する閾値が、ターンオン動作時とターンオフ動作時で異なることにより、比較器ＣＯＭＰ１の出力レベルの高低が短時間で切り替わる、いわゆるチャタリングが防止できる。これにより、整流回路のターンオン動作およびターンオフ動作が短時間で繰り返されるような不安定動作が防止される。
【0063】
上述のように、実施例４によれば、整流回路の動作の安定性が向上する。特に、ターンオン後におけるＭＯＳＦＥＴ ＱＬ１のドレイン－ソース間電圧ＶＱＬ１ＤＳの変動が大きな場合に、ＶＱＬ１ＤＳの変動幅に応じて、ＶＴＨ１，ＶＴＨ２を設定することにより、整流回路の動作の安定性が確実に向上する。
【0064】
なお、実施例４における比較器としては、例えば、ヒステリシスコンパレータが適用できる。
【実施例5】
【0065】
図５は、本発明の実施例５である半導体装置の構成図である。
【0066】
図５に示すように、実施例５では、半導体回路として、整流回路２が、半導体パッケージ３に内蔵される。整流回路２としては、実施例１（図１）の整流回路が適用される。したがって、整流回路２を構成する、高耐圧ＭＯＳＦＥＴ Ｑ１、低耐圧ＭＯＳＦＥＴ Ｑ２、コンデンサＣ１、逆流防止用ダイオードＤ１、制御回路１（比較器ＣＯＭＰ１、ゲートドライバＧＤ１）が半導体パッケージ３に内蔵される。
【0067】
半導体パッケージ３においては、整流回路２が成形樹脂もしくは樹脂ケースなどによって樹脂封止され、第１の端子Ｔ１と第２の端子Ｔ２が、整流回路２を封止する樹脂の外表面に露出している。
【0068】
実施例５によれば、整流ダイオードの代替として同期整流回路を容易に適用して、整流回路部を備える電気・電子装置を低損失化することができる。
【0069】
実施例５の半導体装置は、同期整流を用いながらも、ダイオードと同様に２端子の整流素子として動作する。このため、整流回路部を備える電気・電子装置の設計および実装の工数を削減することができる。
【0070】
なお、整流回路２として、実施例２～４のいずれかの整流回路が適用されてもよい。
【実施例6】
【0071】
図６は、本発明の実施例６である半導体装置の構成図である。
【0072】
図６に示すように、実施例６では、半導体回路として、整流回路２，５，６，７が、半導体パッケージ４に内蔵される。整流回路２は、実施例１（図１）と同様の回路が適用される。整流回路５，６，７の各々にも、実施例１（図１）と同様の回路が適用される。これらの整流回路２，５，６，７は、単相ブリッジ整流回路を構成している。
【0073】
半導体パッケージ４においては、整流回路２，５，６，７が成形樹脂もしくは樹脂ケースなどによって樹脂封止され、単相ブリッジ整流回路の一対の交流端子Ｔ４，Ｔ５および一対の直流端子Ｔ３，Ｔ６が、整流回路２，５，６，７を封止する樹脂の外表面に露出している。
【0074】
実施例６によれば、整流ダイオードの代替として同期整流回路を単相ブリッジ整流回路に容易に適用して、単相ブリッジ整流回路や、単相ブリッジ整流回路を備える電気・電子装置を低損失化することができる。
【0075】
実施例６の半導体装置は、半導体パッケージ４において交流端子Ｔ４，Ｔ５および直流端子Ｔ３，Ｔ６の配置を、パッケージングされたダイオードブリッジに合わせることにより、このダイオードブリッジとの互換性を有することができる。また、実施例６の半導体装置は、同期整流を用いながらも、単相ダイオードブリッジと同様に４端子の整流素子として動作する。このため、全波整流回路部を備える電気・電子装置の設計および実装の工数を削減することができる。
【0076】
なお、整流回路２，５，６，７として、実施例２～４のいずれかの整流回路が適用されてもよい。また、実施例１～４のいずれかの整流回路を６個用いて、三相ブリッジ整流回路を構成することができる。この場合、三相分の３個の交流端子および一対の直流端子が、６個の整流回路を封止する樹脂の外表面に露出する。
【実施例7】
【0077】
図７は、本発明の実施例７である電源装置の構成を示す回路図である。
【0078】
図７の電源装置は、商用交流電源からの交流電力を、所望の電圧の直流電力に変換して出力する。
【0079】
図７中に、ダイオードの回路記号で示す整流素子の内、商用交流電圧の交流電圧を整流するブリッジ整流回路を構成する整流素子ＣＲＤ１～ＣＲＤ４と、チョッパ回路部における還流用の整流素子ＦＷＤ１と、インバータ回路部の交流出力電力をトランスを介して入力して、所望の電圧の直流電圧に変換する整流回路部を構成する整流素子ＳＳＤ１，ＳＳＤ２と、逆流防止用の整流素子ＯＲＤ１の少なくともいずれかに、実施例１～４のいずれかの整流回路、もしくは実施例５の半導体装置が適用される。なお、整流素子ＣＲＤ１～ＣＲＤ４には、実施例６の単相ブリッジ整流回路を用いてもよい。
【0080】
なお、図７中で、ＭＯＳＦＥＴに並列に接続される整流素子は、ＭＯＳＦＥＴの寄生ダイオード（ボディダイオード）である。また、図７中の整流素子が全てダイオードである場合、図７の電源装置の回路構成は公知の回路構成である。
【0081】
実施例７によれば、電源装置の電力損失を低減することができる。なお、実施例７による電源装置は、高い効率が要求されるフロントエンド電源に好適である。
【0082】
なお、実施例１～４の整流回路と実施例５～６の半導体装置は、フロント電源に限らず、整流回路部を備える各種の電源装置に適用できる。
【0083】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記の実施例は本発明に対する理解を助けるために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【0084】
例えば、ＭＯＳＦＥＴは、ｎチャネル型に限らず、ｐチャネル型でもよい。また、ＭＯＳＦＥＴを構成する半導体材料は、シリコン（Ｓｉ）に限らず、炭化ケイ素（ＳｉＣ）などのワイドバンドギャプ半導体でもよい。
【符号の説明】
【0085】
１ 制御回路
２，５，６，７ 整流回路
３，４ 半導体パッケージ
２，５，６，７ 整流回路
３，４ 半導体パッケージ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】