特許 7578224 ＳＡＲ ＡＤＣ及び関連する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-28

(45)【発行日】2024-11-06

(54)【発明の名称】ＳＡＲ ＡＤＣ及び関連する方法

(51)【国際特許分類】

   H03M 1/38 20060101AFI20241029BHJP

【ＦＩ】

H03M1/38

【請求項の数】 20

(21)【出願番号】P 2023052926

(22)【出願日】2023-03-29

(65)【公開番号】P2023152936

(43)【公開日】2023-10-17

【審査請求日】2023-03-29

(31)【優先権主張番号】63/325,615

(32)【優先日】2022-03-31

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】63/339,394

(32)【優先日】2022-05-06

(33)【優先権主張国・地域又は機関】US

(31)【優先権主張番号】18/171,687

(32)【優先日】2023-02-21

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】521287935

【氏名又は名称】エクスメムス ラブズ，インコーポレイテッド

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】ジェム ユエ リヤーン

(72)【発明者】

【氏名】シイ‐シュヨン チェン

【審査官】工藤 一光

(56)【参考文献】

【文献】特開２０１０－６３０５５（ＪＰ，Ａ）

【文献】特開２０１２－２４４５７９（ＪＰ，Ａ）

【文献】特開２０１３－２１１６１１（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｍ１／１２－１／６４

(57)【特許請求の範囲】

【請求項1】

比較器、閾値生成器及び制御器を含む逐次比較型レジスタ(SAR)アナログデジタル変換器(ADC)であって、
前記比較器はアナログ信号を受信し、前記SAR ADCは出力コードワードを出力し、
前記比較器は複数の第1の比較及び複数の第2の比較を実行し、
前記制御器は、前記複数の第1の比較に対応する複数の第1の比較結果に従って、前記出力コードワードの複数の最上位ビットを決定し、
前記複数の第1の比較は、前記アナログ信号を複数の第1の閾値と比較することによって実行され、
前記制御器は、前記複数の第2の比較に対応する複数の第2の比較結果に従って、前記出力コードワードの最下位ビット及び小数ビットの組み合わせを決定し、
前記複数の第2の比較は、前記アナログ信号を第2の閾値と比較することによって実行され、
前記制御器は、前記複数の第1の比較結果に従って、前記複数の第1の閾値及び前記第2の閾値を生成するように前記閾値生成器を制御する、SAR ADC。

【請求項2】

前記制御器は、前記複数の第2の比較結果の累積結果を取得し、前記累積結果に従って前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを決定する、請求項１に記載のSAR ADC。

【請求項3】

前記制御器は、前記累積結果を生成するように構成されたカウンタを含む、請求項２に記載のSAR ADC。

【請求項4】

前記制御器は、前記累積結果及びオフセットに従って、前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを決定する、請求項２に記載のSAR ADC。

【請求項5】

前記制御器は、ルックアップテーブルを格納するように構成されたメモリを含み、
前記制御器は、前記累積結果に従ってテーブルインデックスを取得し、
前記制御器は、前記テーブルインデックスに従って前記ルックアップテーブルを検索することによって、前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを取得する、請求項２に記載のSAR ADC。

【請求項6】

前記比較器は複数の第3の比較を更に実行し、
前記制御器は、前記複数の第3の比較に対応する複数の第3の比較結果に従って、前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを決定し、
前記複数の第3の比較は、前記アナログ信号を第3の閾値と比較することによって実行され、
前記制御器は、前記第3の閾値を生成するように前記閾値生成器を制御する、請求項１に記載のSAR ADC。

【請求項7】

前記制御器は、前記複数の第2の比較結果に従って前記第3の閾値を決定する、請求項６に記載のSAR ADC。

【請求項8】

前記制御器は、前記複数の第2の比較結果の第1の累積結果と、前記複数の第3の比較結果の第2の累積結果とを取得し、
前記制御器は、前記第2の累積結果に従って、前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを決定する、請求項６に記載のSAR ADC。

【請求項9】

前記制御器は、ルックアップテーブルを格納するように構成されたメモリを含み、
前記制御器は、前記第2の累積結果に従ってテーブルインデックスを取得し、
前記制御器は、前記テーブルインデックスに従って前記ルックアップテーブルを検索することによって、前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを取得する、請求項８に記載のSAR ADC。

【請求項10】

前記制御器は、ルックアップテーブルを格納するように構成されたメモリを含み、
前記制御器は、前記第1の累積結果及び前記第2の累積結果に従ってテーブルインデックスを取得し、
前記制御器は、前記テーブルインデックスに従って前記ルックアップテーブルを検索することによって、前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを取得する、請求項８に記載のSAR ADC。

【請求項11】

前記制御器は、前記第1の累積結果及び前記第2の累積結果を生成するように構成された第1のカウンタ及び第2のカウンタを含む、請求項８に記載のSAR ADC。

【請求項12】

出力コードワードを出力するように構成された逐次比較型レジスタ(SAR)アナログデジタル変換器(ADC)に適用される方法であって、
アナログ信号を受信するステップと、
前記アナログ信号に対して複数の第1の閾値との複数の第1の比較を実行するステップと、
前記複数の第1の比較に対応する複数の第1の比較結果に従って、前記出力コードワードの複数の最上位ビットを決定するステップと、
前記アナログ信号に対して第2の閾値をとの複数の第2の比較を実行するステップと、
前記複数の第2の比較に対応する複数の第2の比較結果に従って、前記出力コードワードの最下位ビット及び小数ビットの組み合わせを決定するステップと、
前記複数の第1の比較結果に従って前記複数の第1の閾値及び前記第2の閾値を決定するステップと
を含む方法。

【請求項13】

前記複数の第2の比較結果に従って、前記最下位ビット及び前記小数ビットの前記組み合わせを決定するステップは、
前記複数の第2の比較結果の累積結果を取得するステップと、
前記累積結果に従って前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを決定するステップと
を含む、請求項１２に記載の方法。

【請求項14】

前記累積結果に従って前記最下位ビット及び前記小数ビットの前記組み合わせを決定するステップは、
前記累積結果及びオフセットに従って、前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを決定するステップを含む、請求項１３に記載の方法。

【請求項15】

前記SAR ADCは、ルックアップテーブルを格納するように構成されたメモリを含み、
前記累積結果に従って前記最下位ビット及び前記小数ビットの前記組み合わせを決定するステップは、
前記累積結果に従ってテーブルインデックスを取得するステップと、
前記テーブルインデックスに従って前記ルックアップテーブルを検索することによって、前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを取得するステップと
を含む、請求項１３に記載の方法。

【請求項16】

前記アナログ信号に対して第3の閾値との複数の第3の比較を実行するステップと、
前記複数の第3の比較に対応する複数の第3の比較結果に従って、前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを決定するステップと
を更に含む、請求項１２に記載の方法。

【請求項17】

前記複数の第2の比較結果に従って前記第3の閾値を決定するステップを含む、請求項１６に記載の方法。

【請求項18】

前記最下位ビット及び前記小数ビットの前記組み合わせを決定するステップは、
前記複数の第2の比較結果の第1の累積結果と、前記複数の第3の比較結果の第2の累積結果とを取得するステップと、
前記第2の累積結果に従って、前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを決定するステップと
を含む、請求項１６に記載の方法。

【請求項19】

前記SAR ADCは、ルックアップテーブルを格納するように構成されたメモリを含み、
前記第2の累積結果に従って前記最下位ビット及び前記小数ビットの前記組み合わせを決定するステップは、
前記第2の累積結果に従ってテーブルインデックスを取得するステップと、
前記テーブルインデックスに従って前記ルックアップテーブルを検索することによって、前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを取得するステップと
を含む、請求項１８に記載の方法。

【請求項20】

前記SAR ADCは、ルックアップテーブルを格納するように構成されたメモリを含み、
前記最下位ビット及び前記小数ビットの前記組み合わせを決定するステップは、
前記第1の累積結果及び前記第2の累積結果に従ってテーブルインデックスを取得するステップと、
前記テーブルインデックスに従って前記ルックアップテーブルを検索することによって、前記出力コードワードの前記最下位ビット及び前記小数ビットの前記組み合わせを取得するステップと
を含む、請求項１８に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、逐次比較型レジスタ(SAR, successive approximation register)アナログデジタル変換器(ADC, analog-to-digital converter)に関し、より具体的には、改善された信号対量子化雑音比(SQNR, signal to quantization noise ratio)を有するSAR ADCに関する。

【背景技術】

【0002】

従来の逐次比較型レジスタ(SAR)アナログデジタル変換器(ADC)は、逐次比較型レジスタとして知られる方法を通じてアナログデジタル変換を実行する。変換プロセスは、アナログ入力信号のサンプリング値とレジスタ内の値に従って設定された閾値電圧との比較の結果に従って、最上位ビット(MSB, most significant bit)から最下位ビット(LSB, least significant bit)まで逐次デジタル出力コードワードのビットを導出する。

【発明の概要】

【0003】

本発明の目的は、元の最下位ビット(LSB)の比較結果に基づいて小数ビットを含めることにより、改善された信号対量子化雑音比(SQNR)を有する逐次比較型レジスタ(SAR)アナログデジタル変換器(ADC)を提供することである。

【0004】

本発明の実施形態は、比較器、閾値生成器及び制御器を含むSAR ADCを開示する。比較器はアナログ信号を受信し、SAR ADCは出力コードワードを出力する。比較器は複数の第1の比較及び複数の第2の比較を実行する。制御器は、複数の第1の比較に対応する複数の第1の比較結果に従って、出力コードワードの複数の最上位ビットを決定する。複数の第1の比較は、アナログ信号を複数の第1の閾値と比較することによって実行される。制御器は、複数の第2の比較に対応する複数の第2の比較結果に従って、出力コードワードの複数の最下位ビットを決定する。複数の第2の比較は、アナログ信号を第2の閾値と比較することによって実行される。制御器は、複数の第1の比較結果に従って、複数の第1の閾値及び第2の閾値を生成するように閾値生成器を制御する。

【0005】

本発明の他の実施形態は、出力コードワードを出力するように構成されたSAR ADCに適用される方法を開示する。当該方法は、アナログ信号を受信するステップと、アナログ信号に対して複数の第1の閾値との複数の第1の比較を実行するステップと、複数の第1の比較に対応する複数の第1の比較結果に従って、出力コードワードの複数の最上位ビットを決定するステップと、アナログ信号に対して第2の閾値をとの複数の第2の比較を実行するステップと、複数の第2の比較に対応する複数の第2の比較結果に従って、出力コードワードの複数の最下位ビットを決定するステップと、複数の第1の比較結果に従って複数の第1の閾値及び第2の閾値を決定するステップとを含む。

【0006】

本発明の上記及び他の目的は、様々な図及び図面に示す好ましい実施形態の以下の詳細な説明を読んだ後に、間違いなく当業者に明らかになる。

【図面の簡単な説明】

【0007】

【図1】NビットSAR ADCの概略図である。

【図2】本発明の実施形態によるSAR ADCの概略図である。

【図3】本発明の実施形態によるプロセスのフローチャートである。

【図4】比較器の動作のシナリオを示す。

【図5】ランダム雑音のPDFの曲線を示す。

【図6】比較結果の期待値が0,1...,QとなるV_f/σ_Tの値を列挙したいくつかの例を示す。

【図7】本発明の実施形態による制御器の詳細な実装を有するSAR ADCの概略図である。

【図8】本発明の実施形態による制御器の他の詳細な実装を有するSAR ADCの概略図である。

【図9】電圧を推定するためのLUTの例示的な内容を示す。

【図10】マルチ経路動作における閾値電圧の波形図である。

【図11】本発明の実施形態による制御器の更なる詳細な実装を有するSAR ADCの概略図である。

【発明を実施するための形態】

【0008】

図１は、アナログ信号adc_inを受信することによりNビット出力コードワードadc_outを出力するように構成されたNビット逐次比較型レジスタ(SAR)アナログデジタル変換器(ADC)10の概略図である。SAR ADC10は、サンプルアンドホールド(S/H, sample-and-hold)回路102、比較器104、閾値生成器106、制御器108及びレジスタ110を含む。出力コードワードadc_outを生成するために、比較器104は、サンプリングされたアナログ信号adc_in(すなわち、S/H回路102によってサンプリングされる)を所与の閾値(すなわち、閾値生成器106によって生成される)と比較して、ビット系列b_N-1～b₀の値を決定してもよい。制御器108は、比較結果に従ってビット系列b_N-1～b₀の値を生成し、ビット値を最上位ビット(MSB)b_N-1から最下位ビットb₀までレジスタ110に逐次書き込み、対応して、後続の比較のための適切な閾値を生成するように閾値生成器106を制御してもよい。

【0009】

SAR ADCの性能を測定するための1つのパラメータは、信号対量子化雑音比(SQNR)である。理論的には、SAR ADC10のSQNRは、アナログ信号adc_inの許容レベル及び出力コードワードadc_outのビット数によって決定される。SAR ADC10のような一般的なSAR ADCの実用的な設計では、SQNRは比較器104で発生する雑音の下で更に低減される。SAR ADC10の設計要件を満たすために、比較器104は、高速及び低電力設計を使用することを要求されることがあり、これは通常では無視できない比較器雑音を伴う。

【0010】

SAR ADC10の変換プロセス中に、MSBからLSBへの方向において、出力コードワードadc_outの各ビットb_N-1～b₀は、それぞれV₊及びV_-として示される比較器104の2つの入力電圧の間の1回の比較の結果によって決定される。比較器104における雑音のランダムな性質を考慮すると、雑音の大きさが特定レベルを超えてこの特定のビットの誤った決定を引き起こし、雑音のない条件の場合よりも大きい量子化誤差を生じる可能性があり、したがって、従来のSAR ADCでは、このような量子化誤差の可能性を低減するためにb₀についてマルチイテレーション比較(multi-iteration-compare)が実行されることがある。本発明では、b₀の分数に対応する分解能を達成するために、雑音のランダムな性質及びマルチイテレーション比較動作が組み合わされる。

【0011】

SAR ADC10の動作は、典型的には、LSBが導出されるまでビット単位で進行する。次いで、SAR ADC10は、誤ったビットを訂正するために振り返ることなく、この時点で1つのアナログデジタル変換の終了をマーキングする。

【0012】

出力コードワードadc_outのLSBb₀の比較は、比較器の雑音の影響を最も受けやすい点に留意する。したがって、比較器雑音がb0に対応する信号レベルに近いか或いはそれよりも大きい場合、SAR ADC10の設計者の中には、複数の比較を使用して、複数の比較の結果の中から多数決を通じてLSBb₀を導出することで、SQNRを改善することを試みる。図１を参照すると、出力コードワードadc_outのN-1ビット、すなわちb_N-1,...,b₁が決定された後に、変換プロセスは最終段階に入り、LSBb₀を決定する。従来のSAR ADCにおける入力電圧V₊(すなわち、サンプリングされた入力アナログ信号adc_in)及びV_-(すなわち、閾値生成器106によって生成された閾値電圧)の1回の単一の比較の代わりに、修正された手法は複数回の比較を繰り返し、次いで、多数決ルールを使用してLSBを決定する。例として、プロセスは比較を8回繰り返す。8回の比較のうちV₊>V_-のイベントが5回以上発生した場合、b₀=1となる。他方、8回の比較のうちV₊>V_-のイベントが4回以下発生した場合、b₀=0となる。

【0013】

LSBb₀について複数の比較を有するSAR ADC10は、SQNRへの改善を提供する。SAR ADC10では、比較器104における雑音の性質はランダムプロセスである。良好な近似のために、異なる時点での雑音のサンプリング値は、独立した同じ分布の確率変数として考えられる。複数回の比較を実行して多数決ルールに基づいて決定を行うことは、雑音の影響を低減し、したがって、SQNRを増加させることと等価である。しかし、多数決ルールは雑音の最も基本的な統計的特性を利用するものに過ぎず、SQNRに対する改善は最適ではない。

【0014】

本発明は、より多くの比較を行い、比較中に発生する雑音の統計的特性を多数決ルールよりも包括的な方式で適用することにより、既存のSAR ADCに対する改善を提供する新たなSAR ADCを提供し、それにより、SAR ADCのSQNR及び有効ビット数(ENOB, effective number of bits)が従来のSAR ADCのものよりも改善され得るようにする。

【0015】

図２は、本発明の実施形態によるSAR ADC20の概略図である。SAR ADC20は、S/H回路202、比較器204、閾値生成器206及び制御器208を含む。SAR ADC20の動作は、SAR ADC10の動作と同様であるため、同様の機能を有する信号及び要素は同じ記号で示されている。S/H回路202、比較器204及び閾値生成器206の動作は、図１に示すS/H回路102、比較器104及び閾値生成器106の動作と同様である。SAR ADC20とSAR ADC10との間の違いは、SAR ADC20の制御器208がレジスタ210を含み、レジスタ210が対応する閾値電圧との比較から取得される整数ビットb_N-1～b₁の値を記録するために使用され、また、LSBb₀について閾値電圧との比較から取得されるいくつかの小数ビットf₁～f₄及びLSBb₀の値も記録するために使用されることである。

【0016】

図３は、本発明の実施形態によるプロセス30のフローチャートである。プロセス30は、図２に示すSAR ADC20のようなSAR ADCに実装されてもよい。図３に示すように、プロセス30は以下のステップを含む。

【0017】

ステップ302:SAR ADC20はアナログ信号adc_inを受信する。

【0018】

ステップ304:比較器204は、アナログ信号adc_inに対して複数の第1の閾値との複数の第1の比較を実行する。

【0019】

ステップ306:制御器208は、複数の第1の比較に対応する複数の第1の比較結果に従って、出力コードワードadc_outの複数のMSBを決定し、複数の第1の閾値のそれぞれは、複数の第1の比較結果のうち以前の比較結果に従って決定される。

【0020】

ステップ308:比較器204は、アナログ信号adc_inに対して第2の閾値との複数の第2の比較を実行し、第2の閾値は、複数の第1の比較結果のうち以前の比較結果に従って決定される。

【0021】

ステップ310:制御器208は、複数の第2の比較に対応する複数の第2の比較結果に従って、出力コードワードadc_outの複数のLSBを決定する。

【0022】

図２と共に図３を参照すると、制御器208は、比較器204の動作を調整し、比較のために必要な閾値電圧(すなわち、V_-の値)を生成するように閾値生成器206を制御し、比較器204が比較を実行して比較結果を生成することを可能にしてもよい。制御器208は、レジスタ210内のビット値を出力コードワードadc_outのビット系列として更に記録してもよい。詳細には、比較器204は、第1の比較結果を生成するためにそれぞれの第1の閾値との複数の第1の比較を実行し、制御器208は、第1の比較結果に従って整数ビットb_N-1～b₁を決定してもよい。MSBb_N-1についての第1の閾値は所定のレベルを有してもよく、MSBb_N-1の比較結果は第2のMSBb_N-2についての第1の閾値を決定するために適用されてもよく、第2のMSBb_N-2の比較結果は第3のMSBb_N-3についての第1の閾値を決定するために適用されてもよく、以下同様である。したがって、MSBb_N-1についての第1の閾値以外の第1の閾値のそれぞれは、以前の第1の比較結果に従って決定されてもよい。

【0023】

その後、比較器204は、第2の閾値との複数の第2の比較を実行してもよい。第2の比較は、LSBb₀及び小数ビットf₁～f₄の値を決定するために使用され、LSBb₀及び小数ビットf₁～f₄の組み合わせは、プロセス30における複数のLSBとして考えられる。このステップでは、第2の閾値は、ビットb₁についての以前の第1の比較結果に従って決定されてもよい。

【0024】

したがって、比較動作のシーケンスの最後に、制御器208は、N個の整数ビットb_N-1～b₀及びM個の小数ビットf₁～f_Mを含む出力コードワードadc_outを推定してもよく、M及びNは正の整数である。図２に示す実施形態では、4つの小数ビットf₁～f₄が存在する。

【0025】

冗長比較がLSBb₀の値を決定するためにのみ適用される上記の多数決ルールとは異なり、本発明のSAR ADC20では、統計的特性のようなLSBb₀についての複数の比較の情報がLSBb₀にもたらされ、また、小数ビットf₁～f₄にももたらされる。したがって、比較結果はLSBb₀及び小数ビットf₁～f₄の値によって反映されてもよい。このような状況では、複数の比較結果の統計的特性は、これらの小数ビットf₁～f₄を含めることによってSAR ADC20の分解能を増加させるために適用されてもよい。

【0026】

図４は、比較器動作のシナリオを示す。垂直方向は、比較プロセスに関与する様々な信号のレベルを示す。電圧V_inは、比較のために追跡及び保持される入力アナログ信号である。対応して、出力コードCと出力コードC+1との間の閾値を示す閾値電圧V_th(C,C+1)が設定される。完全にするために、隣接する閾値電圧V_th(C-1,C)及びV_th(C+1,C+2)も図４に示されている。図４において、b_N-1からb₁までのビット値が生成されており、比較器204が閾値電圧V_th(C,C+1)に基づいてLSBb₀の値を決定するために比較を実行していると仮定する。雑音に汚染される前のアナログ信号V_inは、閾値電圧V_th(C,C+1)から離れた電圧V_fである。比較器204が比較を実行し始めると、この時点でTの量の雑音が発生する。以下の分析では、比較器204の正の入力端子に存在するアナログ信号V_inに雑音の影響を加える。したがって、正の入力電圧V₊は破線で示すようにV_in+Tになる。比較器204の負の入力端子において雑音の影響が考慮される場合、分析は同じ結論をもたらす。

【0027】

図２と共に図４を参照すると、SAR ADC20内の比較器204は、V_th(C,C+1)+V_f+T>V_th(C,C+1)又はT>-V_fの場合に限り、V₊>V_-、或いは同等にV_in+T>V_th(C,C+1)に対応する結果を生成する。以下の説明では、p₁は、比較結果がV₊>V_-を示す1である確率を示し、p₀(=1-p₁)は、比較結果がV₊≦V_-を示す0である確率を示す。図５に示すように、曲線がランダム雑音Tの確率密度関数(PDF, probability density function)を表す場合、PDF曲線の下の網掛け領域の面積はp₀に等しい。この網掛け領域は、式T<-V_fを示す。同等に、比較器204の統計的挙動を記述するために二項確率変数Xが使用されてもよい。

【0028】

【数1】

且つ、p₀=P(X=0)、p₁=P(X=1)である。

【0029】

多くの実際のシステムでは、雑音Tは標準偏差σ_Tを有するゼロ平均正規分布(ガウス)ランダムプロセスとして(図５に示すPDFとして)特徴付けられてもよく、すなわち、T:N(0,σ_T)でもよい。このモデルをSAR ADC20内の比較器204において発生する雑音Tに使用することで、以下が導出できる。

【0030】

【数2】

ここで、erfc()は相補誤差関数である。この式は、p₁が-V_f/(√2σ_T)の関数であることを示しており、比較器204の測定及び特性化から取得される所与のσ_Tについて、確率p₁及び電圧V_fは一対一の対応関係を有する。

【0031】

確率p₁及び電圧V_f(これは、入力アナログ信号V_inと対応する閾値電圧V_th(C,C+1)との間の差である)の一対一の対応関係のため、確率p₁は電圧V_fを推定するために使用されてもよく、電圧V_fはアナログ信号V_inを見つけるために更に適用されてもよい。

【0032】

確率p₁は1よりも小さい値であるので、LSBb₀及び小数ビットf₁～f₄をの値を決定するために使用されるプロセス30の複数の第2の比較のように、比較結果に関して期待値を見つけるために複数回の比較を実行することが好ましい。比較器204がアナログ信号V_in及び閾値電圧を変化させないまま(例えば、V_th(C,C+1)に等しい)で比較を連続してQ回繰り返した場合、これらの連続するQ回の比較の結果はランダムプロセスによってモデル化されてもよい。

【0033】

【数3】

ここで、X_mはm=1,2,...,Qについて式1で与えられる二項確率変数であり、Y_Qは、比較器204がQ回の比較のうちV₊>V_-の比較結果を報告した回数と解釈されてもよい。式1、2及び3を組み合わることによって、以下のように<Y_Q>で示されるY_Qの期待値が取得されてもよい。

【0034】

【数4】

比較器204がQ回連続して比較を実行し、yが、V₊>V_-を示す比較結果が実際に観測された回数として示される場合、式4は、観測された比較結果y_Qが期待値<Y_Q>の良好な推定になることを示している。比較結果y_Qを使用することによる期待値<Y_Q>の推定精度は、比較回数Qが増加するほど高くなる。言い換えると、Q回の比較のシーケンスから比較結果y_Qが取得されると、比較結果y_Qを期待値<Y_Q>の良好な推定として使用してもよい。確率p₁及び電圧V_fは一対一の対応関係を有するので、期待値<Y_Q>及び電圧V_fも式4に従って一対一の対応関係を有することが推測できる。したがって、比較結果y_Qから電圧V_fの良好な推定が取得されてもよい。比較の観察結果(すなわち、比較結果y_Q)から電圧V_f(すなわち、入力アナログ信号V_inと対応する閾値電圧との間の差)の推定値を取得するというこの推論は、本発明の実施形態の理論的基礎を形成する。

【0035】

図６は、比較の回数Qが4、7及び8である実装において、期待値<Y_Q>が0,1...,QであるV_f/σ_Tの値を列挙するいくつかの例を示す。期待値<Y_Q>は、Qが4に等しい場合、0、1、2、3及び4の5つの可能な結果を有してもよい。同様に、期待値<Y_Q>は、Qが7に等しい場合、8つの可能な結果を有し、Qが8に等しい場合、9つの可能な結果を有してもよい。この実施形態では、雑音Tが通常の(ガウス)ランダムプロセスであるという仮定に基づいて値V_f/σ_Tが計算される。V₊>V_-を示しており出力値1を生成する比較結果が多く存在するほど、V_f/σ_Tの値が大きくなってもよく、これは入力アナログ信号V_inが閾値電圧V_th(C,C+1)よりも更に大きい電圧を有する可能性があることを意味する。反対に、V₊>V_-を示す比較結果が少なく存在するほど、或いは、V₊≦V_-を示す比較結果が多いほど、V_f/σ_Tの値が小さくなるか或いは負の値になる可能性があり、これは入力アナログ信号V_inが閾値電圧V_th(C,C+1)に近いか或いはそれよりも低くなる可能性があることを意味する。したがって、Q回の比較が実行された後に、Q回の比較結果の組み合わせに従ってV_f/σ_Tの値が取得されてもよく、標準偏差σTが既知の値である場合、電圧V_fが計算されてもよい。電圧V_fは、アナログ信号V_inのより良好な近似及び推定を達成するために、入力アナログ信号V_inを計算するために更に使用されてもよい。

【0036】

SAR ADC20では、値V_f/σ_Tは、レジスタ210に格納される小数ビットf₁～f₄としての小数部を推定するために適用されてもよい。この点に関して、LSBb₀についての複数の比較の結果は、SAR ADC20の分解能を増加させるために適用されてもよい。すなわち、SAR ADC20の分解能は、4つのより多くのビットを有し、追加のより細かい情報は4つの小数ビットf₁～f₄に記録される。

【0037】

図７は、本発明の実施形態による制御器208の詳細な実装を有するSAR ADC20の概略図である。図７に示すように、制御器208は、カウンタ702、加算器704及び2つのレジスタREG_A及びREG_Bを含む。カウンタ702は、V₊>V_-のときの回数としての比較結果を記録するように構成される。レジスタREG_Aは、適切な閾値電圧を生成するように閾値生成器206を制御するためのビット値を格納するために使用され、比較のための閾値電圧は、レジスタREG_Aに格納された最上位Nビットb_N-1～b₀のそれぞれの値に従って設定されてもよい。レジスタREG_Bは、出力コードワードadc_outを格納するために使用される。

【0038】

比較器動作中に、制御器208は、一般的なSAR ADCと同様に、まずb_N-1からb₁までのN-1ビット毎に1回の比較を実行するように比較器204を制御するように構成される。ビットb_N-1～b₁の値が導出された後に、制御器208は次にレジスタREG_A内のビットb₀を1に設定し、レジスタREG_Aに格納されたビットパターン[b_N-1,...,b₁,1]に従って閾値電圧を生成してもよい。閾値電圧V_thがこのレベルに保持されている間に、比較器204は8回の比較のシーケンスを実行し、カウンタ702は8回の比較のうちイベントV₊>V_-の数を記録する。これら8回の比較の最後に、図７においてyとしてラベル付けされたカウンタ702によって生成される累積結果は、式3で定義されるランダムプロセスY_Qの1つの観測結果を表す。雑音Tについて一様分布の統計モデルが採用されると、平均的な観測結果

【0039】

【数5】

は電圧V_fに線形に関連する可能性があり、したがって、累積結果yは電圧V_fの推定値として使用されてもよい。したがって、この変換の最後のステップにおいて、制御器208は、累積結果yの値と、この時点で[b_N-1,...,b₁,1]であるレジスタREG_Aに格納されている値とを(加算器704を通じて)加算し、その和をオフセットで適切に調整し、次いで、計算結果をレジスタREG_Bに保存してもよい。結果が安定すると、SAR ADC20の出力コードワードadc_outがレジスタREG_Bにおいて利用可能になる。

【0040】

図７に示すように、適切なオフセットでの累積結果は、b₀、f₁及びf₂を含む出力コードワードadc_outのいくつかのLSBの値を決定するために使用されてもよく、f₁及びf₂はSAR ADC20の分解能を改善するための小数ビットと見なされてもよい。例えば、[b₀,f₁,f₂]のビット値は、8回の比較のいずれも結果V₊>V_-を有さないことを累積結果yが示す場合、[0,0,0]でもよく、8回の比較のうち1回のみが結果V₊>V_-を有することを累積結果yが示す場合、[0,0,1]でもよく、8回の比較の全てが結果V₊>V_-を有することを累積結果yが示す場合、[1,1,1]でもよい。

【0041】

オフセットは任意選択で含まれてよく或いは省略されてもよく、異なる実装において異なる値を有してもよい点に留意する。オフセットが必要ない場合、累積結果yはレジスタREG_Aに格納されているビット値と合計され、レジスタREG_Bに格納される出力コードワードadc_outを生成してもよい。代替として、図７に示すようなオフセットを有する実施形態では、オフセット量の1つの選択肢は、オフセットを-3/4Qに等しく設定することである。8回の比較の場合、Qは8に等しく、オフセットは-6に設定されてもよい。比較器204が8回以外の複数の比較を実行することは明らかな拡張である。例えば、SAR ADC20は、電圧V_f及びLSBを推定するためのステップにおいて16回の比較を実行し、双方のレジスタREG_A及びREG_Bにおいて3つの小数ビットを割り当て、-12のオフセットを適用してN+3ビットの出力コードワードadc_outを生成するように構成されてもよい。

【0042】

上記の実施形態では、累積結果yは、出力コードワードadc_outを生成するために、ビット値b₀、f₁及びf₂に直接加算され、雑音Tは一様分布を有すると仮定されてもよい。他の実施形態では、雑音Tは図５に示すようにガウス分布のような他の分布に従ってもよく、それにより、累積結果yが非線形にビット値に変換されるようにしてもよい。

【0043】

図８は、本発明の実施形態による制御器208の他の詳細な実装を有するSAR ADC20の概略図である。図８に示すように、制御器208は、カウンタ802、ルックアップテーブル(LUT, look up table)804、コンバイナ806及び2つのレジスタREG_A及びREG_Bを含む。同様に、カウンタ802は、V₊>V_-のときの回数を示す比較結果を記録するように構成される。レジスタREG_Aは、適切な閾値電圧を生成するように閾値生成器206を制御するためのビット値を格納するために使用され、レジスタREG_Bは出力コードワードadc_outを格納するために使用される。さらに、LUT804は、電圧V_fを推定するために使用されるいくつかのLSBのビット値を格納するための複数のエントリを含んでもよい。図８に示すような実施形態では、LUT804は、LSBb₀及び4つ小数ビットf₁～f₄の値から構成されるエントリを含んでもよく、制御器208は、出力コードワードadc_outを形成するために、カウンタ802の出力結果を適用してLUT804をインデックス付けし、LUT804の出力を使用してレジスタREG_B内のb₀及びf₁～f₄のビット値を埋めてもよい。

【0044】

この実施形態では、カウンタ802は比較の累積結果yを記録してもよく、LUT804は、累積結果yに基づいて出力コードワードadc_outの小数ビットを導出するために使用される。この実施形態は、雑音Tの統計的特性が一様分布に従うか、ガウス分布に従うか、或いは他の可能な分布に従うかにかかわらず有効である。ガウス雑音としても知られるゼロ平均正規分布雑音N(0,σ_T)の場合の比較の期待結果に対応するV_f/σ_Tの値を例挙した図６(b)の表をもう一度参照する。この表から、V_fと<Y_Q>との間の関係が線形から逸脱することが分かる。この事実は、カウンタ802から取得された観測結果を小数ビットf₁～f₄の推定値にマッピングするためにLUT804の使用をもたらす。

【0045】

例えば、制御器208は、LUT804を格納するように構成されたメモリを含んでもよい。カウンタ802から累積結果yを取得したとき、制御器208は、累積結果yに従ってテーブルインデックスを取得してもよい。テーブルインデックスに従ってLUT804を検索することにより、制御器208は、レジスタREG_Bに格納される出力コードワードadc_outを生成するために、(コンバイナ806を通じて)レジスタREG_Aに格納された他のビット値と更に結合される、元のLSBb₀及び小数ビットf₁～f₄を含む出力コードワードadc_outのいくつかのLSBの値を取得してもよい。

【0046】

図９は、電圧V_fを推定するためのLUT804の例示的な内容を示す。比較器204が標準偏差σT=0.5LSBを有するゼロ平均ガウス雑音を有することを特徴とする場合、SAR ADC20が4つの小数ビットf₁～f₄で構成され、図８に示すように小数ビットf₁～f₄を見つけるために7回の比較が実行されると、図６(b)における表の内容に基づいて、LUT804が図９(b)に示すエントリで構成されてもよい。一例として、7回の比較のステップが、累積結果yが3であるという結果を生成する変換では、電圧V_fは-1/16の値を有すると推定され、これは小数ビットf₁～f₄に組み込まれるビット値に変換される。他の例として、累積結果yが6であることをカウンタ802が記録する場合、電圧V_fは9/16であると推定される。図９(b)における表のエントリは、4つの小数ビットf₁～f₄の値に適応させるために、[-15/16,15/16]の範囲内に制限されることは注目すべきである。雑音の特性及び小数ビットの数に依存して、表のエントリの最小値及び最大値が適宜選択されてもよい。図９(a)は、σ_T=0.5LSB、電圧V_fについての4ビットの推定、及びLSBを取得するステップにおける4回の比較である異なる場合の表のエントリを列挙している。図９(c)は、σ_T=0.8LSB、電圧V_fについての5ビットの推定、及びLSBを取得するステップにおける8回の比較である更に他の場合の表のエントリを列挙している。

【0047】

したがって、同じ閾値電圧の下でQ回の比較が実行された場合、累積結果yのQ+1個の可能な結果(0からQ)が存在してもよく、LUT804はこれらのQ+1個の結果に対応する電圧V_fを推定するための値を格納してもよい。図９に示す表のエントリの値は、雑音Tが所定の標準偏差σ_Tを有するガウス分布を有するという仮定に基づいて設定されているが、表の内容は、この開示において提供されているものに限定されるべきではない点に留意する。他の実施形態では、雑音Tが他のタイプの分布に従う場合及び/又は標準偏差σ_Tが異なる場合、LUT804の内容はそれに従って変更されてもよい。

【0048】

実施形態では、制御器208はマルチ経路設計を更に含んでもよい。LSBを生成するための上記の比較が初回経路処理として見なされる場合、制御器208は、それぞれが他のセットの複数の比較で構成される更なる経路を追加するように構成されてもよい。マルチ経路方式は、前の経路の結果を使用して、以降の経路での比較のための閾値電圧V_thを決定し、それに従って適切な閾値電圧V_thを生成するように閾値生成器206を制御する。以降の経路で使用される閾値電圧V_thは、前の経路で使用されたものと同じでもよく或いは異なってもよい。

【0049】

図１０は、マルチ経路動作における閾値電圧V_thの波形図であり、簡単に参照するために、サンプリングされて保持された入力アナログ信号V_inも示されている。電圧V_fを推定するための経路1におけるQ₁回の比較に加えて、制御器208は、V_fの推定精度を改善するために、Q₂回の比較の第2の経路を追加してもよい。経路1における比較の結果に基づいて、制御器208は経路2における比較の最適な閾値レベルを決定して設定してもよい。

【0050】

実施形態では、SAR ADC20は、一連の比較で設定された適切な閾値電圧で、アナログ信号V_inをN+Mビットのデジタルコードに変換するように構成される。変換動作の間に、SAR ADC20はステップ1において開始し、MSBb_N-1を見つけ、変換プロセスはステップN-1に向かって進み、ビットb_N-1～b₁の値を見つける。ビットb_N-1～b₁の値が見つかった後に、ステップNにおいて、制御器208は閾値電圧V_th,Nとの経路1のQ₁回の比較のシーケンスを実行し、結果を第1のカウンタに格納する。経路1における結果に従って、制御器208は、閾値生成器206に対して経路2におけるQ₂回の比較に使用される閾値電圧V_th,N+1を生成するように命令してもよい。ステップNの閾値電圧がV_th,N=V_th(C,C+1)である場合、Q₁回の比較から生成された累積結果がy₁で表されると、制御器208が閾値電圧V_th,N+1を決定するための1つの例示的な基準は以下の通りである。

【0051】

【数6】

閾値電圧V_th,N+1の実装が図１０に示されている。

【0052】

経路2において使用される閾値電圧V_th,N+1が決定されると、変換プロセスはステップN+1に入り、Q₂回の比較を行う。次いで、経路2におけるQ₂回の比較の累積結果はy₂で示され、他のカウンタに格納される。

【0053】

図３に戻り、比較器204は、それぞれの閾値との一連の第1の比較を実行して、MSBの値を決定するための第1の比較結果を生成し、次いで、特定の閾値との一連の第2の比較を実行して、b₀及びf₁～f_Mを含むLSBの値を決定するための第2の比較結果を生成してもよい。マルチ経路動作を考慮して、比較器204は、一連の第3の比較を更に実行して、複数の第3の比較結果を生成してもよく、入力アナログ信号V_inは、第2の比較結果に従って決定された閾値電圧V_th,N+1のような第3の閾値と比較される。これにより、制御器208は、第3の比較結果の累積結果に従って、或いは、第2の比較結果の累積結果に更に従って、出力コードワードadc_outのLSBを生成してもよい。

【0054】

図１１は、本発明の実施形態による制御器208の更に詳細な実装を有するSAR ADC20の概略図であり、SAR ADC20は、N個の整数ビットb_N-1～b₀及びM個の小数ビットf₁～f_Mを含むN+Mビットの出力コードワードadc_outを生成するように構成される。図１１に示すように、制御器208は、2つのカウンタ1102_1及び1102_2、LUT1104、コンバイナ1106及び2つのレジスタREG_A及びREG_Bを含んでもよい。カウンタ1102_1は、経路1におけるQ₁回の比較の比較結果を記録して累積結果y₁を生成するように構成され、カウンタ1102_2は、経路2におけるQ₂回の比較の比較結果を記録して累積結果y₂を生成するように構成される。他の回路ブロックの動作は、上記の段落に示されているものと同様であり、ここでは繰り返されない。

【0055】

経路2の比較の最後に、コンバイナ1106は、レジスタREG_Aに格納された値及び累積結果y₁及びy₂の値からN+Mビットの出力コードワードadc_outを導出する操作を実現してもよい。実施形態では、V_th,N+1≠V_th,Nである場合、コンバイナ1106は、累積結果y₂を使用して、LUT1104内の対応するQ₂個のエントリにアクセスするためのテーブルインデックスを生成し、電圧V_fの推定を取得し、次いで、(LSBとしての)電圧V_fの推定と(MSBとしての)レジスタREG_A内の値とを組み合わせて出力コードワードadc_outを導出してもよい。上記の実施形態で述べたように、出力コードワードadc_outの導出において、オフセットが任意選択で使用される。

【0056】

他の実施形態では、V_th,N+1=V_th,Nである場合、コンバイナ1106は、累積結果の合計をy=y₁+y₂として計算し、合計結果yを使用してLUT1104内の対応するQ₁+Q₂個のエントリをインデックス付けして電圧V_fの推定値を取得し、次いで、(MSBとしての)レジスタREG_A内の値と、(LSBとしての)上記の電圧V_fの推定と、任意選択で出力コードワードadc_outへの上記のオフセットとを組み合わせてもよい。

【0057】

図１１に示す実施形態では、制御器208は、それぞれ経路1及び経路2の比較のための累積結果y₁及びy₂を生成するための2つのカウンタ1102_1及び1102_2を含む。SAR ADC20のマルチ経路動作は、同じ或いは異なる閾値電圧を有する3つ以上の経路を含んでもよく、したがって、制御器208には、対応する累積結果を記録するための2つよりも多くのカウンタが存在してもよい点に留意する。

【0058】

また、式5において指定される累積結果y₁に従って閾値電圧V_th,N+1を決定するための上記の基準は単なる例であり、閾値レベル0.2Q₁及び/又は0.8Q₁が変更されてもよい点に留意する。経路2における閾値電圧V_th,N+1を決定するための他の例示的なルールは以下のように与えられる。

【0059】

【数7】

ここで、閾値電圧V_th,N+1の分解能は、電圧V_fの推定精度を改善するために2倍にされる。一般的に、累積結果y₁が比較回数Q₁に近いほど閾値電圧V_th,N+1は大きくなる傾向があり、これは、比較結果のほとんどがV₊>V_-を示し、より大きい閾値が好まれることを意味する。累積結果y₁が0に近いほど閾値電圧V_th,N+1は小さくなる傾向があり、これは、比較結果のほとんどがV₊≦V_-を示し、より小さい閾値が好まれることを意味する。

【0060】

代替として、経路2において使用される閾値電圧V_th,N+1を決定するためのルールは、累積結果y₁でインデックス付けされたLUTを使用することにより実装されてもよい。このLUT内のエントリは、雑音の統計的性質及び経路1における比較の数に従ってプログラムされてもよい。

【0061】

本発明の実施形態において使用されるアナログフロントエンド(AFE, analog-front-end)雑音、比較器雑音、経路1における比較の数及び経路2における比較の数を含むパラメータの様々な組み合わせについてシミュレーションが実行される。結果が以下に示す表1及び表2に列挙されている。

【0062】

【表1】

【0063】

【表2】

これらの実施形態では、SAR ADCは、フルスケールの正弦波入力信号を、14個の整数ビット(すなわち、b₁₃～b₀)及び4つの小数ビット(すなわち、f₁～f₄)を含むデジタル出力コードワードに変換してもよく、サンプルレートは768キロサンプル/秒(ksps)である。比較器雑音は、上記の段落に記載の雑音Tであり、AFE雑音は、AFE回路で生成され、入力アナログ信号がSAR ADCに入る前に入力アナログ信号に使用される雑音である。AFE雑音及び比較器雑音は、SAR ADCの最小ビットレベル(すなわち、LSB_ADC)の単位で表される。表1は、1kHzのシングルトーン入力信号が適用される場合のシミュレーション結果を示し、表2は300kHzのシングルトーンの入力信号が適用される場合のシミュレーション結果を示す。

【0064】

表1及び表2において「従来のSAR ADCのSQNR」というラベルの行3は、LSB(b₀)について複数の比較がない、従来のSAR ADCの信号対量子化雑音比を示す。「SQNR(1経路、多数決による)」というラベルの行5は、1つの経路において複数の比較を実行してLSB(b₀)を導出するために多数決ルールを適用する従来のSAR ADCのバリエーションの結果を列挙する。本発明の実施形態に対応する結果は、表の行6及び8に与えられる。「SQNR(1経路、4ビットLUTによる)」というラベルの行6は、単一経路の比較及び電圧V_fの推定を評価するためのLUTで構成された実施形態に関するシミュレーション結果を列挙する。「SQNR(2経路、4ビットLUTによる)」というラベルの行8は、2経路の比較及び電圧V_fの推定を評価するためのLUTで構成された実施形態に関するシミュレーション結果を示す。

【0065】

表1及び表2は、本発明の実施形態によって提供されるSQNRの改善を明確に示している。例えば、表1に示すように、AFE雑音が無視され、比較器雑音が0.8LSBである場合、列3におけるデータは、1経路及び6比較のSAR ADCが従来のSAR ADCよりも約3.5dBのSQNRの改善だけ優れていることを示しており、2経路の経路1での6比較及び経路2での6比較のSAR ADCが従来のSAR ADCよりも約5.9dBだけ優れており、これはENOB(有効ビット数)のほぼ1ビットの増加に相当する。AFE雑音が0.5LSBの値を有すると仮定すると、SAR ADCにおいて達成される改善は、非ゼロAFE雑音のためにわずかに低くなる。例えば、列6におけるデータによれば、1経路及び6比較のSAR ADCは2.4dBの改善を達成し、2経路の経路1での6比較及び経路2での6比較のSAR ADCは3.6dBの改善を達成し、これは従来のSAR ADCよりも約0.6ビットのENOBの増加に相当する。表2は、300kHzのシングルトーンのテスト信号でのシミュレーション結果を示しており、従来のSAR ADCに対するSQNRの改善は、1kHzのシングルトーンのテスト信号の場合と一致する。

【0066】

要するに、本発明は、SAR ADCの分解能を増加させるために、LSBについての複数の比較の下で雑音の統計的特性に基づいて小数ビットを生成することによってSQNRの改善を達成することができる、新たなSAR ADCを提供する。実施形態では、SAR ADCは、カウンタを適用して複数の比較の累積結果を記録し、元のLSBb₀及び小数ビットf₁～f_Mを含む累積結果の値をLSBとして加算して出力コードワードを生成してもよい。実施形態では、SAR ADCの制御器は、LUTを参照することによって出力コードワードを生成するために、複数の比較の累積結果を取得して、入力アナログ信号の電圧差及び閾値電圧を推定するためのビット値を見つけるためにLUTをインデックス付けしてもよい。実施形態では、比較のためのより好ましい閾値電圧を見つけるために、前の経路での比較の結果を使用して以降の経路での比較のための閾値電圧を決定し、それに従って適切な閾値電圧を生成するように閾値生成器を制御するための、マルチ経路方式が適用される。本発明の実施形態において提供される実装及び動作は、SAR ADCのSQNRを改善し、それによってSAR ADCを使用する制御システムの全体的な性能を改善してもよい。

【0067】

当業者は、本発明の教示を保持しつつ、デバイス及び方法の多数の修正及び変更が行われてもよいことを容易に観察する。したがって、上記の開示は、添付の特許請求の範囲の内容及び範囲によってのみ制限されるものとして解釈されるべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】