特許7578228IP Force 特許公報全文掲載

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技術分野

本発明の技術的思想は、サポーターパターンを有する半導体素子

発明が解決しようとする課題[発明の詳細な説明]から抜粋

本発明の目的は、サポーターパターンと下部電極との接触面積が均一、又は非常に均一な半導体素子の製造方法を提供することにある。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明の実施形態による半導体素子の製造方法は、基板上にモールド層とサポーター層とを順次積層し、前記モールド層及びサポーター層を貫通する複数のキャパシタホールを形成し、前記キャパシタホールを満たして、第１方向及び該第１方向と交差する第２方向に沿って配置される複数の下部電極を形成し、前記サポーター層及び下部電極上に複数のマスクホールを有するサポーターマスクパターンを形成し、前記サポーターマスクパ・・・　続きを知財ポータルサイト IP Force にログインして見る

発明の効果[発明の詳細な説明]から抜粋

本発明の実施形態によれば、サポーターパターンと下部電極との接触面積を均一に制御することができる。

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】 本発明の一実施形態による半導体素子の平面図である。
【図2】 図１の線Ｉ‐Ｉ’に沿った半導体素子の垂直断面図である。
【図3】 本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図4】 本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図5】 本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図6】 本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図7】 本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図8】 本発明の一実施形態によるサポーターマスクパターンを示す平面図である。
【図9】 本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図10】 本発明の一実施形態による上部サポーターパターンを示す平面図である。
【図11】 本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図12】 本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図13】 本発明の他の実施形態による上部サポーターパターンの一部拡大図である。
【図14A】 本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。
【図14B】 本発明の他の実施形態によるサポーターパターンを示す平面図である。
【図15A】 本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。
【図15B】 本発明の他の実施形態によるサポーターパターンを示す平面図である。
【図16A】 本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。
【図16B】 本発明の他の実施形態によるサポーターパターンを示す平面図である。
【図17A】 本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。
【図17B】 本発明の他の実施形態によるサポーターパターンを示す平面図である。
【図18A】 本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。
【図18B】 本発明の他の実施形態によるサポーターパターンを示す平面図である。
【図19】 本発明の一実施形態による半導体素子の断面図である。
【図20】 本発明の一実施形態による上部サポーターパターンの一部拡大図である。
【図21】 図２０の線ＩＩ‐ＩＩ’及び線ＩＩＩ‐ＩＩＩ’に沿った半導体素子の垂直断面図である。
【図22A】 本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。
【図22B】 本発明の他の実施形態によるサポーターパターンを示す平面図である。

代表図 図1本件の代表的な図

１４： 活性領域 １６： 素子分離層 １８： 不純物領域 ２０： ゲート絶縁層 ２２： ゲート電極 ２４： ゲートキャッピング層 ３０： 第１絶縁パターン ４０： 第１導電パターン ４２： 第２導電パターン ４４： 第２絶縁パターン ４６： ビット線スペーサー ４８： 第３絶縁パターン ５０： バリアパターン ５２： 第４絶縁パターン １００： 半導体素子 １０２： 基板 １０４： コンタクトプラグ １０６： 下部絶縁層 １１０： エッチング阻止膜 １２０： 下部モールド層 １２５： 上部モールド層 １３０： 下部サポーターパターン １３０ａ：下部サポーター層 １３５： 上部サポーターパターン １３５ａ：上部サポーター層 １４０： キャパシタマスクパターン １４５： サポーターマスクパターン １４５ａ：サポーターマスク層 １５０： 下部電極 １５０ａ：第１下部電極 １５０ｂ：第２下部電極 １５０ｃ：第３下部電極 １５０ｄ：第４下部電極 １６０： キャパシタ誘電層 １７０： 上部電極 ＣＨ： キャパシタホール Ｈ１： マスクホール Ｈ１ａ： 第１マスクホール Ｈ１ｂ： 第２マスクホール Ｈ１ｃ： 第３マスクホール Ｈ２： サポーターホール Ｈ２ａ： 第１サポーターホール Ｈ２ｂ： 第２サポーターホール Ｈ２ｃ： 第３サポーターホール Ｈ３： サポーターホール ＢＬ： ビット線 ＤＣ： ビット線コンタクトプラグ ＢＣ： ストレージノードコンタクト ＬＰ： ランディングパッド

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