(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-28
(45)【発行日】2024-11-06
(54)【発明の名称】サポーターパターンを有する半導体素子
(51)【国際特許分類】
H10B 12/00 20230101AFI20241029BHJP
【ＦＩ】
H10B12/00 621C
【請求項の数】
17
(21)【出願番号】P 2019193259
(22)【出願日】2019-10-24
(65)【公開番号】P2020155764
(43)【公開日】2020-09-24
【審査請求日】2022-08-15
(31)【優先権主張番号】10-2019-0032331
(32)【優先日】2019-03-21
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100091214
【弁理士】
【氏名又は名称】大貫 進介
(72)【発明者】
【氏名】金 昇辰
(72)【発明者】
【氏名】林 晟洙
【審査官】加藤 俊哉
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０１６６３２０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１５／００４１９７３（ＵＳ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ １２／００
(57)【特許請求の範囲】
【請求項1】
基板上にモールド層とサポーター層とを順次積層し、前記モールド層及び前記サポーター層を貫通する複数のキャパシタホールを形成し、
前記キャパシタホールを満たして、第１方向及び該第１方向と交差する第２方向に沿って配置される複数の下部電極を形成し、
前記サポーター層及び前記下部電極上に複数のマスクホールを有するサポーターマスクパターンを形成し、
前記サポーターマスクパターンを用いて前記サポーター層をパターニングして、複数のサポーターホールを形成することを含み、
前記複数の下部電極は、該複数の下部電極が六角形の中心及び頂点に配置されるハニカム構造を有しており、それぞれの前記複数の下部電極は、ピラー状であり、
前記サポーターマスクパターンの前記各マスクホールは、円形であり、前記複数の下部電極のうちの２つの下部電極及び前記サポーター層の上面に重なり、前記２つの下部電極及び前記サポーター層を露出させ、
前記サポーターマスクパターンの前記各マスクホールは、前記第１方向の第１幅と、該第１幅と実質的に同じである、前記第２方向の第２幅とを含み、
前記２つの下部電極及び前記サポーター層を露出させた後に、前記サポーター層の前記複数のサポーターホールの各サポーターホールは、前記複数の下部電極のうちの４つの下部電極の上面に重なり、該４つの下部電極を露出させ、
前記サポーター層の前記複数のサポーターホールの前記各サポーターホールは、前記第１方向の第３幅と、該第３幅よりも大きい、前記第２方向の第４幅とを含む、半導体素子の製造方法。
【請求項2】
前記各マスクホールは、隣接する４つの下部電極の間にある、請求項１に記載の半導体素子の製造方法。
【請求項3】
それぞれの前記複数のサポーターホールは、前記第１方向が短軸であり、前記第２方向が長軸であり、及び／又は楕円形又は菱形状である、請求項１に記載の半導体素子の製造方法。
【請求項4】
それぞれの前記複数のサポーターホールは、隣接する４つの下部電極に亘って形成される、請求項１に記載の半導体素子の製造方法。
【請求項5】
前記隣接する４つの下部電極のうちの前記サポーターホールの中心に近い２つの下部電極は、第１オープン面積を有し、残りの２つの下部電極は、前記第１オープン面積よりも小さい第２オープン面積を有する、請求項４に記載の半導体素子の製造方法。
【請求項6】
前記複数のサポーターホールのうちの少なくとも１つは、前記複数の下部電極のうちの対応するものを露出させる、請求項１に記載の半導体素子の製造方法。
【請求項7】
前記サポーター層は、シリコン窒化物を含む、請求項１に記載の半導体素子の製造方法。
【請求項8】
前記複数のサポーターホールの中心間の距離は、６．０最小リソグラフィフィーチャサイズ（Ｆ）であり、前記複数のサポーターホールは、六角形の中心及び頂点に配置されるハニカム構造を有する、請求項１に記載の半導体素子の製造方法。
【請求項9】
前記複数のサポーターホールは、前記第２方向に沿った各中心間の距離が約５．２Ｆである複数の列（ｃｏｌｕｍｎ）を成し、隣接する前記列は、互いに前記第１方向に沿って約４．５Ｆ及び前記第２方向に沿って約２．６Ｆ離隔して配置される、請求項１に記載の半導体素子の製造方法。
【請求項10】
前記複数のサポーターホールは、各中心間の距離が６．０Ｆである格子構造を有する、請求項１に記載の半導体素子の製造方法。
【請求項11】
前記複数のサポーターホールは、前記第１方向の軸から反時計回りに３０度傾いた方向を長軸として有する、請求項１に記載の半導体素子の製造方法。
【請求項12】
前記複数のサポーターホールは、前記第１方向とは反対方向に延びる軸から時計回りに３０度傾いた方向を長軸として有する、請求項１に記載の半導体素子の製造方法。
【請求項13】
前記４つの下部電極のうちの前記サポーターホールの中心に近い２つの下部電極は、上面における断面積が、残りの２つの下部電極の上面における断面積よりも小さい、請求項１に記載の半導体素子の製造方法。
【請求項14】
基板上にモールド層とサポーター層とを順次形成し、前記モールド層及び前記サポーター層を貫通する複数のキャパシタホールを形成し、
前記キャパシタホールを満たして、第１方向及び該第１方向と交差する第２方向に沿って配置される複数の下部電極を形成し、
前記サポーター層及び前記下部電極上に複数のマスクホールを有するサポーターマスクパターンを形成し、
前記サポーターマスクパターンを用いて前記サポーター層をパターニングして、複数の第１サポーターホール、及び該第１サポーターホールと異なる方向に配置される複数の第２サポーターホールを形成することを含み、
それぞれの前記複数の下部電極は、ピラー状であり、
前記サポーターマスクパターンの前記各マスクホールは、円形であり、前記複数の下部電極のうちの２つの下部電極及び前記サポーター層の上面に重なり、前記２つの下部電極及び前記サポーター層を露出させ、
前記２つの下部電極及び前記サポーター層を露出させた後に、前記サポーター層の複数のサポーターホールの各サポーターホールは、前記複数の下部電極のうちの４つの下部電極の上面に重なり、該４つの下部電極を露出させる、
る、半導体素子の製造方法。
【請求項15】
前記第１サポーターホールは、前記第１方向の軸から反時計回りに３０度傾いた方向を長軸として有し、前記第２サポーターホールは、前記第１方向とは反対方向に延びる軸から時計回りに３０度傾いた方向を長軸として有する、請求項１４に記載の半導体素子の製造方法。
【請求項16】
前記複数の第１サポーターホールは、第２方向に互いに離隔して配置される第１列を成し、前記複数の第２サポーターホールは、第２方向に互いに離隔して配置される第２列を成し、
前記第１列と前記第２列とが交互に配置される、請求項１４に記載の半導体素子の製造方法。
【請求項17】
それぞれの前記複数の下部電極は、前記複数のサポーターホールのうちの少なくとも１つによってオープンされる、請求項１４に記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の技術的思想は、サポーターパターンを有する半導体素子に関する。
【背景技術】
【0002】
ＤＲＡＭ等の半導体素子の高集積化及び小型化の要求により、半導体素子のキャパシタのサイズも同様に微細化している。微細なパターン内に配置されるキャパシタが特定又は所定のキャパシタンスを確保するために、高アスペクト比を有する下部電極が用いられる。工程中に下部電極が崩壊する可能性を防止又は減少させるために、下部電極を支持するサポーターパターンが用いられる。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の目的は、サポーターパターンと下部電極との接触面積が均一、又は非常に均一な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【0004】
本発明の実施形態による半導体素子の製造方法は、基板上にモールド層とサポーター層とを順次積層し、前記モールド層及びサポーター層を貫通する複数のキャパシタホールを形成し、前記キャパシタホールを満たして、第１方向及び該第１方向と交差する第２方向に沿って配置される複数の下部電極を形成し、前記サポーター層及び下部電極上に複数のマスクホールを有するサポーターマスクパターンを形成し、前記サポーターマスクパターンを用いて前記サポーター層をパターニングして、複数のサポーターホールを形成することを含み、それぞれの前記複数の下部電極は、ピラー状であり、前記各マスクホールは、隣接する４つの下部電極の間に配置され、前記各マスクホールは、円形である。
【0005】
本発明の実施形態による半導体素子の製造方法は、基板上にモールド層とサポーター層とを順次形成し、前記モールド層及びサポーター層を貫通する複数のキャパシタホールを形成し、前記キャパシタホールを満たして、第１方向及び該第１方向と交差する第２方向に沿って配置される複数の下部電極を形成し、前記サポーター層及び下部電極上に複数のマスクホールを有するサポーターマスクパターンを形成し、前記サポーターマスクパターンを用いて前記サポーター層をパターニングして、複数の第１サポーターホールと、該第１サポーターホールと異なる方向に配置される複数の第２サポーターホールと、を形成することを含み、それぞれの前記複数の下部電極は、ピラー状であり、前記各マスクホールは、隣接する４つの下部電極の間に配置され、前記各マスクホールは、円形である。
【0006】
本発明の実施形態による半導体素子の製造方法は、基板上にモールド層とサポーター層とを順次積層し、前記モールド層及びサポーター層を貫通する複数のキャパシタホールを形成し、前記キャパシタホールを満たして、第１方向及び該第１方向と交差する第２方向に沿って配置され、六角形の中心及び頂点に配置されるハニカム構造を有する複数の下部電極を形成し、前記サポーター層及び下部電極上に複数のマスクホールを有するサポーターマスクパターンを形成し、前記サポーターマスクパターンを用いて前記サポーター層をパターニングして、複数のサポーターホールを形成することを含み、それぞれの前記複数の下部電極は、ピラー状であり、それぞれの前記複数の下部電極は、前記複数のサポーターホールのうちの少なくとも１つによって露出し、前記各マスクホールは、隣接する４つの下部電極の間に配置され、前記各マスクホールは、円形であり、前記各サポーターホールは、隣接する４つの下部電極の間に配置され、前記各サポーターホールは、楕円状又は菱形状である。
【発明の効果】
【0007】
本発明の実施形態によれば、サポーターパターンと下部電極との接触面積を均一に制御することができる。
【図面の簡単な説明】
【0008】
【図1】本発明の一実施形態による半導体素子の平面図である。
【図3】本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図4】本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図5】本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図6】本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図7】本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図8】本発明の一実施形態によるサポーターマスクパターンを示す平面図である。
【図9】本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図10】本発明の一実施形態による上部サポーターパターンを示す平面図である。
【図11】本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図12】本発明の一実施形態による半導体素子の製造方法を説明するために、工程順に従って示した断面図である。
【図13】本発明の他の実施形態による上部サポーターパターンの一部拡大図である。
【図14A】本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。
【図14B】本発明の他の実施形態によるサポーターパターンを示す平面図である。
【図15A】本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。
【図15B】本発明の他の実施形態によるサポーターパターンを示す平面図である。
【図16A】本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。
【図16B】本発明の他の実施形態によるサポーターパターンを示す平面図である。
【図17A】本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。
【図17B】本発明の他の実施形態によるサポーターパターンを示す平面図である。
【図18A】本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。
【図18B】本発明の他の実施形態によるサポーターパターンを示す平面図である。
【図19】本発明の一実施形態による半導体素子の断面図である。
【図20】本発明の一実施形態による上部サポーターパターンの一部拡大図である。
【図22A】本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。
【図22B】本発明の他の実施形態によるサポーターパターンを示す平面図である。
【発明を実施するための形態】
【0009】
【0010】
図１及び図２を参照すると、半導体素子１００は、基板１０２と、コンタクトプラグ１０４と、下部絶縁層１０６と、エッチング阻止膜１１０と、下部サポーターパターン１３０と、上部サポーターパターン１３５と、下部電極１５０と、キャパシタ誘電層１６０と、上部電極１７０と、を含む。
【0011】
基板１０２は、半導体物質を含む。例えば、前記基板１０２は、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板、又はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を含む。図示してはいないが、基板１０２上にトランジスタ等の多数のスイッチング素子が配置される。複数のスイッチング素子は、複数のワード線と、該複数のワード線と交差する複数のビット線と、を含む。
【0012】
コンタクトプラグ１０４及び下部絶縁層１０６は、基板１０２上に配置される。前記コンタクトプラグ１０４は、下部絶縁層１０６に埋め込まれ、複数個が配置される。コンタクトプラグ１０４の上面は、下部絶縁層１０６の上面と同一のレベルに位置する。しかし、これに制限されず、一実施形態において、コンタクトプラグ１０４の上面は、下部絶縁層１０６の上面よりも低いレベルに位置する。コンタクトプラグ１０４の幅は、下部電極１５０の下面の幅と同一に形成される。コンタクトプラグ１０４は、第１下部電極１５０と電気的に連結される。下部絶縁層１０６は、コンタクトプラグ１０４を絶縁し、複数のコンタクトプラグ１０４が互いに電気的に連結される可能性を防止又は減少させ得る。
【0013】
コンタクトプラグ１０４は、導電性物質を含む。例えば、コンタクトプラグ１０４は、ポリシリコン（例えば、ドープされたポリシリコン）等の半導体物質、ＷＳｉ２等の金属‐半導体化合物、ＴｉＮ、ＴａＮ等の金属窒化物、又はＴｉ、Ｗ、Ｔａ等の金属を含む。下部絶縁層１０６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はこれらの組み合わせを含む。
【0014】
エッチング阻止膜１１０は、下部絶縁層１０６上に配置される。一実施形態において、エッチング阻止膜１１０は、シリコン窒化物、シリコン酸窒化物、又はこれらの組み合わせを含む。また、エッチング阻止膜１１０は、ウェットエッチング工程時にエッチング液が第１下部電極１５０の下に流れ入る可能性を防止又は減少させ、下部絶縁層１０６がエッチングされる可能性を防止又は減少させ得る。
【0015】
下部電極１５０は、コンタクトプラグ１０４上に複数個が配置される。下部電極１５０は、コンタクトプラグ１０４と電気的に連結され、Ｔｉ、Ｗ、Ｎｉ、Ｃｏ等の金属、又はＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＳｉＮ、ＷＮ等の金属窒化物を含む。一実施形態において、下部電極１５０は、ＴｉＮを含む。下部電極１５０の上面は、上部サポーターパターン１３５の上面と同一のレベルに位置する。
【0016】
図１を参照すると、上方から見た平面図において、下部電極１５０は一定の間隔で配置される。一実施形態において、下部電極１５０は、六角形（例えば、辺の長さが同じで内角のサイズが同じ正六角形ＨＸ）の中心及び頂点に配置されるハニカム構造を有する。例えば、Ｆを最小リソグラフィフィーチャサイズ（ｍｉｎｉｍｕｍ
ｌｉｔｈｏｇｒａｐｈｉｃ ｆｅａｔｕｒｅ ｓｉｚｅ）とすれば、第１方向Ｄ１に離隔した下部電極１５０の中心間の距離Ｗ１は、３．０Ｆである。最小リソグラフィフィーチャサイズは、半導体素子１００の製造に用いられるリソグラフィ工程で分解可能な２つのフィーチャの間の線形寸法に対応する。第２方向Ｄ２に離隔した下部電極１５０の中心間の距離Ｗ２は、約２．６Ｆ（例えば、１．５×√３Ｆ）である。例えば、距離Ｗ２は、３０‐６０‐９０度の三角形の辺に対する公式によって距離Ｗ１と関連付けられる。
ｌｉｔｈｏｇｒａｐｈｉｃ ｆｅａｔｕｒｅ ｓｉｚｅ）とすれば、第１方向Ｄ１に離隔した下部電極１５０の中心間の距離Ｗ１は、３．０Ｆである。最小リソグラフィフィーチャサイズは、半導体素子１００の製造に用いられるリソグラフィ工程で分解可能な２つのフィーチャの間の線形寸法に対応する。第２方向Ｄ２に離隔した下部電極１５０の中心間の距離Ｗ２は、約２．６Ｆ（例えば、１．５×√３Ｆ）である。例えば、距離Ｗ２は、３０‐６０‐９０度の三角形の辺に対する公式によって距離Ｗ１と関連付けられる。
【0017】
下部サポーターパターン１３０及び上部サポーターパターン１３５は、下部電極１５０の間に配置される。下部サポーターパターン１３０及び上部サポーターパターン１３５は、下部電極１５０を互いに連結して支持する。
【0018】
図１に示すように、下部サポーターパターン１３０及び上部サポーターパターン１３５は、プレートに一定のパターンで開口部が形成されているメッシュ形状を有する。下部サポーターパターン１３０及び上部サポーターパターン１３５は、絶縁物質を含み、例えば、シリコン窒化物、シリコン酸窒化物、又はこれらの組み合わせを含む。
【0019】
上部サポーターパターン１３５の厚さは、下部サポーターパターン１３０の厚さよりも大きく形成される。下部サポーターパターン１３０と上部サポーターパターン１３５は、上方平面図で見た場合、同一の形状を有する。一実施形態において、第１サポーターパターンが第１下部電極１５０と接する側面は、第２サポーターパターンが第２下部電極１５０と接する側面と同一の平面上に位置する。
【0020】
上部サポーターパターン１３５は、複数のサポーターホールＨ２を含む。各サポーターホールＨ２は、隣接する４つの下部電極１５０の間に配置される。サポーターホールＨ２は、第１方向Ｄ１が短軸であり、第２方向Ｄ２が長軸である楕円状を有する。サポーターホールＨ２は、第１方向Ｄ１が短軸であり、第２方向Ｄ２が長軸である菱形状、ダイヤモンド又は凧(ｋｉｔｅ)状である。複数のサポーターホールＨ２は、互いに約６．０Ｆ離隔して配置される。一実施形態において、複数のサポーターホールＨ２は、六角形の中心点及び頂点に配置されるハニカム構造を有する。サポーターホールＨ２は、上述したハニカム構造に配置され、実質的に全ての下部電極１５０をオープン（開いた状態に）させる。例えば、それぞれの下部電極１５０は、複数のサポーターホールＨ２のうちの少なくとも１つによって露出する。
【0021】
キャパシタ誘電層１６０は、下部電極１５０と上部電極１７０との間に配置される。例えば、エッチング阻止膜１１０、下部電極１５０、下部サポーターパターン１３０、及び上部サポーターパターン１３５の表面にコンフォーマル（ｃｏｎｆｏｒｍａｌ）に配置される。キャパシタ誘電層１６０は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３、及びＴｉＯ２等の金属酸化物、ＳｒＴｉＯ３（ＳＴＯ）、ＢａＴｉＯ３、ＰＺＴ、ＰＬＺＴ等のペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）構造の遺伝物質、又はこれらの組み合わせを含む。
【0022】
上部電極１７０は、キャパシタ誘電層１６０上に配置される。上部電極１７０は、Ｔｉ、Ｗ、Ｎｉ、Ｃｏ等の金属、又はＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＳｉＮ、ＷＮ等の金属窒化物を含む。一実施形態において、上部電極１７０は、ＴｉＮを含む。一実施形態において、上部電極１７０は、物理気相蒸着（ＰＶＤ）工程又は化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程によって形成される。しかし、これに制限されるものではない。
【0023】
【0024】
図３を参照すると、基板１０２上にコンタクトプラグ１０４が埋め込まれた下部絶縁層１０６が配置される。コンタクトプラグ１０４及び下部絶縁層１０６上では、エッチング阻止膜１１０、下部モールド層１２０、下部サポーター層１３０ａ、上部モールド層１２５、上部サポーター層１３５ａ、及びキャパシタマスクパターン１４０が順次積層される。
【0025】
エッチング阻止膜１１０は、下部絶縁層１０６上に配置される。エッチング阻止膜１１０は、下部モールド層１２０及び上部モールド層１２５とのエッチング選択比を有する物質を含む。一実施形態において、エッチング阻止膜１１０は、シリコン窒化物を含む。一実施形態において、エッチング阻止膜１１０は、ＣＶＤ工程又はプラズマ化学気相蒸着（ＰＥＣＶＤ）工程によって蒸着される。しかし、これに制限されるものではない。
【0026】
下部モールド層１２０及び上部モールド層１２５は、下部サポーター層１３０ａ及び上部サポーター層１３５ａとのエッチング選択比を有する物質を含む。例えば、下部モールド層１２０及び上部モールド層１２５は、シリコン酸化物を含み、下部サポーター層１３０ａ及び上部サポーター層１３５ａは、シリコン窒化物を含む。下部モールド層１２０及び上部モールド層１２５のうちの少なくとも１つは、ＰＥＣＶＤ又は低圧化学気相蒸着（ＬＰＣＶＤ）等のＣＶＤ工程によって形成される。しかし、これに制限されるものではない。
【0027】
キャパシタマスクパターン１４０は、上部サポーター層１３５ａの一部を露出させる。キャパシタマスクパターン１４０は、下部電極１５０が配置される領域を定義する。キャパシタマスクパターン１４０は、非晶質カーボン又はポリシリコンを含む。キャパシタマスクパターン１４０は、フォトリソグラフィ工程によって形成される。フォトリソグラフィ工程は、単一パターニングフォトリソグラフィ工程又はダブルパターニングフォトリソグラフィ工程を含む。しかし、これに制限されるものではない。
【0028】
図４を参照すると、キャパシタマスクパターン１４０によって複数のキャパシタホールＣＨが形成される。キャパシタホールＣＨは、エッチング阻止膜１１０、下部モールド層１２０、下部サポーター層１３０ａ、上部モールド層１２５、及び上部サポーター層１３５ａを貫通して形成される。キャパシタホールＣＨは、一定の幅を有し、他の実施形態においてキャパシタホールＣＨは、下部方向に沿って幅が狭くなるように形成される。
【0029】
キャパシタホールＣＨは、反応性イオンエッチング（ＲＩＥ）工程を含むドライエッチング工程等の異方性エッチング工程により形成される。例えば、上部サポーター層１３５ａ、上部モールド層１２５、下部サポーター層１３０ａ、及び下部モールド層１２０が順次異方性エッチングされた後、コンタクトプラグ１０４が露出するように、エッチング阻止膜１１０が一部除去される。
【0030】
図５を参照すると、キャパシタホールＣＨの内部に下部電極１５０が形成される。下部電極１５０は、ＣＶＤ、原子層蒸着（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、又はプラズマ原子層蒸着（ＰＥＡＬＤ)等の工程で形成される。下部電極１５０は、Ｔｉ、Ｗ、Ｎｉ、Ｃｏ等の金属、又はＴｉＮ、ＴｉＳｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＳｉＮ、ＷＮ等の金属窒化物を含む。下部電極１５０を形成した後、平坦化工程を行う。該平坦化工程によって下部電極１５０の一部及びキャパシタマスクパターン１４０が除去される。平坦化工程は、エッチバック工程又は化学機械的平坦化（ＣＭＰ）を含む。しかし、これに制限されるものではない。
【0031】
図６を参照すると、図５の結果物上にサポーターマスク層１４５ａが形成される。例えば、サポーターマスク層１４５ａは、上部サポーター層１３５ａ及び下部電極１５０上に配置される。一実施形態において、サポーターマスク層１４５ａは、ハードマスクを含み、非晶質カーボン又はポリシリコンを含む。
【0032】
【0033】
図７を参照すると、サポーターマスク層１４５ａが一部エッチングされて、サポーターマスクパターン１４５が形成される。一実施形態において、サポーターマスク層１４５ａは、フォトマスクを用いた露光工程によってパターニングされる。サポーターマスクパターン１４５は、複数のマスクホールＨ１を含む。マスクホールＨ１は、上部サポーター層１３５ａの一部、例えば、上部サポーター層１３５ａの上面を露出させる。また、マスクホールＨ１は、下部電極１５０の一部、例えば、下部電極１５０の上面を露出させる。しかし、これに制限されるものではない。他の実施形態において、マスクホールＨ１は、下部電極１５０を露出させないこともある。
【0034】
図８を参照すると、各マスクホールＨ１は、円形状であり、２つの下部電極１５０を露出させる。マスクホールＨ１は、一定のパターンで配置される。例えば、各マスクホールＨ１は、隣接する４つの下部電極１５０の間に配置される。各マスクホールＨ１は、第１方向Ｄ１に互いに離隔された隣接する２つの下部電極１５０の間に位置する。隣接する２つのマスクホールＨ１の間の間隔は、下部電極１５０同士の間の間隔の２倍である。例えば、隣接するマスクホールＨ１の間の間隔は、隣接する下部電極１５０の間の間隔の２倍であり、例えば、隣接するマスクホールＨ１の間の間隔は、６．０Ｆである。複数のマスクホールＨ１は、六角形の中心及び頂点に配置されるハニカム構造を有する。前記六角形は、正六角形であり、即ち、六角形は、辺の長さが同じで、内角の大きさが同じである。
【0035】
【0036】
図９を参照すると、サポーターマスクパターン１４５を用いて、上部サポーター層１３５ａが一部エッチングされ、上部サポーターパターン１３５が形成される。上部サポーターパターン１３５は、ドライエッチング工程により形成される。パターニング工程時、上部サポーターパターン１３５とのエッチング選択比を有する下部電極１５０は、エッチングされないこともある。しかし、これに制限されず、他の実施形態において、下部電極１５０の一部がエッチングされることもある。上部モールド層１２５は、上部サポーターパターン１３５によって一部が露出される。
【0037】
図１０を参照すると、サポーターパターンは、複数のサポーターホールＨ２を含む。各サポーターホールＨ２は、対応するマスクホールＨ１の位置に形成され、サポーターホールＨ２の幅は、マスクホールＨ１の幅よりも大きくなる。各サポーターホールＨ２は、菱形状、凧状、又は楕円状であり、隣接する４つの下部電極１５０に亘って形成される。例えば、サポーターホールＨ２は、第１方向Ｄ１が短軸であり、第２方向Ｄ２が長軸である楕円状又は菱形状である。各サポーターホールＨ２の中心同士の間の間隔は、６．０Ｆである。複数のサポーターホールＨ２は、六角形の中心及び頂点に配置されるハニカム構造を有する。
【0038】
図１０及び図１１を参照すると、上部モールド層１２５が除去される。上部モールド層１２５は、ウェットエッチング工程等の等方性エッチング工程により除去される。例えば、上部モールド層１２５がシリコン酸化物を含む場合、ＨＦ、ＮＨ４Ｆ等を含む溶液を用いてエッチング工程を行う。エッチング工程時、上部モールド層１２５とのエッチング選択比を有する下部サポーターパターン１３０及び上部サポーターパターン１３５は、除去されないこともある。
【0039】
次に、サポーターマスクパターン１４５を用いて、下部サポーター層１３０ａが一部エッチングされる。下部サポーター層１３０ａがパターニングされて、下部サポーターパターン１３０が形成される。下部サポーターパターン１３０は、複数のサポーターホールＨ３を含み、上部サポーターパターン１３５と実質的に同一の形状を有する。一実施形態において、サポーターホールＨ３は、サポーターホールＨ２よりも小さく形成される。
【0040】
図１２を参照すると、下部モールド層１２０が除去される。例えば、下部モールド層１２０は、ウェットエッチング工程によって除去される。下部モールド層１２０とのエッチング選択比を有するエッチング阻止膜１１０、下部サポーターパターン１３０、及び上部サポーターパターン１３５は除去されないこともある。下部モールド層１２０が除去され、下部電極１５０同士の間、及び下部サポーターパターン１３０と上部サポーターパターン１３５との間には、キャビティＣが形成される。下部サポーターパターン１３０及び上部サポーターパターン１３５は、複数の下部電極１５０を支持して連結する。
【0041】
再び図２を参照すると、図１２の結果物上に、キャパシタ誘電層１６０及び上部電極１７０が形成される。例えば、キャパシタ誘電層１６０が形成され、例えば、エッチング阻止膜１１０、下部サポーターパターン１３０、上部サポーターパターン１３５、及び下部電極１５０の表面に沿ってコンフォーマルに形成される。
【0042】
キャパシタ誘電層１６０は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｌａ２Ｏ３、Ｔａ２Ｏ３、及びＴｉＯ２等の金属酸化物、ＳｒＴｉＯ３（ＳＴＯ）、ＢａＴｉＯ３、ＰＺＴ、ＰＬＺＴ等のペロブスカイト構造の誘電物質、又はこれらの組み合わせを含む。キャパシタ誘電層１６０は、ＣＶＤ、ＡＬＤ等の工程を通じて形成される。
【0043】
上部電極１７０は、キャパシタ誘電層１６０を覆うように形成される。上部電極１７０は、下部電極１５０同士の間の空間、及び下部サポーターパターン１３０と上部サポーターパターン１３５との間の空間等を全て満たす。下部電極１５０、キャパシタ誘電層１６０、及び上部電極１７０は、キャパシタとしての機能を行う。キャパシタは、メモリセルに電荷を保存することができる。
【0044】
上部電極１７０は、第１下部電極１５０及び第２下部電極１５０と同一の物質を含む。例えば、上部電極１７０は、ＴｉＮを含む。上部電極１７０は、ＣＶＤ、ＡＬＤ等の工程を通じて形成される。
【0045】
図７～図１０に示すように、マスクホールＨ１は、隣接する４つの下部電極１５０の間に配置される。マスクホールＨ１のパターンに沿って形成されるサポーターホールＨ２は、隣接する４つの下部電極１５０の間に配置され、実質的に全ての下部電極１５０をオープンさせる。全ての下部電極１５０がオープンされるので、後工程が均一に、又はより均一に行える。また、円形のマスクホールＨ１のパターンに沿ってサポーターホールＨ２が形成されるので、隣接するサポーターホールＨ２が互いに連結される可能性を防止又は減少させ得る。
【0046】
下部電極１５０の高さを増加させることで、キャパシタンスが増加し、例えば、下部電極１５０の高さに応じて線形的に増加する。キャパシタンスの増加は、半導体素子１００の性能向上につながる。しかし、高さが増加すると、下部電極１５０の機械的安定性が低下し得る。
【0047】
本発明の実施形態によれば、マスクホールＨ１及びサポーターホールＨ２を形成することにより、下部電極１５０の機械的安定性が向上する。従って、工程中に下部電極１５０が崩壊する可能性を防止又は減少させ得る。下部電極１５０の高さが増加し、工程マージンが改善され、下部電極１５０のキャパシタンスが向上する。
【0048】
図１３は、本発明の他の実施形態による上部サポーターパターンの一部拡大図である。
【0049】
図８及び図１３を参照すると、マスクホールＨ１は、隣接する２つの下部電極１５０に亘って形成される。前記マスクホールＨ１を用いて、上部サポーター層１３５ａをパターニングすることにより、４つの下部電極１５０をオープンさせるサポーターホールＨ２が形成される。上部サポーター層１３５ａは、前記マスクホールＨ１により露出した部分からエッチングされるので、前記露出した２つの下部電極１５０は、残りの２つの下部電極１５０より更にオープンされる。一実施形態において、第１下部電極１５０ａ及び第２下部電極１５０ｂはサポーターホールＨ２が形成される前に、マスクホールＨ１により露出する。パターニングにより形成されたサポーターホールＨ２は、第１下部電極１５０ａ、第２下部電極１５０ｂ、第３下部電極１５０ｃ、及び第４下部電極１５０ｄをオープンさせる。第１下部電極１５０ａ及び第２下部電極１５０ｂは、第３下部電極１５０ｃ及び第４下部電極１５０ｄよりも更にオープンされる。例えば、第１下部電極１５０ａ又は第２下部電極１５０ｂがオープンされる第１面積Ｓ１は、第３下部電極１５０ｃ又は第４下部電極１５０ｄがオープンされる第２面積Ｓ２よりも大きくなる。従って、第１下部電極１５０ａ、第２下部電極１５０ｂ、第３下部電極１５０ｃ、及び第４下部電極１５０ｄの機械的安定性が向上する。
【0050】
図１４Ａ、１５Ａ、１６Ａ、１７Ａ、及び１８Ａは、本発明の他の実施形態によるサポーターマスクパターンを示す平面図である。図１４Ｂ、１５Ｂ、１６Ｂ、１７Ｂ、及び１８Ｂは、本発明の他の実施形態による上部サポーターパターンを示す平面図である。図１４Ｂ、１５Ｂ、１６Ｂ、１７Ｂ、及び１８Ｂ に示す上部サポーターパターン１３５は、楕円状を有する複数のサポーターホールＨ２を含み、複数のサポーターホールＨ２は、実質的に全ての下部電極１５０をオープンさせる。例えば、上部サポーターパターン１３５のエッジ領域を除く残りの領域における下部電極１５０が全てオープンするように、サポーターホールＨ２が配置される。
【0051】
図１４Ａを参照すると、サポーターマスクパターン１４５は、複数のマスクホールＨ１を含む。図１４Ｂを参照すると、図１４Ａに示すサポーターマスクパターン１４５を用いて、上部サポーターパターン１３５が形成される。
【0052】
複数のサポーターホールＨ２は、第２方向Ｄ２に沿って所定の距離だけ離隔して配置され、列（ｃｏｌｕｍｎ）を成す。例えば、列を成す複数のサポーターホールＨ２の間の距離は約５．２Ｆ（例えば、３√３Ｆ）である。本明細書において、サポーターホールＨ２同士の間の距離は、サポーターホールＨ２の中心同士の間の距離を意味する。各列は、第１方向Ｄ１に沿って離隔して配置される。例えば、各列は、第１方向Ｄ１に沿って互いに４．５Ｆほどの距離に離隔して配置される。また、隣接する列は、互いにずらして配置され、例えば、第２方向Ｄ２に沿って約２．６Ｆほどずらした格子状に配置される。
【0053】
図１５Ａを参照すると、サポーターマスクパターン１４５は、複数のマスクホールＨ１を含む。図１５Ｂを参照すると、図１５Ａに示すサポーターマスクパターン１４５を用いて、上部サポーターパターン１３５が形成される。
【0054】
複数のサポーターホールＨ２は、互いに一定の間隔で離隔して配置された格子構造である。例えば、各サポーターホールＨ２の中心は、第１方向Ｄ１及び第２方向Ｄ２に沿って６．０Ｆ離隔して配置される。サポーターホールＨ２は、第３方向Ｄ３が短軸で、第４方向Ｄ４が長軸の楕円状である。ここで、第３方向Ｄ３は、第２方向Ｄ２の軸から反時計回りに３０度傾いた方向を意味する。第４方向Ｄ４は、第１方向Ｄ１の軸から反時計回りに３０度傾いた方向を意味する。第３方向Ｄ３と第４方向Ｄ４は、互いに直交する。
【0055】
図１６Ａを参照すると、サポーターマスクパターン１４５は、複数のマスクホールＨ１を含む。図１６Ｂを参照すると、図１６Ａに示すサポーターマスクパターン１４５を用いて、上部サポーターパターン１３５が形成される。
【0056】
複数のサポーターホールＨ２は、互いに一定の間隔で離隔して配置された格子構造である。例えば、各サポーターホールＨ２の中心は、第１方向Ｄ１及び第２方向Ｄ２に沿って６．０Ｆ離隔して配置される。サポーターホールＨ２は、第５方向Ｄ５が長軸で、第６方向Ｄ６が短軸の楕円状である。ここで、第５方向Ｄ５は、第１方向Ｄ１とは反対方向に延びる軸から時計回りに３０度傾いた方向を意味する。第６方向Ｄ６は、第２方向Ｄ２の軸から時計回りに３０度傾いた方向を意味する。第５方向Ｄ５と第６方向Ｄ６とは、互いに直交する。
【0057】
図１７Ａを参照すると、サポーターマスクパターン１４５は、複数の第１マスクホールＨ１ａと、第２マスクホールＨ１ｂと、を含む。図１７Ｂを参照すると、図１７Ａに示すサポーターマスクパターン１４５を用いて、上部サポーターパターン１３５が形成される。
【0058】
上部サポーターパターン１３５は、互いにずらして配置される複数の第１サポーターホールＨ２ａと、及び第２サポーターホールＨ２ｂと、を含む。複数の第１サポーターホールＨ２ａ及び第２サポーターホールＨ２ｂは、それぞれ、複数の第１マスクホールＨ１ａ及び第２マスクホールＨ１ｂの位置に配置される。複数の第１サポーターホールＨ２ａ又は第２サポーターホールＨ２ｂは、第２方向Ｄ２に沿って所定の距離だけ離隔して配置される列を成す。例えば、複数の第１サポーターホールＨ２ａは、第２方向Ｄ２に沿って、約５．２Ｆ（例えば、３√３Ｆ）ずつ離隔する第１列を成す。また、複数の第２サポーターホールＨ２ｂは、第２方向Ｄ２に沿って、約５．２Ｆずつ離隔する第２列を成す。第１列及び第２列は、第１方向Ｄ１に沿って交互に配置される。例えば、各列は、第１方向Ｄ１に沿って互いに６．０Ｆほどの距離に離隔して配置される。また、隣接する列は、互いにずらして配置され、例えば、第２方向Ｄ２に沿って、約２．６Ｆほどずらした格子状に配置される。第１サポーターホールＨ２ａは、第５方向Ｄ５が長軸で、第６方向Ｄ６が短軸の楕円状である。第２サポーターホールＨ２ｂは、第３方向Ｄ３が短軸で、第４方向Ｄ４が長軸の楕円状である。
【0059】
図１８Ａを参照すると、サポーターマスクパターン１４５は、複数の第１マスクホールＨ１ａと、第２マスクホールＨ１ｂと、第３マスクホールＨ１ｃと、を含む。図１８Ｂを参照すると、図１８Ａに示すサポーターマスクパターン１４５を用いて、上部サポーターパターン１３５が形成される。
【0060】
上部サポーターパターン１３５は、複数の第１サポーターホールＨ２ａと、第２サポーターホールＨ２ｂと、第３サポーターホールＨ２ｃと、を含む。複数の第１サポーターホールＨ２ａ、第２サポーターホールＨ２ｂ、及び第３サポーターホールＨ２ｃは、それぞれ、複数の第１マスクホールＨ１ａ、第２マスクホールＨ１ｂ、及び第３マスクホールＨ１ｃの位置に配置される。第１サポーターホールＨ２ａは、第５方向Ｄ５が長軸で、第６方向Ｄ６が短軸の楕円状である。第２サポーターホールＨ２ｂは、第３方向Ｄ３が短軸で、第４方向Ｄ４が長軸の楕円状である。第３サポーターホールＨ２ｃは、第１方向Ｄ１が短軸で、第２方向Ｄ２が長軸の楕円状である。
【0061】
複数の第１サポーターホールＨ２ａ及び第２サポーターホールＨ２ｂは、第２方向Ｄ２に沿って所定の距離だけ離隔して配置される第１列を成す。例えば、第１列は、第１サポーターホールＨ２ａと第２サポーターホールＨ２ｂとが交互に配置される構造である。隣接する第１サポーターホールＨ２ａ及び第２サポーターホールＨ２ｂは、第１方向Ｄ１に１．５Ｆ、第２方向Ｄ２に５．２Ｆ離隔して配置される。複数の第３サポーターホールＨ２ｃは、第２方向Ｄ２に沿って１０．２Ｆ離隔して配置される第２列を成す。複数の第３サポーターホールＨ２ｃの中心間の距離は５．２Ｆである。第１列及び第２列は、第１方向Ｄ１に沿って交互に配置される。
【0062】
図１９は、本発明の一実施形態による半導体素子の断面図である。
【0063】
図１９を参照すると、半導体素子は、メモリセルを含む。メモリセルは、ワード線と、ビット線ＢＬと、キャパシタと、を含む。キャパシタは、図２に示す下部電極１５０と、キャパシタ誘電層１６０と、上部電極１７０と、を含む。
【0064】
基板１０２は、活性領域１４と、素子分離層１６と、を含む。活性領域１４及び素子分離層１６は、基板１０２の上部に配置される。素子分離層１６は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有し、絶縁物質を含む。例えば、素子分離層１６は、シリコン酸化物を含む。不純物領域１８は、活性領域１４内に配置される。不純物領域１８は、Ｎ型の導電型を有する。不純物領域１８は、リン（Ｐ）又はヒ素（Ａｓ）のうちの少なくとも１つにドープされる。
【0065】
ゲート絶縁層２０及びゲート電極２２は、基板１０２内に配置される。ゲート電極２２は、ワード線である。ゲート電極２２の上面は、基板１０２の上面よりも低いレベルに位置する。ゲート電極２２は、導電性物質を含み、例えば、ドープされたポリシリコン、金属物質、又は金属シリサイド物質を含む。ゲート絶縁層２０は、ゲート電極２２の側面及び下面を囲むように配置される。ゲート絶縁層２０は、絶縁物質を含み、例えば、シリコン酸化物又は高誘電物質を含む。ゲートキャッピング層２４は、ゲート電極２２上に配置される。ゲートキャッピング層２４は、シリコン窒化物、シリコン酸窒化物、又はこれらの組み合わせを含む。
【0066】
第１絶縁パターン３０は、基板１０２の上面に配置される。第１絶縁パターン３０は、ゲートキャッピング層２４の上面を覆う。第１絶縁パターン３０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はこれらの組み合わせを含み、単一層又は多重層で形成される。
【0067】
ビット線コンタクトプラグＤＣは、第１絶縁パターン３０を貫通して不純物領域１８上に配置される。ビット線コンタクトプラグＤＣの下面は、基板１０２の上面よりも低いレベルに位置するように、基板１０２の上面がリセス（凹んだ状態に）される。ビット線コンタクトプラグＤＣの水平幅は、不純物領域１８の水平幅より広く形成され、不純物領域１８と電気的に連結される。ビット線コンタクトプラグＤＣは、導電性物質を含み、例えば、ドープされたポリシリコン、金属、又は金属シリサイドを含む。
【0068】
ビット線構造体ＢＬＳは、ビット線コンタクトプラグＤＣ上に順に積層されるビット線ＢＬと、第２絶縁パターン４４と、を含む。ビット線ＢＬは、第１導電パターン４０と、該第１導電パターン４０上に配置される第２導電パターン４２と、を含む。第１導電パターン４０は、ドープされたポリシリコンを含み、第２導電パターン４２は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、及びコバルト（Ｃｏ）のうちの少なくとも１つを含む。第２絶縁パターン４４は、第２導電パターン４２上に配置され、シリコン窒化物又はシリコン酸窒化物を含む。
【0069】
ビット線スペーサー４６は、ビット線コンタクトプラグＤＣ及びビット線構造体ＢＬＳの側面に形成され、ビット線コンタクトプラグＤＣ及びビット線構造体ＢＬＳを間に挟んで、互いに対向する一対の構造体である。ビット線スペーサー４６は、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含み、更に内部にエアギャップを含む。
【0070】
ストレージノードコンタクトＢＣは、ビット線の間に配置され、活性領域１４の両側縁上に配置される。ストレージノードコンタクトＢＣは、第１絶縁パターン３０を貫通して形成され、不純物領域１８と電気的に連結される。ストレージノードコンタクトＢＣの上面は、第１絶縁パターン３０の上面よりも高いレベルに位置する。ストレージノードコンタクトＢＣは、ドープされたポリシリコンを含む。
【0071】
第３絶縁パターン４８は、第１絶縁パターン３０上でストレージノードコンタクトＢＣの間に配置される。第３絶縁パターン４８は、ストレージノードコンタクトＢＣを電気的に絶縁させる。第３絶縁パターン４８の上面は、ストレージノードコンタクトＢＣの上面よりも高いレベルに位置する。第３絶縁パターン４８は、シリコン窒化物を含む。
【0072】
バリアパターン５０は、ストレージノードコンタクトＢＣ及び第３絶縁パターン４８上に配置され、ランディングパッドＬＰは、バリアパターン５０上に配置される。ランディングパッドＬＰは、コンタクトプラグであり、下部電極１５０と電気的に連結される。バリアパターン５０は、ランディングパッドＬＰ及びストレージノードコンタクトＢＣを保護する。バリアパターン５０は、ＴｉＮ、Ｔｉ／ＴｉＮ、ＴｉＳｉＮ、ＴａＮ、又はＷＮを含む。ランディングパッドＬＰは、タングステンを含む。
【0073】
第４絶縁パターン５２は、ランディングパッドＬＰの間に配置される。第４絶縁パターン５２の下端は、バリアパターン５０を貫通して第３絶縁パターン４８と連結する。第４絶縁パターン５２は、下部絶縁層１０６である。第４絶縁パターン５２の上面は、ランディングパッドＬＰの上面と同一のレベルに位置する。第４絶縁パターン５２は、ランディングパッドＬＰを互いに電気的に絶縁させる。第４絶縁パターン５２は、シリコン酸化物、シリコン窒化物、又はシリコン酸窒化物を含む。
【0074】
【0075】
図２０及び図２１を参照すると、半導体素子は、第１下部電極１５０ａと、第２下部電極１５０ｂと、第３下部電極１５０ｃと、第４下部電極１５０ｄと、を含む。第１下部電極１５０ａ及び第２下部電極１５０ｂは、実質的に同一の断面積を有する。第３下部電極１５０ｃ及び第４下部電極１５０ｄは、実質的に同一の断面積を有する。
【0076】
図９及び図１１を参照すると、サポーターホールＨ２、サポーターホールＨ２の形成時にマスクホールＨ１によって露出する第１下部電極１５０ａ、及び第２下部電極１５０ｂからエッチングを行う。エッチング工程時、第１下部電極１５０ａ及び第２下部電極１５０ｂは、上端が一部除去される。再び図２１を参照すると、第１下部電極１５０ａは、第３下部電極１５０ｃ及び第４下部電極１５０ｄとは異なる断面積を有する。例えば、第１下部電極１５０ａの上面での断面積は、第３下部電極１５０ｃの上面での断面積よりも小さくなる。
【0077】
【0078】
図２２Ａ及び図２２Ｂを参照すると、サポーターマスクパターン１４５は、複数のマスクホールＨ１を含む。マスクホールＨ１は、円形状を有し、隣接する４つの下部電極１５０の間に配置される。上部サポーターパターン１３５は、複数のサポーターホールＨ２を含む。サポーターホールＨ２は、隣接する４つの下部電極１５０に亘って形成される。各サポーターホールＨ２は、楕円状を有する。各サポーターホールＨ２は、４つの下部電極１５０を露出させるが、複数の下部電極１５０の中で露出しない下部電極１５０が存在し得る。
【0079】
以上、添付の図面を参照して、本発明による実施形態を説明したが、本発明が属する技術分野における通常の知識を有する者は、本発明がその技術的思想又は必須の特徴を変更することなく、他の具体的な形態で実施されることが理解される。上述の実施形態は、全ての面で例示的なものであって限定されるものではない。
【符号の説明】
【0080】
１４： 活性領域
１６： 素子分離層
１８： 不純物領域
２０： ゲート絶縁層
２２： ゲート電極
２４： ゲートキャッピング層
３０： 第１絶縁パターン
４０： 第１導電パターン
４２： 第２導電パターン
４４： 第２絶縁パターン
４６： ビット線スペーサー
４８： 第３絶縁パターン
５０： バリアパターン
５２： 第４絶縁パターン
１００： 半導体素子
１０２： 基板
１０４： コンタクトプラグ
１０６： 下部絶縁層
１１０： エッチング阻止膜
１２０： 下部モールド層
１２５： 上部モールド層
１３０： 下部サポーターパターン
１３０ａ：下部サポーター層
１３５： 上部サポーターパターン
１３５ａ：上部サポーター層
１４０： キャパシタマスクパターン
１４５： サポーターマスクパターン
１４５ａ：サポーターマスク層
１５０： 下部電極
１５０ａ：第１下部電極
１５０ｂ：第２下部電極
１５０ｃ：第３下部電極
１５０ｄ：第４下部電極
１６０： キャパシタ誘電層
１７０： 上部電極
ＣＨ： キャパシタホール
Ｈ１： マスクホール
Ｈ１ａ： 第１マスクホール
Ｈ１ｂ： 第２マスクホール
Ｈ１ｃ： 第３マスクホール
Ｈ２： サポーターホール
Ｈ２ａ： 第１サポーターホール
Ｈ２ｂ： 第２サポーターホール
Ｈ２ｃ： 第３サポーターホール
Ｈ３： サポーターホール
ＢＬ： ビット線
ＤＣ： ビット線コンタクトプラグ
ＢＣ： ストレージノードコンタクト
ＬＰ： ランディングパッド
１６： 素子分離層
１８： 不純物領域
２０： ゲート絶縁層
２２： ゲート電極
２４： ゲートキャッピング層
３０： 第１絶縁パターン
４０： 第１導電パターン
４２： 第２導電パターン
４４： 第２絶縁パターン
４６： ビット線スペーサー
４８： 第３絶縁パターン
５０： バリアパターン
５２： 第４絶縁パターン
１００： 半導体素子
１０２： 基板
１０４： コンタクトプラグ
１０６： 下部絶縁層
１１０： エッチング阻止膜
１２０： 下部モールド層
１２５： 上部モールド層
１３０： 下部サポーターパターン
１３０ａ：下部サポーター層
１３５： 上部サポーターパターン
１３５ａ：上部サポーター層
１４０： キャパシタマスクパターン
１４５： サポーターマスクパターン
１４５ａ：サポーターマスク層
１５０： 下部電極
１５０ａ：第１下部電極
１５０ｂ：第２下部電極
１５０ｃ：第３下部電極
１５０ｄ：第４下部電極
１６０： キャパシタ誘電層
１７０： 上部電極
ＣＨ： キャパシタホール
Ｈ１： マスクホール
Ｈ１ａ： 第１マスクホール
Ｈ１ｂ： 第２マスクホール
Ｈ１ｃ： 第３マスクホール
Ｈ２： サポーターホール
Ｈ２ａ： 第１サポーターホール
Ｈ２ｂ： 第２サポーターホール
Ｈ２ｃ： 第３サポーターホール
Ｈ３： サポーターホール
ＢＬ： ビット線
ＤＣ： ビット線コンタクトプラグ
ＢＣ： ストレージノードコンタクト
ＬＰ： ランディングパッド
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19】
【図20】
【図21】
【図22A】
【図22B】