特許 7578332 メモリ素子を有する半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-10-28

(45)【発行日】2024-11-06

(54)【発明の名称】メモリ素子を有する半導体装置

(51)【国際特許分類】

   H10B 12/00 20230101AFI20241029BHJP

   G11C 16/04 20060101ALI20241029BHJP

   G11C 11/401 20060101ALI20241029BHJP

【ＦＩ】

H10B12/00 801

H10B12/00 671A

H10B12/00 671Z

G11C16/04

G11C11/401

【請求項の数】 11

(21)【出願番号】P 2023528237

(86)(22)【出願日】2022-12-28

(86)【国際出願番号】 JP2022048611

【審査請求日】2023-05-11

(73)【特許権者】

【識別番号】311014428

【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド

【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．

(74)【代理人】

【識別番号】100094569

【弁理士】

【氏名又は名称】田中 伸一郎

(74)【代理人】

【識別番号】100109070

【弁理士】

【氏名又は名称】須田 洋之

(74)【代理人】

【識別番号】100067013

【弁理士】

【氏名又は名称】大塚 文昭

(74)【代理人】

【氏名又は名称】上杉 浩

(74)【代理人】

【識別番号】100141553

【弁理士】

【氏名又は名称】鈴木 信彦

(72)【発明者】

【氏名】原田 望

(72)【発明者】

【氏名】各務 正一

(72)【発明者】

【氏名】作井 康司

【審査官】小山 満

(56)【参考文献】

【文献】国際公開第２０２２／２０８６５８（ＷＯ，Ａ１）

【文献】特開２０１９－１９７７７２（ＪＰ，Ａ）

【文献】特表２０１０－５１９７７０（ＪＰ，Ａ）

【文献】特開２００９－０２６４４８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０２０／０２２７４７８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ １２／００

Ｇ１１Ｃ １６／０４

Ｇ１１Ｃ １１／４０１

(57)【特許請求の範囲】

【請求項1】

第１のメモリ素子と、ＭＯＳトランジスタと、第２のメモリ素子とを含む半導体装置であって、
前記第１のメモリ素子は、
基板上に、前記基板に対して、垂直方向に立つ第１の半導体柱と、
前記第１の半導体柱の底部に繋がる第１の不純物層と、
前記第１の半導体柱の下方を覆う第１のゲート絶縁層と、
前記第１のゲート絶縁層の一部又は全てを覆う第１のゲート導体層と、
前記第１の不純物層と前記第１のゲート導体層との間にある第１の絶縁層と、
前記第１のゲート導体層上にあり、且つ前記第１の半導体柱を囲んだ第２の絶縁層と、
垂直方向において、前記第１のゲート絶縁層より上方の前記第１の半導体柱の上面、又は前記上面と、前記上面に繋がる両側面と、を覆った第２のゲート絶縁層と、
前記第２のゲート絶縁層を覆った第２のゲート導体層と、
前記第２のゲート絶縁層で覆われていない部分の前記第１の半導体柱の水平方向における両端にある第２の不純物層と、第３の不純物層と有し、
前記第２の不純物層と、前記第３の不純物層と、前記第１のゲート導体層と、前記第２のゲート導体層と、に印加する電圧を制御して、前記第１の半導体柱の上部内に、前記第１の不純物層と前記第２の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させ、発生させた前記電子群と前記正孔群の内、多数キャリアである前記電子群又は前記正孔群の一部または全てを、主に前記第１のゲート絶縁層で囲まれた前記第１の半導体柱内に残存させる、メモリ書き込み動作と、
残存させた多数キャリアである前記電子群又は前記正孔群を前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層とのいずれか、もしくは全てから抜きとる、メモリ消去動作とを行い、
前記ＭＯＳトランジスタは、
前記基板上に、前記基板に対して、垂直方向に立つ第２の半導体柱と、
前記第２の半導体柱の下部を囲んで下から第３の絶縁層と、絶縁材料又は導体材料である第１の中間材料層と、第４の絶縁層と、からなる第１の材料層とを有し、
垂直方向において、前記第１の材料層より上方の前記第２の半導体柱の上面、又は前記上面と対面する両側面と、を覆った第３のゲート絶縁層と、前記第３のゲート絶縁層を覆った第３のゲート導体層と、
前記第３のゲート絶縁層で覆われていない部分の前記第２の半導体柱の水平方向における両端にある第４の不純物層と、第５の不純物層と有しており、
前記第２のメモリ素子は、
前記基板上に、前記基板に対して、垂直方向に立つ第３の半導体柱と、
前記第３の半導体柱の下部を囲んで下から第５の絶縁層と、絶縁材料又は導体材料である第２の中間材料層と、第６の絶縁層と、からなる第２の材料層とを有し、
垂直方向において、前記第２の材料層より上方の前記第３の半導体柱の上面、又は前記上面と対面する両側面を覆った、絶縁層で挟まれた信号電荷蓄積層を有するメモリ層と、 前記メモリ層を覆った第４のゲート導体層と、
前記信号電荷蓄積層で覆われていない部分の前記第３の半導体柱の水平方向における両端にある第６の不純物層と、第７の不純物層と有しており、
前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱の底部が垂直方向において実質的に同じ位置にあり、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱の頂部が、垂直方向において実質的に同じ位置にある、
ことを特徴とするメモリ素子を有する半導体装置。

【請求項2】

前記第２の絶縁層と、前記第１の材料層と、前記第２の材料層の上面位置が、垂直方向において実質的に同じである、
ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。

【請求項3】

前記第１の中間材料層と前記第２の中間材料層の一方もしくは両方が絶縁材料よりなる、
ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。

【請求項4】

前記第１の中間材料層と前記第２の中間材料層の一方もしくは両方が導体材料よりなり、前記第２の半導体柱と前記第３の半導体柱の一方又は両方の底部に第８の不純物層を有する、
ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。

【請求項5】

前記第１のゲート絶縁層と、前記第１の絶縁層とが同じ材料からなる、
ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。

【請求項6】

前記信号電荷蓄積層が半導体、金属、合金などの導電層、または絶縁層よりなる、
ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。

【請求項7】

前記第１のメモリ素子の、前記第１の半導体柱の上部と、前記第２のゲート絶縁層と、前記第２のゲート導体層と、前記第２の不純物層と、前記第３の不純物層と、からなるトランジスタがプレナー型であり、前記ＭＯＳトランジスタの前記第２の半導体柱の上部と、前記第３のゲート絶縁層と、前記第３のゲート導体層と、前記第４の不純物層と、前記第５の不純物層からなるトランジスタと、前記第２のメモリ素子の、前記第３の半導体柱の上部と、前記メモリ層と、前記第４のゲート導体層と、前記第６の不純物層と、前記第７の不純物層からなるトランジスタはプレナー型である、
ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。

【請求項8】

前記第１のメモリ素子の、前記第１の半導体柱の上部と、前記第２のゲート絶縁層と、前記第２のゲート導体層と、前記第２の不純物層と、前記第３の不純物層と、からなるトランジスタがフィン型であり、前記ＭＯＳトランジスタの前記第２の半導体柱の上部と、前記第３のゲート絶縁層と、前記第３のゲート導体層と、前記第４の不純物層と、前記第５の不純物層からなるトランジスタと、前記第２のメモリ素子の、前記第３の半導体柱の上部と、前記信号電荷蓄積層と、前記第４のゲート導体層と、前記第６の不純物層と、前記第７の不純物層からなるトランジスタはフィン型である、
ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。

【請求項9】

前記第１の不純物層が前記第１の半導体柱に隣接した他の第１のメモリ素子の半導体柱の底部に繋がっている、
ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。

【請求項10】

前記第１の不純物層が前記第１の半導体柱に隣接した他の第１のメモリ素子の半導体柱の底部の不純物層から分離している、
ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。

【請求項11】

前記第１のゲート導体層が水平方向、垂直方向の一方、又は両方において、２つ以上の導体層に分割して、各前記導体層を同期、または非同期で駆動する、
ことを特徴とする請求項１に記載のメモリ素子を有する半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリ素子を有する半導体装置に関する。

【背景技術】

【0002】

近年、ＬＳＩ（Large Scale Integration）技術開発において、メモリ素子を用いた半導体装置の高集積化、高性能化、低消費電力化、高機能化が求められている。

【0003】

通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ、例えば、非特許文献３を参照）、ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、例えば、非特許文献４を参照）、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Ｍａｇｎｅｔｏ－ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）、キャリアをためる溝部とゲート電極を二つ有したＤＲＡＭメモリセル（非特許文献８を参照）などがある。しかし、キャパシタを持たないＤＲＡＭは、フローティングボディのワード線からのゲート電極のカップリングに大きく左右され電圧マージンが十分とれない問題点があった。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、半導体素子を用いたメモリ装置に関する。

【先行技術文献】

【非特許文献】

【0004】

【文献】Ｈｉｒｏｓｈｉ Ｔａｋａｔｏ， Ｋａｚｕｍａｓａ Ｓｕｎｏｕｃｈｉ， Ｎａｏｋｏ Ｏｋａｂｅ， Ａｋｉｈｉｒｏ Ｎｉｔａｙａｍａ， Ｋａｔｓｕｈｉｋｏ Ｈｉｅｄａ， Ｆｕｍｉｏ Ｈｏｒｉｇｕｃｈｉ， ａｎｄ Ｆｕｊｉｏ Ｍａｓｕｏｋａ： ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， Ｖｏｌ．３８， Ｎｏ．３， ｐｐ．５７３－５７８ （１９９１）

【文献】Ｈ． Ｃｈｕｎｇ， Ｈ． Ｋｉｍ， Ｈ． Ｋｉｍ， Ｋ． Ｋｉｍ， Ｓ． Ｋｉｍ， Ｋ．Ｗ．Ｓｏｎｇ， Ｊ． Ｋｉｍ， Ｙ．Ｃ． Ｏｈ， Ｙ． Ｈｗａｎｇ， Ｈ． Ｈｏｎｇ， Ｇ． Ｊｉｎ， ａｎｄ Ｃ． Ｃｈｕｎｇ： “４Ｆ２ ＤＲＡＭ Ｃｅｌｌ ｗｉｔｈ Ｖｅｒｔｉｃａｌ Ｐｉｌｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＶＰＴ），” ２０１１ Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ Ｅｕｒｏｐｅａｎ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ， （２０１１）

【文献】Ｈ． Ｓ． Ｐｈｉｌｉｐ Ｗｏｎｇ， Ｓ． Ｒａｏｕｘ， Ｓ． Ｋｉｍ， Ｊｉａｌｅ Ｌｉａｎｇ， Ｊ． Ｒ． Ｒｅｉｆｅｎｂｅｒｇ， Ｂ． Ｒａｊｅｎｄｒａｎ， Ｍ． Ａｓｈｅｇｈｉ ａｎｄ Ｋ． Ｅ． Ｇｏｏｄｓｏｎ： “Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ，” Ｐｒｏｃｅｅｄｉｎｇ ｏｆ ＩＥＥＥ， Ｖｏｌ．９８， Ｎｏ １２， Ｄｅｃｅｍｂｅｒ， ｐｐ２ｂ０１２ｂ２７ （２０１０）

【文献】Ｋ． Ｔｓｕｎｏｄａ， Ｋ ．Ｋｉｎｏｓｈｉｔａ， Ｈ． Ｎｏｓｈｉｒｏ， Ｙ． Ｙａｍａｚａｋｉ， Ｔ． Ｉｉｚｕｋａ， Ｙ． Ｉｔｏ， Ａ． Ｔａｋａｈａｓｈｉ， Ａ． Ｏｋａｎｏ， Ｙ． Ｓａｔｏ， Ｔ． Ｆｕｋａｎｏ， Ｍ． Ａｏｋｉ， ａｎｄ Ｙ． Ｓｕｇｉｙａｍａ ： “Ｌｏｗ Ｐｏｗｅｒ ａｎｄ ｈｉｇｈ Ｓｐｅｅｄ Ｓｗｉｔｃｈｉｎｇ ｏｆ Ｔｉ－ｄｏｐｅｄ ＮｉＯ ＲｅＲＡＭ ｕｎｄｅｒ ｔｈｅ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｓｏｕｒｃｅ ｏｆ ｌｅｓｓ ｔｈａｎ ３Ｖ，” ＩＥＤＭ （２００７）

【文献】Ｗ． Ｋａｎｇ， Ｌ． Ｚｈａｎｇ， Ｊ． Ｋｌｅｉｎ， Ｙ． Ｚｈａｎｇ， Ｄ． Ｒａｖｅｌｏｓｏｎａ， ａｎｄ Ｗ． Ｚｈａｏ： “Ｒｅｃｏｎｆｉｇｕｒａｂｌｅ Ｃｏｄｅｓｉｇｎ ｏｆ ＳＴＴ－ＭＲＡＭ Ｕｎｄｅｒ Ｐｒｏｃｅｓｓ Ｖａｒｉａｔｉｏｎｓ ｉｎ Ｄｅｅｐｌｙ Ｓｃａｌｅｄ Ｔｅｃｈｎｏｌｏｇｙ，” ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ， ｐｐ．１－９ （２０１５）

【文献】Ｍ． Ｇ． Ｅｒｔｏｓｕｎ， Ｋ． Ｌｉｍ， Ｃ． Ｐａｒｋ， Ｊ． Ｏｈ， Ｐ． Ｋｉｒｓｃｈ， ａｎｄ Ｋ． Ｃ． Ｓａｒａｓｗａｔ ： “Ｎｏｖｅｌ Ｃａｐａｃｉｔｏｒｌｅｓｓ Ｓｉｎｇｌｅ－Ｔｒａｎｓｉｓｔｏｒ Ｃｈａｒｇｅ－Ｔｒａｐ ＤＲＡＭ （１Ｔ ＣＴ ＤＲＡＭ） Ｕｔｉｌｉｚｉｎｇ Ｅｌｅｃｔｒｏｎ，” ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒ， Ｖｏｌ． ３１， Ｎｏ．５， ｐｐ．４０５－４０７ （２０１０）

【文献】Ｅ． Ｙｏｓｈｉｄａ， Ｔ， Ｔａｎａｋａ， “Ａ Ｃａｐａｃｉｔｏｒｌｅｓｓ １Ｔ－ＤＡＲＭ Ｔｅｃｈｎｏｌｏｇｙ Ｕｓｉｎｇ Ｇａｔｅ－Ｉｎｄｕｃｅｄ Ｄｒａｉｎ－Ｌｅａｋａｇｅ （ＧＩＤＬ） Ｃｕｒｒｅｎｔ ｆｏｒ Ｌｏｗ－Ｐｏｗｅｒ ａｎｄ Ｈｉｇｈ－Ｓｐｅｅｄ Ｅｍｂｅｄｄｅｄ Ｍｅｍｏｒｙ”， ＩＥＥＥ Ｔｒａｎｓ， ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｖｏｌ．５３， ｐｐ．６９２－６９７ （２００６）

【文献】Ｍｄ． Ｈａｓａｎ Ｒａｚａ Ａｎｓａｒｉ， Ｎｕｐｕｒ Ｎａｖｌａｋｈａ， Ｊａｅ Ｙｏｏｎ Ｌｅｅ， Ｓｅｏｎｇｊａｅ Ｃｈｏ， “Ｄｏｕｂｌｅ－Ｇａｔｅ Ｊｕｎｃｔｉｏｎｌｅｓｓ １Ｔ ＤＲＡＭ Ｗｉｔｈ Ｐｈｙｓｉｃａｌ Ｂａｒｒｉｅｒｓ ｆｏｒ Ｒｅｔｅｎｔｉｏｎ Ｉｍｐｒｏｖｅｍｅｎｔ”， ＩＥＥＥ Ｔｒａｎｓ， ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ ｖｏｌ．６７， ｐｐ．１４７１－１４７９ （２０２０）

【文献】Ｔａｋａｓｈｉ Ｏｈａｓａｗａ ａｎｄ Ｔａｋｅｓｈｉ Ｈａｍａｍｏｔｏ， “Ｆｌｏａｔｉｎｇ Ｂｏｄｙ Ｃｅｌｌ －ａ Ｎｏｖｅｌ Ｂｏｄｙ Ｃａｐａｃｉｔｏｒｌｅｓｓ ＤＲＡｍ Ｃｅｌｌ”， Ｐａｎ Ｓｔａｎｆｏｒｄ Ｐｕｂｌｉｓｈｉｎｇ （２０１１）

【文献】Ｍａｒｔｉｎ Ｍ. Ｆｒａｎｋ, “Ｈｉｇｈ－ｋ／Ｍｅｔａｌ Ｇａｔｅ Ｉｎｎｏｖａｔｉｏｎｓ Ｅｎａｂｌｉｎｇ Ｃｏｎｔｉｎｕｅｄ ＣＭＯＳ Ｓｃａｌｉｎｇ” Ｐｒｏｃ．ｏｆ ｔｈｅ ４１ｔｈ Ｅｕｒｏｐｅａｎ Ｓｏｌｉｄ－ｓｔａｔｅ Ｄｅｖｉｃｅ Ｒｅｓｅａｒｃｈ Ｃｏｎｆｅｒｅｎｃｅ ｐｐ．５０－５８（２０１１）

【文献】Ｈ．Ｍｉｙａｇａｗａ ｅｔａｌ．“Ｍｅｔａｌ－Ａｓｓｉｓｔｅｄ Ｓｏｌｉｄ―Ｐｈａｓｅ Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ Ｐｒｏｃｅｓｓ ｆｏｒ Ｖｅｒｔｉｃａｌ Ｍｏｎｏｃｒｙｓｔａｌｌｉｎｅ Ｓｉ Ｃｈａｎｎｅｌ ｉｎ ３Ｄ Ｆｌａｓｈ Ｍｅｍｏｒｙ”, ＩＥＤＭ１９ ｄｉｇｅｓｔ ｐａｐｅｒ，ｐｐ．６５０－６５３ （２０１９）

【発明の概要】

【発明が解決しようとする課題】

【0005】

メモリ装置においてキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態の素子があるボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接半導体基板のボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭの実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。更に、同じ基板上にＣＭＯＳロジック回路、ＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory）などを如何に低コストで集積させるかの課題がある。

【課題を解決するための手段】

【0006】

上記の課題を解決するために、第１発明に係るメモリ素子を有する半導体装置は、第１のメモリ素子と、ＭＯＳトランジスタと、第２のメモリ素子とを含む半導体装置であって、
前記第１のメモリ素子は、
基板上に、前記基板に対して、垂直方向に立つ第１の半導体柱と、
前記第１の半導体柱の底部に繋がる第１の不純物層と、
前記第１の半導体柱の下方を覆う第１のゲート絶縁層と、
前記第１のゲート絶縁層の一部又は全てを覆う第１のゲート導体層と、
前記第１の不純物層と前記第１のゲート導体層との間にある第１の絶縁層と、
前記第１のゲート導体層上にあり、且つ前記第１の半導体柱を囲んだ第２の絶縁層と、
垂直方向において、前記第１のゲート絶縁層より上方の前記第１の半導体柱の上面、又は前記上面と、前記上面に繋がる両側面と、を覆った第２のゲート絶縁層と、
前記第２のゲート絶縁層を覆った第２のゲート導体層と、
前記第２のゲート絶縁層で覆われていない部分の前記第１の半導体柱の水平方向における両端にある第２の不純物層と、第３の不純物層と有し、
前記２の不純物層と、前記３の不純物層と、前記１のゲート導体層と、前記２のゲート導体層と、に印加する電圧を制御して、前記第１の半導体柱の上部内に、前記第１の不純物層と前記第２の不純物層との間に流す電流によるインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群及び正孔群を発生させ、発生させた前記電子群と前記正孔群の内、多数キャリアである前記電子群又は前記正孔群の一部または全てを、主に前記第１のゲート絶縁層で囲まれた前記第１の半導体柱内に残存させる、メモリ書き込み動作と、
残存させた多数キャリアである前記電子群又は前記正孔群を前記第１の不純物層と、前記第２の不純物層と、前記第３の不純物層とのいずれか、もしくは全てから抜きとる、メモリ消去動作とを行い、
前記ＭＯＳトランジスタは、
前記基板上に、前記基板に対して、垂直方向に立つ第２の半導体柱と、
前記第２の半導体柱の下部を囲んで下から第３の絶縁層と、絶縁材料又は導体材料である中間材料層と、第４の絶縁層と、からなる第１の材料層とを有し、
垂直方向において、前記第１の材料層より上方の前記第２の半導体柱の上面、又は前記上面と対面する両側面と、を覆った第３のゲート絶縁層と、前記第３のゲート絶縁層を覆った第３のゲート導体層と、
前記第３のゲート絶縁層で覆われていない部分の前記第２の半導体柱の水平方向における両端にある第４の不純物層と、第５の不純物層と有しており、
前記第２のメモリ素子は、
前記基板上に、前記基板に対して、垂直方向に立つ第３の半導体柱と、
前記第３の半導体柱の下部を囲んで下から第５の絶縁層と、絶縁材料又は導体材料である第２の中間材料層と、第６の絶縁層と、からなる第２の材料層とを有し、
垂直方向において、前記第２の材料層より上方の前記第３の半導体柱の上面、又は前記上面と対面する両側面を覆った、絶縁層で挟まれた信号電荷蓄積層を有するメモリ層と、 前記メモリ層を覆った第４のゲート導体層と、
前記信号電荷蓄積層で覆われていない部分の前記第３の半導体柱の水平方向における両端にある第６の不純物層と、第７の不純物層と有しており、
前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱の底部が垂直方向において実質的に同じ位置にあり、前記第１の半導体柱と、前記第２の半導体柱と、前記第３の半導体柱の頂部が、垂直方向において実質的に同じ位置にある、
ことを特徴とするメモリ素子を有する半導体装置。

【0007】

第２発明は、上記の第１発明において、前記第２の絶縁層と、前記第１の材料層と、前記第２の材料層の上面位置が、垂直方向において実質的に同じであることを特徴とする。

【0008】

第３発明は、上記の第１発明において、前記第１の中間材料層と前記第２の中間材料層の一方もしくは両方が絶縁材料よりなることを特徴とする。

【0009】

第４発明は、上記の第１発明において、前記第１の中間材料層と前記第２の中間材料層の一方もしくは両方が導体材料よりなることを特徴とする。

【0010】

第５発明は、上記の第１発明において、前記第１のゲート絶縁層と、前記第１の絶縁層とが同じ材料からなることを特徴とする。

【0011】

第６発明は、上記の第１発明において、前記信号電荷蓄積層が半導体、金属、合金などの導電層、または絶縁層よりなることを特徴とする。

【0012】

第７発明は、上記の第１発明において、前記第１のメモリ素子の、前記第１の半導体柱の上部と、前記第２のゲート絶縁層と、前記第２のゲート導体層と、前記第２の不純物層と、前記第３の不純物層と、からなるトランジスタがプレナー型であり、前記ＭＯＳトランジスタの前記第２の半導体柱の上部と、前記第３のゲート絶縁層と、前記第３のゲート導体層と、前記第４の不純物層と、前記第５の不純物層からなるトランジスタと、前記第２のメモリ素子の、前記第３の半導体柱の上部と、前記メモリ層と、前記第４のゲート導体層と、前記第６の不純物層と、前記第７の不純物層からなるトランジスタはプレナー型であることを特徴とする。

【0013】

第８発明は、上記の第１発明において、前記第１のメモリ素子の、前記第１の半導体柱の上部と、前記第２のゲート絶縁層と、前記第２のゲート導体層と、前記第２の不純物層と、前記第３の不純物層と、からなるトランジスタがフィン型であり、前記ＭＯＳトランジスタの前記第２の半導体柱の上部と、前記第３のゲート絶縁層と、前記第３のゲート導体層と、前記第４の不純物層と、前記第５の不純物層からなるトランジスタと、前記第２のメモリ素子の、前記第３の半導体柱の上部と、前記第信号電荷蓄積層と、前記第４のゲート導体層と、前記第６の不純物層と、前記第７の不純物層からなるトランジスタはフィン型であることを特徴とする。

【0014】

第９発明は、上記の第１発明において、前記第１の不純物層が前記第１の半導体柱に隣接した他の第１のメモリ素子の半導体柱の底部に繋がっていることを特徴とする。

【0015】

第１０発明は、上記の第１発明において、前記第１の不純物層が前記第１の半導体柱に隣接した他の第１のメモリ素子の半導体柱の底部の不純物層から分離していることを特徴とする。

【0016】

第１１発明は、上記の第１発明において、前記第２の半導体柱と前記第３の半導体柱の一方又は両方の底部に第８の不純物層を有することを特徴とする。

【0017】

第１２発明は、上記の第１発明において、前記第１のゲート導体層が水平方向、垂直方向の一方、又は両方において、２つ以上の導体層に分割して、各前記導体層を同期、または非同期で駆動することを特徴とする。

【図面の簡単な説明】

【0018】

【図1】実施形態に係る半導体素子を用いたＲＡＭ装置の構造を説明するための図である。

【図2】実施形態に係る半導体素子を用いたＲＡＭ装置のデータ書き込み動作を説明するための図である。

【図3】実施形態に係る半導体素子を用いたＲＡＭ装置のデータ消去動作を説明するための図である。

【図4A】本実施形態に係る同一基板上に形成したＲＡＭセルと、ＲＯＭセル、ロジック回路のＭＯＳトランジスタとの構造を説明するための図である。

【図4B】本実施形態に係る同一基板上に形成したＲＡＭセルと、ＲＯＭセル、ロジック回路のＭＯＳトランジスタとの構造を説明するための図である。

【図5A】本実施形態に係るＲＡＭセルと、ＲＯＭセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。

【図5B】本実施形態に係るＲＡＭセルと、ＲＯＭセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。

【図5C】本実施形態に係るＲＡＭセルと、ＲＯＭセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。

【図5D】本実施形態に係るＲＡＭセルと、ＲＯＭセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。

【図5E】本実施形態に係るＲＡＭセルと、ＲＯＭセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。

【図5F】本実施形態に係るＲＡＭセルと、ＲＯＭセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。

【図5G】本実施形態に係るＲＡＭセルと、ＲＯＭセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。

【図5H】本実施形態に係るＲＡＭセルと、ＲＯＭセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。

【図5I】本実施形態に係るＲＡＭセルと、ＲＯＭセルと、ロジック回路のＭＯＳトランジスタとを同一基板上に形成する製造方法を説明するための図である。

【発明を実施するための形態】

【0019】

以下、本発明の一実施形態に係る、半導体素子を用いたメモリ装置と、製造方法について、図面を参照しながら説明する。

【0020】

図１を用いて、本実施形態に係るランダムアクセスメモリ（Random Access Memory:以後ＲＡＭと呼ぶ）セルの構造を説明する。図２を用いて、本実施形態に係るＲＡＭセルのデータ書き込みメカニズムを説明する。図３を用いて、本実施形態に係るＲＡＭセルのデータ消去メカニズムを説明する。図４Ａ、図４Ｂを用いて同一基板上に形成した、本実施形態に係る同一基板上にあるＲＡＭセルと、ＲＯＭ（Read Only Memory: 以後ＲＯＭと呼ぶ）セルとロジック回路のＭＯＳトランジスタ（ＭＯＳ電界効果トランジスタ、以後ＭＯＳトランジスタと呼ぶ）の構造を説明する。そして、図５Ａ～図５Ｉを用いて、図４Aで示した、本実施形態に係る、同一基板上に形成するＲＡＭセルと、ＲＯＭセルと、ロジック回路のＭＯＳトランジスタの製造方法を説明する。

【0021】

図１に、本発明の実施形態に係るＲＡＭセルの垂直断面構造を示す。Ｐ層基板１（特許請求の範囲の「基板」の一例である）上にドナー不純物を含むＮ⁺層２（特許請求の範囲の「第１の不純物層」の一例である）がある（以下、ドナー不純物を高濃度で含む半導体領域を「N⁺層」と称する。）。Ｎ⁺層２の上層と、アクセプタ不純物を含む柱状Ｐ層３よりなる柱状Ｐ層（特許請求の範囲の「第１の半導体柱」の一例である）３がある。柱状Ｐ層３は、水平断面が矩形状であり、垂直断面が長方形である。平面視において、柱状Ｐ層３の外周部のＮ⁺層２の上面を覆って第１の絶縁層４（特許請求の範囲の「第１の絶縁層」の一例である）がある。柱状Ｐ層３の下方を覆って第１のゲート絶縁層５（特許請求の範囲の「第１のゲート絶縁層」の一例である）がある。第１のゲート絶縁層５を囲んで第１のゲート導体層６（特許請求の範囲の「第１のゲート導体層」の一例である）がある。第１のゲート絶縁層５と第１のゲート導体層６上に第２の絶縁層８（特許請求の範囲の「第２の絶縁層」の一例である）がある。柱状Ｐ層３は第１のゲート絶縁層５で覆われた柱状Ｐ層３ａと、その上部にある柱状Ｐ層３ｂより構成されている。柱状Ｐ層３ｂの紙面における片側に高濃度のドナー不純物を含んだN⁺層１１ａ（特許請求の範囲の「第２の不純物層」の一例である）がある。Ｎ⁺層１１ａの反対側の紙面における片側にＮ⁺層１１ｂ（特許請求の範囲の「第３の不純物層」の一例である）がある。柱状Ｐ層３ｂの上面を覆って第２のゲート絶縁層９（特許請求の範囲の「第２のゲート絶縁層」の一例である）がある。第２のゲート絶縁層９を覆って第２のゲート導体層１０（特許請求の範囲の「第２のゲート導体層」の一例である）がある。

【0022】

そして、Ｎ⁺層１１ａは第１のソース線ＳＬ１に、Ｎ⁺層１１ｂは第１のビット線ＢＬ１に、ゲート導体層１０は第１のワード線ＷＬ１に、ゲート導体層６はプレート線ＰＬに、Ｎ⁺層２は制御線ＣＬに、それぞれ接続している。第１のソース線ＳＬ１、第１のビット線ＢＬ１、第１のプレート線ＰＬ１、第１のワード線ＷＬ１の電位を操作することで、メモリ動作をさせる。実際のメモリ装置では、上述のＲＡＭセルがＰ層基板１上に２次元状に多数配置されている。

【0023】

なお、図１でＰ層基板１はＰ型の半導体としたが、Ｐ層基板１内に不純物濃度分布が存在してもよい。また、Ｎ⁺層２、柱状Ｐ層３内に不純物濃度分布が存在してもよい。また、柱状Ｐ層３ａ、３ｂは異なる不純物の濃度を設定してもよい。

【0024】

また、図１ではＮ⁺層２は制御線ＣＬに接続されていた。この場合、Ｎ⁺層２は隣接メモリセルのＮ⁺層と繋がる。これに対して、Ｎ⁺層２を柱状Ｐ層３の底部のみに形成させてもよい。

【0025】

また、Ｎ⁺層１１ａとＮ⁺層１１ｂを、正孔が多数キャリアであるＰ⁺層（以下、アクセプタ不純物を高濃度で含む半導体領域を「Ｐ⁺層」と称する）で形成して、書き込みのキャリアを電子にしてメモリを動作させてもよい。この場合、第１のゲート導体層６の仕事関数は第２のゲート導体層１０の仕事関数よりも低い材料を用いることが望ましい。

【0026】

また、図１でＰ層基板１にＰウェル構造、又はＳＯＩ（Silicon On Insulator）基板などを用いてもよい。

【0027】

また、図１における絶縁層４は第１のゲート絶縁層５と一体のものとして形成してもよい。

【0028】

また、第１のゲート導体層６、第２のゲート導体層１０は、金属、合金、高濃度にドープされた半導体層などの導体層であってもよい。また、第１のゲート導体層６、第２のゲート導体層１０は、複数の導体層より構成されていてもよい。第２のゲート導体層１０の仕事関数は第１のゲート導体層６の仕事関数よりも低いことが望ましい。

【0029】

図２を参照して、本発明の実施形態に係るＲＡＭセルのデータ書き込み動作を説明する。例えば、プレート線ＰＬに接続される第１のゲート導体層６にアクセプタ不純物を多く含むアクセプタ不純物を高濃度で含むポリＳｉ（以下、アクセプタ不純物を高濃度で含むポリＳｉを「Ｐ⁺ポリ」と称する。）を使用する。ワード線ＷＬに接続される第２のゲート導体層１０にドナー不純物を多く含むドナー不純物を高濃度で含むポリＳｉ（以下、ドナー不純物を高濃度で含むポリＳｉを「Ｎ⁺ポリ」と称する。）を使用する。図２（ａ）に示すように、このメモリセルの中のＭＯＳトランジスタはソースとなるＮ⁺層１１ａ、ドレインとなるＮ⁺層１１ｂ、ゲート絶縁層となる第２のゲート絶縁層９、ゲートとなる第２のゲート導体層１０、チャネルとなる柱状Ｐ層３ｂを構成要素として動作する。例えば、Ｐ層基板１に０Ｖを印加し，第１のソース線ＳＬ１の接続されたＮ⁺層１１ａに０Ｖを入力し、第１のビット線ＢＬの接続されたＮ⁺層１１ｂに３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層６に０Ｖを、第１のワード線ＷＬ１の接続された第２のゲート導体層１０に１．５Ｖを入力する。ゲート導体層１０の下にあるゲート絶縁層９の直下の柱状Ｐ層３ｂに一部反転層１２が形成されて、ピンチオフ点１３が存在する。この場合、第２のゲート導体層１０を有するＭＯＳトランジスタは飽和領域で動作する。

【0030】

この結果、第２のゲート導体層１０を有するＭＯＳトランジスタの中でピンチオフ点１３とＮ⁺層１１ｂの境界領域の間で電界は最大となり、この領域でインパクトイオン化現象が生じる。このインパクトイオン化現象により、第１のソース線ＳＬ１の接続されたＮ⁺層１１ａから第１のビット線ＢＬ１の接続されたＮ⁺層１１ｂに向かって加速された電子がＳｉ格子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された正孔１４ａはその濃度勾配によって、より正孔濃度の薄いほうに向かって拡散をしていく。また、生成された電子の一部は、ゲート導体層１０に流れるが、大半は第１のビット線ＢＬ１に接続されたＮ⁺層１１ｂに流れる。なお、上記のインパクトイオン化現象を起こさせる代わりに、ゲート誘起ドレインリーク（ＧＩＤＬ）電流を流して正孔群１４ａを生成してもよい（例えば非特許文献７を参照）。

【0031】

図２（ｂ）にはデータ書き込み直後に第１のワード線ＷＬ１、第１のビット線ＢＬ１、プレート線ＰＬ、第１のソース線ＳＬ１が０Ｖになったときの柱状Ｐ層３ａに蓄積された正孔群１４ｂを示す。初期において、生成された正孔濃度は柱状Ｐ層３ｂの領域で高濃度となり、その濃度の勾配によって柱状Ｐ層３ａの方へ拡散によって移動する。さらに、第１のゲート導体層６にＮ⁺ポリよりも仕事関数の高いＰ⁺ポリを用いるために、正孔群１４ｂは柱状Ｐ層３ａの第１のゲート絶縁層５の近傍により高濃度に蓄積される。この結果、柱状Ｐ層３ａの正孔濃度は柱状Ｐ層３ｂの正孔濃度に比較して高濃度となる。柱状Ｐ層３ａと柱状Ｐ層３ｂとが電気的につながっているために実質的にゲート導体層１０を持つＭＯＳトランジスタの基板である柱状Ｐ層３ａを正バイアスに充電する。また、正孔群１４ｂはＮ⁺層１１ａ、１１ｂ、又はＮ⁺層２の方に移動し、電子と徐々に再結合するものの、第２のゲート導体層１０をもつＭＯＳトランジスタのしきい値電圧は、柱状Ｐ層３ａに蓄積される正孔群１４ｂによる正の基板バイアス効果によって、低くなる。これにより、図２（ｃ）に示すように、第１のワード線ＷＬ１の接続された第２のゲート導体層１０をもつＭＯＳトランジスタのしきい値電圧は低くなる。この書込み状態を論理記憶データ“１”に割り当てる。なお、上記の第１のビット線ＢＬ１、第１のソース線ＳＬ、第１のワード線ＷＬ１、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の電圧条件であってもよい。

【0032】

また、図２では第１のゲート導体層６と第２のゲート導体層１０の組み合わせとしてＰ⁺ポリ（仕事関数 ５．１５ｅＶ）とＮ⁺ポリ（仕事関数 ４．０５ｅＶ）の組み合わせを例として示したが、これはＮｉ（仕事関数 ５．２ｅＶ）とＮ⁺ポリ、ＮｉとＷ（仕事関数 ４．５２ｅＶ）、ＮｉとＴａＮ（仕事関数 ４．０ｅＶ）／Ｗ／ＴｉＮ（仕事関数 ４．７ｅＶ）など金属、金属の窒化物、もしくはその合金（シリサイドを含む）、積層構造であってもよい。また、第１のゲート導体層６と第２のゲート導体層１０とを同じ導体層で形成して、駆動電圧を変えて、上記データ書き込み動作を行ってもよい。例えば、データ保持時に上記のような状態は同じ仕事関数の第１のゲート導体層６と第２のゲート導体層１０を用いて、第１のビット線ＢＬ１、第１のワード線ＷＬ１、第１のソース線ＳＬ１に０Ｖ、プレー線ＰＬに－０．５Ｖを印加することでも同様な効果を得ることができる。

【0033】

次に、図３を用いてデータ消去動作メカニズムを説明する。図３（ａ）にデータ消去動作前に、前のサイクルでインパクトイオン化により生成され、蓄積された正孔群１４ｂが主に柱状Ｐ層３ａに蓄えられた直後の状態を示している。図３（ｂ）に示すように、消去動作時には、第１のソース線ＳＬ１に負電圧ＶＥＲＡを印加する。また、プレート線ＰＬの電圧を２Ｖにする。ここで、ＶＥＲＡは、例えば、－０．５Ｖである。その結果、Ｐ層３ａの初期電位の値に関係なく、第１のソース線ＳＬ１が接続されているソースとなるＮ⁺層１１ａと柱状Ｐ層３ｂとのＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、主にＰ層３ａに蓄えられていた正孔群１４ｂが、第１のソース線ＳＬ１に接続されているＮ⁺層１１ａに移動する。また、プレート線ＰＬの電圧を２Ｖに印加した結果、第１のゲート絶縁層５と柱状Ｐ層３ａの界面に反転層１６が形成され、Ｎ⁺層２と接触する。そのために柱状Ｐ層３ａに蓄積された正孔１４ｂはＰ層３ａからＮ⁺層２と、反転層１６に流れ、電子と再結合する。その結果、柱状Ｐ層３ａの正孔濃度は時間とともに低くなり、ＭＯＳトランジスタのしきい値電圧は、“１”を書き込んだ時よりも高くなり、初期の状態に戻る。これにより、図３（ｃ）に示すように、この第１のワード線ＷＬ１が接続されたゲート導体層１０をもつＭＯＳトランジスタは初期のしきい値に戻る。このメモリの消去状態は論理記憶データ“０”となる。このデータ消去時において、データ消去動作を確実に行うため、データ蓄積時と比べて、電子、正孔の再結合面積を実質的に増加させる。

【0034】

また、データの消去時にプレート線ＰＬに、例えば２Ｖをかければ反転層１６によってＮ⁺層１１ａと、Ｎ⁺層１１ｂと、Ｎ⁺層２とが電気的に接続でき、データの消去時間を短縮できる。この場合、第１の絶縁層４および、第２の絶縁層８の膜厚を第１のゲート絶縁層５と同程度の膜厚にするのが望ましい。

【0035】

なお、上記の第１のビット線ＢＬ１、第１のソース線ＳＬ１、第１のワード線ＷＬ１、プレート線ＰＬに印加する電圧条件は、データ消去動作を行うための一例であり、消去動作ができる他の電圧条件であってもよい。例えば、上記では第１のゲート導体層６を２Ｖにバイアスした例を説明したが、消去時に、例えば第１のビット線ＢＬ１に０．２Ｖ、第１のソース線ＳＬ１に０Ｖ、第１と第２のゲート導体層６、１０に２Ｖでバイアスすれば、柱状Ｐ層３ａと第１のゲート絶縁層５の界面、および柱状Ｐ層３ｂと第２のゲート絶縁層９の界面に電子が多数キャリアである反転層を形成することができる。これにより、電子と正孔の再結合面積を増やすことができ、さらに第１のビット線ＢＬ１と第１のソース線ＳＬ１の間に電子を多数キャリアとする電流を流すことでさらに積極的に消去時間を短くすることもできる。

【0036】

本実施形態の構造と、動作メカニズムには、以下の特徴がある。
（１） 第１のワード線ＷＬ１の接続された第２のゲート導体層１０をもつＭＯＳトランジスタの柱状Ｐ層３ｂは、柱状Ｐ層３ａに電気的に接続されているので、発生された正孔群１４ａを蓄積できる容量を、柱状Ｐ層３ａの体積を調節することで自由に変えることができる。つまり、保持時間を長くするために例えば、柱状Ｐ層３ａの深さを深くすればよい。これにより、記憶データの保持特性の向上が図られる。
（２） また、信号である正孔群１４ｂが主に蓄積されている柱状Ｐ層３ａの体積に比べて、電子と再結合することに関与するＮ⁺層２、Ｎ⁺層１１ａ、Ｎ⁺層１１ｂが接触する面積を意図的に小さくできる。これにより、信号電荷である正孔１４ｂの電子との再結合を抑制でき、蓄積された正孔群１４ｂの保持時間を長くできる。
（３） さらに、第１のゲート導体層６にＰ⁺ポリを使用しているために蓄積されている正孔１４ｂは第１のゲート絶縁層５に接した柱状Ｐ層３ａの界面近くに蓄積される。これにより、電子と正孔の再結合のもととなるＰＮ接合部分であるＮ⁺層１１ａ、Ｎ⁺層１１ｂとＰ層３ｂの接触部分から離れた箇所に正孔群１４ｂを蓄積でき、これにより安定した正孔群１４ｂの蓄積ができる。これにより、このＲＡＭ素子として基板バイアスの効果があがり、記憶を保持する時間が長くなり、“１”書き込みの動作電圧マージンが広がる。図３で示したように、データ消去動作では、データ消去時において、データ蓄積時と比べて、電子、正孔の再結合面積を実質的に増加させた。これにより、論理情報データ“０”の安定した状態を短い時間で供与できる。これにより、メモリ素子の動作速度が向上する。

【0037】

（４） 本実施形態によれば、柱状Ｐ層３ａは、Ｐ層基板１、Ｎ⁺層２と電気的に接続されている。更に、柱状Ｐ層３ａの電位はゲート導体層６に印加する電圧により制御できる。これにより、データ書き込み動作においても、消去動作においても、例えば、ＳＯＩ構造のようにＭＯＳトランジスタ動作中に基板バイアスがフローティング状態で不安定になったり、第２のゲート絶縁層９の下の半導体部分が完全に空乏化したりすることがない。このために、ＭＯＳトランジスタのしきい値、駆動電流などが動作状況に左右されにくい。従ってＭＯＳトランジスタの特性は、柱状Ｐ層３ｂの厚さ、不純物の種類、不純物濃度、プロファイル、Ｐ層３の不純物濃度、プロファイル、ゲート絶縁層９の厚さ、材料、第２のゲート導体層１０、第１のゲート導体層６の仕事関数、を調整することで、幅広く所望のメモリ動作に係る電圧を設定できる。また、ＭＯＳトランジスタの下は完全空乏化せずに、空乏層が柱状Ｐ層３ｂの深さ方向に広がるので、キャパシタを持たないＤＲＡＭの欠点であったフローティングボディのワード線からのゲート電極のカップリングにほとんど左右されることがない。つまり、本実施形態によればメモリとしての動作電圧のマージンを広く設計できる。

【0038】

（５） また、本実施形態によれば、ＲＡＭセルの誤動作防止に効果がある。ＲＡＭセルの動作において、目的セルの電圧操作により、ＲＡＭセルアレイ内にある目的以外のセルの一部の電極に不要な電圧がかかり、誤動作をすることが大きな問題である（例えば、非特許文献９）。つまり、現象としては、“１”を書いたセルがほかのセル動作によって“０”になったり、“０”を書いたセルがほかのセル動作によって“１”になったりすることをいう（これ以降、この誤動作による現象をディスターブ不良と表記する）。本実施形態によれば、元来“１”がデータ情報として書かれている場合に、蓄積されている正孔群１４ｂの量は、トランジスタ動作によって起こる電子と正孔の再結合量に比較して、柱状Ｐ層３ａの深さを調節することで増加でき、従来のメモリでディスターブ不良の起きる条件でも、ＭＯＳＦＥＴのしきい値変動に与える影響が少なく、不良を起こしにくい。また、元来“０”がデータ情報として書かれている場合は、読み出しの際のトランジスタ動作によって意図しない正孔の生成がされたとしても、ただちに柱状Ｐ層３ａに拡散していくので、同じく柱状Ｐ層３ａの深さを深くすれば、Ｐ層３ａとＰ層３ｂ全体の正孔濃度の変化率は小さく、この場合もＭＯＳトランジスタのしきい値に与える影響は少なく、従来よりもディスターブ不良の起こる確率を低減できる。したがって、本実施形態によれば、ディスターブ不良に強い構造になっている。
（６） 本ＲＡＭセルを平面視で見ると、１つのメモリセル領域は第２のゲート絶縁層９、第２のゲート導体層１０、柱状Ｐ層３ｂ、Ｎ⁺層１１ａ、１１ｂよりなる１個のＭＯＳトランジスタとなる。即ち、信号電荷である正孔１４ｂを保持する第１のゲート導体層６、第１のゲート絶縁層５、Ｐ層３ａ、Ｎ⁺層１１ａよりなる信号蓄積部は、メモリセル面積を増加させない。これにより、ＲＡＭセルの高集積化が図られる。

【0039】

図４Ａを用いて同一基板上に形成した、本実施形態に係るＲＡＭセルと、ロジック回路のＮチャネルＭＯＳトランジスタと、ＲＯＭセルとの構造を説明する。（ａ）はＲＡＭセルの断面構造を示す。（ｂ）はＲＡＭセルと同じ基板上に形成したロジック回路のＮチャネルＭＯＳトランジスタの断面構造を示す。（ｃ）はＲＡＭセルと同じ基板上に形成したＲＯＭセルの断面構造を示す。なお、図４Ａにおいて、図１と同じ構成部分には同じ符号を付してある。

【0040】

図４Ａ（ａ）に示すＲＡＭセル（特許請求の範囲の「第１のメモリ素子」の一例である）構造は図１と同じである。図４Ａ（ｂ）では、Ｐ層基板１（特許請求の範囲の「基板」の一例である）に繋がったＰ層基板１ａ上に垂直方向に立つ柱状Ｐ層３Ａ（特許請求の範囲の「第２の半導体柱」の一例である）がある。平面視において、柱状Ｐ層３Ａは矩形状をしている。柱状Ｐ層３Ａの下部の柱状Ｐ層３ａａを囲んで絶縁層５ａがある。絶縁層５ａを覆って、下から絶縁層４ａ（特許請求の範囲の「第３の絶縁層」の一例である）と、絶縁層１３ａ（特許請求の範囲の「第１の中間材料層」の一例である）と、絶縁層８ａ（特許請求の範囲の「第４の絶縁層」の一例である）とから第１の材料層（特許請求の範囲の「第１の材料層」の一例である）を形成している。柱状Ｐ層３Ａの上部の柱状Ｐ層３ｂａの上表面を覆って第３のゲート絶縁層９ａ（特許請求の範囲の「第３のゲート絶縁層」の一例である）がある。第３のゲート絶縁層９ａを覆って第３のゲート導体層１０ａ（特許請求の範囲の「第３のゲート導体層」の一例である）がある。柱状Ｐ層３ｂａの両端にＮ⁺層１１ａａ（特許請求の範囲の「第３の不純物層」の一例である）、１１ｂａ（特許請求の範囲の「第４の不純物層」の一例である）がある。これにより、ロジック回路のＮチャネルＭＯＳトランジスタ（特許請求の範囲の「ＭＯＳトランジスタ」の一例である）が形成される。垂直方向において、柱状Ｐ層３Ａの外周部のＰ層基板１ａの表面位置は、柱状Ｐ層３の外周部のＮ⁺層２の表面位置とＡ線で実質的に一致している。垂直方向において、絶縁層８ａの表面位置は、絶縁層８の表面位置とＢ線で実質的に一致している。垂直方向において、Ｐ層３Ａの頂部の表面位置は、Ｐ層３の頂部の表面位置とＣ線で実質的に一致している。

【0041】

図４Ａ（ｃ）に示すように、Ｐ層基板１、１ａに繋がったＰ層基板１ｂ上に垂直方向に立ち、且つ平面視において矩形状をした、柱状Ｐ層３Ｂ（特許請求の範囲の「第３の半導体柱」の一例である）がある。柱状Ｐ層３Ｂの下部の柱状Ｐ層３ａｂを囲んで絶縁層５ｂがある。絶縁層５ｂを覆って、下から絶縁層４ｂ（特許請求の範囲の「第５の絶縁層」の一例である）と、絶縁層１３ｂ（特許請求の範囲の「第２の中間材料層」の一例である）と、絶縁層８ｂ（特許請求の範囲の「第６の絶縁層」の一例である）とから第２の材料層（特許請求の範囲の「第２の材料層」の一例である）を形成している。Ｐ層３Ｂの上部の柱状Ｐ層３ｂｂの上表面を覆って、絶縁層９ｂ１、信号電荷蓄積層９ｂ２（特許請求の範囲の「信号電荷蓄積層」の一例である）、絶縁層９ｂ３よりなるメモリ層９ｂ（特許請求の範囲の「メモリ層」の一例である）がある（図４Ａ（ｃ）の上部にメモリ層９ｂのみを抜き出して示した）。そして、メモリ層９ｂを覆って、第４のゲート導体層１０ｂ（特許請求の範囲の「第４のゲート導体層」の一例である）がある。柱状Ｐ層３ｂｂの両端にＮ⁺層１１ａｂ（特許請求の範囲の「第６の不純物層」の一例である）、１１ｂｂ（特許請求の範囲の「第７の不純物層」の一例である）がある。これにより、ＲＯＭセル（特許請求の範囲の「第２のメモリ素子」の一例である）が形成される。柱状Ｐ層３Ｂの外周部のＰ層基板１ｂの表面位置は、柱状Ｐ層３の外周部のＮ⁺層２の表面位置とＡ線で実質的に一致している。垂直方向において、絶縁層８ｂの表面位置は、絶縁層８の表面位置とＢ線で実質的に一致している。垂直方向において、柱状Ｐ層３Ｂの頂部の表面位置は、柱状Ｐ層３の頂部の表面位置とＣ線で実質的に一致している。なお、信号電荷蓄積層９ｂ２は、例えば、半導体、導体、合金などのフローティング導電層でもよいし、または窒化シリコン（ＳｉＮ）などの電荷トラップ絶縁層であってもよい。また、絶縁層９ｂ１はトンネルＳｉＯ₂層などの薄い絶縁層であってもよい。

【0042】

そして、第３のゲート導体層１０ａはゲート線Ｇに繋がり、Ｎ⁺層１１ａａはソース線Ｓに繋がり、Ｎ⁺層１１ｂａはドレイン線Ｄに繋がっている。第４のゲート導体層１０ｂは第２のワード線ＷＬ２に繋がり、Ｎ⁺層１１ａｂは第２のソース線ＳＬ２に繋がり、Ｎ⁺層１１ｂｂは第２のビット線ＢＬ２に繋がっている。これにより、互いに繋がった基板１、１ａ、１ｂ上にＲＡＭセル、ロジック回路のＮチャネルＭＯＳトランジス、ＲＯＭセルが形成される。なお、実際のロジック回路では、ＰチャネルＭＯＳトランジスタが、ＮチャネルＭＯＳトランジスタと同じ基板１ａ上に形成される。このＰチャネルＭＯＳトランジスタは、Ｎ⁺層１１ａａ、１１ｂａがＰ⁺層に代わること、基板１ａに分離Ｎウェルを形成するなどの違いがあるが、基本構造は（ｂ）のＮチャネルＭＯＳトランジスタと同じであり、そして、垂直方向の位置関係は同じである。また、分離Ｎウェルのドナー不純物濃度をＮ⁺層２と同じにして工程の簡易化を図ってもよい。また、（ｂ）のＮチャネルＭＯＳトランジスタの柱状Ｐ層３Ａ及び、（ｃ）のＲＯＭセルの柱状Ｐ層３Ｂの底部、及びＰ層基板１ａ、１ｂの上部にウェルとなる不純物層を設けてもよい。

【0043】

なお、絶縁層４ａ、５ａ、８ａ、１３は別々の材料でもよい。又は、絶縁層４と第１のゲート絶縁層５とが、同じ材料層で繋がっていてもよい。同じく、絶縁層４ａと絶縁層５ａとが、そして、絶縁層４ｂと絶縁層５ｂとが同じ材料層で繋がっていてもよい。また、絶縁層１３ａ、８ａが同じ材料層で繋がっていてもよい。同じく、絶縁層１３ｂ、８ｂが同じ材料層で繋がっていてもよい。また、絶縁層５ａ、５ｂはなくてもよい。

【0044】

（ａ）のＲＡＭセルと、（ｂ）のＮチャネルＭＯＳトランジスタと、（ｃ）のＲＯＭセルの構造上の違いは、
（１）ＲＡＭセルにおけるＮ⁺層２がロジック回路のＮチャネルＭＯＳトランジスタとＲOＭセルにはない。
（２）ＮチャネルＭＯＳトランジスタ、ＲＯＭセルでは、ＲＡＭセルにおける第１のゲート導体層６に対応する部分には絶縁層１３ａ、１３ｂがある。
（３）ＲＡＭセルでのゲート絶縁層９の部分はＲＯＭセルではトンネル絶縁層９ｂ１、信号電荷蓄積層９ｂ２、絶縁層９ｂ３よりなるメモリ層９Ｂとなっている。
上記以外では、ＲＡＭセル、ＮチャネルＭＯＳトランジスタ、ＲＯＭセルの基本構造は実質的に同じである。

【0045】

なお、図４Ａ（ａ）、（ｂ）、（ｃ）における柱状Ｐ層３ｂ、３ｂａ、３ｂｂに形成されるＭＯＳトランジスタは、３者が同じプレナー型構造、またはフィン（Ｆｉｎ）型構造で形成される。これら３者のＭＯＳトランジスタの構造パラメータは異なってもよいが、基本構造は実質的に同じになる。プレナー型構造では、第２のゲート導体層１０、第３のゲート導体層１０ａ、第４のゲート導体層１０ｂが、柱状Ｐ層３、３Ａ、３Ｂの垂直方向における上面を覆って形成される。また、フィン型構造では、柱状Ｐ層の上面、及び側面を覆って形成される。

【0046】

本実施形態では下記の特徴を得る。
（１） 垂直方向において、ＲＡＭセルの一部Ｎ⁺層２の上部を含んだ柱状Ｐ層３と、ロジック回路のＭＯＳトランジスタの柱状Ｐ層３Ａと、ＲＯＭセルの柱状Ｐ層３Ｂとの底部位置と頂部位置を同じにして、同じ高さに形成される。これは、柱状Ｐ層３、３Ａ、３Ｂを囲んで形成される、ＲＡＭセル、ロジック回路のＮチャネルＭＯＳトランジスタ、ＲＯＭセルを持つ半導体装置の製造工程の簡易化に寄与する。
（２） ＲＡＭセル、ＮチャネルＭＯＳトランジスタ、ＲＯＭセルのＭＯＳトランジスタが、垂直方向において、同じ高さに形成される。これは、半導体装置の製造工程の簡易化に寄与する。

【0047】

図４Ｂを用いて同一基板上に形成した、本実施形態に係るＲＡＭセルと、ロジック回路のＮチャネルＭＯＳトランジスタと、ＲＯＭセルの構造を説明する。（ａ）はＲＡＭセルの断面構造を示す。（ｂ）はＲＡＭセルと同じ基板上に形成したロジック回路のＮチャネルＭＯＳトランジスタ、（ｃ）はＲＡＭセルと同じ基板上に形成したＲＯＭセルの断面構造を示す。なお、図４Ｂにおいて、図４Ａと同じ構成部分には同じ符号を付してある。

【0048】

図４Ｂ（ａ）に示すＲＡＭセルの断面構造は図４Ａ（ａ）に示したものと同じである。図４Ｂ（ｂ）では、図４Ａ（ｂ）における絶縁層１３ａが導体層１５ａとなっている。そして、Ｐ層基板１ａ上にあってＰ層３Ａの底部に繋がってＮ⁺層２ａがある。Ｎ⁺層２ａは制御線ＣＬ１に接続している。導体層１５ａは第１のバックゲート線ＢＧ１に接続している。図４Ｂ（ｃ）では、図４Ａ（ｃ）の絶縁層１３ｂが導体層１５ｂになっている。そして、Ｐ層基板１ｂ上にあって柱状Ｐ層３Ｂの底部に繋がってＮ⁺層２ｂがある。Ｎ⁺層２ｂは制御線ＣＬ２に接続している。そして、導体層１５ｂは第２のバックゲート線ＢＧ２に接続している。

【0049】

第１のバックゲート線ＢＧ１に印加する電圧を制御して、柱状Ｐ層３ａａ母体の電圧を制御する。これによって、柱状Ｐ層３ａａ上にある柱状Ｐ層３ｂａ、第３のゲート絶縁層９ａ、第３のゲート導体層１０ａ、Ｎ⁺層１１ａａ、１１ｂａよりなるＭＯＳトランジスタの閾値電圧を変化させる。これにより、ロジック回路にある複数のＭＯＳトランジスタの、それぞれの閾値電圧をバックゲート線ＢＧ１に印加する電圧を変えて任意に設定できる。同じく第２のバックゲート線ＢＧ２に印加する電圧を制御して、柱状Ｐ層３ａｂの母体電圧を制御する。これによって、柱状Ｐ層３ａｂ上にある柱状Ｐ層３ｂｂ、メモリ層９ｂ、第４のゲート導体層１０ｂ、Ｎ⁺層１１ａｂ、１１ｂｂよりなるＭＯＳトランジスタの閾値電圧を変化させることが出来る。

【0050】

なお、図４Ｂでは、基本構造が同じＲＡＭセル、ＭＯＳトランジスタ、ＲＯＭセルを形成した。これに対して、ＭＯＳトランジスタ、ＲＯＭセルのどちらか一方は図４Ａに示した構造を用いてもよい。これによっても、製造工程は基本的には図４Aの場合と同じになる。

【0051】

本実施形態では下記の特徴が得られる。
（１） 実際のロジック回路では、複数の閾値電圧を持つＭＯＳトランジスタが形成される。この閾値電圧の変化は、例えば第３のゲート導体層１０ａに異なる仕事関数の金属層を用いる方法、又は柱状Ｐ層３ｂａの不純物濃度を変えるなどにより行う。これに対して、本実施形態では第３のゲート導体層１０ａに異なる仕事関数の金属層を用い、又は柱状Ｐ層３ｂａの不純物濃度を変えるなどをしないで、ロジック回路のＭＯＳトランジスタとメモリセルの基本構造を同じにして、この閾値電圧を設定することが出来る。同様に、ＲＯＭセルにおいて、バックゲート線ＢＧ２に印加する電圧によりＲＯＭセルの読出しの閾値電圧を変更できる。これは、例えば、ＲＡＭ、ＭＯＳトランジスタ、ＲＯＭにおけるＰ層３，３Ａ，３Ｂのアクセプタ不純物濃度を同じにして、それぞれの駆動動作の最適化を図ることも出来る。これらにより、製造方法の簡易化が図られて、メモリ装置の低価格が図られる。
（２） ＲＡＭセルと、ＭＯＳトランジスタと、ＲＯＭセルとの、基本構造を同じに出来る。これにより、製造工程の簡略化が図られて、これによる本半導体装置の低コスト化が図られる。

【0052】

図５Ａ～図５Ｉを用いて、同一基板上にＲＡＭセル、ロジック回路のＮチャネルＭＯＳトランジスタ、ＲＯＭセルを形成する工程を説明する。（ａ）はＲＡＭセルの断面構造を示し、（ｂ）はＲＡＭセルと同じ基板上に形成するロジック回路のＮチャネルＭＯＳトランジスタの断面構造を示し、（ｃ）は同じ基板上に形成したＲＯＭセルの断面構造を示す。なお、これらの各図において、水平方向における３者の距離や位置関係は任意であるが、高さ方向の位置関係は、図示の通りである。

【0053】

図５Ａに示すように、（ａ）のＲＡＭセルではＰ層基板２０の上層にＮ⁺層２２を形成する。（ｂ）に示すＮチャネルＭＯＳトランジスタでは、（a）に示すＰ層基板２０と繋がり、且つ表面位置がＮ⁺層２２の上面位置のＡ’線で一致しているＰ層基板２１ａがある。（ｃ）に示すＲＯＭセルでは、Ｐ層基板２１ｂは（a）に示すＰ層基板２０と繋がり、且つ表面位置がＮ⁺層２２の上面位置のＡ’線で一致しているＰ層基板２１ｂがある。Ｎ⁺層２２はＰ層基板２０へのイオン注入、プラズマ不純物ドーピング、エピタキシャル結晶成長法などを用いて形成する。エピタキシャル結晶成長法では、Ｐ層２０を所定の深さエッチングして、その後、ドナー不純物を含んだ半導体層のエピタキシャル結晶成長、そしてＲＡＭセル、ＮチャネルＭＯＳトランジスタ、ＲＯＭセルの表面位置を同じくするための、表面ＣＭＰ（Chemical Mechanical Polishing）などの工程を行う。

【0054】

次に、図５Ｂに示すように、Ｎ⁺層２２上とＰ層２１ａ、２１ｂ上に、例えばエピタキシャル結晶成長法により、同時にＰ層２３ａ、２３ｂ、２３ｃを形成する。そして、Ｐ層２３ａ上にマスク材料層２４ａと、Ｐ層２３ｂ上にマスク材料層２４ｂと、Ｐ層２３ｃ上にマスク材料層２４ｃとを形成する。なお、Ｐ層２３ａ、２３ｂ、２３ｃのアクセプタ不純物濃度を変える場合は、例えば、それぞれの領域に異なる条件によるイオン注入を行う。

【0055】

次に、図５Cに示すように、マスク材料層２４ａ、２４ｂ、２４ｃをマスクにして、例えばＲＩＥ（Reactive Ion Etching）法によりＰ層２３ａ、２３ｂ、２３ｃを、エッチング底部の位置がＡ線になるようにエッチングして、平面視において矩形状であり、垂直断面において柱状のＰ層２５ａ、２５ｂ、２５ｃを形成する。ＲＡＭでは、そのエッチング底部がＮ⁺層２２ａの上部になるようにエッチングする。これにより、ＲＡＭでの柱状Ｐ層２５ａの外周部のＮ⁺層２２と、ＭＯＳトランジスタでの柱状Ｐ層２５ｂと、ＲＯＭの柱状Ｐ層２１ｃの外周部の表面位置が実質的にＡ線の高さになる。そして、柱状Ｐ層２５ａと、柱状Ｐ層２５ｂと、柱状Ｐ層２５ｃの頂部上面位置が実質的にＣ線の高さで同じになる。実際のＲＩＥエッチングではＮ⁺層２２とＰ層２１ａ、２１ｂでのＲＩＥエッチング速度は不純物濃度の違い、又はそれぞれのＰ層基板２０、２１ａ、２１ｂ内の場所の違いなどにより、Ｎ⁺層２２ａ、Ｐ層基板２１ａ、２１ｂの上面の垂直方向の位置に僅かな差が生じるが、実質的にＡ’線の高さで同じになる。

【0056】

次に、図５Ｄに示すように、Ｎ⁺層２２、Ｐ層２１ａ、２１ｂの表層、及び柱状Ｐ層２５ａ、２５ｂ、２５ｃの露出部を酸化して酸化絶縁層２７ａ、２７ｂ、２７ｃを形成する。ＲＡＭでの柱状Ｐ層２５ａの外周部のＮ⁺層２２と、ＭＯＳトランジスタでの柱状Ｐ層２５ｂと、ＲＯＭの柱状Ｐ層２１ｃとの外周部の表面位置が実質的にＡ線の高さになる。
実際の酸化ではＮ⁺層２２とＰ層２１ａ、２１ｂでの酸化速度は不純物濃度の違い、又はそれぞれのＰ層基板２０、２１ａ、２１ｂ内の場所の違いなどにより、Ｎ⁺層２２、Ｐ層基板２１ａ、２１ｂの上面の垂直方向の位置に僅かな差が生じるが、実質的にＡ線の高さで同じになる。酸化絶縁層２７ａ、２７ｂ、２７ｃは例えばＡＬＤ（Atomic Layer Deposition）などの他の方法で形成してもよい。この場合は、Ｎ⁺層２２、Ｐ層基板２１ａ、２１ｂの上面の垂直方向の位置はＡ’線で変わらない。また、酸化絶縁層２７ａ、２７ｂ、２７ｃは柱状Ｐ層２５ａ、２５ｂ、２５ｃの外周部と、側面とで別々に形成してもよい。

【0057】

次に、図５Ｅに示すように、柱状Ｐ層２５ａ、２５ｂ、２５ｃを覆った部分の酸化絶縁層２７ａ、２７ｂ、２７ｃの下方を囲んで、例えばドナー又はアクセプタ不純物を多く含んだポリＳｉ層２９ａ、２９ｂ、２９ｃを形成する。そして、ポリＳｉ層２９ａ、２９ｂ、２９ｃ上に、絶縁層３０ａ、３０ｂ、３０ｃを形成する。これにより、絶縁層３０ａ、３０ｂ、３０ｃの表面位置はＢ線の高さで、実質的に同じになる。絶縁層３０ａ、３０ｂ、３０ｃはポリＳｉ層２９ａ、２９ｂ、２９ｃを酸化するなどの他の方法で形成してもよい。

【0058】

次に、図５Ｆに示すように、ＭＯＳトランジスタのポリＳｉ層２９ｂと、ＲＯＭセルのポリＳｉ層２９ｃを除去する。そして、この除去した空間に、例えばＣＶＤ（Chemical Vapor Deposition）法によりＳｉＯ₂などの絶縁層３２ａ、３２ｂを形成する。この絶縁層３２ａ、３２ｂはＳｉＯ₂以外の他の絶縁材料層で形成してもよい。

【0059】

次に、図５Ｇに示すように、露出している酸化絶縁層２７ａ、２７ｂ、２７ｃをエッチングして、酸化絶縁層２７ａａ、２７ｂａ、２７ｃａを形成する。マスク材料層２４ａ、２４ｂ、２４ｃを除去する。柱状Ｐ層２５ａ、２５ｂ、２５ｃの頂部の上面、又は露出した上面と側面とを覆って第２のゲート絶縁層３２ａ、第３のゲート絶縁層３２ｂ、メモリ層３２ｃを形成する。図５Ｇ（ｃ）の上部に抜き出して示したように、メモリ層３２ｃは下からトンネル絶縁層３２ｃ１、信号電荷蓄積層３２ｃ２、絶縁層３２ｃ３より形成される。第２のゲート導体層３３ａ、第３のゲート導体層３３ｂ、第４のゲート導体層３３ｃを形成する。なお、柱状Ｐ層２５ａ、２５ｂ、２５ｃの上部にプレナー型ＭＯＳトランジスタを形成する場合は、第１乃至第３のゲート絶縁層３２ａ～３２ｃと、第２乃至第４のゲート導体層３３ａ～３３ｃは、柱状Ｐ層２５ａ、２５ｂ、２５ｃの垂直方向上面に形成される。柱状Ｐ層２５ａ、２５ｂ、２５ｃの上部にプレナー型ＭＯＳトランジスタを形成する場合は、第１乃至第３のゲート絶縁層３２ａ～３２ｃと、第２乃至第４のゲート導体層３３ａ～３３ｃは、柱状Ｐ層２５ａ、２５ｂ、２５ｃの垂直方向上面と、両側面に形成される。第２のゲート導体層３３ａ、第３のゲート導体層３３ｂ、第４のゲート導体層３３ｃは、例えばGate-first法、又はGate-last法などの方法で形成してもよい（例えば、非特許文献１０を参照）。

【0060】

次に、図５Ｈに示すように、柱状Ｐ層２５ａの頂部の紙面における両端にあり、且つ絶縁層３０ａ上にＮ⁺層３５ａ、３５ｂを形成する。同じく柱状Ｐ層２５ｂの頂部の両端にあり、且つ絶縁層３０ｂ上にＮ⁺層３５ａａ、３５ｂａを形成する。同じく柱状Ｐ層２５ｃの頂部の両端にあり、且つ絶縁層３０ｃ上にＮ⁺層３５ａｂ、３５ｂｂを形成する。なお、Ｎ⁺層３５ａ、３５ｂ、３５ａａ、３５ｂａ、３５あｂ、３５ｂｂは、柱状Ｐ層２５ａ、２５ｂ、２５ｃの上部の紙面の手前と、奥行きには形成されない。柱状Ｐ層２５ａとＮ⁺層３５ａ、３５ｂとの間、そして柱状Ｐ層２５ｂとＮ⁺層３５ａａ、３５ｂａとの間、柱状Ｐ層２５ｃとＮ⁺層３５ａｂ、３５ｂｂとの間に、ＬＤＤ（Lightly-Doped Drain）領域を形成してもよい。

【0061】

次に、図５Ｉに示すように、全体を絶縁層３７、３７ａ、３７ｂで覆う。そして、Ｎ⁺層３５ａに繋がる配線層３８と、ゲート導体層３３ａに繋がる配線層３９と、Ｎ⁺層３５ｂに繋がる配線層４０と、Ｎ⁺層３５ａａに繋がる配線層４１aと、ゲート導体層３３ｂに繋がる配線層４２ａと、Ｎ⁺層３５ｂａに繋がる配線層４３ａと、Ｎ⁺層３５ａｂに繋がる配線層４１ｂと、ゲート導体層３３ｃに繋がる配線層４２ｂと、Ｎ⁺層３５ｂｂに繋がる配線層４３ｂと、を形成する。配線層３８は第１のソース線ＳＬ１に繋がり、配線層３９は第１のワード線ＷＬ１に繋がり、配線層４０は第１のビット線ＢＬ１に繋がっている。配線層４１ａはソース配線Ｓに繋がり、配線層４２ａはゲート線Ｇに繋がり、配線層４３ａはドレイン線Ｄに繋がっている。配線層４１ｂは第２のソース線ＳＬ２に繋がり、配線層４２ｂは第２のワード線ＷＬ２に繋がり、配線層４３ｂは第２のビット線ＢＬ２に繋がっている。ポリＳｉ層２９ａはプレート線（ＰＬ）に接続している。これによって、繋がったＰ層基板２０、２１ａ、２１ｂ上にＲＡＭセル、ＮチャネルＭＯＳトランジスタ、ＲＯＭセルが形成される。

【0062】

なお、図５Ａ～図５Ｉではロジック回路領域のＮチャネルＭＯＳトランジスタの製造方法を説明した。実際のロジック回路領域では、同じＰ層基板２１ａ上にＰチャネルＭＯＳトランジスタも形成される。このＰチャネルＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタでのＮ⁺層３５ａａ、３５ｂａがアクセプタ不純物を多く含むＰ⁺層になり、設計要求によってゲート絶縁層３２ｂ、ゲート導体層３３ｂの材料、厚さなどが変えられる場合があるが、基本構造はＮチャネルＭＯＳトランジスタと同じである。ＰチャネルＭＯＳトランジスタが形成される柱状Ｐ層２５ｂに対応する半導体柱の底部位置の高さは実質的にＡ線にあり、頂部位置の高さは実質的にC線にある。そして、ＰチャネルＭＯＳトランジスタの底部の高さはＮチャネルＭＯＳトランジスタの底部と同じく実質的にＢ線にある。また、ＰチャネルＭＯＳトランジスタの柱状半導体層は、Ｎ層は、アクセプタ濃度の低いＰ層を用いてもよい。また、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの電気的分離には、ウェル構造、STI（Shallow Trench Isolation）などが用いられる。

【0063】

また、Ｎ⁺層２２と柱状Ｐ層２５ａとの境界位置は、垂直方向において、第１のゲート導体層２９ａの底面位置より高くてもよく、または低くてもよい。

【0064】

また、柱状Ｐ層２５ａ、２５ｂ、２５ｃの形成は、層状に第１のゲート導体層２９ａとなる材料層、この上下の絶縁層を堆積した後に、これらの層を貫通する孔を開け、そして選択結晶エピタキシャル法、ＭＩＬＣ（Metal Induced Lateral crystallization）法（例えば、参考文献１１を参照）などにより形成してもよい。また、第１のゲート導体層２９ａは最初に形成したダミーゲート材料をエッチングした後に、出来た空間に第１のゲート導体層２９ａを埋め込んで形成してもよい。

【0065】

図５Ａ～図５Ｉに示した本実施形態の製造方法では下記の特徴を有する。
（１） 図５Ｂ、図５Ｃに示したように、Ｐ層２３ａ、２３ｂ、２３ｃをマスク材料層２４ａ、２４ｂ、２４ｃをエッチングマスクにして同時にエッチングして、ＲＡＭセルの一部Ｎ⁺層２２の上部を含んだ柱状Ｐ層２５ａと、ＭＯＳトランジスタの柱状Ｐ層２５ｂと、ＲＯＭセルの柱状Ｐ層２５ｃとを形成するので、Ｎ⁺層２２の上部を含んだ柱状Ｐ層２５ａと、柱状Ｐ層２５ｂと、柱状Ｐ層２５ｃの底面と頂部位置とをＡ線とＣ線で同じに形成できる。そして、この後工程を柱状Ｐ層２５ａ、２５ｂ、２５ｃを基準にして行うことにより工程の簡略化が図られる。
（２） ＲＡＭセルの第１のゲート導体層２９ａと、ＭＯＳトランジスタとＲＯＭセルの絶縁層３２ａ、３２ｂの形成工程を除いて、この前後の多くの工程を同じにできる。これにより工程の簡略化が図られる。

【0066】

なお、図１のＰ層基板１は半導体でも絶縁層でもよい。またはウェル層であってもよい。このことは、他の実施形態についても同様である。

【0067】

また、図１では、ゲート導体層６と、ゲート導体層１０の組み合わせとして、ゲート導体層６の仕事関数がゲート導体層１０の仕事関数よりも大きい、例えば、Ｐ⁺ポリ（５．１５ｅＶ）／ＷとＴｉＮの積層（４．７ｅＶ）、Ｐ⁺ポリ（５．１５ｅＶ）／シリサイドとＮ⁺ポリ（４．０５ｅＶ）の積層、ＴａＮ（５．４３ｅＶ）／ＷとＴｉＮの積層（４．７ｅＶ）などの組み合わせであってもよい。また、Ｐ層３にＮ型半導体を使用した場合には、第１のゲート導体層６の仕事関数が第２のゲート導体層１０の仕事関数よりも小さければ、例えば、Ｎ⁺ポリをゲート導体層２２に、ゲート導体層１０にP⁺ポリに用いれば、同様の効果が得られる。なお第１のゲート導体層６、第２のゲート導体層１０は半導体であっても金属であっても、その化合物であってもよい。このことは、他の実施例においても同様である。

【0068】

また、図１の柱状Ｐ層３の垂直断面形状は矩形状として説明したが、台形状の形であってもよい。これは他の実施形態においても同様である。また、柱状Ｐ層３の水平断面は正方形状、又は長方形状であってもよい。このことは、他の実施例においても同様である。

【0069】

また、図１ではＮ⁺層２は隣接のメモリセルまで繋がっているように描いているが、柱状Ｐ層３の底部のみにあってもよい。この場合、Ｎ⁺層は制御線ＣＬには接続されなくても、又は、平面視において、Ｎ⁺層１１ａ、１１ｂが繋がる方向に対して直交する方向に伸延させて、これに制御線ＣＬを接続させてもよい。これらの場合でも、正常なメモリ動作を行うことができる。このことは、他の実施例においても同様である。

【0070】

また、図１で示したＮ⁺層２が隣接のメモリセルまで繋がって、制御線CLに繋がれている場合、平面視において、柱状Ｐ層３の外周部のＮ⁺層２の一部、又は全面に導体層を設けてもよい。このことは、他の実施例においても同様である。

【0071】

また、図４Aのメモリ層９ｂを構成している絶縁層９ｂ１、信号電荷蓄積層９ｂ２、絶縁層９ｂ３の、それぞれは単層、又は複数の異なる材料層で形成されていてもよい。このことは、他の実施例においても同様である。

【0072】

また、図５Ｉに示したＲＡＭセルの第１のソース線ＳＬ１に繋がるＮ⁺層３５ａが隣同士のセルで共有されていてもよい。また、第１のビット線ＢＬ１に繋がるＮ⁺層３５ｂが隣同士のセルで共有されていてもよい。これによって、ＲＡＭ領域の高集積化が図られる。このことは、他の実施例においても同様である。

【0073】

また、図１において、第１のゲート導体層６、第２のゲート導体層１０は、水平、又は垂直方向で複数に分割して、同期、又は非同期で駆動されてもよい。これによっても、正常なメモリ動作がなされる。また、図４Ｂにおいて、第１のゲート導体層６と、導体層１５ａ、１５ｂは、分割した第１のゲート導体層６と同じく水平、又は垂直方向に分割してもよい。このことは、他の実施例においても同様である。

【0074】

なお、図１におけるＰ層基板１はＳＯＩ（Silicon On Insulator）基板、又はウェル構造などの基板を用いてもよい。また、Ｎ⁺層２の下に、絶縁層で分離されたＭＯＳトランジスタ回路が設けられてもよい。このことは、他の実施例においても同様である。

【0075】

図５Ａから図５Ｉにおいて、柱状Ｐ層２５ａ、２５ｂ、２５ｃは、マスク材料層２４ａ、２４ｂ、２４ｃをエッチングマスクにしてＰ層２３ａ、２３ｂ、２３ｃをエッチングして形成した。これに対して、例えば、上下を絶縁層で挟まれた、全面に水平方向に繋がるポリＳｉ層を形成し、このポリＳｉ層に空孔を開け、その側面に酸化絶縁層２７ａ、２７ｂ、２７ｃを形成した後、柱状Ｐ層２５ａ、２５ｂ、２５ｃを、例えばエピタキシャル結晶成長法により形成してもよい。このことは、他の実施例においても同様である。

【0076】

また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。

【産業上の利用可能性】

【0077】

本発明に係る、メモリ素子を有する半導体装置を用いれば高性能で、且つ低コストの半導体装置を供与することができる。

【符号の説明】

【0078】

１、１ａ、１ｂ、２０、２１ａ、２１ｂ：Ｐ層基板
２、２ａ、２ｂ、１１ａ、１１ｂ、１１ａａ、１１ｂａ、１１ａｂ、１１ｂｂ、２２：Ｎ⁺層
２３ａ、２３ｂ、２３ｃ：Ｐ層
３、３ａ、３ｂ、３Ａ、３Ｂ、３ａａ、３ｂａ、３ａｂ、３ｂｂ、２５ａ、２５ｂ、２５ｃ：柱状Ｐ層
４：第１の絶縁層
８：第２の絶縁層
４ａ：第３の絶縁層
５ａ、８ａ、３０ａ、３０ｂ、３０ｃ、９ｂ１、９ｂ３、３２ｃ１、３２ｃ３、３７、３７ａ、３７ｂ：絶縁層
５：第１のゲート絶縁層
９、３２ａ：第２のゲート絶縁層
９ａ、３２ｂ：第３のゲート絶縁層
６：第１のゲート導体層
１０：第２のゲート導体層
１０ａ：第３のゲート導体層
１０ｂ：第４のゲート導体層
９ｂ、３２ｃ：メモリ層
９ｂ２、３２ｃ２：信号電荷蓄積層
２９ａ、２９ｂ、２９ｃ：ポリＳｉ層
２７ａ、２７ｂ、２７ｃ、２７ａａ、２７ｂａ、２７ｃａ：酸化絶縁層
１３ａ：第１の材料層
１３ｂ：第２の材料層
２４ａ、２４ｂ、２４ｃ：マスク材料層
２９ａ、２９ｂ、２９ｃ：ポリＳｉ層
３８、３９、４０、４１ａ、４１ｂ、４２ａ、４２ｂ、４３ａ、４３ｂ：配線層
ＳＬ１：第１のソース線
ＳＬ２：第２のソース線
ＷＬ１：第１のワード線
ＷＬ２：第２のワード線
ＢＬ１：第１のビット線
ＢＬ２：第２のビット線
Ｓ：ソース配線
Ｇ：ゲート線
Ｄ：ドレイン線
ＰＬ：プレート線
ＢＧ１：第１のバックゲート線
ＢＧ２：第２のバックゲート線
１２：反転層
１３：ピンチオフ点
１４ａ、１４ｂ：正孔群
１６：反転層
２４ａ、２４ｂ：マスク材料層
２７ａ、２７ｂ：酸化絶縁層
２９ａ、２９ｂ：ポリＳｉ層
３８、３９，４０、４１、４２、４３：配線層

【要約】

Ｐ層基板１、１ａ、１ｂ上に立つ柱状Ｐ層３、３Ａ，３Ｂと、Ｐ層３ａを囲んだ第１のゲート絶縁層５と第１のゲート導体層６と、Ｐ層３ｂを囲んだ第２ゲート絶縁層９と、第２のゲート導体層１０と、Ｐ層３ｂの両端のＮ⁺層１１ａ、１１ｂと、を有するＲＡＭセルと、Ｐ層３ｂａを囲んだ第３のゲート絶縁層９ａと、第３のゲート導体層１０ａ、Ｐ層３ｂａの両端のＮ⁺層１１ａａ、１１ｂａと、を有するＭＯＳトランジスタと、Ｐ層３ｂｂを囲んだメモリ層９ｂと、第４のゲート導体層１０ｂ、Ｐ層３ｂｂの両端のＮ⁺層１１ａｂ、１１ｂｂと、を有するＲＯＭセルにおいて、Ｐ層３、３Ａ、３Ｂとの底部位置と、頂部との位置とが垂直方向において実質的に同じＡ線とＣ線にあり、Ｐ層３ｂ、３ｂａ、３ｂｂの底部位置が実質的に同じＢ線にある。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図5H】

【図5I】