特許 7578367 共有ゲート縦型電界効果トランジスタと集積化された抵抗変化型メモリメモリ・セル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-28

(45)【発行日】2024-11-06

(54)【発明の名称】共有ゲート縦型電界効果トランジスタと集積化された抵抗変化型メモリメモリ・セル

(51)【国際特許分類】

   H10B 63/00 20230101AFI20241029BHJP

   H01L 21/336 20060101ALI20241029BHJP

   H01L 29/78 20060101ALI20241029BHJP

   H01L 29/423 20060101ALI20241029BHJP

   H01L 29/49 20060101ALI20241029BHJP

   H10N 70/00 20230101ALI20241029BHJP

   H10N 99/00 20230101ALI20241029BHJP

【ＦＩ】

H10B63/00

H01L29/78 301X

H01L29/78 301Y

H01L29/78 301M

H01L29/58 G

H10N70/00

H10N99/00

【請求項の数】 13

(21)【出願番号】P 2022537230

(86)(22)【出願日】2020-12-04

(65)【公表番号】

(43)【公表日】2023-02-20

(86)【国際出願番号】 IB2020061517

(87)【国際公開番号】W WO2021124003

(87)【国際公開日】2021-06-24

【審査請求日】2023-05-25

(31)【優先権主張番号】16/723,125

(32)【優先日】2019-12-20

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】レズニチェク、アレクサンダー

(72)【発明者】

【氏名】ヘクマットショアータバリ、バーマン

(72)【発明者】

【氏名】安藤 崇志

【審査官】小山 満

(56)【参考文献】

【文献】米国特許出願公開第２０１９／０１９８５７２（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０１５７１６１（ＵＳ，Ａ１）

【文献】米国特許第０９４４３９８２（ＵＳ，Ｂ１）

【文献】米国特許第０９６４０６６７（ＵＳ，Ｂ１）

【文献】米国特許第９８７６０１５（ＵＳ，Ｂ１）

【文献】米国特許第１０８９２３３９（ＵＳ，Ｂ２）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ６３／００

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／４２３

Ｈ１０Ｎ ７０／００

Ｈ１０Ｎ ９９／００

(57)【特許請求の範囲】

【請求項1】

半導体デバイスを形成する方法であって、
基板上に２つの縦型電界効果トランジスタを形成することであり、前記縦型電界効果トランジスタの各々が、チャネル領域の上であって、且つ誘電体キャップの下に位置するエピタキシャル領域を含み、前記エピタキシャル領域が、水平方向に前記チャネル領域を越えて延びる三角形の２つの対向する突き出た領域を含む、前記形成すること、
前記チャネル領域上および前記チャネル領域の周囲に配置され、前記２つの縦型電界効果トランジスタによって共有される金属ゲート材料を付着させることであり、前記２つの縦型電界効果トランジスタ間に前記金属ゲート材料の部分が位置する、前記付着させること、
前記金属ゲート材料の上にインターレベル誘電体層を付着させること、
前記インターレベル誘電体層を凹ませて２つの開口を形成することであり、それぞれの開口が、それぞれの縦型電界効果トランジスタの、前記２つの縦型電界効果トランジスタ間に位置する前記金属ゲート材料の前記部分とは反対側の側部と隣接しており、それぞれの開口が、それぞれの縦型電界効果トランジスタの前記エピタキシャル領域の部分を露出させる、前記形成すること、ならびに
前記エピタキシャル領域の露出させた前記部分の直接上に位置する酸化物層と、前記酸化物層の直接上に位置する頂部電極層と、前記頂部電極層の上に位置する金属充填材とを含む抵抗変化型メモリ・スタックを、前記２つの開口の各々の中に付着させることであり、前記エピタキシャル領域の露出させた前記部分が、前記抵抗変化型メモリ・スタックの底部電極として機能する、前記付着させること
を含む方法。

【請求項2】

前記２つの縦型電界効果トランジスタを形成することがさらに、
前記基板上にドープト・ソースを形成すること、
前記ドープト・ソースから延びる前記チャネル領域を形成すること、
前記チャネル領域の上に前記誘電体キャップを形成すること、および
前記チャネル領域の部分から前記エピタキシャル領域を形成すること
を含む、請求項１に記載の方法。

【請求項3】

前記基板と前記ドープト・ソースとの間にカウンタドープト層を形成することをさらに含み、前記ドープト・ソースが第１のドーパントを含み、前記カウンタドープト層が、前記第１のドーパントとは異なる第２のドーパントを含む、
請求項２に記載の方法。

【請求項4】

コンタクト形成の準備として前記抵抗変化型メモリ・スタックをエッチングすること
をさらに含む、請求項１に記載の方法。

【請求項5】

前記２つの縦型電界効果トランジスタの各々の中の前記金属充填材の頂部と接する抵抗変化型メモリ・コンタクトを形成すること
をさらに含む、請求項４に記載の方法。

【請求項6】

前記ドープト・ソースと接するソース／ドレイン・コンタクトを形成すること
をさらに含む、請求項２に記載の方法。

【請求項7】

前記金属ゲート材料と接するゲート・コンタクトを形成すること
をさらに含む、請求項１に記載の方法。

【請求項8】

半導体デバイスであって、
２つの縦型電界効果トランジスタであり、それぞれの縦型電界効果トランジスタが、チャネル領域の上であって、且つ誘電体キャップの下に位置するエピタキシャル領域を含み、前記エピタキシャル領域が、水平方向に前記チャネル領域を越えて延びる三角形の２つの対向する突き出た領域を含む、前記２つの縦型電界効果トランジスタと、
前記チャネル領域上および前記チャネル領域の周囲に配置され、前記２つの縦型電界効果トランジスタによって共有される金属ゲート材料であり、前記２つの縦型電界効果トランジスタ間に前記金属ゲート材料の部分が位置する、前記金属ゲート材料と、
前記金属ゲート材料の上のインターレベル誘電体層と、
２つの抵抗変化型メモリ構造体であり、それぞれの抵抗変化型メモリが、前記２つの縦型電界効果トランジスタの一方の縦型電界効果トランジスタの、前記２つの縦型電界効果トランジスタ間に位置する前記金属ゲート材料の前記部分とは反対側の側部に隣接しており、前記抵抗変化型メモリ構造体の各々が、前記エピタキシャル領域の直接上に位置する酸化物層と、前記酸化物層の直接上に位置する頂部電極層と、前記頂部電極層の上に位置する金属充填材とを含み、前記エピタキシャル領域が、前記抵抗変化型メモリ構造体の底部電極として機能する、前記２つの抵抗変化型メモリ構造体と
を含む半導体デバイス。

【請求項9】

前記２つの縦型電界効果トランジスタが基板上のドープト・ソースをさらに含み、前記ドープト・ソースから前記チャネル領域が延びる、
請求項８に記載の半導体デバイス。

【請求項10】

前記基板と前記ドープト・ソースとの間のカウンタドープト層をさらに含み、前記ドープト・ソースが第１のドーパントを含み、前記カウンタドープト層が、前記第１のドーパントとは異なる第２のドーパントを含む、
請求項９に記載の半導体デバイス。

【請求項11】

前記ドープト・ソースと接するソース／ドレイン・コンタクト
をさらに含む、請求項１０に記載の半導体デバイス。

【請求項12】

前記金属ゲート材料と接するゲート・コンタクト
をさらに含む、請求項８に記載の半導体デバイス。

【請求項13】

それぞれの縦型電界効果トランジスタの中の前記金属充填材の頂部と接する抵抗変化型メモリ・コンタクト
をさらに含む、請求項８に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は一般に磁気ストレージ・デバイスの分野に関し、より詳細には、抵抗変化型メモリ（resistiverandom access memory）（ＲｅＲＡＭ）デバイスを、共有ゲートを有する縦型電界効果トランジスタ（vertical field effect transistor）（ＶＦＥＴ）と集積化することに関する。

【背景技術】

【0002】

ＲｅＲＡＭは、不揮発性メモリ・デバイスの最も有望な技術の１つである。低電力および高速度の動作、高密度ＣＭＯＳとコンパチブルなインテグレーション、ならびに高いサイクリング耐久性のため、ＲｅＲＡＭ技術は、高密度ストレージ・アレイおよび新規のインメモリ・コンピューティング・システムに対する主流の選択肢となりつつある。

【0003】

ＲｅＲＡＭの本質的機構は、通常は２つの電極間に形成されるナノスケール導電性フィラメントの形成および破断に基づき、この形成および破断の結果として、高抵抗状態と低抵抗状態の間の反復可能な抵抗性スイッチングが起こる。ＲｅＲＡＭ機構の欠点は、この機構がランダム性に依存すること、および導電性フィラメントの位置を制御できないことである。したがって、ＲｅＲＡＭデバイスを形成するための改良された設計および技術が望ましいであろう。

【発明の概要】

【0004】

基板上に２つの縦型電界効果トランジスタを形成することを含む、半導体デバイスを形成する方法を提供することによって、先行技術の短所が解消され、追加の利点が提供される。縦型電界効果トランジスタの各々は、チャネル領域の上であって、且つ誘電体キャップの下に位置するエピタキシャル領域を含む。エピタキシャル領域は、水平方向にチャネル領域を越えて延びる三角形の２つの対向する突き出た領域を含む。チャネル領域上およびチャネル領域の周囲に金属ゲート材料を配置する。２つの縦型電界効果トランジスタ間には金属ゲート材料の部分が位置する。金属ゲート材料の上のインターレベル誘電体層（interlevel dielectric layer）を凹ませて２つの開口を形成する。それぞれの開口は、それぞれの縦型電界効果トランジスタの、２つの縦型電界効果トランジスタ間に位置する金属ゲート材料の部分とは反対側の側部と隣接している。それぞれの開口は、それぞれの縦型電界効果トランジスタのエピタキシャル領域の一部を露出させる。それぞれの開口の中に、抵抗変化型メモリ・スタックを付着させる。抵抗変化型メモリ・スタックは、エピタキシャル領域の露出させた部分の直接上に位置する酸化物層と、酸化物層の直接上に位置する頂部電極層と、頂部電極層の上に位置する金属充填材とを含む。エピタキシャル領域の露出させた部分は、抵抗変化型メモリ・スタックの底部電極として機能する。

【0005】

本発明の別の実施形態は、基板上にドープト・ソース（doped source）を形成すること、およびドープト・ソース上にダミー・ゲートを形成することを含む、半導体デバイスを形成する方法を提供する。ダミー・ゲートは、ドープト・ソース上に配置された第１のスペーサとダミー・ゲート上に配置された第２のスペーサとの間に配置される。ダミー・ゲート、第１のスペーサおよび第２のスペーサの中に２つのトレンチを形成してドープト・ソースを露出させ、それぞれのトレンチの中にドープト・ソースからエピタキシャル層を成長させて２つのフィンを形成する。それぞれのフィンは、ドープト・ソースからダミー・ゲートを貫いて延びるチャネル領域を含む。フィンの各々の頂部を凹ませて誘電体キャップを形成する。フィンの一部の上にエピタキシャル領域を成長させて、ダミー・ゲートよりも上であって、且つ誘電体キャップの下にソース／ドレイン領域を形成する。このエピタキシャル領域は、水平方向にフィンを越えて延びる三角形の２つの対向する突き出た領域を含む。ダミー・ゲートを、チャネル領域を取り囲む金属ゲート材料を含むゲート・スタックに置き換える。２つのフィン間にはゲート・スタックの部分が位置する。金属ゲート材料をエッチングしてエピタキシャル領域を露出させる。インターレベル誘電体層を形成して、エピタキシャル領域を金属ゲート材料から分離する。次いで、インターレベル誘電体層を凹ませて２つの開口を形成する。それぞれの開口は、エピタキシャル領域の、２つのフィン間に位置するゲート・スタックの部分とは反対側の部分を露出させる。それぞれの開口の中に酸化物層を共形に付着させ、酸化物層の直接上に頂部電極層を形成する。

【0006】

本発明の別の実施形態は、２つの縦型電界効果トランジスタを含む半導体デバイスを提供する。それぞれの縦型電界効果トランジスタは、チャネル領域の上であって、且つ誘電体キャップの下に位置するエピタキシャル領域を含む。エピタキシャル領域は、水平方向にチャネル領域を越えて延びる三角形の２つの対向する突き出た領域を含む。チャネル領域上およびチャネル領域の周囲に金属ゲート材料が配置されており、２つの縦型電界効果トランジスタ間には金属ゲート材料の部分が位置する。金属ゲート材料の上にインターレベル誘電体層が位置しており、２つの抵抗変化型メモリ構造体がある。それぞれの抵抗変化型メモリは、２つの縦型電界効果トランジスタの一方の縦型電界効果トランジスタの、２つの縦型電界効果トランジスタ間に位置する金属ゲート材料の部分とは反対側の側部に隣接している。抵抗変化型メモリ構造体の各々は、エピタキシャル領域の直接上に位置する酸化物層と、酸化物層の直接上に位置する頂部電極層と、頂部電極層の上に位置する金属充填材とを含む。エピタキシャル領域は、抵抗変化型メモリ構造体の底部電極として機能する。

【0007】

以下の詳細な説明は、例として与えられており、本発明をそれだけに限定することは意図されておらず、添付図面とともに検討したときに最もよく理解されるであろう。

【図面の簡単な説明】

【0008】

【図1】２つの縦型電界効果トランジスタを製造する方法中の中間ステップにおける、本発明の一実施形態による半導体デバイスの断面図である。

【図2】誘電体キャッピング層、第２のスペーサ、ダミー・ゲートおよび第１のスペーサを貫くトレンチを形成して、ドープト・ソースを露出させることを示している、本発明の一実施形態による半導体デバイスの断面図である。

【図3】ドープト・ソースからエピタキシャル層を成長させて、トレンチの各々の中にエピタキシャル・チャネル領域を形成した後の、本発明の一実施形態による半導体デバイスの断面図である。

【図4】誘電体キャッピング層を除去し、チャネル領域上にエピタキシャル領域を形成した後の、本発明の一実施形態による半導体デバイスの断面図である。

【図5】薄い酸化物層を除去し、ゲート誘電体材料および仕事関数金属（workfunction metal）を共形に付着させた後の、本発明の一実施形態による半導体デバイスの断面図である。

【図6】金属ゲート材料を充填し、平坦化プロセスを実行した後の、本発明の一実施形態による半導体デバイスの断面図である。

【図7】金属ゲート材料を部分的に凹ませた後の、本発明の一実施形態による半導体デバイスの断面図である。

【図8】金属ゲート材料上にインターレベル誘電体層を付着させ、平坦化プロセスを実行した後の、本発明の一実施形態による半導体デバイスの断面図である。

【図9】インターレベル誘電体層上にマスクを形成した後の、本発明の一実施形態による半導体デバイスの断面図である。

【図10】インターレベル誘電体層の一部を凹ませた後の、スペーサが示されている、本発明の一実施形態による半導体デバイスの断面図である。

【図11】マスクを除去した後の、本発明の一実施形態による半導体デバイスの断面図である。

【図12】酸化物層を付着させた後の、本発明の一実施形態による半導体デバイスの断面図である。

【図13】電極を付着させた後の、本発明の一実施形態による半導体デバイスの断面図である。

【図14】金属充填材を付着させた後の、本発明の一実施形態による半導体デバイスの断面図である。

【図15】ＲｅＲＡＭコンタクトを形成した後の、本発明の一実施形態による半導体デバイスの断面図である。

【発明を実施するための形態】

【0009】

図面の倍率は必ずしも一定ではない。図面は単に概略表現であり、図面が本発明の特定のパラメータを表現することは意図されていない。図面は、本発明の典型的な実施形態だけを示すことが意図されている。図面では同じ符号が同じ要素を表している。

【0010】

本明細書には、特許請求の範囲に記載された構造体および方法の詳細な実施形態が開示されているが、開示された実施形態は単に、さまざまな形態で実施することができる、特許請求の範囲に記載された構造体および方法の例を示しているだけであることを理解することができる。しかしながら、本発明は、多くの異なる形態で実施することができるのであり、本発明が、本明細書に記載された例示的な実施形態に限定されると解釈すべきではない。この説明では、提示された実施形態を不必要に不明瞭にすることを防ぐため、よく知られた特徴および技術の詳細が省かれていることがある。

【0011】

以降の説明の目的上、「上部（upper）」、「下部（lower）」、「右（right）」、「左（left）」、「縦（vertical）」、「水平（horizontal）」、「頂部（top）」、「底部（bottom）」などの用語、およびそれらの用語の派生語は、図面に配置されているときの開示された構造体および方法に関する。「～の上に（above）」、「～の上にある（overlying）」、「～の頂部に（atop）」、「～の上に（on top）」、「～上に配置された（positioned on）」または「～の頂部に配置された（positioned atop）」などの用語は、第１の構造体などの第１の要素が第２の構造体などの第２の要素上にあることを意味し、第１の要素と第２の要素との間に界面構造体などの介在要素が存在してもよい。用語「じかに接する」は、第１の構造体などの第１の要素と第２の構造体などの第２の要素とが、それらの２つの要素の界面に中間導電層、絶縁層または半導体層が存在することなく接続されていることを意味する。

【0012】

本明細書では、さまざまな要素を記述するために第１、第２などの用語が使用されることがあるが、これらの用語によってそれらの要素が限定されるべきではないことが理解される。これらの用語は、１つの要素を別の要素から区別するために使用されているだけである。したがって、本発明の発想の範囲を逸脱することなく、下で論じられている第１の要素が第２の要素と呼ばれることも起こりうる。

【0013】

本発明の実施形態の提示を不明瞭にすることがないように、以下の詳細な説明では、当技術分野で知られているいくつかの処理ステップまたは動作が、提示および例示の目的上、一緒に結合されていることがあり、また、いくつかの例では、当技術分野で知られているいくつかの処理ステップまたは動作が詳細には説明されていないことがある。他の例では、当技術分野で知られているいくつかの処理ステップまたは動作が全く説明されていないことがある。むしろ、以下の説明は、本発明のさまざまな実施形態の示差的な特徴または要素に焦点が当てられていることを理解すべきである。

【0014】

ＲｅＲＡＭ構造体は通常、頂部電極、底部電極、およびこれらの２つの電極間に配置された酸化物層を含む。酸化物ＲｅＲＡＭでは、電流伝導性フィラメントの電鋳が必要である。このプロセスは、酸化物ＲｅＲＡＭの電流伝導性フィラメントの位置の制御を妨げるランダム性に依存する。その結果、ＲｅＲＡＭセルがスケーリングされたときの形成電圧、およびデバイス変動性がより高くなる。

【0015】

さらに、電鋳プロセスのランダム性のため、形成後の抵抗状態（すなわち低抵抗状態（ＬＲＳ）および高抵抗状態（ＨＲＳ））は、メモリ・ウィンドウを狭くする幅広い分布を示す。酸化物ＲｅＲＡＭは通常、１トランジスタ１抵抗器（１Ｔ１Ｒ）構造体を形成するために電流制御電界効果トランジスタ（ＦＥＴ）を必要とする。このプロセスは通常、デバイス面積の点で不利である。

【0016】

したがって、本発明の実施形態は、２つの電界効果トランジスタが金属ゲートを共有する２トランジスタ２抵抗器（２Ｔ２Ｒ）ＲｅＲＡＭ構造体を製造する方法および関連構造体を提供する。提案された実施形態は、電流伝導性フィラメントの電鋳のランダム性を低減させることができ、同時に、デバイスを、ＲｅＲＡＭ状態の変動性の影響を受けにくいものにすること、およびデバイス・スケーラビリティを向上させることができる。具体的には、提案された実施形態は、ＶＦＥＴの頂部ソース／ドレイン領域の部分をＲｅＲＡＭ構造体の底部電極として使用して、２つの酸化物ＲｅＲＡＭが、金属ゲートを共有する２つの縦型電界効果トランジスタと共に集積化された（co-integrated）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）用の縦に積み重ねられた２Ｔ２Ｒ不揮発性メモリ・セルを提供する。

【0017】

２トランジスタ２抵抗器ＲｅＲＡＭ構造体を形成する１つの手法は、共有金属ゲートを有する２つのＶＦＥＴデバイスを形成することであって、それぞれのＶＦＥＴデバイスが、突き出た外側部分を有する（ファセット形成（faceted））エピタキシャル領域を含む、形成すること、ならびにＶＦＥＴデバイスのエピタキシャル領域の上にＲｅＲＡＭスタックをじかに形成することであって、ＲｅＲＡＭスタックが、電極層の上の酸化物層および電極層の上の金属充填材を含み、酸化物層が、ＲｅＲＡＭ要素の各々の底部電極として機能する（ファセット形成）エピタキシャル領域の突き出た外側部分とじかに接する、形成することを含む。以下では、図１～１５の添付図面を参照することによって、この２トランジスタ２抵抗器ＲｅＲＡＭ構造体を形成することができる実施形態を詳細に説明する。

【0018】

次に図１を参照すると、縦型電界効果トランジスタ（ＶＦＥＴ）を製造する方法中の中間ステップにおける、本発明の一実施形態による半導体デバイス１００の断面図が示されている。

【0019】

製造プロセスのこの時点で、半導体デバイス１００は、半導体基板（以後「基板」）１０２上に配置されたダミー・ゲート１２０および誘電体キャッピング層１４０を含んでいる。基板１０２は例えばバルク半導体基板を含む。基板１０２は１種または複数種の半導体材料を含む。基板１０２用の適当な半導体材料の非限定的な例には、シリコン（Ｓｉ）、歪みＳｉ、炭化シリコン（ＳｉＣ）、ゲルマニウム（Ｇｅ）、シリコン・ゲルマニウム（ＳｉＧｅ）、シリコン－ゲルマニウム－炭素（ＳｉＧｅＣ）、Ｓｉ合金、Ｇｅ合金、ＩＩＩ－Ｖ族材料（例えばヒ化ガリウム（ＧａＡｓ）、ヒ化インジウム（ＩｎＡｓ）、リン化インジウム（ＩｎＰ）もしくはヒ化アルミニウム（ＡｌＡｓ））、ＩＩ－ＶＩ族材料（例えばセレン化カドミウム（ＣｄＳｅ）、硫化カドミウム（ＣｄＳ）、テルル化カドミウム（ＣｄＴｅ）、酸化亜鉛（ＺｎＯ）、セレン化亜鉛（ＺｎＳｅ）、硫化亜鉛（Ｚｎ）もしくはテルル化亜鉛（ＺｎＴｅ））、またはこれらの任意の組合せを含めることができる。一実施形態では基板１０２がゲルマニウムを含むことができる。

【0020】

基板１０２上のカウンタドープト層（counter-doped layer）１０４の上にドープト・ソース１０８が配置されている。ドープト・ソース１０８およびカウンタドープト層１０４は、基板１０２にドーパントを組み込むことによって、またはエピタキシャル成長によって基板１０２上に形成されたものである。一実施形態によれば、ドープト・ソース１０８はドーパントで高濃度にドープされており、ドーパントはｐ型ドーパント（例えばホウ素もしくはガリウム）またはｎ型ドーパント（例えばリンもしくはヒ素）とすることができる。カウンタドープト層１０４は、ドープト・ソース１０８のドーパントとは異なる／反対極性のドーパントを含む。例えば、ドープト・ソース１０８がｐ型ドーパントを含むときにはカウンタドープト層１０４がｎ型ドーパントを含み、ドープト・ソース１０８がｎ型ドーパントを含むときにはカウンタドープト層１０４がｐ型ドーパントを含む。ドープト・ソース１０８は高濃度にドープされており、約１０^１９ａｔｏｍｓ／ｃｍ^３から約１０^２２ａｔｏｍｓ／ｃｍ^３までの間で変動するドーパント濃度を含む。カウンタドープト層の厚さは、約５から約５０ｎｍまでまたは約１０から約２０ｎｍまで変動する範囲の厚さとすることができる。ドープト・ソース１０８の厚さは、約５０から約２５０ｎｍまでまたは約１００から約２００ｎｍまで変動する範囲の厚さとすることができる。

【0021】

ダミー・ゲート１２０は、ドープト・ソース１０８上の第１のスペーサ１１６と第２のスペーサ１１８の間に配置されている。第１のスペーサ１１６はドープト・ソース１０８上に付着させたものであり、ダミー・ゲート１２０は第１のスペーサ１１６上に付着させたものであり、第２のスペーサ１１８はダミー・ゲート１２０上に付着させたものである。第１のスペーサ１１６および第２のスペーサ１１８は、絶縁材料、例えば二酸化シリコン、窒化シリコン、ＳｉＯＣＮまたはＳｉＢＣＮを含むことができる。第１のスペーサ１１６および第２のスペーサ１１８用の材料の他の非限定的な例は、誘電性酸化物（例えば酸化シリコン）、誘電性窒化物（例えば窒化シリコン）、誘電性酸窒化物またはこれらの任意の組合せを含む。第１のスペーサ１１６および第２のスペーサ１１８を形成する材料は、例えば化学蒸着（ＣＶＤ）または物理蒸着（ＰＶＤ）を含む標準付着プロセスによって付着させたものである。第１のスペーサ１１６および第２のスペーサ１１８はそれぞれ、約３ｎｍから約１５ｎｍまでの間または約５ｎｍから約１０ｎｍまでの間で変動する厚さを有することができる。

【0022】

ダミー・ゲート１２０は犠牲ゲート材料、例えばアモルファス・シリコン（ａＳｉ）または多結晶シリコン（ポリシリコン）を含む。この犠牲ゲート材料は、限定はされないが、ＰＶＤ、ＣＶＤ、プラズマ加速化学蒸着（ＰＥＣＶＤ）、誘導結合プラズマ化学蒸着（ＩＣＰ ＣＶＤ）またはこれらの任意の組合せを含む付着プロセスによって付着させることができる。ダミー・ゲート１２０を形成する犠牲ゲート材料は、約８ｎｍから約１００ｎｍまでの間または約１０ｎｍから約３０ｎｍまでの間で変動する厚さを有する。

【0023】

誘電体キャッピング層１４０は、ダミー・ゲート１２０の上の第２のスペーサ１１８上に付着させたものである。誘電体キャッピング層１４０用の材料の非限定的な例は、二酸化シリコン、オルトケイ酸テトラエチル（ＴＥＯＳ）酸化物、高アスペクト比プラズマ（ＨＡＲＰ）酸化物、高温酸化物（ＨＴＯ）、高密度プラズマ（ＨＤＰ）酸化物、原子層堆積（ＡＬＤ）プロセスによって形成された酸化物（例えば酸化シリコン）、またはこれらの任意の組合せを含む。誘電体キャッピング層１４０は、約３０ｎｍから約２００ｎｍまでまたは約５０ｎｍから約１００ｎｍまで変動する範囲の厚さを有する。

【0024】

次に図２を参照すると、誘電体キャッピング層１４０、第２のスペーサ１１８およびダミー・ゲート１２０を貫くトレンチ２０４を形成して、第１のスペーサ１１６を露出させることを示している、本発明の一実施形態による半導体デバイス１００の断面図が示されている。

【0025】

トレンチ２０４は、誘電体キャッピング層１４０の上面から第１のスペーサ１１６の上面まで延びて第１のスペーサ１１６を露出させる。トレンチ２０４は、第１のスペーサ１１６を形成している材料に対して選択的な（第１のスペーサ１１６を形成している材料を実質的に除去しない）エッチング・プロセスを実行することによって形成される。このエッチング・プロセスは例えば反応性イオン・エッチング（ＲＩＥ）とすることができる。当業者には知られているとおり、トレンチ２０４を形成するために多数のエッチング・プロセスを実行することができる。例えば、第２のスペーサ１１８の材料に対して選択的な第１のエッチング・プロセスを実行して、誘電体キャッピング層１４０の一部を除去する。次いで、ダミー・ゲート１２０の材料に対して選択的な第２のエッチング・プロセスを実行して、第２のスペーサ１１８の、第１のエッチング・プロセスによって形成されたトレンチ２０４の部分の下にある部分を除去する。次いで、第１のスペーサ１１６の材料に対して選択的な第３のエッチング・プロセスを実行して、ダミー・ゲート１２０の、第２のエッチング・プロセスによって形成されたトレンチ２０４の部分の下にある部分を除去する。この図に示されているように、その結果得られるトレンチ２０４は、誘電体キャッピング層１４０の上面を貫いて第１のスペーサ１１６の露出部分の上面まで延びる。トレンチ２０４の幅は、約３ｎｍから約２０ｎｍまでまたは約５ｎｍから約１０ｎｍまで変動させることができる。トレンチ２０４の深さは、約５０ｎｍから約３００ｎｍまでまたは約１００ｎｍから約２００ｎｍまで変動させることができる。

【0026】

図２の参照を続ける。トレンチ２０４を形成した後、ドープト・ソース１０８の材料に対して選択的な（ドープト・ソース１０８の材料を実質的に除去しない）プロセスを使用して、第１のスペーサ１１６もエッチングすることができる。第１のスペーサ１１６は、例えば反応性イオン・エッチングによってエッチングすることができる。エッチング・プロセスによって第１のスペーサ１１６の露出部分を除去して、その下のソース・コンタクト層（すなわちドープト・ソース１０８）の部分を露出させる。これによって自己整合接合（self-aligned junction）（図示せず）が形成される。これは、後に詳細に説明するように、ドープト・ソース１０８から第１のスペーサ１１６の上面までソース延長部分をエピタキシャル成長させることができるためである。

【0027】

次いで、半導体デバイス１００上で酸化プロセスを実行して、ダミー・ゲート１２０の側壁の内側部分を酸化し、薄い酸化物層２１０を形成することができる。この酸化は、プラズマ酸化プロセス、または薄い酸化物層２１０を形成する他の酸化プロセスによって実行することができる。いくつかの実施形態では、第１のスペーサ１１６またはドープト・ソース１０８の一部も酸化されてもよい。このような実施形態では、図３において下で説明するエピタキシャル成長を実行する前に、これらの領域に形成された一切の酸化物を除去する。

【0028】

上記のステップは、スケーリング目的に関して有利であることがある、続いて形成されるフィン間のピッチのかなりの低減を可能にすることに留意すべきである。当業者には知られているとおり、続いてそれぞれのトレンチ２０４の中にフィンを成長させる。

【0029】

次に図３を参照すると、ドープト・ソース１０８からエピタキシャル層を成長させて、トレンチ２０４（図２）の各々の中にエピタキシャル・チャネル領域３０２（以後「チャネル領域」）を形成した後の、本発明の一実施形態による半導体デバイス１００の断面図が示されている。当業者には知られているとおり、チャネル領域３０２のエピタキシャル成長はエピタキシャル半導体材料を含み、エピタキシャル成長または付着あるいはその両方のプロセスは、半導体表面での形成に対して選択的であり、薄い酸化物層２１０、第１のスペーサ１１６または第２のスペーサ１１８などの他の表面に材料を付着させない。チャネル領域３０２のエピタキシャル成長は、誘電体キャッピング層１４０の上に延びることができる（図示せず）。

【0030】

チャネル領域３０２は、例えば化学蒸着（ＣＶＤ）（液相（ＬＰ）または減圧化学蒸着（ＲＰＣＶＤ））、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、金属有機化学蒸着（ＭＯＣＶＤ）または他の適当なプロセスを含む、適当なエピタキシャル成長プロセスを使用して成長させることができる。

【0031】

エピタキシャル・チャネル材料の供給源は、例えばシリコン、ゲルマニウムまたはこれらの組合せとすることができる。このエピタキシャル半導体材料の付着用のガス源には、シリコンを含むガス源、ゲルマニウムを含むガス源またはこれらのその組合せを含めることができる。例えば、エピタキシャル・シリコン層は、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシランおよびこれらの組合せからなるグループから選択されたシリコン・ガス源から付着させることができる。エピタキシャル・ゲルマニウム層は、ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびこれらの組合せからなるグループから選択されたゲルマニウム・ガス源から付着させることができる。エピタキシャル・シリコン・ゲルマニウム合金層は、このようなガス源の組合せを利用して形成することができる。水素、窒素、ヘリウムおよびアルゴンのようなキャリア・ガスを使用することができる。

【0032】

半導体デバイス１００上で平坦化プロセスを実行して、誘電体キャッピング層１４０の上の過剰なエピタキシャル成長物（図示せず）を除去する。この平坦化プロセスは化学機械平坦化（ＣＭＰ）プロセスとすることができる。当業者には知られているとおり、それぞれのチャネル領域３０２は、続いて形成される縦型電界効果トランジスタのチャネル領域を構成する。

【0033】

続いて、チャネル領域３０２を部分的に凹ませ、誘電体材料を充填して、誘電体キャップ３０８を形成することができる。具体的には、チャネル領域３０２を、依然として誘電体キャッピング層１４０内の第２のスペーサ１１８よりも上のレベルまで、部分的に凹ませる。チャネル領域３０２は、例えば反応性イオン・エッチングまたはウェット・エッチング・プロセスを使用することによって凹ませる。

【0034】

チャネル領域３０２の上に形成された凹部（図示せず）に誘電体材料を充填して、チャネル領域３０２の上に誘電体キャップ３０８を形成する。誘電体キャップ３０８を形成する誘電体材料は、誘電性酸化物（例えば酸化シリコン）、誘電性窒化物（例えば窒化シリコン）、誘電性酸窒化物またはこれらの任意の組合せとすることができる。誘電体キャップ３０８を形成する誘電体材料は、例えばＣＶＤまたはＰＶＤなどの標準付着プロセスによって付着させる。付着後、過剰な誘電体材料を例えばＣＭＰによって平坦化する。

【0035】

次に図４を参照すると、誘電体キャッピング層１４０を除去し、チャネル領域３０２上にエピタキシャル領域４１０を形成することにより、第１の縦型電界効果トランジスタ（ＶＦＥＴ１）および第２の縦型電界効果トランジスタ（ＶＦＥＴ２）のソース／ドレイン領域を形成した後の、本発明の一実施形態による半導体デバイス１００の断面図が示されている。

【0036】

ＶＦＥＴ１とＶＦＥＴ２の両方に関して、エピタキシャル領域４１０は、誘電体キャップ３０８とチャネル領域３０２の間に配置されている。当業者には知られているとおり、エピタキシャル領域４１０を形成する前に、チャネル領域３０２の第２のスペーサ１１８よりも上の部分を側壁に沿って凹ませることができる。エピタキシャル領域４１０は、ＶＦＥＴ１のソース／ドレイン領域およびＶＦＥＴ２のソース／ドレイン領域を形成する。エピタキシャル領域４１０のエピタキシャル成長は、図３において上で説明したように実行することができる。

【0037】

エピタキシャル領域４１０において観察される菱形ファセット形成効果（diamond-shapedfaceting effect）は、異なる結晶面に沿った半導体分化成長（differentialsemiconductor growth）の結果であることに留意すべきである。ファセット形成エピタキシャル成長は最終的に、非常に低い成長速度に減速し、最も遅い成長速度を示す結晶面のセット（すなわち＜１１１＞面）で「終わり」、したがって、結果として生じる半導体構造体は、かかる最も遅い半導体成長速度を示す結晶面内で配向した表面を有する。エピタキシャル領域４１０は、この図に示されているように、水平方向にＶＦＥＴ１およびＶＦＥＴ２の各々のチャネル領域３０２を越えて延びる（＜１１１＞面を境界とする）三角形の２つの（対向する）突き出た領域または部分を含む。後に説明するように、この幾何形状は、突き出た領域または先端領域の方への正孔／電子移動度を増強することができ、このことはＲｅＲＡＭ性能に関して有利たり得る。結晶面の異なるセットに沿った相対的成長速度を調節し、それによって結果として生じる半導体構造体の表面配向を制御するために、成長温度、成長圧力、処理ガスの流量などを含むさまざまな処理パラメータを容易に調整することができる。

【0038】

図４の参照を続ける。後続の処理ステップの間、エピタキシャル領域４１０を保護するため、それぞれのエピタキシャル領域４１０の両側にスペーサ４２０を付着させる。スペーサ４２０は、誘電体キャップ３０８の側壁にも配置する。スペーサ４２０は、絶縁材料、例えば誘電性酸化物（例えば酸化シリコン）、誘電性窒化物（例えば窒化シリコン）、誘電性酸窒化物またはこれらの任意の組合せを含む。スペーサ４２０材料は、例えばＣＶＤまたはＰＶＤなどの標準付着プロセスによって付着させる。スペーサ材料がエピタキシャル領域４１０を覆い、誘電体キャップ３０８および第２のスペーサ１１８の表面からスペーサ材料が除去されるように、ドライ・エッチング・プロセス、例えばＲＩＥプロセスによってスペーサ材料をエッチングすることができる。スペーサ４２０は、約５ｎｍから約５０ｎｍまでまたは約１５ｎｍから約３０ｎｍまで変動する幅を有する。

【0039】

スペーサ４２０を形成した後、第２のスペーサ１１８およびダミー・ゲート１２０の一部を凹ませて、水平方向にスペーサ４２０を越えて延びる部分を除去する。第１のスペーサ１１６に対して選択的な（第１のスペーサ１１６を実質的に除去しない）エッチング・プロセスを実行する。このエッチング・プロセスはドライ・エッチング・プロセス、例えばＲＩＥプロセスとすることができる。

【0040】

例えば高温アンモニア（hot ammonia）を含むプロセスなどのウェット・エッチング・プロセスによって、ダミー・ゲート１２０の残りの部分を除去することができる。

【0041】

次に図５を参照すると、薄い酸化物層２１０を除去し、ゲート誘電体材料５０４および仕事関数金属５０８を共形に付着させた後の、本発明の一実施形態による半導体デバイス１００の断面図が示されている。当業者には知られているとおり、ゲート誘電体材料５０４および仕事関数金属５０８は、ＶＦＥＴ１およびＶＦＥＴ２の各々の中のダミー・ゲート１２０に代わるゲート・スタックの部分を形成する。ゲート誘電体材料５０４および仕事関数金属５０８は、第１のスペーサ１１６、チャネル領域３０２、および第２のスペーサ１１８の、エピタキシャル領域４１０の下の残存部分の上に配置される。

【0042】

ゲート誘電体材料５０４は、３．９、７．０または１０．０よりも大きな誘電率を有する誘電体材料とすることができる。ゲート誘電体材料５０４用の適当な材料の非限定的な例は、酸化物、窒化物、酸窒化物、ケイ酸塩（例えば金属ケイ酸塩）、アルミン酸塩、チタン酸塩、窒化物またはこれらの任意の組合せを含む。（７．０よりも大きな誘電率を有する）高誘電率材料の例は、限定はされないが、酸化ハフニウム、酸化シリコンハフニウム、酸窒化シリコンハフニウム、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化チタンストロンチウムバリウム、酸化チタンバリウム、酸化チタンストロンチウム、酸化イットリウム、酸化アルミニウム、酸化タンタルスカンジウム鉛、ニオブ酸亜鉛鉛などの金属酸化物を含む。高誘電率材料にはさらに、例えばランタンおよびアルミニウムなどのドーパントを含めることができる。ゲート誘電体材料５０４は、例えばＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、蒸着、7付着または他の同様のプロセスを含む、適当な付着プロセスによって形成することができる。ゲート誘電体材料５０４の厚さは、使用する付着プロセスならびに高誘電率誘電体材料の組成および数によって変動させることができる。

【0043】

仕事関数金属５０８は、ゲート誘電体材料５０４の上に配置することができる。仕事関数金属５０８の型はトランジスタの型によって異なる。適当な仕事関数金属５０８の非限定的な例は、ｐ型仕事関数金属材料およびｎ型仕事関数金属材料を含む。ｐ型仕事関数材料は、ルテニウム、パラジウム、白金、コバルト、ニッケルおよび導電性金属酸化物、またはこれらの任意の組合せなどの組成物を含む。ｎ型金属材料は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（例えば炭化ハフニウム、炭化ジルコニウム、炭化チタンおよび炭化アルミニウム）、アルミナイド、またはこれらの組合せなどの組成物を含む。仕事関数金属５０８は、適当な付着プロセス、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱または電子ビーム蒸着、およびスパッタリングによって付着させることができる。

【0044】

次いで、この図に示されているように、ゲート誘電体材料５０４および仕事関数金属５０８を凹ませて、水平方向にスペーサ４２０を越えて延びる部分を除去する。第１のスペーサ１１６に対して選択的な（第１のスペーサ１１６を実質的に除去しない）エッチング・プロセスを実行する。このエッチング・プロセスは例えば異方性エッチング・プロセスとすることができる。

【0045】

次に図６を参照すると、金属ゲート材料６０２を充填し、金属ゲート材料６０２上で平坦化プロセスを実行した後の、本発明の一実施形態による半導体デバイス１００の断面図が示されている。金属ゲート材料６０２は、ＶＦＥＴ１およびＶＦＥＴ２の各々のゲート・スタックを形成するためにゲート誘電体材料５０４および仕事関数金属５０８の上に付着させた導電性ゲート金属である。この実施形態では、この２つの電界効果トランジスタによって金属ゲート材料６０２の部分が共有されるように、ＶＦＥＴ１とＶＦＥＴ２の間に金属ゲート材料６０２を付着させる。上述のとおり、この共有は、デバイス・スケーラビリティの向上に役立つことがある。

【0046】

適当な導電性金属の非限定的な例は、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはこれらの任意の組合せを含む。金属ゲート材料６０２を形成する導電性金属は、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱または電子ビーム蒸着、およびスパッタリングなどの適当な付着プロセスによって付着させることができる。平坦化プロセス、例えばＣＭＰを実行して、金属ゲート材料６０２の表面を研磨する。

【0047】

次に図７を参照すると、金属ゲート材料６０２を部分的に凹ませた後の、本発明の一実施形態による半導体デバイス１００の断面図が示されている。金属ゲート材料６０２は、例えば反応性イオン・エッチング・プロセスなどのエッチング・プロセスによって部分的に凹ませる。

【0048】

次に図８を参照すると、金属ゲート材料６０２上にインターレベル誘電体（ＩＬＤ）層８０４を付着させ、平坦化プロセスを実行した後の、本発明の一実施形態による半導体デバイス１００の断面図が示されている。ＩＬＤ層８０４は、限定はされないが、酸化シリコン、スピンオンガラス、流動性酸化物（flowable oxide）、高密度プラズマ酸化物、ホウリンケイ酸塩ガラス（ＢＰＳＧ）またはこれらの任意の組合せを含む、例えば（ｋ＜４．０の）低誘電率誘電体材料から形成することができる。ＩＬＤ層８０４は、限定はされないが、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＡＬＤ、蒸着、化学溶液付着または同様のプロセスを含む、付着プロセスによって付着させる。

【0049】

次に図９を参照すると、マスク９２０を形成した後の、本発明の一実施形態による半導体デバイス１００の断面図が示されている。マスク９２０は、半導体デバイス１００の上面に付着される。この図に示されているように、マスク９２０は、金属ゲート材料６０２の上のＩＬＤ層８０４の中心部分を含む、ＶＦＥＴ１とＶＦＥＴ２の間の領域を覆う。マスク９２０は、第１のＩＬＤ層８０４の外側領域も覆うことができる。それぞれの縦型トランジスタのスペーサ４２０の一部および第１のＩＬＤ層８０４の一部は覆わないままにしておく。マスク９２０は、半導体デバイス１００のマスク９２０によって覆われた部分を保護することができるような、エッチング・プロセスに対して耐性のある材料でできたものとすることができる。マスク９２０を付着させるのは、図１４に示されたＲｅＲＡＭ構造体を形成するために半導体デバイス１００をさらに処理するときに、覆われた表面を保護するためである。

【0050】

次に図１０を参照すると、ＩＬＤ層８０４およびスペーサ４２０の一部を凹ませた後の、本発明の一実施形態による半導体デバイス１００の断面図が示されている。ＩＬＤ層８０４およびスペーサ４２０のマスク９２０によって覆われていない部分を凹ませることによって、半導体デバイス１００に開口１０１０を形成する。この図に示されているように、開口１０１０は、ＶＦＥＴ１およびＶＦＥＴ２の各々のエピタキシャル領域４１０の部分を露出させる。開口１０１０は、ＶＦＥＴ１およびＶＦＥＴ２の各々の第２のスペーサ１１８および誘電体キャップ３０８の側壁も露出させることができる。

【0051】

スペーサ４２０および誘電体キャップ３０８に対して選択的な（スペーサ４２０および誘電体キャップ３０８を実質的に除去しない）エッチング・プロセスを実行することによって、マスク９２０によって覆われていない、ＩＬＤ層８０４のＶＦＥＴ１およびＶＦＥＴ２に隣接した部分を除去することができる。このエッチング・プロセスは例えば反応性イオン・エッチングとすることができる。第１のＩＬＤ層８０４を凹ませた後、この図に示されているように、スペーサ４２０のマスク９２０によって保護されていない部分（すなわち、スペーサ４２０の、金属ゲート材料６０２共有部分とは反対側のエリア）をそれぞれＶＦＥＴ１およびＶＦＥＴ２から除去することができる。一実施形態によれば、適当な任意のエッチング・プロセスを使用して、スペーサ４２０のマスク９２０によって覆われていない部分を除去することができる。続いて、下で詳細に説明するように、他の材料を用いて開口１０１０を埋め戻すことにより、ＲｅＲＡＭ構造体をＶＦＥＴ１およびＶＦＥＴ２の各々と集積化することができる。

【0052】

スペーサ４２０の露出部分を除去した後、図１１に示されているように、当技術分野で知られている適当なエッチング技術を実行することによって、マスク９２０を除去することができる。

【0053】

次に図１２を参照すると、酸化物層１２２０を付着させた後の、本発明の一実施形態による半導体デバイス１００の断面図が示されている。酸化物層１２２０は、ＩＬＤ層８０４の露出した側壁、ならびにＶＦＥＴ１およびＶＦＥＴ２の各々の中のエピタキシャル領域４１０、第２のスペーサ１１８および誘電体キャップ３０８の露出した表面に沿って、開口１０１０（図１１）の中に共形に付着させる。酸化物層１２２０は、例えばＡＬＤなどの知られている付着技術を使用して共形に付着させることができる。酸化物層１２２０は、金属酸化物材料または高誘電率材料でできたものとすることができる。酸化物層１２２０用の適当な材料の非限定的な例には酸化チタン、酸化タンタルおよび酸化ハフニウムを含めることができる。酸化物層１２２０は、続いて形成される頂部電極からエピタキシャル領域４１０を分離する、図１５のＲｅＲＡＭ構造体の誘電体層の役目を果たす。

【0054】

次に図１３を参照すると、電極層１３１０を付着させた後の、本発明の一実施形態による半導体デバイス１００の断面図が示されている。電極層１３１０は、ＲｅＲＡＭ構造体の頂部電極として知られている可能性もある。電極層１３１０は、酸化物層１２２０の上に共形に付着させる。電極層１３１０は、例えばＡＬＤなどの知られている付着技術を使用して付着させることができる。電極層１３１０は、窒化チタンおよびアルミニウムがドープされた窒化チタンなどの材料でできたものとすることができる。電極層１３１０は、続いて形成されるＲｅＲＡＭ構造体の頂部電極の役目を果たし、一方、エピタキシャル領域４１０は２つの機能を提供する。エピタキシャル領域４１０は、ＶＦＥＴ１とＶＦＥＴ２の両方で、それぞれのＶＦＥＴの頂部ソース／ドレイン領域であり、ドープト・ソース１０８がＶＦＥＴ１およびＶＦＥＴ２のそれぞれの底部ソース／ドレインとして機能する。エピタキシャル領域４１０はまた、ＲｅＲＡＭ構造体の底部電極でもある。

【0055】

次に図１４を参照すると、金属充填材１４６０を付着させた後の、本発明の一実施形態による半導体デバイス１００の断面図が示されている。酸化物層１２２０の上に電極層１３１０をじかに共形に付着させた後、開口１０１０（図１１）に金属充填材１４６０を充填し、その後、半導体デバイス１００にＣＭＰプロセスを実行する。金属充填材１４６０は、例えばタングステンまたは銅などの適当な低抵抗率金属でできたものとすることができる。金属充填材１４６０は、電極層１３１０と、金属充填材１４６０の上面に形成されるコンタクトとの間の電気導体の役目を果たす。酸化物層１２２０、酸化物層１２２０の上の電極層１３１０および電極層１３１０の上の金属充填材１４６０は、それぞれＶＦＥＴ１およびＶＦＥＴ２と共に集積化された２つのＲｅＲＡＭ構造体ＲｅＲＡＭ１およびＲｅＲＡＭ２のＲｅＲＡＭスタックを形成する。

【0056】

次に図１５を参照すると、ＲｅＲＡＭコンタクト１５２０を形成した後の、本発明の一実施形態による半導体デバイス１００の断面図が示されている。この図には示されていないが、半導体デバイス１００にはさらにソース／ドレイン・コンタクトおよびゲート・コンタクトを形成することができることに留意すべきである。ＲｅＲＡＭコンタクト、ソース／ドレイン・コンタクトおよびゲート・コンタクトを形成するプロセスは、標準の当技術分野でよく知られているプロセスである。このプロセスは通常、ターゲット領域（すなわち金属充填材１４６０、ドープト・ソース１０８および金属ゲート材料６０２）まで達するトレンチ（図示せず）を形成すること、ならびにそれらのトレンチに導電性材料または導電性材料の組合せを充填することを含む。

【0057】

ソース／ドレイン・コンタクト（図示せず）は、第１のＩＬＤ層８０４および第１のスペーサ１１６を貫いてドープト・ソース１０８まで延びることができ、トレンチ（図示せず）の中に形成される。ソース／ドレイン・コンタクトに充填する導電性材料は、導電性金属、例えばアルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはこれらの任意の組合せを含む。この導電性材料は、適当な付着プロセス、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱もしくは電子ビーム蒸着、またはスパッタリングによって付着させることができる。平坦化プロセス、例えばＣＭＰを実行して、ＩＬＤ層８０４の表面から一切の導電性材料を除去する。

【0058】

ゲート・コンタクト（図示せず）は、ＩＬＤ層８０４の表面から金属ゲート材料６０２にかけて延びる。ゲート・コンタクトを形成する導電性材料は、適当な付着プロセス、例えばＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱もしくは電子ビーム蒸着、またはスパッタリングによって付着させた導電性金属、例えばアルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはこれらの任意の組合せとすることができる。平坦化プロセス、例えばＣＭＰを実行して、ＩＬＤ層８０４の表面から一切の導電性材料を除去する。

【0059】

続いて、金属充填材１４６０の上に、金属充填材１４６０とじかに接触させて、ＲｅＲＡＭコンタクト１５２０を形成することができる。ＲｅＲＡＭコンタクト１５２０は、例えばアルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはこれらの任意の組合せを含む、導電性金属でできたものとすることができる。

【0060】

したがって、本発明の実施形態は、第１のＶＦＥＴデバイス（ＶＦＥＴ１）の外側頂部および第２のＶＦＥＴデバイス（ＶＦＥＴ２）の外側頂部に各々が縦に集積された２つのＲｅＲＡＭ要素（ＲｅＲＡＭ１およびＲｅＲＡＭ２）を含む半導体デバイスおよび該半導体デバイスを製造する方法を提供する。第１のＶＦＥＴデバイスと第２のＶＦＥＴデバイスが金属ゲートを共有することにより、デバイス間のピッチをかなり低減（スケーリング）することができる。提案された実施形態では、最終的な半導体デバイスの中のそれぞれのメモリ・セルが２つの抵抗変化型メモリ要素および２つのセレクタ（２Ｔ２Ｒ）を含み、ファセット形成エピタキシ・ドレイン領域に酸化物ＲｅＲＡＭが形成されて（三角形の）ファセット形成エピタキシ領域の先端での電場を増強することにより、さらにデバイス・フットプリントを低減することができる。それぞれの抵抗変化型メモリ要素（ＲｅＲＡＭ１およびＲｅＲＡＭ２）の底部電極は、それぞれの縦型電界効果トランジスタの頂部ソース／ドレイン領域の三角形の突き出た部分である。より具体的には、エピタキシャル領域４１０は、異なる結晶面に沿った分化成長による菱形ファセット形成効果の結果を含むことにより、エピタキシャル領域４１０の２つの対向する突き出た領域は＜１１１＞面を境界としている。提案された半導体デバイスはさらに、デバイス性能をさらに高める単結晶半導体材料でできたチャネル領域を含む。

【0061】

本発明のさまざまな実施形態の以上の説明は例示のために示したものであり、以上の説明が網羅的であること、または、以上の説明が、開示された実施形態だけに限定されることは意図されていない。当業者には、記載された実施形態の範囲を逸脱しない多くの改善および変形が明らかとなろう。本明細書で使用した用語は、実施形態の原理、実用的用途、もしくは市販されている技術にはない技術的改善点を最もよく説明するように、または本明細書に開示された実施形態を当業者が理解できるように選択した。

【0062】

本発明の好ましい実施形態では、半導体デバイスを形成する方法であって、基板上にドープト・ソースを形成すること；ドープト・ソース上にダミー・ゲートを形成することであり、ダミー・ゲートが、ドープト・ソース上に配置された第１のスペーサとダミー・ゲート上に配置された第２のスペーサとの間に配置される、形成すること；ダミー・ゲート、第１のスペーサおよび第２のスペーサの中に２つのトレンチを形成することであり、それぞれのトレンチがドープト・ソースを露出させる、形成すること；それぞれのトレンチの中にドープト・ソースからエピタキシャル層をエピタキシャル成長させて２つのフィンを形成することであり、それぞれのフィンが、ドープト・ソースからダミー・ゲートを貫いて延びるチャネル領域を含む、形成すること；フィンの頂部を凹ませて誘電体キャップを形成すること；フィンの一部の上にエピタキシャル領域をエピタキシャル成長させて、ダミー・ゲートよりも上であって、且つ誘電体キャップの下にソース／ドレイン領域を形成することであり、エピタキシャル領域が、水平方向にフィンを越えて延びる三角形の２つの対向する突き出た領域を含む、形成すること；ダミー・ゲートを、チャネル領域を取り囲む金属ゲート材料を含むゲート・スタックに置き換えることであり、２つのフィン間にゲート・スタックの部分が位置する、置き換えること；金属ゲート材料をエッチングしてエピタキシャル領域を露出させること；エピタキシャル領域を金属ゲート材料から分離するインターレベル誘電体層を形成すること；インターレベル誘電体層を凹ませて２つの開口を形成することであり、それぞれの開口が、エピタキシャル領域の、２つのフィン間に位置するゲート・スタックの部分とは反対側の部分を露出させる、形成すること；それぞれの開口の中に酸化物層を共形に付着させること；ならびに酸化物層の直接上に頂部電極層を形成すること、を含む方法が提供される。好ましくは、この方法がさらに、頂部電極層の上に金属充填材を付着させることを含み、酸化物層、頂部電極層および金属充填材が、エピタキシャル領域の、２つのフィン間に位置するゲート・スタックの部分とは反対側の露出部分の上に配置された抵抗変化型メモリ構造体を構成する。好ましくは、エピタキシャル領域の露出部分が、抵抗変化型メモリ構造体の底部電極として機能する。好ましくは、この方法がさらに、基板とドープト・ソースとの間にカウンタドープト層を形成することを含み、ドープト・ソースが第１のドーパントを含み、カウンタドープト層が、第１のドーパントとは異なる第２のドーパントを含む。好ましくは、この方法がさらに、ドープト・ソースと接するソース／ドレイン・コンタクトを形成することを含む。好ましくは、この方法がさらに、ゲート・スタックと接するゲート・コンタクトを形成することを含む。好ましくは、この方法がさらに、金属充填材の頂部と接する抵抗変化型メモリ・コンタクトを形成することを含む。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】