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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】
(24)【登録日】2024-10-28
(45)【発行日】2024-11-06
(54)【発明の名称】ＤＣ／ＤＣコンバータ
(51)【国際特許分類】
H02M 3/28 20060101AFI20241029BHJP
【ＦＩ】
H02M3/28 H
【請求項の数】
6
(21)【出願番号】P 2023186893
(22)【出願日】2023-10-31
【審査請求日】2023-11-28
(73)【特許権者】
【識別番号】000103976
【氏名又は名称】株式会社オリジン
(74)【代理人】
【識別番号】100119677
【弁理士】
【氏名又は名称】岡田 賢治
(74)【代理人】
【識別番号】100160495
【弁理士】
【氏名又は名称】畑 雅明
(74)【代理人】
【識別番号】100173716
【弁理士】
【氏名又は名称】田中 真理
(74)【代理人】
【識別番号】100115794
【弁理士】
【氏名又は名称】今下 勝博
(72)【発明者】
【氏名】人見 基久
【審査官】安池 一貴
(56)【参考文献】
【文献】中国特許出願公開第１１２０５４６９６（ＣＮ，Ａ）
【文献】特開２０１４－０７５９４３（ＪＰ，Ａ）
【文献】国際公開第２０１８／１５９４３７（ＷＯ，Ａ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／２８
(57)【特許請求の範囲】
【請求項1】
１次巻線と２次巻線とを有するトランスと、４つのスイッチを上下アームとして２つの端子との間にそれぞれ並列に接続された第１レグと第２レグと、前記第１レグと前記第２レグのそれぞれにおいて上下アームを接続するフライングキャパシタと、を有し、それぞれ前記トランスの前記１次巻線側及び前記トランスの前記２次巻線側に接続される２つのスイッチング回路と、
前記トランスの前記１次巻線側又は前記２次巻線側で、前記第１レグの上下アームの接続点側と前記第２レグの上下アームの接続点側との間に前記１次巻線 又は前記２次巻線を介して接続されるインダクタンス手段と、
前記スイッチング回路のスイッチング制御を行う制御回路と
を備え、
それぞれの前記スイッチは、逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を直列に接続し、前記２つの端子の一方側の前記スイッチ素子に並列に追加コンデンサを接続すること、及び
前記フライングキャパシタは、前記スイッチ素子の接続点同士を接続すること
を特徴とするＤＣ／ＤＣコンバータ。
【請求項2】
前記制御回路は、前記２つの端子側から入力される直流を交流に変換して前記トランスへ出力する側の前記スイッチング回路に対し、前記第１又は第２レグの上アームのスイッチと前記第２又は第１レグの下アームのスイッチとを組にして交互にオンオフさせるオンオフ制御を行うこと、及び
前記オンオフ制御を行うにあたり、それぞれの前記組において、
前記追加コンデンサが並列する前記スイッチ素子のオンオフ動作を同期させ、前記追加コンデンサが並列しない前記スイッチ素子のオンオフ動作を同期させること、
前記追加コンデンサが並列する前記スイッチ素子を先にオフさせること、且つ
一方の前記組に含まれる前記追加コンデンサが並列しない前記スイッチ素子がオフして固定時間が経過した後に他方の前記組に含まれる前記追加コンデンサが並列する前記スイッチ素子をオンすること
を特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。
【請求項3】
前記制御回路は、前記トランス側から入力される交流を直流に変換して前記２つの端子から出力する側の前記スイッチング回路に対し、前記第１又は第２レグの上アームのスイッチに含まれる前記追加コンデンサが並列する前記スイッチ素子と前記第２又は第１レグの下アームのスイッチに含まれる前記追加コンデンサが並列する前記スイッチ素子とを組にして交互にオンオフさせる整流動作を行うこと
を特徴とする請求項２に記載のＤＣ／ＤＣコンバータ。
【請求項4】
前記制御回路は、前記２つの端子側から入力される直流を交流に変換して前記トランスへ出力する側の前記スイッチング回路の前記オンオフ動作の位相と前記トランス側から入力される交流を直流に変換して前記２つの端子から出力する側の前記スイッチング回路の前記整流動作の位相をずらす位相シフト制御を行うことで、
他方の前記スイッチング回路の前記２つの端子間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路の前記２つの端子間側から入力される電圧、電流又は電力の検出値を目標値に近づけることを特徴とする請求項３に記載のＤＣ／ＤＣコンバータ。
【請求項5】
前記位相シフトの最小シフト量は、前記２つの端子側から入力される直流を交流に変換して前記トランスへ出力する側の前記スイッチング回路において、前記第１又は第２レグの上アームのスイッチと前記第２又は第１レグの下アームのスイッチに含まれる前記追加コンデンサが並列する前記スイッチ素子がオンとなったときに、
前記トランス側から入力される交流を直流に変換して前記２つの端子から出力する側の前記スイッチング回路の、前記第２又は第１レグの上アームのスイッチに含まれる前記追加コンデンサが並列する前記スイッチ素子と前記第１又は第２レグの下アームのスイッチ に含まれる前記追加コンデンサが並列する前記スイッチ素子をオンする前記位相のときであること
を特徴とする請求項４に記載のＤＣ／ＤＣコンバータ。
【請求項6】
前記制御回路は、前記検出値を前記目標値に近づけるように、前記位相シフト制御にて（１）と（２）とも、及び（３）と（４）ともオンとなる時間を調整することを特徴とする請求項４に記載のＤＣ／ＤＣコンバータ。（１）前記２つの端子側から入力される直流を交流に変換して前記トランスへ出力する側の前記スイッチング回路の、前記第１レグの上アームのスイッチと前記第２レグの下アームのスイッチに含まれる前記追加コンデンサが並列する前記スイッチ素子、
（２）前記トランス側から入力される交流を直流に変換して前記２つの端子から出力する側の前記スイッチング回路の、前記第１レグの上アームのスイッチに含まれる前記追加コンデンサが並列する前記スイッチ素子と前記第２レグの下アームのスイッチ に含まれる前記追加コンデンサが並列する前記スイッチ素子 、
（３）前記２つの端子側から入力される直流を交流に変換して前記トランスへ出力する側の前記スイッチング回路の、前記第１レグの下アームのスイッチと前記第２レグの上アームのスイッチに含まれる前記追加コンデンサが並列する前記スイッチ素子、
（４）前記トランス側から入力される交流を直流に変換して前記２つの端子から出力する側の前記スイッチング回路の、前記第１レグの下アームのスイッチに含まれる前記追加コンデンサが並列する前記スイッチ素子と前記第２レグの上アームのスイッチ に含まれる前記追加コンデンサが並列する前記スイッチ素子。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、双方向に入出力可能なＤＣ／ＤＣコンバータに関する。
【背景技術】
【0002】
広範囲な入出力電圧電流に対応でき、スイッチング損失を低減したコンバータ及び双方向コンバータが知られている（例えば、特許文献１及び２を参照。）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１４－０７５９４３号公報
【文献】特開２０１４－０７５９４４号公報
【文献】特開２０１４－１２４０５０号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１及び２に記載されるＤＣ／ＤＣコンバータは、トランスの１次側のスイッチ素子に入力電圧、２次側のスイッチ素子に出力電圧が印加される。このため、高い電圧（例えば、１０００～１５００Ｖ、あるいはそれ以上の電圧）を入出力する場合、高耐圧なスイッチ素子を使用することになる。しかし、高耐圧なスイッチ素子はオン抵抗が大きく、高耐圧なスイッチ素子でＤＣ／ＤＣコンバータを構成すれば動作時の損失が大きいという課題がある。また、現在市販されているスイッチ素子の耐圧にも限界があり、それより高い入出力電圧を扱うことができるＤＣ／ＤＣコンバータを設計することが困難という課題もある。
【0005】
上記課題に対し、スイッチ素子を直列に接続して印加電圧を分担することも考えられる。しかし、スイッチングのタイミングにズレが生じると耐圧を超える電圧がスイッチ素子に印加され、故障する可能性がある。つまり、スイッチ素子を直列に接続して分圧した場合、スイッチングの制御が困難という課題が発生する。
【0006】
以上のように、特許文献１及び２に開示されるＤＣ／ＤＣコンバータには、高電圧を入出力することが困難という課題があった。
そこで、本発明は、上記課題を解決するために、オン抵抗の大きな耐圧の高いスイッチ素子を使用することなく、スイッチ素子の耐圧より入出力電圧を高くでき、且つ精密なスイッチング制御が不要であるＤＣ／ＤＣコンバータを提供することを目的とする。
そこで、本発明は、上記課題を解決するために、オン抵抗の大きな耐圧の高いスイッチ素子を使用することなく、スイッチ素子の耐圧より入出力電圧を高くでき、且つ精密なスイッチング制御が不要であるＤＣ／ＤＣコンバータを提供することを目的とする。
【課題を解決するための手段】
【0007】
上記目的を達成するために、本発明に係るＤＣ／ＤＣコンバータは、スイッチ素子を直列に接続して入出力電圧を分圧するとともに、フライングキャパシタ方式を採用することとした。
【0008】
具体的には、本発明に係るＤＣ／ＤＣコンバータは、
１次巻線と２次巻線とを有するトランス（１１）と、
４つのスイッチ（Ｓｘ：ｘ＝１－４）を上下アームとして２つの端子（Ｔｅｒ１＆Ｔｅｒ２）との間にそれぞれ並列に接続された第１レグ（１２）と第２レグ（１３）と、前記第１レグ（１２）と前記第２レグ（１３）のそれぞれにおいて上下アームを接続するフライングキャパシタ（ＦＣ１，ＦＣ２）と、を有し、それぞれ前記トランスの前記１次巻線（１１ａ）側及び前記トランスの前記２次巻線（１１ｂ）側に接続される２つのスイッチング回路（１＆２）と、
前記トランスの前記１次巻線（１１ａ）側又は前記２次巻線（１１ｂ）側で、前記第１レグ（１２）の上下アームの接続点側と前記第２レグ（１３）の上下アームの接続点側との間に前記１次巻線（１１ａ） 又は前記２次巻線（１１ｂ）を介して接続されるインダクタンス手段（Ｌ）と、
前記スイッチング回路（１＆２）のスイッチング制御を行う制御回路（３）と
を備え、
それぞれの前記スイッチ（Ｓｘ）は、逆並列ダイオード（Ｄｘａ，Ｄｘｂ）と並列コンデンサ（Ｃｘａ，Ｃｘｂ）とがそれぞれ並列に接続されたスイッチ素子（Ｑｘａ，Ｑｘｂ）を直列に接続し、前記２つの端子の一方（Ｔｅｒ１／Ｔｅｒ２）側の前記スイッチ素子（Ｑｘａ／Ｑｘｂ）に並列に追加コンデンサ（Ｃｘｐ）を接続すること、及び
前記フライングキャパシタ（ＦＣ１，ＦＣ２）は、前記スイッチ素子（Ｑｘａ，Ｑｘｂ）の接続点同士を接続すること
を特徴とする。
１次巻線と２次巻線とを有するトランス（１１）と、
４つのスイッチ（Ｓｘ：ｘ＝１－４）を上下アームとして２つの端子（Ｔｅｒ１＆Ｔｅｒ２）との間にそれぞれ並列に接続された第１レグ（１２）と第２レグ（１３）と、前記第１レグ（１２）と前記第２レグ（１３）のそれぞれにおいて上下アームを接続するフライングキャパシタ（ＦＣ１，ＦＣ２）と、を有し、それぞれ前記トランスの前記１次巻線（１１ａ）側及び前記トランスの前記２次巻線（１１ｂ）側に接続される２つのスイッチング回路（１＆２）と、
前記トランスの前記１次巻線（１１ａ）側又は前記２次巻線（１１ｂ）側で、前記第１レグ（１２）の上下アームの接続点側と前記第２レグ（１３）の上下アームの接続点側との間に前記１次巻線（１１ａ） 又は前記２次巻線（１１ｂ）を介して接続されるインダクタンス手段（Ｌ）と、
前記スイッチング回路（１＆２）のスイッチング制御を行う制御回路（３）と
を備え、
それぞれの前記スイッチ（Ｓｘ）は、逆並列ダイオード（Ｄｘａ，Ｄｘｂ）と並列コンデンサ（Ｃｘａ，Ｃｘｂ）とがそれぞれ並列に接続されたスイッチ素子（Ｑｘａ，Ｑｘｂ）を直列に接続し、前記２つの端子の一方（Ｔｅｒ１／Ｔｅｒ２）側の前記スイッチ素子（Ｑｘａ／Ｑｘｂ）に並列に追加コンデンサ（Ｃｘｐ）を接続すること、及び
前記フライングキャパシタ（ＦＣ１，ＦＣ２）は、前記スイッチ素子（Ｑｘａ，Ｑｘｂ）の接続点同士を接続すること
を特徴とする。
【0009】
本発明に係るＤＣ／ＤＣコンバータは、特許文献１及び２に記載されるＤＣ／ＤＣコンバータの回路の各スイッチ素子を、２つのスイッチ素子を直列接続させたスイッチに置換するとともに、フライングキャパシタ方式を採用している。このため、本ＤＣ／ＤＣコンバータは、各スイッチ素子に印加される電圧を１次側では入力電圧の約半分、２次側では出力電圧の約半分に抑えることができ、オン抵抗が大きい耐圧の高いスイッチ素子を使用することなく、スイッチ素子の耐圧より高い入出力電圧を扱うことができる。
【0010】
また、本ＤＣ／ＤＣコンバータの動作は、特許文献１及び２に記載されるＤＣ／ＤＣコンバータの動作と基本的には同じなので、特許文献１及び２に記載されるＤＣ／ＤＣコンバータと同等のスイッチング制御を行えばよい。
【0011】
従って、本発明は、オン抵抗の大きな耐圧の高いスイッチ素子を使用することなく、スイッチ素子の耐圧より入出力電圧を高くでき、且つ精密なスイッチング制御が不要であるＤＣ／ＤＣコンバータを提供することができる。
また、本ＤＣ／ＤＣコンバータの動作は、特許文献１及び２に記載されるＤＣ／ＤＣコンバータの動作と基本的には同じなので、広範囲な入出力電圧電流範囲においてＺＶＳを可能とし、スイッチング損失を削減した高効率な双方向動作を実現できる。
また、本ＤＣ／ＤＣコンバータの動作は、特許文献１及び２に記載されるＤＣ／ＤＣコンバータの動作と基本的には同じなので、広範囲な入出力電圧電流範囲においてＺＶＳを可能とし、スイッチング損失を削減した高効率な双方向動作を実現できる。
【発明の効果】
【0012】
本発明は、オン抵抗の大きな耐圧の高いスイッチ素子を使用することなく、スイッチ素子の耐圧より入出力電圧を高くでき、且つ精密なスイッチング制御が不要であるＤＣ／ＤＣコンバータを提供することができる。
【図面の簡単な説明】
【0013】
【図1】本発明に係るＤＣ／ＤＣコンバータの構成図である。
【図2】本発明に係るＤＣ／ＤＣコンバータにおけるスイッチングのタイミングを説明する図である。
【図3】本発明に係るＤＣ／ＤＣコンバータにおけるスイッチングのタイミングとインダクタンス手段に流れる電流との関係を説明する図である。
【図4】本発明に係るＤＣ／ＤＣコンバータにおける電流の流れを説明する図である。
【図5】本発明に係るＤＣ／ＤＣコンバータにおける電流の流れを説明する図である。
【図6】本発明に係るＤＣ／ＤＣコンバータにおける電流の流れを説明する図である。
【図7】本発明に係るＤＣ／ＤＣコンバータにおける電流の流れを説明する図である。
【図8】本発明に係るＤＣ／ＤＣコンバータにおける電流の流れを説明する図である。
【図9】本発明に係るＤＣ／ＤＣコンバータにおける電流の流れを説明する図である。
【図10】本発明に係るＤＣ／ＤＣコンバータにおけるスイッチングのタイミングを説明する図である。
【図11】本発明に係るＤＣ／ＤＣコンバータにおけるスイッチングのタイミングとインダクタンス手段に流れる電流との関係を説明する図である。
【図12】本発明に係るＤＣ／ＤＣコンバータにおける電流の流れを説明する図である。
【図13】本発明に係るＤＣ／ＤＣコンバータにおける電流の流れを説明する図である。
【図14】本発明に係るＤＣ／ＤＣコンバータにおける電流の流れを説明する図である。
【図15】本発明に係るＤＣ／ＤＣコンバータにおける電流の流れを説明する図である。
【図16】本発明に係るＤＣ／ＤＣコンバータにおける電流の流れを説明する図である。
【図17】本発明に係るＤＣ／ＤＣコンバータにおける電流の流れを説明する図である。
【発明を実施するための形態】
【0014】
添付の図面を参照して本発明の実施形態を説明する。以下に説明する実施形態は本発明の実施例であり、本発明は、以下の実施形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。
【0015】
（実施形態１）
図１は、本実施形態のＤＣ／ＤＣコンバータの構成図を説明する図である。本ＤＣ／ＤＣコンバータは、
１次巻線と２次巻線とを有するトランス（１１）と、
４つのスイッチ（Ｓｘ：ｘ＝１～４）を上下アームとして２つの端子（Ｔｅｒ１＆Ｔｅｒ２）との間にそれぞれ並列に接続された第１レグ（１２）と第２レグ（１３）と、前記第１レグ（１２）と前記第２レグ（１３）のそれぞれにおいて上下アームを接続するフライングキャパシタ（ＦＣ１，ＦＣ２）と、を有し、それぞれ前記トランスの前記１次巻線（１１ａ）側及び前記トランスの前記２次巻線（１１ｂ）側に接続される２つのスイッチング回路（１＆２）と、
前記トランスの前記１次巻線（１１ａ）側又は前記２次巻線（１１ｂ）側で、前記第１レグ（１２）の上下アームの接続点側と前記第２レグ（１３）の上下アームの接続点側との間に前記１次巻線（１１ａ）又は前記２次巻線（１１ｂ）を介して接続されるインダクタンス手段（Ｌ）と、
前記スイッチング回路（１＆２）のスイッチング制御を行う制御回路（３）と
を備え、
それぞれの前記スイッチ（Ｓｘ）は、逆並列ダイオード（Ｄｘａ，Ｄｘｂ）と並列コンデンサ（Ｃｘａ，Ｃｘｂ）とがそれぞれ並列に接続されたスイッチ素子（Ｑｘａ，Ｑｘｂ）を直列に接続し、前記２つの端子の一方（Ｔｅｒ１／Ｔｅｒ２）側の前記スイッチ素子（Ｑｘａ／Ｑｘｂ）に並列に追加コンデンサ（Ｃｘｐ）を接続すること、及び
前記フライングキャパシタ（ＦＣ１，ＦＣ２）は、前記スイッチ素子（Ｑｘａ，Ｑｘｂ）の接続点同士を接続すること
を特徴とする。
図１は、本実施形態のＤＣ／ＤＣコンバータの構成図を説明する図である。本ＤＣ／ＤＣコンバータは、
１次巻線と２次巻線とを有するトランス（１１）と、
４つのスイッチ（Ｓｘ：ｘ＝１～４）を上下アームとして２つの端子（Ｔｅｒ１＆Ｔｅｒ２）との間にそれぞれ並列に接続された第１レグ（１２）と第２レグ（１３）と、前記第１レグ（１２）と前記第２レグ（１３）のそれぞれにおいて上下アームを接続するフライングキャパシタ（ＦＣ１，ＦＣ２）と、を有し、それぞれ前記トランスの前記１次巻線（１１ａ）側及び前記トランスの前記２次巻線（１１ｂ）側に接続される２つのスイッチング回路（１＆２）と、
前記トランスの前記１次巻線（１１ａ）側又は前記２次巻線（１１ｂ）側で、前記第１レグ（１２）の上下アームの接続点側と前記第２レグ（１３）の上下アームの接続点側との間に前記１次巻線（１１ａ）又は前記２次巻線（１１ｂ）を介して接続されるインダクタンス手段（Ｌ）と、
前記スイッチング回路（１＆２）のスイッチング制御を行う制御回路（３）と
を備え、
それぞれの前記スイッチ（Ｓｘ）は、逆並列ダイオード（Ｄｘａ，Ｄｘｂ）と並列コンデンサ（Ｃｘａ，Ｃｘｂ）とがそれぞれ並列に接続されたスイッチ素子（Ｑｘａ，Ｑｘｂ）を直列に接続し、前記２つの端子の一方（Ｔｅｒ１／Ｔｅｒ２）側の前記スイッチ素子（Ｑｘａ／Ｑｘｂ）に並列に追加コンデンサ（Ｃｘｐ）を接続すること、及び
前記フライングキャパシタ（ＦＣ１，ＦＣ２）は、前記スイッチ素子（Ｑｘａ，Ｑｘｂ）の接続点同士を接続すること
を特徴とする。
【0016】
各スイッチ素子（Ｑｘａ，Ｑｘｂ：ｘ＝１～４）には、逆並列ダイオード（Ｄｘａ，Ｄｘｂ）と並列コンデンサ（Ｃｘａ，Ｃｘｂ）とがそれぞれ並列に接続されている。ここで、各スイッチ素子、各ダイオード、各コンデンサの定数や各スイッチ素子を駆動する信号のパルス幅などにばらつきが無いものとする。
【0017】
なお、本発明においては、スイッチ素子（Ｑｘａ、Ｑｘｂ）に並列に接続された逆並列ダイオード（Ｄｘａ、Ｄｘｂ）は、スイッチ素子の内蔵ダイオードを用いてもよく、スイッチ素子とは別に外付けされたダイオードを用いてもよく、またはこれらの組み合わせであってもよい。同様に、スイッチ素子（Ｑｘａ、Ｑｘｂ）に並列に接続された並列コンデンサ（Ｃｘａ、Ｃｘｂ）は、スイッチ素子の寄生容量を用いてもよく、スイッチ素子とは別に外付けされたコンデンサを用いてもよく、またはこれらの組み合わせであってもよい。
【0018】
逆並列ダイオード（Ｄｘａ，Ｄｘｂ）と並列コンデンサ（Ｃｘａ，Ｃｘｂ）とが並列に接続されているスイッチ素子ＱｘａとＱｘｂとを直列に接続した構成をスイッチＳｘとする。なお、スイッチＳｘに含まれる直列するスイッチ素子は、端子Ｔｅｒ１側をスイッチ素子Ｑｘａ、端子Ｔｅｒ２側をスイッチ素子Ｑｘｂとして説明する。
【0019】
フライングキャパシタは、１つのスイッチＳｘを構成する２つのスイッチ素子（Ｑｘａ、Ｑｘｂ）の接続点と、同一レグにある他のスイッチＳｘを構成する２つのスイッチ素子（Ｑｘａ、Ｑｘｂ）の接続点とを接続する。
フライングキャパシタ（ＦＣ１、ＦＣ２）の静電容量は、電圧がスイッチング周期間で一定と見なせるほどに十分に大きい値とする。ここで、スイッチング回路１のフライングキャパシタ（ＦＣ１，ＦＣ２）の電圧は入力電圧Ｖｉｎの１／２、スイッチング回路２のフライングキャパシタ（ＦＣ１（ＦＣ４），ＦＣ２（ＦＣ３））の電圧は出力電圧Ｖｏの１／２になっているとする。
フライングキャパシタ（ＦＣ１、ＦＣ２）の静電容量は、電圧がスイッチング周期間で一定と見なせるほどに十分に大きい値とする。ここで、スイッチング回路１のフライングキャパシタ（ＦＣ１，ＦＣ２）の電圧は入力電圧Ｖｉｎの１／２、スイッチング回路２のフライングキャパシタ（ＦＣ１（ＦＣ４），ＦＣ２（ＦＣ３））の電圧は出力電圧Ｖｏの１／２になっているとする。
【0020】
制御回路３は、スイッチ素子Ｑ１ｂとＱ４ｂを同期させ、スイッチ素子Ｑ２ｂとＱ３ｂを同期させ、スイッチ素子Ｑ１ａとＱ４ａを同期させ、スイッチ素子Ｑ２ａとＱ３ａを同期させて動作させる。このため、以降の説明において、スイッチ素子Ｑ１ｂとＱ４ｂをペアスイッチＰＳ１、スイッチ素子Ｑ２ｂとＱ３ｂをペアスイッチＰＳ２、スイッチ素子Ｑ２ａとＱ３ａをペアスイッチＰＳ３、スイッチ素子Ｑ１ａとＱ４ａをペアスイッチＰＳ４として説明する。
【0021】
本ＤＣ／ＤＣコンバータは、トランス１１と、トランス１１の１次巻線１１ａ側に接続されるスイッチング回路１と、トランス１１の２次巻線１１ｂ側に接続されるスイッチング回路２と、インダクタンス手段Ｌと、制御回路３とを備える。このＤＣ／ＤＣコンバータは、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から入力される直流を交流に変換させてスイッチング回路１から出力し、トランス１１を介してスイッチング回路２で交流を直流に変換して出力側の第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側へ電力を供給する。
【0022】
スイッチング回路１は、スイッチ（Ｓ１－Ｓ４）を上下アームとして２つの端子（Ｔｅｒ１＆Ｔｅｒ２）との間にそれぞれ並列に接続された第１レグ（１２）と第２レグ（１３）と、スイッチ素子Ｑｘａのそれぞれ、又はスイッチ素子Ｑｘｂのそれぞれに並列に接続される追加コンデンサＣｘｐと、を有する。
【0023】
第１端子Ｔｅｒ１、第２端子Ｔｅｒ２には外付けされる電源からの電力が入力される。第１端子Ｔｅｒ１、第２端子Ｔｅｒ２の間にはコンデンサ１６が接続され、直流電圧となる（直流電圧が第１端子Ｔｅｒ１、第２端子Ｔｅｒ２の間に入力される）。さらに第１端子Ｔｅｒ１、第２端子Ｔｅｒ２間にスイッチング回路１が接続され、スイッチング回路１は、第１レグ１２及び第２レグ１３の上下アームをスイッチＳ１～Ｓ４で構成したフルブリッジの回路となっている。また、検出手段１９は、第１端子Ｔｅｒ１、第２端子Ｔｅｒ２間の電圧、あるいは第１端子Ｔｅｒ１、第２端子Ｔｅｒ２を介してスイッチング回路１に入出力する電流又は電力を検出する。
【0024】
スイッチング回路１のブリッジ接続回路内で、各レグのスイッチの接続点（スイッチＳ１とＳ２の接続点、スイッチＳ３とＳ４の接続点）には、トランス１１の１次巻線１１ａが接続される。
【0025】
なお、以下の説明においては検出対象を電圧として説明しているが、本発明は電圧に限らず、電流や電力を検出しても同様に動作し、同様の効果を得られる。
【0026】
本実施形態の図１の回路構成では、第１レグ１２、第２レグ１３は、第１端子と第２端子との間にそれぞれ並列に接続される。第１レグ１２は、スイッチＳ１、Ｓ２を上下アームとし、第２レグ１３は、スイッチＳ３、Ｓ４を上下アームとする。スイッチＳ１～Ｓ４は、それぞれスイッチ素子Ｑ１ａとＱ１ｂ、Ｑ２ａとＱ２ｂ、Ｑ３ａとＱ３ｂ、Ｑ４ａとＱ４ｂをそれぞれ直列に接続したものである。
フライングキャパシタＦＣ１は、スイッチ素子Ｑ１ａとＱ１ｂの接続点とスイッチ素子Ｑ２ａとＱ２ｂの接続点とを接続し、フライングキャパシタＦＣ２は、スイッチ素子Ｑ３ａとＱ３ｂの接続点とスイッチ素子Ｑ４ａとＱ４ｂの接続点とを接続する。
フライングキャパシタＦＣ１は、スイッチ素子Ｑ１ａとＱ１ｂの接続点とスイッチ素子Ｑ２ａとＱ２ｂの接続点とを接続し、フライングキャパシタＦＣ２は、スイッチ素子Ｑ３ａとＱ３ｂの接続点とスイッチ素子Ｑ４ａとＱ４ｂの接続点とを接続する。
【0027】
追加コンデンサＣｘｐは、組となるスイッチング回路１のペアスイッチＰＳ１とＰＳ４又はＰＳ２とＰＳ３のうち先にオフさせるペアスイッチのスイッチ素子に並列に接続される。図１では、追加コンデンサＣｘｐを、先にオフさせるペアスイッチ（ＰＳ３、ＰＳ４）の各スイッチ素子Ｑｘａにそれぞれ並列に接続している。
【0028】
スイッチング回路２は、トランス１１を挟み、スイッチング回路１をミラーに映したような回路構成である。ただし、説明容易のため、スイッチング回路１とは異なる符号を付して説明することがある。つまり、
第１端子Ｔｅｒ１、第２端子Ｔｅｒ２をそれぞれ第３端子Ｔｅｒ３、第４端子Ｔｅｒ４、
スイッチ素子（Ｑ１ａ、Ｑ１ｂ）、逆並列ダイオード（Ｄ１ａ、Ｄ１ｂ）、並列コンデンサ（Ｃ１ａ、Ｃ１ｂ）をそれぞれ（Ｑ７ａ、Ｑ７ｂ）、（Ｄ７ａ、Ｄ７ｂ）、（Ｃ７ａ、Ｃ７ｂ）、
スイッチ素子（Ｑ２ａ、Ｑ２ｂ）、逆並列ダイオード（Ｄ２ａ、Ｄ２ｂ）、並列コンデンサ（Ｃ２ａ、Ｃ２ｂ）をそれぞれ（Ｑ８ａ、Ｑ８ｂ）、（Ｄ８ａ、Ｄ８ｂ）、（Ｃ８ａ、Ｃ８ｂ）、
スイッチ素子（Ｑ３ａ、Ｑ３ｂ）、逆並列ダイオード（Ｄ３ａ、Ｄ３ｂ）、並列コンデンサ（Ｃ３ａ、Ｃ３ｂ）をそれぞれ（Ｑ５ａ、Ｑ５ｂ）、（Ｄ５ａ、Ｄ５ｂ）、（Ｃ５ａ、Ｃ５ｂ）、
スイッチ素子（Ｑ４ａ、Ｑ４ｂ）、逆並列ダイオード（Ｄ４ａ、Ｄ４ｂ）、並列コンデンサ（Ｃ４ａ、Ｃ４ｂ）をそれぞれ（Ｑ６ａ、Ｑ６ｂ）、（Ｄ６ａＤ６ｂ）、（Ｃ６ａ、Ｃ６ｂ）、
フライングキャパシタ（ＦＣ１、ＦＣ２）をそれぞれ（ＦＣ４、ＦＣ３）、
追加コンデンサ（Ｃ１ｐ、Ｃ２ｐ、Ｃ３ｐ、Ｃ４ｐ）をそれぞれ（Ｃ７ｐ、Ｃ８ｐ、Ｃ５ｐ、Ｃ６ｐ）。
また、スイッチ素子Ｑ５ａとＱ８ａをペアスイッチＰＳ５、スイッチ素子Ｑ６ａとＱ７ａをペアスイッチＰＳ６、スイッチ素子Ｑ６ｂとＱ７ｂをペアスイッチＰＳ７、スイッチ素子Ｑ５ｂとＱ８ｂをペアスイッチＰＳ８として説明することがある。
第１端子Ｔｅｒ１、第２端子Ｔｅｒ２をそれぞれ第３端子Ｔｅｒ３、第４端子Ｔｅｒ４、
スイッチ素子（Ｑ１ａ、Ｑ１ｂ）、逆並列ダイオード（Ｄ１ａ、Ｄ１ｂ）、並列コンデンサ（Ｃ１ａ、Ｃ１ｂ）をそれぞれ（Ｑ７ａ、Ｑ７ｂ）、（Ｄ７ａ、Ｄ７ｂ）、（Ｃ７ａ、Ｃ７ｂ）、
スイッチ素子（Ｑ２ａ、Ｑ２ｂ）、逆並列ダイオード（Ｄ２ａ、Ｄ２ｂ）、並列コンデンサ（Ｃ２ａ、Ｃ２ｂ）をそれぞれ（Ｑ８ａ、Ｑ８ｂ）、（Ｄ８ａ、Ｄ８ｂ）、（Ｃ８ａ、Ｃ８ｂ）、
スイッチ素子（Ｑ３ａ、Ｑ３ｂ）、逆並列ダイオード（Ｄ３ａ、Ｄ３ｂ）、並列コンデンサ（Ｃ３ａ、Ｃ３ｂ）をそれぞれ（Ｑ５ａ、Ｑ５ｂ）、（Ｄ５ａ、Ｄ５ｂ）、（Ｃ５ａ、Ｃ５ｂ）、
スイッチ素子（Ｑ４ａ、Ｑ４ｂ）、逆並列ダイオード（Ｄ４ａ、Ｄ４ｂ）、並列コンデンサ（Ｃ４ａ、Ｃ４ｂ）をそれぞれ（Ｑ６ａ、Ｑ６ｂ）、（Ｄ６ａＤ６ｂ）、（Ｃ６ａ、Ｃ６ｂ）、
フライングキャパシタ（ＦＣ１、ＦＣ２）をそれぞれ（ＦＣ４、ＦＣ３）、
追加コンデンサ（Ｃ１ｐ、Ｃ２ｐ、Ｃ３ｐ、Ｃ４ｐ）をそれぞれ（Ｃ７ｐ、Ｃ８ｐ、Ｃ５ｐ、Ｃ６ｐ）。
また、スイッチ素子Ｑ５ａとＱ８ａをペアスイッチＰＳ５、スイッチ素子Ｑ６ａとＱ７ａをペアスイッチＰＳ６、スイッチ素子Ｑ６ｂとＱ７ｂをペアスイッチＰＳ７、スイッチ素子Ｑ５ｂとＱ８ｂをペアスイッチＰＳ８として説明することがある。
【0029】
また、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４の間にはコンデンサ１７が接続され、直流電圧となる（直流電圧が第３端子Ｔｅｒ３、第４端子Ｔｅｒ４の間に出力される）。さらに第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間にスイッチング回路２が接続され、スイッチング回路２は、第１レグ２５及び第２レグ２４の上下アームをスイッチＳ５～Ｓ８で構成したフルブリッジの回路となっている。また、検出手段１８は、第３端子Ｔｅｒ３、第４端子Ｔｅｒ４間の電圧、あるいは第３端子Ｔｅｒ３、第４端子Ｔｅｒ４を介してスイッチング回路２に入出力する電流又は電力を検出する。
【0030】
スイッチング回路２のブリッジ接続回路内で、各レグのスイッチの接続点（スイッチＳ５とＳ６の接続点、スイッチＳ７とＳ８の接続点）には、トランス１１の２次巻線１１ｂが接続される。
【0031】
インダクタンス手段Ｌは、第１レグ１２の上下アームの接続点側と第２レグ１３の上下アームの接続点側とにトランス１１の１次巻線１１ａを介して接続される。このインダクタンス手段Ｌは、スイッチング回路２側においてトランス１１の２次巻線１１ｂを介して接続させてもよい。また、図１では、インダクタンス手段Ｌの一端が第１レグ１２の上下アームの接続点側に、他端がトランス１１の１次巻線１１ａ側に接続されるが、インダクタンス手段Ｌの一端を第２レグ１３の上下アームの接続点側に、他端をトランス１１の１次巻線１１ａ側に接続させてもよい。インダクタンス手段Ｌが２次巻線１１ｂを介して接続される場合も同様である。
【0032】
制御回路３は、各スイッチング回路（１、２）のスイッチＳｘにそれぞれ駆動信号を与えて、各スイッチのオンオフ制御をする。まず、ゼロボルトスイッチング（ＺＶＳ）制御について説明する。
前記制御回路（３）は、
前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力される直流を交流に変換して前記トランス（１１）へ出力する側の前記スイッチング回路（１／２）に対し、前記第１又は第２レグの上アームのスイッチ（Ｓ１／３）と前記第２又は第１レグの下アームのスイッチ（Ｓ４／２）とを組にして交互にオンオフさせるオンオフ制御を行うこと、及び
前記オンオフ制御を行うにあたり、それぞれの前記組において、
前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ）のオンオフ動作を同期させ、前記追加コンデンサ（Ｃｘｐ）が並列しない前記スイッチ素子（Ｑｘｂ）のオンオフ動作を同期させること、
前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ）を先にオフさせること、且つ
一方の前記組に含まれる前記追加コンデンサ（Ｃｘｐ）が並列しない前記スイッチ素子（Ｑｘｂ）がオフして固定時間（Ｔｄ）が経過した後に他方の前記組に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ）をオンすること
を特徴とする。
前記制御回路（３）は、
前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力される直流を交流に変換して前記トランス（１１）へ出力する側の前記スイッチング回路（１／２）に対し、前記第１又は第２レグの上アームのスイッチ（Ｓ１／３）と前記第２又は第１レグの下アームのスイッチ（Ｓ４／２）とを組にして交互にオンオフさせるオンオフ制御を行うこと、及び
前記オンオフ制御を行うにあたり、それぞれの前記組において、
前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ）のオンオフ動作を同期させ、前記追加コンデンサ（Ｃｘｐ）が並列しない前記スイッチ素子（Ｑｘｂ）のオンオフ動作を同期させること、
前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ）を先にオフさせること、且つ
一方の前記組に含まれる前記追加コンデンサ（Ｃｘｐ）が並列しない前記スイッチ素子（Ｑｘｂ）がオフして固定時間（Ｔｄ）が経過した後に他方の前記組に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ）をオンすること
を特徴とする。
【0033】
図１のＤＣ／ＤＣコンバータは、ペアスイッチＰＳ１又はＰＳ３とペアスイッチＰＳ４又はＰＳ２とがそれぞれ一組となって交互にオンオフする。組となるスイッチング回路１のペアスイッチ（ＰＳ１、ＰＳ４）のうち、ペアスイッチＰＳ４又はＰＳ１を先にオフさせて、その後に、ペアスイッチＰＳ１又はＰＳ４を後からオフさせる。同様に、他方の組となるスイッチング回路１のペアスイッチ（ＰＳ２、ＰＳ３）のうち、ペアスイッチＰＳ３又はＰＳ２を先にオフさせて、その後に、ペアスイッチＰＳ２又はＰＳ３を後からオフさせる。
【0034】
スイッチング回路１が第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２から入力される直流を変換した交流はトランス１１を介してスイッチング回路２に入力される。スイッチング回路２は、この交流を直流に整流して第３端子Ｔｅｒ３、第４端子Ｔｅｒ４へ出力する。つまり、制御回路（３）は、前記トランス（１１）側から入力される交流を直流に変換して前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）から出力する側の前記スイッチング回路（２／１）に対し、前記第１又は第２レグの上アームのスイッチ（Ｓ１，３）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ）と前記第２又は第１レグの下アームのスイッチ（Ｓ４，２） に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ）とを組にして交互にオンオフさせる整流動作を行う。
【0035】
第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から入力される直流を交流に変換させてスイッチング回路１から出力し、トランス１１を介してスイッチング回路２で交流を直流に変換して出力側の第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側へ電力を供給するようにスイッチング回路（１、２）を動作させる制御を「エネルギー遷移スイッチング制御」と呼ぶ。
【0036】
このエネルギー遷移スイッチング制御について説明する。エネルギー遷移スイッチング制御は、ペアスイッチ（ＰＳ５、ＰＳ６）をオンオフさせるタイミングの位相をずらすことでなされる。
前記制御回路（３）は、
前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力される直流を交流に変換して前記トランス（１１）へ出力する側の前記スイッチング回路（１／２）の前記オンオフ動作の位相と前記トランス（１１）側から入力される交流を直流に変換して前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）から出力する側の前記スイッチング回路（２／１）の前記整流動作の位相をずらす位相シフト制御を行うことで、
他方の前記スイッチング回路（２／１）の前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路（１／２）の前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電圧、電流又は電力の検出値を目標値に近づけることを特徴とする。
前記制御回路（３）は、
前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力される直流を交流に変換して前記トランス（１１）へ出力する側の前記スイッチング回路（１／２）の前記オンオフ動作の位相と前記トランス（１１）側から入力される交流を直流に変換して前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）から出力する側の前記スイッチング回路（２／１）の前記整流動作の位相をずらす位相シフト制御を行うことで、
他方の前記スイッチング回路（２／１）の前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）間側から出力される電圧、電流もしくは電力の検出値又は一方の前記スイッチング回路（１／２）の前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）間側から入力される電圧、電流又は電力の検出値を目標値に近づけることを特徴とする。
【0037】
図１に示したスイッチング回路２の検出手段１８は、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４間に出力されるスイッチング回路２の出力電圧を検出する。この出力電圧検出値は制御回路３に入力される。制御回路３は、出力電圧検出値にもとづいてスイッチング回路１のペアスイッチ（ＰＳ１～ＰＳ４）及びスイッチング回路２のペアスイッチ（ＰＳ５、ＰＳ６）をオンオフさせて、スイッチング回路２の出力電圧を制御する。例えば、制御回路３は、出力電圧検出値を負荷条件に応じた目標電圧値に近づけるようにスイッチング回路１のペアスイッチ（ＰＳ１～ＰＳ４）及びスイッチング回路２のペアスイッチ（ＰＳ５、ＰＳ６）のパルス幅や周波数等を変調させるパルス制御を行う。スイッチング回路２の検出手段１８は、例えば出力側に抵抗を接続し、この抵抗に印加される電圧を検出する。
【0038】
制御回路３は、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４側間に出力される出力電圧を第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側間から入力する入力電圧より高くさせる動作（昇圧動作）の場合に、スイッチング回路２のペアスイッチＰＳ５又はＰＳ６に与える駆動信号のパルス制御によって、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側からインダクタンス手段Ｌに蓄積させるエネルギー量を制御する。この場合は、組となるスイッチング回路１のペアスイッチＰＳ１とＰＳ４同士又はペアスイッチＰＳ２とＰＳ３同士がオン状態にある期間に、スイッチング回路２のペアスイッチＰＳ６又はＰＳ５をオン状態にさせることで、トランス１１の２次巻線１１ｂ側を短絡状態にする（図１２から図１６の期間ａからｅの状態）。これにより、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から入力されるエネルギーをインダクタンス手段Ｌに蓄積させる。次に、組となるスイッチング回路１のペアスイッチＰＳ１とＰＳ４同士又はペアスイッチＰＳ２とＰＳ３同士がオン状態を継続している期間に、スイッチング回路２のペアスイッチＰＳ６又はＰＳ５をオフ状態とさせる。これにより、インダクタンス手段Ｌに蓄積させていたエネルギーが第３端子Ｔｅｒ３、第４端子Ｔｅｒ４側に供給される（図１７の期間ｆの状態）。
【0039】
また、制御回路３は、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４側間に出力される出力電圧を第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側間から入力する入力電圧より低くさせる動作（降圧動作）の場合に、スイッチング回路１のスイッチをパルス制御し、かつスイッチング回路２のペアスイッチ（ＰＳ５、ＰＳ６）を順方向に導通しないように動作をさせる。具体的には、制御回路３は、組となるスイッチング回路１のペアスイッチＰＳ１とＰＳ４同士又はペアスイッチＰＳ２とＰＳ３同士がオン状態にある期間に、第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側から入力されるエネルギーをインダクタンス手段Ｌを介して、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４側に供給させるようにスイッチング回路１のスイッチをパルス制御し、かつスイッチング回路２のペアスイッチ（ＰＳ５、ＰＳ６）を順方向に導通しないように動作をさせる。この動作では、制御回路３は、スイッチング回路２のスイッチＳ５及びＳ６を順方向に導通させないため、スイッチング回路２のブリッジ接続回路は、逆並列ダイオード（Ｄｙａ、Ｄｙｂ：ｙ＝５～８）が導通するフルブリッジの整流回路（ＤｙａとＤｙｂのセットを一つのダイオードとするフルブリッジの整流回路）として機能する。
【0040】
なお、駆動信号については、スイッチング回路１のスイッチ、スイッチング回路２のスイッチをオンさせるための駆動信号をオン信号、オフさせるための駆動信号をオフ信号として下記の動作で説明する。駆動信号としては、電圧、電流などを用いる。また、オン信号、オフ信号等は、オン、オフの期間ずっと信号を与えるものであっても、トリガーとして短い時間の信号を与えるものであってもよく、特に限定されるものではない。
【0041】
次に、本ＤＣ／ＤＣコンバータの動作（ＺＶＳ制御とエネルギー遷移スイッチング制御）の一例について説明する。なお、本実施形態では、スイッチング回路２のペアスイッチ（ＰＳ７、ＰＳ８）は常にオフである。
【0042】
（降圧動作）
まず、降圧動作について説明する。降圧動作とは、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４側間に出力される電圧Ｖｏを第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側間に入力される電圧Ｖｉｎより低くする動作である。
図２は、降圧動作におけるスイッチング回路１のペアスイッチ（ＰＳ１～ＰＳ４）及びスイッチング回路２のペアスイッチ（ＰＳ５～ＰＳ８）の駆動信号の一例を示す波形図である。ペアスイッチ（ＰＳ３、ＰＳ４）のオン時間をＴ１、ペアスイッチ（ＰＳ５、ＰＳ６）のオン時間をＴ２としている。降圧動作では、ペアスイッチ（ＰＳ５，ＰＳ６）の位相シフト量を最小としておく。なお、位相シフト量を最小とは、位相を最も左に移動させたときのことであり、図２の場合、ペアスイッチＰＳ４がオンした直後にペアスイッチＰＳ５をオンするような位相状態を指す。
まず、降圧動作について説明する。降圧動作とは、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４側間に出力される電圧Ｖｏを第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側間に入力される電圧Ｖｉｎより低くする動作である。
図２は、降圧動作におけるスイッチング回路１のペアスイッチ（ＰＳ１～ＰＳ４）及びスイッチング回路２のペアスイッチ（ＰＳ５～ＰＳ８）の駆動信号の一例を示す波形図である。ペアスイッチ（ＰＳ３、ＰＳ４）のオン時間をＴ１、ペアスイッチ（ＰＳ５、ＰＳ６）のオン時間をＴ２としている。降圧動作では、ペアスイッチ（ＰＳ５，ＰＳ６）の位相シフト量を最小としておく。なお、位相シフト量を最小とは、位相を最も左に移動させたときのことであり、図２の場合、ペアスイッチＰＳ４がオンした直後にペアスイッチＰＳ５をオンするような位相状態を指す。
【0043】
前記位相シフトの最小シフト量は、
前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力される直流を交流に変換して前記トランス（１１）へ出力する側の前記スイッチング回路（１／２）において、前記第１又は第２レグの上アームのスイッチ（Ｓ１／３）と前記第２又は第１レグの下アームのスイッチ（Ｓ４／２）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ：ｘ＝１，４／３，２）がオンとなったときに、
前記トランス（１１）側から入力される交流を直流に変換して前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）から出力する側の前記スイッチング回路（２／１）の、前記第２又は第１レグの上アームのスイッチ（Ｓ３［Ｓ５］／Ｓ１［Ｓ７］）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑ３ａ［Ｑ５ａ］／Ｑ１ａ［Ｑ７ａ］）と前記第１又は第２レグの下アームのスイッチ（Ｓ２［Ｓ８］／Ｓ４［Ｓ６］） に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑ２ａ［Ｑ８ａ］／Ｑ４ａ［Ｑ６ａ］）をオンする前記位相のときである。
前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力される直流を交流に変換して前記トランス（１１）へ出力する側の前記スイッチング回路（１／２）において、前記第１又は第２レグの上アームのスイッチ（Ｓ１／３）と前記第２又は第１レグの下アームのスイッチ（Ｓ４／２）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ：ｘ＝１，４／３，２）がオンとなったときに、
前記トランス（１１）側から入力される交流を直流に変換して前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）から出力する側の前記スイッチング回路（２／１）の、前記第２又は第１レグの上アームのスイッチ（Ｓ３［Ｓ５］／Ｓ１［Ｓ７］）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑ３ａ［Ｑ５ａ］／Ｑ１ａ［Ｑ７ａ］）と前記第１又は第２レグの下アームのスイッチ（Ｓ２［Ｓ８］／Ｓ４［Ｓ６］） に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑ２ａ［Ｑ８ａ］／Ｑ４ａ［Ｑ６ａ］）をオンする前記位相のときである。
【0044】
図３は、スイッチング回路（１、２）の各ペアスイッチのオンオフタイミング（駆動信号）とトランス１１の励磁電流との関係を１周期（Ｔｔ）分だけ示した波形図の一例である。図４から図９は、１の半周期における各期間で流れる電流を示した回路図である。
【0045】
［期間ａ］図４参照。電流の流れを矢印で示している。
スイッチング回路１において、ペアスイッチＰＳ３（スイッチ素子Ｑ２ａ、Ｑ３ａ）がオフした後、インダクタンス手段Ｌの電流は、スイッチ素子（Ｑ１ｂ、Ｑ４ｂ）の逆並列ダイオードと、フライングキャパシタ（ＦＣ１、ＦＣ２）と、オン状態のペアスイッチＰＳ２（スイッチ素子Ｑ２ｂ、Ｑ３ｂ）を通って流れる。この時、スイッチ素子Ｑ２ａにはフライングキャパシタＦＣ１の電圧（Ｖｉｎの１／２）が印加され、スイッチ素子Ｑ１ａにはＶｉｎとＦＣ１の電圧の差（Ｖｉｎの１／２）が印加される。同様にスイッチ素子（Ｑ４ａ、Ｑ３ａ）にもＶｉｎの１／２の電圧が印加される。
また、スイッチング回路２において、図の経路で電流が流れており、スイッチング回路１と同様に各スイッチ素子にＶｏの１／２の電圧が印加される。
スイッチング回路１において、ペアスイッチＰＳ３（スイッチ素子Ｑ２ａ、Ｑ３ａ）がオフした後、インダクタンス手段Ｌの電流は、スイッチ素子（Ｑ１ｂ、Ｑ４ｂ）の逆並列ダイオードと、フライングキャパシタ（ＦＣ１、ＦＣ２）と、オン状態のペアスイッチＰＳ２（スイッチ素子Ｑ２ｂ、Ｑ３ｂ）を通って流れる。この時、スイッチ素子Ｑ２ａにはフライングキャパシタＦＣ１の電圧（Ｖｉｎの１／２）が印加され、スイッチ素子Ｑ１ａにはＶｉｎとＦＣ１の電圧の差（Ｖｉｎの１／２）が印加される。同様にスイッチ素子（Ｑ４ａ、Ｑ３ａ）にもＶｉｎの１／２の電圧が印加される。
また、スイッチング回路２において、図の経路で電流が流れており、スイッチング回路１と同様に各スイッチ素子にＶｏの１／２の電圧が印加される。
【0046】
［期間ｂ］図５参照。電流の流れを矢印で示している。
スイッチング回路２において、スイッチ素子（Ｑ６ｂ、Ｑ７ｂ）の逆並列ダイオードに流れる電流がゼロ以下まで低下して当該逆並列ダイオードが遮断すると、トランス１１の励磁電流が図５に示される経路で流れる。この時、スイッチ素子（Ｑ６ｂ、Ｑ７ｂ）の電圧はＶｏの１／２となる。
スイッチング回路２において、スイッチ素子（Ｑ６ｂ、Ｑ７ｂ）の逆並列ダイオードに流れる電流がゼロ以下まで低下して当該逆並列ダイオードが遮断すると、トランス１１の励磁電流が図５に示される経路で流れる。この時、スイッチ素子（Ｑ６ｂ、Ｑ７ｂ）の電圧はＶｏの１／２となる。
【0047】
［期間ｃ］図６参照。電流の流れを矢印で示している。
スイッチング回路２において、ペアスイッチＰＳ６（スイッチ素子Ｑ６ａ、Ｑ７ａ）がオフした後、スイッチ素子（Ｑ６ａ、Ｑ７ａ）の並列コンデンサ及び追加コンデンサ（Ｃ６ｐ、Ｃ７ｐ）とインダクタンス手段Ｌとの共振によって、インダクタンス手段Ｌの電流が増加するため、スイッチング回路１において、スイッチ素子（Ｑ１ａ、Ｑ４ａ）のＺＶＳに必要な励磁電流を確保しやすくなる（特許文献３参照。）。
スイッチング回路２において、ペアスイッチＰＳ６（スイッチ素子Ｑ６ａ、Ｑ７ａ）がオフした後、スイッチ素子（Ｑ６ａ、Ｑ７ａ）の並列コンデンサ及び追加コンデンサ（Ｃ６ｐ、Ｃ７ｐ）とインダクタンス手段Ｌとの共振によって、インダクタンス手段Ｌの電流が増加するため、スイッチング回路１において、スイッチ素子（Ｑ１ａ、Ｑ４ａ）のＺＶＳに必要な励磁電流を確保しやすくなる（特許文献３参照。）。
【0048】
［期間ｄ，ｅ］図７及び図８参照。電流の流れを矢印で示している。
ペアスイッチＰＳ２（スイッチ素子Ｑ２ｂ、Ｑ３ｂ）がオフすると、図７に示すように電流が流れ、スイッチ素子（Ｑ２ｂ、Ｑ３ｂ）の並列コンデンサが充電され電圧が上昇すると同時に、スイッチ素子（Ｑ１ａ、Ｑ４ａ）の並列コンデンサ及び追加コンデンサ（Ｃ１ｐ、Ｃ４ｐ）が放電され、スイッチ素子（Ｑ１ａ、Ｑ４ａ）の電圧が低下する。ここで、期間ｃの終了時に十分な大きさの電流（インダクタンス手段Ｌの電流）が確保されていると、電圧がゼロまで到達し、スイッチ素子（Ｑ１ａ、Ｑ４ａ）の逆並列ダイオードが導通する（図８参照）。また、スイッチ素子（Ｑ２ｂ、Ｑ３ｂ）の電圧もＶｉｎの１／２となる。
なお、インダクタンス手段Ｌの電流によって、スイッチ素子（Ｑ１ａ、Ｑ４ａ）の並列コンデンサ及び追加コンデンサ（Ｃ１ｐ、Ｃ４ｐ）が放電され、スイッチ素子（Ｑ１ａ、Ｑ４ａ）の電圧がゼロとなるようにペアスイッチ（ＰＳ２とＰＳ４、又はＰＳ１とＰＳ３）をオフさせる期間Ｔｄを設ける必要がある。つまり、期間Ｔｄは、ペアスイッチＰＳ２がオフした後、ペアスイッチＰＳ４がオンするまでの期間、及びペアスイッチＰＳ１がオフした後、ペアスイッチＰＳ３がオンするまでの期間である。
スイッチ素子（Ｑ１ｂ，Ｑ４ｂ）の逆並列ダイオードが導通している期間（ａ～ｅ）にペアスイッチＰＳ１（スイッチ素子Ｑ１ｂ，Ｑ４ｂ）をオンさせることでＺＶＳを達成する。
ペアスイッチＰＳ２（スイッチ素子Ｑ２ｂ、Ｑ３ｂ）がオフすると、図７に示すように電流が流れ、スイッチ素子（Ｑ２ｂ、Ｑ３ｂ）の並列コンデンサが充電され電圧が上昇すると同時に、スイッチ素子（Ｑ１ａ、Ｑ４ａ）の並列コンデンサ及び追加コンデンサ（Ｃ１ｐ、Ｃ４ｐ）が放電され、スイッチ素子（Ｑ１ａ、Ｑ４ａ）の電圧が低下する。ここで、期間ｃの終了時に十分な大きさの電流（インダクタンス手段Ｌの電流）が確保されていると、電圧がゼロまで到達し、スイッチ素子（Ｑ１ａ、Ｑ４ａ）の逆並列ダイオードが導通する（図８参照）。また、スイッチ素子（Ｑ２ｂ、Ｑ３ｂ）の電圧もＶｉｎの１／２となる。
なお、インダクタンス手段Ｌの電流によって、スイッチ素子（Ｑ１ａ、Ｑ４ａ）の並列コンデンサ及び追加コンデンサ（Ｃ１ｐ、Ｃ４ｐ）が放電され、スイッチ素子（Ｑ１ａ、Ｑ４ａ）の電圧がゼロとなるようにペアスイッチ（ＰＳ２とＰＳ４、又はＰＳ１とＰＳ３）をオフさせる期間Ｔｄを設ける必要がある。つまり、期間Ｔｄは、ペアスイッチＰＳ２がオフした後、ペアスイッチＰＳ４がオンするまでの期間、及びペアスイッチＰＳ１がオフした後、ペアスイッチＰＳ３がオンするまでの期間である。
スイッチ素子（Ｑ１ｂ，Ｑ４ｂ）の逆並列ダイオードが導通している期間（ａ～ｅ）にペアスイッチＰＳ１（スイッチ素子Ｑ１ｂ，Ｑ４ｂ）をオンさせることでＺＶＳを達成する。
【0049】
［期間ｆ］図９参照。電流の流れを矢印で示している。
スイッチング回路１において、スイッチ素子（Ｑ１ａ、Ｑ４ａ）の逆並列ダイオードが導通しているタイミングでペアスイッチＰＳ４（スイッチ素子Ｑ１ａ、Ｑ４ａ）をオンさせることで、ＺＶＳを達成する。また、スイッチング回路２において、スイッチ素子（Ｑ５ａ、Ｑ８ａ）の逆並列ダイオード（Ｄ５ａ、Ｄ８ａ）が導通している期間にペアスイッチＰＳ５（スイッチ素子Ｑ５ａ、Ｑ８ａ）をオンさせることでＺＶＳを達成する（図３に示すように、期間ｆの途中でペアスイッチＰＳ５がオンとなる。）。
ペアスイッチＰＳ４（スイッチ素子Ｑ１ａ、Ｑ４ａ）がオフする際の電流値が大きくなるが、追加コンデンサ（Ｃ１ｐ、Ｃ４ｐ）を追加しているため、オフ後の電圧上昇が緩やかになり、スイッチング損失が減少する。
スイッチング回路１において、スイッチ素子（Ｑ１ａ、Ｑ４ａ）の逆並列ダイオードが導通しているタイミングでペアスイッチＰＳ４（スイッチ素子Ｑ１ａ、Ｑ４ａ）をオンさせることで、ＺＶＳを達成する。また、スイッチング回路２において、スイッチ素子（Ｑ５ａ、Ｑ８ａ）の逆並列ダイオード（Ｄ５ａ、Ｄ８ａ）が導通している期間にペアスイッチＰＳ５（スイッチ素子Ｑ５ａ、Ｑ８ａ）をオンさせることでＺＶＳを達成する（図３に示すように、期間ｆの途中でペアスイッチＰＳ５がオンとなる。）。
ペアスイッチＰＳ４（スイッチ素子Ｑ１ａ、Ｑ４ａ）がオフする際の電流値が大きくなるが、追加コンデンサ（Ｃ１ｐ、Ｃ４ｐ）を追加しているため、オフ後の電圧上昇が緩やかになり、スイッチング損失が減少する。
【0050】
また、他の半周期における各期間で流れる電流も同様である。
【0051】
このように、全てのスイッチ素子がＺＶＳでオン可能となっている。また、スイッチング回路１の全てのスイッチ素子に印加される電圧が入力電圧Ｖｉｎの１／２となり、スイッチング回路２の全てのスイッチ素子に印加される電圧が出力電圧Ｖｏの１／２となる。このため、ＶｉｎやＶｏの電圧が高くてもスイッチ素子に求められる耐圧を低減することができる。また、各スイッチ素子のスイッチングのタイミングに差がある場合、スイッチ素子に印加される電圧は入出力電圧の１／２を超えるが、通常、タイミングの差は僅かであり、スイッチ素子に印加される電圧の差も僅かになるため、スイッチ素子の耐圧を超えることは無い。
【0052】
（昇圧動作）
次に、昇圧動作について説明する。降圧動作とは、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４側間に出力される電圧Ｖｏを第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側間に入力される電圧Ｖｉｎより高くする動作である。
図１０は、昇圧動作におけるスイッチング回路１のペアスイッチ（ＰＳ１～ＰＳ４）及びスイッチング回路２のペアスイッチ（ＰＳ５～ＰＳ８）の駆動信号の一例を示す波形図である。ペアスイッチ（ＰＳ３、ＰＳ４）のオン時間をＴ１、ペアスイッチ（ＰＳ５、ＰＳ６）のオン時間をＴ２としている。昇圧動作では、ペアスイッチ（ＰＳ５，ＰＳ６）の位相シフト量及びオン時間Ｔ２を調整することでペアスイッチ（ＰＳ３とＰＳ５、ＰＳ４とＰＳ６）の重複時間Ｔｐを調整する。
次に、昇圧動作について説明する。降圧動作とは、第３端子Ｔｅｒ３及び第４端子Ｔｅｒ４側間に出力される電圧Ｖｏを第１端子Ｔｅｒ１及び第２端子Ｔｅｒ２側間に入力される電圧Ｖｉｎより高くする動作である。
図１０は、昇圧動作におけるスイッチング回路１のペアスイッチ（ＰＳ１～ＰＳ４）及びスイッチング回路２のペアスイッチ（ＰＳ５～ＰＳ８）の駆動信号の一例を示す波形図である。ペアスイッチ（ＰＳ３、ＰＳ４）のオン時間をＴ１、ペアスイッチ（ＰＳ５、ＰＳ６）のオン時間をＴ２としている。昇圧動作では、ペアスイッチ（ＰＳ５，ＰＳ６）の位相シフト量及びオン時間Ｔ２を調整することでペアスイッチ（ＰＳ３とＰＳ５、ＰＳ４とＰＳ６）の重複時間Ｔｐを調整する。
【0053】
前記制御回路（３）は、前記検出値を前記目標値に近づけるように、前記位相シフト制御にて（１）と（２）とも、及び（３）と（４）ともオンとなる時間を調整することを特徴とする請求項４に記載のＤＣ／ＤＣコンバータ。
（１）前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力される直流を交流に変換して前記トランス（１１）へ出力する側の前記スイッチング回路（１／２）の、前記第１レグの上アームのスイッチ（Ｓ１）と前記第２レグの下アームのスイッチ（Ｓ４）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ：ｘ＝１，４）、
（２）前記トランス（１１）側から入力される交流を直流に変換して前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）から出力する側の前記スイッチング回路（２／１）の、前記第１レグの上アームのスイッチ（Ｓ１［Ｓ７］）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑ１ａ［Ｑ７ａ］）と前記第２レグの下アームのスイッチ（Ｓ４［Ｓ６］） に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑ４ａ［Ｑ６ａ］） 、
（３）前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力される直流を交流に変換して前記トランス（１１）へ出力する側の前記スイッチング回路（１／２）の、前記第１レグの下アームのスイッチ（Ｓ２）と前記第２レグの上アームのスイッチ（Ｓ３）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ：ｘ＝２，３）、
（４）前記トランス（１１）側から入力される交流を直流に変換して前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）から出力する側の前記スイッチング回路（２／１）の、前記第１レグの下アームのスイッチ（Ｓ２［Ｓ８］）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑ２ａ［Ｑ８ａ］）と前記第２レグの上アームのスイッチ（Ｓ３［Ｓ５］） に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑ３ａ［Ｑ５ａ］）。
（１）前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力される直流を交流に変換して前記トランス（１１）へ出力する側の前記スイッチング回路（１／２）の、前記第１レグの上アームのスイッチ（Ｓ１）と前記第２レグの下アームのスイッチ（Ｓ４）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ：ｘ＝１，４）、
（２）前記トランス（１１）側から入力される交流を直流に変換して前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）から出力する側の前記スイッチング回路（２／１）の、前記第１レグの上アームのスイッチ（Ｓ１［Ｓ７］）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑ１ａ［Ｑ７ａ］）と前記第２レグの下アームのスイッチ（Ｓ４［Ｓ６］） に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑ４ａ［Ｑ６ａ］） 、
（３）前記２つの端子（Ｔｅｒ１＆Ｔｅｒ２）側から入力される直流を交流に変換して前記トランス（１１）へ出力する側の前記スイッチング回路（１／２）の、前記第１レグの下アームのスイッチ（Ｓ２）と前記第２レグの上アームのスイッチ（Ｓ３）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑｘａ：ｘ＝２，３）、
（４）前記トランス（１１）側から入力される交流を直流に変換して前記２つの端子（Ｔｅｒ３＆Ｔｅｒ４）から出力する側の前記スイッチング回路（２／１）の、前記第１レグの下アームのスイッチ（Ｓ２［Ｓ８］）に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑ２ａ［Ｑ８ａ］）と前記第２レグの上アームのスイッチ（Ｓ３［Ｓ５］） に含まれる前記追加コンデンサ（Ｃｘｐ）が並列する前記スイッチ素子（Ｑ３ａ［Ｑ５ａ］）。
【0054】
より具体的に説明する。
制御回路３は、スイッチング回路１の検出手段１９が検出した２つの端子（Ｔｅｒ１及びＴｅｒ２）への入力電圧を監視し、組となるペアスイッチ（ＰＳ１とＰＳ４／ＰＳ３とＰＳ２）とペアスイッチ（ＰＳ６／ＰＳ５）がオン状態にあるエネルギー遷移期間Ｔｐを調整するエネルギー遷移スイッチング制御を行う。
制御回路３は、スイッチング回路１の検出手段１９が検出した２つの端子（Ｔｅｒ１及びＴｅｒ２）への入力電圧を監視し、組となるペアスイッチ（ＰＳ１とＰＳ４／ＰＳ３とＰＳ２）とペアスイッチ（ＰＳ６／ＰＳ５）がオン状態にあるエネルギー遷移期間Ｔｐを調整するエネルギー遷移スイッチング制御を行う。
【0055】
例えば、前記制御回路（３）は、
２つの端子（Ｔｅｒ３、Ｔｅｒ４）間側から出力させる電圧Ｖｏを２つの端子（Ｔｅｒ１、Ｔｅｒ２）間側から入力される電圧Ｖｉｎより高くする場合、前記エネルギー遷移スイッチング制御として、
エネルギー遷移期間Ｔｐが長くなるように、ペアスイッチ（ＰＳ６／ＰＳ５）がオン／オフする周期の位相をずらす位相制御、さらにペアスイッチ（ＰＳ６／ＰＳ５）がオンする時間Ｔ２を調整する時間制御を行う。
２つの端子（Ｔｅｒ３、Ｔｅｒ４）間側から出力させる電圧Ｖｏを２つの端子（Ｔｅｒ１、Ｔｅｒ２）間側から入力される電圧Ｖｉｎより高くする場合、前記エネルギー遷移スイッチング制御として、
エネルギー遷移期間Ｔｐが長くなるように、ペアスイッチ（ＰＳ６／ＰＳ５）がオン／オフする周期の位相をずらす位相制御、さらにペアスイッチ（ＰＳ６／ＰＳ５）がオンする時間Ｔ２を調整する時間制御を行う。
【0056】
具体的には、制御回路３は、ペアスイッチ（ＰＳ５、ＰＳ６）の位相を遅らせ（図面上右側へずらす）、ペアスイッチ（ＰＳ１、ＰＳ４及びＰＳ６）が同時にオン、ペアスイッチ（ＰＳ２、ＰＳ３及びＰＳ５）が同時にオンする時間Ｔｐを長くするように位相制御を行う。ここで、ペアスイッチ（ＰＳ５、ＰＳ６）の位相制御は、ペアスイッチ（ＰＳ２、ＰＳ３又はＰＳ１、ＰＳ４）がオンになる時刻まで遅らせることが可能である。
【0057】
ペアスイッチ（ＰＳ５、ＰＳ６）の位相を最大限まで遅らせた後、それでもなお出力電圧Ｖｏなどが目標値に不足していることを検知すると、制御回路３は、ペアスイッチ（ＰＳ５、ＰＳ６）をオンする時間Ｔ２を延長し、時間Ｔｐを長くする時間制御を行う。
【0058】
このように、エネルギー遷移スイッチング制御では、位相制御や時間制御で時間Ｔｐを長くすることでインダクタンス手段Ｌに蓄積するエネルギーを増加させてスイッチング回路１からスイッチング回路２へ遷移させ、出力電圧Ｖｏを入力電圧Ｖｉｎより高くする。
【0059】
図１１は、スイッチング回路（１、２）の各ペアスイッチのオンオフタイミング（駆動信号）とトランス１１の励磁電流との関係を１周期（Ｔｔ）分だけ示した波形図の一例である。図１２から図１７は、１の半周期における各期間で流れる電流を示した回路図である。
【0060】
［期間ａ］図１２参照。電流の流れを矢印で示している。
電流の流れは降圧動作の期間ａと同じである。
［期間ｂ］図１３参照。電流の流れを矢印で示している。
電流の流れは降圧動作の期間ｂと同じである。
［期間ｃ，ｄ］図１４及び図１５参照。電流の流れを矢印で示している。
スイッチング回路１の電流の流れは降圧動作の期間ｄ、ｅと同じである。スイッチング回路２は、スイッチ素子（Ｑ６ａ、Ｑ７ａ）がオンしているため、電流は並列コンデンサ（Ｃ６ａ、Ｃ７ａ）と追加コンデンサ（Ｃ６ｐ、Ｃ７ｐ）を経由せず、スイッチ素子（Ｑ６ａ、Ｑ７ａ）を流れる。この期間もスイッチング回路２の各スイッチに印加される電圧はＶｏの１／２となる。
電流の流れは降圧動作の期間ａと同じである。
［期間ｂ］図１３参照。電流の流れを矢印で示している。
電流の流れは降圧動作の期間ｂと同じである。
［期間ｃ，ｄ］図１４及び図１５参照。電流の流れを矢印で示している。
スイッチング回路１の電流の流れは降圧動作の期間ｄ、ｅと同じである。スイッチング回路２は、スイッチ素子（Ｑ６ａ、Ｑ７ａ）がオンしているため、電流は並列コンデンサ（Ｃ６ａ、Ｃ７ａ）と追加コンデンサ（Ｃ６ｐ、Ｃ７ｐ）を経由せず、スイッチ素子（Ｑ６ａ、Ｑ７ａ）を流れる。この期間もスイッチング回路２の各スイッチに印加される電圧はＶｏの１／２となる。
【0061】
［期間ｅ］図１６参照。電流の流れを矢印で示している。
スイッチング回路１の電流の流れは降圧動作の期間ｆと同じである。スイッチ素子（Ｑ１ａ、Ｑ４ａ）の並列ダイオード（Ｄ１ａ，Ｄ４ａ）が導通しているタイミングでスイッチ素子（Ｑ１ａ、Ｑ４ａ）をオンさせることでＺＶＳを達成する。スイッチング回路２は、スイッチ素子（Ｑ６ａ、Ｑ７ａ）がオンしているため、電流は並列コンデンサ（Ｃ６ａ、Ｃ７ａ）と追加コンデンサ（Ｃ６ｐ、Ｃ７ｐ）を経由せず、スイッチ素子（Ｑ６ａ、Ｑ７ａ）を流れる。この期間もスイッチング回路２の各スイッチに印加される電圧はＶｏの１／２となる。
また、スイッチ素子（Ｑ６ａ、Ｑ７ａ）がオフする際の電流値は大きくなるが、追加コンデンサ（Ｃ６ｐ、Ｃ７ｐ）が並列しているため、オフ後の電圧上昇が緩やかになり、スイッチング損失が減少する。
［期間ｆ］図１７参照。電流の流れを矢印で示している。
スイッチング回路１の電流の流れは降圧動作の期間ｆと同じである。スイッチ素子（Ｑ１ａ、Ｑ４ａ）がオフする際に追加コンデンサ（Ｃ１ｐ、Ｃ４ｐ）の存在によりスイッチング損失が減少することも同じである。
スイッチング回路２の電流の流れも降圧動作時の期間ｆと同様である。また、スイッチ素子（Ｑ５ａ、Ｑ８ａ）の逆並列ダイオード（Ｄ５ａ、Ｄ８ａ）が導通している間にペアスイッチＰＳ５（スイッチ素子Ｑ５ａ、Ｑ８ａ）をオンさせることでＺＶＳを達成する（図１１に示すように、期間ｆの途中でペアスイッチＰＳ５がオンとなる。）。
スイッチング回路１の電流の流れは降圧動作の期間ｆと同じである。スイッチ素子（Ｑ１ａ、Ｑ４ａ）の並列ダイオード（Ｄ１ａ，Ｄ４ａ）が導通しているタイミングでスイッチ素子（Ｑ１ａ、Ｑ４ａ）をオンさせることでＺＶＳを達成する。スイッチング回路２は、スイッチ素子（Ｑ６ａ、Ｑ７ａ）がオンしているため、電流は並列コンデンサ（Ｃ６ａ、Ｃ７ａ）と追加コンデンサ（Ｃ６ｐ、Ｃ７ｐ）を経由せず、スイッチ素子（Ｑ６ａ、Ｑ７ａ）を流れる。この期間もスイッチング回路２の各スイッチに印加される電圧はＶｏの１／２となる。
また、スイッチ素子（Ｑ６ａ、Ｑ７ａ）がオフする際の電流値は大きくなるが、追加コンデンサ（Ｃ６ｐ、Ｃ７ｐ）が並列しているため、オフ後の電圧上昇が緩やかになり、スイッチング損失が減少する。
［期間ｆ］図１７参照。電流の流れを矢印で示している。
スイッチング回路１の電流の流れは降圧動作の期間ｆと同じである。スイッチ素子（Ｑ１ａ、Ｑ４ａ）がオフする際に追加コンデンサ（Ｃ１ｐ、Ｃ４ｐ）の存在によりスイッチング損失が減少することも同じである。
スイッチング回路２の電流の流れも降圧動作時の期間ｆと同様である。また、スイッチ素子（Ｑ５ａ、Ｑ８ａ）の逆並列ダイオード（Ｄ５ａ、Ｄ８ａ）が導通している間にペアスイッチＰＳ５（スイッチ素子Ｑ５ａ、Ｑ８ａ）をオンさせることでＺＶＳを達成する（図１１に示すように、期間ｆの途中でペアスイッチＰＳ５がオンとなる。）。
【0062】
また、他の半周期における各期間で流れる電流も同様である。
【0063】
昇圧動作においても、降圧動作と同様に全てのスイッチ素子がＺＶＳでオン可能となっている。また、スイッチング回路１の全てのスイッチ素子に印加される電圧が入力電圧Ｖｉｎの１／２となり、スイッチング回路２の全てのスイッチ素子に印加される電圧が出力電圧Ｖｏの１／２となる。ＶｉｎやＶｏの電圧が高くてもスイッチ素子に求められる耐圧を低減することができる。
【0064】
（実施形態２）
図１で説明したＤＣ／ＤＣコンバータ回路は、トランス１１を挟み、スイッチング回路２とスイッチング回路１とがミラーに映したように回路構成が対称であるので、双方向ＤＣ／ＤＣコンバータとしても機能する。つまり、制御回路３がペアスイッチ（ＰＳ１～ＰＳ６）を実施形態１で説明したように動作させれば入力側（第１端子Ｔｅｒ１、第２端子Ｔｅｒ２）から出力側（第３端子Ｔｅｒ３、第４端子Ｔｅｒ４）へ（図１のＸ方向へ）電力を移動でき、入力側が第３端子Ｔｅｒ３、第４端子Ｔｅｒ４、出力側が第１端子Ｔｅｒ１、第２端子Ｔｅｒ２となるように、ペアスイッチ（ＰＳ３～ＰＳ８）を実施形態１で説明したように動作させれば入力側（第３端子Ｔｅｒ３、第４端子Ｔｅｒ４）から出力側（第１端子Ｔｅｒ１、第２端子Ｔｅｒ２）へ電力を移動できる。
図１で説明したＤＣ／ＤＣコンバータ回路は、トランス１１を挟み、スイッチング回路２とスイッチング回路１とがミラーに映したように回路構成が対称であるので、双方向ＤＣ／ＤＣコンバータとしても機能する。つまり、制御回路３がペアスイッチ（ＰＳ１～ＰＳ６）を実施形態１で説明したように動作させれば入力側（第１端子Ｔｅｒ１、第２端子Ｔｅｒ２）から出力側（第３端子Ｔｅｒ３、第４端子Ｔｅｒ４）へ（図１のＸ方向へ）電力を移動でき、入力側が第３端子Ｔｅｒ３、第４端子Ｔｅｒ４、出力側が第１端子Ｔｅｒ１、第２端子Ｔｅｒ２となるように、ペアスイッチ（ＰＳ３～ＰＳ８）を実施形態１で説明したように動作させれば入力側（第３端子Ｔｅｒ３、第４端子Ｔｅｒ４）から出力側（第１端子Ｔｅｒ１、第２端子Ｔｅｒ２）へ電力を移動できる。
【0065】
本発明では、上述の説明において、励磁電流を適切な大きさにするためにトランス１１の１次巻線又は２次巻線に並列に設けられるインダクタンス成分も上述のトランスの励磁インダクタンスに含まれる。また、上述の説明において、トランス１１の励磁インダクタンスとこれに並列に設けられるインダクタンス成分とによる合成インダクタンスによって流れる電流も上述の励磁電流に含まれる。トランスの励磁インダクタンスは、トランスの構造において、例えば、コアのギャップ幅、巻線の巻数量、コアの材質などによって調整することができる。
【0066】
上記の第１、第２の実施形態では、制御回路３は、スイッチング回路２の検出手段１８、スイッチング回路１の検出手段１９によって検出された電圧値が目標値に近づくようにしているが、用いる検出値は出力電流値や出力電力の他にこれらの組み合わせであってもよい。同様に入力側の電圧、電流又は電力の検出値が目標値に近づくようにしてもよい。なお、一般的に、電力の検出値としては、検出された電圧及び電流を乗算した演算値を用いる。上述の出力される電圧、電流もしくは電力の検出値又は入力される電圧、電流又は電力の検出値には、これらの値にある係数を乗除算したり、ある値を加減算等したりといった演算をして得られた値も含まれる。
【0067】
本発明は、トランスの１次巻線又は２次巻線側に接続されるインダクタンス手段を用いて、出力側のスイッチング回路２又はスイッチング回路１のペアスイッチをオンオフさせる動作と出力側のスイッチング回路２又はスイッチング回路１を整流回路として機能させる動作とを実現させることで広範囲な入出力電圧電流に対応させることができる。また、電流が流れている状態でペアスイッチをオフさせたときに発生するスイッチング損失を低減することができ、組となるスイッチング回路１のペアスイッチのうちの一方を後からオフさせたときに発生するスイッチング損失を低減することができる。さらに、ＺＶＳを実現させることでスイッチング損失の低減を図ることができる。
【0068】
（他の実施形態）
本発明の電気回路において、接続点とは電気的に接続されて同電位にある部位を言い、物理的に接続された点を言うものではない。また、本発明のＤＣ／ＤＣコンバータ及び双方向ＤＣ／ＤＣコンバータにおける各部の構成、構造、数、配置、形状、材質などに関しては、上記具体例に限定されず、当業者が適宜選択的に採用したものも、本発明の要旨を包含する限り、本発明の範囲に包含される。
本発明の電気回路において、接続点とは電気的に接続されて同電位にある部位を言い、物理的に接続された点を言うものではない。また、本発明のＤＣ／ＤＣコンバータ及び双方向ＤＣ／ＤＣコンバータにおける各部の構成、構造、数、配置、形状、材質などに関しては、上記具体例に限定されず、当業者が適宜選択的に採用したものも、本発明の要旨を包含する限り、本発明の範囲に包含される。
【0069】
より具体的には、例えば、半導体素子として記号により例示したものなどは、これら特定の電気素子には限定されず、同様の機能または作用を有する単一の電気素子あるいは複数の電気素子を含む電気回路として構成することができ、これらすべての変形は、本発明の範囲に包含される。同様に、ダイオード、コンデンサ、スイッチをはじめとする各回路素子の数や配置関係などについても、当業者が適宜設計変更したものは本発明の範囲に包含される。
【0070】
（効果）
本ＤＣ／ＤＣコンバータは、入出力電圧に対してオン抵抗値の小さな低い耐圧のスイッチ素子を使用でき、導通損失を削減できる。また、本ＤＣ／ＤＣコンバータは、広範囲の入出力条件で全てのスイッチ素子をＺＶＳでオンさせることが可能なため、スイッチング損失の削減も可能である。このように、本発明は、高い入出力電圧においても、高効率な双方向ＤＣ／ＤＣコンバータを提供できる。また、各スイッチ素子のスイッチングのタイミングに差がある場合、スイッチ素子に印加される電圧は入出力電圧の１／２を超えるが、通常、タイミングの差は僅かであり、スイッチ素子に印加される電圧の差も僅かになるため、スイッチ素子の耐圧を超えることは無い。
本ＤＣ／ＤＣコンバータは、入出力電圧に対してオン抵抗値の小さな低い耐圧のスイッチ素子を使用でき、導通損失を削減できる。また、本ＤＣ／ＤＣコンバータは、広範囲の入出力条件で全てのスイッチ素子をＺＶＳでオンさせることが可能なため、スイッチング損失の削減も可能である。このように、本発明は、高い入出力電圧においても、高効率な双方向ＤＣ／ＤＣコンバータを提供できる。また、各スイッチ素子のスイッチングのタイミングに差がある場合、スイッチ素子に印加される電圧は入出力電圧の１／２を超えるが、通常、タイミングの差は僅かであり、スイッチ素子に印加される電圧の差も僅かになるため、スイッチ素子の耐圧を超えることは無い。
【符号の説明】
【0071】
Ｔｅｒ１：第１端子
Ｔｅｒ２：第２端子
Ｔｅｒ３：第３端子
Ｔｅｒ４：第４端子
１：スイッチング回路
２：スイッチング回路
３：制御回路
１１：トランス
１１ａ：一次巻線
１１ｂ：二次巻線
１２：第１レグ
１３：第２レグ
２４：第３レグ
２５：第４レグ
１６、１７：コンデンサ
１８、１９：検出手段
Ｓｘ（ｘ＝１～８）：スイッチ
Ｑｘａ、Ｑｘｂ（ｘ＝１～８）：スイッチ素子
ＰＳｘ（ｘ＝１～８）：ペアスイッチ
Ｄｘａ、Ｄｘｂ（ｘ＝１～８）：逆並列ダイオード
Ｃｘａ、Ｃｘｂ（ｘ＝１～８）：並列コンデンサ
Ｃｘｐ（ｘ＝１～８）：追加コンデンサ
ＦＣ１～ＦＣ４：フライングキャパシタ
Ｌ：インダクタンス手段
Ｔｅｒ２：第２端子
Ｔｅｒ３：第３端子
Ｔｅｒ４：第４端子
１：スイッチング回路
２：スイッチング回路
３：制御回路
１１：トランス
１１ａ：一次巻線
１１ｂ：二次巻線
１２：第１レグ
１３：第２レグ
２４：第３レグ
２５：第４レグ
１６、１７：コンデンサ
１８、１９：検出手段
Ｓｘ（ｘ＝１～８）：スイッチ
Ｑｘａ、Ｑｘｂ（ｘ＝１～８）：スイッチ素子
ＰＳｘ（ｘ＝１～８）：ペアスイッチ
Ｄｘａ、Ｄｘｂ（ｘ＝１～８）：逆並列ダイオード
Ｃｘａ、Ｃｘｂ（ｘ＝１～８）：並列コンデンサ
Ｃｘｐ（ｘ＝１～８）：追加コンデンサ
ＦＣ１～ＦＣ４：フライングキャパシタ
Ｌ：インダクタンス手段
【要約】
【課題】オン抵抗の大きな耐圧の高いスイッチ素子を使用することなく、スイッチ素子の耐圧より入出力電圧を高くでき、且つ精密なスイッチング制御が不要であるＤＣ／ＤＣコンバータを提供することを目的とする。
【解決手段】本発明に係るＤＣ／ＤＣコンバータは、２つの端子（Ｔｅｒ１、Ｔｅｒ２）とトランス１１間に、４つのスイッチ（Ｓｘ：ｘ＝１～４）で構成したフルブリッジのスイッチング回路が接続され、スイッチング回路の各レグ（１２、１３）のそれぞれにおいて上下アームをフライングキャパシタ（ＦＣ１，ＦＣ２）で接続し、各スイッチは、２つのスイッチ素子（Ｑｘａ，Ｑｘｂ）を直列に接続したものであり、前記フライングキャパシタ（ＦＣ１，ＦＣ２）は、前記スイッチ素子（Ｑｘａ，Ｑｘｂ）の接続点同士を接続している。
【選択図】図１
【解決手段】本発明に係るＤＣ／ＤＣコンバータは、２つの端子（Ｔｅｒ１、Ｔｅｒ２）とトランス１１間に、４つのスイッチ（Ｓｘ：ｘ＝１～４）で構成したフルブリッジのスイッチング回路が接続され、スイッチング回路の各レグ（１２、１３）のそれぞれにおいて上下アームをフライングキャパシタ（ＦＣ１，ＦＣ２）で接続し、各スイッチは、２つのスイッチ素子（Ｑｘａ，Ｑｘｂ）を直列に接続したものであり、前記フライングキャパシタ（ＦＣ１，ＦＣ２）は、前記スイッチ素子（Ｑｘａ，Ｑｘｂ）の接続点同士を接続している。
【選択図】図１
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】