特許 7578862 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-28

(45)【発行日】2024-11-06

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/338 20060101AFI20241029BHJP

   H01L 29/778 20060101ALI20241029BHJP

   H01L 29/812 20060101ALI20241029BHJP

【ＦＩ】

H01L29/80 H

【請求項の数】 13

(21)【出願番号】P 2024509855

(86)(22)【出願日】2023-02-20

(86)【国際出願番号】 JP2023006048

(87)【国際公開番号】W WO2023181749

(87)【国際公開日】2023-09-28

【審査請求日】2024-06-21

(31)【優先権主張番号】63/323,736

(32)【優先日】2022-03-25

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】520133916

【氏名又は名称】ヌヴォトンテクノロジージャパン株式会社

(74)【代理人】

【識別番号】100109210

【弁理士】

【氏名又は名称】新居 広守

(74)【代理人】

【識別番号】100137235

【弁理士】

【氏名又は名称】寺谷 英作

(74)【代理人】

【識別番号】100131417

【弁理士】

【氏名又は名称】道坂 伸一

(72)【発明者】

【氏名】神田 裕介

(72)【発明者】

【氏名】清水 順

【審査官】上田 智志

(56)【参考文献】

【文献】特開２００９－０７６８４５（ＪＰ，Ａ）

【文献】特表２０１２－５１０１７２（ＪＰ，Ａ）

【文献】特開２０１４－０７２３９７（ＪＰ，Ａ）

【文献】特表２０１５－５３６５７０（ＪＰ，Ａ）

【文献】特表２０２１－５１０４６１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／０３００８３５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３８、２９／７８８、２９／８１２

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板の上方に設けられた、ＩＩＩ族窒化物半導体からなるバックバリア層と、
前記バックバリア層の上方に設けられ、ガリウム窒化物半導体からなり、前記バックバリア層よりバンドギャップが小さいチャネル層と、
前記チャネル層の上方に設けられ、Ａｌを含むＩＩＩ族窒化物半導体からなり、前記チャネル層よりバンドギャップが大きい第１バリア層と、
前記チャネル層の上面に設けられた第１リセス部を埋めるように設けられ、Ａｌを含むＩＩＩ族窒化物半導体からなり、前記チャネル層よりバンドギャップが大きい第２バリア層と、
前記チャネル層と前記第１バリア層との界面の前記チャネル層側および前記チャネル層と前記第２バリア層との界面の前記チャネル層側に発生する二次元電子ガスと、
前記第１バリア層の上方に間隔を空けて設けられ、それぞれが前記二次元電子ガスに電気的に接続されたソース電極およびドレイン電極と、
前記ソース電極および前記ドレイン電極と間隔を空けて、前記第２バリア層の上方に設けられたゲート電極と、を備え、
前記第１バリア層のＩｎ組成率は、０以上、前記第２バリア層のＩｎ組成率未満であり、
前記第１バリア層のＡｌ組成率は、前記第２バリア層のＡｌ組成率以上である、
半導体装置。

【請求項2】

前記第２バリア層の格子定数平均値は、前記チャネル層の格子定数平均値より小さく、前記第１バリア層の格子定数平均値より大きい、
請求項１に記載の半導体装置。

【請求項3】

前記チャネル層の格子定数平均値は、前記第２バリア層の格子定数平均値より小さく、前記第１バリア層の格子定数平均値以上である、
請求項１に記載の半導体装置。

【請求項4】

前記ゲート電極の下方の前記第１バリア層の上面には第２リセス部が設けられ、
前記ゲート電極は、前記第２リセス部の底面に接触している、
請求項１～３のいずれか１項に記載の半導体装置。

【請求項5】

前記第２リセス部は、前記第１バリア層を貫通し、
前記ゲート電極は、前記第２バリア層に接触している、
請求項４に記載の半導体装置。

【請求項6】

前記基板の平面視において、前記第２バリア層は、前記ゲート電極の前記ドレイン電極側端から前記ドレイン電極側に有限の第１長さ分張り出している、
請求項１～３のいずれか１項に記載の半導体装置。

【請求項7】

前記平面視において、前記第２バリア層は、前記ゲート電極の前記ソース電極側端から前記ソース電極側に有限の第２長さ分張り出しており、
前記第１長さは、前記第２長さより長い、
請求項６に記載の半導体装置。

【請求項8】

前記基板の平面視において、前記ゲート電極は、前記第２バリア層の前記ソース電極側端よりも前記ソース電極側に張り出している、
請求項１～３のいずれか１項に記載の半導体装置。

【請求項9】

前記平面視において、前記ゲート電極は、前記第２バリア層の前記ドレイン電極側端よりも前記ドレイン電極側に張り出している、
請求項８に記載の半導体装置。

【請求項10】

前記第２バリア層の厚さは、前記平面視における、前記ゲート電極の前記ドレイン電極側端位置の方が、前記ゲート電極の前記ソース電極側端位置よりも厚い、
請求項６に記載の半導体装置。

【請求項11】

前記第２バリア層の前記ソース電極側または前記ドレイン電極側の側面は、前記第１バリア層の下面との間隔が前記第２バリア層の端部から中心部に向かって広がるように傾斜しており、
前記側面と前記下面とが為す角は、鋭角である、
請求項６に記載の半導体装置。

【請求項12】

前記第１バリア層は、最下層にスペーサ層を含む複数層で構成されており、
前記スペーサ層のバンドギャップは、前記第１バリア層内の前記スペーサ層以外のいずれかの層のバンドギャップより大きい、
請求項１～３のいずれか１項に記載の半導体装置。

【請求項13】

前記ゲート電極の下方の前記第１バリア層の上面には前記スペーサ層に至る第３リセス部が設けられ、
前記ゲート電極は、前記第３リセス部の底面に接触している、
請求項１２に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関し、特に、ＩＩＩ族窒化物半導体を用いたＩＩＩ族窒化物半導体装置に関する。

【背景技術】

【0002】

ＩＩＩ族窒化物半導体、特に、窒化ガリウム（ＧａＮ）または窒化アルミニウムガリウム（ＡｌＧａＮ）を用いたＩＩＩ族窒化物半導体装置は、材料のバンドギャップの広さから、高い絶縁破壊電圧を有する。また、ＩＩＩ族窒化物半導体装置では、ＡｌＧａＮ／ＧａＮ等のヘテロ構造を容易に形成できる。

【0003】

ＡｌＧａＮ／ＧａＮヘテロ構造では、材料間での格子定数差から発生するピエゾ分極とＡｌＧａＮおよびＧａＮの自発分極とにより、ＡｌＧａＮ／ＧａＮ界面のＧａＮ層側に高密度の電子（以下「２ＤＥＧ（２ Ｄｉｍｅｎｓｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｇａｓ）：２次元電子ガス」と称する）によるチャネルが形成される。この２次元電子ガスのチャネルを利用したＩＩＩ族窒化物半導体装置は、電子飽和速度が比較的高く、かつ、耐絶縁性が比較的高く、熱伝導率も比較的高いことから、高周波パワーデバイスに応用されている。

【0004】

これらのＩＩＩ族窒化物半導体装置において特性を高めるためには、ゲート寸法（以下、Ｌｇで表す）の微細化が有効である。しかし、一般的に微細化によりＬｇ＜０．２５μｍとなると、ゲート下部の空乏層が広がりにくくなる。このため、短チャネル効果と呼ばれるゲートオフ時の漏れ電流（ソースとドレインとの間のオフリーク電流）が流れてしまう現象が発生してしまう課題がある。そのため、短チャネル効果は、出来る限り抑制するとよい。

【0005】

特許文献１には、チャネル層にリセス部が設けられた窒化物半導体装置が開示されている。当該窒化物半導体装置は、リセス部以外の領域に設けられた第１キャリア供給層と、リセス部と第１キャリア供給層とを覆うように積層された第２キャリア供給層と、リセス部の上部に設けられたゲート電極と、を備えている。また、第２キャリア供給層は、第１キャリア供給層よりバンドギャップが小さい。

【先行技術文献】

【特許文献】

【0006】

【文献】国際公開第２０１３／００８４２２号

【発明の概要】

【発明が解決しようとする課題】

【0007】

上記特許文献１に記載された窒化物半導体装置によれば、ゲート電極下部の２ＤＥＧの電子密度と、ゲート電極下部以外の２ＤＥＧの電子密度とが同時に変動してしまう。つまり、ゲート電極下部の２ＤＥＧの電子密度を独立で制御できない。このため、チャネルの狭窄が不十分となり、短チャネル効果を抑制することができないという課題がある。

【0008】

本開示は、このような課題を鑑みてなされたものであり、短チャネル効果を抑制することができる半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するために、本開示に係る半導体装置の一態様は、基板と、前記基板の上方に設けられた、ＩＩＩ族窒化物半導体からなるバックバリア層と、前記バックバリア層の上方に設けられ、ガリウム窒化物半導体からなり、前記バックバリア層よりバンドギャップが小さいチャネル層と、前記チャネル層の上方に設けられ、Ａｌを含むＩＩＩ族窒化物半導体からなり、前記チャネル層よりバンドギャップが大きい第１バリア層と、前記チャネル層の上面に設けられた第１リセス部を埋めるように設けられ、Ａｌを含むＩＩＩ族窒化物半導体からなり、前記チャネル層よりバンドギャップが大きい第２バリア層と、前記チャネル層と前記第１バリア層または前記第２バリア層との界面の前記チャネル層側に発生する二次元電子ガスと、前記第１バリア層の上方に間隔を空けて設けられ、それぞれが前記二次元電子ガスに電気的に接続されたソース電極およびドレイン電極と、前記ソース電極および前記ドレイン電極と間隔を空けて、前記第２バリア層の上方に設けられたゲート電極と、を備え、前記第１バリア層のＩｎ組成率は、０以上、前記第２バリア層のＩｎ組成率未満であり、前記第１バリア層のＡｌ組成率は、前記第２バリア層のＡｌ組成率以上である。

【発明の効果】

【0010】

本開示に係る半導体装置によると、短チャネル効果を抑制することができる。

【図面の簡単な説明】

【0011】

【図1】図１は、実施の形態１に係る半導体装置の構成を示す断面図である。

【図2】図２は、実施の形態１の実施例１に係る半導体装置のゲート電極下部のエネルギーバンド図の伝導帯の模式図である。

【図3】図３は、実施の形態１の実施例２に係る半導体装置のゲート電極下部のエネルギーバンド図の伝導帯の模式図である。

【図4】図４は、実施の形態１の変形例１に係る半導体装置の構成を示す断面図である。

【図5】図５は、実施の形態１の変形例２に係る半導体装置の構成を示す断面図である。

【図6】図６は、実施の形態２に係る半導体装置の構成を示す断面図である。

【図7】図７は、実施の形態２の変形例１に係る半導体装置の構成を示す断面図である。

【図8】図８は、実施の形態２の変形例２に係る半導体装置の構成を示す断面図である。

【図9】図９は、実施の形態３に係る半導体装置の構成を示す断面図である。

【図10】図１０は、実施の形態３の変形例に係る半導体装置の構成を示す断面図である。

【図11】図１１は、実施の形態４に係る半導体装置の構成を示す断面図である。

【図12】図１２は、実施の形態４の変形例に係る半導体装置の構成を示す断面図である。

【図13A】図１３Ａは、各実施の形態および各変形例に係る半導体装置の製造方法の一工程を説明するための断面図である。

【図13B】図１３Ｂは、各実施の形態および各変形例に係る半導体装置の製造方法の一工程を説明するための断面図である。

【図13C】図１３Ｃは、各実施の形態および各変形例に係る半導体装置の製造方法の一工程を説明するための断面図である。

【図13D】図１３Ｄは、各実施の形態および各変形例に係る半導体装置の製造方法の一工程を説明するための断面図である。

【図13E】図１３Ｅは、各実施の形態および各変形例に係る半導体装置の製造方法の一工程を説明するための断面図である。

【発明を実施するための形態】

【0012】

以下、本開示の一態様に係る半導体装置等の具体的な実施の形態について、図面を参照しながら説明する。

【0013】

なお、以下で説明する実施の形態は、いずれも本開示の一具体例を示すものである。したがって、以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置および接続形態、ならびに、ステップ（工程）およびステップの順序等は、一例であって本開示を限定する趣旨ではない。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

【0014】

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化する。

【0015】

また、本明細書において、平行または垂直などの要素間の関係性を示す用語、および、矩形などの要素の形状を示す用語、ならびに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。

【0016】

また、本明細書において、半導体装置の構成における「上方」および「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）および下方向（鉛直下方）を指すものではなく、積層構造における積層順を基に相対的な位置関係により規定される用語である。また、「上方」および「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。

【0017】

また、本明細書および図面において、Ｘ軸、Ｙ軸およびＺ軸は、三次元直交座標系の三軸を示している。各実施の形態では、半導体装置が有する基板が含む主面（上面）に平行な二軸をＸ軸およびＹ軸とし、この主面に直交する方向をＺ軸方向としている。具体的には、ソース電極、ゲート電極およびドレイン電極がこの順で並ぶ方向、すなわち、いわゆるゲート長方向をＸ軸方向としている。以下で説明する実施の形態において、Ｚ軸正方向を「上方」と記載し、Ｚ軸負方向を「下方」と記載する場合がある。また、本明細書において「平面視」とは、特に断りのない限り、半導体装置が有する基板の主面（上面）をＺ軸正方向から見たときのことをいう。

【0018】

また、本明細書において、「第１」、「第２」などの序数詞は、特に断りの無い限り、構成要素の数または順序を意味するものではなく、同種の構成要素の混同を避け、区別する目的で用いられている。

【0019】

また、本明細書において、ＩＩＩ族窒化物半導体とは、１種類以上のＩＩＩ族元素と窒素とを含む半導体である。ＩＩＩ族元素は、例えば、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）などである。ＩＩＩ族窒化物半導体の例としては、ＧａＮ、ＡｌＮ、ＩｎＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮなどである。ＩＩＩ族窒化物半導体には、シリコン（Ｓｉ）、リン（Ｐ）などのＩＩＩ族以外の元素が１種類以上含まれていてもよい。なお、以下の説明において、特に断り無く、ＩＩＩ族窒化物半導体をＡｌＩｎＧａＮと表記した場合には、ＩＩＩ族窒化物半導体は、Ａｌ、Ｉｎ、ＧａおよびＮのいずれも含んでいることを意味する。ＡｌＧａＮ、ＧａＮ等の他の表記についても同様である。

【0020】

また、ＩＩＩ族窒化物半導体からなる層、および、ＩＩＩ族窒化物半導体によって構成される層とは、当該層が実質的にＩＩＩ族窒化物半導体のみを含んでいることを意味する。ただし、当該層には、例えば製造上混入を避けられない元素など他の元素が不純物として、１ａｔ％以下の割合で含まれていてもよい。

【0021】

また、本明細書において、窒化物半導体（層）のＩＩＩ族元素の組成率とは、窒化物半導体に含まれる複数のＩＩＩ族元素のうちの、対象となるＩＩＩ族元素の原子数の比を表している。例えば、窒化物半導体層がＡｌ_ａＩｎ_ｂＧａ_ｃＮ（ａ＋ｂ＋ｃ＝１、ａ≧０、ｂ≧０、ｃ≧０）からなる場合、当該窒化物半導体層のＡｌ組成率は、ａ／（ａ＋ｂ＋ｃ）で表すことができる。同様に、Ｉｎ組成率、Ｇａ組成率はそれぞれ、ｂ／（ａ＋ｂ＋ｃ）、ｃ／（ａ＋ｂ＋ｃ）で表される。

【0022】

（実施の形態１）
まず、実施の形態１に係る半導体装置について、図１を用いて説明する。図１は、実施の形態１に係る半導体装置１００の構成を示す断面図である。

【0023】

半導体装置１００は、ＩＩＩ族窒化物半導体を用いて形成された窒化物半導体装置である。本実施の形態では、半導体装置１００が高電子移動度トランジスタ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）である場合について説明する。

【0024】

図１に示すように、半導体装置１００は、基板１０１と、バッファ層１０２と、バックバリア層１０３と、チャネル層１０４と、第１バリア層１０５と、第２バリア層１０６と、ゲート電極１２１と、ソース電極１２２と、ドレイン電極１２３と、第１の２ＤＥＧ１１１と、第２の２ＤＥＧ１１２と、を備える。

【0025】

実施の形態１に係る半導体装置１００では、例えば、ゲートの閾値電圧は－３Ｖである。一例として、ソース電極１２２には０Ｖ、ドレイン電極１２３には＋３０Ｖ、ゲート電極１２１にはおおよそ－３Ｖから＋１Ｖの間の電位を印加することによって半導体装置１００を動作させる。なお、ドレイン電極１２３に印加する電位は、２０Ｖ以上５０Ｖ以下の範囲の電位であってもよい。また、ゲートの閾値電圧、順方向電圧および動作方法に応じて、各電極に印加する電位の値および範囲を調整してもよい。

【0026】

基板１０１は、例えば、主面が（１１１）面であるＳｉからなる基板である。基板１０１は、Ｓｉからなる基板に限らず、サファイア（Ｓａｐｐｈｉｒｅ）、ＳｉＣ、ＧａＮ、または、ＡｌＮ等からなる基板であってもよい。

【0027】

バッファ層１０２は、基板１０１の上方に設けられている。例えば、バッファ層１０２は、基板１０１の上面に接触して設けられている。バッファ層１０２は、例えば、ＩＩＩ族窒化物半導体からなる。一例として、バッファ層１０２は、厚さ２μｍのＡｌＮおよびＡｌＧａＮの複数の積層構造からなる。例えば、バッファ層１０２は、炭素濃度が１Ｅ－１９ａｔｏｍｓ・ｃｍ^－３以上の領域を含むＩＩＩ族窒化物半導体層によって構成される。あるいは、バッファ層１０２は、Ａｌ_１－αＧａ_αＮ（０≦α＜０．８）層を複数層積層した構造を有してもよい。なお、バッファ層１０２の厚さおよび炭素濃度は、上記例に限定されない。

【0028】

また、バッファ層１０２は、超格子構造を含んでもよい。具体的には、バッファ層１０２は、ＡｌＮとＡｌＧａＮとを１ペアとして、２０以上１００以下のペアが積層されて構成されてもよい。また、バッファ層１０２は、ＧａＮ、ＡｌＧａＮ、ＡｌＮ、ＩｎＧａＮ、または、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体の単層または複数層によって構成されていてもよい。なお、バッファ層１０２は設けられていなくてもよい。

【0029】

バックバリア層１０３は、基板１０１の上方に設けられた、ＩＩＩ族窒化物半導体からなる層である。バックバリア層１０３は、チャネル層１０４よりバンドギャップが大きく、バッファ層１０２の上面に接触して設けられている。バックバリア層１０３は、例えば、厚さが１０００ｎｍ以上１３９５ｎｍ以下で、Ａｌ組成率が５％のＡｌ_０．０５Ｇａ_０．９５Ｎによって構成される。なお、バックバリア層１０３は、Ａｌ_０．０５Ｇａ_０．９５Ｎに限らない。バックバリア層１０３のＡｌ組成率は、１％以上１０％以下であってもよい。また、バックバリア層１０３は、Ｉｎを含んでもよい。なお、バックバリア層１０３にはＦｅ、ＭｇまたはＣをドープして、バックバリア層１０３のポテンシャルを持ち上げてもよい。

【0030】

チャネル層１０４は、バックバリア層１０３の上方に設けられている。例えば、チャネル層１０４は、バックバリア層１０３の上面に接触して設けられている。チャネル層１０４は、ガリウム窒化物半導体（ＧａＮ）からなる。チャネル層１０４は、バックバリア層１０３よりバンドギャップが小さい。チャネル層１０４は、例えば、厚さ１００ｎｍのＧａＮによって構成される。なお、チャネル層１０４の層厚は、２０ｎｍ以上１５０ｎｍ以下であってもよい。また、チャネル層１０４は、一部にｎ型の不純物が含まれていてもよい。

【0031】

第１バリア層１０５は、チャネル層１０４よりバンドギャップが大きく、チャネル層１０４の上方に設けられている。例えば、第１バリア層１０５は、チャネル層１０４および第２バリア層１０６の各上面に接触して設けられている。第１バリア層１０５は、Ａｌを含むＩＩＩ族窒化物半導体からなる。なお、第１バリア層１０５は、ＡｌＧａＮに限らず、ＡｌＩｎＧａＮ等のＩＩＩ族窒化物半導体によって構成されていてもよい。また、第１バリア層１０５には、ｎ型の不純物が含まれていてもよい。

【0032】

なお、第１バリア層１０５上にはキャップ層として、例えばＧａＮからなる厚さが約１ｎｍ以上約２ｎｍ以下の層が設けられていてもよい。

【0033】

第２バリア層１０６は、第１リセス部１０７を埋めるように設けられている。具体的に言い換えると、第２バリア層１０６は、ゲート電極１２１の直下方向の第１バリア層１０５とチャネル層１０４との間のチャネル層１０４側に埋め込まれるように設けられている。なお、「直下方向」とは、平面視で重なる位置であることを意味する。

【0034】

本実施の形態では、第２バリア層１０６は、第１リセス部１０７を完全に埋めるように設けられている。このため、第２バリア層１０６の上面とチャネル層１０４の上面（第１リセス部１０７より外側の部分）とは、面一になっている。また、ＸＺ断面における第２バリア層１０６の断面形状と、第１リセス部１０７の断面形状とが実質的に一致している。

【0035】

なお、第１リセス部１０７は、チャネル層１０４の上面に設けられている。第１リセス部１０７は、チャネル層１０４の上面（ここでは、チャネル層１０４と第１バリア層１０５との界面）から基板１０１側に凹んだ凹部である。第１リセス部１０７は、平面視において、ゲート電極１２１と重なる位置に設けられている。言い換えると、第１リセス部１０７は、ゲート電極１２１の直下方向に位置している。

【0036】

本実施の形態では、図１に示すように、第１リセス部１０７の断面形状（ＸＺ断面）が矩形である。すなわち、第１リセス部１０７の底面は、基板１０１の主面に平行である。また、第１リセス部１０７の側面は、基板１０１の主面に対して垂直である。なお、第１リセス部１０７の形状は、矩形には限定されない。例えば、第１リセス部１０７の側面は、基板１０１の主面に対して傾斜していてもよい。

【0037】

第２バリア層１０６は、Ａｌを含むＩＩＩ族窒化物半導体からなる。具体的には、第２バリア層１０６は、ＡｌおよびＩｎを含むＩＩＩ族窒化物半導体からなる。第２バリア層１０６は、チャネル層１０４よりバンドギャップが大きい。第２バリア層１０６には、ｎ型の不純物が含まれていてもよい。

【0038】

なお、図１には示されていないが、平面視におけるゲート電極１２１とドレイン電極１２３との間には、フィールドプレート電極が設けられてもよい。フィールドプレート電極が設けられた場合は、第２バリア層１０６は、フィールドプレート電極の直下方向に設けられてもよい。

【0039】

ゲート電極１２１は、ソース電極１２２およびドレイン電極１２３との間に、各々とは間隔を空けて設けられている。本実施の形態では、ゲート電極１２１は、第１バリア層１０５の上方に設けられている。具体的には、ゲート電極１２１は、第１バリア層１０５の上面に接触して設けられている。

【0040】

ゲート電極１２１は、導電性材料を用いて形成される。例えば、ゲート電極１２１は、ＴｉＮとＡｌとを順に積層した積層構造からなる多層電極膜である。なお、ゲート電極１２１は、ＴｉＮとＡｌとに限らず、ＴｉＮ、ＷＮ、ＴａＮもしくはＨｆＮ等の導電性金属窒化膜、ＴｉＣ、ＷＣもしくはＨｆＣ等の導電性金属炭化膜、または、Ｔｉ、Ｔａ、Ｗ、Ｎｉ、Ｐｄ、Ｐｔ、Ｈｆ、Ｒｕ、ＡｕもしくはＣｕ等の金属単体もしくは合金でもよい。あるいは、ゲート電極１２１は、これらの元素を含んだ化合物でもよいし、複数の積層構造からなる多層電極膜であってもよい。

【0041】

また、ゲート電極１２１のゲート長Ｌｇは、０．１０μｍである。なお、ゲート電極１２１のゲート長Ｌｇは、０．１５μｍに限らず、０．０１μｍ以上０．２５μｍ以下であってもよい。

【0042】

また、ゲート電極１２１は、第１バリア層１０５と接触してショットキー接合している。なお、第１バリア層１０５とゲート電極１２１との間には絶縁膜が設けられてもよく、あるいは、ｐ型の窒化物半導体層が設けられてもよい。

【0043】

ソース電極１２２とドレイン電極１２３とは、第１バリア層１０５の上方に間隔を空けて設けられている。具体的には、ソース電極１２２とドレイン電極１２３とは、間にゲート電極１２１を挟んで対向するように設けられている。

【0044】

ソース電極１２２とドレイン電極１２３とは、導電性材料を用いて形成される。例えば、ソース電極１２２とドレイン電極１２３とは、ＴｉとＡｌとを順に積層した積層構造からなる多層電極膜である。なお、ソース電極１２２とドレイン電極１２３とは、Ｔｉ、Ａｌの積層構造に限らず、Ｔｉ、Ｔａ、Ｈｆ、Ｒｕ、ＡｌもしくはＷ等の金属単体もしくは合金、または、ＴｉＮ、ＷＮ、ＴａＮ等の導電性金属窒化膜でもあってもよい。

【0045】

なお、第１バリア層１０５および／またはチャネル層１０４の一部を除去したリセス部を形成して、形成したリセス部内にＳｉなどのドナーを含んだｎ型の不純物を含んだコンタクト層を設けてもよい。また、ｎ型の不純物を含んだコンタクト層は、プラズマ処理、イオン注入または再成長等により形成されてもよい。

【0046】

また、ソース電極１２２とドレイン電極１２３とは、チャネル層１０４と第１バリア層１０５および第２バリア層１０６との界面のチャネル層１０４側に発生する２ＤＥＧに電気的に接続されている。具体的には、ソース電極１２２とドレイン電極１２３とは、第１の２ＤＥＧ１１１と電気的にオーミック接続されている。

【0047】

本実施の形態では、第１バリア層１０５および第２バリア層１０６の各々とチャネル層１０４との界面のチャネル層１０４側には、ピエゾ分極および自発分極の影響により、２ＤＥＧが発生する。具体的には、第１バリア層１０５とチャネル層１０４との界面には、第１の２ＤＥＧ１１１が発生する。第２バリア層１０６とチャネル層１０４との界面に第２の２ＤＥＧ１１２が発生する。

【0048】

ここで、第１バリア層１０５のＩｎ組成率は、０以上、第２バリア層１０６のＩｎ組成率未満である。すなわち、０≦第１バリア層１０５のＩｎ組成率＜第２バリア層１０６のＩｎ組成率、という関係が成立している。

【0049】

また、第１バリア層１０５のＡｌ組成率は、第２バリア層１０６のＡｌ組成率以上である。すなわち、第１バリア層１０５のＡｌ組成率≧第２バリア層１０６のＡｌ組成率、という関係が成立している。

【0050】

Ｉｎ組成率およびＡｌ組成率に関する上記関係を満たすことによって、ゲート電極１２１の直下方向に発生する第２の２ＤＥＧ１１２の電子密度（２ＤＥＧ濃度とも称される）を、ゲート電極１２１の直下方向以外に発生する第１の２ＤＥＧ１１１の電子密度よりも低くすることができる。このため、半導体装置１００のオフ時には、ゲート電極１２１の直下方向に発生する空乏層が広がりやすくなるため、短チャネル効果を抑制することができる。

【0051】

次に、上述した構成を有する半導体装置１００の具体的な２つの実施例１および２について説明する。実施例１および２は、第１バリア層１０５および第２バリア層１０６の構成以外の他の構成は互いに同じである。具体的には、チャネル層１０４、第１バリア層１０５および第２バリア層１０６の各々の格子定数平均値の関係性が、実施例１と実施例２とで異なっている。なお、格子定数平均値は、例えば、ＩＩＩ族窒化物半導体の元素組成比の平均値に基づいて算出可能である。

【0052】

＜実施例１＞
実施例１では、第２バリア層１０６の格子定数平均値は、チャネル層１０４の格子定数平均値より小さく、第１バリア層１０５の格子定数平均値より大きい。すなわち、格子定数平均値に関して、以下の関係式（１）が成立している。

【0053】

（１） チャネル層１０４＞第２バリア層１０６＞第１バリア層１０５
ＩＩＩ族窒化物半導体では、Ｉｎ組成率が高くなる程、格子定数平均値が大きくなる。一方で、Ａｌ組成率またはＧａ組成率が高くなる程、格子定数平均値が小さくなる。ＡｌとＧａとで比較すると、Ｇａ組成率が高くなる程、格子定数平均値が大きくなる。Ａｌ組成率が高くなる程、格子定数平均値が小さくなる。例えば、ＡｌＮ、ＧａＮ、ＩｎＮの各々の格子定数平均値は、ＡｌＮ＜ＧａＮ＜ＩｎＮの関係を満たしている。なお、バンドギャップは、格子定数平均値とは逆の関係を有する。すなわち、ＡｌＮ、ＧａＮ、ＩｎＮの各々のバンドギャップは、ＡｌＮ＞ＧａＮ＞ＩｎＮの関係を満たしている。

【0054】

実施例１では、第１バリア層１０５は、厚さが２０ｎｍで、Ａｌ組成率が２７％のＡｌ_０．２７Ｇａ_０．７３Ｎによって構成される。また、第２バリア層１０６は、厚さが２０ｎｍで、Ｉｎ組成率が４％、Ａｌ組成率が２３％のＩｎ_０．０４Ａｌ_０．２３Ｇａ_０．７３Ｎである。

【0055】

このように、第１バリア層１０５のＩｎ組成率は、第２バリア層１０６のＩｎ組成率より低い。また、第１バリア層１０５のＡｌ組成率は、第２バリア層１０６のＡｌ組成率より高い。また、実施例１では、第１バリア層１０５および第２バリア層１０６の各々のＧａ組成率は、５０％より大きく、より具体的には７０％より大きい。このような組成率の関係により、ＧａＮからなるチャネル層１０４に対して、上述した格子定数平均値の関係式（１）を満たすことができる。なお、第１バリア層１０５と第２バリア層１０６とでは、厚さおよびＧａ組成率が互いに同じであるが、これに限定されない。上述した格子定数平均値の関係が満たされれば、Ｉｎ組成率、Ａｌ組成率およびＧａ組成率は、適宜変更可能である。

【0056】

以上の構成により、実施例１では、第１バリア層１０５および第２バリア層１０６に加わる引張応力を低減できる。したがって、ゲート電極１２１の直下方向のピエゾ分極量が低減するため、第１の２ＤＥＧ１１１の電子密度よりも、第２の２ＤＥＧ１１２の電子密度を低減することができる。

【0057】

図２は、実施の形態１の実施例１に係る半導体装置１００のゲート電極１２１下部のエネルギーバンド図の伝導帯の模式図である。図２には、比較例１として、第２バリア層１０６および第１リセス部１０７が存在しない半導体装置のゲート電極下部のエネルギーバンド図の伝導帯も破線で表している。なお、比較例１に係る半導体装置では、チャネル層１０４の上面が平坦であり、当該平坦な上面に第１バリア層１０５が接触している。

【0058】

図２に示すように、ゲート電極１２１の直下方向において、第１バリア層１０５直下の第１リセス部１０７に第２バリア層１０６を埋め込むことで、ゲート電極１２１の直下方向の第１バリア層１０５および第２バリア層１０６中のピエゾ分極の総分極量が低減する。このため、第２バリア層１０６下部の伝導帯が上昇して、第１の２ＤＥＧ１１１の電子密度よりも第２の２ＤＥＧ１１２の電子密度が低減することがわかる。このように、第１の２ＤＥＧ１１１の電子密度に影響を与えずに、第２の２ＤＥＧ１１２の電子密度を独立して制御することができる。

【0059】

＜実施例２＞
実施例２では、チャネル層１０４の格子定数平均値は、第２バリア層１０６の格子定数平均値より小さく、第１バリア層１０５の格子定数平均値以上である。すなわち、格子定数平均値に関して、以下の関係式（２）が成立している。

【0060】

（２） 第２バリア層１０６＞チャネル層１０４≧第１バリア層１０５
実施例２では、第１バリア層１０５および第２バリア層１０６がそれぞれ、ＡｌおよびＩｎを含むＩＩＩ族窒化物半導体からなる。具体的には、第１バリア層１０５は、厚さが５ｎｍで、Ｉｎ組成率が６％、Ａｌ組成率が８３％のＩｎ_０．６Ａｌ_０．８３Ｇａ_０．１１Ｎによって構成される。また、第２バリア層１０６は、厚さが５ｎｍで、Ｉｎ組成率が２４％、Ａｌ組成率が６５％のＩｎ_０．２４Ａｌ_０．６５Ｇａ_０．１１Ｎによって構成される。

【0061】

このように、第１バリア層１０５のＩｎ組成率は、第２バリア層１０６のＩｎ組成率より低い。また、第１バリア層１０５のＡｌ組成率は、第２バリア層１０６のＡｌ組成率より高い。また、実施例２では、第１バリア層１０５および第２バリア層１０６の各々のＧａ組成率は、５０％未満であり、より具体的には２０％未満である。このような組成率の関係により、ＧａＮからなるチャネル層１０４に対して、上述した格子定数平均値の関係式（２）を満たすことができる。なお、第１バリア層１０５と第２バリア層１０６とでは、厚さおよびＧａ組成率が互いに同じであるが、これに限定されない。上述した格子定数平均値の関係が満たされれば、Ｉｎ組成率、Ａｌ組成率およびＧａ組成率は、適宜変更可能である。

【0062】

以上の構成により、実施例２では、第２バリア層１０６に対して圧縮応力を加えることができる。したがって、第２バリア層１０６に生じるピエゾ分極の向きが逆転して、第１バリア層１０５および第２バリア層１０６中のピエゾ分極の総分極量が低減する。このため、第２バリア層１０６の下部の伝導帯が上昇して、第１の２ＤＥＧ１１１の電子密度よりも、さらに第２の２ＤＥＧ１１２の電子密度を低減することができる。

【0063】

図３は、実施の形態１の実施例２に係る半導体装置１００のゲート電極１２１下部のエネルギーバンド図の伝導帯の模式図である。図３には、図２と同様に、比較例２として、第２バリア層１０６および第１リセス部１０７が存在しない半導体装置のゲート電極下部のエネルギーバンド図の伝導帯も破線で表している。

【0064】

図３に示すように、ゲート電極１２１の直下方向において、第１バリア層１０５直下の第１リセス部１０７に第２バリア層１０６を埋め込むことで、ゲート電極１２１の直下方向のピエゾ分極の向きが逆転する。このため、第１の２ＤＥＧ１１１の電子密度よりも第２の２ＤＥＧ１１２の電子密度が低減することがわかる。このように、第１の２ＤＥＧ１１１の電子密度に影響を与えずに、第２の２ＤＥＧ１１２の電子密度を独立して制御することができる。

【0065】

なお、実施例１および２で示した第１バリア層１０５および第２バリア層１０６の膜厚および元素の組成率は、一例にすぎない。例えば、第１バリア層１０５および第２バリア層１０６の膜厚は、任意の層厚としてもよい。ただし、第１の２ＤＥＧ１１１および第２の２ＤＥＧ１１２の電子密度が飽和する領域となるように、第１バリア層１０５および第２バリア層１０６の膜厚を調整することが好ましい。

【0066】

以上のように、本実施の形態に係る半導体装置１００は、基板１０１と、基板１０１の上方に設けられた、ＩＩＩ族窒化物半導体からなるバックバリア層１０３と、バックバリア層１０３の上方に設けられ、ガリウム窒化物半導体からなり、バックバリア層１０３よりバンドギャップが小さいチャネル層１０４と、チャネル層１０４の上方に設けられ、Ａｌを含むＩＩＩ族窒化物半導体からなり、チャネル層１０４よりバンドギャップが大きい第１バリア層１０５と、チャネル層１０４の上面に設けられた第１リセス部１０７を埋めるように設けられ、Ａｌを含むＩＩＩ族窒化物半導体からなり、チャネル層１０４よりバンドギャップが大きい第２バリア層１０６と、チャネル層１０４と第１バリア層１０５または第２バリア層１０６との界面のチャネル層１０４側に発生する二次元電子ガスと、第１バリア層１０５の上方に間隔を空けて設けられ、それぞれが二次元電子ガスに電気的に接続されたソース電極１２２およびドレイン電極１２３と、ソース電極１２２およびドレイン電極１２３と間隔を空けて、第２バリア層１０６の上方に設けられたゲート電極１２１と、を備える。第１バリア層１０５のＩｎ組成率は、０以上、第２バリア層１０６のＩｎ組成率未満である。第１バリア層１０５のＡｌ組成率は、第２バリア層１０６のＡｌ組成率以上である。

【0067】

上記構成により、チャネル層１０４内には第１バリア層１０５および第２バリア層１０６との界面近傍に第１の２ＤＥＧ１１１および第２の２ＤＥＧ１１２が発生するので、発生した第１の２ＤＥＧ１１１および第２の２ＤＥＧ１１２をチャネルとして利用したトランジスタを実現することができる。また、ゲート電極１２１の直下方向の第１バリア層１０５下の第１リセス部１０７に第２バリア層１０６を埋め込まれているので、バックバリア層１０３と第２バリア層１０６との距離を短縮できる。このため、トランジスタのオフ時に、チャネル層１０４内のチャネルを狭窄できる。

【0068】

また、第２バリア層１０６が設けられていることにより、第１の２ＤＥＧ１１１の電子密度に影響を与えずに、第２の２ＤＥＧ１１２の電子密度のみを独立に制御することができる。例えば、第２バリア層のＩｎ組成率およびＡｌ組成率を、上記関係を満たす範囲内で調整することによって、第２の２ＤＥＧ１１２の電子密度を、第１の２ＤＥＧ１１１の電子密度より低減することができる。このようにすることで、トランジスタのオフ時にドレイン電圧を印加したときに、チャネル層１０４内のゲート電極１２１の直下方向において空乏層を広がりやすくすることができ、短チャネル効果を抑制することができる。このため、トランジスタのオフ時のソース電極１２２とドレイン電極１２３との間のリーク電流を抑制することができる。

【0069】

また、本実施の形態に係る半導体装置１００では、実施例１で示したように、第２バリア層１０６の格子定数平均値は、チャネル層１０４の格子定数平均値より小さく、第１バリア層１０５の格子定数平均値より大きくてもよい。

【0070】

上記構成により、ゲート電極１２１の直下方向においては、第１バリア層１０５および第２バリア層１０６に加わる引張応力を低減することができる。このため、ゲート電極１２１の直下方向の第２の２ＤＥＧ１１２の電子密度を低減することができるので、空乏層を広がりやすくすることができ、短チャネル効果を抑制することができる。

【0071】

また、本実施の形態に係る半導体装置１００では、実施例２で示したように、チャネル層１０４の格子定数平均値は、第２バリア層１０６の格子定数平均値より小さく、第１バリア層１０５の格子定数平均値以上であってもよい。

【0072】

上記構成により、第２バリア層１０６に圧縮応力が加わるので、ゲート電極１２１の直下方向の第２の２ＤＥＧ１１２の電子密度をさらに低減することができる。このため、空乏層をより広がりやすくすることができ、短チャネル効果をより強く抑制することができる。

【0073】

（実施の形態１の変形例）
続いて、実施の形態１の変形例について説明する。

【0074】

以下に示す変形例では、実施の形態１と比較して、第１バリア層にリセス部が設けられている点が相違する。すなわち、ゲート電極１２１の下部には、第２リセス部が設けられる。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0075】

まず、変形例１について、図４を用いて説明する。図４は、実施の形態１の変形例１に係る半導体装置１００Ａの構成を示す断面図である。図４に示すように、変形例１に係る半導体装置１００Ａでは、ゲート電極１２１の下方の第１バリア層１０５の上面に第２リセス部１０８Ａが設けられている。第２リセス部１０８Ａは、主にゲート電極１２１の下部の第１バリア層１０５の一部を除去することによって形成される。

【0076】

第２リセス部１０８Ａは、第１バリア層１０５の上面（ここでは、第１バリア層１０５とソース電極１２２またはドレイン電極１２３との界面）から基板１０１側に凹んだ凹部である。第２リセス部１０８Ａは、平面視において、ゲート電極１２１と重なる位置に設けられている。

【0077】

本変形例では、図４に示すように、第２リセス部１０８Ａの断面形状（ＸＺ断面）が矩形である。すなわち、第２リセス部１０８Ａの底面は、基板１０１の主面に平行である。また、第２リセス部１０８Ａの側面は、基板１０１の主面に対して垂直である。なお、第２リセス部１０８Ａの形状は、矩形には限定されない。例えば、第２リセス部１０８Ａの側面は、基板１０１の主面に対して傾斜していてもよい。

【0078】

第２リセス部１０８Ａは、ゲート長方向（Ｘ軸方向）における幅が、第１リセス部１０７より短い。第２リセス部１０８Ａは、平面視において、第１リセス部１０７からソース電極１２２側およびドレイン電極１２３側の各々に張り出さないように設けられている。

【0079】

本変形例では、ゲート電極１２１は、第２リセス部１０８Ａの底面に接触している。ゲート電極１２１は、第２リセス部１０８Ａを埋めるように設けられている。なお、ゲート電極１２１の一部は、第２リセス部１０８Ａからソース電極１２２側またはドレイン電極１２３側に張り出すように設けられていてもよい。

【0080】

以上のように、本変形例に係る半導体装置１００Ａでは、ゲート電極１２１の下方の第１バリア層１０５の上面には第２リセス部１０８Ａが設けられ、ゲート電極１２１は、第２リセス部１０８Ａの底面に接触している。

【0081】

このように、第２リセス部１０８Ａが設けられていることで、第２リセス部１０８Ａの直下方向の第２の２ＤＥＧ１１２の電子密度を低くできる、また、ゲート電極１２１と第２の２ＤＥＧ１１２との間隔をさらに短くできる。このため、さらに空乏層が広がりやすくなるので、短チャネル効果をより強く抑制することができる。

【0082】

次に、変形例２について、図５を用いて説明する。図５は、実施の形態１の変形例２に係る半導体装置１００Ｂの構成を示す断面図である。図５に示すように、変形例２に係る半導体装置１００Ｂでは、図４と同様に、ゲート電極１２１の下方の第１バリア層１０５の上面に第２リセス部１０８Ｂが設けられている。第２リセス部１０８Ｂは、第１バリア層１０５を貫通している。具体的には、第２リセス部１０８Ｂは、主にゲート電極１２１の下部の第１バリア層１０５の全部と、第２バリア層１０６の一部とを除去することによって形成される。第２リセス部１０８Ｂは、深さ方向（Ｚ軸方向）の長さが異なる点を除いて、図４に示した第２リセス部１０８Ａと同様の特徴を有する。

【0083】

本変形例では、ゲート電極１２１は、第２バリア層１０６に接触している。なお、ゲート電極１２１の底部と第２の２ＤＥＧ１１２との間隔は、例えば３ｎｍ以上１５ｎｍ以下である。これにより、第２の２ＤＥＧ１１２を消失させずに、チャネルとして機能させることができる。

【0084】

以上のように、本変形例に係る半導体装置１００Ｂでは、第２リセス部１０８Ｂは、第１バリア層１０５を貫通し、ゲート電極１２１は、第２バリア層１０６に接触している。

【0085】

このようにすることで、第２リセス部１０８Ｂの直下方向の第２の２ＤＥＧ１１２の電子密度を、図４に示した構成の場合よりも低くできる。また、ゲート電極１２１の底部と第２の２ＤＥＧ１１２との間隔をより短くできる。このため、さらに空乏層が広がりやすくなる。また、ゲート電極１２１の底部と第２の２ＤＥＧ１１２との間隔をさらに短くできるため、トランジスタの相互コンダクタンス（ｇｍ）を向上できるので、トランジスタの応答性を高めることができる。

【0086】

なお、変形例２では、第２リセス部１０８Ｂは、第１バリア層１０５を貫通するのみでもよい。すなわち、第２リセス部１０８Ｂを形成する際に、第２バリア層１０６の一部を除去しなくてもよい。この場合、第２リセス部１０８Ｂの底面は、第１バリア層１０５と第２バリア層１０６との界面と面一であってもよい。

【0087】

（実施の形態２）
続いて、実施の形態２について説明する。

【0088】

実施の形態２では、実施の形態１と比較して、ゲート電極と第２バリア層との相対的な位置関係が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0089】

まず、図１に示した半導体装置１００におけるゲート電極１２１と第２バリア層１０６との位置関係と、その利点とについて、図１を用いて説明する。

【0090】

図１に示した半導体装置１００では、平面視において、第２バリア層１０６は、ゲート電極１２１のドレイン電極１２３側の端部（ドレイン電極側端）からドレイン電極１２３側に有限の第１長さ分張り出している。第１長さは、図１に示す距離Ｄ_ＢＤに相当する。ゲート電極１２１のドレイン電極１２３側の端部とは、平面視におけるゲート電極１２１の輪郭のうち、最もドレイン電極１２３に近い部分である。

【0091】

このようにすることで、ゲート電極１２１の端部の直下方向に発生する２ＤＥＧは、第２の２ＤＥＧ１１２となり電子密度が低くなる。このため、ゲート電極１２１のドレイン電極１２３側の端部に集中する電界を緩和することができる。よって、ゲート電極１２１とドレイン電極１２３との間のオフリーク電流を低減できる。

【0092】

また、実施の形態１では、第２バリア層１０６は、ゲート電極１２１のソース電極１２２側の端部（ソース電極側端）からソース電極１２２側に有限の第２長さ分張り出している。第２長さは、図１に示す距離Ｄ_ＢＳに相当する。ゲート電極１２１のソース電極１２２側の端部とは、平面視におけるゲート電極１２１の輪郭のうち、最もソース電極１２２に近い部分である。

【0093】

図１に示す例では、第１長さ（距離Ｄ_ＢＤ）と第２長さ（距離Ｄ_ＢＳ）とは、互いに等しい。なお、第１長さ（距離Ｄ_ＢＤ）は、例えば、ゲート電極１２１とドレイン電極１２３との距離の１／２以下であるが、１／４以下であってもよい。第１長さが長くなり過ぎないようにすることで、電子密度が低くてオン抵抗が高い第２の２ＤＥＧ１１２が広くなりすぎないようにすることができる。このため、トランジスタのオン時のオン抵抗の増大を抑制することができる。また、第２長さ（距離Ｄ_ＢＳ）は、例えば、ゲート電極１２１とソース電極１２２との距離の１／２以下であるが、１／４以下であってもよい。第２長さが長くなりすぎないようにすることで、電子密度が低くてオン抵抗が高い第２の２ＤＥＧ１１２が広くなりすぎないようにすることができる。このため、トランジスタのオン時のオン抵抗の増大を抑制することができる。

【0094】

なお、本実施の形態に記載はないフィールドプレート電極をゲート電極１２１とドレイン電極１２３との間に設けた場合、第２バリア層１０６は、フィールドプレート電極のドレイン電極１２３側の端部よりも、ドレイン電極１２３側に張り出していてもよい。このとき、第２バリア層１０６は、連続的に設けられてもよく、不連続にして設けられてもよい。あるいは、第１リセス部１０７の深さを変えることで第２バリア層１０６の厚みを適宜厚くしても薄くしてもよい。このようにすることで、電流コラプスを低減できる。

【0095】

以上のように、実施の形態１に係る半導体装置１００においても、ゲート電極１２１とドレイン電極１２３との間のオフリーク電流を低減することができる。また、以下に図６を用いて説明する本実施の形態に係る半導体装置によれば、より効果的に、オフリーク電流を低減することができる。

【0096】

図６は、実施の形態２に係る半導体装置２００の構成を示す断面図である。図６に示すように、実施の形態２に係る半導体装置２００は、第１長さ（距離Ｄ_ＢＤ）は、第２長さ（距離Ｄ_ＢＳ）より長い。このようにすることで、ドレイン電極１２３側のゲート電極１２１の端部に集中する電界をさらに緩和して、ゲート電極１２１とドレイン電極１２３との間のオフリーク電流を低減できる。

【0097】

以上のように、本実施の形態に係る半導体装置２００では、基板１０１の平面視において、第２バリア層１０６は、ゲート電極１２１のドレイン電極１２３側端からドレイン電極１２３側に有限の第１長さ（距離Ｄ_ＢＤ）分張り出している。

【0098】

上記構成により、電子密度が薄い第２の２ＤＥＧ１１２が、ドレイン電極１２３側へ延在する。このため、ゲート電極１２１のドレイン電極１２３側の端部における電界集中を緩和することができ、ゲート電極１２１とドレイン電極１２３との間のリーク電流を抑制することができる。

【0099】

また、本実施の形態に係る半導体装置２００では、基板１０１の平面視において、第２バリア層１０６は、ゲート電極１２１のソース電極１２２側端からソース電極１２２側に有限の第２長さ（距離Ｄ_ＢＳ）分張り出しており、第１長さ（距離Ｄ_ＢＤ）は、第２長さ（距離Ｄ_ＢＳ）より長い。

【0100】

上記構成により、電子密度が薄い第２の２ＤＥＧ１１２が、ドレイン電極１２３側およびソース電極１２２側の各々へ延在する。このため、ゲート電極１２１のドレイン電極１２３側およびソース電極１２２側の両端部における電界集中を緩和することができ、ゲート電極１２１とドレイン電極１２３との間、および、ゲート電極１２１とソース電極１２２との間の各々のリーク電流を抑制することができる。

【0101】

また、トランジスタのオフ時には、ゲート－ソース間よりもゲート－ドレイン間に、より高い電圧差が生じることが多い。このため、第２バリア層１０６のドレイン電極１２３側へ張り出した第１長さ（距離Ｄ_ＢＤ）を、第２バリア層１０６のソース電極１２２側へ張り出した第２長さ（距離Ｄ_ＢＳ）より長くすることにより、電界が集中しやすいドレイン電極１２３側の端部への電界緩和効果を高め、リーク電流の抑制効果を高めることができる。

【0102】

（実施の形態２の変形例）
続いて、実施の形態２の変形例について説明する。

【0103】

以下に示す変形例では、実施の形態１および２と比較して、ゲート電極と第２バリア層との相対的な位置関係が相違する。以下では、実施の形態１および２との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0104】

まず、変形例１について、図７を用いて説明する。図７は、実施の形態２の変形例１に係る半導体装置２００Ａの構成を示す断面図である。図７に示すように、変形例１に係る半導体装置２００Ａでは、ゲート電極１２１は、第２バリア層１０６のソース電極１２２側の端部（ソース電極側端）よりもソース電極１２２側に張り出している。具体的には、ゲート電極１２１は、有限の第３長さ分張り出している。第３長さは、図７に示す距離Ｄ_ＧＳに相当する。第２バリア層１０６のソース電極１２２側の端部とは、平面視における第２バリア層１０６の輪郭のうち、最もソース電極１２２に近い部分である。

【0105】

この構成により、ゲート電極１２１のソース電極１２２側の端部の直下方向には、第２バリア層１０６が設けられていない。ゲート電極１２１のソース電極１２２側の端部の直下方向には、第１の２ＤＥＧ１１１が発生している。

【0106】

図７に示すように、距離Ｄ_ＧＳは、距離Ｄ_ＢＤより短い。ゲート電極１２１がソース電極１２２に近づきすぎないようにすることで、ゲート－ソース間の電界集中を緩和し、ゲート電極１２１とソース電極１２２との間のリーク電流を低減することができる。なお、距離Ｄ_ＧＳは、距離Ｄ_ＢＤに等しくてもよく、距離Ｄ_ＢＤより長くてもよい。

【0107】

以上のように、変形例１に係る半導体装置２００Ａでは、基板１０１の平面視において、ゲート電極１２１は、第２バリア層１０６のソース電極１２２側端よりもソース電極１２２側に張り出している。

【0108】

このようにすることで、平面視でゲート電極１２１とソース電極１２２との間に位置する第１の２ＤＥＧ１１１が、ゲート電極１２１のソース電極１２２側の端部と重なる部分にまで延在する。第１の２ＤＥＧ１１１は、電子密度が高くて抵抗が低い領域である。このため、電子密度が高い第１の２ＤＥＧ１１１が長く延び、電子密度が低い第２の２ＤＥＧ１１２を短くできるので、オン抵抗の低抵抗化が実現できる。一方で、ドレイン電極１２３側では第２バリア層１０６がゲート電極１２１よりも張り出すように設けられているので、ゲート電極１２１のドレイン電極１２３側の端部に集中する電界を緩和することができる。このように、電界緩和によるオフリーク電流を低減しつつ、オン抵抗を低減できる。

【0109】

次に、変形例２について、図８を用いて説明する。

【0110】

図８は、実施の形態２の変形例２に係る半導体装置２００Ｂの構成を示す断面図である。図８に示すように、変形例２に係る半導体装置２００Ｂでは、ゲート電極１２１は、第２バリア層１０６の端部と比べて、ソース電極１２２側およびドレイン電極１２３側の両側に張り出している。

【0111】

具体的には、図７に示す半導体装置２００Ａと同様に、ゲート電極１２１は、第２バリア層１０６のソース電極１２２側の端部（ソース電極側端）よりもソース電極１２２側に有限の第３長さ（距離Ｄ_ＧＳ）分張り出している。また、ゲート電極１２１は、第２バリア層１０６のドレイン電極１２３側の端部（ドレイン電極側端）よりもドレイン電極１２３側に有限の第４長さ分張り出している。第４長さは、図８に示す距離Ｄ_ＧＤに相当する。第２バリア層１０６のドレイン電極１２３側の端部とは、平面視における第２バリア層１０６の輪郭のうち、最もドレイン電極１２３に近い部分である。

【0112】

図８に示すように、距離Ｄ_ＧＳは、距離Ｄ_ＧＤと等しいが、これに限定されない。距離Ｄ_ＧＳは、距離Ｄ_ＧＤより短くてもよく、距離Ｄ_ＢＤより長くてもよい。例えば、距離Ｄ_ＧＳを距離Ｄ_ＧＤより長くすることで、ドレイン電極１２３側での電界集中を緩和しながら、オン抵抗を低減することができる。

【0113】

以上のように、変形例２に係る半導体装置２００Ｂでは、基板１０１の平面視において、ゲート電極１２１は、第２バリア層１０６のドレイン電極１２３側端よりもドレイン電極１２３側に張り出している。また、半導体装置２００Ｂでは、半導体装置２００Ａと同様に、基板１０１の平面視において、ゲート電極１２１は、第２バリア層１０６のソース電極１２２側端よりもソース電極１２２側に張り出している。

【0114】

このようにすることで、平面視でゲート電極１２１とソース電極１２２およびドレイン電極１２３の各々との間に位置する第１の２ＤＥＧ１１１が、ゲート電極１２１のソース電極１２２側の端部またはドレイン電極１２３側の端部と重なる部分にまで延在する。このため、電子密度が高い第１の２ＤＥＧ１１１がソース電極１２２側およびドレイン電極１２３側の各々に延在し、電子密度が低い第２の２ＤＥＧ１１２を短くできるため、オン抵抗を低減できる。

【0115】

なお、本実施の形態または各変形例に係る半導体装置２００、２００Ａまたは２００Ｂにおいても、実施の形態１の変形例１に係る第２リセス部１０８Ａが設けられて、ゲート電極１２１の一部が第１バリア層１０５に埋め込まれるように設けられてもよい。また、半導体装置２００では、実施の形態１の変形例２に係る第２リセス部１０８Ｂが設けられて、ゲート電極１２１が第２バリア層１０６に接触していてもよい。空乏層を広がりやすくすることができ、トランジスタのオフリーク電流を低減することができる。

【0116】

（実施の形態３）
続いて、実施の形態３について説明する。

【0117】

実施の形態３では、実施の形態１と比較して、第２バリア層の形状が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0118】

図９は、実施の形態３に係る半導体装置３００の構成を示す断面図である。図９に示すように、実施の形態３に係る半導体装置３００では、第２バリア層１０６の厚さは、ソース電極１２２側の方がドレイン電極１２３側より薄い。具体的には、第２バリア層１０６は、平面視における、ゲート電極１２１のドレイン電極１２３側の端部位置（ドレイン電極側端位置）の方が、ゲート電極１２１のソース電極１２２側の端部位置（ソース電極側端位置）よりも厚い。

【0119】

より具体的には、図９に示すように、第２バリア層１０６は、薄膜部１０６ａと、薄膜部１０６ａよりも厚い厚膜部１０６ｂと、を有する。薄膜部１０６ａは、平面視において、ゲート電極１２１のソース電極１２２側の端部位置に重なっている。厚膜部１０６ｂは、平面視において、ゲート電極１２１のドレイン電極１２３側の端部位置に重なっている。

【0120】

厚さが異なる第２バリア層１０６は、第１リセス部１０７の底面に段差を形成しておくことによって形成される。底面に段差がある第１リセス部１０７は、例えば、チャネル層１０４のエッチングを段階的に行うことによって形成される。

【0121】

このように、第２バリア層１０６の厚みが異なることで、第２バリア層１０６とチャネル層１０４との界面近傍に発生する２ＤＥＧの電子密度が異なる。具体的には、ドレイン電極１２３側の第２の２ＤＥＧ１１２の電子密度より、ソース電極１２２側の第３の２ＤＥＧ１１３の電子密度を高くできる。このため、ゲート電極１２１のドレイン電極１２３側の端部を電界緩和してゲート電極１２１とドレイン電極１２３との間のオフリーク電流を低減しつつ、オン抵抗を低減できる。

【0122】

なお、図９に示す例では、第２バリア層１０６は、厚膜部１０６ｂよりもドレイン電極１２３に近い部分に、膜厚が薄い部分を有するが、これに限定されない。厚膜部１０６ｂは、第２バリア層１０６のドレイン電極１２３側の端部にまで延在していてもよい。

【0123】

以上のように、本実施の形態に係る半導体装置３００では、第２バリア層１０６の厚さは、基板１０１の平面視における、ゲート電極１２１のドレイン電極１２３側端位置の方が、ゲート電極１２１のソース電極１２２側端位置よりも厚い。

【0124】

これにより、ソース電極１２２側には、ドレイン電極１２３側の第２の２ＤＥＧ１１２よりも電子密度が濃い第３の２ＤＥＧ１１３が発生する。このため、オン抵抗の低抵抗化とドレイン電極１２３側の電界緩和によるオフリーク電流の低減とを両立させることができる。

【0125】

（実施の形態３の変形例）
続いて、実施の形態３の変形例について説明する。

【0126】

以下に示す変形例では、実施の形態１と比較して、第２バリア層の側面の形状が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0127】

図１０は、実施の形態３の変形例に係る半導体装置３００Ａの構成を示す断面図である。図１０に示すように、変形例に係る半導体装置３００Ａでは、第２バリア層１０６の側面が傾斜している。具体的には、第２バリア層１０６のソース電極１２２側およびドレイン電極１２３側の側面は、第１バリア層１０５との間隔が第２バリア層１０６の端部から中心部に向かって広がるように傾斜している。

【0128】

傾斜している側面は、例えば、滑らかに湾曲した傾斜面である。傾斜面は、下方に凸で湾曲している。なお、傾斜している側面は、平坦面であってもよい。また、ソース電極１２２側およびドレイン電極１２３側の一方の側面は、傾斜していなくてもよい。

【0129】

第２バリア層１０６の側面の傾斜角度は、第１バリア層１０５の下面に対して鋭角である。なお、傾斜角度は、第２バリア層１０６と第１バリア層１０５との接触面と側面とがなす角度で表される。第２バリア層１０６の側面の傾斜角度は、例えば、４５度以下であり、一例として３０度である。なお、傾斜角度が小さいほど、オン抵抗を低減できる。

【0130】

傾斜している側面とチャネル層１０４との界面には、チャネル層１０４側に第４の２ＤＥＧ１１４が発生する。第２バリア層１０６の厚みが側面の傾斜によりソース電極１２２側およびドレイン電極１２３側の各々の端部で薄くなるため、当該端部近傍の第４の２ＤＥＧ１１４の電子密度が高くなる。このため、オン抵抗の低減が可能である。また、第４の２ＤＥＧ１１４は、傾斜している側面の形状に沿って発生するので、第１の２ＤＥＧ１１１と第２の２ＤＥＧ１１２との間を滑らかに接続することができる。このため、２ＤＥＧ内の電子散乱を抑制することができ、オン抵抗を低減することができる。

【0131】

以上のように、本変形例に係る半導体装置３００Ａでは、第２バリア層１０６のソース電極１２２側またはドレイン電極１２３側の側面は、第１バリア層１０５の下面との間隔が第２バリア層１０６の端部から中心部に向かって広がるように傾斜しており、第２バリア層１０６の側面と第１バリア層１０５の下面とが為す角は、鋭角である。

【0132】

このようにすることで、チャネルである２ＤＥＧの、第２バリア層１０６の段差による電子散乱を抑制してオン抵抗を低減できる。また、第２バリア層１０６の側面を鋭角で傾斜させることにより、第２の２ＤＥＧ１１２の電子密度より第４の２ＤＥＧ１１４の電子密度を高くできるため、オン抵抗を低減できる。

【0133】

なお、本実施の形態または各変形例に係る半導体装置３００または３００Ａにおいても、実施の形態１の変形例１に係る第２リセス部１０８Ａが設けられて、ゲート電極１２１の一部が第１バリア層１０５に埋め込まれるように設けられてもよい。また、半導体装置３００または３００Ａでは、実施の形態１の変形例２に係る第２リセス部１０８Ｂが設けられて、ゲート電極１２１が第２バリア層１０６に接触していてもよい。空乏層を広がりやすくすることができ、トランジスタのオフリーク電流を低減することができる。また、半導体装置３００または３００Ａでは、第２バリア層１０６とゲート電極１２１との位置関係は、実施の形態２またはその変形例で説明した位置関係を満たしていてもよい。

【0134】

（実施の形態４）
続いて、実施の形態４について説明する。

【0135】

実施の形態４では、実施の形態１と比較して、第１バリア層がスペーサ層を有する点が相違する。以下では、実施の形態１との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0136】

図１１は、実施の形態４に係る半導体装置４００の構成を示す断面図である。図１１に示すように、実施の形態４に係る半導体装置４００は、第１バリア層１０５の構成層数は２層以上である。具体的には、第１バリア層１０５は、スペーサ層１０５ａと、バリア層１０５ｂと、を含む。バリア層１０５ｂは、例えば、実施の形態１～３で示した第１バリア層１０５と同様の構成を有する。

【0137】

スペーサ層１０５ａは、第１バリア層１０５を構成する全層のうち、最下層に位置する層である。スペーサ層１０５ａのバンドギャップは、第１バリア層１０５内のスペーサ層１０５ａ以外のいずれかの層よりバンドギャップが大きい。図１０に示す例では、スペーサ層１０５ａのバンドギャップは、バリア層１０５ｂのバンドギャップおよびチャネル層１０４のバンドギャップのいずれよりも大きい。例えば、スペーサ層１０５ａのバンドギャップは、第１バリア層１０５を構成する全ての層の中で最もバンドギャップが大きい層であってもよい。

【0138】

スペーサ層１０５ａは、例えば、厚さが２ｎｍで、Ａｌ組成率が１００％のＡｌＮである。なお、スペーサ層１０５ａのＡｌ組成率は、３０％以上１００％未満の範囲であってもよい。また、スペーサ層１０５ａの厚さは、任意の膜厚としてもよい。

【0139】

また、図１１に示す例では、スペーサ層１０５ａは、第２バリア層１０６の上面を接触して覆っているが、これに限定されない。第１バリア層１０５のうち、第２バリア層１０６の上面と接する部分にはスペーサ層１０５ａが設けられていなくてもよい。この場合、第２バリア層１０６の上面には、バリア層１０５ｂが接触している。

【0140】

また、スペーサ層１０５ａは、第２バリア層１０６の側面と底面との少なくとも一方に設けられてもよい。この場合、第２バリア層１０６の上面に接するスペーサ層１０５ａはなくてもかまわない。

【0141】

以上のように、本実施の形態に係る半導体装置４００では、第１バリア層１０５は、最下層にスペーサ層１０５ａを含む複数層で構成されている。スペーサ層１０５ａのバンドギャップは、第１バリア層１０５内のスペーサ層１０５ａ以外のいずれかの層のバンドギャップより大きい。

【0142】

このようにすることで、ゲート電極１２１の直下方向以外の部分に位置する第１バリア層１０５の直下方向の電子の移動度を向上させて低抵抗化が可能であり、かつ、ゲート電極１２１の直下方向では、第１バリア層１０５のポテンシャルが高くなって、ゲート電極１２１とドレイン電極１２３との間のオフリーク電流を低減できる。

【0143】

（実施の形態４の変形例）
続いて、実施の形態４の変形例について説明する。

【0144】

以下に示す変形例では、実施の形態４と比較して、第１バリア層にリセス部が設けられている点が相違する。以下では、実施の形態４との相違点を中心に説明を行い、共通点の説明を省略または簡略化する。

【0145】

図１２は、実施の形態４の変形例に係る半導体装置４００Ａの構成を示す断面図である。図１２に示すように、変形例に係る半導体装置４００Ａでは、ゲート電極１２１下方の第１バリア層１０５の上面には、スペーサ層１０５ａに至る第３リセス部１０９が設けられている。

【0146】

第３リセス部１０９は、第１バリア層１０５を構成する全ての層のうち、スペーサ層１０５ａ以外の層を貫通している。図１２に示す例では、第３リセス部１０９は、バリア層１０５ｂを貫通している。第３リセス部１０９の底面は、スペーサ層１０５ａとバリア層１０５ｂとの界面と面一である。なお、第３リセス部１０９は、スペーサ層１０５ａの一部を除去することで形成されてもよい。すなわち、第３リセス部１０９の底面は、スペーサ層１０５ａとバリア層１０５ｂとの界面よりも下方に位置していてもよい。第３リセス部１０９の形状および配置は、実施の形態１の変形例に係る第２リセス部１０８Ａまたは１０８Ｂと同じである。

【0147】

図１２に示すように、ゲート電極１２１は、第３リセス部１０９の底面に接触している。すなわち、ゲート電極１２１は、スペーサ層１０５ａと接触している。

【0148】

以上のように、本実施の形態に係る半導体装置４００Ａでは、ゲート電極１２１の下方の第１バリア層１０５の上面にはスペーサ層１０５ａに至る第３リセス部１０９が設けられ、ゲート電極１２１は、第３リセス部１０９の底面に接触している。

【0149】

このようにすることで、ショットキー障壁が高くなり、さらにゲート電極１２１とドレイン電極１２３との間のオフリーク電流をさらに低減できる。

【0150】

なお、本実施の形態または各変形例に係る半導体装置４００または４００Ａにおいても、第３リセス部１０９の代わりに、実施の形態１の変形例１に係る第２リセス部１０８Ａが設けられて、ゲート電極１２１の一部が第１バリア層１０５に埋め込まれるように設けられてもよい。また、半導体装置４００または４００Ａでは、第３リセス部１０９の代わりに、実施の形態１の変形例２に係る第２リセス部１０８Ｂが設けられて、ゲート電極１２１が第２バリア層１０６に接触していてもよい。空乏層を広がりやすくすることができ、トランジスタのオフリーク電流を低減することができる。また、半導体装置４００または４００Ａでは、第２バリア層１０６とゲート電極１２１との位置関係は、実施の形態２またはその変形例で説明した位置関係を満たしていてもよい。また、半導体装置４００または４００Ａでは、第２バリア層１０６の形状が、実施の形態３またはその変形例で説明した形状であってもよい。

【0151】

（各実施の形態および各変形例に係る半導体装置の製造方法）
続いて、上述した各実施の形態および各変形例に係る半導体装置の製造方法について説明する。以下では、図１に示した実施の形態１に係る半導体装置１００の製造方法を中心に説明を行う。なお、実施の形態の実施例１と実施例２との製造方法は、チャネル層１０４、第１バリア層１０５、第２バリア層１０６の厚さやＡｌ組成率およびＩｎ組成率のみが異なるため、実施例１で代表して説明をする。

【0152】

以下、図１３Ａ～図１３Ｅを参照しながら、実施の形態１における半導体装置１００の製造方法を説明する。

【0153】

図１３Ａ～図１３Ｅは、それぞれ、製造途上における半導体装置１００の構成を示す断面図である。

【0154】

まず、図１３Ａに示すように、Ｓｉからなる基板１０１上に、有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を用いて、厚さが２μｍでＡｌＮおよびＡｌＧａＮの積層構造からなるバッファ層１０２と、厚さが１０００ｎｍでＡｌ組成率が５％のＡｌ_０．０５Ｇａ_０．９５Ｎからなるバックバリア層１０３と、厚さが１００ｎｍでＧａＮからなるチャネル層１０４と、ＩｎＡｌＧａＮからなる窒化物半導体層１０６Ａとを＋ｃ面方向（＜０００１＞方向）に順次、半導体結晶成長装置内で連続して、エピタキシャル成長させる。

【0155】

バッファ層１０２の成長条件は、例えば、成長温度は６００℃から１２００℃の条件を適用した。なお、成長圧力は、減圧条件を適用し、例えば５０ＫＰａ以下である。

【0156】

バックバリア層１０３の成長条件は、例えば、成長温度は９００℃から１２００℃の条件を適用する。あるいは、成長温度は、１０００℃から１１５０℃の範囲であってもよい。より良好な膜質のバックバリア層１０３を形成することができる。また、成長圧力は、減圧条件を適用し、例えば８０ＫＰａ以下である。なお、バックバリア層１０３には、不純物として炭素（Ｃ）や鉄（Ｆｅ）などを添加することも可能である。

【0157】

チャネル層１０４の成長条件は、例えば、成長温度は９００℃から１２００℃の条件を適用する。あるいは、成長温度は、１０００℃から１１５０℃の範囲であってもよい。より良好な膜質のチャネル層１０４を形成することができる。また、成長圧力は、常圧ないしは減圧条件のどちらを適用しても構わない。また、チャネル層１０４に意図的に不純物を添加しないＧａＮを用いることで、不純物が原因によって生じる、ドレイン電流が過渡的に低下する、いわゆる電流コラプスを抑制することができる。

【0158】

窒化物半導体層１０６Ａの成長条件は、例えば、成長温度は５００℃から９００℃の条件を適用する。あるいは、成長温度は、５５０℃から７５０℃の範囲であってもよい。より良好な膜質の窒化物半導体層１０６Ａを形成することができる。また、成長圧力は、常圧ないしは減圧条件のどちらを適用しても構わない。

【0159】

なお、窒化物半導体層１０６Ａは、Ｈ_２およびＮ_２の混合ガスからなるキャリアガスのガス流量比率は、例えば、以下の式（１）を満たす。これにより、窒化物半導体層１０６Ａのエッチングを抑制することができる。

【0160】

Ｎ_２ガス流量／（Ｈ_２ガス流量＋Ｎ_２ガス流量） ≧ ０．５ ・・・式（１）

【0161】

また、Ｈ_２およびＮ_２の混合ガスからなるキャリアガスのガス流量比率は、以下の式（２）を満たしてもよい。これにより、エッチングの抑制効果をさらに高めることができる。

【0162】

Ｎ_２ガス流量／（Ｈ_２ガス流量＋Ｎ_２ガス流量） ＝ １．０ ・・・式（２）

【0163】

次に、図１３Ｂに示すように、第２バリア層１０６を形成する領域に、レジストを塗布した後にリソグラフィー法を用いてレジストをパターニングする。次に、ドライエッチング法を用いて、第２バリア層１０６を形成する領域の窒化物半導体層１０６Ａの全部と、チャネル層１０４の２０ｎｍとを除去することにより、第１リセス部１０７を形成する。なお、本実施の形態では、ドライエッチング法を用いているが、ウェットエッチング法を用いて第１リセス部１０７を形成してもよいし、ドライエッチング法を用いた後にウェットエッチング法を用いてもよい。

【0164】

なお、第１リセス部１０７の形状、位置および大きさは、レジストのパターニングで除去する部分の形状、位置および大きさによって調整可能である。第１リセス部１０７の形状、位置および大きさを調整することにより、実施の形態２もしくは３またはこれらの変形例に係る第１リセス部１０７を形成することができる。例えば、異なるレジストパターンによるエッチングを２段階で行うことで、図９に示したような底面に段差を有する第１リセス部１０７を形成することができる。また、図１０に示したような側面が傾斜した第１リセス部１０７は、レジストの端部形状を傾斜させておくことにより形成することができる。

【0165】

ドライエッチング処理の具体例として、本実施の形態では、例えば、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）ドライエッチング装置によるプラズマ処理について説明する。なお、容量結合型（ＣＣＰ：Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）または電子サイクロン共鳴（ＥＣＲ：Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）ドライエッチング装置によるプラズマ処理を用いてもよい。

【0166】

ＩＣＰドライエッチング装置によるエッチング処理は、例えば、ガス原料としてＢＣｌ_３を用いて、１０ｓｃｃｍ以上３０ｓｃｃｍ以下のガス流量でＢＣｌ_３ガスを導入することで行う。このとき、ＢＣｌ_３ガスの他に、ＨＢｒ、ＳｉＣｌ_４、Ｃｌ_２またはＣＣｌ_４を添加してもよい。また、不活性ガスであるＡｒ（アルゴン）またはＨｅ（ヘリウム）を導入して希釈してもよい。エッチング処理の設定条件としては、例えば、エッチング処理雰囲気の圧力は０．５Ｐａ以上３Ｐａ以下であり、１３．５６ＭＨｚ電源による上部電極への印加電力を５０Ｗ以上２００Ｗ以下で、１３．５６ＭＨｚ電源による下部電極への印加電力を５Ｗ以上２０Ｗ以下で、基板温度は０℃以上２０℃以下である。

【0167】

ウェットエッチ処理の具体例として、アンモニア過酸化水素水（ＡＰＭ：Ａｍｍｏｎｉｕｍ－Ｈｙｄｒｏｇｅｎ Ｐｅｒｏｘｉｄｅ Ｍｉｘｔｕｒｅ）によるエッチング処理について説明する。なお、水酸化テトラメチルアンモニウム（ＴＭＡＨ：Ｔｅｔｒａｍｅｔｈｙｌ Ａｍｍｏｎｉｕｍ Ｈｙｄｒｏｘｉｄｅ）、水酸化カリウム（ＫＯＨ）等によるエッチング処理をしてもよい。

【0168】

ＡＰＭによるエッチング処理の設定は、例えば、ＨＮ_４ＯＨ：Ｈ_２Ｏ_２：Ｈ_２Ｏ＝１：１：５の割合で、薬液の温度は７０℃である。ここで、アルカリ性の薬液のｐＨ値は、１０以上１４以下としてもよいし、薬液の温度は、６５℃以上としてもよい。これにより、ドライエッチングにより生じた欠陥を除去することができる。

【0169】

このとき、窒化物半導体層１０６Ａの表面をハードマスクで覆って、ウェットエッチング後に除去してもよい。このようにすることで、チャネル層１０４において窒化物半導体層１０６Ａを貫通したアルカリ性の薬液による結晶欠陥の増大を抑制することができる。

【0170】

次に、図１３Ｃに示すように、窒化物半導体層１０６Ａからマストランスポート法により、第１リセス部１０７を埋め込むように第２バリア層１０６を形成する。第２バリア層１０６は、例えば、厚さ２０ｎｍのＩｎ組成率が４％、Ａｌ組成率が２３％のＩｎ_０．０４Ａｌ_０．２３Ｇａ_０．７３Ｎである。

【0171】

以下、マストランスポート法により第２バリア層１０６を形成する方法を詳細に説明する。窒化物半導体成長装置内に投入した後、Ｈ_２およびＮ_２の混合ガスからなるキャリアガスとＮＨ_３からなるＶ族原料ガスの雰囲気にて、昇温加熱する。また、この昇温加熱の際、ＩＩＩ族原料となる有機金属は窒化物半導体成長装置内に供給しない。

【0172】

次に、Ｈ_２およびＮ_２の混合ガスからなるキャリアガスとＮＨ_３との雰囲気にて昇温加熱することで、Ｈ_２およびＮ_２の混合ガスからなるキャリアガスとＮＨ_３とのエッチング効果により、窒化物半導体層１０６Ａの表面より、ＩＩＩ族原子である、Ｉｎ原子、Ａｌ原子およびＧａ原子と、Ｖ族原子であるＮとが離脱する。

【0173】

窒化物半導体層１０６Ａの表面から離脱した、ＩＩＩ族原子である、Ｉｎ原子、Ａｌ原子およびＧａ原子は、ＮＨ_３から分解したＶ族原子であるＮ原子の供給と相まって、マストランスポート現象が発生する。Ｈ_２およびＮ_２の混合ガスからなるキャリアガスとＮＨ_３との雰囲気にて、昇温加熱することで生じるマストランスポート現象により、Ｉｎ原子、Ａｌ原子、Ｇａ原子、およびＮ原子は、位置エネルギーの低い第１リセス部１０７に移動し、第１リセス部１０７を埋め込むことができる。これにより、第２バリア層１０６が形成され、チャネル層１０４の上部に形成された窒化物半導体層１０６Ａは消失する。また、マストランスポート現象による、各原子の孔の方向への移動と、各原子の孔の内部への堆積とにより、図１３Ｃに示すように、チャネル層１０４の上面および第２バリア層１０６の表面は凹凸がなく面一となる。

【0174】

なお、組成がＩｎ_０．０４Ａｌ_０．２３Ｇａ_０．７３Ｎの第２バリア層１０６を得るには、窒化物半導体層１０６Ａの組成や、マストランスポート現象の発生時の温度、圧力、キャリアガス流量などの条件や、マストランスポート現象の経過時間などを適切に制御することで実現することができる。

【0175】

また、マストランスポート現象によって第２バリア層１０６を形成するときのキャリアガスのガス流量比は、例えば、上述した式（１）の条件を満たす。これにより、図１３Ｃに示すようにチャネル層１０４および第２バリア層１０６の表面が露出した状態で、Ｈ_２およびＮ_２の混合ガスからなるキャリアガスとＮＨ_３とによる過剰なエッチングを抑制することができる。また、ガス流量比は、上述した式（２）の上面を満たした場合には、エッチング効果をさらに抑制することができる。

【0176】

本実施の形態では、マストランスポート法で第２バリア層１０６を形成するが、これに限定されない。窒化物半導体層１０６Ａを形成せずにマスク層を形成して第１リセス部１０７を形成した後に、選択成長法により第２バリア層１０６を形成してからマスク層を除去してもよい。

【0177】

なお、第２バリア層１０６を形成した後、チャネル層１０４上に、図１１および図１２で示したスペーサ層１０５ａを形成しておいてもよい。また、第２バリア層１０６を形成する前に、スペーサ層１０５ａを形成してもよい。スペーサ層１０５ａは、ＭＯＣＶＤ法によって形成することができる。

【0178】

次に、図１３Ｄに示すように、ＭＯＣＶＤ法にて半導体結晶成長装置内で連続して、チャネル層１０４と第２バリア層１０６との上に第１バリア層１０５を形成する。第２バリア層１０６は、例えば、厚さ２０ｎｍで、Ａｌ組成率が２７％のＡｌ_０．２７Ｇａ_０．７３Ｎである。

【0179】

このようにすることで、第１バリア層１０５と第２バリア層１０６とをチャネル層１０４の上部に形成することで、チャネル層１０４と第１バリア層１０５および第２バリア層１０６との界面に、自発分極および格子定数差によるピエゾ分極の影響により２ＤＥＧが形成される。つまり、チャネル層１０４と第１バリア層１０５との界面には第１の２ＤＥＧ１１１が、チャネル層１０４と第２バリア層１０６との界面には第２の２ＤＥＧ１１２が発生する。

【0180】

また、このとき、実施例１に係る半導体装置１００では、第１バリア層１０５と第２バリア層１０６とでは、Ｉｎ組成率が０≦第１バリア層１０５＜第２バリア層１０６の関係を満たし、かつ、Ａｌ組成率が第１バリア層１０５≧第２バリア層１０６の関係を満たしている。そして、格子定数平均値は、チャネル層１０４＞第２バリア層１０６＞第１バリア層１０５の関係を満たしていることにより、第１バリア層１０５と第２バリア層１０６とへの引張応力を低減できる。したがって、ゲート電極１２１下方のピエゾ分極量が低減するため、第１の２ＤＥＧ１１１の電子密度よりも第２の２ＤＥＧ１１２の電子密度を低減できる。

【0181】

第１バリア層１０５の成長条件は、例えば、成長温度は９００℃から１２００℃の条件を適用する。あるいは、成長温度は、１０００℃から１１５０℃の範囲であってもよい。また、成長圧力は、減圧条件を適用する。例えば、成長圧力は、８０ＫＰａ以下である。より良好な膜質の第１バリア層１０５を形成することができる。なお、当然ながら必要に応じて第１バリア層１０５のＡｌ組成および膜厚の変更、形成する条件の変更は可能である。

【0182】

次に、図１３Ｅに示すように、塩酸による前洗浄をして、スパッタ法によりＴｉおよびＡｌを順に堆積させた後、リソグラフィー法およびドライエッチング法を順に適用してＴｉおよびＡｌの積層膜をパターニングすることにより、所定形状のソース電極１２２およびドレイン電極１２３を第１バリア層１０５の上に形成する。なお、リソグラフィー法およびリフトオフ法を順に適用することにより、所定形状のソース電極１２２およびドレイン電極１２３を形成してもよい。次に、窒素雰囲気下で熱処理を行うことにより、ソース電極１２２およびドレイン電極１２３と第１の２ＤＥＧ１１１とのオーミックコンタクトを形成する。

【0183】

次に、スパッタ法によりＴｉＮおよびＡｌを順に堆積させた後にリソグラフィー法およびドライエッチング法を順に適用してＴｉＮおよびＡｌの積層膜をパターニングすることにより、ゲート電極１２１を第１バリア層１０５の上に形成する。なお、リソグラフィー法およびリフトオフ法を順に適用することにより、所定形状のゲート電極１２１を形成してもよい。

【0184】

以上の一連の工程を経ることで、図１に示した構造の半導体装置１００が完成する。

【0185】

なお、ゲート電極１２１を形成する前に、第２リセス部１０８Ａもしくは１０８Ｂまたは第３リセス部１０９を形成してもよい。第２リセス部１０８Ａもしくは１０８Ｂまたは第３リセス部１０９は、第１リセス部１０７と同様に、レジストの塗布およびパターニングと、エッチングと、レジストの除去とを順に行うことによって形成される。これにより、図４、図５または図１２に示した半導体装置１００Ａ、１００Ｂまたは４００Ａを形成することができる。

【0186】

（他の実施の形態）
以上、１つまたは複数の態様に係る半導体装置について、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。例えば、実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態における構成要素および機能を任意に組み合わせることで実現される形態も本開示の範囲内に含まれる。

【0187】

また、上記の各実施の形態は、請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

【産業上の利用可能性】

【0188】

本開示に係る半導体装置は、高速動作が要求される通信機器やインバータ、および、電源回路等に用いられるパワースイッチング素子等に有用である。

【符号の説明】

【0189】

１００、１００Ａ、１００Ｂ、２００、２００Ａ、２００Ｂ、３００、３００Ａ、４００、４００Ａ 半導体装置
１０１ 基板
１０２ バッファ層
１０３ バックバリア層
１０４ チャネル層
１０５ 第１バリア層
１０５ａ スペーサ層
１０５ｂ バリア層
１０６ 第２バリア層
１０６Ａ 窒化物半導体層
１０６ａ 薄膜部
１０６ｂ 厚膜部
１０７ 第１リセス部
１０８Ａ、１０８Ｂ 第２リセス部
１０９ 第３リセス部
１１１ 第１の２ＤＥＧ
１１２ 第２の２ＤＥＧ
１１３ 第３の２ＤＥＧ
１１４ 第４の２ＤＥＧ
１２１ ゲート電極
１２２ ソース電極
１２３ ドレイン電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13A】

【図13B】

【図13C】

【図13D】

【図13E】