(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-30
(45)【発行日】2024-11-08
(54)【発明の名称】力率改善回路の制御回路
(51)【国際特許分類】
H02M 3/155 20060101AFI20241031BHJP
【ＦＩ】
H02M3/155 H
【請求項の数】
7
(21)【出願番号】P 2020168299
(22)【出願日】2020-10-05
(65)【公開番号】P2022060692
(43)【公開日】2022-04-15
【審査請求日】2023-09-06
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】前島 聡
【審査官】安池 一貴
(56)【参考文献】
【文献】特開２００７－２９５８００（ＪＰ，Ａ）
【文献】特開平１１－１０３５７１（ＪＰ，Ａ）
【文献】特開２０１２－１８２９６８（ＪＰ，Ａ）
【文献】米国特許第０８５２５５０１（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／１５５
(57)【特許請求の範囲】
【請求項1】
ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、全波整流波形を有する第１電圧を受けるように構成される入力電圧検出端子と、
前記ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と基準電圧との誤差を増幅し、第２電圧を生成するように構成される誤差増幅回路と、
前記第１電圧と前記第２電圧を乗算することによって第３電圧を生成し、前記第３電圧にオフセット電圧を加えて第４電圧を生成するように構成される演算回路と、
前記ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流に応じた第２検出電圧と、前記第４電圧とを比較するように構成されるコンパレータと、
前記スイッチングトランジスタをオン／オフ駆動し、前記コンパレータの出力に応じて、前記第２検出電圧が前記第４電圧より高くなるごとに前記スイッチングトランジスタをオフするように構成される駆動回路と、
を備え、
前記演算回路は、前記第１電圧に応じて前記オフセット電圧を可変するように構成される、制御回路。
【請求項2】
前記演算回路は、前記第１電圧が高いほど、前記オフセット電圧が小さくなるように前記オフセット電圧を可変するように構成される、請求項１に記載の制御回路。
【請求項3】
前記演算回路は、前記第１電圧が高いほど、前記オフセット電圧が線形的に小さくなるように前記オフセット電圧を可変するように構成される、請求項２に記載の制御回路。
【請求項4】
前記オフセット電圧の最小値が零以上である、請求項１～３のいずれか一項に記載の制御回路。
【請求項5】
前記演算回路は、定電流を生成するように構成される定電流回路と、前記第１電圧に応じた第１電流を生成するように構成される第１電流生成回路と、を備え、
前記定電流から前記第１電流を引き抜いた後の電流に基づき前記オフセット電圧を生成するように構成される、請求項１～４のいずれか一項に記載の制御回路。
【請求項6】
スイッチングトランジスタを含むＤＣ／ＤＣコンバータの出力回路と、前記スイッチングトランジスタを駆動するように構成される請求項１～５のいずれか一項に記載の制御回路と、
を備える、力率改善回路。
【請求項7】
交流電圧を全波整流するように構成される整流回路と、前記整流回路の出力電圧を受けるように構成される請求項６に記載の力率改善回路と、
を備える、電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書中に開示されている発明は、力率改善回路の制御回路に関する。
【背景技術】
【0002】
力率改善回路は、ＡＣ／ＤＣ（交流／直流）変換する電源装置の交流入力電圧と交流入力電流をモニタし、それらの位相を略一致させて力率を１（すなわち１００％）に近い状態に近づける（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１２－１８２９６８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
交流入力電流の歪は、全高調波歪（ＴＨＤ：Total Harmonic Distortion）として表される。ＴＨＤが大きいと、力率改善回路を搭載する電子機器以外の他機器に悪影響が及ぶおそれがある。つまり、力率改善回路においてＴＨＤを小さくする制御が望まれている。
【課題を解決するための手段】
【0005】
本明細書中に開示されている制御回路は、ＤＣ／ＤＣコンバータを有する力率改善回路の制御回路であって、全波整流波形を有する第１電圧を受けるように構成される入力電圧検出端子と、前記ＤＣ／ＤＣコンバータの出力電圧に応じた第１検出電圧と基準電圧との誤差を増幅し、第２電圧を生成するように構成される誤差増幅回路と、前記第１電圧と前記第２電圧を乗算することによって第３電圧を生成し、前記第３電圧にオフセット電圧を加えて第４電圧を生成するように構成される演算回路と、前記ＤＣ／ＤＣコンバータのスイッチングトランジスタに流れる電流に応じた第２検出電圧と、前記第４電圧とを比較するように構成されるコンパレータと、前記スイッチングトランジスタをオン／オフ駆動し、前記コンパレータの出力に応じて、前記第２検出電圧が前記第４電圧より高くなるごとに前記スイッチングトランジスタをオフするように構成される駆動回路と、を備える構成（第１の構成）とする。
【0006】
また、上記第１の構成の制御回路において、前記演算回路は、前記第１電圧に応じて前記オフセット電圧を可変するように構成される構成（第２の構成）であってもよい。
【0007】
また、上記第２の構成の制御回路において、前記演算回路は、前記第１電圧が高いほど、前記オフセット電圧が小さくなるように前記オフセット電圧を可変するように構成される構成（第３の構成）であってもよい。
【0008】
また、上記第３の構成の制御回路において、前記演算回路は、前記第１電圧が高いほど、前記オフセット電圧が線形的に小さくなるように前記オフセット電圧を可変するように構成される構成（第４の構成）であってもよい。
【0009】
また、上記第１～第４いずれかの構成の制御回路において、前記オフセット電圧の最小値が零以上である構成（第５の構成）であってもよい。
【0010】
また、上記第２～第５いずれかの構成の制御回路において、前記演算回路は、定電流を生成するように構成される定電流回路と、前記第１電圧に応じた第１電流を生成するように構成される第１電流生成回路と、を備え、前記定電流から前記第１電流を引き抜いた後の電流に基づき前記オフセット電圧を生成するように構成される構成（第６の構成）であってもよい。
【0011】
本明細書中に開示されている力率改善回路は、スイッチングトランジスタを含むＤＣ／ＤＣコンバータの出力回路と、前記スイッチングトランジスタを駆動するように構成される上記第１～第６いずれかの構成の制御回路と、を備える構成（第７の構成）とする。
【0012】
本明細書中に開示されている電子機器は、交流電圧を全波整流するように構成される整流回路と、前記整流回路の出力電圧を受けるように構成される上記第７の構成の力率改善回路と、を備える構成（第８の構成）とする。
【発明の効果】
【0013】
本明細書中に開示されている制御回路は、力率改善回路のＴＨＤを抑制することができる。
【図面の簡単な説明】
【0014】
【図1】一実施形態に係る電子機器の構成を示す図
【図2】力率改善回路の一例を示す図
【図3】オフセット電圧生成回路の一例を示す図
【図4】第１演算回路の一例を示す図
【図5】第１変換回路の一例を示す図
【図6】第２変換回路の一例を示す図
【図7】第２演算回路の一例を示す図
【図8】交流電圧及び入力電流の波形図
【発明を実施するための形態】
【0015】
本明細書において、基準電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。
【0016】
本明細書において、定電流とは、理想的な状態において一定である電流を意味しており、実際には温度変化等により僅かに変動し得る電流である。
【0017】
本明細書において、定電圧とは、理想的な状態において一定である電圧を意味しており、実際には温度変化等により僅かに変動し得る電圧である。
【0018】
図１は、一実施形態に係る電子機器１の構成を示す回路図である。電子機器１としては、例えばテレビ、冷蔵庫、空気調和機などの家電製品、又はコンピュータなどを挙げることができる。電子機器１は、ヒューズ２、コンデンサ３、フィルタ４、整流回路５、コンデンサ６、及び力率改善（ＰＦＣ：Power Factor Correction）回路７を備える。電子機器１は、ＤＣ／ＤＣコンバータ８、マイコン９、及び信号処理回路１０をさらに備える。電子機器１は、ＤＣ／ＤＣコンバータ８の絶縁トランス（不図示）を境界として、互いに絶縁される１次側と２次側に分けられる。
【0019】
整流回路５は、例えばダイオードブリッジの整流回路である。商用交流電圧などの交流電圧ＶＡＣは、ヒューズ２、コンデンサ３、及びフィルタ４を経由して整流回路５に供給される。整流回路５は、交流電圧ＶＡＣを全波整流して第１電圧ＶＨを生成する。したがって、第１電圧ＶＨは、全波整流波形を有する。
【0020】
第１電圧ＶＨは、コンデンサ６を経由してＰＦＣ回路７に供給される。ＰＦＣ回路７は、第１電圧ＶＨから出力電圧ＶＤＣを生成する昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）を有する。ＰＦＣ回路７は、第１電圧ＶＨと入力電流ＩＡＣの位相を略一致させることにより力率を改善する。
【0021】
ＤＣ／ＤＣコンバータ８は、ＰＦＣ回路７の出力電圧ＶＤＣを受け、これを降圧して負荷であるマイコン９及び信号処理回路１０それぞれに供給する。
【0022】
マイコン９は、電子機器１全体を統合的に制御する。信号処理回路１０は、特定の信号処理を行うブロックであり、例えば外部機器との通信を行うインタフェース回路、画像処理回路、音声処理回路などを挙げることができる。現実の電子機器１においては、その機能に応じて複数の信号処理回路１０が設けられることはいうまでもない。
【0023】
以上が電子機器１の構成に関する説明である。このように、交流電圧ＶＡＣを全波整流する整流回路５と、全波整流された第１電圧ＶＨを昇圧して出力電圧ＶＤＣを生成するＰＦＣ回路７と、を備える電子機器によりＡＣ／ＤＣ変換を行う。次に、電子機器１に搭載されるＰＦＣ回路７の詳細について説明する。
【0024】
図２は、一実施形態に係るＰＦＣ回路７の構成を示す回路図である。ＰＦＣ回路７は、上述した通り昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）を有する。なお、本実施形態とは異なり、ＰＦＣ回路７は、昇圧型以外のＤＣ／ＤＣコンバータを有してもよい。
【0025】
ＰＦＣ回路７は、ＩＣ７００と、抵抗Ｒ１～Ｒ９と、キャパシタＣ１～Ｃ６と、ダイオードＤ１及びＤ２と、インダクタＬ１及びＬ２と、スイッチングトランジスタＭ１と、を備える。本実施形態では、スイッチングトランジスタＭ１は、ＮＭＯＳトランジスタである。
【0026】
ＩＣ７００は、ＰＦＣ回路７の制御回路である。ＩＣ７００は、端子ＶＣＣと、端子ＧＮＤと、端子ＺＣＤと、端子ＯＵＴと、端子ＣＳと、端子ＭＵＬＴと、端子ＥＯと、端子ＶＳと、を備える。
【0027】
抵抗Ｒ１の一端に第１電圧ＶＨが印加される。抵抗Ｒ１の他端は、抵抗Ｒ２の一端、キャパシタＣ５の一端、及び端子ＭＵＬＴに接続される。抵抗Ｒ２の他端及びキャパシタＣ５の他端はグラウンド電位に接続される。このような構成により、第１電圧ＶＨの抵抗Ｒ１及びＲ２による分圧である第１電圧ＶＭＵＬＴが端子ＭＵＬＴに供給される。
【0028】
抵抗Ｒ１の一端は、インダクタＬ１の一端及びダイオードＤ１のアノードに接続される。インダクタＬ１の他端はダイオードＤ２のアノード及びスイッチングトランジスタＭ１のドレインに接続される。ダイオードＤ１及びＤ２の各カソードは、キャパシタＣ１の一端に接続される。キャパシタＣ１の他端はグラウンド電位に接続され、スイッチングトランジスタＭ１のゲートは抵抗Ｒ８を介して端子ＯＵＴに接続され、スイッチングトランジスタＭ１のソースは抵抗Ｒ９を介してグラウンド電位に接続される。このような構成により、ＰＦＣ回路７は、昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）を備えることになる。昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）の出力電圧である電圧ＶＤＣはキャパシタＣ１の一端から出力される。
【0029】
インダクタＬ１とインダクタＬ２とは磁気結合する。インダクタＬ２の一端は抵抗Ｒ７を介して端子ＺＣＤに接続される。インダクタＬ２の他端はグラウンド電位に接続される。このような構成により、ＩＣ７００は、端子ＺＣＤに供給される電圧を監視することでインダクタＬ１を流れる電流のゼロクロスを検出することが可能となる。
【0030】
抵抗Ｒ３の一端に電圧ＶＤＣが印加される。抵抗Ｒ３の他端は、抵抗Ｒ４の一端、キャパシタＣ２の一端、及び端子ＶＳに接続される。抵抗Ｒ４の他端及びキャパシタＣ２の他端はグラウンド電位に接続される。このような構成により、電圧ＶＤＣの抵抗Ｒ３及びＲ４による分圧である第１検出電圧ＶＳが端子ＶＳに供給される。
【0031】
抵抗Ｒ９の一端はスイッチングトランジスタＭ１のソースに接続され、抵抗Ｒ９の他端はグラウンド電位に接続される。抵抗Ｒ９の両端間には、スイッチングトランジスタＭ１に流れる電流（スイッチングトランジスタＭ１のドレイン電流）に比例した電圧が生ずる。抵抗Ｒ９の両端間に生ずる電圧は、抵抗Ｒ６及びキャパシタＣ６によって構成されるＲＣ回路（ローパスフィルタ）は、抵抗Ｒ９の両端間に生ずる電圧の高周波成分を除去して第２検出電圧ＶＣＳを生成し、第２検出電圧ＶＣＳをＣＳに供給する。第２検出電圧ＶＣＳは、スイッチングトランジスタに流れる電流に応じた電圧である。
【0032】
抵抗Ｒ５の一端及びキャパシタＣ３の一端は、端子ＥＯに接続される。抵抗Ｒ５の他端はキャパシタＣ４の一端に接続される。キャパシタＣ３の他端及びキャパシタＣ４の他端はグラウンド電位に接続される。端子ＶＣＣに電源電圧ＶＣＣが供給され、端子ＧＮＤはグラウンド電位に接続される。
【0033】
以下、ＩＣ７００の具体的な構成を説明する。
【0034】
ＩＣ７００は、ツェナーダイオード７０１、コンパレータ７０２、バンドギャップ基準電圧回路７０３、定電圧回路７０４、及び過熱保護回路７０５を備える。ツェナーダイオード７０１のアノードはグラウンド電位に接続され、ツェナーダイオード７０１のカソードは端子ＶＣＣに接続される。
【0035】
ツェナーダイオード７０１は、電源電圧ＶＣＣをツェナー電圧にクランプする。コンパレータ７０２の反転入力端子、バンドギャップ基準電圧回路７０３、及び定電圧回路７０４は端子ＶＣＣに接続される。
【0036】
コンパレータ７０２は、ヒステリシスコンパレータであり、電源電圧ＶＣＣを閾値電圧と比較し、比較結果を示す低電圧ロックアウト信号ＵＶＬＯを出力する。電源電圧ＶＣＣが閾値電圧以上であれば低電圧ロックアウト信号ＵＶＬＯはローレベル（正常状態を示すレベル）になり、電源電圧ＶＣＣが閾値電圧未満であれば低電圧ロックアウト信号ＵＶＬＯはハイレベル（異常状態を示すレベル）になる。コンパレータ７０２で用いられる閾値電圧は、低電圧ロックアウト信号ＵＶＬＯのレベルに応じて、第１閾値電圧ＶＴＨ１（例えば８［Ｖ］）と第２閾値電圧ＶＴＨ２（例えば１３［Ｖ］）とを遷移する。
【0037】
バンドギャップ基準電圧回路７０３は、電源電圧ＶＣＣを用いて基準電圧を生成して定電圧回路７０４に供給する。
【0038】
定電圧回路７０４は、電源電圧ＶＣＣ及び基準電圧を用いて定電圧を生成し、ＩＣ７００の各部に供給する。
【0039】
過熱保護回路７０５は、周辺温度を検知し、周辺温度が閾値温度以上であればハイレベル（異常状態を示すレベル）の過熱保護信号ＴＳＤを出力し、周辺温度が閾値温度未満であればローレベル（正常状態を示すレベル）の過熱保護信号ＴＳＤを出力する。
【0040】
ＩＣ７００は、コンパレータ７０６、起動時過昇圧低減回路７０７、コンパレータ７０８、及びコンパレータ７０９をさらに備える。
【0041】
コンパレータ７０６は、第１検出電圧ＶＳを閾値電圧ＶＴＨ３（例えば２．２５［Ｖ］）と比較し、比較結果を起動時過昇圧低減回路７０７に出力する。第１検出電圧ＶＳが閾値電圧ＶＴＨ３以上であればコンパレータ７０６の出力信号はハイレベル（異常状態を示すレベル）になり、第１検出電圧ＶＳが閾値電圧ＶＴＨ３未満であればコンパレータ７０６の出力信号はローレベル（正常状態を示すレベル）になる。
【0042】
起動時過昇圧低減回路７０７は、起動時過昇圧低減信号ＯＶＲを出力する。起動時過昇圧低減回路７０７は、コンパレータ７０６の出力信号及び後述するコンパレータ３０の出力電圧ＶＣＯＭＰに基づき、起動時に第１検出電圧ＶＳが閾値電圧ＶＴＨ３まで上昇すると、後述する第２電圧Ｖ２が下降して後述する定電圧ＶＢＵＲＳＴになるまで、起動時過昇圧低減信号ＯＶＲをハイレベル（異常状態を示すレベル）にし、それ以外のときには起動時過昇圧低減信号ＯＶＲをローレベル（正常状態を示すレベル）にする。
【0043】
コンパレータ７０８は、第１検出電圧ＶＳを閾値電圧ＶＴＨ４（例えば０．３［Ｖ］）と比較し、比較結果である短絡保護信号ＳＰを出力する。第１検出電圧ＶＳが閾値電圧ＶＴＨ４以上であれば短絡保護信号ＳＰはローレベル（正常状態を示すレベル）になり、第１検出電圧ＶＳが閾値電圧ＶＴＨ４未満であれば短絡保護信号ＳＰはハイレベル（異常状態を示すレベル）になる。
【0044】
コンパレータ７０９は、ヒステリシスコンパレータであり、第１検出電圧ＶＳを閾値電圧と比較し、比較結果を示す静的過電圧保護信号ＳＯＶＰを出力する。第１検出電圧ＶＳが閾値電圧以上であれば静的過電圧保護信号ＳＯＶＰはハイレベル（異常状態を示すレベル）になり、第１検出電圧ＶＳが閾値電圧未満であれば静的過電圧保護信号ＳＯＶＰはハイレベル（異常状態を示すレベル）になる。コンパレータ７０９で用いられる閾値電圧は、静的過電圧保護信号ＳＯＶＰのレベルに応じて、第５閾値電圧ＶＴＨ５（例えば２．６［Ｖ］）と第６閾値電圧ＶＴＨ６（例えば２．７［Ｖ］）とを遷移する。
【0045】
ＩＣ７００は、誤差増幅回路７１０、ＯＲゲート７１１、ＮＭＯＳトランジスタ７１２、演算回路７１３、ツェナーダイオード７１４、コンパレータ７１５、及び駆動回路ＤＲＶ１をさらに備える。
【0046】
誤差増幅回路７１０は、ＰＦＣ回路７に設けられる昇圧型のＤＣ／ＤＣコンバータ（スイッチングレギュレータ）の出力電圧ＶＤＣに応じた第１検出電圧ＶＳと、基準電圧ＶＲＥＦとの誤差を増幅し、第２電圧Ｖ２を生成する。なお、誤差増幅回路７１０での増幅率は１であっても構わない。誤差増幅回路７１０は、第２電圧Ｖ２を端子ＥＯ及び演算回路７１３に供給する。
【0047】
ＯＲゲート７１１は、低電圧ロックアウト信号ＵＶＬＯと起動時過昇圧低減信号ＯＶＲとの論理和をＮＭＯＳトランジスタ７１２のゲートに出力する。ＮＭＯＳトランジスタ７１２のドレインは端子ＥＯに接続され、ＮＭＯＳトランジスタ７１２のソースはグラウンド電位に接続される。ＮＭＯＳトランジスタ７１２は、端子ＥＯに印加される第２電圧を放電するためのスイッチである。したがって、低電圧ロックアウト信号ＵＶＬＯ及び起動時過昇圧低減信号ＯＶＲの少なくとも一方がローベルであるときに、ＮＭＯＳトランジスタ７１２がオンになって第２電圧Ｖ２が下降する。
【0048】
演算回路７１３は、交流電圧（第１電圧）ＶＭＵＬＴと第２電圧Ｖ２を乗算することによって第３電圧を生成し、当該第３電圧にオフセット電圧ＶＯＦＦＳＥＴを加えて第４電圧Ｖ４を生成する。
【0049】
第４電圧Ｖ４は、コンパレータ７１５の反転入力端子に接続される。ツェナーダイオード７１４のカソードはコンパレータ７１５の反転入力端子に接続され、ツェナーダイオード７１４のアノードはグラウンド電位に接続される。ツェナーダイオード７１４は、第４電圧Ｖ４をツェナー電圧にクランプする。
【0050】
コンパレータ７１５は、スイッチングトランジスタＭ１に流れる電流に応じた第２検出電圧ＶＣＳと第４電圧Ｖ４とを比較し、比較結果を示す電圧ＶＣＯＭＰを出力する。
【0051】
駆動回路ＤＲＶ１は、スイッチングトランジスタＭ１をオン／オフ駆動し、コンパレータ７１５の出力である電圧ＶＣＯＭＰに応じて、第２検出電圧ＶＣＳが第４電圧Ｖ４より高くなるごとにスイッチングトランジスタＭ１をオフする。すなわち、駆動回路ＤＲＶ１は、コンパレータ７１５の出力である電圧ＶＣＯＭＰに基づき、スイッチングトランジスタＭ１をオフする。駆動回路ＤＲＶ１の構成は特に限定されず、公知の技術を用いればよい。
【0052】
図２には、駆動回路ＤＲＶ１の一例が示される。駆動回路ＤＲＶ１は、コンパレータ７１６、ワンショット回路７１７、タイマー７１８、ＯＲゲート７１９、フリップフロップ７２０、ＡＮＤゲート７２１、プリドライバ７２２、ゲートクランプ回路７２３、ＰＭＯＳトランジスタ７２４、ＮＭＯＳトランジスタ７２５、及び抵抗７２６を含む。
【0053】
コンパレータ７１６は、ヒステリシスコンパレータであり、端子ＺＣＤに印加される電圧を閾値電圧と比較し、比較結果をワンショット回路７１７に出力する。端子ＺＣＤに印加される電圧が閾値電圧以上であればコンパレータ７１６の出力信号はローレベルになり、端子ＺＣＤに印加される電圧が閾値電圧未満であればコンパレータ７１６の出力信号はハイレベルになる。コンパレータ７１６で用いられる閾値電圧は、コンパレータ７１６の出力信号のレベルに応じて、第７閾値電圧ＶＴＨ７（例えば０．６７［Ｖ］）と第８閾値電圧ＶＴＨ８（例えば０．９［Ｖ］）とを遷移する。
【0054】
ワンショット回路７１７は、コンパレータ７１６の出力信号はハイレベルになると、ワンショットパルスをＯＲゲート７１９の第１入力端子に供給する。
【0055】
タイマー７１８は、一定時間を計時すると、ハイレベルの信号をＯＲゲート７１９の第２入力端子に供給する。タイマー７１８の計時は、プリドライバ７２２がＡＮＤゲートからハイレベルの信号を受け取る度にリセットされる。
【0056】
ＯＲゲート７１９は、ワンショット回路７１７の出力信号とタイマー７１８の論理和をＲＳフリップフロップ７２０のセット端子（Ｓ）に供給する。ＲＳフリップフロップ７２０のリセット端子（Ｒ）にはコンパレータ７１５の出力である電圧ＶＣＯＭＰが供給される。ＲＳフリップフロップ４８の出力（Ｑ）は、セット端子（Ｓ）に印加される電圧のポジティブエッジごとにハイレベルに遷移し、リセット端子（Ｒ）に印加される電圧のポジティブエッジごとにローレベルに遷移する。
【0057】
ＡＮＤゲート７２０は、低電圧ロックアウト信号ＵＶＬＯと、ＲＳフリップフロップ７２０の出力信号と、静的過電圧保護信号ＳＯＶＰの反転信号と、短絡保護信号ＳＰの反転信号と、過熱保護信号ＴＳＤの反転信号との論理積をプリドライバ７２２に供給する。
【0058】
プリドライバ７２２は、ＡＮＤゲート７２０の出力に基づき、ＰＭＯＳトランジスタ７２４及びＮＭＯＳトランジスタ７２５を相補的にオン／オフ駆動する。
【0059】
ＰＭＯＳトランジスタ７２４のソースはゲートクランプ回路７２３に接続され、ＰＭＯＳトランジスタ７２４のドレインはＮＭＯＳトランジスタ７２５のドレイン、端子ＯＵＴ、及び抵抗７２６の一端に接続される。ＮＭＯＳトランジスタ７２５のソースはグラウンド電位及び抵抗７２６の他端に接続される。ゲートクランプ回路７２３は、電源電圧ＶＣＣから端子ＯＵＴに印加されるハイレベルの電圧を生成する。ゲートクランプ回路７２３は、端子ＯＵＴに印加されるハイレベルの電圧を一定電圧にクランプして、端子ＯＵＴに印加されるハイレベルの電圧が、電源電圧ＶＣＣが上昇した際にスイッチングトランジスタＭ１のゲート-ソース間耐圧を超えないようにする。
【0060】
以上がＰＦＣ回路７の構成に関する説明である。続いて、演算回路７１３内に設けられるオフセット電圧生成回路７１３Ａの具体的な構成例を説明する。
【0061】
図３には、オフセット電圧生成回路７１３Ａの一例が示される。オフセット電圧生成回路７１３Ａは、定電流生成回路７１３Ａ１、第１電流生成回路７１３Ａ２、及び抵抗Ｒ１０を含む。
【0062】
定電流生成回路７１３Ａ１は、ＰＭＯＳトランジスタＭ２及びＭ３によって構成されるカレントミラー回路と、電流源ＩＳ１と、を含む。定電圧回路７０４から出力される定電圧ＶＤＤは、ＰＭＯＳトランジスタＭ２のソース及びバックゲート並びにＰＭＯＳトランジスタＭ３のソース及びバックゲートに印加される。ＰＭＯＳトランジスタＭ２のゲート及びドレイン並びにＰＭＯＳトランジスタＭ３のゲートは、電流源ＩＳ１の一端に接続される。電流源ＩＳ１の他端はグラウンド電位に接続される。ＰＭＯＳトランジスタＭ２のドレイン及び抵抗Ｒ１０の一端はノードＮ１に接続される。抵抗Ｒ１０の他端はグラウンド電位に接続される。定電流生成回路７１３Ａ１は、定電流Ｉ０を生成して、ノードＮ１に定電流Ｉ０に供給する。定電流Ｉ０の値は特に限定されないが、例えば電流源ＩＳ１が出力する定電流の値を１[μＡ]とし、カレントミラー比を６：１とした場合、定電流Ｉ０の値は１６７[ｎＡ]となる。
【0063】
第１電流生成回路７１３Ａ２は、演算増幅器ＯＰ１と、ＰＭＯＳトランジスタＭ４及びＭ５によって構成される掃き出し型カレントミラー回路と、ＮＭＯＳトランジスタＭ６と、抵抗Ｒ１１と、ＮＭＯＳトランジスタＭ７及びＭ８によって構成される引き抜き型カレントミラー回路と、を含む。定電圧回路７０４から出力される定電圧ＶＤＤは、ＰＭＯＳトランジスタＭ４のソース及びバックゲート並びにＰＭＯＳトランジスタＭ５のソース及びバックゲートに印加される。ＰＭＯＳトランジスタＭ４のゲート及びドレイン並びにＰＭＯＳトランジスタＭ５のゲートは、ＮＭＯＳトランジスＭ６のドレインに接続される。ＮＭＯＳトランジスＭ６のソース及びバックゲートは、抵抗Ｒ１１の一端及び演算増幅器ＯＰ１の反転入力端子に接続される。抵抗Ｒ１１の他端はグラウンド電位に接続される。演算増幅器ＯＰ１の第１非反転入力端子には第１電圧ＶＭＵＬＴが供給され、演算増幅器ＯＰ１の第２非反転入力端子には例えば２．５［Ｖ］の定電圧が供給される。演算増幅器ＯＰ１の出力端子はＮＭＯＳトランジスタＭ６のゲートに接続される。演算増幅器ＯＰ１は、第１電圧ＶＭＵＬＴ及び例えば２．５［Ｖ］の定電圧を加算した電圧と反転入力端子に供給される電圧との差を増幅した信号を出力する。ＰＭＯＳトランジスタＭ５のゲートは、ＮＭＯＳトランジスタＭ７のドレイン及びゲート並びにＮＭＯＳトランジスタＭ８のゲートに接続される。ＮＭＯＳトランジスタＭ７のソース及びバックゲート並びにＮＭＯＳトランジスタＭ８のソース及びバックゲートはグラウンド電位に接続される。ＮＭＯＳトランジスタＭ８のドレインはノードＮ１に接続される。第１電流生成回路７１３Ａ２は、第１電流Ｉ１を生成して、ノードＮ１から第１電流Ｉ１を引き抜く。第１電流Ｉ１は、交流電圧（第１電圧）ＶＭＵＬＴに応じて可変する。具体的には、第１電流Ｉ１は、交流電圧（第１電圧）ＶＭＵＬＴが高いほど大きくなる。図３に示す例では、第１電流Ｉ１は、交流電圧（第１電圧）ＶＭＵＬＴが高いほど線形的に大きくなる。
【0064】
ノードＮ１から抵抗Ｒ１０に向かって、定電流Ｉ０から第１電流Ｉ１を引き抜いた後の電流、すなわち差分電流（Ｉ０－Ｉ１）が流れる。差分電流（Ｉ０－Ｉ１）と抵抗Ｒ１０の抵抗値との積がオフセット電圧ＶＯＦＦＳＥＴとなる。したがって、オフセット電圧ＶＯＦＦＳＥＴは、交流電圧（第１電圧）ＶＭＵＬＴに応じて可変する。具体的には、オフセット電圧ＶＯＦＦＳＥＴは、交流電圧（第１電圧）ＶＭＵＬＴが高いほど小さくなる。図３に示す例では、オフセット電圧ＶＯＦＦＳＥＴは、交流電圧（第１電圧）ＶＭＵＬＴが高いほど線形的に小さくなる。
【0065】
オフセット電圧ＶＯＦＦＳＥＴの範囲は特に限定されないが、図３に示す例において例えば定電流Ｉ０の値を上述の通り１６７[ｎＡ]とし、第１電流生成回路７１３Ａ２における掃き出し型カレントミラー回路のカレントミラー比を１０：１とし、当該掃き出し型カレントミラー回路に接続される電流源である抵抗Ｒ１１の抵抗値を２[ＭΩ]とし、第１電流生成回路７１３Ａ２における引き抜き型カレントミラー比を１：１とし、抵抗Ｒ１０の抵抗値を１６１．２[ｋΩ]とした場合、オフセット電圧ＶＯＦＦＳＥＴは６．９[ｍＶ]以上２６．８[ｍＶ]以下の範囲で可変する。
【0066】
オフセット電圧ＶＯＦＦＳＥＴの最小値の設計値を例えば上述した例のように６．９[ｍＶ]にすれば、回路定数のばらつきによるオフセット電圧ＶＯＦＦＳＥＴの実際の最小値を零以上にすることができる。
【0067】
オフセット電圧ＶＯＦＦＳＥＴの最小値が零より小さくなると、図３に示す例ではオフセット電圧生成回路７１３Ａが正常に動作しないため、オフセット電圧ＶＯＦＦＳＥＴの最小値が零以上であることが望ましい。なお、オフセット電圧ＶＯＦＦＳＥＴの最小値が零より小さくなった場合に不具合が生じないような回路構成にすることも考えられるので、オフセット電圧ＶＯＦＦＳＥＴの最小値を零より小さくすることも考えられる。
【0068】
また、オフセット電圧生成回路７１３Ａに、回路定数を調整するトリミング素子を設け、回路定数のばらつきを抑制し、オフセット電圧ＶＯＦＦＳＥＴの最小値の設計値を零又は零に近づけてもよい。当該トリミング素子としては、例えば第１電流生成回路７１３Ａ２における掃き出し型カレントミラー回路に接続される電流源である抵抗の抵抗値を調整するために複数の抵抗の並列回路内に設けられる少なとも一つのヒューズを挙げることができる。当該ヒューズは、例えばレーザートリミングにより切断可能である。
【0069】
以上がオフセット電圧生成回路７１３Ａの構成に関する説明である。続いて、演算回路７１３のオフセット電圧生成回路７１３Ａ以外の回路の具体的な構成例を説明する。演算回路７１３は、オフセット電圧生成回路７１３Ａ以外に、第１演算回路７１３Ｂ、第１変換回路７１３Ｃ、第２変換回路７１３Ｄ、及び第２演算回路７１３Ｅを含む。
【0070】
図４には、第１演算回路７１３Ｂの一例が示される。第１演算回路７１３Ｂは、抵抗Ｒ１２～Ｒ１５及び演算増幅器ＯＰ２を含む。抵抗Ｒ１２の一端に第２電圧Ｖ２が印加される。抵抗Ｒ１２の他端及び抵抗Ｒ１３の一端が演算増幅器ＯＰ２の非反転入力端子に接続される。抵抗Ｒ１３の他端はグラウンド電位に接続される。抵抗Ｒ１４の一端に定電圧ＶＢＵＲＳＴが印加される。抵抗Ｒ１４の他端及び抵抗Ｒ１５の一端が演算増幅器ＯＰ２の反転入力端子に接続される。抵抗Ｒ１５の他端は演算増幅器ＯＰ２の出力端子に接続される。第１演算回路７１３Ｂは、第２電圧Ｖ２から定電圧ＶＢＵＲＳＴを引いて得られる電圧（Ｖ２－ＶＢＵＲＳＴ）を出力する。
【0071】
図５には、第１変換回路７１３Ｃの一例が示される。第１変換回路７１３Ｃは、演算増幅器ＯＰ３、抵抗Ｒ１６、及びＮＰＮバイポーラトランジスタＭ９を含む。演算増幅器ＯＰ３の非反転入力端子には電圧（Ｖ２－ＶＢＵＲＳＴ）が印加される。演算増幅器ＯＰ３の反転入力端子及び出力端子には抵抗Ｒ１６の一端が接続される。抵抗Ｒ１６の他端にはグラウンド電位が接続される。演算増幅器ＯＰ３の電源端子にはＮＰＮバイポーラトランジスタＭ９のコレクタ及びベースが接続される。ＮＰＮバイポーラトランジスタＭ９のエミッタはグラウンド電位に接続される。第１変換回路７１３Ｃは、電圧（Ｖ２－ＶＢＵＲＳＴ）を電流（Ｉ２－ＩＢＵＲＳＴ）に変換し、電流（Ｉ２－ＩＢＵＲＳＴ）をＮＰＮバイポーラトランジスタＭ９のベース電流として出力する。
【0072】
図６には、第２変換回路７１３Ｄの一例が示される。第２変換回路７１３Ｄは、演算増幅器ＯＰ４、抵抗Ｒ１７、及びＮＰＮバイポーラトランジスタＭ１０を含む。演算増幅器ＯＰ４の非反転入力端子には交流電圧（第１電圧）ＶＭＵＬＴが印加される。演算増幅器ＯＰ４の反転入力端子及び出力端子には抵抗Ｒ１７の一端が接続される。抵抗Ｒ１７の他端にはグラウンド電位が接続される。演算増幅器ＯＰ４の電源端子にはＮＰＮバイポーラトランジスタＭ１０のコレクタ及びベースが接続される。ＮＰＮバイポーラトランジスタＭ１０のエミッタはグラウンド電位に接続される。第２変換回路７１３Ｄは、交流電圧（第１電圧）ＶＭＵＬＴを電流ＩＭＵＬＴに変換し、電流ＩＭＵＬＴをＮＰＮバイポーラトランジスタＭ１０のベース電流として出力する。
【0073】
図７には、第２演算回路７１３Ｅの一例が示される。第２演算回路２０Ｅは、抵抗Ｒ１８～Ｒ２４、電流源ＩＳ２、ＮＰＮバイポーラトランジスタＭ１１～Ｍ２０、ＰＭＯＳトランジスタＭ２１及びＭ２２、ＮＭＯＳトンジスタＭ２３及びＭ２４、ＰＮＰバイポーラトランジスタＭ２５、並びにＮＯＴゲートＮＧ１を含む。定電圧回路７０４から出力される定電圧ＶＤＤは、抵抗Ｒ１８～Ｒ２２の各一端、ＮＰＮバイポーラトランジスタＭ１２のコレクタ、ＰＭＯＳトランジスタＭ２１のソース及びバックゲート、ＰＭＯＳトランジスタＭ２２のソース及びバックゲート、ＰＮＰバイポーラトランジスタＭ２５のエミッタに印加される。抵抗Ｒ１８の他端はＮＰＮバイポーラトランジスタＭ１１のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ１１のエミッタは、電流源ＩＳ２の一端及びＮＰＮバイポーラトランジスタＭ１５のベースに接続される。電流源ＩＳ２の他端はグラウンド電位に接続される。ＮＰＮバイポーラトランジスタＭ１２のベース及びエミッタは、ＰＮＰバイポーラトランジスタＭ２５のベース及びＮＰＮバイポーラトランジスタＭ１３のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ１３のエミッタは、ＮＰＮバイポーラトランジスタＭ１５のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ１５のエミッタは、ＮＰＮバイポーラトランジスタＭ１６のエミッタに接続される。抵抗Ｒ１９の他端は、ＮＰＮバイポーラトランジスタＭ１４のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ１４のエミッタは、ＮＰＮバイポーラトランジスタＭ１１のベース及びＮＰＮバイポーラトランジスタＭ１６のコレクタに接続される。抵抗Ｒ２０の他端は、ＮＰＮバイポーラトランジスタＭ１７のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ１７のエミッタは、ＮＰＮバイポーラトランジスタＭ１６のベース及びＮＰＮバイポーラトランジスタＭ１８のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ１８のエミッタは、グラウンド電位に接続される。ＮＰＮバイポーラトランジスタＭ１８のベースは、第２変換回路７１３Ｄ内のＮＰＮバイポーラトランジスタＭ１０のベース及びコレクタに接続される。ＮＰＮバイポーラトランジスタＭ１０及びＭ１８は、カレントミラー回路を構成する。抵抗Ｒ２１の他端は、ＮＰＮバイポーラトランジスタＭ１９のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ１９のエミッタは、ＮＰＮバイポーラトランジスタＭ１７のベース及びＮＰＮバイポーラトランジスタＭ２０のコレクタに接続される。ＮＰＮバイポーラトランジスタＭ２０のエミッタは、グラウンド電位に接続される。ＮＰＮバイポーラトランジスタＭ２０のベースは、第１変換回路７１３Ｃ内のＮＰＮバイポーラトランジスタＭ９のベース及びコレクタに接続される。ＮＰＮバイポーラトランジスタＭ９及びＭ２０は、カレントミラー回路を構成する。抵抗Ｒ２２の他端は、抵抗Ｒ２３の一端、ＮＰＮバイポーラトランジスタＭ１３のゲート、ＮＰＮバイポーラトランジスタＭ１４のゲート、及びＮＰＮバイポーラトランジスタＭ１９のゲートに接続される。抵抗Ｒ２３の他端は、グラウンド電位に接続される。ＰＭＯＳトランジスタＭ２１のゲート及びドレインは、ＰＭＯＳトランジスタＭ２２のゲートに接続される。ＰＭＯＳトランジスタＭ２１及びＭ２２は、カレントミラー回路を構成する。ＰＭＯＳトランジスタＭ２２のドレインは、ＮＭＯＳトランジスタＭ２３のドレイン及びＮＯＴゲートの入力端子に接続される。ＮＭＯＳトランジスタＭ２３のゲートにはイネーブル信号ＥＮが供給される。ＮＭＯＳトランジスタＭ２３のソース及びバッグゲートは、グラウンド電位に接続される。ＮＯＴゲートの出力端子は、ＮＭＯＳトランジスタＭ２４のゲートに接続される。ＮＭＯＳトランジスタＭ２４のソース及びバックゲートは、グラウンド電位に接続される。ＮＭＯＳトランジスタＭ２４のドレインは、抵抗Ｒ２４の一端に接続される。抵抗Ｒ２４の他端は、ＰＮＰバイポーラトランジスタＭ２５のコレクタ及び抵抗Ｒ１０の一端に接続される。抵抗Ｒ１０の他端は、グラウンド電位に接続される。第２演算回路７１３Ｅは、電流（Ｉ２－ＩＢＵＲＳＴ）と電流ＩＭＵＬＴとを乗算し、その乗算結果である出力電流ＩＯＵＴを抵抗Ｒ１０に出力する。抵抗Ｒ１０は、出力電流ＩＯＵＴを電圧Ｋ×ＶＭＵＬＴ（Ｖ２－ＶＢＵＲＳＴ）に変換する。なお、定数Ｋは、第１変換回路７１３Ｃ内の抵抗Ｒ１６の抵抗値と抵抗Ｒ１０の抵抗値との比及び第２変換回路７１３Ｄ内の抵抗Ｒ１７の抵抗値と抵抗Ｒ１０の抵抗値との比によって定まる。第２演算回路７１３Ｅ内の電流源ＩＳ２が出力する電流Ｉ３は、電圧ＶＭＵＬＴのピーク値（最大値）に比例する電圧である。なお、第２演算回路７１３Ｅは、イネーブル信号ＥＮによってイネーブル状態とディセーブル状態とを切り替えることができる。
【0074】
図７に示される抵抗Ｒ１０は、図３に示されるオフセット電圧生成回路７１３Ａ内に設けられる抵抗Ｒ１０と同一である。したがって、抵抗Ｒ１０にはオフセット電圧ＶＯＦＦＳＥＴも加わる。したがって、抵抗Ｒ１０の両端電圧として抵抗Ｒ１０において生成される第４電圧Ｖ４は以下の式で表される。
Ｖ４＝Ｋ×ＶＭＵＬＴ（Ｖ２－ＶＢＵＲＳＴ）＋ＶＯＦＦＳＥＴ
Ｖ４＝Ｋ×ＶＭＵＬＴ（Ｖ２－ＶＢＵＲＳＴ）＋ＶＯＦＦＳＥＴ
【0075】
ここで、ＰＦＣ回路７の効果を説明するために、ＰＦＣ回路７からオフセット電圧生成回路７１３Ａを取り除いた回路とＰＦＣ回路７とを比較する。
【0076】
ＰＦＣ回路７からオフセット電圧生成回路７１３Ａを取り除いた回路では、駆動回路ＤＲＶ１の動作により、第１電圧ＶＨが０[Ｖ]付近でのスイッチングトランジスタＭ１のオン時間が短くなる。したがって、第１電圧ＶＨが０[Ｖ]付近において整流回路５の出力側に設けられるコンデンサ６を十分に放電することができず、その結果として整流回路５から出力される電流が一時的に止まってしまい、入力電流ＩＡＣに歪が発生する（図８の点線参照）。
【0077】
一方、ＰＦＣ回路７では、第１電圧ＶＨが０[Ｖ]付近においてオフセット電圧ＶＯＦＦＳＥＴが大きくなって第４電圧Ｖ４も大きくなるので、駆動回路ＤＲＶ１の動作により、スイッチングトランジスタＭ１のオン時間が長くなる。したがって、第１電圧ＶＨが０[Ｖ]付近において整流回路５の出力側に設けられるコンデンサ６を十分に放電することができ、その結果として整流回路５から電流がスムーズに出力され、入力電流ＩＡＣの歪が抑制される（図８の実線参照）。つまり、ＩＣ７００は、ＰＦＣ回路７のＴＨＤを抑制することができる。
【0078】
なお、第１電圧ＶＨが０[Ｖ]付近以外ではオフセット電圧ＶＯＦＦＳＥＴを大きくする必要がないため、上述した実施形態のようにオフセット電圧ＶＯＦＦＳＥＴが可変することが望ましい。しかしながら、第１電圧ＶＨが０[Ｖ]付近以外における不要なオフセット電圧ＶＯＦＦＳＥＴの付加を許容して、オフセット電圧ＶＯＦＦＳＥＴを固定してもよい。
【符号の説明】
【0079】
１ 電子機器
５ 整流回路
７ 力率改善回路
７００ ＩＣ
７１０ 誤差増幅回路
７１３ 演算回路
７１５ コンパレータ
５ 整流回路
７ 力率改善回路
７００ ＩＣ
７１０ 誤差増幅回路
７１３ 演算回路
７１５ コンパレータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】