特許 7579813 縦方向集積ツェナーダイオードを備えたツェナートリガトランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-30

(45)【発行日】2024-11-08

(54)【発明の名称】縦方向集積ツェナーダイオードを備えたツェナートリガトランジスタ

(51)【国際特許分類】

   H01L 27/06 20060101AFI20241031BHJP

   H01L 21/8234 20060101ALI20241031BHJP

   H01L 21/822 20060101ALI20241031BHJP

   H01L 27/04 20060101ALI20241031BHJP

   H01L 21/329 20060101ALI20241031BHJP

   H01L 29/866 20060101ALI20241031BHJP

   H01L 29/861 20060101ALI20241031BHJP

   H01L 29/868 20060101ALI20241031BHJP

   H01L 21/331 20060101ALI20241031BHJP

   H01L 29/732 20060101ALI20241031BHJP

【ＦＩ】

H01L27/06 311B

H01L27/06 102A

H01L27/04 H

H01L29/90 D

H01L29/91 L

H01L29/72 P

H01L29/91 F

【請求項の数】 18

(21)【出願番号】P 2021572401

(86)(22)【出願日】2020-06-08

(65)【公表番号】

(43)【公表日】2022-08-18

(86)【国際出願番号】 US2020036558

(87)【国際公開番号】W WO2020247900

(87)【国際公開日】2020-12-10

【審査請求日】2023-05-25

(31)【優先権主張番号】16/433,632

(32)【優先日】2019-06-06

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(72)【発明者】

【氏名】アクラム アリ サルマン

(72)【発明者】

【氏名】ジュン ケイ

(72)【発明者】

【氏名】クリシュナ プラヴェーン マイソール ラジャゴパル

【審査官】市川 武宜

(56)【参考文献】

【文献】特開２００１－１６８２０６（ＪＰ，Ａ）

【文献】中国特許出願公開第１０７３４６７８６（ＣＮ，Ａ）

【文献】特開２００１－３４５４２１（ＪＰ，Ａ）

【文献】特開平０５－２５１６９８（ＪＰ，Ａ）

【文献】米国特許第０６２６８６３９（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２９／７３２

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２９／８６６

Ｈ０１Ｌ ２９／８６８

Ｈ０１Ｌ ２１／３３１

(57)【特許請求の範囲】

【請求項1】

半導体デバイスであって、
ｐ型半導体材料を含み、構成要素表面を有する基板と、
前記構成要素表面に接するツェナートリガトランジスタと、
を含み、前記ツェナートリガトランジスタが、
前記ｐ型半導体材料に接するｎ型半導体材料の第１の電流ノードと、
前記ｐ型半導体材料に接するｎ型半導体材料の第２の電流ノードと、
前記基板内のツェナーダイオードとを含み、前記ツェナーダイオードが、
前記第１の電流ノードに接するｎ型カソードと、
前記ｎ型カソードに接し、前記ｐ型半導体材料に接するｐ型アノードと、
を含み、
前記ｎ型カソードが、前記ｐ型アノードと前記構成要素表面との間に位置し、
前記ツェナーダイオードの降伏電位が、前記第１の電流ノードと前記第２の電流ノードとの間の降伏電位より低く、
前記基板の前記構成要素表面において金属シリサイドをさらに含み、前記金属シリサイドが前記第１の電流ノードに接し、前記金属シリサイドが、前記ツェナーダイオードの前記ｎ型カソードから前記構成要素表面に平行な方向である横方向に分離される、
半導体デバイス。

【請求項2】

請求項１の半導体デバイスであって、前記ｎ型カソードが前記第１の電流ノードによって横方向に囲まれる、半導体デバイス。

【請求項3】

請求項１の半導体デバイスであって、前記ｐ型アノードが、２×１０^１８ｃｍ^－３～１×１０^１９ｃｍ^－３の平均ｐ型ドーパント密度を有する、半導体デバイス。

【請求項4】

請求項１の半導体デバイスであって、前記ｐ型アノードが１ミクロン未満の幅を有する、半導体デバイス。

【請求項5】

半導体デバイスであって、
ｐ型半導体材料を含み、構成要素表面を有する基板と、
前記構成要素表面に接するツェナートリガトランジスタと、
を含み、前記ツェナートリガトランジスタが、
前記ｐ型半導体材料に接するｎ型半導体材料の第１の電流ノードと、
前記ｐ型半導体材料に接するｎ型半導体材料の第２の電流ノードと、
前記基板内のツェナーダイオードとを含み、前記ツェナーダイオードが、
前記第１の電流ノードに接するｎ型カソードと、
前記ｎ型カソードに接し、前記ｐ型半導体材料に接するｐ型アノードと、
を含み、
前記ｎ型カソードが、前記ｐ型アノードと前記構成要素表面との間に位置し、
前記ツェナーダイオードの降伏電位が、前記第１の電流ノードと前記第２の電流ノードとの間の降伏電位より低く、
前記ツェナーダイオードが第１のツェナーダイオードであり、
前記ｎ型カソードが第１のｎ型カソードであり、
前記ｐ型アノードが第１のｐ型アノードであり、
前記ツェナートリガトランジスタがさらに、第２のツェナーダイオードを含み、前記第２のツェナーダイオードが、
前記第１の電流ノードに接する第２のｎ型カソードと、
前記第２のｎ型カソードに接し、前記ｐ型半導体材料に接する第２のｐ型アノードと、
を含み、
前記第２のツェナーダイオードの降伏電位が、前記第１の電流ノードと前記第２の電流ノードとの間の降伏電位より低い、
半導体デバイス。

【請求項6】

請求項１に記載の半導体デバイスであって、
前記ツェナートリガトランジスタが、横方向ＮＰＮバイポーラ接合トランジスタであり、
前記第１の電流ノードが、前記横方向ＮＰＮバイポーラ接合トランジスタのコレクタであり、前記コレクタが、前記基板内に位置し、前記基板の前記構成要素表面まで延在し、
前記第２の電流ノードが、前記横方向ＮＰＮバイポーラ接合トランジスタのエミッタであり、前記エミッタが、前記基板内に位置し、前記基板の前記構成要素表面まで延在し、
前記ｐ型半導体材料が、前記横方向ＮＰＮバイポーラ接合トランジスタのベースを提供する、
半導体デバイス。

【請求項7】

半導体デバイスであって、
ｐ型半導体材料を含み、構成要素表面を有する基板と、
前記構成要素表面に接するツェナートリガトランジスタと、
を含み、前記ツェナートリガトランジスタが、
前記ｐ型半導体材料に接するｎ型半導体材料の第１の電流ノードと、
前記ｐ型半導体材料に接するｎ型半導体材料の第２の電流ノードと、
前記基板内のツェナーダイオードとを含み、前記ツェナーダイオードが、
前記第１の電流ノードに接するｎ型カソードと、
前記ｎ型カソードに接し、前記ｐ型半導体材料に接するｐ型アノードと、
を含み、
前記ｎ型カソードが、前記ｐ型アノードと前記構成要素表面との間に位置し、
前記ツェナーダイオードの降伏電位が、前記第１の電流ノードと前記第２の電流ノードとの間の降伏電位より低く、
前記ツェナートリガトランジスタが、縦方向ＮＰＮバイポーラ接合トランジスタであり、
前記第１の電流ノードが、前記縦方向ＮＰＮバイポーラ接合トランジスタのコレクタであり、前記コレクタが、前記基板内に位置し、前記基板の構成要素表面まで延在し、
前記ｐ型半導体材料が、前記縦方向ＮＰＮバイポーラ接合トランジスタのベースを提供し、
前記第２の電流ノードが、前記縦方向ＮＰＮバイポーラ接合トランジスタのエミッタであり、前記縦方向ＮＰＮバイポーラ接合トランジスタの前記ベースが前記基板の前記構成要素表面に垂直な方向において前記コレクタと前記エミッタとの間になるように、前記エミッタが前記基板において配置される、
半導体デバイス。

【請求項8】

半導体デバイスであって、
ｐ型半導体材料を含み、構成要素表面を有する基板と、
前記構成要素表面に接するツェナートリガトランジスタと、
を含み、前記ツェナートリガトランジスタが、
前記ｐ型半導体材料に接するｎ型半導体材料の第１の電流ノードと、
前記ｐ型半導体材料に接するｎ型半導体材料の第２の電流ノードと、
前記基板内のツェナーダイオードとを含み、前記ツェナーダイオードが、
前記第１の電流ノードに接するｎ型カソードと、
前記ｎ型カソードに接し、前記ｐ型半導体材料に接するｐ型アノードと、
を含み、
前記ｎ型カソードが、前記ｐ型アノードと前記構成要素表面との間に位置し、
前記ツェナーダイオードの降伏電位が、前記第１の電流ノードと前記第２の電流ノードとの間の降伏電位より低く、
前記ツェナートリガトランジスタが、接地ゲートｎチャネル金属酸化物半導体（ＧＧＮＭＯＳ）トランジスタであり、
前記第１の電流ノードが、前記ＧＧＮＭＯＳトランジスタのドレインであり、前記ドレインが、前記基板内に位置し、前記基板の前記構成要素表面まで延在し、
前記ｐ型半導体材料が、前記ＧＧＮＭＯＳトランジスタのボディを提供し、
前記第２の電流ノードが、前記ＧＧＮＭＯＳトランジスタのソースであり、前記ソースが、前記基板内に位置し、前記基板の前記構成要素表面まで延在する、
半導体デバイス。

【請求項9】

半導体デバイスであって、
ｐ型半導体材料を含み、構成要素表面を有する基板と、
前記構成要素表面に接するツェナートリガトランジスタと、
を含み、前記ツェナートリガトランジスタが、
前記ｐ型半導体材料に接するｎ型半導体材料の第１の電流ノードと、
前記ｐ型半導体材料に接するｎ型半導体材料の第２の電流ノードと、
前記基板内のツェナーダイオードとを含み、前記ツェナーダイオードが、
前記第１の電流ノードに接するｎ型カソードと、
前記ｎ型カソードに接し、前記ｐ型半導体材料に接するｐ型アノードと、
を含み、
前記ｎ型カソードが、前記ｐ型アノードと前記構成要素表面との間に位置し、
前記ツェナーダイオードの降伏電位が、前記第１の電流ノードと前記第２の電流ノードとの間の降伏電位より低く、
横方向拡散ｎチャネル金属酸化物半導体（ＬＤＮＭＯＳ）トランジスタをさらに含み、前記ＬＤＮＭＯＳトランジスタが、前記基板内に位置するｐ型ボディを含み、前記ｐ型ボディが、前記ツェナーダイオードの前記ｐ型アノードと同じｐ型ドーパント種を有し、
前記ｐ型ボディが、前記ｐ型アノードの平均ｐ型ドーパント密度と実質的に等しい密度と、前記ｐ型アノードの前記平均ｐ型ドーパント密度の２倍との間の平均ｐ型ドーパント密度を有する、
半導体デバイス。

【請求項10】

半導体デバイスであって、
ｐ型半導体材料を含み、構成要素表面を有する基板と、
前記構成要素表面に接するツェナートリガトランジスタと、
を含み、前記ツェナートリガトランジスタが、
前記ｐ型半導体材料に接するｎ型半導体材料の第１の電流ノードと、
前記ｐ型半導体材料に接するｎ型半導体材料の第２の電流ノードと、
前記基板内のツェナーダイオードとを含み、前記ツェナーダイオードが、
前記第１の電流ノードに接するｎ型カソードと、
前記ｎ型カソードに接し、前記ｐ型半導体材料に接するｐ型アノードと、
を含み、
前記ｎ型カソードが、前記ｐ型アノードと前記構成要素表面との間に位置し、
前記ツェナーダイオードの降伏電位が、前記第１の電流ノードと前記第２の電流ノードとの間の降伏電位より低く、
前記ツェナートリガトランジスタが第１のツェナートリガトランジスタであり、
前記ツェナーダイオードが第１のツェナーダイオードであり、
前記ｎ型カソードが第１のｎ型カソードであり、
前記ｐ型アノードが第１のｐ型アノードであり、
前記半導体デバイスがさらに、第２のツェナートリガトランジスタを含み、前記第２のツェナートリガトランジスタが、
前記ｐ型半導体材料に接するｎ型半導体材料の第３の電流ノードと、
前記ｐ型半導体材料に接するｎ型半導体材料の第４の電流ノードと、
を含み、
前記半導体デバイスがさらに、前記基板内に第２のツェナーダイオードを含み、前記第２のツェナーダイオードが、
前記第３の電流ノードに接する第２のｎ型カソードと、
前記第２のｎ型カソードに接し、前記ｐ型半導体材料に接する第２のｐ型アノードと、
を含み、
前記第１のｐ型アノードの第１の横幅が、前記第２のｐ型アノードの第２の横幅より大きく、
前記第１のｐ型アノードの第１の平均ｐ型ドーパント密度が、前記第２のｐ型アノードの第２の平均ｐ型ドーパント密度より大きい、
半導体デバイス。

【請求項11】

請求項１、５、７、８、９、１０いずれか１つに記載の半導体デバイスであって、
前記第２の電流ノードに電気的に結合される接地ノードと、
前記第１の電流ノードに電気的に結合される入出力（Ｉ／Ｏ）ノードと、
をさらに含む、半導体デバイス。

【請求項12】

半導体デバイスであって、
ｐ型半導体材料を含み、構成要素表面を有する基板と、
前記構成要素表面に接するツェナートリガトランジスタと、
を含み、前記ツェナートリガトランジスタが、
前記ｐ型半導体材料に接するｎ型半導体材料の第１の電流ノードと、
前記ｐ型半導体材料に接するｎ型半導体材料の第２の電流ノードと、
前記基板内のツェナーダイオードとを含み、前記ツェナーダイオードが、
前記第１の電流ノードに接するｎ型カソードと、
前記ｎ型カソードに接し、前記ｐ型半導体材料に接するｐ型アノードと、
を含み、
前記ｎ型カソードが、前記ｐ型アノードと前記構成要素表面との間に位置し、
前記ツェナーダイオードの降伏電位が、前記第１の電流ノードと前記第２の電流ノードとの間の降伏電位より低く、
スナバ回路をさらに含み、前記第１の電流ノードが、前記スナバ回路の出力ポートに電気的に結合される、半導体デバイス。

【請求項13】

半導体デバイスを形成する方法であって、
シリコンを半分以上含むｐ型半導体材料を含む基板を提供することと、
ツェナートリガトランジスタのツェナーダイオードのための領域を露出させる注入マスクを前記基板の上に形成することと、
前記注入マスクによって露出された前記基板内にホウ素イオンを注入することと、
前記注入マスクによって露出された前記基板内にｎ型ドーパントイオンを注入することと、
前記注入マスクを除去することと、
前記ツェナーダイオードのための前記領域内における前記ホウ素イオンを拡散及び活性化して、前記ツェナーダイオードのｐ型アノードを形成し、前記ツェナーダイオードのための前記領域内で前記ｎ型ドーパントイオンを拡散及び活性化して、前記ツェナーダイオードのｎ型カソードを形成するために、前記基板をアニールすることと、
前記ツェナートリガトランジスタの第１の電流ノードを形成することであって、前記基板の前記ｐ型半導体材料に接するｎ型半導体材料を含む、前記第１の電流ノードを形成することと、
を含み、
前記ｎ型カソードが、前記第１の電流ノードの前記ｎ型半導体材料に接し、前記ｐ型アノードが、前記ｎ型カソードに接し、前記基板の前記ｐ型半導体材料に接し、
前記第１の電流ノード上に金属シリサイドを形成することをさらに含み、前記金属シリサイドが、前記ツェナーダイオードの前記ｎ型カソードから、前記金属シリサイドに接する構成要素表面の表面に平行な方向である横方向に分離される、方法。

【請求項14】

請求項１３に記載の方法であって、前記ツェナーダイオードの前記領域の横幅が５００ナノメートル未満であり、前記横幅が、前記注入マスクによって露出された前記領域の、前記基板の表面に平行な２つの直交する横方向寸法のうちの短い方である、方法。

【請求項15】

半導体デバイスを形成する方法であって、
シリコンを半分以上含むｐ型半導体材料を含む基板を提供することと、
ツェナートリガトランジスタのツェナーダイオードのための領域を露出させる注入マスクを前記基板の上に形成することと、
前記注入マスクによって露出された前記基板内にホウ素イオンを注入することと、
前記注入マスクによって露出された前記基板内にｎ型ドーパントイオンを注入することと、
前記注入マスクを除去することと、
前記ツェナーダイオードのための前記領域内における前記ホウ素イオンを拡散及び活性化して、前記ツェナーダイオードのｐ型アノードを形成し、前記ツェナーダイオードのための前記領域内で前記ｎ型ドーパントイオンを拡散及び活性化して、前記ツェナーダイオードのｎ型カソードを形成するために、前記基板をアニールすることと、
前記ツェナートリガトランジスタの第１の電流ノードを形成することであって、前記基板の前記ｐ型半導体材料に接するｎ型半導体材料を含む、前記第１の電流ノードを形成することと、
を含み、
前記ｎ型カソードが、前記第１の電流ノードの前記ｎ型半導体材料に接し、前記ｐ型アノードが、前記ｎ型カソードに接し、前記基板の前記ｐ型半導体材料に接し、
前記注入マスクが、横方向拡散ｎチャネル金属酸化物半導体（ＬＤＮＭＯＳ）トランジスタのｐ型ボディ及びｎ型ソースのための領域を露出させ、
前記基板をアニールすることが、前記ｐ型ボディのための前記領域における前記ホウ素イオンを拡散及び活性化して前記基板内に前記ｐ型ボディを形成し、前記ｎ型ソースのための前記領域における前記ｎ型ドーパントイオンを拡散及び活性化して前記基板内に前記ｎ型ソースを形成する、
方法。

【請求項16】

請求項１５に記載の方法であって、前記ツェナーダイオードのための前記領域の第１の横幅が、ｐ型ボディのための前記領域の第２の横幅より小さく、前記第１の横幅が、前記注入マスクによって露出された前記ツェナーダイオードのための前記領域の、前記基板の表面に平行な２つの直交する横方向寸法のうちの短い方であり、前記第２の横幅が、前記注入マスクによって露出される前記ｐ型ボディのための前記領域の、前記基板の表面に平行な２つの直交する横方向寸法のうちの短い方である、方法。

【請求項17】

請求項１３に記載の方法であって、前記ホウ素イオンが、１×１０^１４ｃｍ^－２～１×１０^１５ｃｍ^－２の注入ドーズ量で注入され、前記ｎ型ドーパントイオンが、１×１０^１４ｃｍ^－２～１．５×１０^１５ｃｍ^－２の注入ドーズ量で注入される、方法。

【請求項18】

請求項１３に記載の方法であって、
前記ツェナートリガトランジスタが第１のツェナートリガトランジスタであり、
前記ツェナーダイオードが第１のツェナーダイオードであり、
前記ｐ型アノードが第１のｐ型アノードであり、
前記ｎ型カソードが第１のｎ型カソードであり、
前記注入マスクが、第２のツェナートリガトランジスタの第２のツェナーダイオードのための領域を露出させ、
前記基板をアニールすることが、前記第２のツェナーダイオードのための前記領域における前記ホウ素イオンを拡散及び活性化して前記基板内に前記第２のツェナーダイオードの第２のｐ型アノードを形成し、前記第２のツェナーダイオードのための前記領域における前記ｎ型ドーパントイオンを拡散及び活性化して前記基板内に前記第２のツェナーダイオードの第２のｎ型カソードを形成し、
前記方法がさらに、前記第２のツェナートリガトランジスタの第１の電流ノードを形成することを含み、前記第２のツェナートリガトランジスタの前記第１の電流ノードが、前記基板の前記ｐ型半導体材料に接するｎ型半導体材料を含み、前記第２のｎ型カソードが、前記第２のツェナートリガトランジスタの前記第１の電流ノードの前記ｎ型半導体材料に接し、前記第２のｐ型アノードが、前記第２のｎ型カソードに接し、前記基板の前記ｐ型半導体材料に接する、
方法。

【発明の詳細な説明】

【技術分野】

【0001】

本記載は半導体デバイスの分野に関する。より詳細には、本記載は、半導体デバイスにおけるトランジスタに関する。

【背景技術】

【0002】

半導体デバイスは、静電放電（ＥＳＤ）事象から保護するためにトランジスタを含むことが多い。これらのトランジスタは、多くの場合、接合降伏に依存してオンにされる。降伏電位が高すぎて内部回路を保護できない場合があり、そのため、デバイスの劣化又は障害が生じ得る。降伏電位を下げるために外部トリガ回路が追加されることがあるが、トリガ回路は半導体デバイスの面積を増加させるので望ましくない。

【発明の概要】

【0003】

本記載においてツェナートリガトランジスタを有する半導体デバイスが紹介される。ツェナートリガトランジスタは、ツェナートリガトランジスタの第１の電流ノード内に集積されるツェナーダイオードを含む。第１の電流ノードは、半導体デバイスの基板においてｐ型半導体材料に接するｎ型半導体材料を含む。ツェナーダイオードは、第１の電流ノードに接するｎ型カソードと、ｎ型カソードに接しｐ型半導体材料に接するｐ型アノードとを含む。

【0004】

半導体デバイスは、ツェナーダイオードのための開口を有する注入マスクを基板の上に形成することによって形成され得る。ホウ素及びヒ素が、注入マスクの開口によって露出される領域において基板に注入される。続いて、基板は、注入されたホウ素及びヒ素を拡散及び活性化するために加熱される。注入されたホウ素はツェナーダイオードのｐ型アノードのためのｐ型ドーパントを提供し、注入されたヒ素はツェナーダイオードのｎ型カソードのためのｎ型ドーパントを提供する。

【図面の簡単な説明】

【0005】

【図1】ツェナートリガトランジスタを含む例示の半導体デバイスの断面である。

【0006】

【図2A】ツェナートリガトランジスタを含む半導体デバイスの断面であり、例示の形成方法を段階的に示す。

【図2B】ツェナートリガトランジスタを含む半導体デバイスの断面であり、例示の形成方法を段階的に示す。

【0007】

【図3】ツェナートリガトランジスタを含む別の例示の半導体デバイスの断面である。

【0008】

【図4】ツェナートリガトランジスタを含む更なる例示の半導体デバイスの断面である。

【0009】

【図5A】ツェナートリガトランジスタを含む半導体デバイスの断面であり、別の例示の形成方法が段階的に示されている。

【図5B】ツェナートリガトランジスタを含む半導体デバイスの断面であり、別の例示の形成方法が段階的に示されている。

【図5C】ツェナートリガトランジスタを含む半導体デバイスの断面であり、別の例示の形成方法が段階的に示されている。

【図5D】ツェナートリガトランジスタを含む半導体デバイスの断面であり、別の例示の形成方法が段階的に示されている。

【図5E】ツェナートリガトランジスタを含む半導体デバイスの断面であり、別の例示の形成方法が段階的に示されている。

【図5F】ツェナートリガトランジスタを含む半導体デバイスの断面であり、別の例示の形成方法が段階的に示されている。

【図5G】ツェナートリガトランジスタを含む半導体デバイスの断面であり、別の例示の形成方法が段階的に示されている。

【0010】

【図6】或る応用例におけるツェナートリガトランジスタを含む例示の半導体デバイスの回路図である。

【0011】

【図7】別の応用例におけるツェナートリガトランジスタを含む例示の半導体デバイスの回路図である。

【発明を実施するための形態】

【0012】

本記載において、添付の図を参照する。図は一定の縮尺で描かれておらず、説明を図示するためにのみ提供される。本記載の幾つかの態様を、図示のための例示の応用例を参照して下記に説明する。本記載が理解されるように、様々な具体的な詳細、関係、及び方法を記載する。本記載は、行為又は事象の図示の順序には限定されず、幾つかの行為が、異なる順序で及び／又は他の行為又は事象と同時に生じ得る。また、すべての図示の行為又は事象が、本記載に従って方法論を実装するために必要とされるわけではない。これに加えて、本明細書に例示する実施形態の幾つかが、深さ及び幅を有する様々な領域を有する二次元図で示されているが、これらの領域は、実際は三次元構造であるデバイスの一部のみを図示している。したがって、これらの領域は、実際のデバイスにおいて製造される場合、長さ、幅、及び深さを含めて３つの次元を有する。

【0013】

図１は、ツェナートリガトランジスタを含む例示の半導体デバイスの断面である。半導体デバイス１００は基板１０１を含む。基板１０１は、例えば半導体ウエハの一部とし得る。基板１０１はｐ型半導体材料１０２を含む。ｐ型半導体材料１０２は、例えば主にシリコンを含み得る。何らかのゲルマニウム又は炭素を含むシリコンなど、ｐ型半導体材料１０２のための他の半導体材料がこの例の範囲に含まれる。基板１０１は構成要素表面１０３を有する。ｐ型半導体材料１０２は、半導体デバイス１００の幾つかの場所において構成要素表面１０３まで延在し得る。

【0014】

この例の半導体デバイス１００は、構成要素表面１０３に接するツェナートリガトランジスタ１０４と、横方向拡散ｎチャンネル金属酸化物半導体（ＬＤＮＭＯＳ）トランジスタ１０５とを含む。本記載の目的のため、「横方向の（lateral）」及び「横方向に」という用語は、構成要素表面１０３に平行な方向を指し、これは本明細書の後続の例においても同様である。この例のツェナートリガトランジスタ１０４は、横方向ＮＰＮバイポーラ接合トランジスタ１０４として顕在化される。ツェナートリガトランジスタ１０４は、ｎ型半導体材料の第１の電流ノード１０６を含む。この例において、第１の電流ノード１０６は、横方向ＮＰＮバイポーラ接合トランジスタ１０４のコレクタ１０６として顕在化される。図１に示すように、第１の電流ノード１０６は基板１０１内に位置し得る。ツェナートリガトランジスタ１０４は、ｎ型半導体材料の第２の電流ノード１０７を含む。この例において、第２の電流ノード１０７は、横方向ＮＰＮバイポーラ接合トランジスタ１０４のエミッタ１０７として顕在化される。ｐ型半導体材料１０２は、横方向ＮＰＮバイポーラ接合トランジスタ１０４のベース１０８を提供する。半導体デバイス１００は、ｐ型半導体材料１０２より高いドーパント密度を有するｐ型ベースコンタクト領域１０９を含み得、そのため、横方向ＮＰＮバイポーラ接合トランジスタ１０４のベース１０８への低抵抗電気接続を提供する。コレクタ１０６、エミッタ１０７、及びベース１０８は、フィールド酸化物１１０によって構成要素表面１０３において横方向に分離され得る。ツェナートリガトランジスタ１０４は、ｎ型埋込層（ＮＢＬ）１１１によって縦方向に電気的に絶縁され得る。本記載の目的のため、「縦方向の」及び「縦方向に」という用語は、構成要素表面１０３に垂直な方向を指し、これは本明細書の後続の例においても同様である。ツェナートリガトランジスタ１０４はさらに、構成要素表面１０３からＮＢＬ１１１に延在する絶縁構造１１２によって横方向に電気的に絶縁され得る。絶縁構造１１２は、二酸化シリコンライナを備えた深いトレンチとして、又はシンカーと称することがあるｎ型領域によって顕在化され得る。半導体デバイス１００の動作の間、ｐ型半導体材料１０２からの漏洩電流を低減するために、ＮＢＬ１１１がｐ型半導体材料１０２に対してバイアスされ得る。この例の別のバージョンにおいて、ＮＢＬ１１１はコレクタ１０６に接続され得、そのため、ツェナートリガトランジスタ１０４を介して流れる縦方向電流及び横方向電流両方が提供される。

【0015】

ツェナートリガトランジスタ１０４は、第１電流ノード１０６において縦方向に集積されるツェナーダイオード１１３を含む。ツェナーダイオード１１３は、第１の電流ノード１０６に接するｎ型カソード１１４と、ベース１０８においてｎ型カソード１１４及びｐ型半導体材料１０２に接するｐ型アノード１１５を含む。ｎ型カソード１１４は第１の電流ノード１０６によって横方向に囲まれ、ｐ型アノード１１５はｎ型カソード１１４の下に位置し、そのため、ｎ型カソード１１４はｐ型アノード１１５と構成要素表面１０３の間にある。ｎ型カソード１１４は、平均ｎ型ドーパント密度が１×１０^１９ｃｍ^－３～５×１０^１９ｃｍ^－３である。ｎ型カソード１１４中のｎ型ドーパントは主にヒ素を含み得る。ｐ型アノード１１５は、平均ｐ型ドーパント密度が２×１０^１８ｃｍ^－３～１×１０^１９ｃｍ^－３である。ｐ型アノード１１５中のｐ型ドーパントは主にホウ素を含み得る。

【0016】

ＬＤＮＭＯＳトランジスタ１０５は、基板１０１内にｐ型ボディ１１６を含む。ｐ型ボディ１１６は、平均ｐ型ドーパント密度が、ｐ型アノード１１５の平均ｐ型ドーパント密度に実質的に等しい密度とｐ型アノード１１５の平均ｐ型ドーパント密度の２倍の密度の間である。本記載の目的のため、「実質的に等しい」という用語は、半導体デバイス１００を製造するために使用されるイオン注入プロセスなどのプロセスの製造許容範囲内で等しいドーパント密度を含み、これは本明細書における後続の例でも同様である。「実質的に等しい」という用語はまた、半導体デバイス１００におけるドーパント密度を測定するために用いられる技法において遭遇する測定許容範囲内において等しいドーパント密度を含む。ｐ型ボディ１１６は、ｐ型アノード１１５と同種のｐ型ドーパントを含む。ＬＤＮＭＯＳトランジスタ１０５は、基板１０１内にｎ型ソース１１７を含む。図１に示すように、ｐ型ボディ１１６は、ｎ型ソース１１７の下及び横方向周囲に延在する。ｎ型ソース１１７は、平均ｎ型ドーパント密度が、ｎ型カソード１１４の平均ｎ型ドーパント密度に実質的に等しい密度とｎ型カソード１１４の平均ｎ型ドーパント密度の２倍の密度との間である。ｎ型ソース１１７は、ｎ型カソード１１４と同種のｎ型ドーパントを含む。

【0017】

ＬＤＮＭＯＳトランジスタ１０５は、基板１０１内にｎ型ドレイン１１８を含む。図１に示すように、ＬＤＮＭＯＳトランジスタ１０５はさらに、構成要素表面１０３上にゲート誘電体層１１９を含み、ゲート誘電体層１１９は、ｐ型ボディ１１６及びｎ型ソース１１７に部分的に重なり、任意選択でｎ型ドレイン１１８の上へ中途まで延在する。ＬＤＮＭＯＳトランジスタ１０５は、ゲート誘電体層１１９上にゲート１２０を含む。図１に示すように、窒化シリコン、二酸化シリコン、又は酸窒化シリコンのゲート側壁スペーサ１２１がゲート１２０の側部に配置され得る。ｎ型ドレインコンタクト領域１２２がｎ型ドレイン１１８内に配置され得る。ｎ型ドレインコンタクト領域１２２は、ｎ型ドレイン１１８に低抵抗電気接続をもたらすために高密度のｎ型ドーパントを有する。

【0018】

半導体デバイス１００は、基板１０１内の要素に低抵抗電気接続をもたらすために、構成要素表面１０３において金属シリサイド１２３を含み得る。金属シリサイド１２３は、例えば、チタンシリサイド、白金シリサイド、コバルトシリサイド、又はニッケルシリサイドを含み得る。金属シリサイド１２３は、ツェナートリガトランジスタ１０４の第１の電流ノード１０６、第２の電流ノード１０７、及びｐ型ベースコンタクト領域１０９上、並びに、ＬＤＮＭＯＳトランジスタ１０５のｐ型ボディ１１６、ｎ型ソース１１７、及びｎ型ドレインコンタクト領域１２２上に配置され得る。第１の電流ノード１０６上の金属シリサイド１２３は、シリサイドブロック層１２４によってツェナーダイオード１１３から横方向に分離され得る。ｎ型ドレインコンタクト領域１２２上の金属シリサイド１２３は、シリサイドブロック層１２４によってゲート１２０から横方向に分離され得る。

【0019】

半導体デバイス１００は、構成要素表面１０３の上に誘電体層１２５を有し得る。誘電体層１２５は、二酸化シリコン、窒化シリコン、リンケイ酸ガラス（ＰＳＧ）、ホウリンケイ酸ガラス（ＢＰＳＧ）、又は類似の誘電体材料の、一つ又は複数の副層を含み得る。半導体デバイス１００のコンタクト１２６は、基板１０１内の要素に、金属シリサイド１２３が存在する場合にはそれを介して、電気的に接続するように誘電体層１２５を介して配置される。コンタクト１２６は、例えば、チタン含有ライナー上にタングステンを含み得る。半導体デバイス１００はさらに、誘電体層１２５上に相互接続１２７を含み、そのため、コンタクト１２６への電気接続がなされる。相互接続１２７は、誘電体層１２５上に接着層を備えて、主にアルミニウムを含み得、又は拡散バリア上に銅を含み得る。

【0020】

第２の電流ノード１０７に対する第１の電流ノード１０６に対する正の電気パルスが、ツェナーダイオード１１３において降伏を誘起こし得、ツェナーダイオード１１３を通る電流が誘起されてツェナートリガトランジスタ１０４がオンになる。ツェナーダイオード１１３の降伏電位は、第１の電流ノード１０６と第２の電流ノード１０７の間の降伏電位より低い。ツェナーダイオード１１３は、例えば、５～１０ボルトの降伏電位を有し得る。そのため、ツェナートリガトランジスタ１０４は、第１の電流ノード１０６に接続される構成要素上の過渡電位を低減するための保護構成要素として有利に用いられ得る。また、ツェナーダイオード１１３が降伏する電位差は、第１の電流ノード１０６とベース１０８との間のｐｎ接合が降伏する電位差よりも繰り返し可能であり得、半導体製造設備において製造される多数の半導体デバイス１００において、より均一な保護構成要素が有利に提供される。ツェナーダイオード１１３を第１の電流ノード１０６において縦方向に集積させると、ツェナートリガトランジスタとは別のツェナーダイオードを有する半導体デバイスと比較して、半導体デバイス１００の面積が有利に減少し得る。コレクタ１０６上の金属シリサイド１２３をツェナーダイオード１１３から横方向に分離すると、コレクタ１０６内に電気抵抗が得られて、ツェナーダイオード１１３を通る電流の密集が有利に低減され得る。これは、２つ以上のツェナーダイオード１１３がコレクタ１０６に縦方向に集積されるツェナートリガトランジスタ１０４のバージョンにおいて特に有利であり得、そのため、これらのツェナーダイオード１１３の一つが降伏した後にツェナーダイオード１１３が降伏するという事例がさらに可能となる。

【0021】

図２Ａ及び図２Ｂは、ツェナートリガトランジスタを含む半導体デバイスの断面であり、例示の形成方法が段階的に示されている。図２Ａを参照すると、半導体デバイス２００が基板２０１を含む。基板２０１は、例えば、半導体ウエハとして実装され得る。基板２０１は、主として（例えば、半分より多く）シリコンを含むｐ型半導体材料２０２を含む。ｐ型半導体材料２０２は、半導体デバイス２００内の幾つかの場所において構成要素表面２０３まで延在し得る。フィールド酸化物２１０が、半導体デバイス２００の要素を横方向に分離するために、構成要素表面２０３に形成され得る。フィールド酸化物２１０は、浅いトレンチ分離（ＳＴＩ）プロセス又はシリコンプロセスの局所酸化（ＬＯＣＯＳ）によって形成され得る。二酸化シリコン層２２８が、後続の処理工程の間ｐ型半導体材料２０２を保護するために、構成要素表面２０３上に形成され得る。二酸化シリコン層２２８は、例えば、５～２５ナノメートルの厚さとし得、熱酸化プロセスによって形成され得る。

【0022】

半導体デバイス２００は、ツェナートリガトランジスタ２０４のための領域と、ＬＤＮＭＯＳトランジスタ２０５のための領域を含む。ツェナートリガトランジスタ２０４は、ＮＢＬ２１１によって縦方向に電気的に絶縁され得る。ツェナートリガトランジスタ２０４は、さらに、例えば、構成要素表面２０３からＮＢＬ２１１まで延在する、深いトレンチとして顕在化される絶縁構造２１２によって横方向に電気的に絶縁され得る。

【0023】

注入マスク２２９が二酸化シリコン層２２８の上に形成される。注入マスク２２９は、ツェナートリガトランジスタ２０４のための領域におけるツェナーダイオード２１３のための第１の領域を露出させ、ＬＤＮＭＯＳトランジスタ２０５のための領域におけるｐ型ボディ２１６及びｎ型ソース２１７のための第２の領域を露出させる。注入マスク２２９は、フォトレジストを含み得、フォトリソグラフィプロセスによって形成され得る。注入マスク２２９は、任意選択で、底部反射防止膜（ＢＡＲＣ）などの反射防止層を含み得る。注入マスク２２９は、例えば、４００ナノメートル～７００ナノメートルの厚さを有し得る。ツェナーダイオード２１３のための注入マスク２２９によって露出される第１の領域は、例えば２００ナノメートル～４００ナノメートルなど、５００ナノメートル未満の横幅２３０を有し得る。ｐ型ボディ２１６及びｎ型ソース２１７のための注入マスク２２９によって露出される第２の領域は、５００ナノメートルより大きな横幅２３１を有し得る。ツェナーダイオード２１３のための注入マスク２２９によって露出される第１の領域の横幅２３０は、注入マスク２２９によって露出される第１の領域の２つの直交する横方向寸法のうちの短い方の横寸法である。ｐ型ボディ２１６及びｎ型ソース２１７のための注入マスク２２９によって露出される第２の領域の横幅２３１は、注入マスク２２９によって露出される第２の領域の２つの直交する横方向寸法のうちの短い方の横方向寸法である。

【0024】

ホウ素イオン２３２は、二酸化シリコン層２２８を介して、注入マスク２２９によって露出される第１の領域及び注入マスク２２９によって露出される第２の領域における基板２０１に注入されて、第１の領域の下の基板２０１内にツェナーアノード注入領域２３３を形成し、第２の領域の下の基板２０１内にボディ注入領域２３４を形成する。ホウ素イオン２３２は、例えば、１０キロ電子ボルト（ｋｅＶ）～３０ｋｅＶの注入エネルギーで、１×１０^１４ｃｍ^－２～１×１０^１５ｃｍ^－２の注入ドーズ量で注入され得る。

【0025】

ホウ素イオン２３２は、基板２０１の結晶格子におけるホウ素イオン２３２のチャネリングが低減させるため、構成要素表面２０３に垂直な方向から或る角度で注入され得る。例えば、ホウ素イオン２３２は、構成要素表面２０３に垂直な方向から４度～７度の角度で、おそらくは、構成要素表面２０３に垂直な方向を中心として回転される２回又は４回の注入工程において、注入され得、そのため、注入マスク２２９によるホウ素イオン２３２の方向性シャドーイングが低減される。ツェナーダイオード２１３のための注入マスク２２９によって露出される第１の領域が５００ナノメートル未満の横幅２３０を有することと組み合わせて、ホウ素イオン２３２を構成要素表面２０３に垂直な方向から或る角度で注入することで、横幅２３１が５００ナノメートルより大きい、ｐ型ボディ２１６のための注入マスク２２９によって露出される第２の領域よりも、注入マスク２２９によって露出される第１の領域において基板２０１におけるホウ素イオン２３２の有効ドーズ量が低くなり得る。注入マスク２２９によって露出される第１の領域におけるホウ素イオン２３２の有効ドーズ量は、注入マスク２２９によって露出される第１の領域における基板２０１内のホウ素イオン２３２の数を注入マスク２２９によって露出される第１の領域の面積で割ったものである。同様に、注入マスク２２９によって露出される第２の領域におけるホウ素イオン２３２の有効ドーズ量は、注入マスク２２９によって露出される第２の領域における基板２０１内のホウ素イオン２３２の数を注入マスク２２９によって露出される第２の領域の面積で割ったものである。第２の領域の横幅２３１が５００ナノメートルより大きいので、第２の領域におけるホウ素イオン２３２の有効ドーズ量は、注入されるホウ素イオン２３２の注入ドーズ量に近くなり得る。ここで注入ドーズ量は、基板２０１で受け取られるホウ素イオン２３２のうち遮られないドーズ量である。ホウ素イオン２３２の注入ドーズ量は、ＬＤＮＭＯＳトランジスタ２０５に対して所望の閾値電位が得られるように選択され得る。第１の領域の横幅２３０は、ツェナーダイオード２１３に対する所望の降伏電位を獲得するためのホウ素イオン２３２の所望の有効ドーズ量が得られるように選択され得る。

【0026】

この例においてヒ素イオン２３５として実装されるｎ型ドーパントイオン２３５は、二酸化シリコン層２２８を介して、注入マスク２２９によって露出される第１の領域及び注入マスク２２９によって露出される第２の領域における基板２０１に注入されて、第１の領域の下の基板２０１内にツェナーカソード注入領域２３６を形成し、第２の領域の下の基板２０１内にソース注入領域２３７を形成する。ヒ素イオン２３５は、例えば、１０キロ電子ボルト（ｋｅＶ）～４０ｋｅＶの注入エネルギーで、１×１０^１４ｃｍ^－２～１．５×１０^１５ｃｍ^－２の注入ドーズ量で注入され得る。ツェナーアノード注入領域２３３は、ツェナーカソード注入領域２３６よりも構成要素表面２０３から基板２０１内にさらに延在し得る。同様に、ボディ注入領域２３４は、ソース注入領域２３７よりも構成要素表面２０３から基板２０１内にさらに延在し得る。ヒ素イオン２３５も、構成要素表面２０３に垂直な方向から或る角度で注入され得、その結果、ヒ素イオン２３５の注入ドーズ量と比較して、注入マスク２２９によって露出される第１の領域におけるヒ素イオン２３５の有効ドーズ量が同様に減少する。この例の他のバージョンにおいて、ｎ型ドーパントイオン２３５はアンチモンイオンを含み得る。この例のさらなるバージョンにおいて、ｎ型ドーパントイオン２３５はリンイオンを含み得る。

【0027】

注入マスク２２９は、ホウ素イオン２３２及びヒ素イオン２３５が注入された後に除去される。注入マスク２２９は、例えば、酸素プラズマプロセス又はオゾンプロセスによって除去され得、続いて硫酸と過酸化水素の水性混合物を用いる湿式清浄プロセスが行われ得る。

【0028】

図２Ｂを参照すると、基板２０１が、注入されたホウ素及び注入されたヒ素を活性化し拡散させるためのアニールプロセス２３８によって加熱される。アニールプロセス２３８は、例えば、炉プロセス又は放射加熱プロセスとし得る。基板２０１は、例えば、１０分から６０分間、８００℃～１１００℃の温度まで加熱される。アニールプロセス２３８は、酸素ガスを用いて実装され得、そのため、二酸化シリコン層２２８の厚みが基板２０１におけるシリコンの熱酸化により増加する。注入されたホウ素は、基板２０１内に拡散し活性化されて、ツェナートリガトランジスタ２０４のための領域にツェナーダイオード２１３のｐ型アノード２１５を形成し、ＬＤＮＭＯＳトランジスタ２０５のための領域にｐ型ボディ２１６を形成する。注入されたヒ素は、基板２０１内に拡散し活性化されて、ツェナートリガトランジスタ２０４のための領域においてツェナーダイオード２１３のｎ型カソード２１４を形成し、ＬＤＮＭＯＳトランジスタ２０５のための領域においてｎ型ソース２１７を形成する。アニールプロセス２３８の間の基板２０１の温度において、ｐ型アノード２１５は、ｎ型カソード２１４よりも構成要素表面２０３から基板２０１内にさらに延在する。これは、部分的には、ヒ素よりホウ素の拡散係数が高いためである。

【0029】

ＬＤＮＭＯＳトランジスタ２０５のｐ型ボディ２１６及びｎ型ソース２１７と同時にツェナーダイオード２１３のｐ型アノード２１５及びｎ型カソード２１４を形成することで、半導体デバイス２００の製造コスト及び製造の複雑さが有利に低減され得る。

【0030】

図３は、ツェナートリガトランジスタを含む別の例示の半導体デバイスの断面である。半導体デバイス３００は、ｐ型半導体材料３０２を含む基板３０１を含む。ｐ型半導体材料３０２は、半導体デバイス３００内の幾つかの場所において構成要素表面３０３まで延在し得る。この例の半導体デバイス３００は、構成要素表面３０３に接するツェナートリガトランジスタ３０４と、ＬＤＮＭＯＳトランジスタ３０５とを含む。

【0031】

本例のツェナートリガトランジスタ３０４は、縦方向ＮＰＮバイポーラ接合トランジスタ３０４として顕在化される。ツェナートリガトランジスタ３０４は、ｎ型半導体材料の第１の電流ノード３０６を含み、第１の電流ノード３０６は、縦方向ＮＰＮバイポーラ接合トランジスタ３０４のコレクタ３０６として顕在化され、基板３０１に位置し、構成要素表面３０３まで延在する。この例において、図３に示すように、第１の電流ノード３０６は、第１のセグメント３０６ａと、第１のセグメント３０６ａから分離されている第２のセグメント３０６ｂとを含む。ツェナートリガトランジスタ３０４は、縦方向ＮＰＮバイポーラ接合トランジスタ３０４のエミッタ３０７として顕在化される、ｎ型半導体材料の第２の電流ノード３０７を含む。エミッタ３０７は、コレクタ３０６の下の基板３０１内に位置するＮＢＬ３１１の少なくとも一部を含む。半導体デバイス３００は、ｎ型領域３３９を含み得る。ｎ型領域３３９は、ｎ型シンカー３３９と称することがあり、エミッタ３０７から構成要素表面３０３まで延在して、エミッタ３０７に電気接続をもたらす。ｐ型半導体材料３０２は、コレクタ３０６とエミッタ３０７の間に位置する、縦方向ＮＰＮバイポーラ接合トランジスタ３０４のベース３０８を提供する。半導体デバイス３００は、図１のｐ型ベースコンタクト領域１０９と機能が類似するｐ型ベースコンタクト領域３０９を含み得る。半導体デバイス３００は、構成要素表面３０３において、半導体デバイス３００の構成要素を横方向に分離するためフィールド酸化物３１０を含み得る。

【0032】

ツェナートリガトランジスタ３０４は、第１の電流ノード３０６の第１のセグメント３０６ａにおいて縦方向に集積される第１のツェナーダイオード３１３ａと、第１の電流ノード３０６の第２のセグメント３０６ｂにおいて縦方向に集積される第２のツェナーダイオード３１３ｂとを含む。第１のツェナーダイオード３１３ａは、第１のセグメント３０６ａに接する第１のｎ型カソード３１４ａを含み、ベース３０８において第１のｎ型カソード３１４ａ及びｐ型半導体材料３０２に接する第１のｐ型アノード３１５ａを含む。第１のｎ型カソード３１４ａは、第１のセグメント３０６ａによって横方向に囲まれ、第１のｐ型アノード３１５ａは、第１のｎ型カソード３１４ａの下に位置し、そのため、第１のｎ型カソード３１４ａは第１のｐ型アノード３１５ａと構成要素表面３０３との間にある。第２のツェナーダイオード３１３ｂは、第２のセグメント３０６ｂに接する第２のｎ型カソード３１４ｂを含み、ベース３０８において第２のｎ型カソード３１４ｂ及びｐ型半導体材料３０２に接する第２のｐ型アノード３１５ｂを含む。第２のｎ型カソード３１４ｂは、第２のセグメント３０６ｂによって横方向に囲まれ、第２のｐ型アノード３１５ｂは、第２のｎ型カソード３１４ｂの下に位置し、そのため、第２のｎ型カソード３１４ｂは第２のｐ型アノード３１５ｂと構成要素表面３０３との間にある。第１のｎ型カソード３１４ａ、第１のｐ型アノード３１５ａ、第２のｎ型カソード３１４ｂ、及び第２のｐ型アノード３１５ｂは、図１のツェナーダイオード１１３を参照して説明したドーパント種及び密度を有する。

【0033】

図３に示すように、ＬＤＮＭＯＳトランジスタ３０５は、基板３０１内のｎ型ソース３１７と、基板３０１内のｐ型ボディ３１６とを含み、ｐ型ボディ３１６は、ｎ型ソース３１７の下及びｎ型ソース３１７の横方向周囲に延在する。ｎ型ソース３１７及びｐ型ボディ３１６は、図１のＬＤＮＭＯＳトランジスタ１０５を参照して説明したドーパント種及び密度を有する。ＬＤＮＭＯＳトランジスタ３０５はさらに、基板３０１内のｎ型ドレイン３１８と、構成要素表面３０３上のゲート誘電体層３１９と、ゲート誘電体層３１９上のゲート３２０であって、側部にゲート側壁スペーサ３２１を備えたゲート３２０と、ｎ型ドレイン３１８内のｎ型ドレインコンタクト領域３２２とを含み得、これらは、図１のＬＤＮＭＯＳトランジスタ１０５の対応する要素と同様である。

【0034】

半導体デバイス３００は、ツェナートリガトランジスタ３０４のコレクタ３０６、ｎ型領域３３９、及びｐ型ベースコンタクト領域３０９上、並びにｍＬＤＮＭＯＳトランジスタ３０５のｐ型ボディ３１６、ｎ型ソース３１７、及びｎ型ドレインコンタクト領域３２２上の構成要素表面３０３において、金属シリサイド３２３を含み得る。第１の電流ノード３０６の第１のセグメント３０６ａ上の金属シリサイド３２３は、シリサイドブロック層３２４によって第１のツェナーダイオード３１３ａから横方向に分離され得、同様に、第１の電流ノード３０６の第２のセグメント３０６ｂ上の金属シリサイド３２３は、シリサイドブロック層３２４によって第２のツェナーダイオード３１３ｂから横方向に分離され得る。ｎ型ドレインコンタクト領域３２２上の金属シリサイド３２３は、シリサイドブロック層３２４によってゲート３２０から横方向に分離され得る。半導体デバイス３００は、構成要素表面３０３の上に誘電体層３２５を有し得、コンタクト３２６が誘電体層３２５及び誘電体層３２５上の相互接続３２７を介して配置され、それにより、コンタクト３２６への電気的接続が行われる。

【0035】

第１のツェナーダイオード３１３ａの降伏電位及び第２のツェナーダイオード３１３ｂの降伏電位はいずれも、第１の電流ノード３０６と第２の電流ノード３０７の間の降伏電位より低い。第２電流ノード３０７に対して、正の電気パルスが第１の電流ノード３０６に印加されると、第１のツェナーダイオード３１３ａが降伏し得、第１のセグメント３０６ａを介し、ベース３０８及びエミッタ３０７を介する電流が誘起される。第１のセグメント３０６ａ上の金属シリサイド３２３がシリサイドブロック層３２４によって第１のツェナーダイオード３１３ａから横方向に分離させると、第１のセグメント３０６ａにおいて抵抗がもたらされ得、そのため、第２のセグメント３０６ｂと第２の電流ノード３０７の間の電位差が、第２のツェナーダイオード３１３ｂが降伏し得る前に第２のツェナーダイオード３１３ｂの降伏電位を下回らず、そのため、第２のセグメント３０６ｂを通り、ベース３０８及びエミッタ３０７を通る電流が誘起される。第２のツェナーダイオード３１３ｂが最初に降伏する場合にも同様のプロセスが生じ得る。そのため、第１のツェナーダイオード３１３ａ及び第２のツェナーダイオード３１３ｂから金属シリサイド３２３を横方向に分離することで、ツェナートリガトランジスタ３０４を通る電流の密集が有利に低減され得る。

【0036】

図４は、ツェナートリガトランジスタを含む更なる例示の半導体デバイスの断面である。半導体デバイス４００は、ｐ型半導体材料４０２を含む基板４０１を含む。ｐ型半導体材料４０２は、半導体デバイス４００内の幾つかの場所において構成要素表面４０３まで延在し得る。この例の半導体デバイス４００は、構成要素表面４０３に接するツェナートリガトランジスタ４０４と、ＬＤＮＭＯＳトランジスタ４０５とを含む。半導体デバイス４００は、構成要素表面４０３において、半導体デバイス４００の構成要素を横方向に分離するためのフィールド酸化物４１０を含み得る。

【0037】

この例のツェナートリガトランジスタ４０４は、接地ゲートｎチャネル金属酸化物半導体（ＧＧＮＭＯＳ）トランジスタ４０４として顕在化される。ツェナートリガトランジスタ４０４は、ＧＧＮＭＯＳトランジスタ４０４のドレイン４０６として顕在化される、ｎ型半導体材料の第１の電流ノード４０６を含む。ツェナートリガトランジスタ４０４は、ＧＧＮＭＯＳトランジスタ４０４のソース４０７として顕在化される、ｎ型半導体材料の第２の電流ノード４０７を含む。ｐ型半導体材料４０２は、ＧＧＮＭＯＳトランジスタ４０４のボディ領域４４１を提供する。ボディ領域４４１は、ドレイン４０６をソース４０７から横方向に分離する。半導体デバイス４００は、ボディ領域４４１に低抵抗接続をもたらすためのｐ型コンタクト領域４０９を含み得る。ツェナートリガトランジスタ４０４は、ボディ領域４４１の上の構成要素表面４０３上に、ドレイン４０６及びソース４０７の上へ中途まで延在するゲート誘電体層４４２も含む。ツェナートリガトランジスタ４０４はさらに、ボディ領域４４１の上のゲート誘電体層４４２上にゲート４４３を含み、ゲート４４３は、ドレイン４０６及びソース４０７の上へ中途まで延在し得る。ゲート側壁スペーサ４２１がゲート４４３の側部上に配置され得る。

【0038】

ツェナートリガトランジスタ４０４は、ＮＢＬ４１１によって縦方向に電気的に絶縁され得る。ツェナートリガトランジスタ４０４はさらに、ＮＢＬ４１１から構成要素表面４０３まで延在するｎ型シンカー４３９によって横方向に電気的に絶縁され得る。ＮＢＬ４１１は、ｐ型半導体材料４０２からの漏洩電流を低減するために、ｐ型半導体材料４０２に対してバイアスされ得る。

【0039】

ツェナートリガトランジスタ４０４は、第１の電流ノード４０６において縦方向に集積されるツェナーダイオード４１３を含む。ツェナーダイオード４１３は、第１の電流ノード４０６に接するｎ型カソード４１４を含み、ボディ領域４４１においてｎ型カソード４１４及びｐ型半導体材料４０２に接するｐ型アノード４１５を含む。ｎ型カソード４１４は、第１の電流ノード４０６によって横方向に囲まれ、ｐ型アノード４１５は、ｎ型カソード４１４の下に位置し、そのため、ｎ型カソード４１４は、ｐ型アノード４１５と構成要素表面４０３との間にある。ｎ型カソード４１４及びｐ型アノード４１５は、図１のツェナーダイオード１１３を参照して説明したドーパント種及び密度を有する。

【0040】

図４に示すように、ＬＤＮＭＯＳトランジスタ４０５は、基板４０１内のｎ型ソース４１７と、基板４０１内のｐ型ボディ４１６とを含み、ｐ型ボディ４１６は、ｎ型ソース４１７の下及びｎ型ソース４１７の横方向周囲に延在する。ｎ型ソース４１７及びｐ型ボディ４１６は、図１のＬＤＮＭＯＳトランジスタ１０５を参照して説明したドーパント種及び密度を有する。ＬＤＮＭＯＳトランジスタ４０５はさらに、基板４０１内のｎ型ドレイン４１８と、構成要素表面４０３上のゲート誘電体層４１９と、ゲート誘電体層４１９上のゲート４２０であって、ゲート側壁スペーサ４２１を側部に備えたゲート４２０と、ｎ型ドレイン４１８内のｎ型ドレインコンタクト領域４２２とを含み得、これらは、図１のＬＤＮＭＯＳトランジスタ１０５の対応する要素と同様である。

【0041】

半導体デバイス４００は、ツェナートリガトランジスタ４０４のドレイン４０６、ソース４０７、ゲート４４３、ｐ型コンタクト領域４０９，及びｎ型シンカー４３９上、並びにＬＤＮＭＯＳトランジスタ４０５のｐ型ボディ４１６、ｎ型ソース４１７、及びｎ型ドレインコンタクト領域４２２上の構成要素表面４０３において、金属シリサイド４２３を含み得る。半導体デバイス４００は、構成要素表面４０３の上に誘電体層４２５を有し得、コンタクト４２６が誘電体層４２５、及び誘電体層４２５上の相互接続４２７を介して配置されて、コンタクト４２６への電気的接続が行われる。この例において、ソース４０７、ボディ領域４４１、及びゲート４４３は、金属シリサイド４２３、コンタクト４２６、及び相互接続４２７を介して共に電気的に結合される。

【0042】

ツェナーダイオード４１３の降伏電位は、第１の電流ノード４０６と第２の電流ノード４０７との間の降伏電位より低い。第２の電流ノード４０７に対して第１の電流ノード４０６に印加される正の電気パルスが、ツェナーダイオード４１３における降伏を誘起こし得、そのため、ツェナーダイオード４１３を通る電流が誘起されて、ＧＧＮＭＯＳランジスタ４０４に並列の寄生バイポーラトランジスタがオンになる。ツェナートリガトランジスタ４０４の第１の電流ノード４０６が、寄生バイポーラトランジスタのコレクタを提供し、ツェナートリガトランジスタ４０４のボディ領域４４１が、寄生バイポーラトランジスタのベースを提供し、ツェナートリガトランジスタ４０４の第２の電流ノード４０７が、寄生バイポーラトランジスタのエミッタを提供する。この例の一つのバージョンにおいて、ツェナートリガトランジスタ４０４の拡張された第２の電流ノード４０７を提供するため、ＮＢＬ４１１は、ＧＧＮＭＯＳトランジスタ４０４のソース４０７に接続され得る。ＧＧＮＭＯＳトランジスタ４０４のソース４０７にＮＢＬ４１１を接続することで、ツェナートリガトランジスタ４０４を通る縦方向電流が流れて、付加的な電流容量がもたらされ得る。ツェナーダイオード４１３を第１の電流ノード４０６に縦方向に集積させることで、図１を参照して説明した利点を得ることができる。

【0043】

図５Ａ～図５Ｃは、ツェナートリガトランジスタを含む半導体デバイスの断面であり、別の例示の形成方法が段階的に示されている。図５Ａを参照すると、半導体デバイス５００は、半導体ウエハなどの基板５０１を含む。基板５０１は、主にシリコンを含むｐ型半導体材料５０２を含み、ｐ型半導体材料５０２は、半導体デバイス５００内の幾つかの場所において構成要素表面５０３まで延在する。フィールド酸化物５１０が、半導体デバイス５００の要素を横方向に分離するために、構成要素表面５０３に形成され得る。二酸化シリコン層５２８が、後続の処理工程の間ｐ型半導体材料５０２を保護するために、構成要素表面５０３上に形成され得る。

【0044】

半導体デバイス５００は、第１のツェナートリガトランジスタ５０４のための領域と、第２のツェナートリガトランジスタ５４４のための領域とを含む。注入マスク５２９が、二酸化シリコン層５２８の上に形成される。注入マスク５２９は、第１のツェナートリガトランジスタ５０４のための領域において第１のツェナーダイオード５１３のための第１の領域を露出させ、第２のツェナートリガトランジスタ５４４のための領域において第２のツェナーダイオード５４５のための第２の領域を露出させる。第１のツェナーダイオード５１３のための注入マスク５２９によって露出される第１の領域は、例えば４００ナノメートル～５００ナノメートルの、５００ナノメートル未満の第１の横幅５３０を有し得、そのため、その後注入されるホウ素イオン５３２及びヒ素イオン５３５の第１の有効ドーズ量が得られる。第２のツェナーダイオード５４５のための注入マスク５２９によって露出される第２の領域は、例えば２５０ナノメートル～３５０ナノメートルの、第１の横幅５３０より短い第２の横幅５４６を有し得、そのため、その後注入されるホウ素イオン５３２及びヒ素イオン５３５の第２の有効ドーズ量が得られる。第１の横幅５３０は、注入マスク５２９によって露出される第１の領域の２つの直交する横方向寸法のうちの短い方であり、第２の横幅５４６は、注入マスク５２９によって露出される第２の領域の２つの直交する横方向寸法のうちの短い方である。

【0045】

ホウ素イオン５３２は、二酸化シリコン層５２８を介して、注入マスク５２９によって露出された第１の領域及び注入マスク５２９によって露出された第２の領域における基板５０１に注入されて、第１の領域の下の基板５０１内に第１のツェナーアノード注入領域５３３を形成し、第２の領域の下の基板５０１内に第２のツェナーアノード注入領域５４７を形成する。ヒ素イオン５３５は、二酸化シリコン層５２８を介して、注入マスク５２９によって露出された第１の領域及び注入マスク５２９によって露出された第２の領域における基板５０１に注入されて、第１の領域の下の基板５０１内に第１のツェナーカソード注入領域５３６を形成し、第２の領域の下の基板５０１内に第２のツェナーカソード注入領域５４８を形成する。第２のツェナーアノード注入領域５４７におけるホウ素イオン５３２の第２の有効ドーズ量は、第２の横幅５４６が第１の横幅５３０未満である結果、第１のツェナーアノード注入領域５３３におけるホウ素イオン５３２の第１の有効ドーズ量より少なくなり得る。同様に、第２のツェナーカソード注入領域５４８におけるヒ素イオン５３５の第２の有効ドーズ量は、第１のツェナーカソード注入領域５３６におけるヒ素イオン５３５の第１の有効ドーズ量より少なくなり得る。注入マスク５２９は、ホウ素イオン５３２及びヒ素イオン５３５が注入された後に除去される。

【0046】

図５Ｂを参照すると、基板５０１は、注入されたホウ素及び注入されたヒ素を活性化し拡散させるためのアニールプロセス５３８によって加熱される。注入されたホウ素は、基板５０１内に拡散し活性化されて、第１のツェナートリガトランジスタ５０４のための領域において第１のツェナーダイオード５１３の第１のｐ型アノード５１５を形成し、第２のツェナートリガトランジスタ５４４のための領域において第２のツェナーダイオード５４５の第２のｐ型アノード５４９を形成する。注入されたヒ素は、基板５０１内に拡散し活性化されて、第１のツェナートリガトランジスタ５０４のための領域において第１のツェナーダイオード５１３の第１のｎ型カソード５１４を形成し、第２のツェナートリガトランジスタ５４４のための領域において第２のツェナーダイオード５４５の第２のｎ型カソード５５０を形成する。第１のｐ型アノード５１５は、第１のｎ型カソード５１４よりも構成要素表面５０３から基板５０１内にさらに延在し、第２のｐ型アノード５４９は、第２のｎ型カソード５５０よりも構成要素表面５０３から基板５０１内にさらに延在する。これは、部分的には、アニールプロセス５３８中の基板５０１の温度において、ヒ素よりホウ素の拡散係数が高いためである。第２のツェナーダイオード５４５の第２のｐ型アノード５４９及び第２のｎ型カソード５５０と同時に第１のツェナーダイオード５１３の第１のｐ型アノード５１５及び第１のｎ型カソード５１４を形成することで、半導体デバイス５００の製造コスト及び製造の複雑さが有利に低減され得る。

【0047】

図５Ｃを参照すると、半導体デバイス５００の形成が継続されて、第１のツェナートリガトランジスタ５０４及び第２のツェナートリガトランジスタ５４４が形成される。この例において、第１のツェナートリガトランジスタ５０４及び第２のツェナートリガトランジスタ５４４は、横方向ＮＰＮバイポーラ接合トランジスタとして実装される。第１のツェナートリガトランジスタ５０４は、基板５０１内に形成され、構成要素表面５０３まで延在するｎ型半導体材料の第１の電流ノード５０６と、基板５０１内に形成され、構成要素表面５０３まで延在するｎ型半導体材料の第２の電流ノード５０７とを含む。第１の電流ノード５０６は、第１のツェナートリガトランジスタ５０４のコレクタ５０６として実装され、第２の電流ノード５０７は、第１のツェナートリガトランジスタ５０４のエミッタ５０７として実装される。第１の電流ノード５０６及び第２の電流ノード５０７の下のｐ型半導体材料５０２の一部が、第１のツェナートリガトランジスタ５０４の第１のベース５０８を提供する。半導体デバイス５００は、第１のベース５０８に接する第１のｐ型ベースコンタクト領域５０９を含み得る。

【0048】

第１のツェナーダイオード５１３は、第１のツェナートリガトランジスタ５０４の第１の電流ノード５０６において縦方向に集積され、そのため、第１のｎ型カソード５１４が第１の電流ノード５０６に接し、第１のｐ型アノード５１５が第１のｎ型カソード５１４及び第１のベース５０８に接するようになっている。第１のｐ型アノード５１５は、図５Ａの第１の横幅５３０が５００ナノメートル未満であるために１ミクロン未満とし得る、第１のアノード横幅５５１を有する。

【0049】

第２のツェナートリガトランジスタ５４４は、基板５０１内に形成され、構成要素表面５０１に延在するｎ型半導体材料の第１の電流ノード５５２と、基板５０１内に形成され、構成要素表面５０３まで延在するｎ型半導体材料の第２の電流ノード５５３とを含む。第１の電流ノード５５２は、第２のツェナートリガトランジスタ５４４のコレクタ５５２として実装され、第２の電流ノード５５３は、第２のツェナートリガトランジスタ５４４のエミッタ５５３として実装される。第１の電流ノード５５２及び第２の電流ノード５５３の下のｐ型半導体材料５０２の一部が、第２のツェナートリガトランジスタ５４４の第２のベース５５４を提供する。半導体デバイス５００は、第２のベース５５４に接する第２のｐ型ベースコンタクト領域５５５を含み得る。

【0050】

第２のツェナーダイオード５４５は、第２のツェナートリガトランジスタ５４４の第１の電流ノード５５２において縦方向に集積され、そのため、第２のｎ型カソード５５０が第１の電流ノード５５２に接し、第２のｐ型アノード５４９が第２のｎ型カソード５５０及び第２のベース５５４に接するようになっている。第２のｐ型アノード５４９は、図５Ａの第２の横幅５４６が図５Ａの第１の横幅５３０未満であるために第１のアノード横幅５５１未満である、第２のアノード横幅５５６を有する。

【0051】

第２のツェナーダイオード５４５は、第１のツェナーダイオード５１３の第１の降伏電位より高い第２の降伏電位を有し得、これは、図５Ａの第２のツェナーアノード注入領域５４７における図５Ａのホウ素イオン５３２の第２の有効ドーズ量が図５Ａの第１のツェナーアノード注入領域５３３内のホウ素イオン５３２の第１の有効ドーズ量より少なく、図５Ａの第２のツェナーカソード注入領域５４８における図５Ａのヒ素イオン５３５の第２の有効ドーズ量が図５Ａの第１のツェナーカソード注入領域５３６におけるヒ素イオン５３５の第１の有効ドーズ量より少ない結果である。このように、図５Ａの注入マスク５２９における第１の横幅５３０及び第２の横幅５４６を調整することにより、第１のツェナーダイオード５１３及び第２のツェナーダイオード５４５の降伏電位が、半導体デバイス５００における特定の応用例について所望の値になり得る。

【0052】

図６は、或る応用例におけるツェナートリガトランジスタを含む例示の半導体デバイスの回路図である。半導体デバイス６００は、接地ノード６５７及び入出力（Ｉ／Ｏ）ノード６５８を含む。接地ノード６５７は、例えば図１のｐ型半導体材料１０２に対応する、半導体デバイス６００の基板における半導体材料として顕在化され得る。Ｉ／Ｏノード６５８は、半導体デバイス６００のワイヤボンドパッド又はバンプボンドパッドとして顕在化され得る。半導体デバイス６００は、図６に示すようにＮＰＮバイポーラ接合トランジスタ６０４として顕在化され得るツェナートリガトランジスタ６０４を含む。ＮＭＯＳトランジスタなど、ツェナートリガトランジスタ６０４の他の顕在化も、本例の範囲内にある。ツェナートリガトランジスタ６０４は、第１の電流ノード６０６及び第２の電流ノード６０７を含む。ツェナーダイオード６１３が、例えば本明細書の例の任意のものにおいて記載されるように、第１の電流ノード６０６において縦方向に集積される。この例では、ツェナーダイオード６１３のｎ型カソード６１４が第１の電流ノード６０６に接し、ツェナーダイオード６１３のｐ型アノード６１５がツェナートリガトランジスタ６０４のベース６０８に接する。

【0053】

接地ノード６５７に対するＩ／Ｏノード６５８への正の電気パルスが、ツェナーダイオード６１３における降伏を誘起こし得、ツェナーダイオード６１３を通る電流が誘起されて、ツェナートリガトランジスタ６０４がオンになる。このように、ツェナートリガトランジスタ６０４は、Ｉ／Ｏノード６５８上の電圧遷移がツェナーダイオード６１３の降伏電位を大幅に上回ることを防止し得、そのため、Ｉ／Ｏノード６５８に電気的に結合される、半導体デバイス６００の構成要素が保護される。

【0054】

図７は、別の応用例におけるツェナートリガトランジスタを含む例示の半導体デバイスの回路図である。半導体デバイス７００は、スイッチ７６０を有するスナバ回路７５９を含み、スイッチ７６０は、スナバ回路７５９の入力ポート７６１とスナバ回路７５９のフィルタ７６２との間に結合される。図７に示すように、フィルタ７６２は抵抗－コンデンサ（ＲＣ）ローパスフィルタ７６２として顕在化され得る。フィルタ７６２は、スナバ回路７５９のスイッチ７６０と出力ポート７６３との間に結合される。スナバ回路７５９は、スイッチ７６０と出力ポート７６３との間に結合されるツェナートリガトランジスタ７０４を含む。図７に示すように、ツェナートリガトランジスタ７０４は、ＧＧＮＭＯＳトランジスタ７０４として顕在化され得る。ＮＰＮバイポーラ接合トランジスタなど、ツェナートリガトランジスタ７０４の他の顕在化も本例の範囲内にある。ツェナートリガトランジスタ７０４は、第１の電流ノード７０６及び第２の電流ノード７０７を含む。第１の電流ノード７０６は出力ポート７６３に結合され、第２の電流ノード７０７は入力ポート７６１に結合される。ツェナーダイオード７１３が、例えば本明細書の例の任意のものにおいて記載されるように、第１の電流ノード７０６において縦方向に集積される。この例において、ツェナーダイオード７１３のｎ型カソード７１４が第１の電流ノード７０６に接し、ツェナーダイオード７１３のｐ型アノード７１５がツェナートリガトランジスタ７０４のボディ７４１に接する。

【0055】

入力ポート７６１に対する出力ポート７６３への正の電気パルスが、ツェナーダイオード７１３における降伏を誘起こし得、ツェナーダイオード７１３を通る電流が誘起されて、ツェナートリガトランジスタ７０４の寄生バイポーラトランジスタがオンになる。このように、ツェナートリガトランジスタ７０４は、出力ポート７６３上の電圧遷移がツェナーダイオード７１３の降伏電位を大幅に上回ることを防止し得、そのため、入力ポート７６１に電気的に結合される、半導体デバイス７００の構成要素が保護される。

【0056】

本明細書において説明する例の種々の特徴が、半導体デバイスの他の顕在化例において組み合され得る。一例において、図３を参照して説明したように、図１及び図４のツェナートリガトランジスタは、別個のツェナーダイオードによりセグメント化される第１の電流ノードを有し得る。別の例において、図４の構造は、図１又は図３に示すものに類似するシリサイドブロック層を含み得る。逆に、図１又は図３の構造は、それぞれ、シリサイドブロック層１２４又は３２４を含まなくてもよい。さらなる例において、図５Ａ～図５Ｃの構造は、図１、図３、又は図４に示したものに類似するＮＢＬを含み得る。逆に、図１又は図４の構造は、それぞれＮＢＬ１１１又は４１１を含まなくてもよい。

【0057】

本記載の種々の実施形態を上記で説明してきたが、これらの実施形態は、単なる例として提示されており、限定するものではない。説明された実施形態に対する多くの変更が、本記載の趣旨又は範囲から逸脱することなく、本記載に従ってなされ得る。そのため、本発明の広さ及び範囲は、上記で説明した実施形態のいずれによっても限定されるべきではない。そうではなく、本記載の範囲は、下記の特許請求の範囲及びそれらの均等物に従って定義されるべきである。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図6】

【図7】