(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-10-30
(45)【発行日】2024-11-08
(54)【発明の名称】固体撮像素子、および、撮像装置
(51)【国際特許分類】
H04N 25/76 20230101AFI20241031BHJP
【ＦＩ】
H04N25/76
【請求項の数】
16
(21)【出願番号】P 2023021031
(22)【出願日】2023-02-14
(62)【分割の表示】P 2018129588の分割
【原出願日】2018-07-09
(65)【公開番号】P2023053312
(43)【公開日】2023-04-12
【審査請求日】2023-03-13
(31)【優先権主張番号】P 2017149559
(32)【優先日】2017-08-02
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100112955
【弁理士】
【氏名又は名称】丸島 敏一
(72)【発明者】
【氏名】植野 洋介
(72)【発明者】
【氏名】ゴラン ゼイツーニ
(72)【発明者】
【氏名】ノアム エシェル
(72)【発明者】
【氏名】池田 裕介
(72)【発明者】
【氏名】牧川 潔志
【審査官】越河 勉
(56)【参考文献】
【文献】米国特許出願公開第２０１４／００８５５２３（ＵＳ，Ａ１）
【文献】特開２０１１－２３４２４３（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０４Ｎ ２５／７６
(57)【特許請求の範囲】
【請求項1】
光電変換によりアナログ信号を生成し、前記アナログ信号を比較器に垂直信号線を介して出力するように構成された画素回路と、前記垂直信号線に接続された第１の電流源と、
前記垂直信号線および前記比較器に接続された第１の回路と、
を具備し、
前記第１の回路は、
前記第１の電流源と前記垂直信号線との間に接続された第１のトランジスタと、
前記垂直信号線に接続された入力端子を含むアンプと、
前記アンプの前記入力端子に接続された第１の端子と前記アンプの出力端子に接続された第２の端子とを含むキャパシタと
を備え、
前記画素回路は、浮遊拡散層の電位を増幅する増幅トランジスタを備える
光検出装置。
【請求項2】
前記アンプは、電源と基準端子との間においてカスコード接続された一対のトランジスタを含み、前記キャパシタの前記第２の端子は、前記一対のトランジスタの接続点に接続され、前記キャパシタの前記第１の端子は、前記第１の電流源と前記第１のトランジスタとの接続点に接続され、
前記一対のトランジスタのうち前記電源に接続されたトランジスタのゲートは、前記垂直信号線に接続される
請求項１記載の光検出装置。
【請求項3】
前記第１のトランジスタのゲートには第１のバイアス電圧が印加され、前記第１の電流源は、前記第１のバイアス電圧と異なる第２のバイアス電圧が印加された第２のトランジスタを備える
請求項２記載の光検出装置。
【請求項4】
前記第１のトランジスタのゲートには第１のバイアス電圧が印加され、前記第１の電流源は、第２のトランジスタを備え、
前記第１のトランジスタのゲートは前記第２のトランジスタのゲートに接続される
請求項２記載の光検出装置。
【請求項5】
前記キャパシタの前記第１の端子は、前記第１の電流源と前記第１のトランジスタとの接続点に接続される請求項１記載の光検出装置。
【請求項6】
比較結果に基づいて制御信号を生成して前記第１の回路へ出力するように構成された制御回路をさらに具備し、前記比較器は、前記アナログ信号を参照信号と比較して前記比較結果を出力するように構成される
請求項１記載の光検出装置。
【請求項7】
前記第１の回路は、前記キャパシタの前記第１の端子と前記アンプの出力端子との間の経路を開閉するように構成された第１のスイッチと、
前記第１のトランジスタと前記第１の電流源との接続点または所定の基準端子に前記キャパシタの前記第２の端子を接続するように構成された第２のスイッチと
を備える
請求項１記載の光検出装置。
【請求項8】
前記第１の回路は、前記第１のトランジスタと前記第１の電流源の接続点と、前記キャパシタの前記第１の端子との間の経路を開閉するように構成された第１のスイッチと、
前記アンプの出力端子または所定の基準端子に前記キャパシタの前記第２の端子を接続するように構成された第２のスイッチと
を備える
請求項１記載の光検出装置。
【請求項9】
前記比較器は、前記アナログ信号を受け取るように構成された第１のキャパシタと、
参照信号を受け取るように構成された第２のキャパシタと、
前記第１および第２のキャパシタに接続された一方のトランジスタと所定電圧を受け取るように構成された他方のトランジスタとを備える差動増幅回路と
を備える
請求項１記載の光検出装置。
【請求項10】
スイッチトキャパシタ回路をさらに具備し、前記スイッチトキャパシタ回路は、
別のアンプの出力端子と別のキャパシタの第１の端子との間の経路を開閉するように構成された第１の入力側スイッチと、
前記第１のトランジスタと前記第１の電流源との接続点と、前記別のキャパシタの第２の端子との間の経路を開閉するように構成された第２の入力側スイッチと、
前記第１の端子と論理回路との間の経路を開閉するように構成された第１の出力側スイッチと、
前記第２の端子と所定の基準端子との間の経路を開閉するように構成された第２の出力側スイッチと
を備える請求項１記載の光検出装置。
【請求項11】
前記画素回路は、第１の半導体チップに配置され、前記第１の回路および前記キャパシタは、前記第１の半導体チップに積層された第２の半導体チップに配置される
請求項１記載の光検出装置。
【請求項12】
前記第１の回路は、第２の電流源と、
前記第２の電流源と電源との間に挿入され、前記垂直信号線に接続されたゲートを有するＮ型トランジスタと、
前記電源と前記第２の電流源との間において前記Ｎ型トランジスタと並列に接続されたクランプトランジスタと
を備え、
前記キャパシタは、前記第１のトランジスタと前記第１の電流源との接続点と、前記Ｎ型トランジスタおよび前記第２の電流源の接続点とに接続される
請求項１記載の光検出装置。
【請求項13】
前記クランプトランジスタのゲート電圧を変更するように構成されたゲート電圧供給部をさらに具備する請求項１２記載の光検出装置。
【請求項14】
垂直信号線に接続された画素回路と、前記垂直信号線に接続された電流源と、
前記垂直信号線および前記電流源の間に接続された第１のトランジスタを備える第１の回路と、
前記垂直信号線を介して受け取った画素信号を比較するように構成された比較器と
を具備し、
前記画素回路は、浮遊拡散層の電位を増幅する増幅トランジスタを備える
光検出装置。
【請求項15】
前記第１の回路は、前記垂直信号線に接続された入力端子を有するアンプと、
前記アンプの入力端子に接続された第１の端子と前記アンプの出力端子に接続された第２の端子とを有するキャパシタと
を備える請求項１４記載の光検出装置。
【請求項16】
前記画素回路は、第１の半導体チップに配置され、前記第１の回路および前記キャパシタは、前記第１の半導体チップに積層された第２の半導体チップに配置される
請求項１５記載の光検出装置。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、固体撮像素子、および、撮像装置に関する。詳しくは、垂直信号線が配線された固体撮像素子、および、撮像装置に関する。
【背景技術】
【0002】
従来より、撮像装置などにおいて画像データを撮像するために固体撮像素子が用いられている。一般に固体撮像素子には、二次元格子状に複数の画素回路が配列され、また、列ごとに垂直信号線が配線されている。そして、画素回路は、それらの垂直信号線を介して信号を出力する。ここで、垂直信号線に寄生容量が生じていると、その寄生容量に起因して、垂直信号線の電位が一定になるまでの整定時間が長くなってしまう。そこで、寄生容量の影響を軽減するために、垂直信号線の電位低下の度合いに比例した電流を供給するカレントミラー回路を垂直信号線に接続した固体撮像素子が提案されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【0003】
【文献】特開２０１１－２３４２４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上述の従来技術では、垂直信号線の電位低下の度合いに比例した電流の供給により、その電位が一定になるまでの整定時間を短くして読み出し速度を向上させることができる。しかしながら、カレントミラー回路の接続により、ノイズが増大して信号品質が低下するおそれがある。寄生容量を含む垂直信号線の配線容量を低減すれば、カレントミラー回路を不要にして信号品質の低下を抑制することができるが、配線容量を低減するには、垂直信号線の材質や製造プロセスの改良が必要となってしまう。
【0005】
本技術はこのような状況に鑑みて生み出されたものであり、垂直信号線を介して信号が出力される固体撮像素子において、垂直信号線の配線容量の低減を容易にすることを目的とする。
【課題を解決するための手段】
【0006】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、アナログ信号を処理する論理回路と、光電変換により上記アナログ信号を生成して所定の信号線を介して上記論理回路に出力する画素回路と、上記所定の信号線に接続された負性容量回路とを具備する固体撮像素子である。これにより、所定の信号線の配線容量が低減するという作用をもたらす。
【0007】
また、この第１の側面において、上記負性容量回路は、上記所定の信号線に入力端子が接続されたアンプと、上記アンプの上記入力端子および出力端子に両端が接続されたキャパシタとを備えてもよい。これにより、「１」より大きなゲインに応じて信号線の配線容量が低減するという作用をもたらす。
【0008】
また、この第１の側面において、上記所定の信号線に接続された電流源をさらに具備し、上記負性容量回路は、上記電流源と上記所定の信号線との間に挿入された挿入トランジスタと、電源と基準端子との間においてカスコード接続された一対のトランジスタからなるアンプと、上記一対のトランジスタの接続点に一端が接続され、上記電流源と上記挿入トランジスタとの接続点に他端が接続されたキャパシタとを備え、上記一対のトランジスタのうち上記電源に接続されたトランジスタのゲートは、上記所定の信号線に接続されてもよい。これにより、「１」以下のゲインにより信号線の配線容量が低減するという作用をもたらす。
【0009】
また、この第１の側面において、上記挿入トランジスタのゲートには第１のバイアス電圧が印加され、上記電流源は、上記第１のバイアス電圧と異なる第２のバイアス電圧が印加された第２のトランジスタを備えてもよい。これにより、異なるバイアス電圧が第１および第２のトランジスタに印加された負性容量回路により配線容量が低減するという作用をもたらす。
【0010】
また、この第１の側面において、上記挿入トランジスタのゲートには第１のバイアス電圧が印加され、上記電流源は、第２のトランジスタを備え、上記挿入トランジスタのゲートは上記第２のトランジスタのゲートに接続されてもよい。これにより、同一のバイアス電圧が第１および第２のトランジスタに印加された負性容量回路により配線容量が低減するという作用をもたらす。
【0011】
また、この第１の側面において、上記所定の信号線に接続された電流源をさらに具備し、上記負性容量回路は、上記電流源と上記所定の信号線との間に挿入された挿入トランジスタと、上記所定の信号線に入力端子が接続されたアンプと、上記アンプの上記入力端子に一端が接続され、上記電流源と上記挿入トランジスタとの接続点に他端が接続されたキャパシタとを備えてもよい。これにより、負性容量値を増大した負性容量回路により、信号線の配線容量が低減するという作用をもたらす。
【0012】
また、この第１の側面において、上記所定の信号線に接続された電流源をさらに具備し、上記論理回路は、上記アナログ信号と所定の参照信号とを比較して比較結果を出力する比較器と、上記比較結果に基づいて制御信号を生成して上記負性容量回路へ出力する制御回路とを備えてもよい。これにより、アナログ信号から制御信号が生成されるという作用をもたらす。
【0013】
また、この第１の側面において、上記負性容量回路は、上記電流源と上記所定の信号線との間に挿入された挿入トランジスタと、キャパシタと、上記所定の信号線に入力端子が接続されたアンプと、上記キャパシタの一端と上記アンプの出力端子との間の経路を開閉する第１のスイッチと、上記制御信号に従って上記挿入トランジスタと上記電流源との接続点または所定の基準端子に上記キャパシタの他端を接続する第２のスイッチとを備えることもできる。これにより、逐次比較型の回路とキャパシタを共有する負性容量回路により信号線の配線容量が低減するという作用をもたらす。
【0014】
また、この第１の側面において、上記比較器は、上記アナログ信号と上記所定の参照信号との間の電圧を分圧して入力電圧として出力する分割回路と、上記入力電圧と所定電圧との差分を増幅する差動増幅回路とを備えてもよい。これにより、比較器の動作電圧が低下するという作用をもたらす。
【0015】
また、この第１の側面において、上記負性容量回路は、上記電流源と上記所定の信号線との間に挿入された挿入トランジスタと、キャパシタと、上記所定の信号線に入力端子が接続されたアンプと、上記挿入トランジスタおよび上記電流源の接続点と、上記キャパシタの一端との間の経路を開閉する第１のスイッチと、上記制御信号に従って上記アンプの出力端子または所定の基準端子に上記キャパシタの他端を接続する第２のスイッチとを備えることもできる。これにより、逐次比較型の回路とキャパシタを共有する負性容量回路により信号線の配線容量が低減するという作用をもたらす。
【0016】
また、この第１の側面において、上記所定の信号線に接続された電流源をさらに具備し、上記負性容量回路は、上記電流源と上記所定の信号線との間に挿入された挿入トランジスタと、上記所定の信号線に入力端子が接続されたアンプと、スイッチトキャパシタ回路とを備え、上記スイッチトキャパシタ回路は、キャパシタと、上記アンプの出力端子と上記キャパシタの一端との間の経路を開閉する第１の入力側スイッチと、上記挿入トランジスタおよび上記電流源の接続点と、上記キャパシタの他端との間の経路を開閉する第２の入力側スイッチと、上記一端と上記論理回路との間の経路を開閉する第１の出力側スイッチと、上記他端と所定の基準端子との間の経路を開閉する第２の出力側スイッチとを備えることもできる。これにより、サンプルホールド回路とキャパシタを共有する負性容量回路により信号線の配線容量が低減するという作用をもたらす。
【0017】
また、この第１の側面において、上記画素回路は、第１の半導体チップに配置され、上記負性容量回路および上記論理回路は、上記第１の半導体チップに積層された第２の半導体チップに配置されてもよい。これにより、積層型の固体撮像素子において、信号線の配線容量が低減するという作用をもたらす。
【0018】
また、この第１の側面において、上記所定の信号線に接続された第１電流源をさらに具備し、上記負性容量回路は、上記第１電流源と上記所定の信号線との間に挿入された挿入トランジスタと、第２電流源と、上記第２電流源と電源との間に挿入され、ゲートが上記所定の信号線に接続されたＮ型トランジスタと、上記電源と上記第２電流源との間において上記Ｎ型トランジスタと並列に接続されたクランプトランジスタと、上記挿入トランジスタおよび上記第１電流源の接続点と上記Ｎ型トランジスタおよび上記第２電流源の接続点とに両端が接続されたキャパシタとを備えてもよい。これにより、第２電流源のドレイン電圧がクランプされるという作用をもたらす。
【0019】
また、この第１の側面において、上記クランプトランジスタのゲート電圧を変更するゲート電圧供給部をさらに具備してもよい。これにより、ストリーキング量が調整されるという作用をもたらす。
【0020】
また、本技術の第２の側面は、アナログ信号を処理してデジタル信号を出力する論理回路と、光電変換により上記アナログ信号を生成して所定の信号線を介して上記論理回路に出力する画素回路と、上記所定の信号線に接続された負性容量回路と、上記デジタル信号を記録する記録部とを具備する撮像装置である。これにより、配線容量が低減した信号線から出力されたアナログ信号が記録されるという作用をもたらす。
【発明の効果】
【0021】
本技術によれば、垂直信号線を介して信号が出力される固体撮像素子において、垂直信号線の配線容量の低減を容易にすることができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
【図面の簡単な説明】
【0022】
【図1】本技術の第１の実施の形態における撮像装置の一構成例を示すブロック図である。
【図2】本技術の第１の実施の形態における固体撮像素子の一構成例を示すブロック図である。
【図3】本技術の第１の実施の形態における画素回路の一構成例を示す回路図である。
【図4】本技術の第１の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。
【図5】本技術の第１の実施の形態におけるＡＤＣ（Analog to Digital Converter）の一構成例を示すブロック図である。
【図6】本技術の第１の実施の形態における負性容量回路の一構成例を示す回路図である。
【図7】本技術の第２の実施の形態における負性容量回路の一構成例を示す回路図である。
【図8】本技術の第２の実施の形態における線形モデルの一例を示す回路図である。
【図9】本技術の第２の実施の形態における負性容量回路のインピーダンス特性の一例を示すグラフである。
【図10】本技術の第３の実施の形態における負性容量回路の一構成例を示す回路図である。
【図11】本技術の第３の実施の形態における線形モデルの一例を示す回路図である。
【図12】本技術の第３の実施の形態における負性容量回路のゲイン特性の一例を示すグラフである。
【図13】本技術の第３の実施の形態における負性容量回路のインピーダンス特性の一例を示すグラフである。
【図14】本技術の第４の実施の形態における負性容量回路の一構成例を示す回路図である。
【図15】本技術の第５の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。
【図16】本技術の第５の実施の形態におけるＡＤＣの一構成例を示す回路図である。
【図17】本技術の第５の実施の形態におけるＡＤ変換期間以外のカラム信号処理部の状態の一例を示す図である。
【図18】本技術の第５の実施の形態におけるＡＤ変換期間内のカラム信号処理部の状態の一例を示す図である。
【図19】本技術の第５の実施の形態の変形例におけるカラム信号処理部の一構成例を示すブロック図である。
【図20】本技術の第５の実施の形態の変形例におけるＡＤＣの一構成例を示す回路図である。
【図21】本技術の第６の実施の形態におけるカラム信号処理部の一構成例を示すブロック図である。
【図22】本技術の第６の実施の形態におけるサンプルホールド回路の一構成例を示す回路図である。
【図23】本技術の第６の実施の形態における奇数回目のサンプリング期間内のカラム信号処理部の状態の一例を示す図である。
【図24】本技術の第６の実施の形態における偶数回目のサンプリング期間内のカラム信号処理部の状態の一例を示す図である。
【図25】本技術の第７の実施の形態における固体撮像素子の一構成例を示すブロック図である。
【図26】本技術の第７の実施の形態におけるロジックチップの一構成例を示すブロック図である。
【図27】本技術の第８の実施の形態における負性容量回路の一構成例を示す回路図である。
【図28】本技術の第８の実施の形態における垂直信号線およびドレイン電圧の電圧変動の一例を示すグラフである。
【図29】本技術の第８の実施の形態におけるグランド電流およびストリーキング量の変動の一例を示すグラフである。
【図30】本技術の第９の実施の形態におけるカラム信号処理部の一構成例を示す回路図である。
【図31】本技術の第９の実施の形態におけるゲート電圧供給部の一構成例を示す回路図である。
【図32】本技術の第９の実施の形態におけるグランド電流およびストリーキング量の変動の一例を示すグラフである。
【図33】本技術の第１０の実施の形態における比較器の一構成例を示す回路図である。
【図34】車両制御システムの概略的な構成例を示すブロック図である。
【図35】撮像部の設置位置の一例を示す説明図である。
【発明を実施するための形態】
【0023】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（垂直信号線に負性容量回路を接続した例）
２．第２の実施の形態（ゲインの小さいアンプを設けた負性容量回路を垂直信号線に接続した例）
３．第３の実施の形態（２分割したトランジスタの一方を配置した負性容量回路を垂直信号線に接続した例）
４．第４の実施の形態（２分割したトランジスタの一方とゲインの大きなアンプとを配置した負性容量回路を垂直信号線に接続した例）
５．第５の実施の形態（ＡＤＣとキャパシタを共有する負性容量回路を垂直信号線に接続した例）
６．第６の実施の形態（サンプルホールド回路とキャパシタを共有する負性容量回路を垂直信号線に接続した例）
７．第７の実施の形態（積層型の固体撮像素子において負性容量回路を垂直信号線に接続した例）
８．第８の実施の形態（垂直信号線に、クランプトランジスタを追加した負性容量回路を接続した例）
９．第９の実施の形態（垂直信号線に、クランプトランジスタを追加した負性容量回路を接続し、クランプトランジスタのゲート電圧を制御する例）
１０．第１０の実施の形態（垂直信号線に負性容量回路を接続し、低電圧の比較器を用いる例）
１１．移動体への応用例
１．第１の実施の形態（垂直信号線に負性容量回路を接続した例）
２．第２の実施の形態（ゲインの小さいアンプを設けた負性容量回路を垂直信号線に接続した例）
３．第３の実施の形態（２分割したトランジスタの一方を配置した負性容量回路を垂直信号線に接続した例）
４．第４の実施の形態（２分割したトランジスタの一方とゲインの大きなアンプとを配置した負性容量回路を垂直信号線に接続した例）
５．第５の実施の形態（ＡＤＣとキャパシタを共有する負性容量回路を垂直信号線に接続した例）
６．第６の実施の形態（サンプルホールド回路とキャパシタを共有する負性容量回路を垂直信号線に接続した例）
７．第７の実施の形態（積層型の固体撮像素子において負性容量回路を垂直信号線に接続した例）
８．第８の実施の形態（垂直信号線に、クランプトランジスタを追加した負性容量回路を接続した例）
９．第９の実施の形態（垂直信号線に、クランプトランジスタを追加した負性容量回路を接続し、クランプトランジスタのゲート電圧を制御する例）
１０．第１０の実施の形態（垂直信号線に負性容量回路を接続し、低電圧の比較器を用いる例）
１１．移動体への応用例
【0024】
＜１．第１の実施の形態＞
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、固体撮像素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
［撮像装置の構成例］
図１は、本技術の第１の実施の形態における撮像装置１００の一構成例を示すブロック図である。この撮像装置１００は、画像データを撮像する装置であり、撮像レンズ１１０、固体撮像素子２００、記録部１２０および撮像制御部１３０を備える。撮像装置１００としては、例えば、デジタルスチルカメラなどのデジタルカメラの他、撮像機能を持つスマートフォンやパーソナルコンピュータ、車載カメラ等が想定される。
【0025】
撮像レンズ１１０は、入射光を集光して固体撮像素子２００に導くものである。固体撮像素子２００は、撮像制御部１３０の制御に従って画像データを撮像するものである。この固体撮像素子２００は、撮像した画像データを記録部１２０に信号線２０９を介して供給する。
【0026】
撮像制御部１３０は、固体撮像素子２００を制御するものである。例えば、撮像制御部１３０は、撮像のタイミングを示す一定の周波数（３０ヘルツなど）の垂直同期信号を生成し、固体撮像素子２００に信号線１３９を介して供給する。記録部１２０は、画像データを記録するものである。
【0027】
［固体撮像素子の構成例］
図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直ドライバ２１０、画素アレイ部２２０、タイミング制御部２４０およびＤＡＣ（Digital to Analog Converter）２５０を備える。また、固体撮像素子２００は、カラム信号処理部３００、水平転送走査回路２６０および画像信号処理部２７０を備える。これらの回路は、単一の半導体チップに搭載されるものとする。
図２は、本技術の第１の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この固体撮像素子２００は、垂直ドライバ２１０、画素アレイ部２２０、タイミング制御部２４０およびＤＡＣ（Digital to Analog Converter）２５０を備える。また、固体撮像素子２００は、カラム信号処理部３００、水平転送走査回路２６０および画像信号処理部２７０を備える。これらの回路は、単一の半導体チップに搭載されるものとする。
【0028】
画素アレイ部２２０には、二次元格子状に複数の画素回路２３０が配列される。以下、画素アレイ部２２０において所定の方向（水平方向など）に配列された画素回路２３０の集合を「行」と称し、行に垂直な方向に配列された画素回路２３０の集合を「列」と称する。また、画素アレイ部２２０の行数は、Ｍ（Ｍは整数）であり、列数はＮ（Ｎは整数）である。さらに、画素アレイ部２２０には、列ごとに、列方向に沿って２２９－ｎ（ｎは１乃至Ｎの整数）が配線されている。
【0029】
垂直ドライバ２１０は、行を順に選択して駆動するものである。このように、行を順に駆動させる制御方式は、ローリングシャッター方式と呼ばれる。なお、垂直ドライバ２１０は、ローリングシャッター方式の代わりに、全行を同時に駆動するグローバルシャッター方式を用いることもできる。
【0030】
タイミング制御部２４０は、垂直同期信号ＶＳＹＮＣに同期して、垂直ドライバ２１０、ＤＡＣ２５０、カラム信号処理部３００および水平転送走査回路２６０の動作タイミングを制御するものである。
【0031】
ＤＡＣ２５０は、ＤＡ（Digital to Analog）変換により所定の参照信号を生成してカラム信号処理部３００に供給するものである。参照信号として、例えば、のこぎり波状のランプ信号が用いられる。
【0032】
画素回路２３０は、光電変換により、アナログの画素信号を生成するものである。ｎ列の画素回路２３０は、垂直信号線２２９－ｎを介してカラム信号処理部３００に画素信号を出力する。
【0033】
カラム信号処理部３００は、列ごとに、画素信号に対してＡＤ（Analog to Digital）変換処理などの信号処理を実行するものである。このカラム信号処理部３００は、信号処理後のデータを画素データとして水平転送走査回路２６０の制御に従って順に画像信号処理部２７０に供給する。Ｍ×Ｎ個の画素データにより１枚の画像データが生成される。
【0034】
水平転送走査回路２６０は、カラム信号処理部３００を制御して画素データを順に出力させるものである。
【0035】
画像信号処理部２７０は、画像データに対して、ホワイトバランス処理や画素加算処理などの所定の画像処理を実行するものである。この画像信号処理部２７０は、処理後の画像データを記録部１２０に出力する。
【0036】
なお、画像信号処理部２７０を固体撮像素子２００の内部に配置しているが、画像信号処理部２７０の一部または全てを固体撮像素子２００の外部に配置してもよい。
【0037】
［画素回路の構成例］
図３は、本技術の第１の実施の形態における画素回路２３０の一構成例を示す回路図である。この画素回路２３０は、フォトダイオード２３１、転送トランジスタ２３２、リセットトランジスタ２３３、浮遊拡散層２３４、増幅トランジスタ２３５および選択トランジスタ２３６を備える。
図３は、本技術の第１の実施の形態における画素回路２３０の一構成例を示す回路図である。この画素回路２３０は、フォトダイオード２３１、転送トランジスタ２３２、リセットトランジスタ２３３、浮遊拡散層２３４、増幅トランジスタ２３５および選択トランジスタ２３６を備える。
【0038】
フォトダイオード２３１は、入射光を光電変換して電荷を生成するものである。転送トランジスタ２３２は、垂直ドライバ２１０からの転送信号ＴＸに従って、フォトダイオード２３１から浮遊拡散層２３４へ電荷を転送するものである。
【0039】
リセットトランジスタ２３３は、垂直ドライバ２１０からのリセット信号ＲＳＴに従って、浮遊拡散層２３４から電荷を引き抜いて、電荷量を初期化するものである。
【0040】
浮遊拡散層２３４は、フォトダイオード２３１から転送された電荷を蓄積して、蓄積した電荷量に応じた電圧を生成するものである。
【0041】
増幅トランジスタ２３５は、浮遊拡散層２３４の電圧の信号を増幅するものである。選択トランジスタ２３６は、垂直ドライバ２１０からの選択信号ＳＥＬに従って増幅トランジスタ２３５により増幅された信号を画素信号として垂直信号線２２９－ｎを介してカラム信号処理部３００に出力するものである。
【0042】
なお、画素回路２３０の構成は、光電変換により画素信号を生成することができるものであれば、図３に例示したものに限定されない。例えば、複数の画素が浮遊拡散層２３４を共有する共有型の構造とすることもできる。
【0043】
［カラム信号処理部の構成例］
図４は、本技術の第１の実施の形態におけるカラム信号処理部３００の一構成例を示すブロック図である。このカラム信号処理部３００は、列ごとに、負性容量回路３１０、電流源３２０、ＡＤＣ３３１、スイッチ３３４およびメモリ３３５を備える。列数がＮ個であるため、負性容量回路３１０、電流源３２０、ＡＤＣ３３１、スイッチ３３４およびメモリ３３５は、それぞれＮ個ずつ配置される。
図４は、本技術の第１の実施の形態におけるカラム信号処理部３００の一構成例を示すブロック図である。このカラム信号処理部３００は、列ごとに、負性容量回路３１０、電流源３２０、ＡＤＣ３３１、スイッチ３３４およびメモリ３３５を備える。列数がＮ個であるため、負性容量回路３１０、電流源３２０、ＡＤＣ３３１、スイッチ３３４およびメモリ３３５は、それぞれＮ個ずつ配置される。
【0044】
電流源３２０は、一定の電流を供給するものである。この電流源３２０は、対応する列の垂直信号線２２９－ｎと基準電位（接地電位など）の端子との間に挿入される。
【0045】
負性容量回路３１０は、負の容量のキャパシタとして機能する回路である。一般に、垂直信号線に寄生容量が生じて配線容量が増大すると、その配線容量の増大に起因して、垂直信号線の電位が一定になるまでの整定時間が長くなってしまう。これにより、読出し速度が低下するおそれがある。しかし、垂直信号線２２９－１には負性容量回路３１０が接続されているため、配線容量を低減して、読出し速度の低下を抑制することができる。
【0046】
垂直信号線の材質を誘電率の低いものに変更することや、プロセスルールの微細化によっても配線容量を低減することができるが、プロセス開発に多大な時間や費用がかかり、困難を伴う。これに対して、負性容量回路３１０を接続する方法では、垂直信号線の材質の変更などが不要であるため、配線容量を容易に低減することができる。
【0047】
ＡＤＣ３３１は、対応する列の垂直信号線２２９－ｎを介して出力された、アナログ信号（画素信号）Ａｉｎに対してＡＤ変換を行うものである。このＡＤＣ３３１は、ＤＡＣ２５０からの参照信号ＲＥＦとアナログ信号Ａｉｎとを比較し、その比較結果に基づいてデジタル信号Ｄｏｕｔを生成する。ＡＤＣ３３１は、そのデジタル信号Ｄｏｕｔをスイッチ３３４へ出力する。なお、ＡＤＣ３３１は、特許請求の範囲に記載の論理回路の一例である。
【0048】
スイッチ３３４は、タイミング制御部２４０の制御に従って、対応する列のＡＤＣ３３１からのデジタル信号Ｄｏｕｔを画素データとしてメモリ３３５に出力するものである。
【0049】
メモリ３３５は、対応する列の画素データを保持するものである。このメモリ３３５は、水平転送走査回路２６０の制御に従って画素データを画像信号処理部２７０に出力する。
【0050】
［ＡＤＣの構成例］
図５は、本技術の第１の実施の形態におけるＡＤＣ３３１の一構成例を示すブロック図である。このＡＤＣ３３１は、比較器３３２およびカウンタ３３３を備える。
図５は、本技術の第１の実施の形態におけるＡＤＣ３３１の一構成例を示すブロック図である。このＡＤＣ３３１は、比較器３３２およびカウンタ３３３を備える。
【0051】
比較器３３２は、画素アレイ部２２０内の画素回路２３０からのアナログ信号Ａｉｎと、ＤＡＣ２５０からの参照信号ＲＥＦとを比較するものである。この比較器３３２は、比較結果を示す比較結果信号をカウンタ３３３に出力する。比較器３３２として、例えば、アナログ信号Ａｉｎと、参照信号ＲＥＦとの差分を増幅する差動増幅回路が用いられる。
【0052】
カウンタ３３３は、比較結果信号が所定レベルの期間に亘って、タイミング制御部２４０からのクロック信号ＣＬＫに同期して計数値を計数するものである。このカウンタ３３３は、計数値を示すデジタル信号Ｄｏｕｔをスイッチ３３４に出力する。
【0053】
なお、ＡＤＣ３３１は、リセットレベルと信号レベルとの差分を求めるＣＤＳ（Correlated Double Sampling）処理をさらに行ってもよい。ここでリセットレベルは、リセット直後のアナログ信号Ａｉｎのレベルであり、信号レベルは、浮遊拡散層２３４への電荷の転送直後のアナログ信号Ａｉｎのレベルである。ＣＤＳ処理を行う場合、例えば、カウンタ３３３は、リセットレベルのＡＤ変換時にダウンカウンタを実行し、信号レベルのＡＤ変換時にアップカウンタを実行する。これにより、リセットレベルと信号レベルとの差分の正味の画素データが得られる。
【0054】
また、比較器３３２およびカウンタ３３３からなる傾斜型のＡＤＣ３３１によりＡＤ変換を行っているが、後述する逐次比較型など、ＡＤＣは傾斜型に限定されない。
【0055】
［負性容量回路の構成例］
図６は、本技術の第１の実施の形態における負性容量回路３１０の一構成例を示す回路図である。負性容量回路３１０は、アンプ３１１およびキャパシタ３１２を備える。アンプ３１１の入力端子は、垂直信号線２２９－ｎに接続される。このアンプ３１１のゲインは、「１」よりも大きいものとする。また、キャパシタ３１２の両端は、アンプ３１１の入力端子および出力端子に接続される。
図６は、本技術の第１の実施の形態における負性容量回路３１０の一構成例を示す回路図である。負性容量回路３１０は、アンプ３１１およびキャパシタ３１２を備える。アンプ３１１の入力端子は、垂直信号線２２９－ｎに接続される。このアンプ３１１のゲインは、「１」よりも大きいものとする。また、キャパシタ３１２の両端は、アンプ３１１の入力端子および出力端子に接続される。
【0056】
また、電流源３２０は、Ｎ型トランジスタ３２１により実現される。このＮ型トランジスタ３２１のゲートには所定のバイアス電圧Ｖｂ１が印加される。また、Ｎ型トランジスタ３２１のソースは垂直信号線２２９－ｎに接続され、ドレインは、所定の基準電位（例えば、接地電位）の端子に接続される。Ｎ型トランジスタ３２１として、例えば、ＭＯＳ（Metal-Oxide-Semiconductor）トランジスタが用いられる。
【0057】
また、垂直信号線２２９－ｎには、寄生容量５００が生じているものとする。垂直信号線２２９－ｎの電位をＶｓとし、垂直信号線２２９－ｎと逆側の電位（接地電位）を基準とすると、寄生容量５００には、＋Ｖｓの電圧が印加される。
【0058】
一方、負性容量回路３１０において、アンプ３１１のゲインを「２」とすると、キャパシタ３１２の垂直信号線２２９－ｎ側の端子にはＶｓが印加され、その逆側の端子には２Ｖｓが印加される。このため、垂直信号線２２９－ｎと逆側の電位（２Ｖｓ）を基準とすると、キャパシタ３１２には、－Ｖｓの電圧が印加される。
【0059】
寄生容量５００に＋Ｖｓが印加され、キャパシタ３１２に－Ｖｓが印加されるため、垂直信号線２２９－ｎの配線容量は、負性容量回路３１０を接続しない場合と比較して低下する。寄生容量５００とキャパシタ３１２との静電容量が同一と仮定すると、寄生容量５００およびキャパシタ３１２のそれぞれの充電量の合計が「０」クーロン（Ｃ）となる。このため、寄生容量および負性容量の合計の容量（すなわち、配線容量）は、「０」ファラッド（Ｆ）となる。
【0060】
なお、アンプ３１１のゲインは、「２」に限定されず、寄生容量５００の影響を十分に低減することができる値であれば、「２」以外の値であってもよい。ただし、ゲインが「１」以下であると、負性容量回路３１０の容量が負性とならないため、ゲインには「１」より大きな値が設定される。
【0061】
このように、本技術の第１の実施の形態では、垂直信号線２２９－ｎに負性容量回路３１０を接続したため、負性容量回路３１０を接続しない場合と比較して、垂直信号線２２９－ｎの配線容量を低減することができる。これにより、垂直信号線２２９－ｎの電位が一定になるまでの整定時間を短くして読出し速度を速くすることができる。また、垂直信号線２２９－１の材質変更やプロセスルールの微細化が不要であるため、配線容量を容易に低減することができる。
【0062】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、負性容量回路３１０内にゲインが「１」より大きなアンプ３１１を配置していたが、そのゲインが大きいほど、回路規模が増大し、また、列ごとのゲインのばらつきが大きくなる。そして、列ごとのゲインのばらつきが大きいと、同じ明るさであっても列ごとの信号レベルにばらつきが生じるため、画像データの画質が低下してしまう。この第２の実施の形態の負性容量回路３１０は、負性容量回路３１０の改良により、画像データの画質低下を抑制する点において第１の実施の形態と異なる。
上述の第１の実施の形態では、負性容量回路３１０内にゲインが「１」より大きなアンプ３１１を配置していたが、そのゲインが大きいほど、回路規模が増大し、また、列ごとのゲインのばらつきが大きくなる。そして、列ごとのゲインのばらつきが大きいと、同じ明るさであっても列ごとの信号レベルにばらつきが生じるため、画像データの画質が低下してしまう。この第２の実施の形態の負性容量回路３１０は、負性容量回路３１０の改良により、画像データの画質低下を抑制する点において第１の実施の形態と異なる。
【0063】
図７は、本技術の第２の実施の形態における負性容量回路３１０の一構成例を示す回路図である。第２の実施の形態の負性容量回路３１０は、Ｎ型トランジスタ３１３をさらに備え、アンプ３１１の代わりにアンプ３１４を備える点において第１の実施の形態と異なる。
【0064】
アンプ３１４は、電源と基準電位（接地電位など）の端子との間においてカスコード接続されたＮ型トランジスタ３１５および３１６を備える。Ｎ型トランジスタ３１５のゲートは、垂直信号線２２９－ｎに接続され、Ｎ型トランジスタ３１６のゲートには、バイアス電圧Ｖｂ１'が印加される。このバイアス電圧Ｖｂ１'の値は、バイアス電圧Ｖｂ１と同じ値であってもよいし、異なる値であってもよい。同一とすれば、バイアス電圧を供給する回路の規模を削減することができる。
【0065】
また、Ｎ型トランジスタ３１３は、電流源となるＮ型トランジスタ３２１にカスコード接続される。言い換えれば、Ｎ型トランジスタ３１３は、垂直信号線２２９－ｎと電流源との間に挿入される。このＮ型トランジスタ３１３のゲートには、バイアス電圧Ｖｂ１と異なるバイアス電圧Ｖｂ２が印加される。Ｎ型トランジスタ３１３、３１５および３１６として、例えば、ＭＯＳトランジスタが用いられる。なお、Ｎ型トランジスタ３１３は、特許請求の範囲に記載の挿入トランジスタの一例である。
【0066】
また、キャパシタ３１２の一端は、Ｎ型トランジスタ３１３および３２１の接続点に接続され、キャパシタ３１２の他端は、Ｎ型トランジスタ３１５および３１６の接続点に接続される。
【0067】
図８は、本技術の第２の実施の形態における線形モデルの一構成例を示す回路図である。図７における回路は、図８の線形モデルにより表すことができる。この線形モデルにおいて、垂直信号線２２９－ｎ上のノードＮ１と、ノードＮ１とノードＮ２との間の経路の相互コンダクタンスはｇｍ１である。また、ノードＮ１とノードＮ３との間の経路の相互コンダクタンスはｇｍ２である。ノードＮ３に接続されるループ回路の相互コンダクタンスは、ｇｍ２である。また、ノードＮ２と接地電位との間の経路の抵抗は、Ｒである。ノードＮ３とノードＮ２との間には容量Ｃのキャパシタが挿入される。また、ノードＮ１の電位をｖ１とし、ノードＮ２の電位をｖ２とし、ノードＮ３の電位をｖ３とする。
【0068】
それぞれのノードについて次の電荷保存式が成立する。
ｇｍ１ｖ１＝ｖ２／Ｒ＋ｓＣ（ｖ２－ｖ３） ・・・式１
ｓＣ（ｖ２－ｖ３）＝ｇｍ２ｖ３ ・・・式２
ｉ１＝－ｇｍ２ｖ３ ・・・式３
上式において、ｓは、複素数を表す。ｉ１は、垂直信号線２２９－ｎに流れる電流を表す。ｉ１の単位は、例えば、アンペア（Ａ）であり、相互コンダクタンスｇｍ１およびｇｍ２の単位は、例えば、ジーメンス（Ｇ）である。抵抗Ｒの単位は、例えば、オームであり、電位ｖ１、ｖ２およびｖ３の単位は、例えば、ボルト（ｖ）である。
ｇｍ１ｖ１＝ｖ２／Ｒ＋ｓＣ（ｖ２－ｖ３） ・・・式１
ｓＣ（ｖ２－ｖ３）＝ｇｍ２ｖ３ ・・・式２
ｉ１＝－ｇｍ２ｖ３ ・・・式３
上式において、ｓは、複素数を表す。ｉ１は、垂直信号線２２９－ｎに流れる電流を表す。ｉ１の単位は、例えば、アンペア（Ａ）であり、相互コンダクタンスｇｍ１およびｇｍ２の単位は、例えば、ジーメンス（Ｇ）である。抵抗Ｒの単位は、例えば、オームであり、電位ｖ１、ｖ２およびｖ３の単位は、例えば、ボルト（ｖ）である。
【0069】
式２は、次の式に変形することができる。
【数1】
【0070】
式４より、線形モデルは、角周波数ｇｍ２／Ｃに極を持つハイパスフィルタの性質を有する。次に式１および式３より、次の式が得られる。
【数2】
【0071】
式５より、線形モデルは、角周波数ｇｍ２／Ｃに零点を持ち、それより低い角周波数ｇｍ２／｛Ｃ（１＋ｇｍ２Ｒ）｝に極を持つ伝達特性を有する。そして、式４および式５を式３に代入すると、次の式が得られる。
【数3】
【0072】
式６より、負荷としての線形モデルのインピーダンスＺは、次の式により表される。
上式において、インピーダンスＺの単位は、オームである。
【数4】
【0073】
式７に対して低周波近似を行うと、次の式が得られる。
【数5】
【0074】
式８より、角周波数がｇｍ２／｛Ｃ（１＋ｇｍ２Ｒ）｝よりも十分に低いときに、線形モデルは、－ｇｍ１Ｒ・Ｃの負性容量を持つ。言い換えるならば、負性容量値は、キャパシタ３１２の容量に、アンプ３１４のＤＣ（Direct Current）ゲインを乗じた値となる。安易な直感に反して、相互コンダクタンスｇｍ２は、負性容量値に現れない。また、式７より、高周波数帯域においてインピーダンスＺは次の式により表される。
【数6】
【0075】
式９より、線形モデルは、理想的な負性容量とならず、高周波数帯域においては負性抵抗になる。垂直信号線２２９－ｎの寄生容量にも依存するが、理想的な負性容量とならないことは、垂直信号線２２９－ｎを不安定化させるおそれがある。例えば、リンギングを引き起こしうる。したがって、零点角周波数ｇｍ２／｛Ｃ（１＋ｇｍ２Ｒ）｝を極力大きく維持したまま、負性容量値－ｇｍ１Ｒ・Ｃを極力大きくすることが好ましい。設計パラメータで言い換えるならば、負性容量値を大きくする観点から、アンプ３１４の相互コンダクタンスｇｍ１は大きいことが好ましく、安定性を保つ観点から、Ｎ型トランジスタ３１３の相互コンダクタンスｇｍ２は、大きいことが好ましい。また、負性容量値を大きくする観点において抵抗Ｒおよび容量Ｃは大きいことが好ましいが、安定性を保つ観点においては、それらは小さい方が好ましい。アンプ３１４にソースフォロワを用いた場合を考えると、抵抗Ｒが１／ｇｍ１であるため、次の式が成立する。
【数7】
【0076】
式１０より、負性容量値は－Ｃとなり、キャパシタ３１２の容量Ｃのみにより決定される。一方で零点周波数は、次の式により表される。
【数8】
【0077】
式１１より、相互コンダクタンスｇｍ１およびｇｍ２は、いずれも大きいことが求められる。一方で、零点周波数は、それらの相互コンダクタンスのうち小さい方で決まる構成となっており、相互コンダクタンスは、ほぼ、そのバイアス電流により決定されることから、消費電流を求める際には、注意が必要となる。
【0078】
なお、ソースフォロワをスーパーソースフォロワに置き換えた場合、まず、そのＤＣゲインｇｍ１Ｒは、変わらず、ほぼ「１」なので、負性容量値が－Ｃになることは変わらないが、相互コンダクタンスｇｍ１は、固有ゲイン１段分、増大する。このため、安定性は改善すると考えることができる。ソースフォロワのバイアス電流を増大することでも、同様の効果は得られるが、相互コンダクタンスｇｍ１を増大する観点からは、スーパーソースフォロワ構成の方が、電流効率は良いと考えられる。
【0079】
上述したように、アンプ３１４のゲインが「１」以下であっても、負性容量回路３１０の容量は負性となる。このため、アンプのゲインを「１」より大きくしなければならない、第１の実施の形態と比較して、負性容量回路３１０の回路規模を削減することができる。また、列ごとのゲインのばらつきを抑制して、画像データの画質を向上させることができる。
【0080】
図９は、本技術の第２の実施の形態における負性容量回路３１０のインピーダンス特性の一例を示すグラフである。同図における縦軸は、インピーダンスＺであり、横軸は、角周波数である。同図より、零点周波数より低い周波数帯域において、容量は－Ｃとなる。
【0081】
このように、本技術の第２の実施の形態によれば、電流源にカスコード接続されたＮ型トランジスタ３１３と、カスコード接続された一対のトランジスタからなるアンプ３１４とを設けたため、アンプ３１４のゲインを「１」以下にすることができる。これにより、列ごとのゲインのばらつきを抑制して、画像データの画質を向上させることができる。
【0082】
＜３．第３の実施の形態＞
上述の第２の実施の形態では、電流源のＮ型トランジスタ３２１と、垂直信号線２２９－ｎとの間にＮ型トランジスタ３１３を挿入していた。このＮ型トランジスタ３１３の挿入により、ダイナミックレンジの低減、トランジスタの総面積の増大、および、バイアス電圧を供給する回路の回路規模の増大の懸念がある。この第３の実施の形態の負性容量回路３１０は、Ｎ型トランジスタ３１３を削減した点において第２の実施の形態と異なる。
上述の第２の実施の形態では、電流源のＮ型トランジスタ３２１と、垂直信号線２２９－ｎとの間にＮ型トランジスタ３１３を挿入していた。このＮ型トランジスタ３１３の挿入により、ダイナミックレンジの低減、トランジスタの総面積の増大、および、バイアス電圧を供給する回路の回路規模の増大の懸念がある。この第３の実施の形態の負性容量回路３１０は、Ｎ型トランジスタ３１３を削減した点において第２の実施の形態と異なる。
【0083】
図１０は、本技術の第３の実施の形態における負性容量回路３１０の一構成例を示す回路図である。この第３の実施の形態の負性容量回路３１０は、Ｎ型トランジスタ３１３を備えず、Ｎ型トランジスタ３２１の代わりにＮ型トランジスタ３２１－１および３２１－２を備える点において第２の実施の形態と異なる。
【0084】
Ｎ型トランジスタ３２１－１および３２１－２は、垂直信号線２２９－ｎと接地電位との間においてカスコード接続され、それらのゲートには、バイアス電圧Ｖｂ１が印加される。また、Ｎ型トランジスタ３２１－１および３２１－２のそれぞれのゲート長の和は、Ｎ型トランジスタ３２１のゲート長と等しく、Ｎ型トランジスタ３２１－１および３２１－２のそれぞれのゲート幅は、Ｎ型トランジスタ３２１のゲート幅と等しい。すなわち、Ｎ型トランジスタ３２１－１および３２１－２は、Ｎ型トランジスタ３２１を２分割したものと等価である。
【0085】
また、キャパシタ３１２の一端は、Ｎ型トランジスタ３２１－１および３２１－２の接続点に接続される。接地側のＮ型トランジスタ３２１－２は、電流源として用いられ、負性容量回路３１０内にＮ型トランジスタ３２１－１、キャパシタ３１２およびアンプ３１４が配置される。
【0086】
このように、電流源のＮ型トランジスタ３２１をＮ型トランジスタ３２１－１および３２１－２に２分割し、それらの一方をＮ型トランジスタ３１３の代わりに用いたため、Ｎ型トランジスタ３１３の分、トランジスタの総面積を削減することができる。なお、Ｎ型トランジスタ３２１－１は、特許請求の範囲に記載の挿入トランジスタの一例である。
【0087】
図１１は、本技術の第３の実施の形態における線形モデルの一構成例を示す回路図である。図１０における回路は、図１１の線形モデルにより表すことができる。第３の実施の形態の線形モデルは、ノードＮ３と基準電位の端子との間の経路の抵抗値がＲ２である点において第２の実施の形態と異なる。それぞれのノードについて次の電荷保存式が成立する。
ｇｍ１ｖ１＝ｖ２／Ｒ＋ｓＣ（ｖ２－ｖ３） ・・・式１２
ｉ１＝－ｇｍ２ｖ３ ・・・式１４
ｇｍ１ｖ１＝ｖ２／Ｒ＋ｓＣ（ｖ２－ｖ３） ・・・式１２
【数9】
【0088】
第２の実施の形態の式１乃至式３と、第３の実施の形態の式１２乃至式１４とを比較すると、式１３において、実効的な相互コンダクタンスｇ'ｍ２が現れる点が特徴的である。式１３を変形すると、次の式が得られる。
【数10】
【0089】
式１５より、線形モデルは、角周波数ｇ'ｍ２／Ｃに極を持つハイパスフィルタである。また、式１２および式１４より、次の式が得られる。
【数11】
【0090】
式１６より、線形モデルは、角周波数ｇｍ２／Ｃに零点を持ち、それより低い角周波数ｇｍ２／｛Ｃ（１＋ｇｍ２Ｒ）｝に極を持つ伝達特性を有する。式１５および式１６を式１４に代入すると、次の式が得られる。
【数12】
【0091】
式１７より、負荷としての線形モデルのインピーダンスＺは、次の式により表される。
【数13】
【0092】
次に、第３の実施の形態における固有のパラメータである抵抗Ｒ２および相互コンダクタンスｇｍ２を求める。まず、相互コンダクタンスｇｍ２だが、ここは飽和動作であることから、次の式が成立する。
Ｉｄ＝（ｋ／Ａ）・（Ｖｇ－Ｖ－Ｖｔｈ）２ ・・・式１９
上式において、Ｉｄは、Ｎ型トランジスタ３２１－１または３２１－２のドレイン電流である。Ａは、Ｎ型トランジスタ３２１－１および３２１－２のそれぞれのゲート長の比率、すなわち分割比である。ｋは所定の係数である。Ｖｇは、ゲート電圧である。Ｖは、分割ノードの電圧である。Ｖｔｈは、閾値電圧である。これらの電圧の単位は、例えば、ボルト（Ｖ）である。
Ｉｄ＝（ｋ／Ａ）・（Ｖｇ－Ｖ－Ｖｔｈ）２ ・・・式１９
上式において、Ｉｄは、Ｎ型トランジスタ３２１－１または３２１－２のドレイン電流である。Ａは、Ｎ型トランジスタ３２１－１および３２１－２のそれぞれのゲート長の比率、すなわち分割比である。ｋは所定の係数である。Ｖｇは、ゲート電圧である。Ｖは、分割ノードの電圧である。Ｖｔｈは、閾値電圧である。これらの電圧の単位は、例えば、ボルト（Ｖ）である。
【0093】
式１９を変形すると、次の式が得られる。
Ｖ＝Ｖｇ－Ｖｔｈ－（Ａ・Ｉｄ／ｋ）１／２ ・・・式２０
Ｖ＝Ｖｇ－Ｖｔｈ－（Ａ・Ｉｄ／ｋ）１／２ ・・・式２０
【0094】
また、式１９の両辺を微分すると、次の式が得られる。
Ｉｄ＝２（ｋ／Ａ）・（Ｖｇ－Ｖ－Ｖｔｈ）
＝２｛（ｋ・Ｉｄ）／Ａ｝１／２
＝（１／Ａ１／２）・ｇｍ_ＬＭ０ ・・・式２１
上式においてｇｍ_ＬＭ０は、分割前のＮ型トランジスタ３２１の相互コンダクタンスである。
Ｉｄ＝２（ｋ／Ａ）・（Ｖｇ－Ｖ－Ｖｔｈ）
＝２｛（ｋ・Ｉｄ）／Ａ｝１／２
＝（１／Ａ１／２）・ｇｍ_ＬＭ０ ・・・式２１
上式においてｇｍ_ＬＭ０は、分割前のＮ型トランジスタ３２１の相互コンダクタンスである。
【0095】
次に抵抗Ｒ２であるが、抵抗Ｒ２に対応するＮ型トランジスタ３２１－２は、三極間領域となるため、次の式が成立する。
Ｉｄ＝｛２ｋ／（１－Ａ）｝・｛（Ｖｇ－Ｖｔｈ）Ｖ－Ｖ２／２｝ …式２２
Ｉｄ＝｛２ｋ／（１－Ａ）｝・｛（Ｖｇ－Ｖｔｈ）Ｖ－Ｖ２／２｝ …式２２
【0096】
式２０および式２２より、次の式が得られる。
Ｒ２＝｛（１－Ａ）／２ｋ｝・｛１／（Ｖｇ－Ｖｔｈ－Ｖ）｝
＝｛（１－Ａ）／２｝・｛１／（Ａ・ｋ・Ｉｄ）｝１／２
＝｛（１－Ａ）／（２Ａ１／２）｝・（１／ｇｍ_ＬＭ０） ・・・式２３
Ｒ２＝｛（１－Ａ）／２ｋ｝・｛１／（Ｖｇ－Ｖｔｈ－Ｖ）｝
＝｛（１－Ａ）／２｝・｛１／（Ａ・ｋ・Ｉｄ）｝１／２
＝｛（１－Ａ）／（２Ａ１／２）｝・（１／ｇｍ_ＬＭ０） ・・・式２３
【0097】
また、同様にして、ｇ'ｍ２に関して次の式が得られる。
ｇ'ｍ２＝ｇｍ２＋１／Ｒ２
＝｛１／Ａ１／２＋２Ａ１／２／（１－Ａ）｝・ｇｍ_ＬＭ０
＝（１／Ａ１／２）｛（１＋Ａ）／（１－Ａ）｝・ｇｍ_ＬＭ０…式２４
ｇ'ｍ２＝ｇｍ２＋１／Ｒ２
＝｛１／Ａ１／２＋２Ａ１／２／（１－Ａ）｝・ｇｍ_ＬＭ０
＝（１／Ａ１／２）｛（１＋Ａ）／（１－Ａ）｝・ｇｍ_ＬＭ０…式２４
【0098】
また、式１８より、低周波数帯域におけるインピーダンスＺは、次の式により表される。
【数14】
【0099】
上式におけるｇｍ１・Ｒは、アンプ３１４のゲインを表す。アンプ３１４として、ゲインが「１」のソースフォロワを用いるとすると、式２５は、次の式により表される。
【数15】
【0100】
式２６より、負性容量回路３１０は、－（ｇｍ／ｇ'ｍ２）・Ｃの負性容量を持つ。この第３の実施の形態の負性容量には、第２の実施の形態と異なり、相互コンダクタンスの比ｇｍ／ｇ'ｍ２という係数が現れる。この係数は、負性容量のゲインである。この負性容量ゲインは、次の式により表される。
ｇｍ／ｇ'ｍ２＝（１－Ａ）／（１＋Ａ） ・・・式２７
ｇｍ／ｇ'ｍ２＝（１－Ａ）／（１＋Ａ） ・・・式２７
【0101】
図１２は、本技術の第３の実施の形態における負性容量回路３１０のゲイン特性の一例を示すグラフである。同図における縦軸は、式２７に例示した負性容量ゲインであり、横軸は分割比Ａである。
【0102】
また、式１８より、高周波数帯域におけるインピーダンスＺは、次の式により表される。
【数16】
【0103】
式２８より、第３の実施の形態では、第２の実施の形態と同様に、インピーダンスＺが負性抵抗となる。アンプ３１４として、ゲインが「１」のソースフォロワを用いるとすれば、インピーダンスＺは、次の式により表される。
【数17】
【0104】
同様に、次の式により表される中間周波数帯域について考える。
【数18】
【0105】
式３０に示す中間周波数帯域においてインピーダンスＺは、次の式により表される。
Ｚ＝ｖ１／ｉ１
＝－（ｇｍ／ｇ'ｍ２）・（１／ｇｍ１＋１／ｇｍ２）
＝－｛（１＋Ａ）／（１－Ａ）｝・（１／ｇｍ１＋１／ｇｍ２）…式３１
Ｚ＝ｖ１／ｉ１
＝－（ｇｍ／ｇ'ｍ２）・（１／ｇｍ１＋１／ｇｍ２）
＝－｛（１＋Ａ）／（１－Ａ）｝・（１／ｇｍ１＋１／ｇｍ２）…式３１
【0106】
式３１より、中間周波数帯域においてインピーダンスＺは、負性抵抗となる。
【0107】
図１３は、本技術の第３の実施の形態における負性容量回路３１０のインピーダンス特性の一例を示すグラフである。同図における縦軸は、インピーダンスＺを示し、横軸は角周波数を示す。同図のグラフは、式２６、式２９および式３１から得られる。同図に例示するように、負性容量回路３１０のインピーダンス特性には、２つの極と、２つの零点とが現れる。
【0108】
このように本技術の第３の実施の形態では、Ｎ型トランジスタ３２１を２分割して、その一方を負性容量回路３１０内に配置したため、Ｎ型トランジスタ３１３を削減することができる。
【0109】
＜４．第４の実施の形態＞
上述の第３の実施の形態では、ゲインが「１」のアンプ３１４を負性容量回路３１０内に配置していたが、この構成では十分に大きな負性容量値を得られないおそれがある。この第４の実施の形態の負性容量回路３１０は、負性容量値を増大した点において第３の実施の形態と異なる。
上述の第３の実施の形態では、ゲインが「１」のアンプ３１４を負性容量回路３１０内に配置していたが、この構成では十分に大きな負性容量値を得られないおそれがある。この第４の実施の形態の負性容量回路３１０は、負性容量値を増大した点において第３の実施の形態と異なる。
【0110】
図１４は、本技術の第４の実施の形態における負性容量回路３１０の一構成例を示す回路図である。この第４の実施の形態の負性容量回路３１０は、アンプ３１４の代わりに、ゲインが「１」より大きなアンプ３１１を配置した点において第３の実施の形態と異なる。アンプ３１１の配置により、負性容量値は、第３の実施の形態の場合よりも増大する。ただし、安定性を保つ観点から、出力インピーダンス（すなわち、線形モデルにおける抵抗Ｒ）を抑制することが望ましい。
【0111】
このように、本技術の第４の実施の形態では、ゲインが「１」より大きなアンプ３１１を配置したため、負性容量値を増大させることができる。
【0112】
＜５．第５の実施の形態＞
上述の第４の実施の形態では、列ごとに、ＡＤＣ３３１の外部にキャパシタ３１２を配置していたが、列数の増大に伴って回路規模が増大するおそれがある。例えば、ＡＤＣがキャパシタを内蔵する場合、そのキャパシタをＡＤＣと負性容量回路３１０とが共有する構成とすれば、回路規模を削減することができる。この第５の実施の形態の負性容量回路３１０は、ＡＤＣとキャパシタを共有する点において第４の実施の形態と異なる。
上述の第４の実施の形態では、列ごとに、ＡＤＣ３３１の外部にキャパシタ３１２を配置していたが、列数の増大に伴って回路規模が増大するおそれがある。例えば、ＡＤＣがキャパシタを内蔵する場合、そのキャパシタをＡＤＣと負性容量回路３１０とが共有する構成とすれば、回路規模を削減することができる。この第５の実施の形態の負性容量回路３１０は、ＡＤＣとキャパシタを共有する点において第４の実施の形態と異なる。
【0113】
図１５は、本技術の第５の実施の形態におけるカラム信号処理部３００の一構成例を示すブロック図である。この第５の実施の形態のカラム信号処理部３００は、ＡＤＣ３３１の代わりにＡＤＣ３７０を配置し、キャパシタ３１２を設けず、スイッチ３４１および３４３とキャパシタ３４２とをさらに配置した点において第４の実施の形態と異なる。
【0114】
スイッチ３４１の一端にはバイアス電圧Ｖｂ１が印加され、他端は、Ｎ型トランジスタ３２１－１および３２１－２の両方のゲートに共通に接続される。このスイッチ３４１は、タイミング制御部２４０からの制御信号ＳＷ１に従って、バイアス電圧Ｖｂ１の供給源と、Ｎ型トランジスタ３２１－１および３２１－２の両方のゲートとの間の経路を開閉する。
【0115】
キャパシタ３４２の一端は、Ｎ型トランジスタ３２１－１および３２１－２の両方のゲートに共通に接続され、他端は、基準電位ＶＳＳの端子に接続される。
【0116】
スイッチ３４３は、タイミング制御部２４０からの制御信号ＳＷ２に従って、アンプ３１１の出力端子と、ＡＤＣ３７０との間の経路を開閉するものである。なお、スイッチ３４３は、特許請求の範囲に記載の第１のスイッチの一例である。
【0117】
図１６は、本技術の第５の実施の形態におけるＡＤＣ３７０の一構成例を示す回路図である。このＡＤＣ３７０は、ＤＡＣ３７１、比較器３７４および逐次比較制御部３７５を備える。
【0118】
ＤＡＣ３７１は、ＤＡ(Digital to Analog)変換を行うものであり、互いに容量の異なる複数のキャパシタ３７２と、キャパシタ３７２と同数のスイッチ３７３とを備える。
【0119】
キャパシタ３７２のそれぞれの一端は、スイッチ３４３と比較器３７４の入力端子との間の経路に共通に接続される。スイッチ３７３は、デジタル信号Ｄｏｕｔに基づいて、対応するキャパシタ３７２の他端を、Ｎ型トランジスタ３２１－１および３２１－２の接続点と、所定の基準電位（接地電位など）の端子とのいずれかに接続するものである。なお、スイッチ３７３は、特許請求の範囲に記載の第２のスイッチの一例である。
【0120】
比較器３７４は、ＤＡＣ３７１からのアナログ信号Ａｉｎの電位と所定の基準電位（接地電位など）とを比較するものである。この比較器３７４は、比較結果を逐次比較制御部３７５に出力する。
【0121】
逐次比較制御部３７５は、比較器３７４の比較結果からなるデジタル信号Ｄｏｕｔを生成してＤＡＣ３７１に帰還させるとともに、スイッチ３３４へ出力するものである。なお、比較器３７４および逐次比較制御部３７５を含む回路は、特許請求の範囲に記載の論理回路の一例である。
【0122】
例えば、初期状態において、スイッチ３７３の全ては、対応するキャパシタ３７２の接続先をＮ型トランジスタ３２１－１および３２１－２の接続点に接続する。そして、アナログ信号Ａｉｎが基準電位より大きい場合に逐次比較制御部３７５は、デジタル信号Ｄｏｕｔの第１ビットを生成する。その第１ビットに従って、スイッチ３７３は、最も容量の大きなキャパシタ３７２の接続先を基準電位に切り替えて放電させる。
【0123】
第１ビットの生成後においてアナログ信号Ａｉｎが基準電位より大きい場合に逐次比較制御部３７５は、デジタル信号Ｄｏｕｔの第２ビットを生成する。その第２ビットに従って、スイッチ３７３は、２番目に容量の大きなキャパシタ３７２の接続先を基準電位に切り替えて放電させる。以下、同様の制御が繰り返し実行される。そして、アナログ信号Ａｉｎが基準電位以下の場合にスイッチ３７３は、キャパシタ３７２を放電させず、比較動作が終了する。画素当たりのデジタル信号Ｄｏｕｔのビット数が１６ビットである場合には、比較回数は最大で１６回であり、途中で比較動作が終了した場合には残りのビットには固定値が設定される。このように、ビットごとに比較動作を逐次的に実行するＡＤＣは、逐次比較型のＡＤＣと呼ばれる。
【0124】
図１７は、本技術の第５の実施の形態におけるＡＤ変換期間以外のカラム信号処理部３００の状態の一例を示す図である。ＡＤ変換の開始前、または、ＡＤ変換の終了後において、タイミング制御部２４０は、制御信号ＳＷ１およびＳＷ２により、スイッチ３４１および３４３を閉状態にする。これにより、Ｎ型トランジスタ３２１－１、アンプ３１１、スイッチ３４３およびキャパシタ３７２からなる回路は、第４の実施の形態の負性容量回路３１０と同様の構成になる。
【0125】
また、キャパシタ３７２には、アナログ信号Ａｉｎが保持される。このように第５の実施の形態の負性容量回路３１０は、キャパシタ３７２をＡＤＣ３７０と共有する。このため、ＡＤＣ３７０の外部にキャパシタ３１２を配置する必要が無くなり、カラム信号処理部３００の回路規模を削減することができる。
【0126】
なお、タイミング制御部２４０は、ＡＤ変換期間内にスイッチ３４１を開状態にしてバイアス電圧Ｖｂ１の供給を停止しているが、スイッチ３４１自体を設けずに、常にバイアス電圧Ｖｂ１を供給する構成としてもよい。ただし、キャパシタ３４２の充電時間が長くなり、消費電力も増大するおそれがある。
【0127】
図１８は、本技術の第５の実施の形態におけるＡＤ変換期間内のカラム信号処理部３００の状態の一例を示す図である。ＡＤ変換期間内において、タイミング制御部２４０は、制御信号ＳＷ１およびＳＷ２により、スイッチ３４１および３４３を開状態にする。これにより、Ｎ型トランジスタ３２１－１、アンプ３１１、スイッチ３４３およびキャパシタ３７２からなる回路はループ回路でなくなり、また、容量は負性ではなくなる。また、ＡＤＣ３７０は、逐次比較制御により、キャパシタ３７２に保持されたアナログ信号Ａｉｎをデジタル信号Ｄｏｕｔに変換する。
【0128】
図１７および図１８に例示したようにスイッチ３４３を開閉することにより、負性容量回路３１０をイネーブルまたはディセーブルに設定することができる。ここで、「イネーブル」は、負性容量回路３１０の容量が負性であることを意味する。
【0129】
このように本技術の第５の実施の形態では、キャパシタ３７２を負性容量回路３１０およびＡＤＣ３７０が共有するため、ＡＤＣ３７０の外部にキャパシタ３１２を配置する必要が無くなる。これにより、ＡＤＣ３７０の外部にキャパシタ３１２を配置する場合と比較して、カラム信号処理部３００の回路規模を削減することができる。
【0130】
［変形例］
上述の第５の実施の形態では、負性容量回路３１０をイネーブルにするスイッチ３４３をアンプ３１１の出力端子に接続していたが、ループ経路上であれば、スイッチ３４３を別の個所に配置することができる。例えば、Ｎ型トランジスタ３２１－１および３２１－２の接続点とＡＤＣ３７０との間にスイッチ３４３を配置することもできる。この第５の実施の形態の変形例におけるカラム信号処理部３００は、スイッチ３４３の配置箇所が異なる点において第５の実施の形態と異なる。
上述の第５の実施の形態では、負性容量回路３１０をイネーブルにするスイッチ３４３をアンプ３１１の出力端子に接続していたが、ループ経路上であれば、スイッチ３４３を別の個所に配置することができる。例えば、Ｎ型トランジスタ３２１－１および３２１－２の接続点とＡＤＣ３７０との間にスイッチ３４３を配置することもできる。この第５の実施の形態の変形例におけるカラム信号処理部３００は、スイッチ３４３の配置箇所が異なる点において第５の実施の形態と異なる。
【0131】
図１９は、本技術の第５の実施の形態の変形例におけるカラム信号処理部３００の一構成例を示すブロック図である。第５の実施の形態の変形例におけるカラム信号処理部３００は、Ｎ型トランジスタ３２１－１および３２１－２の接続点とＡＤＣ３７０との間の経路上にスイッチ３４３が配置される点において第５の実施の形態と異なる。
【0132】
図２０は、本技術の第５の実施の形態の変形例におけるＡＤＣ３７０の一構成例を示す回路図である。第５の実施の形態の変形例のＡＤＣ３７０においてキャパシタ３７２のそれぞれの一端は、スイッチ３７３と比較器３７４との間の経路に共通に接続される。また、スイッチ３７３は、デジタル信号Ｄｏｕｔに基づいて、キャパシタ３７２の他端を、アンプ３１１と基準電位の端子とのいずれかに接続する。
【0133】
このように、本技術の第５の実施の形態の変形例によれば、Ｎ型トランジスタ３２１－１および３２１－２の接続点とＡＤＣ３７０との間の経路上にスイッチ３４３を配置したため、その経路を開閉することができる。これにより、負性容量回路３１０をイネーブルまたはディセーブルにすることができる。
【0134】
＜６．第６の実施の形態＞
上述の第５の実施の形態では、負性容量回路３１０は、キャパシタ３７２をＡＤＣ３７０と共有していたが、ＡＤＣ以外の回路と共有することもできる。例えば、負性容量回路３１０は、サンプルホールド回路とキャパシタを共有することができる。この第６の実施の形態の負性容量回路３１０は、サンプルホールド回路とキャパシタを共有する点において第５の実施の形態と異なる。
上述の第５の実施の形態では、負性容量回路３１０は、キャパシタ３７２をＡＤＣ３７０と共有していたが、ＡＤＣ以外の回路と共有することもできる。例えば、負性容量回路３１０は、サンプルホールド回路とキャパシタを共有することができる。この第６の実施の形態の負性容量回路３１０は、サンプルホールド回路とキャパシタを共有する点において第５の実施の形態と異なる。
【0135】
図２１は、本技術の第６の実施の形態におけるカラム信号処理部３００の一構成例を示すブロック図である。この第６のカラム信号処理部３００は、アンプ３１１およびスイッチ３４３を設けず、サンプルホールド回路３５０をさらに配置した点において第５の実施の形態と異なる。また、ＡＤＣ３７０の代わりに、逐次比較型でないＡＤＣ３３１を備える。なお、第５の実施の形態と同様に逐次比較型のＡＤＣ３７０を配置することもできる。
【0136】
サンプルホールド回路３５０は、垂直信号線２２９－ｎからのアナログ信号を取込み（すなわち、サンプリングし）、保持するものである。サンプルホールド回路３５０は、保持したアナログ信号ＡｉｎをＡＤＣ３３１に供給する。
【0137】
図２２は、本技術の第６の実施の形態におけるサンプルホールド回路３５０の一構成例を示す回路図である。このサンプルホールド回路３５０は、アンプ３５１と、スイッチ３５２乃至３５５と、キャパシタ３５６および３５７と、スイッチ３５８乃至３６１とを備える。
【0138】
アンプ３５１の入力端子は、垂直信号線２２９－ｎを介して画素回路２３０に接続され、出力端子は、スイッチ３５２および３５４に接続される。スイッチ３５２は、タイミング制御部２４０からの制御信号ＳＭＰ１に従って、キャパシタ３５６の一端とアンプ３５１との間の経路を開閉するものである。スイッチ３５３は、タイミング制御部２４０からの制御信号ＳＭＰ２に従って、キャパシタ３５６の一端とＡＤＣ３３１との間の経路を開閉するものである。
【0139】
また、スイッチ３５４は、制御信号ＳＭＰ２に従って、キャパシタ３５７の一端とアンプ３５１との間の経路を開閉するものである。スイッチ３５５は、制御信号ＳＭＰ１に従って、キャパシタ３５７の一端とＡＤＣ３３１との間の経路を開閉するものである。
【0140】
スイッチ３５８は、制御信号ＳＭＰ１に従って、キャパシタ３５６の他端と、Ｎ型トランジスタ３２１－１および３２１－２の接続点との間の経路を開閉するものである。スイッチ３５９は、制御信号ＳＭＰ２に従って、キャパシタ３５６の他端と基準電位（接地電位など）の端子との間の経路を開閉するものである。
【0141】
また、スイッチ３６０は、制御信号ＳＭＰ２に従って、キャパシタ３５７の他端と、Ｎ型トランジスタ３２１－１および３２１－２の接続点との間の経路を開閉するものである。スイッチ３６１は、制御信号ＳＭＰ１に従って、キャパシタ３５７の他端と基準電位の端子との間の経路を開閉するものである。
【0142】
図２３は、本技術の第６の実施の形態における奇数回目のサンプリング期間内のカラム信号処理部３００の状態の一例を示す図である。奇数回目のサンプリング期間内において、タイミング制御部２４０は、制御信号ＳＭＰ１により、スイッチ３５２、３５５、３５８および３６１を閉状態にし、制御信号ＳＭＰ２により、残りのスイッチを開状態にする。これにより、Ｎ型トランジスタ３２１－１、アンプ３５１、スイッチ３５２、キャパシタ３５６およびスイッチ３５８からなる回路は、第４の実施の形態の負性容量回路３１０と同様の回路となり、容量が負性になる。また、キャパシタ３５６はアナログ信号をサンプリングし、その一方でキャパシタ３５７は、偶数回目にサンプリングした信号を保持する。
【0143】
図２４は、本技術の第６の実施の形態における偶数回目のサンプリング期間内のカラム信号処理部３００の状態の一例を示す図である。偶数回目のサンプリング期間内において、タイミング制御部２４０は、制御信号ＳＭＰ１により、スイッチ３５２、３５５、３５８および３６１を開状態にし、制御信号ＳＭＰ２により、残りのスイッチを閉状態にする。これにより、Ｎ型トランジスタ３２１－１、アンプ３５１、スイッチ３５４、キャパシタ３５７およびスイッチ３６０からなる回路は、第４の実施の形態の負性容量回路３１０と同様の回路となり、容量が負性になる。また、キャパシタ３５６は奇数回目にサンプリングした信号を保持し、その一方でキャパシタ３５７は、アナログ信号をサンプリングする。
【0144】
上述したように、キャパシタ３５６と、スイッチ３５２、３５３、３５８および３５９とからなる回路において、入力側のスイッチ３５２および３５８と、出力側のスイッチ３５３および３５９とが交互に開閉する。このような回路は、スイッチトキャパシタ回路と呼ばれる。キャパシタ３５７と、スイッチ３５４、３５５、３６０および３６１とからなる回路も同様にスイッチトキャパシタ回路として機能する。なお、スイッチトキャパシタ回路を２つ配置しているが、１つのみ配置してもよい。ただし、スイッチトキャパシタ回路を１つのみとした場合、奇数回目のサンプリングと偶数回目のホールドとを並列に実行することができなくなる。
【0145】
なお、スイッチ３５２および３５４は、特許請求の範囲に記載の第１の入力側スイッチの一例であり、スイッチ３５８および３６０は、特許請求の範囲に記載の第２の入力側スイッチの一例である。スイッチ３５３および３５５は、特許請求の範囲に記載の第１の出力側スイッチの一例であり、スイッチ３５９および３６１は、特許請求の範囲に記載の第２の出力側スイッチの一例である。
【0146】
このように、本技術の第６の実施の形態では、負性容量回路３１０が、サンプルホールド回路とキャパシタを共有するため、サンプルホールド回路３５０の外部にキャパシタ３１２を配置する必要が無くなる。これにより、サンプルホールド回路３５０の外部にキャパシタ３１２を配置する場合と比較して、カラム信号処理部３００の回路規模を削減することができる。
【0147】
＜７．第７の実施の形態＞
上述の第１の実施の形態では、画素アレイ部２２０を、タイミング制御部２４０などの画素アレイ部２２０以外の回路とともに単一の半導体チップに設けていた。しかし、半導体チップの面積を一定とすると、画素アレイ部２２０以外の回路の分、画素アレイ部２２０の面積が狭くなるおそれがある。画素アレイ部２２０の面積を広くするには、例えば、固体撮像素子２００内の回路のそれぞれを、積層した複数の半導体チップに分散して配置すればよい。この第７の実施の形態の固体撮像素子２００は、積層された複数の半導体チップに回路を分散して配置した点において第１の実施の形態と異なる。
上述の第１の実施の形態では、画素アレイ部２２０を、タイミング制御部２４０などの画素アレイ部２２０以外の回路とともに単一の半導体チップに設けていた。しかし、半導体チップの面積を一定とすると、画素アレイ部２２０以外の回路の分、画素アレイ部２２０の面積が狭くなるおそれがある。画素アレイ部２２０の面積を広くするには、例えば、固体撮像素子２００内の回路のそれぞれを、積層した複数の半導体チップに分散して配置すればよい。この第７の実施の形態の固体撮像素子２００は、積層された複数の半導体チップに回路を分散して配置した点において第１の実施の形態と異なる。
【0148】
図２５は、本技術の第７の実施の形態における固体撮像素子２００の一構成例を示すブロック図である。この第７の実施の形態の固体撮像素子２００は、積層された画素チップ２０１およびロジックチップ２０２を備える。画素チップ２０１は、画素アレイ部２２０が配置された半導体チップである。なお、画素チップ２０１は、特許請求の範囲に記載の第１の半導体チップの一例である。
【0149】
図２６は、本技術の第７の実施の形態におけるロジックチップ２０２の一構成例を示すブロック図である。このロジックチップ２０２は、上側カラム信号処理部３０１、画像信号処理部２７０および下側カラム信号処理部３０２が配置された半導体チップである。
【0150】
上側カラム信号処理部３０１には、カラム信号処理部３００のうち、全列の半分に対応する回路が配置される。一方、下側カラム信号処理部３０２には、カラム信号処理部３００のうち、残りの列に対応する回路が配置される。垂直ドライバ２１０、ＤＡＣ２５０および水平転送走査回路２６０は、例えば、ロジックチップ２０２に配置される。これらは、図２６において省略されている。
【0151】
このように、本技術の第７の実施の形態では、積層した画素チップ２０１およびロジックチップ２０２に回路を分散して配置したため、単一の半導体チップに配置する場合と比較して画素アレイ部２２０の面積を広くすることができる。
【0152】
＜８．第８の実施の形態＞
上述の第２の実施の形態では、垂直信号線２２９－ｎに負性容量回路３１０を接続して配線容量を低減していたが、グランド電流の変動によりストリーキングが生じるおそれがある。この第８の実施の形態の固体撮像素子２００は、電流源となるＮ型トランジスタ３１６のドレイン電圧をクランプして、ストリーキングを抑制した点において第２の実施の形態と異なる。
上述の第２の実施の形態では、垂直信号線２２９－ｎに負性容量回路３１０を接続して配線容量を低減していたが、グランド電流の変動によりストリーキングが生じるおそれがある。この第８の実施の形態の固体撮像素子２００は、電流源となるＮ型トランジスタ３１６のドレイン電圧をクランプして、ストリーキングを抑制した点において第２の実施の形態と異なる。
【0153】
図２７は、本技術の第８の実施の形態における負性容量回路３１０の一構成例を示す回路図である。この第８の実施の形態の各列の負性容量回路３１０は、クランプトランジスタ３８３がさらに設けられた点において第２の実施の形態と異なる。同図において、図７のＮ型トランジスタ３２１は電流源３８１として動作し、Ｎ型トランジスタ３１６は電流源３８２として動作する。電流源３８１の供給する電流をＩ１とし、電流源３８２の供給する電流をＩ２とする。また、Ｎ型トランジスタ３１５のゲート・ソース間電圧をＶＧＳとし、電流源３８２（Ｎ型トランジスタ３１６）のドレイン電圧をＶＤとする。なお、電流源３８１は、特許請求の範囲に記載の第１電流源の一例であり、電流源３８２は、特許請求の範囲に記載の第２電流源の一例である。
【0154】
クランプトランジスタ３８３は、電源と電流源３８２との間において、Ｎ型トランジスタ３１５と並列に接続される。クランプトランジスタ３８３として、例えば、Ｎ型のＭＯＳトランジスタが用いられる。このクランプトランジスタ３８３のゲートには、固定のゲート電圧ＶＧＣＬＰが印加される。なお、全ての列について同一のゲート電圧ＶＧＣＬＰが供給される。
【0155】
図２８は、本技術の第８の実施の形態における垂直信号線２２９－ｎおよびドレイン電圧ＶＤの電圧変動の一例を示すグラフである。同図における縦軸は、垂直信号線２２９－ｎの電圧、または、ドレイン電圧ＶＤを示し、同図における横軸は時間を示す。また、同図における太い実線は、垂直信号線２２９－ｎの電圧の変動を示す。同図における点線は、クランプトランジスタ３８３を設けない第２の実施の形態のドレイン電圧ＶＤの変動を示す。一方、細い実線は、クランプトランジスタ３８３を設けた第８の実施の形態のドレイン電圧ＶＤの変動を示す。
【0156】
タイミングＴ０において転送信号ＴＸが画素回路２３０に入力されると、垂直信号線２２９－ｎの電圧は、タイミングＴ１以降においてＤＫからＯＦに低下する。ＤＫは、ダークカレントに応じた電圧であり、ＯＦは、入射光量に応じた電圧である。
【0157】
入射光量が非常に大きいと、ＤＫからＯＦへの低下量は大きくなる。この場合であっても、電流Ｉ１に対応する電流源３８１は、飽和領域で動作するように設計されている。一方、電流Ｉ２に対応する電流源３８２（Ｎ型トランジスタ３１６）のドレイン電圧ＶＤは、垂直信号線２２９－ｎの電圧よりもゲート・ソース間電圧ＶＧＳだけ低い。このため、クランプトランジスタ３８３を設けない第２の実施の形態では、ドレイン電圧ＶＤの低下により、電流源３８２が飽和領域でなく、線形領域で動作してしまうおそれがある。電流源３８２が線形領域で動作すると、電流Ｉ２が小さくなる。この電流Ｉ２の変動により、電流Ｉ１およびＩ２の合計のグランド電流が変動し、ストリーキング特性が悪化してしまう。
【0158】
そこで、第８の実施の形態の負性容量回路３１０では、クランプトランジスタ３８３を追加している。この構成では、垂直信号線２２９－ｎの電圧がゲート電圧ＶＧＣＬＰよりも低下すると、電流Ｉ２においてクランプトランジスタ３８２を流れる電流が支配的となる。垂直信号線２２９－ｎの電圧が低くなるほど、クランプトランジスタ３８２を流れる電流の割合が大きくなり、ドレイン電圧ＶＤは、ゲート電圧ＶＧＣＬＰに応じた一定の電圧ＣＬＰに固定（クランプ）される。
【0159】
図２９は、本技術の第８の実施の形態におけるグランド電流およびストリーキング量の変動の一例を示すグラフである。同図におけるａは、グランド電流ＩＧＮＤの変動の一例を示すグラフである。同図におけるｂは、グランド電流とダークカレントとの差分ΔＩＧＮＤの変動の一例を示すグラフである。同図におけるｃは、ストリーキング量の変動の一例を示すグラフである。また、同図における縦軸は、電流またはストリーキング量を示し、同図における横軸は、垂直信号線２２９－ｎの電圧ＶＳＬを示す。また、同図において、点線は、クランプトランジスタ３８３を設けない第２の実施の形態のグランド電流およびストリーキング量の変動を示す。一方、実線は、クランプトランジスタ３８３を設けた第８の実施の形態のグランド電流およびストリーキング量の変動を示す。
【0160】
クランプトランジスタ３８３を設けない第２の実施の形態では、点線に例示するように、電流Ｉ２の変動により、電流Ｉ１およびＩ２の合計のグランド電流ＩＧＮＤが変動し、ストリーキング量が増大する。一方、クランプトランジスタ３８３を設けた第８の実施の形態では、実線に例示するように、電流源３８２の飽和領域動作に必要な電圧マージンを確保することができるため、電流Ｉ２の変動を抑制することができる。これにより、電流Ｉ１およびＩ２の合計のグランド電流ＩＧＮＤの変動を抑制し、ストリーキング量を減少させることができる。
【0161】
このように、本技術の第８の実施の形態によれば、クランプトランジスタ３８３により、電流源３８２のドレイン電圧ＶＤをクランプするため、ストリーキング特性を改善することができる。
【0162】
＜９．第９の実施の形態＞
上述の第８の実施の形態では、クランプトランジスタ３８３のゲート電圧ＶＧＣＬＰを固定値としていたが、ゲート電圧ＶＧＣＬＰの適正値が想定と異なるおそれがある。この第９の実施の形態の固体撮像素子２００は、ゲート電圧ＶＧＣＬＰを可変にして、その値を調整する点において第８の実施の形態と異なる。
上述の第８の実施の形態では、クランプトランジスタ３８３のゲート電圧ＶＧＣＬＰを固定値としていたが、ゲート電圧ＶＧＣＬＰの適正値が想定と異なるおそれがある。この第９の実施の形態の固体撮像素子２００は、ゲート電圧ＶＧＣＬＰを可変にして、その値を調整する点において第８の実施の形態と異なる。
【0163】
図３０は、本技術の第９の実施の形態におけるカラム信号処理部３００の一構成例を示す回路図である。第９の実施の形態におけるカラム信号処理部３００は、ゲート電圧供給部４１０をさらに配置した点において第８の実施の形態と異なる。
【0164】
ゲート電圧供給部４１０は、ゲート電圧ＶＧＣＬＰを生成して全列のクランプトランジスタ３８３のそれぞれに供給するものである。
【0165】
図３１は、本技術の第９の実施の形態におけるゲート電圧供給部４１０の一構成例を示す回路図である。このゲート電圧供給部４１０は、可変電流源４１１と、Ｎ型トランジスタ４１２、４１５および４１８と、スイッチ４１３、４１４、４１６および４１７とを備える。
【0166】
可変電流源４１１およびＮ型トランジスタ４１２は、電源に直列に接続される。可変電流源４１１およびＮ型トランジスタ４１２の接続点の電圧がゲート電圧ＶＧＣＬＰとしてクランプトランジスタ３８３のゲートに供給される。
【0167】
Ｎ型トランジスタ４１５および４１８は、可変電流源４１１およびＮ型トランジスタ４１２の接続点に並列に接続される。スイッチ４１３および４１４は、可変電流源４１１およびＮ型トランジスタ４１２の接続点に直列に接続され、これらの接続点がＮ型トランジスタ４１５のゲートに接続される。スイッチ４１６および４１７は、可変電流源４１１およびＮ型トランジスタ４１２の接続点に直列に接続され、これらの接続点がＮ型トランジスタ４１８のゲートに接続される。
【0168】
可変電流源４１１の供給する電流の値は、レジスタなどに保持された制御信号により調整される。また、スイッチ４１３、４１４、４１６および４１７を開閉させる制御信号ＳＷ１０、ＳＷ１１、ＳＷ１２およびＳＷ１３もレジスタなどに保持される。
【0169】
上述の構成において、作業者は、レジスタ内の制御信号を変更することによって、ゲート電圧ＶＧＣＬＰの値を調整することができる。なお、ゲート電圧ＶＧＣＬＰを変更することができるのであれば、ゲート電圧供給部４１０の構成は、同図に例示した回路に限定されない。
【0170】
図３２は、本技術の第９の実施の形態におけるグランド電流およびストリーキング量の変動の一例を示すグラフである。同図におけるａは、グランド電流ＩＧＮＤの変動の一例を示すグラフである。同図におけるｂは、グランド電流とダークカレントとの差分ΔＩＧＮＤの変動の一例を示すグラフである。同図におけるｃは、ストリーキング量の変動の一例を示すグラフである。また、同図における縦軸は、電流またはストリーキング量を示し、同図における横軸は、垂直信号線２２９－ｎの電圧ＶＳＬを示す。また、同図において、点線は、クランプトランジスタ３８３を設けない第２の実施の形態のグランド電流およびストリーキング量の変動を示す。一方、実線は、クランプトランジスタ３８３を設けた第９の実施の形態のグランド電流およびストリーキング量の変動を示す。
【0171】
同図に例示するように、ゲート電圧供給部４１０はゲート電圧ＶＧＣＬＰを変更することにより、ストリーキング量を調整することができる。
【0172】
このように本技術の第９の実施の形態によれば、ゲート電圧供給部４１０がゲート電圧ＶＧＣＬＰを変更するため、ストリーキング量を所望の値に調整することができる。
【0173】
＜１０．第１０の実施の形態＞
上述の第１の実施の形態では、アナログ信号Ａｉｎと、参照信号ＲＥＦとの差分を増幅する差動増幅回路をＡＤＣ３３１内の比較器３３２として用いていたが、この構成において固体撮像素子２００の消費電力をさらに削減することができる。この第１０の実施の形態の固体撮像素子２００は、消費電力をさらに削減した点において第１の実施の形態と異なる。
上述の第１の実施の形態では、アナログ信号Ａｉｎと、参照信号ＲＥＦとの差分を増幅する差動増幅回路をＡＤＣ３３１内の比較器３３２として用いていたが、この構成において固体撮像素子２００の消費電力をさらに削減することができる。この第１０の実施の形態の固体撮像素子２００は、消費電力をさらに削減した点において第１の実施の形態と異なる。
【0174】
図３３は、本技術の第１０の実施の形態における比較器４２０の一構成例を示す回路図である。この第１０の実施の形態においては、各列において比較器３３１の代わりに比較器４２０が配置される。比較器４２０は、キャパシタ４２１、４２２および４３０と、Ｐ型トランジスタ４２３および４２４と、スイッチ４２５および４２６と、Ｎ型トランジスタ４２７乃至４２９とを備える。Ｐ型トランジスタ４２３、Ｐ型トランジスタ４２４、Ｎ型トランジスタ４２７、Ｎ型トランジスタ４２８およびＮ型トランジスタ４２９として、例えば、ＭＯＳトランジスタが用いられる。
【0175】
キャパシタ４２１および４２２のそれぞれの一端は、Ｎ型トランジスタ４２７のゲートに共通に接続される。また、キャパシタ４２１の他端には、垂直信号線２２９－ｎを介してアナログ信号Ａｉｎが入力される。キャパシタ４２２の他端には、参照信号ＲＥＦが入力される。
【0176】
Ｐ型トランジスタ４２３および４２４は、電源に並列に接続される。Ｐ型トランジスタ４２３のゲートは、ドレインとＰ型トランジスタ４２４のゲートとに接続される。Ｎ型トランジスタ４２７は、Ｎ型トランジスタ４２９とＰ型トランジスタ４２３との間に挿入され、Ｎ型トランジスタ４２８は、Ｎ型トランジスタ４２９とＰ型トランジスタ４２４との間に挿入される。Ｎ型トランジスタ４２９のゲートには、所定のバイアス電圧Ｖｂｃが印加される。また、Ｐ型トランジスタ４２４およびＮ型トランジスタ４２８の接続点の電位が、比較器４２０の比較結果信号としてカウンタ３３３に供給される。
【0177】
スイッチ４２５は、Ｎ型トランジスタ４２７のゲートとドレインとの間を開閉するものである。スイッチ４２６は、Ｎ型トランジスタ４２８のゲートとドレインとの間を開閉するものである。キャパシタ４３０は、Ｎ型トランジスタ４２８のゲートと接地端子との間に挿入される。
【0178】
上述の構成において、キャパシタ４２１および４２２は、アナログ信号Ａｉｎと参照信号ＲＥＦとの間の電圧を、それらの容量値に基づく分圧比により分圧する。また、Ｐ型トランジスタ４２３および４２４と、スイッチ４２５および４２６と、Ｎ型トランジスタ４２７乃至４２９とからなる回路は、差動増幅回路として機能する。この差動増幅回路は、キャパシタ４２１および４２２からの入力電圧と、キャパシタ４３０からの所定電圧との差分を増幅する。なお、キャパシタ４２１および４２２からなる回路は、特許請求の範囲に記載の分割回路の一例である。
【0179】
このように、本技術の第１０の実施の形態によれば、アナログ信号Ａｉｎと参照信号ＲＥＦとの間の電圧を分圧して差動増幅回路に入力するため、比較器４２０を第１の実施の形態よりも低い電圧で駆動し、消費電力を削減することができる。
【0180】
＜１１．移動体への応用例＞
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
【0181】
図３４は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
【0182】
車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３４に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
【0183】
駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
【0184】
ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
【0185】
車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
【0186】
撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
【0187】
車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
【0188】
マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ Ｄｒｉｖｅｒ Ａｓｓｉｓｔａｎｃｅ Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
【0189】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0190】
また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
【0191】
音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３４の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
【0192】
図３５は、撮像部１２０３１の設置位置の例を示す図である。
【0193】
図３５では、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
【0194】
撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
【0195】
なお、図３５には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
【0196】
撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
【0197】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
【0198】
例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
【0199】
撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
【0200】
以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、図１の撮像装置１００を、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、読出し速度を速くして、フレームレートを向上させることが可能になる。
【0201】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
【0202】
また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
【0203】
なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【0204】
なお、本技術は以下のような構成もとることができる。
（１）アナログ信号を処理する論理回路と、
光電変換により前記アナログ信号を生成して所定の信号線を介して前記論理回路に出力する画素回路と、
前記所定の信号線に接続された負性容量回路と
を具備する固体撮像素子。
（２）前記負性容量回路は、
前記所定の信号線に入力端子が接続されたアンプと、
前記アンプの前記入力端子および出力端子に両端が接続されたキャパシタと
を備える
前記（１）記載の固体撮像素子。
（３）前記所定の信号線に接続された電流源をさらに具備し、
前記負性容量回路は、
前記電流源と前記所定の信号線との間に挿入された挿入トランジスタと、
電源と基準端子との間においてカスコード接続された一対のトランジスタからなるアンプと、
前記一対のトランジスタの接続点に一端が接続され、前記電流源と前記挿入トランジスタとの接続点に他端が接続されたキャパシタと
を備え、
前記一対のトランジスタのうち前記電源に接続されたトランジスタのゲートは、前記所定の信号線に接続される
前記（１）記載の固体撮像素子。
（４）前記挿入トランジスタのゲートには第１のバイアス電圧が印加され、
前記電流源は、前記第１のバイアス電圧と異なる第２のバイアス電圧が印加された第２のトランジスタを備える
前記（３）記載の固体撮像素子。
（５）前記挿入トランジスタのゲートには第１のバイアス電圧が印加され、
前記電流源は、第２のトランジスタを備え、
前記挿入トランジスタのゲートは前記第２のトランジスタのゲートに接続される
前記（３）記載の固体撮像素子。
（６）前記所定の信号線に接続された電流源をさらに具備し、
前記負性容量回路は、
前記電流源と前記所定の信号線との間に挿入された挿入トランジスタと、
前記所定の信号線に入力端子が接続されたアンプと、
前記アンプの前記入力端子に一端が接続され、前記電流源と前記挿入トランジスタとの接続点に他端が接続されたキャパシタと
を備える
前記（１）記載の固体撮像素子。
（７）前記所定の信号線に接続された電流源をさらに具備し、
前記論理回路は、
前記アナログ信号と所定の参照信号とを比較して比較結果を出力する比較器と、
前記比較結果に基づいて制御信号を生成して前記負性容量回路へ出力する制御回路と
を備える前記（１）記載の固体撮像素子。
（８）前記負性容量回路は、
前記電流源と前記所定の信号線との間に挿入された挿入トランジスタと、
キャパシタと、
前記所定の信号線に入力端子が接続されたアンプと、
前記キャパシタの一端と前記アンプの出力端子との間の経路を開閉する第１のスイッチと、
前記制御信号に従って前記挿入トランジスタと前記電流源との接続点または所定の基準端子に前記キャパシタの他端を接続する第２のスイッチと
を備える前記（７）記載の固体撮像素子。
（９）前記負性容量回路は、
前記電流源と前記所定の信号線との間に挿入された挿入トランジスタと、
キャパシタと、
前記所定の信号線に入力端子が接続されたアンプと、
前記挿入トランジスタおよび前記電流源の接続点と、前記キャパシタの一端との間の経路を開閉する第１のスイッチと、
前記制御信号に従って前記アンプの出力端子または所定の基準端子に前記キャパシタの他端を接続する第２のスイッチと
を備える前記（７）記載の固体撮像素子。
（１０）前記比較器は、
前記アナログ信号と前記所定の参照信号との間の電圧を分圧して入力電圧として出力する分割回路と、
前記入力電圧と所定電圧との差分を増幅する差動増幅回路と
を備える前記（７）から（９）のいずれかに記載の固体撮像素子。
（１１）前記所定の信号線に接続された電流源をさらに具備し、
前記負性容量回路は、
前記電流源と前記所定の信号線との間に挿入された挿入トランジスタと、
前記所定の信号線に入力端子が接続されたアンプと、
スイッチトキャパシタ回路と
を備え、
前記スイッチトキャパシタ回路は、
キャパシタと、
前記アンプの出力端子と前記キャパシタの一端との間の経路を開閉する第１の入力側スイッチと、
前記挿入トランジスタおよび前記電流源の接続点と、前記キャパシタの他端との間の経路を開閉する第２の入力側スイッチと、
前記一端と前記論理回路との間の経路を開閉する第１の出力側スイッチと、
前記他端と所定の基準端子との間の経路を開閉する第２の出力側スイッチと
を備える前記（１）記載の固体撮像素子。
（１２）前記画素回路は、第１の半導体チップに配置され、
前記負性容量回路および前記論理回路は、前記第１の半導体チップに積層された第２の半導体チップに配置される
前記（１）から（１１）のいずれかに記載の固体撮像素子。
（１３）前記所定の信号線に接続された第１電流源をさらに具備し、
前記負性容量回路は、
前記第１電流源と前記所定の信号線との間に挿入された挿入トランジスタと、
第２電流源と、
前記第２電流源と電源との間に挿入され、ゲートが前記所定の信号線に接続されたＮ型トランジスタと、
前記電源と前記第２電流源との間において前記Ｎ型トランジスタと並列に接続されたクランプトランジスタと、
前記挿入トランジスタおよび前記第１電流源の接続点と前記Ｎ型トランジスタおよび前記第２電流源の接続点とに両端が接続されたキャパシタと
を備える前記（１）から（１２）のいずれかに記載の固体撮像素子。
（１４）前記クランプトランジスタのゲート電圧を変更するゲート電圧供給部をさらに具備する
前記（１３）に記載の固体撮像素子。
（１５）アナログ信号を処理してデジタル信号を出力する論理回路と、
光電変換により前記アナログ信号を生成して所定の信号線を介して前記論理回路に出力する画素回路と、
前記所定の信号線に接続された負性容量回路と、
前記デジタル信号を記録する記録部と
を具備する撮像装置。
（１）アナログ信号を処理する論理回路と、
光電変換により前記アナログ信号を生成して所定の信号線を介して前記論理回路に出力する画素回路と、
前記所定の信号線に接続された負性容量回路と
を具備する固体撮像素子。
（２）前記負性容量回路は、
前記所定の信号線に入力端子が接続されたアンプと、
前記アンプの前記入力端子および出力端子に両端が接続されたキャパシタと
を備える
前記（１）記載の固体撮像素子。
（３）前記所定の信号線に接続された電流源をさらに具備し、
前記負性容量回路は、
前記電流源と前記所定の信号線との間に挿入された挿入トランジスタと、
電源と基準端子との間においてカスコード接続された一対のトランジスタからなるアンプと、
前記一対のトランジスタの接続点に一端が接続され、前記電流源と前記挿入トランジスタとの接続点に他端が接続されたキャパシタと
を備え、
前記一対のトランジスタのうち前記電源に接続されたトランジスタのゲートは、前記所定の信号線に接続される
前記（１）記載の固体撮像素子。
（４）前記挿入トランジスタのゲートには第１のバイアス電圧が印加され、
前記電流源は、前記第１のバイアス電圧と異なる第２のバイアス電圧が印加された第２のトランジスタを備える
前記（３）記載の固体撮像素子。
（５）前記挿入トランジスタのゲートには第１のバイアス電圧が印加され、
前記電流源は、第２のトランジスタを備え、
前記挿入トランジスタのゲートは前記第２のトランジスタのゲートに接続される
前記（３）記載の固体撮像素子。
（６）前記所定の信号線に接続された電流源をさらに具備し、
前記負性容量回路は、
前記電流源と前記所定の信号線との間に挿入された挿入トランジスタと、
前記所定の信号線に入力端子が接続されたアンプと、
前記アンプの前記入力端子に一端が接続され、前記電流源と前記挿入トランジスタとの接続点に他端が接続されたキャパシタと
を備える
前記（１）記載の固体撮像素子。
（７）前記所定の信号線に接続された電流源をさらに具備し、
前記論理回路は、
前記アナログ信号と所定の参照信号とを比較して比較結果を出力する比較器と、
前記比較結果に基づいて制御信号を生成して前記負性容量回路へ出力する制御回路と
を備える前記（１）記載の固体撮像素子。
（８）前記負性容量回路は、
前記電流源と前記所定の信号線との間に挿入された挿入トランジスタと、
キャパシタと、
前記所定の信号線に入力端子が接続されたアンプと、
前記キャパシタの一端と前記アンプの出力端子との間の経路を開閉する第１のスイッチと、
前記制御信号に従って前記挿入トランジスタと前記電流源との接続点または所定の基準端子に前記キャパシタの他端を接続する第２のスイッチと
を備える前記（７）記載の固体撮像素子。
（９）前記負性容量回路は、
前記電流源と前記所定の信号線との間に挿入された挿入トランジスタと、
キャパシタと、
前記所定の信号線に入力端子が接続されたアンプと、
前記挿入トランジスタおよび前記電流源の接続点と、前記キャパシタの一端との間の経路を開閉する第１のスイッチと、
前記制御信号に従って前記アンプの出力端子または所定の基準端子に前記キャパシタの他端を接続する第２のスイッチと
を備える前記（７）記載の固体撮像素子。
（１０）前記比較器は、
前記アナログ信号と前記所定の参照信号との間の電圧を分圧して入力電圧として出力する分割回路と、
前記入力電圧と所定電圧との差分を増幅する差動増幅回路と
を備える前記（７）から（９）のいずれかに記載の固体撮像素子。
（１１）前記所定の信号線に接続された電流源をさらに具備し、
前記負性容量回路は、
前記電流源と前記所定の信号線との間に挿入された挿入トランジスタと、
前記所定の信号線に入力端子が接続されたアンプと、
スイッチトキャパシタ回路と
を備え、
前記スイッチトキャパシタ回路は、
キャパシタと、
前記アンプの出力端子と前記キャパシタの一端との間の経路を開閉する第１の入力側スイッチと、
前記挿入トランジスタおよび前記電流源の接続点と、前記キャパシタの他端との間の経路を開閉する第２の入力側スイッチと、
前記一端と前記論理回路との間の経路を開閉する第１の出力側スイッチと、
前記他端と所定の基準端子との間の経路を開閉する第２の出力側スイッチと
を備える前記（１）記載の固体撮像素子。
（１２）前記画素回路は、第１の半導体チップに配置され、
前記負性容量回路および前記論理回路は、前記第１の半導体チップに積層された第２の半導体チップに配置される
前記（１）から（１１）のいずれかに記載の固体撮像素子。
（１３）前記所定の信号線に接続された第１電流源をさらに具備し、
前記負性容量回路は、
前記第１電流源と前記所定の信号線との間に挿入された挿入トランジスタと、
第２電流源と、
前記第２電流源と電源との間に挿入され、ゲートが前記所定の信号線に接続されたＮ型トランジスタと、
前記電源と前記第２電流源との間において前記Ｎ型トランジスタと並列に接続されたクランプトランジスタと、
前記挿入トランジスタおよび前記第１電流源の接続点と前記Ｎ型トランジスタおよび前記第２電流源の接続点とに両端が接続されたキャパシタと
を備える前記（１）から（１２）のいずれかに記載の固体撮像素子。
（１４）前記クランプトランジスタのゲート電圧を変更するゲート電圧供給部をさらに具備する
前記（１３）に記載の固体撮像素子。
（１５）アナログ信号を処理してデジタル信号を出力する論理回路と、
光電変換により前記アナログ信号を生成して所定の信号線を介して前記論理回路に出力する画素回路と、
前記所定の信号線に接続された負性容量回路と、
前記デジタル信号を記録する記録部と
を具備する撮像装置。
【符号の説明】
【0205】
１００ 撮像装置
１１０ 撮像レンズ
１２０ 記録部
１３０ 撮像制御部
２００ 固体撮像素子
２０１ 画素チップ
２０２ ロジックチップ
２１０ 垂直ドライバ
２２０ 画素アレイ部
２３０ 画素回路
２３１ フォトダイオード
２３２ 転送トランジスタ
２３３ リセットトランジスタ
２３４ 浮遊拡散層
２３５ 増幅トランジスタ
２３６ 選択トランジスタ
２４０ タイミング制御部
２５０、３７１ ＤＡＣ
２６０ 水平転送走査回路
２７０ 画像信号処理部
３００ カラム信号処理部
３０１ 上側カラム信号処理部
３０２ 下側カラム信号処理部
３１０ 負性容量回路
３１１、３１４、３５１ アンプ
３１２、３４２、３５６、３５７、３７２、４２１、４２２、４３０ キャパシタ
３１３、３１５、３１６、３２１、３２１－１、３２１－２、４１２、４１５、４１８、４２７、４２８、４２９ Ｎ型トランジスタ
３２０、３８１、３８２ 電流源
３３１、３７０ ＡＤＣ
３３２、３７４、４２０ 比較器
３３３ カウンタ
３３４、３４１、３４３、３５２～３５５、３５８～３６１、３７３、４１３、４１４、４１６、４１７、４２５、４２６ スイッチ
３３５ メモリ
３５０ サンプルホールド回路
３７５ 逐次比較制御部
３８３ クランプトランジスタ
４１０ ゲート電圧供給部
４１１ 可変電流源
４２３、４２４ Ｐ型トランジスタ
１２０３１ 撮像部
１１０ 撮像レンズ
１２０ 記録部
１３０ 撮像制御部
２００ 固体撮像素子
２０１ 画素チップ
２０２ ロジックチップ
２１０ 垂直ドライバ
２２０ 画素アレイ部
２３０ 画素回路
２３１ フォトダイオード
２３２ 転送トランジスタ
２３３ リセットトランジスタ
２３４ 浮遊拡散層
２３５ 増幅トランジスタ
２３６ 選択トランジスタ
２４０ タイミング制御部
２５０、３７１ ＤＡＣ
２６０ 水平転送走査回路
２７０ 画像信号処理部
３００ カラム信号処理部
３０１ 上側カラム信号処理部
３０２ 下側カラム信号処理部
３１０ 負性容量回路
３１１、３１４、３５１ アンプ
３１２、３４２、３５６、３５７、３７２、４２１、４２２、４３０ キャパシタ
３１３、３１５、３１６、３２１、３２１－１、３２１－２、４１２、４１５、４１８、４２７、４２８、４２９ Ｎ型トランジスタ
３２０、３８１、３８２ 電流源
３３１、３７０ ＡＤＣ
３３２、３７４、４２０ 比較器
３３３ カウンタ
３３４、３４１、３４３、３５２～３５５、３５８～３６１、３７３、４１３、４１４、４１６、４１７、４２５、４２６ スイッチ
３３５ メモリ
３５０ サンプルホールド回路
３７５ 逐次比較制御部
３８３ クランプトランジスタ
４１０ ゲート電圧供給部
４１１ 可変電流源
４２３、４２４ Ｐ型トランジスタ
１２０３１ 撮像部
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】