特許 7580036 ドライバ回路、及びスイッチシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-31

(45)【発行日】2024-11-11

(54)【発明の名称】ドライバ回路、及びスイッチシステム

(51)【国際特許分類】

   H03K 17/04 20060101AFI20241101BHJP

   H03K 17/0412 20060101ALI20241101BHJP

   H03K 17/687 20060101ALI20241101BHJP

   H02M 1/08 20060101ALI20241101BHJP

【ＦＩ】

H03K17/04 E

H03K17/0412

H03K17/687 A

H02M1/08 A

【請求項の数】 12

(21)【出願番号】P 2021522728

(86)(22)【出願日】2020-04-28

(86)【国際出願番号】 JP2020018104

(87)【国際公開番号】W WO2020241158

(87)【国際公開日】2020-12-03

【審査請求日】2023-02-20

(31)【優先権主張番号】P 2019101723

(32)【優先日】2019-05-30

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】314012076

【氏名又は名称】パナソニックＩＰマネジメント株式会社

(74)【代理人】

【識別番号】110002527

【氏名又は名称】弁理士法人北斗特許事務所

(72)【発明者】

【氏名】木下 雄介

(72)【発明者】

【氏名】一柳 貴志

(72)【発明者】

【氏名】鹿又 龍介

(72)【発明者】

【氏名】石田 秀俊

【審査官】及川 尚人

(56)【参考文献】

【文献】特開２０１３－００４９８８（ＪＰ，Ａ）

【文献】特開昭６３－３０３４１２（ＪＰ，Ａ）

【文献】特開２０１２－２２２３９３（ＪＰ，Ａ）

【文献】米国特許出願公開第２００５／０２５８４５８（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １７／００－１７／７０

Ｈ０２Ｍ １／０８

(57)【特許請求の範囲】

【請求項1】

ゲート及び前記ゲートに対応するソースを有する電流駆動型の半導体スイッチ素子のドライバ回路であって、
電源端子と、
前記半導体スイッチ素子の前記ソースに接続されるグランド端子と、
信号入力端子と、
前記電源端子と前記半導体スイッチ素子の前記ゲートとの間に設けられるスピードアップ回路と、
前記スピードアップ回路と前記半導体スイッチ素子の前記ゲートとの間のノードと、前記信号入力端子と、の間に設けられるインピーダンス素子と、
前記電源端子と前記グランド端子との間に設けられている抵抗分圧回路と、を備え、
前記スピードアップ回路は、
第１の電界効果トランジスタと、
前記第１の電界効果トランジスタに直列接続されており、前記半導体スイッチ素子の前記ゲートに接続される第２の電界効果トランジスタと、を有し、
前記ドライバ回路は、
前記第１の電界効果トランジスタのゲートと前記信号入力端子との間に接続されている第１のゲート抵抗と、
前記第２の電界効果トランジスタのゲートと前記抵抗分圧回路の出力端との間に接続されている第２のゲート抵抗と、を更に備え、
前記インピーダンス素子のインピーダンスは、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとの両方がオン状態のときの前記スピードアップ回路のインピーダンスよりも高い、
ドライバ回路。

【請求項2】

ゲート及び前記ゲートに対応するソースを有する電流駆動型の半導体スイッチ素子のドライバ回路であって、
電源端子と、
前記半導体スイッチ素子の前記ソースに接続されるグランド端子と、
信号入力端子と、
前記電源端子と前記半導体スイッチ素子の前記ゲートとの間に設けられるスピードアップ回路と、
前記スピードアップ回路と前記半導体スイッチ素子の前記ゲートとの間のノードと、前記信号入力端子と、の間に設けられるインピーダンス素子と、
前記電源端子と前記グランド端子との間に設けられている抵抗分圧回路と、を備え、
前記スピードアップ回路は、
第１の電界効果トランジスタと、
前記第１の電界効果トランジスタに直列接続されており、前記半導体スイッチ素子の前記ゲートに接続される第２の電界効果トランジスタと、を有し、
前記ドライバ回路は、
前記第１の電界効果トランジスタのゲートと前記信号入力端子との間に接続されているゲート抵抗を更に備え、
前記インピーダンス素子のインピーダンスは、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとの両方がオン状態のときの前記スピードアップ回路のインピーダンスよりも高く、
前記第２の電界効果トランジスタは、
ゲート、ドレイン及びソースを有する第３の電界効果トランジスタと、ゲート、ドレイン及びソースを有し前記第３の電界効果トランジスタよりも電流容量の大きな第４の電界効果トランジスタと、をダーリントン接続して構成されており、
前記第３の電界効果トランジスタの前記ゲートが前記抵抗分圧回路の出力端に接続されており、
前記第４の電界効果トランジスタの前記ソースが前記半導体スイッチ素子の前記ゲートに接続される、
ドライバ回路。

【請求項3】

前記第２の電界効果トランジスタは、ノーマリオン型の電界効果トランジスタである、
請求項１に記載のドライバ回路。

【請求項4】

ゲート及び前記ゲートに対応するソースを有する電流駆動型の半導体スイッチ素子のドライバ回路であって、
電源端子と、
前記半導体スイッチ素子の前記ソースに接続されるグランド端子と、
信号入力端子と、
前記電源端子と前記半導体スイッチ素子の前記ゲートとの間に設けられるスピードアップ回路と、
前記スピードアップ回路と前記半導体スイッチ素子の前記ゲートとの間のノードと、前記信号入力端子と、の間に設けられるインピーダンス素子と、
前記電源端子と前記グランド端子との間に設けられている抵抗分圧回路と、を備え、
前記スピードアップ回路は、
第１の電界効果トランジスタと、
前記第１の電界効果トランジスタに直列接続されており、前記半導体スイッチ素子の前記ゲートに接続される第２の電界効果トランジスタと、を有し、
前記ドライバ回路は、
入力端及び出力端を有し前記電源端子と前記グランド端子との間に設けられているＤＣＦＬ回路と、
前記第２の電界効果トランジスタのゲートと前記抵抗分圧回路の出力端との間に接続されているゲート抵抗と、を更に備え、
前記ＤＣＦＬ回路の入力端が前記信号入力端子に接続されており、
前記第１の電界効果トランジスタのゲートが前記ＤＣＦＬ回路の出力端に接続されており、
前記ＤＣＦＬ回路の前記出力端が前記インピーダンス素子を介して前記半導体スイッチ素子の前記ゲートに接続される、
前記インピーダンス素子のインピーダンスは、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとの両方がオン状態のときの前記スピードアップ回路のインピーダンスよりも高い、
ドライバ回路。

【請求項5】

前記半導体スイッチ素子は、前記ゲート及び前記ソースの各々を２つ有するデュアルゲート型の双方向スイッチ素子であり、
前記スピードアップ回路を２つ備え、
前記２つのスピードアップ回路のうち１つのスピードアップ回路が前記２つのゲートのうち一方のゲートである第１ゲートに接続され、残りの１つのスピードアップ回路が前記２つのゲートのうち他方のゲートである第２ゲートに接続されている、
請求項１～４のいずれか一項に記載のドライバ回路。

【請求項6】

前記半導体スイッチ素子は、ＧａＮ系半導体スイッチ素子である、
請求項１～５のいずれか一項に記載のドライバ回路。

【請求項7】

ゲート及び前記ゲートに対応するソースを有する電流駆動型の半導体スイッチ素子のドライバ回路であって、
電源端子と、
前記半導体スイッチ素子の前記ソースに接続されるグランド端子と、
信号入力端子と、
前記電源端子に接続されている第１の電界効果トランジスタと、
前記第１の電界効果トランジスタに直列接続されており、前記半導体スイッチ素子の前記ゲートに接続される第２の電界効果トランジスタと、
前記第２の電界効果トランジスタと前記半導体スイッチ素子の前記ゲートとの間のノードと、前記信号入力端子と、の間に設けられるインピーダンス素子と、
前記電源端子と前記グランド端子との間に設けられている抵抗分圧回路と、を備え、
前記ドライバ回路は、
前記第１の電界効果トランジスタのゲートと前記信号入力端子との間に接続されている第１のゲート抵抗と、
前記第２の電界効果トランジスタのゲートと前記抵抗分圧回路の出力端との間に接続されている第２のゲート抵抗と、を更に備え、
前記第２の電界効果トランジスタがオンの状態で、前記信号入力端子に入力される信号の電位レベルが第１電位レベルから前記第１電位レベルよりも高い第２電位レベルに変化したときに、
前記第１の電界効果トランジスタがオンして前記インピーダンス素子を通る電流よりも大きな電流を前記半導体スイッチ素子の前記ゲートに流すことで前記半導体スイッチ素子のゲート電圧を閾値電圧よりも大きな所定値よりも大きくし、その後、
前記インピーダンス素子を通して前記半導体スイッチ素子の前記ゲートに電流を流し続けることで前記半導体スイッチ素子のゲート電圧を前記所定値にする、
ドライバ回路。

【請求項8】

ゲート及び前記ゲートに対応するソースを有する電流駆動型の半導体スイッチ素子のドライバ回路であって、
電源端子と、
前記半導体スイッチ素子の前記ソースに接続されるグランド端子と、
信号入力端子と、
前記電源端子に接続されている第１の電界効果トランジスタと、
前記第１の電界効果トランジスタに直列接続されており、前記半導体スイッチ素子の前記ゲートに接続される第２の電界効果トランジスタと、
前記第２の電界効果トランジスタと前記半導体スイッチ素子の前記ゲートとの間のノードと、前記信号入力端子と、の間に設けられるインピーダンス素子と、
前記電源端子と前記グランド端子との間に設けられている抵抗分圧回路と、を備え、
前記ドライバ回路は、
前記第１の電界効果トランジスタのゲートと前記信号入力端子との間に接続されているゲート抵抗を更に備え、
前記第２の電界効果トランジスタは、
ゲート、ドレイン及びソースを有する第３の電界効果トランジスタと、ゲート、ドレイン及びソースを有し前記第３の電界効果トランジスタよりも電流容量の大きな第４の電界効果トランジスタと、をダーリントン接続して構成されており、
前記第３の電界効果トランジスタの前記ゲートが前記抵抗分圧回路の出力端に接続されており、
前記第４の電界効果トランジスタの前記ソースが前記半導体スイッチ素子の前記ゲートに接続され、
前記第２の電界効果トランジスタがオンの状態で、前記信号入力端子に入力される信号の電位レベルが第１電位レベルから前記第１電位レベルよりも高い第２電位レベルに変化したときに、
前記第１の電界効果トランジスタがオンして前記インピーダンス素子を通る電流よりも大きな電流を前記半導体スイッチ素子の前記ゲートに流すことで前記半導体スイッチ素子のゲート電圧を閾値電圧よりも大きな所定値よりも大きくし、その後、
前記インピーダンス素子を通して前記半導体スイッチ素子の前記ゲートに電流を流し続けることで前記半導体スイッチ素子のゲート電圧を前記所定値にする、
ドライバ回路。

【請求項9】

前記ドライバ回路は、モノリシック集積回路である、
請求項１～８のいずれか一項に記載のドライバ回路。

【請求項10】

請求項１～８のいずれか一項に記載のドライバ回路と、前記半導体スイッチ素子と、を備える、
スイッチシステム。

【請求項11】

前記ドライバ回路は、モノリシック集積回路である、
請求項１０に記載のスイッチシステム。

【請求項12】

前記スイッチシステムは、前記ドライバ回路と前記半導体スイッチ素子とが集積化されたモノリシック集積回路である、
請求項１０に記載のスイッチシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、ドライバ回路、及びスイッチシステムに関し、より詳細には、電流駆動型の半導体スイッチ素子のドライバ回路、及びそれを備えるスイッチシステムに関する。

【背景技術】

【0002】

従来、半導体素子のゲート駆動回路が知られている（特許文献１）。

【0003】

特許文献１に記載された半導体素子は、ゲート駆動型半導体素子である。半導体素子は、スイッチング回路からの信号に基づいて駆動される。スイッチング回路は、ドライブ回路と、ゲート抵抗器とコンデンサとの並列回路と、でゲート駆動回路を構成している。

【0004】

ドライブ回路は、ＮＰＮトランジスタ及びＰＮＰトランジスタで構成されている。半導体素子を構成するゲート駆動型半導体素子は、ＧＩＴ（Gate Injection Transistor）である。

【0005】

特許文献１に開示されたゲート駆動回路では、ゲート抵抗器と並列接続されたコンデンサを備えることで、高速スイッチングを可能としているので、容量の大きなコンデンサを備える必要があった。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２０１０－５１１６５号公報

【発明の概要】

【0007】

本開示の目的は、容量の大きなコンデンサを用いずに半導体スイッチ素子のターンオン時間の短縮化を図れるドライバ回路、及びスイッチシステムを提供することにある。

【0008】

本開示に係る一態様のドライバ回路は、ゲート及び前記ゲートに対応するソースを有する電流駆動型の半導体スイッチ素子のドライバ回路であって、電源端子と、グランド端子と、信号入力端子と、スピードアップ回路と、インピーダンス素子と、を備える。前記グランド端子は、前記半導体スイッチ素子の前記ソースに接続される。前記スピードアップ回路は、前記電源端子と前記半導体スイッチ素子の前記ゲートとの間に設けられる。前記インピーダンス素子は、前記スピードアップ回路と前記半導体スイッチ素子の前記ゲートとの間のノードと、前記信号入力端子と、の間に設けられる。前記スピードアップ回路は、第１の電界効果トランジスタと、第２の電界効果トランジスタと、を有する。前記第２の電界効果トランジスタは、前記第１の電界効果トランジスタに直列接続されており、前記半導体スイッチ素子の前記ゲートに接続される。前記インピーダンス素子のインピーダンスは、前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとの両方がオン状態のときの前記スピードアップ回路のインピーダンスよりも高い。

【0009】

本開示に係る一態様のドライバ回路は、ゲート及び前記ゲートに対応するソースを有する電流駆動型の半導体スイッチ素子のドライバ回路であって、電源端子と、グランド端子と、信号入力端子と、第１の電界効果トランジスタと、第２の電界効果トランジスタと、インピーダンス素子と、を備える。前記グランド端子は、前記半導体スイッチ素子の前記ソースに接続される。前記第１の電界効果トランジスタは、前記電源端子に接続されている。前記第２の電界効果トランジスタは、前記第１の電界効果トランジスタに直列接続されており、前記半導体スイッチ素子の前記ゲートに接続される。前記インピーダンス素子は、前記第２の電界効果トランジスタと前記半導体スイッチ素子の前記ゲートとの間のノードと、前記信号入力端子と、の間に設けられる。前記ドライバ回路は、前記第２の電界効果トランジスタがオンの状態で、前記信号入力端子に入力される信号の電位レベルが第１電位レベルから第１電位レベルよりも高い第２電位レベルに変化したときに、前記第１の電界効果トランジスタがオンして前記インピーダンス素子を通る電流よりも大きな電流を前記半導体スイッチ素子の前記ゲートに流すことで前記半導体スイッチ素子のゲート電圧を閾値電圧よりも大きな所定値よりも大きくし、その後、前記インピーダンス素子を通して前記半導体スイッチ素子の前記ゲートに電流を流し続けることで前記半導体スイッチ素子のゲート電圧を前記所定値にする。

【0010】

本開示に係る一態様のスイッチシステムは、前記ドライバ回路と、前記半導体スイッチ素子と、を備える。

【図面の簡単な説明】

【0011】

【図1】図１は、実施形態１に係るドライバ回路を備えるスイッチシステムの回路図である。

【図2】図２は、同上のドライバ回路の動作を説明するためのタイミングチャートである。

【図3】図３は、実施形態２に係るドライバ回路を備えるスイッチシステムの回路図である。

【図4】図４は、実施形態３に係るドライバ回路を備えるスイッチシステムの回路図である。

【図5】図５は、実施形態４に係るドライバ回路を備えるスイッチシステムの回路図であるである。

【図6】図６は、実施形態５に係るドライバ回路を備えるスイッチシステムの回路図である。

【図7】図７は、実施形態６に係るドライバ回路を備えるスイッチシステムの回路図である。

【図8】図８は、同上のドライバ回路における定電流回路の動作説明図である。

【図9】図９は、実施形態７に係るドライバ回路を備えるスイッチシステムの回路図である。

【図10】図１０は、同上のドライバ回路の動作を説明するためのタイミングチャートである。

【図11】図１１は、実施形態８に係るドライバ回路を備えるスイッチシステムの回路図である。

【発明を実施するための形態】

【0012】

（実施形態１）
以下では、実施形態１に係るドライバ回路１及びそれを備えるスイッチシステム３について、図１に基づいて説明する。

【0013】

（１）概要
ドライバ回路１は、電流駆動型の半導体スイッチ素子２のドライバ回路である。半導体スイッチ素子２は、ゲート２１及びゲート２１に対応するソース２２を有する。電流駆動型の半導体スイッチ素子２は、ゲート２１に電流を流すことによってターンオンし、ターンオン後もゲート２１に電流が流れる素子である。電流駆動型の半導体スイッチ素子２は、例えば、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）を含まない。

【0014】

スイッチシステム３は、ドライバ回路１と、半導体スイッチ素子２と、を備える。半導体スイッチ素子２は、上述のゲート２１及びソース２２の他にドレイン２３を有する。スイッチシステム３は、半導体スイッチ素子２のソース２２及びドレイン２３にそれぞれ接続されたソース端子３２及びドレイン端子３３を有する。

【0015】

（２）スイッチシステムの各構成要素
（２．１）半導体スイッチ素子
半導体スイッチ素子２は、例えば、ＧａＮ系半導体スイッチ素子である。より詳細には、半導体スイッチ素子２は、ＧａＮ系ＧＩＴ（Gate Injection Transistor）である。

【0016】

半導体スイッチ素子２は、例えば、基板と、バッファ層と、第１の窒化物半導体層と、第２の窒化物半導体層と、ソース電極と、ゲート電極と、ドレイン電極と、ｐ型層と、を備える。バッファ層は、基板上に形成されている。第１の窒化物半導体層は、バッファ層上に形成されている。第２の窒化物半導体層は、第１の窒化物半導体層上に形成されている。ソース電極、ゲート電極及びドレイン電極は、第２の窒化物半導体層上に形成されている。ｐ型層は、ゲート電極と第２の窒化物半導体層との間に介在している。半導体スイッチ素子２では、第２の窒化物半導体層とｐ型層とでダイオード構造を構成する。半導体スイッチ素子２におけるゲート２１は、ゲート電極と、ｐ型層と、を含む。半導体スイッチ素子２におけるソース２２は、ソース電極を含む。半導体スイッチ素子２におけるドレイン２３は、ドレイン電極を含む。基板は、例えば、シリコン基板である。バッファ層は、例えば、アンドープのＧａＮ層である。第１の窒化物半導体層は、例えば、アンドープのＧａＮ層である。第２の窒化物半導体層は、例えば、アンドープのＡｌＧａＮ層である。ｐ型層は、例えば、ｐ型ＡｌＧａＮ層である。バッファ層、第１の窒化物半導体層及び第２の窒化物半導体層のそれぞれは、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）等による成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。

【0017】

（２．２）ドライバ回路
（２．２．１）ドライバ回路の構成
実施形態１に係るドライバ回路１は、図１に示すように、電源端子１１と、グランド端子１２と、信号入力端子１３と、スピードアップ回路１４と、インピーダンス素子１５と、を備える。

【0018】

グランド端子１２は、ゲート２１、ソース２２及びドレイン２３を有する電流駆動型の半導体スイッチ素子２のソース２２に接続される。

【0019】

スピードアップ回路１４は、電源端子１１と半導体スイッチ素子２のゲート２１との間に設けられる。

【0020】

インピーダンス素子１５は、スピードアップ回路１４と半導体スイッチ素子２のゲート２１との間のノードＮ１と、信号入力端子１３と、の間に設けられる。

【0021】

スピードアップ回路１４は、第１の電界効果トランジスタＱ１と、第２の電界効果トランジスタＱ２と、を有する。

【0022】

第２の電界効果トランジスタＱ２は、第１の電界効果トランジスタＱ１に直列接続されており、半導体スイッチ素子２のゲート２１に接続される。

【0023】

インピーダンス素子１５のインピーダンスは、第１の電界効果トランジスタＱ１と第２の電界効果トランジスタＱ２との両方がオン状態のときのスピードアップ回路１４のインピーダンスよりも高い。

【0024】

実施形態１に係るドライバ回路１は、抵抗分圧回路１６を更に備える。抵抗分圧回路１６は、電源端子１１とグランド端子１２との間に設けられている。実施形態１に係るドライバ回路１では、第２の電界効果トランジスタＱ２のゲートＧＱ２が抵抗分圧回路１６の出力端１６１に接続されている。

【0025】

（２．２．２）ドライバ回路の詳細
ドライバ回路１の電源端子１１とグランド端子１２との間には、高電位側の出力端と低電位側の出力端とを有する直流電源４が接続される。ドライバ回路１の電源端子１１には、直流電源４の高電位側の出力端が接続される。ドライバ回路１のグランド端子１２には、直流電源４の低電位側の出力端が接続される。直流電源４の出力電圧は、例えば、１２Ｖである。直流電源４は、絶縁電源である。なお、直流電源４は、ドライバ回路１の構成要素ではない。

【0026】

ドライバ回路１の信号入力端子１３とグランド端子１２との間には、ドライバＩＣ（IntegratedCircuit）５と信号源６との直列回路が接続される。なお、ドライバＩＣ５及び信号源６は、ドライバ回路１の構成要素ではない。

【0027】

信号源６は、ドライブ信号（図２参照）を出力する。ドライブ信号は、例えば、電位レベルが第１電位レベルＶＬ１（例えば、０Ｖ）と第２電位レベルＶＬ２（例えば、１２Ｖ）との間で変化する信号である。第１電位レベルＶＬ１は、例えば、直流電源４の低電位側の出力端の電位レベルと同じ電位レベルである。第２電位レベルＶＬ２は、例えば、直流電源４の高電位側の出力端の電位レベルと同じ電位レベルである。

【0028】

ドライバＩＣ５は、例えば、ＣＭＯＳ（ComplementaryMetal-Oxide Semiconductor）インバータであり、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとの逆直列回路を含む。この逆直列回路は、直流電源４の高電位側の出力端と低電位側の出力端との間に接続されている。この逆直列回路では、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴのドレイン同士が接続されており、ｐチャネルＭＯＳＦＥＴのソースが直流電源４の高電位側の出力端に接続され、ｎチャネルＭＯＳＦＥＴのソースが直流電源４の低電位側の出力端に接続されている。ドライバＩＣ５は、信号源６から入力されるドライブ信号の電位レベルが第２電位レベルＶＬ２のときには、ｐチャネルＭＯＳＦＥＴがオフ状態、ｎチャネルＭＯＳＦＥＴがオン状態となって出力信号の電位レベルが第１電位レベルＶＬ１となる。また、ドライバＩＣ５は、信号源６から入力されるドライブ信号の電位レベルが第１電位レベルＶＬ１のときには、ｐチャネルＭＯＳＦＥＴがオン状態、ｎチャネルＭＯＳＦＥＴがオフ状態となって出力信号の電位レベルが第２電位レベルＶＬ２となる。ドライブ信号及びドライバＩＣ５の出力信号では、第２電位レベルＶＬ２（例えば、１２Ｖ）が論理１に対応し、第１電位レベルＶＬ１（例えば、０Ｖ）が論理０に対応する。

【0029】

スピードアップ回路１４は、半導体スイッチ素子２をより高速でターンオンさせるための回路である。

【0030】

スピードアップ回路１４では、第１の電界効果トランジスタＱ１と第２の電界効果トランジスタＱ２とが直列接続されている。第１の電界効果トランジスタＱ１及び第２の電界効果トランジスタＱ２の各々は、半導体スイッチ素子２と同様、ＧａＮ系ＧＩＴである。実施形態１に係るドライバ回路１では、第１の電界効果トランジスタＱ１及び第２の電界効果トランジスタＱ２の各々は、ノーマリオフ型の電界効果トランジスタである。第１の電界効果トランジスタＱ１は、ゲートＧＱ１、ドレインＤＱ１、及びソースＳＱ１を有する。第２の電界効果トランジスタＱ２は、ゲートＧＱ２、ドレインＤＱ２、及びソースＳＱ２を有する。スピードアップ回路１４では、第１の電界効果トランジスタＱ１のソースＳＱ１と第２電界効果トランジスタＱ２のドレインＤＱ２とが接続されている。スピードアップ回路１４では、第１の電界効果トランジスタＱ１のドレインＤＱ１が、電源端子１１と接続されている。また、スピードアップ回路１４では、第２の電界効果トランジスタＱ２のソースＳＱ２が半導体スイッチ素子２のゲート２１と接続されている。

【0031】

第１の電界効果トランジスタＱ１及び第２の電界効果トランジスタＱ２の各々の電流容量は、半導体スイッチ素子２の電流容量よりも小さい。第１の電界効果トランジスタＱ１及び第２の電界効果トランジスタＱ２の各々のゲート幅は、半導体スイッチ素子２のゲート幅よりも小さい。第２の電界効果トランジスタＱ２のゲート幅は、例えば、第１の電界効果トランジスタＱ１のゲート幅と同程度であるが、同じであってもよいし、異なってもよい。

【0032】

第１の電界効果トランジスタＱ１は、半導体スイッチ素子２をターンオンした際に半導体スイッチ素子２のゲート２１に定常オン状態のときよりも大きな電流（ゲート電流）を流して半導体スイッチ素子２のゲート電圧を一時的に、閾値電圧よりも大きな所定値Ｖｇ１（図２参照）よりも大きくするための素子である。

【0033】

ドライバ回路１では、第２の電界効果トランジスタＱ２をオン状態として半導体スイッチ素子２をターンオンさせた後に、第２の電界効果トランジスタＱ２をオフする。

【0034】

ドライバ回路１は、第１のゲート抵抗Ｒ１と、第２のゲート抵抗Ｒ２と、を更に備える。第１のゲート抵抗Ｒ１の一端は、信号入力端子１３に接続されている。第１のゲート抵抗Ｒ１の他端は、第１の電界効果トランジスタＱ１のゲートＧＱ１に接続されている。第２のゲート抵抗Ｒ２の一端は、抵抗分圧回路１６の出力端１６１に接続されている。第２のゲート抵抗Ｒ２の他端は、第２の電界効果トランジスタＱ２のゲートＧＱ２に接続されている。第１の電界効果トランジスタＱ１を高速にオンする観点から、第１のゲート抵抗Ｒ１の抵抗値は、第２のゲート抵抗Ｒ２の抵抗値よりも小さい。

【0035】

インピーダンス素子１５は、スピードアップ回路１４と半導体スイッチ素子２のゲート２１との間のノードＮ１と、信号入力端子１３と、の間に設けられる。インピーダンス素子１５の一端はノードＮ１に接続されている。インピーダンス素子１５の他端は信号入力端子１３に接続されている。インピーダンス素子１５は、半導体スイッチ素子２の定常オン状態において半導体スイッチ素子２のゲート２１とソース２２との間に印加されるゲート電圧（上記の所定値Ｖｇ１）を決めるための素子である。インピーダンス素子１５は、例えば、抵抗Ｒ５である。抵抗Ｒ５の抵抗値は、半導体スイッチ素子２がオンするゲート電流が半導体スイッチ素子２のゲート２１に流れるように決めてある。ゲート抵抗Ｒ２の抵抗値と抵抗Ｒ５の抵抗値との大小関係は、第２の電界効果トランジスタＱ２のゲート幅と半導体スイッチ素子２のゲート幅の大小関係と逆になるように決めてある。

【0036】

抵抗分圧回路１６は、抵抗Ｒ３と抵抗Ｒ４との直列回路であり、抵抗Ｒ３を電源端子１１側、抵抗Ｒ４をグランド端子１２側として、電源端子１１とグランド端子１２との間に設けられている。抵抗分圧回路１６の出力端１６１は、抵抗Ｒ３と抵抗Ｒ４との接続点である。抵抗分圧回路１６では、第２の電界効果トランジスタＱ２をオンするための電圧を出力端１６１から出力できるように抵抗Ｒ３の抵抗値と抵抗Ｒ４の抵抗値との比率を決められている。電源端子１１とグランド端子１２との間に直流電源４が接続されている状態では、抵抗分圧回路１６の抵抗Ｒ３及び抵抗Ｒ４に常に電流が流れるので、抵抗Ｒ３及び抵抗Ｒ４それぞれの抵抗値が小さいと直流電源４の電力損失が大きくなる。したがって、直流電源４の電力損失を低減する観点では、各抵抗Ｒ３，Ｒ４それぞれの抵抗値は大きいほうが好ましい。ただし、第２の電界効果トランジスタＱ２のゲート電圧を大きくして第２の電界効果トランジスタＱ２の動作を安定させる観点では、各抵抗Ｒ３，Ｒ４それぞれの抵抗値は大きくしすぎないようにする必要がある。

【0037】

ドライバ回路１では、例えば、第２のゲート抵抗Ｒ２の抵抗値を、抵抗分圧回路１６の抵抗Ｒ３の抵抗値と同じ程度にすることにより、半導体スイッチ素子２をオンさせるとき第２の電界効果トランジスタＱ２がオフするまでの時間が長くなる。これにより、半導体スイッチ素子２のゲート電圧を所定値Ｖｇ１よりも一時的に大きくできる時間を長くでき、半導体スイッチ素子２のターンオン速度をより高速化できる。また、ドライバ回路１は、半導体スイッチ素子２のゲート電圧が所定値Ｖｇ１よりも大きい間は半導体スイッチ素子２に流れるドレイン電流をゲート電圧が所定値Ｖｇ１の場合のドレイン電流よりも大きくできる。これにより、ドライバ回路１は、そのアプリケーションによっては突入電流を流しきるために必要な時間を稼ぐことができる。

【0038】

以下、直流電源４の出力電圧を例えば１２Ｖとした場合について、スイッチシステム３における半導体スイッチ素子２、第１の電界効果トランジスタＱ１及び第２の電界効果トランジスタＱ２それぞれのゲート幅と回路定数との一例を説明する。

【0039】

半導体スイッチ素子２のゲート幅は、例えば、４００ｍｍである。第１の電界効果トランジスタＱ１のゲート幅は、例えば、１０ｍｍである。第２の電界効果トランジスタＱ２のゲート幅は、例えば、１０ｍｍである。

【0040】

第１のゲート抵抗Ｒ１の抵抗値は、例えば、１００Ωである。第２のゲート抵抗Ｒ２の抵抗値は、例えば、１ｋΩ～１０ｋΩである。

【0041】

抵抗Ｒ３の抵抗値は、例えば、５ｋΩである。抵抗Ｒ４の抵抗値は、例えば、２ｋΩである。インピーダンス素子１５を構成する抵抗Ｒ５の抵抗値は、例えば、５００Ωである。

【0042】

（３）ドライバ回路及びそれを備えるスイッチシステムの動作
実施形態１に係るドライバ回路１は、上述のように、電源端子１１と、グランド端子１２と、信号入力端子１３と、第１の電界効果トランジスタＱ１と、第２の電界効果トランジスタＱ２と、インピーダンス素子１５（抵抗Ｒ５）と、を備える。

【0043】

図２は、信号源６に入力されるドライブ信号、ドライバＩＣ５の出力信号、第１の電界効果トランジスタＱ１のゲート電圧、第２の電界効果トランジスタＱ２のゲート電圧、半導体スイッチ素子２のゲート電圧、及び半導体スイッチ素子２のドレイン２３・ソース２２間電圧の関係を模式的に示すタイミングチャートである。

【0044】

実施形態１に係るドライバ回路１は、第２の電界効果トランジスタＱ２がオン状態で、信号入力端子１３に入力される信号（ドライバＩＣ５の出力信号）の電位レベルが第１電位レベルＶＬ１から第１電位レベルＶＬ１よりも高い第２電位レベルＶＬ２に変化したときに、第１の電界効果トランジスタＱ１がオンしてインピーダンス素子１５を通る電流（例えば、１［ｍＡ］）よりも大きな電流（例えば、１［Ａ］）を半導体スイッチ素子２のゲート２１に流すことで半導体スイッチ素子２のゲート電圧を半導体スイッチ素子２の閾値電圧よりも大きな所定値Ｖｇ１よりも大きくし、その後、インピーダンス素子１５を通して半導体スイッチ素子２のゲート２１に電流を流し続けることで半導体スイッチ素子２を定常オン状態にする。

【0045】

（４）利点
実施形態１に係るドライバ回路１及びスイッチシステム３では、第１電界効果トランジスタＱ１と第２電界効果トランジスタＱ２とを用いたスピードアップ回路１４を備えることにより、容量の大きなコンデンサを用いずに半導体スイッチ素子２のターンオン時間の短縮化を図れる。

【0046】

また、実施形態１に係るドライバ回路１は、モノリシック集積回路として構成する場合に、容量の大きなコンデンサを備える必要がないので、小型化を図れる。また、実施形態１に係るスイッチシステム３は、モノリシック集積回路として構成する場合に、容量の大きなコンデンサを備える必要がないので、小型化を図れる。

【0047】

（実施形態２）
以下、実施形態２に係るドライバ回路１ａ及びそれを備えるスイッチシステム３ａについて、図３に基づいて説明する。

【0048】

実施形態２に係るドライバ回路１ａは、実施形態１に係るドライバ回路１（図１参照）と略同じであり、ドライバ回路１の抵抗Ｒ４の代わりに定電流回路１７を備える点で、実施形態１に係るドライバ回路１と相違する。実施形態２に係るドライバ回路１ａ及びスイッチシステム３ａに関し、実施形態１に係るドライバ回路１及びスイッチシステム３と同様の構成要素については、同一の符号を付して説明を省略する。

【0049】

実施形態２に係るドライバ回路１ａは、実施形態１に係るドライバ回路１の抵抗分圧回路１６の代わりに、抵抗Ｒ３と定電流回路１７との直列回路を備える。抵抗Ｒ３は、電源端子１１に接続されている。定電流回路１７は、抵抗Ｒ３とグランド端子１２との間に設けられている。

【0050】

ドライバ回路１ａでは、第２の電界効果トランジスタＱ２のゲートＧＱ２が抵抗Ｒ３と定電流回路１７との間のノードＮ２に接続されている。

【0051】

定電流回路１７は、例えば、ゲートＧＱ３、ドレインＤＱ３及びソースＳＱ３を有する電界効果トランジスタＱ３を含み、この電界効果トランジスタＱ３のゲートＧＱ３とソースＳＱ３とを短絡することによって構成されている。定電流回路１７では、電界効果トランジスタＱ３のドレインＤＱ３が抵抗Ｒ３に接続され、電界効果トランジスタＱ３のソースＳＱ３がグランド端子１２に接続されている。電界効果トランジスタＱ３は、例えば、ＧａＮ系ＧＩＴである。

【0052】

実施形態２に係るドライバ回路１ａ及びスイッチシステム３ａは、実施形態１に係るドライバ回路１及びスイッチシステム３と同様、スピードアップ回路１４を備えることにより、容量の大きなコンデンサを用いずに半導体スイッチ素子２のターンオン時間の短縮化を図れる。

【0053】

また、実施形態２に係るドライバ回路１ａは、電源端子１１とグランド端子１２との間に接続される直流電源４から電源端子１１及び第１の電界効果トランジスタＱ１を通して第２の電界効果トランジスタＱ２に流れる電流を定電流回路１７の電流に抑制でき、電力損失を低減することが可能となる。

【0054】

（実施形態３）
以下、実施形態３に係るドライバ回路１ｂ及びそれを備えるスイッチシステム３ｂについて、図４に基づいて説明する。

【0055】

実施形態３に係るドライバ回路１ｂは、実施形態１に係るドライバ回路１（図１参照）と略同じであり、抵抗Ｒ４の代わりに定電圧回路１８を備える点で、実施形態１に係るドライバ回路１と相違する。実施形態３に係るドライバ回路１ｂ及びスイッチシステム３ｂに関し、実施形態１に係るドライバ回路１及びスイッチシステム３と同様の構成要素については、同一の符号を付して説明を省略する。

【0056】

実施形態３に係るドライバ回路１ｂは、実施形態１に係るドライバ回路１の抵抗分圧回路１６の代わりに、抵抗Ｒ３と定電圧回路１８との直列回路を備える。抵抗Ｒ３は、電源端子１１に接続されている。定電圧回路１８は、抵抗Ｒ３とグランド端子１２との間に設けられている。ドライバ回路１ｂでは、抵抗Ｒ３と定電圧回路１８との間のノードＮ３が、第２の電界効果トランジスタＱ２のゲートＧＱ２に接続されている。

【0057】

定電圧回路１８は、複数のダイオードＤ１を直列接続して構成されている。定電圧回路１８では、複数のダイオードＤ１のうち回路的に抵抗Ｒ３に最も近いダイオードＤ１のアノードが抵抗Ｒ３に接続され、回路的に抵抗Ｒ３から最も遠いダイオードＤ１のカソードがグランド端子１２に接続されている。定電圧回路１８において直列接続するダイオードＤ１の数は、複数のダイオードＤ１の順方向電圧（Ｖｆ）の合計値が第２の電界効果トランジスタＱ２の閾値電圧よりも大きく、かつ、第２の電界効果トランジスタＱ２が壊れないように決めてある。

【0058】

実施形態３に係るドライバ回路１ｂ及びスイッチシステム３ｂは、実施形態１に係るドライバ回路１及びスイッチシステム３と同様、スピードアップ回路１４を備えることにより、容量の大きなコンデンサを用いずに半導体スイッチ素子２のターンオン時間の短縮化を図れる。

【0059】

また、実施形態３に係るドライバ回路１ｂは、定電圧回路１８を備えるので、電源端子１１とグランド端子１２との間に印加される電圧の大きさによらず、第２の電界効果トランジスタＱ２に過大なゲート電圧が印加されるのを抑制することが可能となる。

【0060】

（実施形態４）
以下、実施形態４に係るドライバ回路１ｃ及びそれを備えるスイッチシステム３ｃについて、図５に基づいて説明する。

【0061】

実施形態４に係るドライバ回路１ｃは、実施形態１に係るドライバ回路１（図１参照）と略同じであり、スピードアップ回路１４の代わりにスピードアップ回路１４ｃを備える点で、実施形態１に係るドライバ回路１と相違する。実施形態４に係るドライバ回路１ｃ及びスイッチシステム３ｃに関し、実施形態１に係るドライバ回路１及びスイッチシステム３と同様の構成要素については、同一の符号を付して説明を省略する。

【0062】

スピードアップ回路１４ｃでは、第２の電界効果トランジスタＱ２が、第３の電界効果トランジスタＱ２１と、第４の電界効果トランジスタＱ２２と、をダーリントン接続して構成されている。したがって、スピードアップ回路１４ｃは、第１の電界効果トランジスタＱ１と、第３の電界効果トランジスタＱ２１と第４の電界効果トランジスタＱ２２とのダーリントン回路により構成される第２の電界効果トランジスタＱ２と、を含む。第３の電界効果トランジスタＱ２１及び第４の電界効果トランジスタＱ２２の各々は、例えば、ＧａＮ系ＧＩＴである。

【0063】

第３の電界効果トランジスタＱ２１は、ゲートＧＱ２１、ドレインＤＱ２１及びソースＳＱ２１を有する。第４の電界効果トランジスタＱ２２は、ゲートＧＱ２２、ドレインＤＱ２２及びソースＳＱ２２を有する。第４の電界効果トランジスタＱ２２の電流容量は、第３の電界効果トランジスタＱ２１の電流容量よりも大きい。ここにおいて、第４の電界効果トランジスタＱ２２のゲート幅は、第３の電界効果トランジスタＱ２１のゲート幅よりも大きい。例えば、実施形態１に係るスイッチシステム３と同様に半導体スイッチ素子２のゲート幅が４００ｍｍの場合、実施形態４に係るドライバ回路１ｃ及びスイッチシステム３ｃでは、第４の電界効果トランジスタＱ２２のゲート幅は、例えば、第１の電界効果トランジスタＱ１のゲート幅と同じであり、一例として１０ｍｍである。これに対して、第３の電界効果トランジスタＱ２１のゲート幅は、例えば、１ｍｍである。

【0064】

スピードアップ回路１４ｃでは、第３の電界効果トランジスタＱ２１のゲートＧＱ２１が抵抗分圧回路１６の出力端１６１に接続されている。第４の電界効果トランジスタＱ２２のソースＳＱ２２が半導体スイッチ素子２のゲート２１に接続される。

【0065】

実施形態４に係るドライバ回路１ｃ及びスイッチシステム３ｃは、スピードアップ回路１４ｃを備えることにより、容量の大きなコンデンサを用いずに半導体スイッチ素子２のターンオン時間の短縮化を図れる。

【0066】

また、実施形態４に係るドライバ回路１ｃでは、実施形態１のドライバ回路１と比べて、第２の電界効果トランジスタＱ２の電流増幅率を大きくできるので、抵抗分圧回路１６の各抵抗Ｒ３，Ｒ４の抵抗値を大きくできる。これにより、実施形態４に係るドライバ回路１ｃでは、電力損失を低減することが可能となる。

【0067】

（実施形態５）
以下、実施形態５に係るドライバ回路１ｄ及びそれを備えるスイッチシステム３ｄについて、図６に基づいて説明する。

【0068】

実施形態５に係るドライバ回路１ｄは、実施形態１に係るドライバ回路１（図１参照）と略同じであり、スピードアップ回路１４の代わりにスピードアップ回路１４ｄを備える点で、実施形態１に係るドライバ回路１と相違する。実施形態５に係るドライバ回路１ｄ及びスイッチシステム３ｄに関し、実施形態１に係るドライバ回路１及びスイッチシステム３と同様の構成要素については、同一の符号を付して説明を省略する。

【0069】

スピードアップ回路１４ｄは、スピードアップ回路１４におけるノーマリオフ型の第２の電界効果トランジスタＱ２の代わりに、ノーマリオン型の第２の電界効果トランジスタＱ２ｄを備えている。第２の電界効果トランジスタＱ２ｄは、ＧａＮ系ＧＩＴである。第２の電界効果トランジスタＱ２ｄは、ゲートＧＱ２ｄ、ドレインＤＱ２ｄ及びソースＳＱ２ｄを有する。ノーマリオフ型の第２の電界効果トランジスタＱ２のゲートＧＱ２は、半導体スイッチ素子２のゲート２１と同様にｐ型層を備えている。これに対し、ノーマリオン型の第２の電界効果トランジスタＱ２ｄのゲートＧＱ２ｄは、例えば、第２の窒化物半導体層（例えば、アンドープのＡｌＧａＮ層）の表面においてゲート２１下にリセス構造を設けることで第２の窒化物半導体層の厚さをゲート２１下でソース２２下よりも薄くしてある。ノーマリオン型の第２の電界効果トランジスタＱ２ｄのゲートＧＱ２ｄは、ｐ型層を備えずに第２の窒化物半導体層にショットキー接合するゲート電極により構成されていてもよい。

【0070】

実施形態５に係るドライバ回路１ｄ及びスイッチシステム３ｄは、スピードアップ回路１４ｄを備えることにより、容量の大きなコンデンサを用いずに半導体スイッチ素子２のターンオン時間の短縮化を図れる。

【0071】

また、実施形態５に係るドライバ回路１ｄは、スピードアップ回路１４ｄの第２の電界効果トランジスタＱ２ｄがノーマリオン型の電界効果トランジスタなので、直流電源４の出力電圧が小さい場合（例えば、５Ｖの場合）でも第１の電界効果トランジスタＱ１のゲート電圧を大きくすることができる。

【0072】

実施形態１に係るスイッチシステム３では、例えば、第２の電界効果トランジスタＱ２及び半導体スイッチ素子２の各々の閾値電圧を＋２Ｖとし、上記の所定値Ｖｇ１を＋３Ｖとすると、直流電源４の出力電圧が５Ｖの場合、半導体スイッチ素子２のターンオン速度の高速化ができなくなる。第２の電界効果トランジスタＱ２のオンしている状態でのゲート電圧が３Ｖとすると、半導体スイッチ素子２のターンオンのときには、第１の電界効果トランジスタＱ１及び第２の電界効果トランジスタＱ２を通じて電流が流れ、半導体スイッチ素子２のゲート電圧が上昇する。しかしながら、半導体スイッチ素子２のゲート電圧が１Ｖになった時点で第２の電界効果トランジスタＱ２がオフするので、半導体スイッチ素子２のゲート電圧は所定値Ｖｇ１（例えば、３Ｖ）までゆっくり上昇する。

【0073】

これに対して、実施形態５に係るスイッチシステム３ｄでは、例えば、第２の電界効果トランジスタＱ２ｄ及び半導体スイッチ素子２それぞれの閾値電圧を－３Ｖ、＋２Ｖとし、上記の所定値Ｖｇ１を＋３Ｖとすると、直流電源４の出力電圧が５Ｖの場合でも、半導体スイッチ素子２のターンオン速度の高速化が可能である。第２の電界効果トランジスタＱ２ｄのオンしている状態でのゲート電圧が１Ｖとすると、半導体スイッチ素子２のターンオンのときには、第１の電界効果トランジスタＱ１及び第２の電界効果トランジスタＱ２ｄを通じて電流が流れ、半導体スイッチ素子２のゲート電圧が上昇する。半導体スイッチ素子２のゲート電圧が４Ｖになった時点で第２の電界効果トランジスタＱ２ｄがオフし、半導体スイッチ素子２のゲート電圧は所定値Ｖｇ１（３Ｖ）までゆっくり低下する。したがって、実施形態５に係るドライバ回路１ｄ及びスイッチシステム３ｄでは、半導体スイッチ素子２をターンオンさせるときに半導体スイッチ素子２のゲート電圧を一時的に所定値Ｖｇ１よりも大きな値に上昇させることができ、ターンオン時間を短縮化することが可能となる。

【0074】

（実施形態６）
以下、実施形態６に係るドライバ回路１ｅ及びそれを備えるスイッチシステム３ｅについて、図７に基づいて説明する。

【0075】

実施形態６に係るドライバ回路１ｅは、実施形態１に係るドライバ回路１（図１）と略同じであり、抵抗Ｒ３の代わりに定電流回路１９を備える点で、実施形態１に係るドライバ回路１と相違する。実施形態６に係るドライバ回路１ｅ及びスイッチシステム３ｅに関し、実施形態１に係るドライバ回路１及びスイッチシステム３と同様の構成要素については、同一の符号を付して説明を省略する。

【0076】

実施形態６に係るドライバ回路１ｅは、実施形態１に係るドライバ回路１の抵抗分圧回路１６の代わりに、定電流回路１９と抵抗Ｒ４との直列回路を備える。定電流回路１９は、電源端子１１に接続されている。抵抗Ｒ４は、定電流回路１９とグランド端子１２との間に接続されている。ドライバ回路１ｅでは、第２の電界効果トランジスタＱ２のゲートＧＱ２が、定電流回路１９と抵抗Ｒ４との間のノードＮ４に接続されている。

【0077】

定電流回路１９は、例えば、ゲートＧＱ８、ドレインＤＱ８及びソースＳＱ８を有する電界効果トランジスタＱ８を含み、この電界効果トランジスタＱ８のゲートＧＱ８とソースＳＱ８とを短絡することによって構成されている。定電流回路１９では、電界効果トランジスタＱ８のドレインＤＱ８が電源端子１１に接続され、電界効果トランジスタＱ８のソースＳＱ８が抵抗Ｒ４に接続されている。電界効果トランジスタＱ８は、例えば、ＧａＮ系ＧＩＴである。電界効果トランジスタＱ８は、ゲートＧＱ８とソースＳＱ８とが短絡されているので、ドレイン電圧をＶｄ、ドレイン電流をＩｄとすると、図８に実線で示すような電圧－電流特性を有する。図８における「ＶＣＣ」は、直流電源４の出力電圧である。また、図８における「ＶＣＣ／Ｒ４」は、直流電源４の出力電圧を抵抗Ｒ４の抵抗値で除した値である。図８において、ＶＣＣ／Ｒ４とＶＣＣとを結んでいる直線と電圧－電流特性との交点から横軸（ドレイン電圧）に下した垂線と横軸との交点とＶＣＣとの差分が、第２の電界効果トランジスタＱ２のゲート電圧の最大値である。

【0078】

実施形態６に係るドライバ回路１ｅ及びスイッチシステム３ｅは、実施形態１に係るドライバ回路１及びスイッチシステム３と同様、スピードアップ回路１４を備えることにより、容量の大きなコンデンサを用いずに半導体スイッチ素子２のターンオン時間の短縮化を図れる。

【0079】

また、実施形態６に係るドライバ回路１ｅは、定電流回路１９を備えるので、直流電源４の出力電圧が変化しても第２の電界効果トランジスタＱ２に流れる電流を制限でき、ドライバ回路１ｅの電力損失の低減及び第２の電界効果トランジスタＱ２のゲート電圧の安定化を図れる。

【0080】

（実施形態７）
以下、実施形態７に係るドライバ回路１ｆ及びそれを備えるスイッチシステム３ｆについて、図９に基づいて説明する。

【0081】

実施形態７に係るドライバ回路１ｆは、実施形態１に係るドライバ回路１と略同じであり、ＤＣＦＬ（Direct Coupled FET Logic）回路１０を更に備える点で、実施形態１に係るドライバ回路１と相違する。実施形態７に係るドライバ回路１ｆ及びスイッチシステム３ｆに関し、実施形態１に係るドライバ回路１及びスイッチシステム３と同様の構成要素については、同一の符号を付して説明を省略する。

【0082】

ＤＣＦＬ回路１０は、入力端１０１及び出力端１０２を有し電源端子１１とグランド端子１２との間に接続されている。

【0083】

ドライバ回路１ｆでは、ＤＣＦＬ回路１０の入力端１０１が信号入力端子１３に接続されている。また、ドライバ回路１ｆでは、ＤＣＦＬ回路１０の出力端１０２がインピーダンス素子１５を介して半導体スイッチ素子２のゲート２１に接続される。

【0084】

ＤＣＦＬ回路１０は、電界効果トランジスタＱ４と電界効果トランジスタＱ５とを含む論理回路である。電界効果トランジスタＱ４は、ゲートＧＱ４、ドレインＤＱ４及びソースＳＱ４を有する。電界効果トランジスタＱ５は、ゲートＧＱ５、ドレインＤＱ５及びソースＳＱ５を有する。電界効果トランジスタＱ４は、ノーマリオン型のＧａＮ系ＧＩＴである。電界効果トランジスタＱ５は、ノーマリオフ型のＧａＮ系ＧＩＴである。

【0085】

ＤＣＦＬ回路１０では、電界効果トランジスタＱ４のゲートＧＱ４とソースＳＱ４とが短絡されており、電界効果トランジスタＱ４が定電流素子として動作する。

【0086】

電界効果トランジスタＱ５では、ゲートＧＱ５が信号入力端子１３と接続されている。ＤＣＦＬ回路１０では、電界効果トランジスタＱ５のゲートＧＱ５が入力端１０１を構成し、電界効果トランジスタＱ４のソースＳＱ４と電界効果トランジスタＱ５のドレインＤＱ５との接続点がＤＣＦＬ回路１０の出力端１０２を構成している。

【0087】

ＤＣＦＬ回路１０は、入力端１０１の入力論理が１のときに出力端１０２から出力論理０を出力し、入力端１０１の入力論理が０のときに出力端１０２から出力論理１を出力する。ＤＣＦＬ回路１０では、電界効果トランジスタＱ５の閾値電圧以上の電位レベルを入力論理１とし、電界効果トランジスタＱ５の閾値電圧未満の電位レベルを入力論理０とすると、入力論理が１の場合は、電界効果トランジスタＱ５がオンで、出力端１０２はグランド端子１２と同電位になる。

【0088】

ＤＣＦＬ回路１０においては、入力論理が１のとき出力論理が０になるように、電界効果トランジスタＱ５のオン状態でのインピーダンスが、電界効果トランジスタＱ４のオン状態でのインピーダンスよりも小さい。ここにおいて、電界効果トランジスタＱ５のゲート幅は、電界効果トランジスタＱ４のゲート幅よりも大きい。

【0089】

また、ドライバ回路１ｆは、ＤＣＦＬ回路１０と電源端子１１との間に設けられた抵抗Ｒ６を更に備えているが、備えていなくてもよい。抵抗Ｒ６の抵抗値については、抵抗Ｒ５の抵抗値よりも大きくすると、抵抗Ｒ６の抵抗値によって半導体スイッチ素子２の定常オン状態でのゲート電圧が決まってしまうので、回路設計時に注意が必要である。

【0090】

また、ドライバ回路１ｆは、電界効果トランジスタＱ５のゲートＧＱ５と信号入力端子１３との間に設けられたゲート抵抗Ｒ７を更に備える。ゲート抵抗Ｒ７は、電界効果トランジスタＱ５のゲートＧＱ５がドライバＩＣ５に直結されてゲートＧＱ５が過電圧によって破壊されるのを防止するために設けてある。

【0091】

また、ドライバ回路１ｆは、ノードＮ１とグランド端子１２との間に設けられる電界効果トランジスタＱ６を更に備える。電界効果トランジスタＱ６は、ゲートＧＱ６、ドレインＤＱ６及びソースＳＱ６を有する。電界効果トランジスタＱ６は、ノーマリオフ型のＧａＮ系ＧＩＴである。電界効果トランジスタＱ６は、半導体スイッチ素子２のターンオフ速度を高速化するために設けた素子であり、ドレインＤＱ６が半導体スイッチ素子２のゲートに接続され、ソースＳＱ６が半導体スイッチ素子２のソース２２に接続される。電界効果トランジスタＱ６は、半導体スイッチ素子２をオフさせるときに半導体スイッチ素子２のゲート電荷を引き抜く経路として、インピーダンス素子１５を通らない経路を形成するために設けられている。

【0092】

また、ドライバ回路１ｆは、電界効果トランジスタＱ６のゲートＧＱ６と信号入力端子１３との間に設けられたゲート抵抗Ｒ８を更に備える。ゲート抵抗Ｒ８は、電界効果トランジスタＱ６のゲートＧＱ６がドライバＩＣ５に直結されてゲートＧＱ６が過電圧によって破壊されるのを防止するために設けてある。電界効果トランジスタＱ６のターンオン速度を速くして半導体スイッチ素子２のターンオフ速度を速める観点では、ゲート抵抗Ｒ８の抵抗値は、小さいほうが好ましい。

【0093】

また、ドライバ回路１ｆは、ゲート抵抗Ｒ８に並列接続された電界効果トランジスタＱ７を更に備える。電界効果トランジスタＱ７は、ゲートＧＱ７、ドレインＤＱ７及びソースＳＱ７を有する。電界効果トランジスタＱ７は、ノーマリオフ型のＧａＮ系ＧＩＴである。電界効果トランジスタＱ７のソースＳＱ７は、ゲート抵抗Ｒ８における電界効果トランジスタＱ６側の一端に接続され、ドレインＤＱ７は、ゲート抵抗８における信号入力端子１３側の他端に接続されている。電界効果トランジスタＱ７は、ゲートＧＱ７とソースＳＱ７とを短絡してあり、ダイオードとして機能する。電界効果トランジスタＱ７は、電界効果トランジスタＱ６のターンオフ速度を高速化するための素子である。

【0094】

以下、直流電源４の出力電圧を例えば１２Ｖとした場合について、スイッチシステム３ｆにおける半導体スイッチ素子２、各電界効果トランジスタＱ１、Ｑ２、Ｑ４～Ｑ７それぞれのゲート幅と各抵抗Ｒ２～Ｒ８の回路定数との一例を説明する。

【0095】

半導体スイッチ素子２のゲート幅は、例えば、４００ｍｍである。第１の電界効果トランジスタＱ１のゲート幅は、例えば、１０ｍｍである。第２の電界効果トランジスタＱ２のゲート幅は、例えば、１０ｍｍである。電界効果トランジスタＱ４のゲート幅は、例えば、０．１ｍｍである。電界効果トランジスタＱ５のゲート幅は、例えば、１ｍｍである。電界効果トランジスタＱ６のゲート幅は、例えば、１０ｍｍである。電界効果トランジスタＱ７のゲート幅は、例えば、１ｍｍである。第２のゲート抵抗Ｒ２の抵抗値は、例えば、１ｋΩである。抵抗Ｒ３の抵抗値は、例えば、５ｋΩである。抵抗Ｒ４の抵抗値は、例えば、２ｋΩである。インピーダンス素子１５を構成する抵抗Ｒ５の抵抗値は、例えば、５００Ωである。抵抗Ｒ６の抵抗値は、例えば、１００Ωである。ゲート抵抗Ｒ７の抵抗値は、例えば、５ｋΩである。ゲート抵抗Ｒ８の抵抗値は、例えば、１ｋΩである。

【0096】

図１０は、信号源６に入力されるドライブ信号、ドライバＩＣ５の出力信号、第１の電界効果トランジスタＱ１（第１のＦＥＴ）のゲート電圧、第２の電界効果トランジスタＱ２（第２のＦＥＴ）のゲート電圧、半導体スイッチ素子２のゲート電圧、半導体スイッチ素子２のドレイン・ソース間電圧、電界効果トランジスタＱ５（第５のＦＥＴ）のゲート電圧、及び電界効果トランジスタＱ６（第６のＦＥＴ）のゲート電圧の関係を模式的に示すタイミングチャートである。

【0097】

上述の実施形態１に係るドライバ回路１は、第２の電界効果トランジスタＱ２がオン状態で、信号入力端子１３に入力される信号（ドライバＩＣ５の出力信号）の電位レベルが第１電位レベルＶＬ１から第１電位レベルＶＬ１よりも高い第２電位レベルＶＬ２に変化したときに、第１の電界効果トランジスタＱ１がオンしてインピーダンス素子１５を通る電流よりも大きな電流を半導体スイッチ素子２のゲート２１に流すことで半導体スイッチ素子２のゲート電圧を半導体スイッチ素子２の閾値電圧よりも大きな所定値Ｖｇ１よりも大きくし、その後、インピーダンス素子１５を通して半導体スイッチ素子２のゲート２１に電流を流し続けることで半導体スイッチ素子２を定常オン状態にする。

【0098】

実施形態７に係るドライバ回路１ｆ及びスイッチシステム３ｆは、実施形態１に係るドライバ回路１及びスイッチシステム３と同様、スピードアップ回路１４を備えることにより、容量の大きなコンデンサを用いずに半導体スイッチ素子２のターンオン時間の短縮化を図れる。

【0099】

また、実施形態７に係るドライバ回路１ｆでは、ＤＣＦＬ回路１０を備えることにより、半導体スイッチ素子２のターンオフ速度の高速化を図ることが可能となる。

【0100】

また、実施形態７に係るドライバ回路１ｆでは、ＤＣＦＬ回路１０を備えることにより、モノリシック集積回路により構成することが可能となる。

【0101】

ドライバ回路１ｆは、電界効果トランジスタＱ４を備えている場合、抵抗Ｒ６はあってもなくてもよい。また、ドライバ回路１ｆが抵抗Ｒ６を備えている場合、電界効果トランジスタＱ４はあってもよいし、なくてもよい。電界効果トランジスタＱ４を備えることにより、直流電源４の出力電圧が変化してもおおよそ定電流が流れるので、扱いやすい。直流電源４の出力電圧が決まっていれば電界効果トランジスタＱ４と抵抗Ｒ６とのうち抵抗Ｒ６のみを備えていてもよい。抵抗Ｒ６のみの場合の抵抗Ｒ６の抵抗値は、例えば、１０ｋΩである。

【0102】

（実施形態８）
以下、実施形態８に係るドライバ回路１ｇ及びそれを備えるスイッチシステム３ｇについて、図１１に基づいて説明する。

【0103】

実施形態８に係るドライバ回路１ｇは、電流駆動型の半導体スイッチ素子２Ａのドライバ回路である。実施形態８に係るドライバ回路１ｇ及びスイッチシステム３ｇに関し、実施形態１に係るドライバ回路１及びスイッチシステム３と同様の構成要素については、同一の符号を付して説明を省略する。

【0104】

半導体スイッチ素子２Ａは、ゲート２１及びソース２２の各々を２つ有するデュアルゲート型の双方向スイッチ素子である。２つのゲート２１と２つのソース２２とは一対一に対応する。以下では、説明の便宜上、２つのゲート２１の一方を第１ゲート２１Ａと称し、他方を第２ゲート２１Ｂと称することもある。また、２つのソース２２のうち第１ゲート２１Ａに対応するソース２２を第１ソース２２Ａと称し、第２ゲート２１Ｂに対応するソース２２を第２ソース２２Ｂと称することもある。

【0105】

以下、半導体スイッチ素子２Ａについて簡単に説明してから、ドライバ回路１ｇ及びスイッチシステム３ｇについて説明する。

【0106】

半導体スイッチ素子２Ａは、ＧａＮ系ＧＩＴの一種である。半導体スイッチ素子２Ａは、例えば、基板と、バッファ層と、第１の窒化物半導体層と、第２の窒化物半導体層と、第１ソース電極と、第１ゲート電極と、第２ゲート電極と、第２ソース電極と、第１ｐ型層と、第２ｐ型層と、を備える。バッファ層は、基板上に形成されている。第１の窒化物半導体層は、バッファ層上に形成されている。第２の窒化物半導体層は、第１の窒化物半導体層上に形成されている。第１ソース電極、第１ゲート電極、第２ゲート電極及び第２ソース電極は、第２の窒化物半導体層上に形成されている。第１ｐ型層は、第１ゲート電極と第２の窒化物半導体層との間に介在している。第２ｐ型層は、第２ゲート電極と第２の窒化物半導体層との間に介在している。半導体スイッチ素子２Ａでは、第１ソース２２Ａは、第１ソース電極を含む。第１ゲート２１Ａは、第１ゲート電極と、第１ｐ型層と、を含む。第２ゲート２１Ｂは、第２ゲート電極と、第２ｐ型層と、を含む。第２ソース２２Ｂは、第２ソース電極を含む。基板は、例えば、シリコン基板である。バッファ層は、例えば、アンドープのＧａＮ層である。第１の窒化物半導体層は、例えば、アンドープのＧａＮ層である。第２の窒化物半導体層は、例えば、アンドープのＡｌＧａＮ層である。第１ｐ型層及び第２ｐ型層の各々は、例えば、ｐ型ＡｌＧａＮ層である。バッファ層、第１の窒化物半導体層及び第２の窒化物半導体層のそれぞれは、ＭＯＶＰＥ（Metal Organic Vapor Phase Epitaxy）等による成長時に不可避的に混入されるＭｇ、Ｈ、Ｓｉ、Ｃ、Ｏ等の不純物が存在してもよい。

【0107】

半導体スイッチ素子２Ａでは、第２の窒化物半導体層は、第１の窒化物半導体層とともにヘテロ接合部を構成する。第１の窒化物半導体層においては、ヘテロ接合部の近傍に、２次元電子ガス（Two-Dimensional Electron Gas）が発生している。２次元電子ガスを含む領域（以下、「２次元電子ガス層」ともいう）は、ｎチャネル層（電子伝導層）として機能することが可能である。

【0108】

以下では、説明の便宜上、第１ゲート２１Ａと第１ソース２２Ａとの間に第１閾値電圧（例えば、１．３Ｖ）以上の電圧が印加されていない状態を、第１ゲート２１Ａがオフ状態ともいう。また、第１ゲート２１Ａと第１ソース２２Ａとの間に第１ゲート２１Ａを高電位側として第１閾値電圧以上の電圧が印加されている状態を、第１ゲート２１Ａがオン状態ともいう。また、第２ゲート２１Ｂと第２ソース２２Ｂとの間に第２閾値電圧（例えば、１．３Ｖ）以上の電圧が印加されていない状態を、第２ゲート２１Ｂがオフ状態ともいう。また、第２ゲート２１Ｂと第２ソース２２Ｂとの間に第２ゲート２１Ｂを高電位側として第２閾値電圧以上の電圧が印加されている状態を、第２ゲート２１Ｂがオン状態ともいう。

【0109】

半導体スイッチ素子２Ａは、上述の第１ｐ型層及び第２ｐ型層を備えることにより、ノーマリオフ型のトランジスタを実現している。

【0110】

半導体スイッチ素子２Ａは、第１ゲート２１Ａ及び第２ゲート２１Ｂそれぞれに与えられる第１ゲート電圧及び第２ゲート電圧の組み合わせに応じて、双方向オン状態と、双方向オフ状態と、第１のダイオード状態と、第２のダイオード状態と、を切替可能である。第１ゲート電圧は、第１ゲート２１Ａと第１ソース２２Ａとの間に印加される電圧である。第２ゲート電圧は、第２ゲート２１Ｂと第２ソース２２Ｂとの間に印加される電圧である。双方向オン状態は、双方向（第１方向Ａ１及び第１方向Ａ１とは反対の第２方向Ａ２）の電流を通過させる状態である。双方向オフ状態は、双方向の電流を阻止する状態である。第１のダイオード状態は、第１方向Ａ１の電流を通過させる状態である。第２のダイオード状態は、第２方向Ａ２の電流を通過させる状態である。

【0111】

半導体スイッチ素子２Ａでは、第１ゲート２１Ａがオン状態で、かつ第２ゲート２１Ｂがオン状態である場合に双方向オン状態となる。半導体スイッチ素子２Ａでは、第１ゲート２１Ａがオフ状態で、かつ第２ゲート２１Ｂがオフ状態である場合に双方向オフ状態となる。半導体スイッチ素子２Ａでは、第１ゲート２１Ａがオフ状態で、かつ第２ゲート２１Ｂがオン状態である場合に第１のダイオード状態となる。半導体スイッチ素子２Ａでは、第１ゲート２１Ａがオン状態で、かつ第２ゲート２１Ｂがオフ状態である場合に第２のダイオード状態となる。

【0112】

次に、ドライバ回路１ｇ及びスイッチシステム３ｇについて説明する。

【0113】

ドライバ回路１ｇは、スピードアップ回路１４を２つ備える。以下では、２つのスピードアップ回路１４のうち半導体スイッチ素子２Ａの第１ゲート２１Ａに接続されるスピードアップ回路１４を第１スピードアップ回路１４Ａと称し、第２ゲート２１Ｂに接続されるスピードアップ回路１４を第２スピードアップ回路１４Ｂと称することもある。

【0114】

第１スピードアップ回路１４Ａと第２スピードアップ回路１４Ｂとは、同じ回路構成を有している。

【0115】

また、ドライバ回路１ｇは、電源端子１１、グランド端子１２及び信号入力端子１３のセットを２つ備えており、２つのセットが２つのスピードアップ回路１４に一対一に対応している。以下では、説明の便宜上、２つのセットのうち一方のセットにおける電源端子１１、グランド端子１２及び信号入力端子１３を第１電源端子１１Ａ、第１グランド端子１２Ａ及び第１信号入力端子１３Ａと称し、他方のセットにおける電源端子１１、グランド端子１２及び信号入力端子１３を第２電源端子１１Ｂ、第２グランド端子１２Ｂ及び第２信号入力端子１３Ｂと称することもある。第１電源端子１１Ａ、第１グランド端子１２Ａ及び第１信号入力端子１３Ａは、半導体スイッチ素子２Ａの第１ゲート２１Ａ及び第１ソース２２Ａに対応し、第２電源端子１１Ｂ、第２グランド端子１２Ｂ及び第２信号入力端子１３Ｂは、半導体スイッチ素子２Ａの第２ゲート２１Ｂ及び第２ソース２２Ｂに対応している。

【0116】

また、ドライバ回路１ｇは、抵抗分圧回路１６を２つ備えており、２つの抵抗分圧回路１６が、上述の２つのセットに一対一に対応している。図１１では、第１電源端子１１Ａ、第１グランド端子１２Ａ及び第１信号入力端子１３Ａに対応する抵抗分圧回路１６を第１抵抗分圧回路１６Ａとし、第２電源端子１１Ｂ、第２グランド端子１２Ｂ及び第２信号入力端子１３Ｂに対応する抵抗分圧回路１６を第２抵抗分圧回路１６Ｂとしてある。

【0117】

また、ドライバ回路１ｇは、インピーダンス素子１５を２つ備えている。ドライバ回路１ｇでは、２つのインピーダンス素子１５の一方のインピーダンス素子１５が第１ゲート２１Ａと第１信号入力端子１３Ａとの間に設けられ、他方のインピーダンス素子１５が第２ゲート２１Ｂと第２信号入力端子１３Ｂとの間に設けられている。

【0118】

以下では、説明の便宜上、ドライバ回路１ｇの第１電源端子１１Ａと第１グランド端子１２Ａとの間に接続される直流電源４を第１直流電源４Ａと称し、第２電源端子１１Ｂと第２グランド端子１２Ｂとの間に接続される直流電源４を第２直流電源４Ｂと称することもある。また、ドライバ回路１ｇの第１信号入力端子１３Ａと第１グランド端子１２Ａとの間に接続されるドライバＩＣ５と信号源６との直列回路についても、ドライバＩＣ５を第１ドライバＩＣ５Ａとし、信号源６を第１信号源６Ａと称することもある。また、ドライバ回路１ｇの第２信号入力端子１３Ｂと第２グランド端子１２Ｂとの間に接続されるドライバＩＣ５と信号源６との直列回路についても、ドライバＩＣ５を第２ドライバＩＣ５Ｂとし、信号源６を第２信号源６Ｂと称することもある。

【0119】

第１直流電源４Ａと第２直流電源４Ｂとは、互いの出力電圧が同じであるが、異なってもよい。

【0120】

第１信号源６Ａと第２信号源６Ｂとは、互いの第２電位レベルＶＬ２が同じであるが、異なってもよい。

【0121】

実施形態８に係るドライバ回路１ｇ及びスイッチシステム３ｇは、２つのスピードアップ回路１４を備えることにより、容量の大きなコンデンサを用いずに半導体スイッチ素子２Ａのターンオン時間の短縮化を図れる。

【0122】

また、実施形態８に係るドライバ回路１ｇは、モノリシック集積回路として構成する場合に、容量の大きなコンデンサを備える必要がないので、小型化を図れる。また、実施形態８に係るスイッチシステム３ｇは、モノリシック集積回路として構成する場合に、容量の大きなコンデンサを備える必要がないので、小型化を図れる。

【0123】

上記の実施形態１～８は、本開示の様々な実施形態の一つに過ぎない。上記の実施形態１～８は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。

【0124】

例えば、実施形態１に係るドライバ回路１における抵抗分圧回路１６は、少なくとも２つの抵抗Ｒ３，Ｒ４を備えていればよく、３つ以上の抵抗が直列接続された構成としてもよい。

【0125】

また、スピードアップ回路１４は、第１の電界効果トランジスタＱ１と第２の電界効果トランジスタＱ２とに加えて、第２の電界効果トランジスタＱ２に直列接続又は並列接続された１以上の電界効果トランジスタを含んでいてもよい。

【0126】

また、定電流回路１７、定電圧回路１８及び定電流回路１９それぞれの回路構成は、一例であり、特に限定されないが、上記の構成を採用することにより、モノリシック集積回路の形成が容易になる。

【0127】

また、スイッチシステム３～３ｆの半導体スイッチ素子２におけるｐ型層は、ｐ型ＡｌＧａＮ層に限らず、例えば、ｐ型ＧａＮ層であってもよいし、ｐ型金属酸化物半導体層であってもよい。ｐ型金属酸化物半導体層は、例えば、ＮｉＯ層である。ＮｉＯ層は、例えば、リチウム、ナトリウム、カリウム、ルビジウム及びセシウムの群から選ばれる少なくとも１種のアルカリ金属を不純物として含んでいてもよい。また、ＮｉＯ層は、例えば、不純物として添加されたときに一価となる銀、銅等の遷移金属を含んでいてもよい。スイッチシステム３ｇの半導体スイッチ素子２Ａにおける第１ｐ型層及び第２ｐ型層の各々についても、半導体スイッチ素子２におけるｐ型層と同様である。

【0128】

半導体スイッチ素子２及び半導体スイッチ素子２Ａの各々は、バッファ層と第１の窒化物半導体層との間に、１層以上の窒化物半導体層を含んでいてもよい。また、バッファ層は、単層構造に限らず、例えば、超格子構造を有していてもよい。

【0129】

また、半導体スイッチ素子２及び半導体スイッチ素子２Ａの各々における基板は、シリコン基板に限らず、例えば、ＧａＮ基板、ＳｉＣ基板、サファイア基板等であってもよい。

【0130】

半導体スイッチ素子２Ａは、例えば、マルチレベルインバータ、調光器、交流－交流電力変換を行うマトリクスコンバータ等の電気装置に適用できる。

【0131】

（態様）
以上説明した実施形態等から本明細書には以下の態様が開示されている。

【0132】

第１の態様に係るドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）は、ゲート（２１）及びゲート（２１）に対応するソース（２２）を有する電流駆動型の半導体スイッチ素子（２；２Ａ）のドライバ回路であって、電源端子（１１）と、グランド端子（１２）と、信号入力端子（１３）と、スピードアップ回路（１４；１４ｃ；１４ｄ）と、インピーダンス素子（１５）と、を備える。グランド端子（１２）は、半導体スイッチ素子（２；２Ａ）のソース（２２；２２Ａ，２２Ｂ）に接続される。スピードアップ回路（１４；１４ｃ；１４ｄ）は、電源端子（１１；１１Ａ，１１Ｂ）と半導体スイッチ素子（２；２Ａ）のゲート（２１）との間に設けられる。インピーダンス素子（１５）は、スピードアップ回路（１４；１４ｃ；１４ｄ）と半導体スイッチ素子（２；２Ａ）のゲート（２１）との間のノード（Ｎ１）と、信号入力端子（１３；１３Ａ，１３Ｂ）と、の間に設けられる。スピードアップ回路（１４；１４ｃ；１４ｄ）は、第１の電界効果トランジスタ（Ｑ１）と、第２の電界効果トランジスタ（Ｑ２；Ｑ２ｄ）と、を有する。第２の電界効果トランジスタ（Ｑ２；Ｑ２ｄ）は、第１の電界効果トランジスタ（Ｑ１）に直列接続されており、半導体スイッチ素子（２；２Ａ）のゲート（２１）に接続される。インピーダンス素子（１５）のインピーダンスは、第１の電界効果トランジスタ（Ｑ１）と第２の電界効果トランジスタ（Ｑ２；Ｑ２ｄ）との両方がオン状態のときのスピードアップ回路（１４；１４ｃ；１４ｄ）のインピーダンスよりも高い。

【0133】

第１の態様に係るドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）は、容量の大きなコンデンサを用いずに半導体スイッチ素子（２；２Ａ）のターンオン時間の短縮化を図れる。

【0134】

第２の態様に係るドライバ回路（１；１ｃ；１ｄ；１ｆ；１ｇ）は、第１の態様において、抵抗分圧回路（１６）を更に備える。抵抗分圧回路（１６）は、電源端子（１１）とグランド端子（１２）との間に設けられている。第２の電界効果トランジスタ（Ｑ２）のゲート（Ｑ２Ｇ）が抵抗分圧回路（１６）の出力端（１６１）に接続されている。

【0135】

第２の態様に係るドライバ回路（１；１ｃ；１ｄ；１ｆ；１ｇ）では、抵抗分圧回路（１６）によって第２の電界効果トランジスタ（Ｑ２）のゲート電圧を決めることができる。

【0136】

第３の態様に係るドライバ回路（１ａ）は、第１の態様において、抵抗（Ｒ３）と、定電流回路（１７）と、を更に備える。抵抗（Ｒ３）は、電源端子（１１）に接続されている。定電流回路（１７）は、抵抗（Ｒ３）とグランド端子（１２）との間に設けられている。第２の電界効果トランジスタ（Ｑ２）のゲート（Ｑ２Ｇ）が抵抗（Ｒ３）と定電流回路（１７）との間のノード（Ｎ２）に接続されている。

【0137】

第３の態様に係るドライバ回路（１ａ）は、例えば、電源端子（１１）とグランド端子（１２）との間に接続される直流電源（４）から電源端子（１１）及び第１の電界効果トランジスタ（Ｑ１）を通して第２の電界効果トランジスタ（Ｑ２）に流れる電流を定電流回路（１７）の電流に抑制でき、電力損失を低減することが可能となる。

【0138】

第４の態様に係るドライバ回路（１ｂ）は、第１の態様において、抵抗（Ｒ３）と、定電圧回路（１８）と、を更に備える。抵抗（Ｒ３）は、電源端子（１１）に接続されている。定電圧回路（１８）は、抵抗（Ｒ３）とグランド端子（１２）との間に設けられている。定電圧回路（１８）は、複数のダイオード（Ｄ１）を直列接続して構成されている。ドライバ回路（１ｂ）では、抵抗（Ｒ３）と定電圧回路（１８）との間のノード（Ｎ３）が、第２の電界効果トランジスタ（Ｑ２）のゲート（ＧＱ２）に接続されている。

【0139】

第４の態様に係るドライバ回路（１ｂ）は、電源端子（１１）とグランド端子（１２）との間に印加される電圧の大きさによらず、第２の電界効果トランジスタ（Ｑ２）に過大なゲート電圧が印加されるのを抑制することが可能となる。

【0140】

第５の態様に係るドライバ回路（１ｃ）では、第２の態様において、第２の電界効果トランジスタ（Ｑ２）は、第３の電界効果トランジスタ（Ｑ２１）と、第４の電界効果トランジスタ（Ｑ２２）と、をダーリントン接続して構成されている。第３の電界効果トランジスタ（Ｑ２１）は、ゲート（ＧＱ２１）及びソース（ＳＱ２１）を有する。第４の電界効果トランジスタ（Ｑ２２）は、ゲート（ＧＱ２２）及びソース（ＳＱ２２）を有する。第４の電界効果トランジスタ（Ｑ２２）の電流容量は、第３の電界効果トランジスタ（Ｑ２１）の電流容量よりも大きい。第３の電界効果トランジスタ（Ｑ２１）のゲート（ＧＱ２１）が抵抗分圧回路（１６）の出力端（１６１）に接続されている。第４の電界効果トランジスタ（Ｑ２２）のソース（ＳＱ２２）が半導体スイッチ素子（２）のゲート（２１）に接続される。

【0141】

第５の態様に係るドライバ回路（１ｃ）では、第２の電界効果トランジスタ（Ｑ２）の電流増幅率を大きくできるので、抵抗分圧回路（１６）の各抵抗（Ｒ３，Ｒ４）の抵抗値を大きくできる。これにより、第５の態様に係るドライバ回路（１ｃ）では、電力損失を低減することが可能となる。

【0142】

第６の態様に係るドライバ回路（１ｄ）では、第１～５の態様のいずれか一つにおいて、第２の電界効果トランジスタ（Ｑ２ｄ）は、ノーマリオン型の電界効果トランジスタである。

【0143】

第６の態様に係るドライバ回路（１ｄ）では、電源端子（１１）とグランド端子（１２）との間に印加される電圧が小さい場合（例えば、５Ｖの場合）でも第１の電界効果トランジスタ（Ｑ１）のゲート電圧を大きくすることができる。

【0144】

第７の態様に係るドライバ回路（１ｅ）は、第１の態様において、定電流回路（１９）と、抵抗（Ｒ４）と、を更に備える。定電流回路（１９）は、電源端子（１１）に接続されている。抵抗（Ｒ４）は、定電流回路（１９）とグランド端子（１２）との間に設けられている。第２の電界効果トランジスタ（Ｑ２）のゲート（ＧＱ２）が定電流回路（１９）と抵抗（Ｒ４）との間のノード（Ｎ４）に接続されている。

【0145】

第７の態様に係るドライバ回路（１ｅ）では、電源端子（１１）とグランド端子（１２）との間に印加される電圧が変化しても第２の電界効果トランジスタ（Ｑ２）に流れる電流を制限でき、電力損失の低減及び第２の電界効果トランジスタ（Ｑ２）のゲート電圧の安定化を図れる。

【0146】

第８の態様に係るドライバ回路（１ｆ）は、第１～７の態様のいずれか一つにおいて、ＤＣＦＬ回路（１０）を更に備える。ＤＣＦＬ回路（１０）は、入力端（１０１）及び出力端（１０２）を有し電源端子（１１）とグランド端子（１２）との間に設けられている。ＤＣＦＬ回路（１０）の入力端（１０１）が信号入力端子（１３）に接続されている。ＤＣＦＬ回路（１０）の出力端（１０２）がインピーダンス素子（１５）を介して半導体スイッチ素子（２）のゲート（２１）に接続される。

【0147】

第８の態様に係るドライバ回路（１ｆ）では、半導体スイッチ素子（２）のターンオフ時間の短縮化を図れる。

【0148】

第９の態様に係るドライバ回路（１ｇ）では、第１～８の態様のいずれか一つにおいて、半導体スイッチ素子（２Ａ）は、ゲート（２１）及びソース（２２）の各々を２つ有するデュアルゲート型の双方向スイッチ素子である。ドライバ回路（１ｇ）は、スピードアップ回路（１４）を２つ備える。２つのスピードアップ回路（１４）のうち１つのスピードアップ回路（１４）が２つのゲート２１のうち一方のゲート（２１）である第１ゲート（２１Ａ）に接続され、残りの１つのスピードアップ回路（１４）が２つのゲート２１のうち他方のゲート（２１）である第２ゲート（２１Ｂ）に接続される。

【0149】

第９の態様に係るドライバ回路（１ｇ）は、半導体スイッチ素子（２Ａ）のターンオン時間の短縮化を図れる。

【0150】

第１０の態様に係るドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）は、第１～９の態様のいずれか一つにおいて、半導体スイッチ素子（２；２Ａ）は、ＧａＮ系半導体スイッチ素子である。

【0151】

第１０の態様に係るドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）では、ＧａＮ系半導体スイッチである半導体スイッチ（２；２Ａ）のターンオン時間の短縮化を図れる。

【0152】

第１１の態様に係るドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）は、ゲート（２１）及びゲート（２１）に対応するソース（２２）を有する電流駆動型の半導体スイッチ素子（２；２Ａ）のドライバ回路であって、電源端子（１１）と、グランド端子（１２）と、信号入力端子（１３）と、第１の電界効果トランジスタ（Ｑ１）と、第２の電界効果トランジスタ（Ｑ２；Ｑ２ｄ）と、インピーダンス素子（１５）と、を備える。グランド端子（１２）は、半導体スイッチ素子（２；２Ａ）のソース（２２）に接続される。第１の電界効果トランジスタ（Ｑ１）は、電源端子（１１）に接続されている。第２の電界効果トランジスタ（Ｑ２；Ｑ２ｄ）は、第１の電界効果トランジスタ（Ｑ１）に直列接続されており、半導体スイッチ素子（２；２Ａ）のゲート（２１）に接続される。インピーダンス素子（１５）は、第２の電界効果トランジスタ（Ｑ２；Ｑ２ｄ）と半導体スイッチ素子（２；２Ａ）のゲート（２１）との間のノード（Ｎ１）と、信号入力端子（１３）と、の間に設けられる。ドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）は、第２の電界効果トランジスタ（Ｑ２；Ｑ２ｄ）がオンの状態で、信号入力端子（１３）に入力される信号の電圧レベルが第１電位レベル（ＶＬ１）から第１電位レベル（ＶＬ１）よりも高い第２電位レベル（ＶＬ２）に変化したときに、第１の電界効果トランジスタ（Ｑ１）がオンしてインピーダンス素子（１５）を通る電流よりも大きな電流を半導体スイッチ素子（２；２Ａ）のゲート（２１）に流すことで半導体スイッチ素子（２；２Ａ）のゲート電圧を閾値電圧よりも大きな所定値（Ｖｇ１）よりも大きくし、その後、信号入力端子（１３）からインピーダンス素子（１５）を通して半導体スイッチ素子（２；２Ａ）のゲート（２１）に電流を流し続けることで半導体スイッチ素子（２；２Ａ）を定常オン状態にする。

【0153】

第１１の態様に係るドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）は、容量の大きなコンデンサを用いずに半導体スイッチ素子（２；２Ａ）のターンオン時間の短縮化を図れる。

【0154】

第１２の態様に係るドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）では、第１～１１の態様のいずれか一つにおいて、ドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）は、モノリシック集積回路である。

【0155】

第１２の態様に係るドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）は、小型化を図れる。

【0156】

第１３の態様に係るスイッチシステム（３；３ａ；３ｂ；３ｃ；３ｄ；３ｅ；３ｆ；３ｇ）は、第１～１１の態様のいずれか一つのドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）と、半導体スイッチ素子（２；２Ａ）と、を備える。

【0157】

第１３の態様に係るスイッチシステム（３；３ａ；３ｂ；３ｃ；３ｄ；３ｅ；３ｆ；３ｇ）では、容量の大きなコンデンサを用いずに半導体スイッチ素子（２；２Ａ）のターンオン時間の短縮化を図れる。

【0158】

第１４の態様に係るスイッチシステム（３；３ａ；３ｂ；３ｃ；３ｄ；３ｅ；３ｆ；３ｇ）では、第１３の態様において、ドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）は、モノリシック集積回路である。

【0159】

第１４の態様に係るスイッチシステム（３；３ａ；３ｂ；３ｃ；３ｄ；３ｅ；３ｆ；３ｇ）では、ドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）の小型化を図れる。

【0160】

第１５の態様に係るスイッチシステム（３；３ａ；３ｂ；３ｃ；３ｄ；３ｅ；３ｆ；３ｇ）では、第１３の態様において、スイッチシステム（３；３ａ；３ｂ；３ｃ；３ｄ；３ｅ；３ｆ；３ｇ）は、ドライバ回路（１；１ａ；１ｂ；１ｃ；１ｄ；１ｅ；１ｆ；１ｇ）と半導体スイッチ素子（２；２Ａ）とが集積化されたモノリシック集積回路である。

【0161】

第１５の態様に係るスイッチシステム（３；３ａ；３ｂ；３ｃ；３ｄ；３ｅ；３ｆ；３ｇ）は、小型化を図れる。

【符号の説明】

【0162】

１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ ドライバ回路
２、２Ａ 半導体スイッチ素子
２１ ゲート
２１Ａ 第１ゲート
２１Ｂ 第２ゲート
２２ ソース
２２Ａ 第１ソース
２２Ｂ 第２ソース
３、３ａ、３ｂ、３ｃ、３ｄ、３ｅ、３ｆ、３ｇ スイッチシステム
１０ ＤＣＦＬ回路
１０１ 入力端
１０２ 出力端
１１ 電源端子
１２ グランド端子
１３ 信号入力端子
１４、１４ｃ、１４ｄ スピードアップ回路
１５ インピーダンス素子
１６ 抵抗分圧回路
１６１ 出力端
１７ 定電流回路
１８ 定電圧回路
１９ 定電流回路
Ｄ１ ダイオード
Ｎ１ ノード
Ｎ２ ノード
Ｑ１ 第１の電界効果トランジスタ
Ｑ２、Ｑ２ｄ 第２の電界効果トランジスタ
Ｑ２１ 第３の電界効果トランジスタ
Ｑ２２ 第４の電界効果トランジスタ
Ｖｇ１ 所定値
ＶＬ１ 第１電位レベル
ＶＬ２ 第２電位レベル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】