特許 7580318 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-31

(45)【発行日】2024-11-11

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10N 52/00 20230101AFI20241101BHJP

   H10N 52/80 20230101ALI20241101BHJP

【ＦＩ】

H10N52/00 A

H10N52/00 U

H10N52/80

【請求項の数】 6

(21)【出願番号】P 2021048068

(22)【出願日】2021-03-23

(65)【公開番号】P2022146999

(43)【公開日】2022-10-06

【審査請求日】2024-02-13

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エイブリック株式会社

(72)【発明者】

【氏名】挽地 友生

【審査官】渡邊 佑紀

(56)【参考文献】

【文献】特開２０１２－１８１１２８（ＪＰ，Ａ）

【文献】特開２００９－００２８５１（ＪＰ，Ａ）

【文献】特開２０１０－０５６２６０（ＪＰ，Ａ）

【文献】特開２００４－０９６７５９（ＪＰ，Ａ）

【文献】特開２０１８－１３２４０６（ＪＰ，Ａ）

【文献】特開２０１５－０９５７２７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｎ ５２／００

Ｈ１０Ｎ ５２／８０

(57)【特許請求の範囲】

【請求項1】

半導体基板に設けられた磁気スイッチを具備する半導体装置であって、
前記磁気スイッチは、少なくとも４個の電極を有するホール素子と、
前記ホール素子を駆動する駆動電流源と、
前記４個の電極のうち、２個の電極から差動出力電圧が供給される入力端子対と、出力端子対と、制御端子と、を有し、前記制御端子に供給される制御信号に基づいて、前記入力端子対と前記出力端子対との結線状態を第１の状態と、第２の状態とに切替可能なスイッチ回路と、
前記スイッチ回路の出力端子対から供給される信号を増幅する増幅器と、
入力される基準同相電圧及び前記制御信号に基づいて、出力する基準電圧を調整可能な基準電圧回路と、
前記増幅器の出力信号及び前記基準電圧との差動入力電圧が入力される比較器と、
前記比較器の出力電圧をラッチするとともに、ラッチ出力信号を前記制御信号とするラッチ回路と、を備え、
前記基準電圧回路は、前記ホール素子の磁気オフセットが負の場合、前記第１の状態では、前記基準同相電圧に基づく電圧である前記基準電圧の基準値に対して、前記制御信号に基づく前記基準電圧の調整値を正方向に加えることによって前記基準電圧を調整し、前記第２の状態では、前記基準値に前記調整値を負方向に加えることによって前記基準電圧を調整し、前記ホール素子の磁気オフセットが正の場合、前記第１の状態では、前記基準電圧の基準値に前記調整値を負方向に加えることによって前記基準電圧を調整し、前記第２の状態では、前記基準値に前記調整値を正方向に加えることによって前記基準電圧を調整するように構成され、
前記基準値は、磁気オフセットがゼロである理想的なホール素子の動作点又は復帰点である磁束密度における前記差動入力電圧であり、
前記調整値は、当該磁束密度における、前記理想的なホール素子の前記差動入力電圧と前記磁気スイッチが備える前記ホール素子の前記差動入力電圧との差であることを特徴とする半導体装置。

【請求項2】

前記基準電圧回路は、制御端子と、メモリ回路と、デコーダと、第１の可変電流源と、第２の可変電流源と、抵抗器と、基準同相電圧端子と、出力端子とを有し、
前記抵抗器の一端は、前記基準同相電圧端子に接続され、
前記抵抗器の他端は、前記出力端子に接続され、
前記第１の可変電流源及び前記第２の可変電流源の出力端は、前記出力端子に接続され、
前記メモリ回路は、自然数Ｎを調整ビット数とするＮビットの調整符号信号を出力し、
前記デコーダは、前記調整符号信号と、前記基準電圧回路の制御端子に入力される制御信号とに応じて、電流制御信号を出力し、
前記第１の可変電流源は、前記電流制御信号に基づいて、前記制御信号が第１の論理のときに、出力電流値が零に制御され、前記制御信号が第２の論理のときに、出力電流値が前記調整符号信号に基づく電流値に制御され、
前記第２の可変電流源は、前記電流制御信号に基づいて、前記制御信号が第１の論理のときに、出力電流値が前記調整符号信号に基づく電流値に制御され、前記制御信号が第２の論理のときに、出力電流値が零に制御される、請求項１に記載の半導体装置。

【請求項3】

前記基準電圧回路は、制御端子と、メモリ回路と、デコーダと、電流源と、抵抗器と、同相電圧端子と、出力端子とを有し、
前記抵抗器の一端は、前記同相電圧端子に接続され、
前記抵抗器の他端は前記出力端子に接続され、
前記電流源の出力端は前記出力端子に接続され、
前記メモリ回路は、自然数Ｎを調整ビット数とするＮビットの調整符号信号を出力し、
前記デコーダは前記調整符号信号と、前記基準電圧回路の制御端子に入力される制御信号とに応じて、抵抗制御信号を出力し、
前記抵抗器は、前記抵抗制御信号に基づいて、前記制御信号が第１の論理のときに、抵抗値が基準抵抗値に制御され、前記制御信号が第２の論理のときに、抵抗値が前記基準抵抗値とは異なる抵抗値に制御される可変抵抗器である、請求項１に記載の半導体装置。

【請求項4】

前記基準電圧回路は、前記調整値を、複数段階に調整可能に構成される請求項１から３の何れか一項に記載の半導体装置。

【請求項5】

前記複数段階は、前記調整値がゼロである段階を含む請求項４に記載の半導体装置。

【請求項6】

前記ホール素子は、前記半導体基板の表面に直交する磁場を検出する水平ホール素子又は前記半導体基板の表面に平行な磁場を検出する垂直ホール素子である請求項１から５の何れか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関する。

【背景技術】

【0002】

ホール素子は、磁気センサとして非接触での位置や角度の検出が可能であることから様々な用途に用いられている。ホール素子の用途の一例としては、磁気スイッチがある。磁気スイッチは、例えば、ホール素子と、増幅器や比較器を含む周辺回路とを有し、ホール素子及び周辺回路が半導体チップの上に集積化されて形成されている。磁気スイッチは、磁気の検出方法に着目した分類として、Ｓ極とＮ極との両極の磁界を検出可能な両極磁界検出型や、時間経過と共にＳ極とＮ極とが交互に変わる交番磁界を検出可能な交番磁界検出型があることが知られている。

【0003】

交番検出型の磁気スイッチや両極検出型の磁気スイッチでは、Ｓ極側閾値とＮ極側閾値との間の対称性が重要である。一方、ホール素子そのもの並びにホール素子の後段に配設される増幅器及び比較器が持つオフセット電圧の影響によって非対称性が発生する。

【0004】

磁気スイッチには、ゼロ磁場印加時に内在及び外乱ノイズによる出力信号のチャタリングを防止する観点から、ヒステリシス幅が設定されることがある。ヒステリシス幅はＳ極側閾値である動作点とＮ極側閾値である復帰点との差分で定義される。動作点と復帰点との平均値で定義されるのが磁気オフセットである。磁気オフセットは、磁極間における感度の対称性を表す尺度として用いられ、理想的にはゼロである。

【0005】

動作点と復帰点の絶対値にズレを生じている場合、交番磁界検出の用途では、出力パルス信号のデューティ比や位相のズレが拡大する。出力パルス信号のデューティ比や位相のズレは、交番検出型磁気スイッチが主に用いられるＢＬ（ブラシレス）ＤＣモーターにおいて、回転数ゆらぎ及び振動の原因となるため、好ましくない。

【0006】

また、両極検出型磁気スイッチでは、組み合わせて使用する磁石の極性管理がなされていない場合、検出機構の検出距離バラツキへとつながり、オフセット電圧が生じ得る。オフセット電圧を除去する手法の一つとしてスピニングカレント法が知られている。スピニングカレント法を用いてホール素子と後段の増幅器のオフセット電圧を除去しつつ、さらに比較器のオフセット電圧に起因する非対称性を除去する技術が提案されている（例えば、特許文献１，２参照）。

【先行技術文献】

【特許文献】

【0007】

【文献】特開２００９－２８５１号公報

【文献】特開２０１５－９５７２７号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、特許文献１，２に記載される技術のような２方向駆動のスピニングカレント法を用いた技術では、磁気スイッチにおける磁電変換特性の対称性が確保できない場合がある。より具体的に説明すれば、２方向駆動のスピニングカレント法を用いた技術は、ホール素子のオフセット電圧の絶対値が電流駆動方向間で異なる場合、オフセット電圧が残ってしまう。すなわち、磁気スイッチの磁電変換特性が非対称になる場合が起こり得る。

【0009】

本発明は、上述した事情に鑑み、磁電変換特性の対称性を改善可能な半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0010】

本発明に係る半導体装置は、半導体基板に設けられた磁気スイッチを具備する半導体装置であって、前記磁気スイッチは、少なくとも４個の電極を有するホール素子と、第１の電源端子及び第２の電源端子と、前記ホール素子を駆動する駆動電流源と、前記４個の電極のうち、２個の電極から差動出力電圧が供給される入力端子対と、出力端子対と、制御端子と、を有し、前記制御端子に供給される制御信号に基づいて、前記入力端子対と前記出力端子対との結線状態を第１の状態と、第２の状態とに切替可能なスイッチ回路と、前記スイッチ回路の出力端子対から供給される信号を増幅する増幅器と、入力される基準同相電圧及び前記制御信号に基づいて、出力する基準電圧を調整可能な基準電圧回路と、前記増幅器の出力信号及び前記基準電圧との差動入力電圧が入力される比較器と、前記比較器の出力電圧をラッチするとともに、ラッチ出力信号を前記制御信号とするラッチ回路と、を備え、前記基準電圧回路は、前記ホール素子の磁気オフセットが負の場合、前記第１の状態では、前記基準同相電圧に基づく電圧である前記基準電圧の基準値に対して、前記制御信号に基づく前記基準電圧の調整値を正方向に加えることによって前記基準電圧を調整し、前記第２の状態では、前記基準値に前記調整値を負方向に加えることによって前記基準電圧を調整し、前記ホール素子の磁気オフセットが正の場合、前記第１の状態では、前記基準電圧の基準値に前記調整値を負方向に加えることによって前記基準電圧を調整し、前記第２の状態では、前記基準値に前記調整値を正方向に加えることによって前記基準電圧を調整するように構成され、前記基準値は、磁気オフセットがゼロである理想的なホール素子の動作点又は復帰点である磁束密度における前記差動入力電圧であり、前記調整値は、当該磁束密度における、前記理想的なホール素子の前記差動入力電圧と前記磁気スイッチが備える前記ホール素子の前記差動入力電圧との差であることを特徴とする。

【発明の効果】

【0011】

本発明によれば、磁電変換特性の対称性を改善可能な半導体装置を提供できる。

【図面の簡単な説明】

【0012】

【図1】第１の実施形態に係る半導体装置の概略図である。

【図2】第１の実施形態に係る半導体装置における基準電圧回路の一例を示す概略図である。

【図3】上記基準電圧回路における電流源回路のより詳細な構成例を示す回路図である。

【図4】 第１の実施形態に係る半導体装置におけるデコーダの構成例を示す回路図である。

【図5】 第１の実施形態に係る半導体装置におけるデコーダの動作を示す真理値表である。

【図6】本実施形態における半導体装置において、ホール素子の磁気オフセットが負（ＢOS＜０）かつ無調整の場合の磁電変換特性を説明する説明図である。

【図7】本実施形態における半導体装置において、ホール素子の磁気オフセットが負（ＢOS＜０）かつ調整実施時の磁電変換特性を説明する説明図である。

【図8】本実施形態における半導体装置において、ホール素子の磁気オフセットが正（ＢOS＞０）かつ無調整の場合の磁電変換特性を説明する説明図である。

【図9】本実施形態における半導体装置において、ホール素子の磁気オフセットが正（ＢOS＞０）かつ調整実施時の磁電変換特性を説明する説明図である。

【図10】第１の実施形態に係る半導体装置の制御信号と調整用電流、基準電圧、磁気オフセットの関係を説明する概略図である。

【図11】第２の実施形態に係る半導体装置における基準電圧回路の一例を示す回路図である。

【図12】第２の実施形態に係る半導体装置におけるデコーダの構成を示す回路図である。

【図13】第２の実施形態に係る半導体装置におけるデコーダの動作を示す真理値表である。

【図14】第２の実施形態に係る半導体装置の制御信号と調整用電流、基準電圧、磁気オフセットの関係を説明する概略図である。

【発明を実施するための形態】

【0013】

以下、本発明の実施形態に係る半導体装置を、図面を参照して説明する。実施形態に係る半導体装置は、半導体基板に設けられた磁気スイッチを備えている。なお、説明に際し、半導体基板に作用する磁束密度からアナログ信号への変換特性を「磁電変換特性」と呼称し、当該磁束密度から論理信号への変換特性を「磁電変換スイッチング特性」と呼称する。

【0014】

［第１の実施形態］
図１は、第１の実施形態に係る半導体装置１Ａの構成を示す概略図である。

【0015】

半導体装置１Ａは、半導体基板２に設けられた磁気スイッチ１０Ａを備えている。磁気スイッチ１０Ａは、第１の電源端子５と、第２の電源端子６と、ホール素子３０と、スイッチ回路８０と、電流源４１と、増幅器５０と、比較器６０と、基準電圧回路７０Ａと、ラッチ回路１００と、を備えている。

【0016】

ホール素子３０は、４個の電極３０ａ乃至３０ｄを有し、駆動電流ＩDRVと、半導体基板２に対して垂直な磁束密度Ｂinとに応じた差動出力電圧ＶHを得る磁気検出素子である。電極３０ａ乃至３０ｄは、半導体基板２の不純物拡散層やウェル層で形成される抵抗体に設けられており、例えば、正方形の頂点となる位置、すなわち対角位置に配設される。

【0017】

駆動電流源としての電流源４１は、電極３０ａに接続された第１端４１１と、電圧ＶＤＤを供給する第１の電源端子５に接続された第２端４１２と、を有する。電流源４１は、ホール素子３０が所望の磁電変換作用を得られるように、所定の電流である駆動電流ＩDRVを供給するように構成される。

【0018】

スイッチ回路８０は、入力端子８０ａ，８０ｂからなる入力端子対と、出力端子８０ｃ，８０ｄからなる出力端子対と、制御端子８０ｅと、を有する、いわゆるチョッパースイッチ回路である。スイッチ回路８０は、制御端子８０ｅに入力される論理レベルに応じて、入力端子対と出力端子対との接続状態を、第１の状態（ストレート結線状態）と、第２の状態（クロス結線状態）とに、切替可能に構成される。ここで、第１の状態（ストレート結線状態）は、入力端子８０ａ及び入力端子８０ｂから入力される差動出力電圧ＶHが、それぞれ、出力端子８０ｃ及び出力端子８０ｄに伝達される接続状態である。第２の状態（クロス結線状態）は、入力端子８０ａ及び入力端子８０ｂから入力される差動出力電圧ＶHが、それぞれ、出力端子８０ｄ及び出力端子８０ｃに伝達される接続状態である。

【0019】

増幅器５０は、二つの入力端子である正相入力端子５０ａ及び逆相入力端子５０ｂと、出力基準同相電圧が入力される基準端子５０ｃと、正相入力端子５０ａ及び逆相入力端子５０ｂから入力された二つの信号の差を増幅して出力する出力端子５０ＯＴと、を有する差動増幅回路で構成されている。

【0020】

基準電圧回路７０Ａは、制御端子７０ｃと、基準同相電圧端子７０ｂと、出力端子７０ＯＴを有し、基準同相電圧端子７０ｂに入力された基準同相電圧ＶCMを基準として、制御端子７０ｃに入力された論理信号に応じて、出力端子７０ＯＴから基準電圧７０１を出力するように構成される。

【0021】

比較器６０は、増幅器出力信号５０１が入力される正相入力端子６０ａと、基準電圧７０１が入力される逆相入力端子６０ｂと、出力端子６０ＯＴと、を有する。比較器６０は、増幅器出力信号５０１と基準電圧７０１との大小を比較し、比較結果に応じた２値の論理信号を比較器出力信号６０１として出力するように構成される。

【0022】

ラッチ回路１００は、比較器出力信号６０１が入力される信号入力端子と、ラッチクロック信号７０６が入力されるクロック入力端子と、ラッチ出力信号としての制御信号７０２が出力される出力端子と、を有している。ラッチ回路１００は、いわゆるデータラッチ動作するように構成されている。ラッチ回路１００の出力端子は、磁気スイッチ１０Ａの出力端子ＯＵＴに接続されている。

【0023】

図２は、基準電圧回路７０Ａの概略図である。基準電圧回路７０Ａの構成について図を用いて説明する。

【0024】

基準電圧回路７０Ａは、第１の抵抗器７０４と、電流源４２，４３，４４と、基準電圧７０１を出力する出力端子７０ＯＴと、制御端子７０ｃと、基準同相電圧端子７０ｂと、を備えている。電流源４２（具体的には後述する第１端４２１）と、電流源４３（具体的には後述する第２端４３２）と、電流源４４（具体的には後述する第１端４４１）と、第１の抵抗器７０４（具体的には後述する他端）と、出力端子７０ＯＴとは、節点Ｎ１で接続されている 。

【0025】

第１の抵抗器７０４は、所定の抵抗値を有する単一または複数の抵抗素子で構成され、その一端が基準同相電圧端子７０ｂに、他端が出力端子７０ＯＴに接続されている。

【0026】

電流源４２，４３は、連続的に可変な二値に設定され、制御端に与えられる制御信号に基づいて、設定された二値の何れか一方に切り替え可能に構成される可変電流源である。電流源４２は、第１の抵抗器７０４の他端及び出力端子７０ＯＴに接続される第１端４２１と、第１の電源端子５に接続される第２端４２２とに加えて、制御端子７０ｃと接続される制御端を有している。

【0027】

電流源４３は、電圧ＶＳＳを供給する第２の電源端子６に接続される第１端４３１と、節点Ｎ１に接続される第２端４３２と、を有し、さらに、制御端を有している。

【0028】

電流源４４は、所定の固有電流値をもつ電流を供給する定電流源として構成される。電流源４４は、節点Ｎ１に接続される第１端４４１と、第１の電源端子５に接続される第２端４４２と、を有する。

【0029】

電流源４２及び電流源４３は、制御信号７０２に応じて、内部調整（詳細は後述する）された電流値ＩDACP及びＩDACNを第１の抵抗器７０４に供給する。ＩDACPは第１の抵抗器７０４に流入する方向、ＩDACNは第１の抵抗器７０４から流出する方向である。また、電流源４４の電流値ｎＩREFは制御信号７０２に関係なく、第１の抵抗器７０４に流入する。結果として、第１の抵抗器７０４には、ｎＩREF＋ＩDACPまたはｎＩREF－ＩDACNの電流が流入することとなる。第１の抵抗器７０４の一端は基準同相電圧端子７０ｂに接続されているので、基準同相電圧ＶCMを基準として、第１の抵抗器７０４の抵抗値と、ｎＩREF＋ＩDACPまたはｎＩREF－ＩDACNの電流の積で決まる基準電圧７０１を発生する。

【0030】

図３は、電流源４１及び基準電圧回路７０Ａにおける電流源４２，４３，４４の、より詳細な構成例、具体的には、電流源４１～４４を含む電流源回路の構成例を示す回路図である。

【0031】

図３の電流源回路は、第１の電源端子５から第２の電源端子６へ向けて基準電流を供給する基準電流源４０と、第１乃至第３のトランジスタＴ１乃至Ｔ３と、電流源トランジスタＴ４１，Ｔ４２Ａ～Ｔ４２Ｃ，Ｔ４３Ａ～Ｔ４３Ｃと、第１乃至第６の電流スイッチＳＣ１乃至ＳＣ６と、メモリ回路９３Ａと、デコーダ９４Ａとを備えている。

【0032】

基準電流源４０は電流値ＩREFの電流源として構成され、一端が第２の電源端子６に接続され、他端が第１のトランジスタＴ１のドレイン端子及びゲート端子に接続されている。

【0033】

第１のトランジスタＴ１はＰｃｈトランジスタであり、ソース端子が第１の電源端子５に接続され、ドレイン端子が基準電流源４０と共通接続されるので、電流値ＩREFなるドレイン電流が流れている。

【0034】

第２のトランジスタＴ２は第１のトランジスタと等しい（Ｗ／Ｌ）比を有するＰｃｈトランジスタであり、ソース端子が第１の電源端子５に接続され、ゲート端子が第１のトランジスタＴ１のゲート端子と共通接続され、ドレイン端子が第３のトランジスタＴ３のゲート端子及びドレイン端子と共通接続され、カレントミラー回路を構成するので、電流値ＩREFなるドレイン電流が流れている。

【0035】

第３のトランジスタＴ３はＮｃｈトランジスタであり、ソース端子が第２の電源端子６と共通接続され、ドレイン端子が第２のトランジスタＴ２のドレイン端子と共通接続されるので、電流値ＩREFなるドレイン電流が流れている。

【0036】

電流源トランジスタＴ４１は、第１のトランジスタＴ１に対しｍ倍の（Ｗ／Ｌ）比を有するＰｃｈトランジスタとして構成され、ゲート端子が第１のトランジスタＴ１のゲート端子と共通接続され、ソース端子が第１の電源端子５に接続され、カレントミラー回路を構成するため、電流値ｍＩREFなるドレイン電流が流れている。このドレイン電流はホール素子３０の駆動電流ＩDRVである（図１を参照）。

【0037】

電流源トランジスタＴ４２Ａ～Ｔ４２Ｃは、第１のトランジスタＴ１に対し各々４倍、２倍、１倍の（Ｗ／Ｌ）比を有するＰｃｈトランジスタとして構成され、ゲート端子が第１のトランジスタＴ１のゲート端子と共通接続され、ソース端子が第１の電源端子５に接続され、カレントミラー回路を構成するため、各々電流値４ＩREF、２ＩREF、ＩREFに重みづけされたドレイン電流を供給可能に構成される。電流源トランジスタＴ４２Ａ～Ｔ４２Ｃのドレイン端子は各々第１乃至第３電流スイッチＳＣ１乃至ＳＣ３の一端に接続される。第１乃至第３電流スイッチＳＣ１乃至ＳＣ３の他端は、第１端４２１に共通接続され、その開閉状態に応じて第１端４２１に電流源トランジスタＴ４２Ａ～Ｔ４２Ｃのドレイン電流を供給するか否かが制御される。

【0038】

ここで、第１乃至第３電流スイッチＳＣ１乃至ＳＣ３が全て短絡状態ならば、電流源トランジスタＴ４２Ａ～Ｔ４２Ｃから電流源４２の第１端４２１に供給されるドレイン電流は合計７ＩREFとなり、第１乃至第３電流スイッチＳＣ１乃至ＳＣ３が全て開放状態ならば、電流源トランジスタＴ４２Ａ～Ｔ４２Ｃから第１端４２１に供給されるドレイン電流は零となる。第１乃至第３電流スイッチのＳＣ１乃至ＳＣ３の個別の開閉状態に応じて、電流源トランジスタＴ４２Ａ～Ｔ４２Ｃから第１端４２１に供給されるドレイン電流は、０～７ＩREFの範囲で、電流値ＩREFの分解能で制御可能である。

【0039】

電流源トランジスタＴ４３Ａ～Ｔ４３Ｃは、第３のトランジスタＴ３に対し各々４倍、２倍、１倍の（Ｗ／Ｌ）比を有するＮｃｈトランジスタとして構成され、ゲート端子が第３のトランジスタＴ３のゲート端子と共通接続され、ソース端子が第２の電源端子６に接続され、カレントミラー回路を構成するため、各々電流値４ＩREF、２ＩREF、ＩREF重みづけされたドレイン電流を供給可能に構成される。電流源トランジスタＴ４３Ａ～Ｔ４３Ｃのドレイン端子は各々第４乃至第６電流スイッチＳＣ４乃至ＳＣ６の一端に接続される。第４乃至第６電流スイッチＳＣ４乃至ＳＣ６の他端は、電流源４３の第１端４３１に共通接続され、その開閉状態に応じて、第１端４３１に電流源トランジスタＴ４３Ａ～Ｔ４３Ｃのドレイン電流を供給するか否か制御される。

【0040】

ここで、第４乃至第６電流スイッチＳＣ４乃至ＳＣ６が全て短絡状態ならば、電流源トランジスタＴ４３Ａ～Ｔ４３Ｃから第１端４３１に供給されるドレイン電流は合計－７ＩREFとなり、第４乃至第６電流スイッチＳＣ４乃至ＳＣ６が全て開放状態ならば、電流源トランジスタＴ４３Ａ～Ｔ４３Ｃから第１端４３１に供給されるドレイン電流は零となる。第４乃至第６の電流スイッチＳＣ４乃至ＳＣ６の個別の開閉状態に応じて、電流源トランジスタＴ４３Ａ～Ｔ４３Ｃから電流源４３の第１端４３１に供給されるドレイン電流は、－７ＩREF～０の範囲で、電流値ＩREFの分解能で制御可能である。

【0041】

電流源トランジスタＴ４４は、第１のトランジスタＴ１に対しｎ倍の（Ｗ／Ｌ）比を有するＰｃｈトランジスタとして構成され、ゲート端子が第１のトランジスタＴ１のゲート端子と共通接続され、ソース端子が第１の電源端子５に接続され、カレントミラー回路を構成するため、電流値ｎＩREFなるドレイン電流が流れている。このドレイン電流は、制御信号７０２の状態に関係なく、第１の抵抗器７０４を常時駆動している電流である（図２を参照）。

【0042】

メモリ回路９３Ａは、例えばヒューズＲＯＭやＥＥＰＲＯＭ等の４ビット長の不揮発性メモリとして構成され、デコーダ９４Ａに接続される２値信号Ｄ０～Ｄ３を出力する。２値信号Ｄ０～Ｄ３は、磁電変換特性を調整するために必要な電流調整量に応じて規定される２進調整符号ＢinCodeに準して予め製造工程で設定される。

【0043】

デコーダ９４Ａは、制御信号７０２及び２値信号Ｄ３～Ｄ０が入力され、それらの２値信号に応じて、第１乃至第６電流スイッチＳＣ１乃至ＳＣ６の２値制御信号９４１～９４６を出力する。２値制御信号９４１～９４６が“１”のとき、対応する第１乃至第６電流スイッチＳＣ１乃至ＳＣ６は導通し、電流源トランジスタＴ４２Ａ～Ｔ４２Ｃ及び電流源トランジスタＴ４３Ａ～Ｔ４３Ｃのドレイン電流が、電流源４２の第１端４２１及び電流源４３の第１端４３１にそれぞれ流れることとなる。２値制御信号９４１～９４６が“０”のとき、対応する第１乃至第６電流スイッチＳＣ１乃至ＳＣ６は遮断し、電流源トランジスタＴ４２Ａ～Ｔ４２Ｃ及び電流源トランジスタＴ４３Ａ～Ｔ４３Ｃのドレイン電流は、それぞれ遮断される。

【0044】

図４はデコーダ９４Ａの詳細な構成の一例、図５はデコーダ９４Ａの真理値表である。図４を参照して、デコーダ９４Ａの詳細な構成例について説明する。

【0045】

デコーダ９４Ａは種々の論理ゲートＩＶ１、ＩＶ２、ＡＮ１～ＡＮ１０、ＯＲ１、ＯＲ２を有し、制御信号７０２と２値信号Ｄ３（極性ビット）の組合せ論理信号で、２値信号Ｄ２～Ｄ０（絶対値ビット）をイネーブルして２値制御信号９４１～９４６に出力するように構成されている。より詳細には図５に示すような真理値表に従って、第１乃至第６電流スイッチＳＣ１乃至ＳＣ６の２値制御信号９４１～９４６を出力している。

【0046】

図５の真理値表に示す通り、制御信号７０２の符号に応じて、２値信号Ｄ［３：０］に対する２値制御信号９４１～９４６の割り当てが切り替わり、２値信号Ｄ［３：０］に対するＩDACの符号が逆転するように構成されている。この例では、Ｄ［３：０］＝００００ｂのとき及びＤ［３：０］＝１０００ｂのときを０（ゼロ）、すなわち調整幅が０（ゼロ）又は磁気オフセット調整を実施しない場合に該当する。

【0047】

続いて、半導体装置１Ａの作用について説明する。
図６及び図７は、ホール素子３０の磁気オフセットが負のときの半導体装置１Ａの磁電変換特性を説明する説明図である。図６は無調整時の磁電変換特性、図７は本実施形態の半導体装置で最適に調整をかけた場合の磁電変換特性をそれぞれ示している。

【0048】

図６及び図７において、横軸は、半導体装置１Ａの検出軸に印加される磁束密度Ｂinを表し、縦軸は、比較器６０の差動入力電圧である電圧ＶSIG及び比較器６０の出力電圧である電圧ＶOUTをそれぞれ表す。まず、無調整（調整不実施）の場合における動作（図６）について説明する。ホール素子３０が理想的な磁電変換特性を有する場合、Ｎ極磁場が検出された際にはスイッチ回路８０は第１の状態（ストレート結線状態）であるため、直線Ｌsiに沿った磁電変換特性を有し、Ｓ極磁場が検出された際にはスイッチ回路８０は第２の状態（クロス結線状態）であるため、直線Ｌciに沿った磁電変換特性を有する。

【0049】

一方、ホール素子３０が負の磁気オフセットＢOSを有する場合、Ｎ極磁場が検出された際にはスイッチ回路８０は第１の状態（ストレート結線状態）であるため、直線Ｌsiを負にＢOS平行移動させた直線Ｌsに沿った磁電変換特性を有し、Ｓ極磁場が検出された際にはスイッチ回路８０は第２の状態（クロス結線状態）であるため、直線Ｌciを負にＢOS平行移動させた直線Ｌcに沿った磁電変換特性を有する。

【0050】

ホール素子３０が理想的な磁電変換特性を有する場合、直線Ｌsiと基準電圧の基準値ＶREFの交点でＳ極強磁場が検出され、直線Ｌciと基準値ＶREFの交点でＮ極強磁場が検出される。各々の交点に対応する磁束密度ＢOPid、ＢRPidが理想的な動作点、復帰点を示している。一方、ホール素子３０が負の磁気オフセットＢOSDPを有する場合、各々の交点も直線Ｌs、Ｌc同様に負にＢOSDP分だけ平行移動するため、各々の交点に対応する磁束密度ＢOP、ＢRPが動作点、復帰点となる。ＢOPid、ＢRPid、ＢOP、ＢRP、ＢOSDPの関係は以下の式（１）乃至（２）で表される。
ＢOP＝ＢOPid－｜ＢOSDP｜ （１）
ＢRP＝ＢRPid－｜ＢOSDP｜ （２）

【0051】

続いて、調整実施時の動作（図７）について説明する。図６との違いは比較器６０に供給される基準電圧（以下、「比較器基準電圧」とする）を、基準値ＶREFに対して、基準電圧の調整値ΔＶ（ΔＶ＞０）を正方向に加えた比較器基準電圧ＶREF＋ΔＶ又はΔＶを負方向に加えた比較器基準電圧ＶREF－ΔＶに切替可能な点である。基準電圧ＶREFは図６と同一であり、比較器基準電圧ＶREF＋ΔＶ及びＶREF－ΔＶは、それぞれ基準電圧ＶREFから正負に調整値ΔＶ分を平行移動させた電圧となっている。磁電変換特性を表す直線Ｌs、Ｌsi、Ｌc、Ｌciについては、図６と同一であるので、説明を省略する。

【0052】

図７においては、ホール素子３０が理想的な磁電変換特性を有する場合、直線Ｌsと比較器基準電圧ＶREF＋ΔＶの交点でＳ極磁場が検出され、直線Ｌcと比較器基準電圧ＶREF－ΔＶの交点でＮ極磁場が検出される。よって、ΔＶが適切な値に設定されていれば、直線Ｌsと比較器基準電圧ＶREF＋ΔＶとの交点で表される動作点ＢOPは理想的な動作点ＢOPidと一致し、直線Ｌcと比較器基準電圧ＶREF－ΔＶとの交点で表される復帰点ＢRPは理想的な復帰点ＢRPidと一致させることができる。

【0053】

図８及び図９は、ホール素子３０の磁気オフセットが正のときの半導体装置１Ａの磁電変換特性を説明する説明図である。図８は無調整時の磁電変換特性、図９は本実施形態で最適に調整をかけた場合の磁電変換特性をそれぞれ示している。

【0054】

図８及び図９において、横軸及び縦軸は、図６と同一であるので、その説明を省略する。まず、無調整（調整不実施）の場合における動作（図８）について説明する。ホール素子３０が理想的な磁電変換特性を有する場合、Ｎ極磁場が検出された際にはスイッチ回路８０は第１の状態（ストレート結線状態）であるため、直線Ｌsiに沿った磁電変換特性を有し、Ｓ極磁場が検出された際にはスイッチ回路８０は第２の状態（クロス結線状態）であるため、直線Ｌciに沿った磁電変換特性を有する。

【0055】

一方、ホール素子３０が正の磁気オフセットＢOSDPを有する場合、Ｎ極磁場が検出された際にはスイッチ回路８０は第１の状態（ストレート結線状態）であるため、直線Ｌsiを正にＢOSDP平行移動させた直線Ｌsに沿った磁電変換特性を有し、Ｓ極磁場が検出された際にはスイッチ回路８０は第２の状態（クロス結線状態）であるため、直線Ｌciを正にＢOSDP平行移動させた直線Ｌcに沿った磁電変換特性を有する。

【0056】

ホール素子３０が理想的な磁電変換特性を有する場合の説明は図６と重複するので省略する。ホール素子３０が正の磁気オフセットＢOSDPを有する場合、各々の交点も直線Ｌs、Ｌc同様に正にＢOSDP分だけ平行移動するため、各々の交点に対応する磁束密度ＢOP、ＢRPが動作点、復帰点となる。ＢOPid、ＢRPid、ＢOP、ＢRP、ＢOSDPの関係は以下の式（３）乃至（４）で表される。
ＢOP＝ＢOPid＋ＢOSDP （３）
ＢRP＝ＢRPid＋ＢOSDP （４）

【0057】

続いて、調整実施時の動作（図９）について説明する。図８との違いは比較器６０の基準電圧がＶREF＋ΔＶ及びＶREF－ΔＶに切替可能な点である。直線Ｌs、Ｌsi、Ｌc、Ｌciについては図８と同一であるので説明を省略する。図９においては、ホール素子３０が理想的な磁電変換特性を有する場合、直線Ｌsと比較器基準電圧ＶREF－ΔＶの交点でＳ極強磁場が検出され、直線Ｌcと比較器基準電圧ＶREF＋ΔＶの交点でＮ極強磁場が検出される。よって、調整値ΔＶが適切な値に設定されていれば、直線Ｌsと比較器基準電圧ＶREF－ΔＶとの交点で表される動作点は、理想的な動作点である磁束密度ＢOPidと一致し、直線Ｌcと比較器基準電圧ＶREF＋ΔＶとの交点で表される復帰点を理想的な復帰点である磁束密度ＢRPidと一致させることができる。

【0058】

続いて、本実施形態の磁気オフセット調整の原理について図を用いて説明する。図１０は、４ビット（正負各３ビット）の２進調整符号ＢinCode、すなわち後述する調整ビット数Ｎ（設計定数）＝４の２進調整符号ＢinCodeに対する基準電流ＩDAC、基準電圧ＶREF及び磁気オフセット調整量ΔＢOSの例を示す。

【0059】

２進調整符号ＢinCodeは、００００ｂ～１１１１ｂの計１６通りであり、ＭＳＢが調整量の符号、下位ビットが調整量の絶対値に対応している。基準電流ＩDACはＤ［３：０］＝０１１１ｂのときＩDAC＝－７ΔＩ、Ｄ［３：０］＝１１１１ｂのときＩDAC＝＋７ΔＩとなるように構成される。同様に、基準電圧ＶREFはＤ［３：０］＝０１１１ｂのときＶREF＝ＶREF－７ΔＶ、Ｄ［３：０］＝１１１１ｂのときＶREF＝ＶREF＋７ΔＶとなるように構成される。

【0060】

結果として、磁気オフセット調整量ΔＢOSは、Ｄ［３：０］＝０１１１ｂのときΔＢOS＝－７ΔＢ、Ｄ［３：０］＝１１１１ｂのときΔＢOS＝＋７ΔＢとなる。基準電流ＩDACの調整分解能ΔＩ（設計定数）と第１の抵抗器７０４の抵抗値ＲREF（設計定数）とホール素子の磁電変換係数ＫHと増幅器５０のゲインＧを用いて、磁気オフセット調整分解能ΔＢは以下の式（５）で表される。
ΔＢ＝ΔＶ／（ＫH×Ｇ）＝（ＲREF×ΔＩ）／（ＫH×Ｇ） （５）

【0061】

また、磁気オフセットの調整範囲Ｂrngは、磁気オフセット調整分解能ΔＢと調整ビット数Ｎ（設計定数）を用いて以下の式（６）で表される。
Ｂrng＝ΔＢ×２＾（Ｎ－１） （６）
ここで、２＾（Ｎ－１）は、２の（Ｎ－１）乗を表している。

【0062】

このように、磁気オフセット調整分解能ΔＢと調整範囲Ｂrngは、設計定数によりホール素子３０の磁気オフセットのバラツキ範囲と磁気スイッチとして要求される精度を鑑みた制御が可能である。

【0063】

本実施形態によれば、動作点である磁束密度ＢOP及び復帰点である磁束密度ＢRPの判定に用いる基準電圧ＶREFを、比較器６０の出力レベルに応じた制御信号７０２を用いて切り替えることによって、ホール素子３０の磁気オフセットＢOSDPが動作点及び復帰点に及ぼす影響を補正することができる。すなわち、本実施形態によれば、ホール素子３０の磁気オフセットＢOSDPの影響を抑圧可能な磁電変換スイッチング特性を得ることができる。

【0064】

本実施形態によれば、事前の調整作業によって動作点及び復帰点の最適化が可能になる。例えば、検査工程にて磁気オフセットＢOSが測定可能な場合、測定されたＢOSの初期値に応じて、調整後のＢOSが零に近づくように、電流源４２，４３の電流値を最適な電流値に調整されるように２値信号Ｄ［３：０］を設定すればよい。また、磁気オフセットＢOSがシステマティックな偏りを持つ場合、調整後の磁気オフセットＢOSが零に近づくように電流源４２，４３の電流値を最適な電流値に調整されるように、２値信号Ｄ［３：０］を設定すればよい。

【0065】

上述した第１の実施形態において、電流源４２，４３は正負各３ビット調整可能に構成されているが、任意の調整ビット数Ｎで構成されてもよい。この場合、調整ビット数Ｎに応じた磁気オフセットＢOSの調整範囲及び調整分解能を得ることができる。

【0066】

［第２の実施形態］
次に、第２の実施形態について、第１の実施形態との違いに着目して、図を用いて説明する。
第２の実施形態に係る半導体装置１Ｂは、図１に例示される半導体装置１Ａに対して、基準電圧回路７０Ａの代わりに基準電圧回路７０Ｂを備えている点で相違するが、その他の点は同様である。すなわち、図１に付された符号１Ａ及び７０Ａを、それぞれ、１Ｂ及び７０Ｂに読み替えれば、半導体装置１Ｂの構成を示す概略図となる。そこで、本実施形態では、基準電圧回路７０Ｂを中心に説明し、半導体装置１Ａと重複する説明については省略する。

【0067】

図１１は、半導体装置１Ｂにおける基準電圧回路７０Ｂの構成を示す回路図である。
基準電圧回路７０Ｂは、メモリ回路９３Ｂと、デコーダ９４Ｂと、第１乃至第７の抵抗セグメント７０５Ａ～７０５Ｇとから構成される第２の抵抗器７０５と、電流源４４と、第１乃至第６の短絡スイッチＳＳ１～ＳＳ６とを備えている。

【0068】

第２の抵抗器７０５は、第１乃至第７の抵抗セグメント７０５Ａ～７０５Ｇが直列接続されて構成され、その一端が基準同相電圧端子７０ｂに接続され、他端が基準電圧７０１に接続される。

【0069】

第１の短絡スイッチＳＳ１は第２の抵抗セグメント７０５Ｂの両端に、第２の短絡スイッチＳＳ２は第３の抵抗セグメント７０５Ｃの両端に、第３の短絡スイッチＳＳ３は第４の抵抗セグメント７０５Ｄの両端に、第４の短絡スイッチＳＳ４は第５の抵抗セグメント７０５Ｅの両端に、第５の短絡スイッチＳＳ５は第６の抵抗セグメント７０５Ｆの両端に、第６の短絡スイッチＳＳ６は第７の抵抗セグメント７０５Ｇの両端にそれぞれ接続される。第１乃至第６の短絡スイッチＳＳ１～ＳＳ６は、閉状態（導通状態）における抵抗値は、第１乃至第７の抵抗セグメント７０５Ａ～７０５Ｇの抵抗値に対し、相対的に十分小さく、その開閉状態に応じて、並列接続された第１乃至第７の抵抗セグメント７０５Ａ～７０５Ｇ各々が有効化もしくは無効化されるように切り替え制御される。

【0070】

第１の抵抗セグメント７０５Ａは第１乃至第６の短絡スイッチＳＳ１乃至ＳＳ６が全て短絡状態であるときに第２の抵抗器７０５の抵抗値を規定するための基準抵抗器であり、その抵抗値は例えばＲ－７ΔＲになるように設定される。第２乃至第７の抵抗セグメント７０５Ｂ乃至７０５Ｇは重み付けされた抵抗器である。例えば、第２乃至第３の抵抗セグメント７０５Ｂ乃至７０５Ｃは４ΔＲに、第４乃至第５の抵抗セグメント７０５Ｄ乃至７０５Ｅは２ΔＲに、第６乃至第７の抵抗セグメント７０５Ｆ乃至７０５ＧはΔＲになるようにそれぞれ構成される。その場合、第１乃至第６の短絡スイッチＳＳ１乃至ＳＳ６が全て開状態（遮断状態）であるときに、第２の抵抗器７０５の抵抗値はＲ＋７ΔＲとなる。このように、第１乃至第６の短絡スイッチＳＳ１乃至ＳＳ６の状態に応じて、第２の抵抗器７０５の抵抗値は最小値Ｒ－７ΔＲ、最大値Ｒ＋７ΔＲの間のΔＲ刻みの抵抗値へと、制御信号９４１Ｂ～９４６Ｂによって任意に設定可能に構成されている。

【0071】

電流源４４は、第１端４４１が基準電圧７０１に接続され、第２端４４２が第１の電源端子に接続される。電流源４４は基準電圧回路７０Ａと同様に、切替え制御される必要はなく、その出力電流の電流値ＩREFは固定値でよい。

【0072】

メモリ回路９３Ｂは、メモリ回路９３Ａと同様に２進調整符号ＢinCodeを構成する４ビット信号Ｄ２０～Ｄ２３を出力し、デコーダ９４Ｂに入力する。

【0073】

デコーダ９４Ｂは制御信号７０２及び４ビット信号Ｄ２０～Ｄ２３に応じて、第１乃至第６の短絡スイッチＳＳ１乃至ＳＳ６の開閉状態を制御するための信号線９４１Ｂ乃至９４６Ｂに制御信号を出力する。信号Ｄ２０は２進調整符号ＢinCodeのＬＳＢ（最下位ビット）、信号Ｄ２３は２進調整符号ＢinCodeのＭＳＢ（最上位ビット）をそれぞれ表している。

【0074】

次に、基準電圧回路７０Ｂの動作について説明する。抵抗値Ｒ±ΔｎＲ（ｎは０～７の整数）を有する第２の抵抗器７０５に注入される基準電流の電流値ＩREFは、以下の式（７）で表される基準電圧ＶREFを発生する。
ＶREF＝ＶCM＋（Ｒ±ｎΔＲ）×ＩREF （７）
調整符号が、Ｄ２［３：０］＝００００ｂ及びＤ２［３：０］＝１０００ｂのときｎ＝０、Ｄ２［３：０］＝０００１ｂのときｎ＝－１、Ｄ２［３：０］＝０１１１ｂのときｎ＝－７、Ｄ２［３：０］＝１００１ｂのときｎ＝＋１、Ｄ２［３：０］＝１１１１ｂのとき、ｎ＝＋７となる。上述した例に従えば、調整符号に応じて段階的に変化するＶREF±ｎΔＶを生成することができる。

【0075】

図１２はデコーダ９４Ｂの詳細な構成の一例を示す回路図である。図１３はデコーダ９４Ｂの動作を示す真理値表である。

【0076】

図１２を参照してデコーダ９４Ｂの構成例について説明する。デコーダ９４Ｂは種々の論理ゲートＩＶ３、ＩＶ４、ＡＮ１１～ＡＮ１９、ＯＲ３、ＯＲ４、ＮＲ１、ＮＲ２、ＮＤ１を有し、制御信号７０２と２値信号Ｄ２３～Ｄ２０をデコードして２値制御信号９４１Ｂ～９４６Ｂに出力するように構成されている。より詳細には図１３に示すような真理値表に従って、第１乃至第６の短絡スイッチＳＳ１乃至ＳＳ６の開閉状態制御信号９４１Ｂ～９４６Ｂを出力している。図１３の真理値表に示す通り、制御信号７０２の符号に応じて、２値信号Ｄ２［３：０］に対する２値制御信号９４１Ｂ～９４６Ｂの割り当てが切り替わり、２値信号Ｄ２［３：０］に対するＲDACの中心値Ｒからの偏差（±ｎΔＲ）の符号が逆転するように構成されている。

【0077】

続いて、本実施形態の磁気オフセット調整について説明する。
図１４は、２進調整符号ＢinCodeに対する第２の抵抗器７０５の抵抗値ＲDAC、基準電圧ＶREF及び磁気オフセット調整量ΔＢOSの例を示す概略図である。

【0078】

調整符号であるＤ２［３：０］は００００ｂ～１１１１ｂの計１６通りであり、ＭＳＢ（Ｄ２３）が調整の極性符号、下位ビット（Ｄ２２～Ｄ２０）が調整量の絶対値に対応している。抵抗値ＲDACはＤ２［３：０］＝０１１１ｂのとき、ＲDAC＝Ｒ－７ΔＲ、Ｄ２［３：０］＝１１１１ｂのとき、ＲDAC＝Ｒ＋７ΔＲとなるように構成される。基準電圧ＶREF及び磁気オフセット調整量ΔＢOSは図１０と同様となるので説明を省略する。

【0079】

このように構成される半導体装置１Ｂの図１４で表される２進調整符号ＢinCodeに対するΔＢOS特性は、図１０と同様であるので、半導体装置１Ａと同様にＢOSを調整するように作用させることができる。すなわち、半導体装置１Ａと同様の作用が得られることによって、半導体装置１Ａと同様の効果が得られる。

【0080】

このように、本実施形態によれば、比較器基準電圧ＶREF±ΔＶの生成に用いる第２の抵抗器７０５の抵抗値の切り替えによって、Ｓ極とＮ極とで対称な磁電変換スイッチング特性を得ることができ、第１の実施形態と同様の効果を得ることがきる。

【0081】

上述した第２の実施形態において、第２の抵抗器７０５は正負各３ビット調整可能に構成されているが、任意の調整ビット数Ｎで構成されてもよい。この場合、調整ビット数Ｎに応じたＢOS調整範囲とＢOS調整分解能を得ることができる。

【0082】

以上のように本発明の実施形態に係る半導体装置の構成と作用について、図を参照して説明した。

【0083】

上述した半導体装置１Ａ乃至１Ｂが具備する磁気スイッチは、いわゆる交番検出型の磁気スイッチであるが、両極検出型や片極検出型の磁気スイッチとして構成されてもよい。半導体装置１Ａ乃至１Ｂが両極検出型の磁気スイッチとして構成される場合、比較器６０の後段に適切な論理回路を追加して、状態遷移が適切に制御されるように構成すればよい。

【0084】

なお、半導体装置１Ａ乃至１Ｂを両極検出型の磁気スイッチとして形成する場合、組み合わされる磁石の極性管理がなされていなくとも、本半導体装置が組み込まれる磁性体検出機構の検出距離のバラツキを低減することができる。また、半導体装置１Ａ乃至１Ｂを片極検出型の磁気スイッチとして形成する場合、対象の極性の磁気感度の精度を改善することができるため、本半導体装置が組み込まれる磁性体検出機構の検出距離のバラツキを低減することができる。

【0085】

半導体装置１Ａ乃至１Ｂにおいて、ホール素子３０に駆動電流ＩDRVを供給する入力端子及びホール素子３０から差動出力電圧ＶHを出力する出力端子となる電極３０ａ～３０ｄを切り替えるスイッチ回路網がさらに設けられていてもよい。

【0086】

上述した実施形態において、ホール素子３０は、正方形の拡散領域の四隅に形成された電極３０ａ乃至３０ｄを有しており、半導体基板２の表面に対して直交する磁場を検出する、いわゆる水平ホール素子の構成が例示されているが（例えば、図１参照）、これに限定されない。例えば、半導体基板２の表面に対して平行な磁場を検出する、５端子垂直ホール素子として構成されていてもよい。５端子垂直ホール素子は、その両端の電極を短絡して等価的に４端子素子として扱われる。

【0087】

上述した実施形態において、デコーダ９４Ａ，９４Ｂは、それぞれ、図４及び図１２に例示される論理ゲート素子を用いた回路構成に限定されない。上述した入力信号が入力された場合に、等価な論理演算結果が得られる構成であれば、使用する論理ゲート素子及び回路構成は問わない。

【0088】

また、上述した実施形態において、電流源４２，４３の電流値や第２の抵抗器７０５の抵抗値を切り替える手段の一例として、スイッチ回路を説明したが、電流値や抵抗値を切り替える手段は、これに限定されない。スイッチＳＣ１乃至ＳＣ６及びＳＳ１乃至ＳＳ６は、例えば、ＭＥＭＳによる機械式スイッチ、トランジスタ等の電子式スイッチ、又はこれらの組み合わせでもよい。

【0089】

また、上述した実施形態におけるメモリ回路９３Ａ，９３Ｂは所要ビット数の２値信号を出力可能に構成されていれば、その種類を問わない。メモリ回路９３Ａ，９３Ｂは、例えば、ＥＥＰＲＯＭ等の書き換え可能な不揮発性メモリでもよいし、ヒューズＲＯＭのような１回のみ書き込みが可能な不揮発性メモリでもよい。また、電源起動時に自己診断結果に基づいてビットを設定するように構成されている場合には、ＳＲＡＭのような揮発性メモリでもよい。

【0090】

上述した実施形態において、ホール素子３０は単一のホール素子である場合を説明しているが、磁気オフセットＢOSDPの絶対値とバラツキを抑える観点から、複数のホール素子セルを並列接続した構成を採用してもよい。無調整時の動作点及び復帰点の設計値からのズレ分を抑制できるため、調整回路に必要な調整範囲と調整分解能を少なくすることができ、回路規模を縮小することができる。

【0091】

上述した実施形態では、差動入力単相出力型の増幅器５０及び単相入力型の比較器６０の構成例が説明されている。しかしながら、増幅器５０及び比較器６０は、この例に限定されず、半導体装置１Ａ乃至１Ｂにおいて、差動入出力型の増幅器５０及び差動入力型の比較器６０が適用されてもよい。この場合、電源等から重畳する同相雑音に対して、相対的にロバストな磁気スイッチを具備する半導体装置１Ａ乃至１Ｂを提供することができる。

【0092】

上述した実施形態では、磁気オフセット調整量ΔＢOSが、Ｄ［３：０］又はＤ２［３：０］＝００００ｂのとき及びＤ［３：０］又はＤ２［３：０］＝１０００ｂのときを０、すなわち磁気オフセット調整量が０（ゼロ）の場合を含めて正負に７段階の調整幅を持つ磁気オフセット調整量ΔＢOSを設定した例を説明したが、この例に限られない。例えば、磁気オフセット調整量ΔＢOSが０の場合を排除して正負に８段階の調整幅を持つ磁気オフセット調整量ΔＢOSを設定してもよい。なお、本実施形態において、磁気オフセット調整量が０の場合は、磁気オフセット調整が無い場合に相当するので、半導体装置１Ａ乃至１Ｂは、磁気オフセットの調整の有無を切替可能な磁気スイッチを具備する半導体装置と解することもできる。

【0093】

これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0094】

１Ａ，１Ｂ 半導体装置
２ 半導体基板
５ 第１の電源端子
６ 第２の電源端子
３０ ホール素子
３０ａ～３０ｄ 電極
４１～４４ 電流源
５０ 増幅器
５０１ 増幅器出力信号
６０ 比較器
６０１ 比較器出力信号
７０Ａ，７０Ｂ 基準電圧回路
７０ｂ 基準同相電圧端子
７０４ 第１の抵抗器
７０５ 第２の抵抗器
８０ スイッチ回路
８０１ チョッパー出力信号
１００ ラッチ回路
７０５Ａ～７０５Ｇ 第１乃至第７の抵抗セグメント
ＳＣ１～ＳＣ６ 第１乃至第６の電流スイッチ
ＳＳ１～ＳＳ６ 第１乃至第６の短絡スイッチ
Ｔ１～Ｔ３ 第１乃至第３のトランジスタ
Ｔ４２Ａ～Ｔ４２Ｃ 電流源トランジスタ
Ｔ４３Ａ～Ｔ４３Ｃ 電流源トランジスタ
Ｔ４４ 電流源トランジスタ
９３Ａ、９３Ｂ メモリ回路
９４Ａ、９４Ｂ デコーダ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】