特許 7580576 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-10-31

(45)【発行日】2024-11-11

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20241101BHJP

   H01L 29/812 20060101ALI20241101BHJP

   H01L 21/265 20060101ALI20241101BHJP

   H01L 21/28 20060101ALI20241101BHJP

   H01L 29/417 20060101ALI20241101BHJP

【ＦＩ】

H01L29/80 F

H01L21/265 601H

H01L21/265 601A

H01L21/28 A

H01L29/50 J

H01L21/28 301R

H01L21/28 301B

【請求項の数】 6

(21)【出願番号】P 2023510131

(86)(22)【出願日】2021-04-02

(86)【国際出願番号】 JP2021014292

(87)【国際公開番号】W WO2022208865

(87)【国際公開日】2022-10-06

【審査請求日】2023-07-27

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110002941

【氏名又は名称】弁理士法人ぱるも特許事務所

(72)【発明者】

【氏名】岡崎 拓行

(72)【発明者】

【氏名】西口 浩平

【審査官】恩田 和彦

(56)【参考文献】

【文献】特開２０１７－０７９２８７（ＪＰ，Ａ）

【文献】特開２０１７－０７９２８８（ＪＰ，Ａ）

【文献】特開２０１５－０３７１０５（ＪＰ，Ａ）

【文献】特開２０１０－１０９２７６（ＪＰ，Ａ）

【文献】特開２０１２－１１４２４２（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２９／４１７

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

基板上に形成された窒化物半導体層におけるソース電極およびドレイン電極が形成されるソース・ドレイン電極形成領域に不純物をイオン注入する工程と、
前記窒化物半導体層の表面に、表面保護犠牲膜として、屈折率が１．８０以上１．８８未満で膜厚が１００ｎｍ以上５００ｎｍ以下の窒化シリコン膜をプラズマ化学気相成長法によって成膜する工程と、
前記表面保護犠牲膜が成膜された前記窒化物半導体層を熱処理する工程と、
を含む半導体装置の製造方法。

【請求項2】

基板上に形成された窒化物半導体層におけるソース電極およびドレイン電極が形成されるソース・ドレイン電極形成領域に不純物をイオン注入する工程と、
前記窒化物半導体層の表面に、上層表面保護犠牲膜および下層表面保護犠牲膜の２層からなる表面保護犠牲膜の前記下層表面保護犠牲膜として、屈折率が１．８０以上１．８８未満で膜厚が３０ｎｍ以上の窒化シリコン膜をプラズマ化学気相成長法によって成膜する工程と、
前記下層表面保護犠牲膜に積層され、前記下層表面保護犠牲膜との膜厚との総和が１００ｎｍ以上５００ｎｍ以下である前記上層表面保護犠牲膜を成膜する工程と、
前記表面保護犠牲膜が成膜された前記窒化物半導体層を熱処理する工程と、
を含む半導体装置の製造方法。

【請求項3】

前記熱処理の熱処理温度は１０００℃以上１２００℃以下であることを特徴とする請求項１または２に記載の半導体装置の製造方法。

【請求項4】

前記ソース電極および前記ドレイン電極は、アルミニウムが排除された電極材料からなることを特徴とする請求項１から３のいずれか１項に記載の半導体装置の製造方法。

【請求項5】

前記電極材料は、チタン、ニオブ、白金および金のいずれか１つ、あるいは、２つ以上の組み合わせからなることを特徴とする請求項４記載の半導体装置の製造方法。

【請求項6】

前記表面保護犠牲膜をウエットエッチング処理によって除去することを特徴とする請求項１から５のいずれか１項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、半導体装置の製造方法に関する。

【背景技術】

【0002】

一般に、窒化物半導体等の化合物半導体による高周波動作を目的とした高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｅｒ）等の半導体装置は、ソース・ドレイン（ＳＤ：Ｓｏｕｒｃｅ－Ｄｒａｉｎ）電極等のオーミック電極に対して、電気特性の向上を目的とした低抵抗化プロセスを実施する。低抵抗化プロセスの一般的な例として、イオン注入プロセスが挙げられる。

【0003】

イオン注入プロセスでは、イオン化された不純物を窒化物半導体層にイオン注入することによって窒化物半導体層中に不純物領域を形成し、その後、活性化処理を実施する。イオン注入プロセスによって、窒化物半導体層と電極金属とのコンタクト抵抗は大幅に減少する。

【0004】

イオン注入後の活性化処理は、具体的には、窒化物半導体層に対する１０００℃以上の熱処理である。窒化物半導体層に対する熱処理では、熱処理温度は、例えば、窒化ガリウム（ＧａＮ：Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ）等のエピタキシャル成長条件に近い温度領域まで高温化する必要があった。かかる高温熱処理の際には、窒化物半導体層の表面が損傷するため、窒化物半導体層表面へのキャップ膜（表面保護犠牲膜）の形成によるダメージ低減は常套手段であった。

【0005】

しかしながら、一般的な表面保護犠牲膜の材料として挙げられる、例えば、酸化シリコン（ＳｉＯ：Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）等のような酸化膜では、上述の活性化処理による弊害として、半導体装置の信頼性の低下、あるいは、窒化物半導体層の表面モフォロジーの悪化等を完全に抑制することは困難であった。

【0006】

このような不具合に対する対策として、例えば、特許文献１では熱ダメージのはいった窒化物半導体表面層を除去する半導体装置の製造方法、特許文献２では熱処理時のキャップ膜（表面保護犠牲膜）の成膜条件を規定する半導体装置の製造方法がそれぞれ開示されている。

【先行技術文献】

【特許文献】

【0007】

【文献】特開２０１７－０７９２８７号公報

【文献】特開２０１７－０７９２８８号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

窒化物半導体からなるＨＥＭＴの製造時における主要な熱処理プロセスは、１０００℃以上の熱ダメージを与えるイオン注入プロセスである。イオン注入プロセスの際に生じる窒化物半導体層への熱ダメージ、すなわち、表面モフォロジー悪化の抑制に関しては、単純に熱処理温度を下げることで抑制は可能であるものの、熱処理温度の低下と共にコンタクト抵抗が悪化（高抵抗化）してしまうことが問題であった。

【0009】

また、例えば、特許文献１に開示される、従来と同程度の熱処理温度での熱処理を実施した後に、熱ダメージによって発生した窒化物半導体表面の損傷層を除去することで、半導体装置の信頼性の確保を図る場合は、製造工程数の増加がともなう上に、トランジスタ特性に大きな影響を与えかねないゲート電極下の窒化物半導体層へダメージが入るといった不具合が懸念される。さらに、ゲート電極に対するソース・ドレイン電極間での窒化物半導体層の表面において段差部位が発生し、この段差部位に起因する窒化物半導体層の表面での予期せぬ電界集中、リークパスの形成等の懸念もある。

【0010】

特許文献２に開示される、熱キャップ膜（表面保護犠牲膜）として使用する膜を、プラズマ化学気相成長法（ＰＥＣＶＤ：Ｐｌａｓｍａ－Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で成膜する場合、スパッタ法で成膜したスパッタ膜のような水素結合が少ない膜に変質させる必要があり、特許文献２によれば、熱処理温度８００℃～１０００℃で熱処理時間が３０分～６０分を要する高ダメージ熱処理を追加する必要があるため、製造工程数の増加、あるいは窒化物半導体層への余計な熱ダメージの増大がともない、窒化物半導体層の品質をかえって損ねる可能性が高い。

【0011】

本開示は、上記のような課題を解決するための技術を開示するものであり、イオン注入プロセスにおける窒化物半導体層の表面モフォロジーの悪化の防止、および、ダメージ層形成の防止が可能な製造方法を提供することにある。

【課題を解決するための手段】

【0012】

本願に開示される半導体装置の製造方法は、基板上に形成された窒化物半導体層におけるソース電極およびドレイン電極が形成されるソース・ドレイン電極形成領域に不純物をイオン注入する工程と、前記窒化物半導体層の表面に、表面保護犠牲膜として、屈折率が１．８０以上１．８８未満で膜厚が１００ｎｍ以上５００ｎｍ以下の窒化シリコン膜をプラズマ化学気相成長法によって成膜する工程と、前記表面保護犠牲膜が成膜された前記窒化物半導体層を熱処理する工程と、を含む。

【発明の効果】

【0013】

本願に開示される半導体装置の製造方法によれば、窒化物半導体層へ与えられる熱ダメージあるいは窒素原子（Ｎ）の脱離等の抑制が可能となるため、窒化物半導体層の表面モフォロジーの悪化を防止し、また、ダメージ層形成も防止するという効果を奏する。

【図面の簡単な説明】

【0014】

【図1】実施の形態１による半導体装置の製造方法のうち製造工程Ａを示す断面図である。

【図2】実施の形態１による半導体装置の製造方法のうち製造工程Ｂを示す断面図である。

【図3】実施の形態１による半導体装置の製造方法のうち製造工程Ｃを示す断面図である。

【図4】実施の形態１による半導体装置の製造方法のうち製造工程Ｄを示す断面図である。

【図5】実施の形態１による半導体装置の製造方法のうち製造工程Ｅを示す断面図である。

【図6】実施の形態１による半導体装置の製造方法のうち製造工程Ｆを示す断面図である。

【図7】実施の形態１による半導体装置の製造方法のうち製造工程Ｇを示す断面図である。

【図8】実施の形態１による半導体装置の製造方法における窒化シリコン膜の膜厚と窒化物半導体層の表面の欠陥密度の関係を示す図である。

【図9】実施の形態２による半導体装置の製造方法のうち製造工程Ｅ－１を示す断面図である。

【図10】実施の形態２による半導体装置の製造方法のうち製造工程Ｅ－２を示す断面図である。

【発明を実施するための形態】

【0015】

実施の形態１．
実施の形態１による半導体装置の製造方法を以下に説明する。
実施の形態１による半導体装置の製造方法は、以下の製造工程Ａ～Ｇを少なくとも含む。
また、実施の形態１による半導体装置の製造方法は、本開示の対象となる半導体装置を製造する全ての製造工程の中で、特に、最も高温となる製造工程の一つであるイオン注入プロセスに関する。

【0016】

実施の形態１による半導体装置の製造方法を図１～７を用いて説明する。なお、図１～７は、窒化物半導体からなる半導体装置の一例である窒化物半導体トランジスタ１００の能動層領域内のゲート電極周辺の断面構造を示すものである。

【0017】

（製造工程Ａ）
まず、基板１上に半導体装置を構成するバッファ層、チャネル層、電子供給層およびキャップ層（いずれも図示せず）からなる窒化物半導体層２をエピタキシャル成長する。エピタキシャル成長後の断面を図１に示す。基板１の具体例としては、シリコン（Ｓｉ：Ｓｉｌｉｃｏｎ）、炭化ケイ素（ＳｉＣ：Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ）、ＧａＮ、および、サファイア基板が挙げられる。以下の各製造工程では、基板１として、ＧａＮ ｏｎ ＳｉＣ基板を用いた場合について説明する。

【0018】

上述したように、バッファ層、チャネル層、電子供給層およびキャップ層はいずれも窒化物半導体で構成されている。窒化物半導体の具体例として、ＧａＮ、窒化アルミニウムガリウム（ＡｌＧａＮ：Ａｌｕｍｉｎｉｕｍ Ｇａｌｌｉｕｍ Ｎｉｔｒｉｄｅ）等が挙げられる。

【0019】

また、図１に示される断面図では、イオン注入領域３の形成が予定される部位、および、ソース電極形成領域およびドレイン電極形成領域（以下、ソース・ドレイン電極形成領域４と呼ぶ）が予定されている部位を、それぞれ点線で示している。イオン注入領域３の面積は、ソース・ドレイン電極形成領域４の面積よりも広くなるように予め設定されている。

【0020】

かかる設定の理由は、半導体装置のコンタクト抵抗成分の中で、最も支配的な部位が、ソース・ドレイン電極形成領域４の端部、つまり、エッジであり、当該端部が少なくともイオン注入されていることが良好なコンタクト抵抗を得るために重要であるからである。

【0021】

（製造工程Ｂ）
次に、図２の断面図に示すように、ＧａＮ ｏｎ ＳｉＣ基板１上に、イオン注入時に窒化物半導体層２の表面を保護するように機能するスルー注入膜５を成膜する。スルー注入膜５の成膜方法（成膜装置）として、スパッタ法あるいはＰＥＣＶＤ法といった成膜方法を用いて、窒化シリコン（ＳｉＮ：Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ）膜等の窒化膜、あるいは、ＳｉＯ膜等の酸化膜を成膜しても良い。実施の形態１による半導体装置の製造方法の一例では、スルー注入膜５としてＳｉＮ膜を用いる。

【0022】

（製造工程Ｃ）
次に、図３の断面図に示すように、スルー注入膜５の表面にレジストによるパターニングを施して、イオン注入領域３のみを開口したレジストマスク６を形成する。レジストマスク６の形成後に、イオン注入を実施する。イオン注入では、例えばＳｉ等のようなイオン化された不純物を照射する。イオン注入によってスルー注入膜５を貫通した不純物は、窒化物半導体層２の内部へ到達して、イオン注入領域３を形成する。

【0023】

（製造工程Ｄ）
図４の断面図に示すように、イオン注入領域３の形成後に、レジストマスク６およびスルー注入膜５を除去する。かかる除去の際は、イオン注入時に硬化したレジストマスク６をスルー注入膜５ごと除去するために、フッ酸等をエッチャントとして用いたウェットエッチング処理が用いられるが、ドライエッチング等の他の除去方法が用いられても良い。

【0024】

（製造工程Ｅ）
次に、図５の断面図に示すように、イオン注入領域３内の不純物の活性化熱処理を実施する前に、窒化物半導体層２の表面に表面保護犠牲膜７を形成する。表面保護犠牲膜７は窒化物半導体層２の表面への熱ダメージを抑制するように機能する。表面保護犠牲膜７の成膜方法として、ＰＥＣＶＤ法を適用する。ＰＥＣＶＤ法によって成膜された膜は、スパッタ法によって成膜された膜に比べて、一般的に、低ストレスだからである。

【0025】

表面保護犠牲膜７の材料として、ＳｉＮ膜を用いる。ＳｉＮ膜は、熱処理時のダメージに起因する窒化物半導体層２からの窒素原子（Ｎ）の脱離を抑制するように機能するからである。表面保護犠牲膜７としてのＳｉＮ膜の膜質に関しては、ストイキオメトリに対してＮリッチ、すなわち、窒素（Ｎ）が過剰であるようなＳｉＮ膜が望ましい。表面保護犠牲膜７の膜質を屈折率として規定する場合は、ストイキオメトリの屈折率である１．８８に対して、ＮリッチのＳｉＮ膜となる１．８８未満の屈折率であることが望ましい。

【0026】

一方、ＳｉＮ膜があまりにＮリッチすぎても、窒素（Ｎ）が過剰になりすぎるため、表面保護犠牲膜７としての機能が低下する。かかる観点から、ＳｉＮ膜の屈折率は１．８０以上が望ましい。したがって、ＳｉＮ膜の屈折率は、１．８０以上１．８８未満が好適である。

【0027】

表面保護犠牲膜７の膜厚に関しては、１００ｎｍ以上であることが望ましい。高温での熱処理による窒化物半導体層２の表面からの窒素原子（Ｎ）の脱離量の増大に伴い、抑制膜として機能する表面保護犠牲膜７の体積の増大が必要となるからである。したがって、表面保護犠牲膜７の膜厚は、熱処理時の熱処理温度が１０００℃以下であっても、最低でも３０ｎｍ以上であることが必要である。また、実施の形態１におけるイオン注入プロセスにおける熱処理時の熱処理温度は１０００℃～１２００℃と、非常に高温であるからである。

【0028】

一方、表面保護犠牲膜７の膜厚は５００ｎｍ以下が望ましい。表面保護犠牲膜７の膜厚を必要以上に厚くすると、成膜に要する時間が長くなり、かつ、成膜材料の使用量も増加するので、製造コストが上昇するという問題が生じる。したがって、表面保護犠牲膜（ＳｉＮ膜）７の膜厚は、１００ｎｍ以上５００ｎｍ以下が好適である。

【0029】

また、熱処理温度が１２００℃、熱処理時間が５分間の処理条件での熱処理で得られる活性化率に対して、より低温の熱処理でも同等の効果を得るには、例えば、熱処理温度が１１５０℃の場合は、１０分間以上の熱履歴を与える必要があり、所望の活性化率に従い、熱処理の処理条件はある程度変更してもよい。

【0030】

表面保護犠牲膜７を成膜した後に、イオン注入領域３の不純物を活性化するため、熱処理を実施する。熱処理としては、熱処理温度を１０００℃～１２００℃の範囲とすることで、窒化物半導体層２内にイオン注入された不純物が活性化され、良好なコンタクト抵抗が得られる。一般に、熱処理温度は高い方が、より低抵抗のコンタクト、すなわち、良好な電気的接続が得られる。

【0031】

一般に、熱処理における熱処理温度の高温化、および、熱処理時間の長時間化等の熱履歴にともない、窒化物半導体層２へのダメージは増加し、窒化物半導体層２の表面からの窒素原子（Ｎ）の脱離による表面モフォロジーの悪化、エピタキシャル結晶成長層、すなわち、窒化物半導体層２内での潜在的な結晶欠陥の増大等が発生する。しかしながら、実施の形態１による半導体装置の製造方法では、イオン注入プロセスにおいて上述の表面保護犠牲膜７を適用することにより、上述の不具合の発生を大幅に抑制することが可能となる。

【0032】

（製造工程Ｆ）
熱処理後に、表面保護犠牲膜７を除去する。表面保護犠牲膜７の除去後の断面図を図６に示す。表面保護犠牲膜７の除去に関しては、ウェットエッチング処理により除去が可能である。なお、ドライエッチングでも表面保護犠牲膜７の除去は可能であるものの、能動層領域に対するドライエッチングは、窒化物半導体層２の表面へのダメージが懸念されるため、推奨はされない。

【0033】

（製造工程Ｇ）
上述の製造工程Ａ～Ｆまでを実施した後、一般的な製造方法によって、ソース電極８ａおよびドレイン電極８ｂ（以下、ソース電極８ａおよびドレイン電極８ｂを合わせて、ソース・ドレイン電極８と呼ぶ）の形成からゲート電極９の形成、第１ゲート保護膜１０（第１ゲートパッシベーション）および第２ゲート保護膜１１（第２ゲートパッシベーション）の形成、配線１２の形成等のトランジスタ形成工程を経て、半導体装置が完成する。半導体装置の一例である窒化物半導体トランジスタ１００の断面図を図７に示す。

【0034】

図８は、実施の形態１による半導体装置の製造方法において、表面保護犠牲膜７として用いられるＳｉＮ膜の膜厚と窒化物半導体層２の表面の欠陥密度の関係を示す図である。なお、ＳｉＮ膜の屈折率は１．８５である。図８から分かるように、ＳｉＮ膜の膜厚が５０ｎｍ以下では、窒化物半導体層２の表面の欠陥密度は３１．０個／ｃｍ^２以上と高密度である。
一方、ＳｉＮ膜の膜厚が１００ｎｍ以上１５０ｎｍ以下では、窒化物半導体層２の表面の欠陥密度は１０．６個／ｃｍ^２以下と低密度であり、ＳｉＮ膜の膜厚が２００ｎｍの場合でも、窒化物半導体層２の表面の欠陥密度は１４．３個／ｃｍ^２と低密度を維持している。

【0035】

以上、実施の形態１による半導体装置の製造方法では、イオン注入後の窒化物半導体層の表面に、屈折率が１．８０以上１．８８未満であり、膜厚が１００ｎｍ以上５００ｎｍ以下であるＳｉＮ膜からなる表面保護犠牲膜を形成して、イオン注入後の熱処理を実施するので、窒化物半導体層へ与えられる熱ダメージあるいは窒素原子（Ｎ）の脱離等の抑制が可能となるため、窒化物半導体層の表面モフォロジーの悪化を防止し、また、ダメージ層形成も防止するという効果を奏する。

【0036】

上述の効果によって、従来よりも高温（または温度マージン確保）でのイオン注入後の活性化熱処理が可能となり、この結果、半導体装置のコンタクト抵抗が低減できるという効果を奏する。さらに、半導体装置の外観不良率の低減、半導体装置の初期不良動作の防止あるいは信頼性向上といった効果を奏する。

【0037】

実施の形態２．
実施の形態２による半導体装置の製造方法では、表面保護犠牲膜１７が窒化物半導体層２に接する下層表面保護犠牲膜１７ａ、および、表面側の上層表面保護犠牲膜１７ｂの２層で構成される点が、実施の形態１による半導体装置の製造方法とは異なる。
実施の形態２による半導体装置の製造方法を以下に説明する。なお、製造工程Ａ～Ｄ、Ｆ、Ｇは、実施の形態１による半導体装置の製造方法と同一なので説明を省略する。

【0038】

（製造工程 Ｅ－１）
図９の断面図に示すように、イオン注入領域３内の不純物の活性化熱処理を実施する前に、窒化物半導体層２の表面に、２層からなる表面保護犠牲膜１７のうち、まず、下層表面保護犠牲膜１７ａを形成する。下層表面保護犠牲膜１７ａは窒化物半導体層２の表面への熱ダメージを抑制するように機能する。

【0039】

下層表面保護犠牲膜１７ａの成膜方法として、ＰＥＣＶＤ法を適用する。また、下層表面保護犠牲膜１７ａの材料として、ＳｉＮ膜を用いる。ＳｉＮ膜は、熱処理時のダメージに起因する窒化物半導体層２からの窒素原子（Ｎ）の脱離を抑制するように機能するからである。下層表面保護犠牲膜１７ａを構成するＳｉＮ膜は、屈折率が１．８０以上１．８８未満で、かつ、膜厚が３０ｎｍ以上である。

【0040】

（製造工程 Ｅ－２）
次に、図１０の断面図に示すように、下層表面保護犠牲膜１７ａの表面に、上層表面保護犠牲膜１７ｂを形成する。上述したように、表面保護犠牲膜１７は、下層表面保護犠牲膜１７ａおよび上層表面保護犠牲膜１７ｂの２層によって構成される。

【0041】

上層表面保護犠牲膜１７ｂはいかなる成膜方法によって成膜された膜でも良い。上層表面保護犠牲膜１７ｂの成膜方法の具体例として、スパッタ法、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等が挙げられるが、これらの成膜方法のみに限定されるわけではない。

【0042】

上層表面保護犠牲膜１７ｂを構成する材料としては、窒化膜、酸化膜等が挙げられるが、これらの膜に限定されず、いかなる膜であっても問題はない。例えば、スパッタ法によって成膜された窒化アルミニウム（ＡｌＮ：Ａｌｕｍｉｎｉｕｍ Ｎｉｔｒｉｄｅ）膜、ＰＥＣＶＤ法によって成膜されたＳｉＯ膜、ＡＬＤ法によって成膜された酸化アルミニウム（ＡｌＯ：Ａｌｕｍｉｎｉｕｍ Ｏｘｉｄｅ）膜等でも問題なく適用できる。ただし、上層表面保護犠牲膜１７ｂが下層表面保護犠牲膜１７ａに対して応力過多であるため、膜剥がれ等が発生しないという制約がある。

【0043】

上述したように、下層表面保護犠牲膜１７ａの膜厚は３０ｎｍ以上である必要がある。また、表面保護犠牲膜１７全体の膜厚は１００ｎｍ以上５００ｎｍ以下である必要がある。かかる膜厚は、表面保護犠牲膜１７が高温処理による窒化物半導体層２の表面からの窒素原子（Ｎ）の脱離に対する抑制膜として機能するために必要である一方、膜厚が必要以上に厚いと製造コストが上昇するからである。

【0044】

以上、実施の形態２による半導体装置の製造方法では、イオン注入後の窒化物半導体層の表面に、窒化物半導体層の表面に接する下層表面保護犠牲膜が、屈折率が１．８０以上１．８８未満であり、膜厚が３０ｎｍ以上であるＳｉＮ膜で構成され、上層表面保護犠牲膜を含めた全体の膜厚が１００ｎｍ以上５００ｎｍ以下である表面保護犠牲膜を形成してイオン注入後の熱処理を実施するので、窒化物半導体層へ与えられる熱ダメージあるいは窒素原子（Ｎ）の脱離等の抑制が可能となるため、窒化物半導体層の表面モフォロジーの悪化を防止し、また、ダメージ層形成も防止を防止するという効果を奏する。かかる効果によって、さらに、半導体装置の外観不良率の低減、半導体装置の初期不良動作の防止あるいは信頼性向上といった効果を奏する。

【0045】

実施の形態３．
実施の形態３による半導体装置の製造方法では、ソース・ドレイン電極８の材料に特定の金属材料を使用する点が、実施の形態１による半導体装置の製造方法とは異なる。
実施の形態３による半導体装置の製造方法を以下に説明する。なお、製造工程Ａ～Ｆは、実施の形態１による半導体装置の製造方法と同一なので説明を省略する。

【0046】

（製造工程 Ｇ－１）
上述の製造工程Ａ～Ｆまでを実施した後、一般的な製造方法によって、ソース・ドレイン電極８の形成からゲート電極９の形成、第１ゲート保護膜１０（第１ゲートパッシベーション）および第２ゲート保護膜１１（第２ゲートパッシベーション）の形成、配線１２の形成等のトランジスタ形成工程を実施する。

【0047】

ソース・ドレイン電極８の形成において、ソース・ドレイン電極８の電極材料として、アルミニウム（Ａｌ）系材料が含まれない、例えば、チタン（Ｔｉ：Ｔｉｔａｎ）、ニオブ（Ｎｂ：Ｎｉｏｂｉｕｍ）、白金（Ｐｔ：Ｐｌａｔｉｎｕｍ）、金（Ａｕ：Ａｕｒｕｍ）等のような金属材料およびこれらの金属材料の２つ以上の組み合わせを用いる。

【0048】

Ａｌ系材料を適用したソース・ドレイン電極８では、上述のイオン注入プロセスを用いない場合であっても、電極材料として反応性の高いＡｌを用いることで、Ａｌが下地の窒化物半導体層２と熱処理（オーミックシンタ）により混ざり合い、良好なオーミックコンタクト抵抗率を得ることが可能である。

【0049】

しかしながら、Ａｌは下地である窒化物半導体層２に加えて、Ａｌ以外のソース・ドレイン電極形成用の金属材料とも激しく混ざり合い、ソース・ドレイン電極８の表面荒れ、および、コンタクト不良等が発生する懸念がある。したがって、ソース・ドレイン電極８を構成する金属材料としてＡｌ系材料を含めない、すなわち、排除することが望ましい。上述のイオン注入プロセスを用いる場合、Ａｌ系材料をソース・ドレイン電極８の電極材料として選択すると、窒化物半導体層２自体の表面荒れを回避することが困難であったからである。

【0050】

実施の形態３による半導体装置の製造方法では、ソース・ドレイン電極８の金属材料としてＡｌを使用しない場合であっても、上述のイオン注入プロセスを使用することで、ソース・ドレイン電極８における電極荒れの回避が可能となる。さらに、上述のイオン注入プロセスを使用することで、窒化物半導体層２の表面荒れも回避することが可能となる。

【0051】

したがって、実施の形態３による半導体装置の製造方法では、ソース・ドレイン電極８の金属材料として、Ａｌ系材料が含まれない、例えば、チタン（Ｔｉ）、ニオブ（Ｎｂ）、白金（Ｐｔ）、金（Ａｕ）等のような金属材料およびこれらの金属材料の２つ以上の組み合わせを用いることとした。

【0052】

本開示は、様々な例示的な実施の形態および実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、および機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。

【0053】

従って、例示されていない無数の変形例が、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。

【符号の説明】

【0054】

１ 基板、２ 窒化物半導体層、３ イオン注入領域、４ ソース・ドレイン電極形成領域、５ スルー注入膜、６ レジストマスク、７、１７ 表面保護犠牲膜、８ ソース・ドレイン電極、８ａ ソース電極、８ｂ ドレイン電極、９ ゲート電極、１０ 第１ゲート保護膜、１１ 第２ゲート保護膜、１２ 配線、１７ａ 下層表面保護犠牲膜、１７ｂ 上層表面保護犠牲膜、１００ 窒化物半導体トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】