特許 7580656 電力変換装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-10-31

(45)【発行日】2024-11-11

(54)【発明の名称】電力変換装置

(51)【国際特許分類】

   H02M 7/49 20070101AFI20241101BHJP

   H02M 7/48 20070101ALI20241101BHJP

   H02M 7/12 20060101ALI20241101BHJP

【ＦＩ】

H02M7/49

H02M7/48 M

H02M7/12 H

【請求項の数】 7

(21)【出願番号】P 2024504868

(86)(22)【出願日】2023-09-01

(86)【国際出願番号】 JP2023032103

【審査請求日】2024-01-25

【早期審査対象出願】

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】山中 大輔

(72)【発明者】

【氏名】中嶋 純一

(72)【発明者】

【氏名】檜垣 優介

【審査官】高野 誠治

(56)【参考文献】

【文献】国際公開第２０１２／０３３９５８（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１４／０２２６３７４（ＵＳ，Ａ１）

【文献】国際公開第２０１４／１４８１００（ＷＯ，Ａ１）

【文献】国際公開第２０２３／１４００８３（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ７／４９

Ｈ０２Ｍ ７／４８

Ｈ０２Ｍ ７／１２

(57)【特許請求の範囲】

【請求項1】

直列接続された複数の変換器セルを備える電力変換装置であって、
前記複数の変換器セルの各々は、
セル制御部と、
直列接続された第１スイッチング回路および第２スイッチング回路と、
第１入出力端子および第２入出力端子と、
前記第１入出力端子と前記第２入出力端子との間に接続されたバイパス要素とを含み、
前記第１スイッチング回路は、第１半導体素子と、第２半導体素子と、前記第１半導体素子および前記第２半導体素子を含む直列体に並列接続された第１エネルギー蓄積要素とを含み、
前記第１入出力端子は、前記第１半導体素子の負極端子と前記第２半導体素子の正極端子との接続点に接続され、
前記第２スイッチング回路は、第３半導体素子と、第４半導体素子と、前記第３半導体素子および前記第４半導体素子を含む直列体に並列接続された第２エネルギー蓄積要素とを含み、
前記第２入出力端子は、前記第３半導体素子の負極端子と前記第４半導体素子の正極端子との接続点に接続され、
前記第１スイッチング回路および前記第２スイッチング回路のうちのいずれかの異常が検出された場合、前記セル制御部は、
前記バイパス要素を閉路するための制御を実行し、
前記制御に応じて前記バイパス要素の閉路が確立される前の期間において、前記第１半導体素子および前記第４半導体素子の各々をオフ状態にするための制御を実行し、前記第２半導体素子および前記第３半導体素子の各々をオン状態にするための制御を実行する、電力変換装置。

【請求項2】

前記第１半導体素子の異常が検出された場合、前記セル制御部は、前記期間において、前記第２半導体素子のオン状態およびオフ状態を交互に切り替える、請求項１に記載の電力変換装置。

【請求項3】

前記第４半導体素子の異常が検出された場合、前記セル制御部は、前記期間において、前記第３半導体素子のオン状態およびオフ状態を交互に切り替える、請求項１または請求項２に記載の電力変換装置。

【請求項4】

前記第１スイッチング回路は、前記第２半導体素子に並列接続された第５半導体素子をさらに含み、
前記第１半導体素子の異常が検出された場合、前記セル制御部は、前記期間において、前記第２半導体素子のオン時間が前記第５半導体素子のオン時間と重ならないように、前記第２半導体素子および前記第５半導体素子の各々のオン状態およびオフ状態を制御する、請求項１に記載の電力変換装置。

【請求項5】

前記第２スイッチング回路は、前記第３半導体素子に並列接続された第６半導体素子をさらに含み、
前記第４半導体素子の異常が検出された場合、前記セル制御部は、前記期間において、前記第３半導体素子のオン時間が前記第６半導体素子のオン時間と重ならないように、前記第３半導体素子および前記第６半導体素子の各々のオン状態およびオフ状態を制御する、請求項１または請求項４に記載の電力変換装置。

【請求項6】

前記セル制御部は、
前記第１半導体素子および前記第２半導体素子の各々のオンオフ制御を実行する第１制御回路と、
前記第３半導体素子および前記第４半導体素子の各々のオンオフ制御を実行する第２制御回路とを含む、請求項１または請求項２に記載の電力変換装置。

【請求項7】

前記複数の変換器セルの各々は、前記バイパス要素に並列接続された抵抗器をさらに含む、請求項１または請求項２に記載の電力変換装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、電力変換装置に関する。

【背景技術】

【0002】

近年、電力系統等の高圧系統に適用される高電圧、大容量の電力変換装置として、モジュラーマルチレベル変換器（ＭＭＣ：Modular Multilevel Converter）が知られている。ＭＭＣは、変換器セルがカスケード接続されたアームにより構成される。変換器セルは、複数の半導体スイッチとコンデンサとを含んでおり、半導体スイッチをオンオフさせることにより、コンデンサの両端電圧またはゼロ電圧を出力する。また、変換器セルに異常が発生した場合に、バイパス要素を用いて当該変換器セルを短絡することにより運転継続を可能にする電力変換装置が知られている。

【0003】

例えば、特許５８８９４９８号公報（特許文献１）に係る電力変換装置は、変換器セルの異常が検知された場合に、バイパス要素の閉路が確立されるまでの期間、複数の半導体素子のうち、バイパス要素を含まない電流経路を継続的に形成するように選択した半導体素子をオン状態にするように構成される。

【先行技術文献】

【特許文献】

【0004】

【文献】特許５８８９４９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１では、変換器セルの異常発生時において、バイパス要素の閉路動作に伴ってバイパス要素に流れる過電流を抑制することにより、バイパス要素の損傷を防止することを検討している。特許文献１に係る変換器セルは、ハーフブリッジ回路またはフルブリッジ回路で構成されている。

【0006】

一方、ハーフブリッジ回路を２個直列に接続した構成を有する変換器セルでは、２つのハーフブリッジ回路によって変換器セル全体に印加される電圧を分割できるため、各ハーフブリッジ回路への印加電圧を低減できる．当該構成を有する変換器セルにおいても、バイパス要素に流れる過電流を抑制してバイパス要素が損傷しないように保護する必要がある。しかしながら、特許文献１は当該保護を実現するための解決手段を教示も示唆もしていない。

【0007】

本開示のある局面における目的は、直列接続された２つのハーフブリッジ回路で構成された変換器セルの異常発生時に、バイパス要素に流れる過電流を抑制してバイパス要素を保護することが可能な電力変換装置を提供することである。

【課題を解決するための手段】

【0008】

ある実施の形態に従うと、直列接続された複数の変換器セルを備える電力変換装置が提供される。複数の変換器セルの各々は、セル制御部と、直列接続された第１スイッチング回路および第２スイッチング回路と、第１入出力端子および第２入出力端子と、第１入出力端子と第２入出力端子との間に接続されたバイパス要素とを含む。第１スイッチング回路は、第１半導体素子と、第２半導体素子と、第１半導体素子および第２半導体素子を含む直列体に並列接続された第１エネルギー蓄積要素とを含む。第１入出力端子は、第１半導体素子の負極端子と第２半導体素子の正極端子との接続点に接続される。第２スイッチング回路は、第３半導体素子と、第４半導体素子と、第３半導体素子および第４半導体素子を含む直列体に並列接続された第２エネルギー蓄積要素とを含む。第２入出力端子は、第３半導体素子の負極端子と第４半導体素子の正極端子との接続点に接続される。第１スイッチング回路および第２スイッチング回路のうちのいずれかの異常が検出された場合、セル制御部は、バイパス要素を閉路するための制御を実行し、制御に応じてバイパス要素の閉路が確立される前の期間において、第１半導体素子および第４半導体素子の各々をオフ状態にするための制御を実行し、第２半導体素子および第３半導体素子の各々をオン状態にするための制御を実行する。

【0009】

他の実施の形態に従うと、直列接続された複数の変換器セルを備える電力変換装置が提供される。複数の変換器セルの各々は、セル制御部と、直列接続された第１スイッチング回路および第２スイッチング回路と、第１入出力端子および第２入出力端子と、第１入出力端子と第２入出力端子との間に接続されたバイパス要素とを含む。第１スイッチング回路は、第１半導体素子と、第２半導体素子と、第１半導体素子および第２半導体素子を含む直列体に並列接続された第１エネルギー蓄積要素とを含む。第１入出力端子は、第１半導体素子の負極端子と第２半導体素子の正極端子との接続点に接続される。第２スイッチング回路は、第３半導体素子と、第４半導体素子と、第３半導体素子および第４半導体素子を含む直列体に並列接続された第２エネルギー蓄積要素とを含む。第２入出力端子は、第３半導体素子の負極端子と第４半導体素子の正極端子との接続点に接続される。第１半導体素子に流れる短絡電流または第４半導体素子に流れる短絡電流が検出された場合、セル制御部は、第１半導体素子および第４半導体素子をオフ状態に制御する。

【発明の効果】

【0010】

本開示によると、直列接続された２つのハーフブリッジ回路で構成された変換器セルの異常発生時に、バイパス要素に流れる過電流を抑制してバイパス要素を保護することが可能となる。

【図面の簡単な説明】

【0011】

【図1】電力変換装置の概略構成図である。

【図2】変換器セルの構成例を示す図である。

【図3】バイパス要素の閉路時に発生し得る短絡電流の経路の一例を示す図である。

【図4】バイパス要素の閉路時に発生し得る短絡電流の経路の他の例を示す図である。

【図5】オンオフ制御実行時における短絡電流の経路の一例である。

【図6】変換器セルをバイパスするための電流経路を示す図である。

【図7】オンオフ制御実行時における短絡電流の経路の他の例を示す図である。

【図8】実施の形態１に従うセル制御部の処理手順の一例を示すフローチャートである。

【図9】短絡電流の検出方式の一例を説明するための図である。

【図10】短絡電流の検出方式の他の例を説明するための図である。

【図11】短絡電流の検出方式のさらに他の例を説明するための図である。

【図12】実施の形態２に従うセル制御部の処理手順の一例を示すフローチャートである。

【図13】半導体素子が大規模な破壊に至る例を説明するための図である。

【図14】実施の形態３に従う半導体素子の制御方式を説明するための図である。

【図15】実施の形態４に従う半導体素子群を説明するための図である。

【図16】実施の形態４に従う半導体素子群の制御方式を説明するための図である。

【図17】変換器セルの変形例を示す図である。

【図18】セル制御部の構成例を説明するための図である。

【図19】セル制御部の他の構成例を説明するための図である。

【発明を実施するための形態】

【0012】

以下、図面を参照しつつ、本実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。

【0013】

実施の形態１．
＜電力変換装置の構成＞
図１は、電力変換装置の概略構成図である。図１を参照して、電力変換装置１００は、互いに直列接続された複数の変換器セル１０を含む電力変換器１１０と、電力変換器１１０を制御するための制御装置１２０とを含む。“変換器セル”は、“サブモジュール”あるいは“単位変換器”とも呼ばれる。電力変換器１１０は、モジュラーマルチレベル変換器によって構成される。典型的には、電力変換器１１０は、直流回路１３０と交流回路１５０との間で電力変換を行なう。

【0014】

電力変換器１１０は、正極直流端子（すなわち、高電位側直流端子）Ｎｐと、負極直流端子（すなわち、低電位側直流端子）Ｎｎとの間に互いに並列に接続された複数のレグ回路４０ｕ，４０ｖ，４０ｗ（以下、「レグ回路４０」とも総称する。）を含む。

【0015】

レグ回路４０は、交流を構成する複数相の各々に設けられる。レグ回路４０は、直流回路１３０と交流回路１５０との間に接続され、両回路間で電力変換を行なう。図１には、交流回路１５０が３相交流系統の場合が示され、Ｕ相、Ｖ相、Ｗ相にそれぞれ対応して３個のレグ回路４０ｕ，４０ｖ，４０ｗが設けられている。レグ回路４０ｕ，４０ｖ，４０ｗにそれぞれ設けられた交流端子Ｎｕ，Ｎｖ，Ｎｗは、変圧器１４０を介して交流回路１５０に接続される。交流回路１５０は、例えば、交流電源等を含む交流電力系統である。

【0016】

各レグ回路４０に共通に接続された正極直流端子Ｎｐおよび負極直流端子Ｎｎは、直流回路１３０に接続される。直流回路１３０は、例えば、直流送電網等を含む直流電力系統または他の電力変換装置の直流端子である。

【0017】

レグ回路４０ｕは、正極直流端子Ｎｐから交流端子Ｎｕまでの正側アームと、負極直流端子Ｎｎから交流端子Ｎｕまでの負側アームとを含む。正側アームと負側アームとの接続点である交流端子Ｎｕが変圧器１４０と接続される。レグ回路４０ｖ，４０ｗについても同様の構成を有している。

【0018】

正側アームは、カスケード接続された複数の変換器セル１０と、リアクトル１４Ｐとを含む。当該複数の変換器セル１０およびリアクトル１４Ｐは互いに直列接続されている。負側アームは、カスケード接続された複数の変換器セル１０と、リアクトル１４Ｎとを含む。当該複数の変換器セル１０およびリアクトル１４Ｎは互いに直列接続されている。

【0019】

リアクトル１４Ｐが挿入される位置は、正側アームのいずれの位置であってもよく、リアクトル１４Ｎが挿入される位置は、負側アームのいずれの位置であってもよい。リアクトル１４Ｐ，１４Ｎはそれぞれ複数個あってもよい。リアクトル１４Ｐと、リアクトル１４Ｎとを磁気結合させて１つのリアクトルとしてもよい。リアクトル１４Ｐのみ、もしくは、リアクトル１４Ｎのみを設けてもよい。なお、リアクトルを設ける代わりに、配線インダクタンス等の寄生インダクタンスによって、リアクトルの代替の役割を果たす構成であってもよい。

【0020】

制御装置１２０は、図示しない各種の電気量検出器（例えば、交流電圧検出器と、交流電流検出器、直流電圧検出器、アーム電流検出器等）により検出された検出信号に基づいて、電力変換器１１０を制御する。制御装置１２０は、専用回路によって構成してもよいし、その一部または全部をＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）、マイクロプロセッサ等によって構成してもよい。

【0021】

＜変換器セルの構成＞
図２は、変換器セルの構成例を示す図である。図２を参照して、変換器セル１０は、セル制御部１５と、直列接続されたスイッチング回路２１およびスイッチング回路２２と、バイパス要素２５と、高電位側の入出力端子Ｐｏと、低電位側の入出力端子Ｎｏとを含む。

【0022】

スイッチング回路２１，２２は、ハーフブリッジ回路で構成される。具体的には、スイッチング回路２１は、半導体素子３１と、半導体素子３２と、エネルギー蓄積要素としてのコンデンサＥＰとを含む。

【0023】

半導体素子３１は、スイッチング素子３１ｓとダイオード３１ｄとを含む。ダイオード３１ｄは、スイッチング素子３１ｓと逆並列（すなわち、並列かつ逆バイアス方向）に接続される。半導体素子３２は、スイッチング素子３２ｓとダイオード３２ｄとを含む。ダイオード３２ｄは、スイッチング素子３２ｓと逆並列に接続される。なお、スイッチング素子３１ｓはダイオード３１ｄを含むように構成されていてもよい。

【0024】

スイッチング回路２２は、半導体素子３３と、半導体素子３４と、エネルギー蓄積要素としてのコンデンサＥＮとを含む。半導体素子３３は、スイッチング素子３３ｓとダイオード３３ｄとを含む。ダイオード３３ｄは、スイッチング素子３３ｓと逆並列に接続される。半導体素子３４は、スイッチング素子３４ｓとダイオード３４ｄとを含む。ダイオード３４ｄは、スイッチング素子３４ｓと逆並列に接続される。

【0025】

スイッチング素子３１ｓ，３２ｓ，３３ｓ，３４ｓは、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＧＣＴ（Gate Commutated Turn-off thyristor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field-Effect Transistor）等のスイッチング素子により構成される。

【0026】

コンデンサＥＰは、半導体素子３１および半導体素子３２を含む直列体に並列接続され、直流電圧を保持する。半導体素子３１の負極端子と半導体素子３２の正極端子との接続点には、入出力端子Ｐｏが接続される。コンデンサＥＰの正極端子は半導体素子３１の正極端子と接続され、コンデンサＥＰの負極端子は半導体素子３２の負極端子と接続される。

【0027】

コンデンサＥＮは、半導体素子３３および半導体素子３４を含む直列体に並列接続される。半導体素子３３の負極端子と半導体素子３４の正極端子との接続点には、入出力端子Ｎｏが接続される。コンデンサＥＮの正極端子は半導体素子３３の正極端子と接続され、コンデンサＥＮの負極端子は半導体素子３４の負極端子と接続される。

【0028】

バイパス要素２５は、入出力端子Ｐｏと、入出力端子Ｎｏとの間に接続される。バイパス要素２５が閉路（すなわち、オン）することによって、変換器セル１０がバイパスされる。例えば、バイパス要素２５は、変換器セル１０の各素子（例えば、半導体素子３１～３４等）が故障した場合に、当該変換器セル１０をバイパスさせる際に利用される。これにより、複数の変換器セル１０のうちの任意の変換器セル１０が故障しても、他の変換器セル１０を利用することにより電力変換器１１０の運転継続が可能となる。

【0029】

セル制御部１５は、スイッチング回路２１，２２の動作を制御する。セル制御部１５は、定常動作（例えば、スイッチング回路２１，２２に異常が発生していないときの電力変換動作）時においては、スイッチング素子３１ｓ～３４ｓをオン状態またはオフ状態に制御して、入出力端子Ｐｏ，Ｎｏ間にゼロ電圧または正電圧を出力する。スイッチング回路２１，２２の異常発生時におけるセル制御部１５の動作については後述する。なお、セル制御部１５は、例えば、ＡＳＩＣ、ＦＰＧＡ、またはこれらを組み合わせたもの等で構成される。

【0030】

図２に示す変換器セル１０では、２つのスイッチング回路２１，２２が直列接続されているため、各スイッチング回路２１，２２への印加電圧が低減される。したがって、このような変換器セル１０の構成は、ＭＭＣの小型化および高密度化によって、変換器セル１０に印加される電圧が高電圧となる場合に特に有用である。

【0031】

＜スイッチング回路の異常時の動作＞
変換器セル１０のいずれかで異常（例えば、半導体素子の故障、半導体素子のゲート駆動部に用いる制御電源の異常等）が検出された場合、当該異常が検出された変換器セル１０のバイパス要素２５が閉路されて、変換器セル１０がバイパスされる。

【0032】

定常動作と同等の動作が実行されるように、変換器セル１０の数を冗長設計していれば、いずれかの変換器セル１０が異常となった場合でも、異常になった変換器セル１０をバイパスすることにより、電力変換器１１０は、継続的に電力変換動作を実行できる。しかし、以下のような問題が発生し得る。

【0033】

図３は、バイパス要素の閉路時に発生し得る短絡電流の経路の一例を示す図である。図３を参照して、スイッチング回路２１の上アームを構成する半導体素子３１が短絡状態になった場合を想定する。この場合、半導体素子３１の異常（すなわち、短絡故障）が検出されてバイパス要素２５が閉路される。しかし、それに伴って、コンデンサＥＰに充電されたエネルギー電荷が放電され、コンデンサＥＰ、半導体素子３１、バイパス要素２５、半導体素子３３の経路Ｒ１で短絡電流（すなわち、過電流）が流れる。

【0034】

図４は、バイパス要素の閉路時に発生し得る短絡電流の経路の他の例を示す図である。図４を参照して、スイッチング回路２２の下アームを構成する半導体素子３４が短絡状態になった場合を想定する。この場合、半導体素子３４の異常（すなわち、短絡故障）が検出されてバイパス要素２５が閉路される。しかし、それに伴って、コンデンサＥＮに充電されたエネルギー電荷が放電され、コンデンサＥＮ、半導体素子３２、バイパス要素２５、半導体素子３４の経路Ｒ２で短絡電流が流れる。

【0035】

バイパス要素２５は、通常の電力変換動作時に変換器セル１０に流れる電流値に基づいて設計され、通常、その電流値は数ｋＡ以下である。一方、図３および図４に示す短絡電流は、数十～数百ｋＡであるため、この短絡電流によってバイパス要素２５が損傷する可能性がある。バイパス要素２５が損傷した場合、電力変換装置１００は電力変換動作を継続することができない。

【0036】

したがって、本実施の形態に従うセル制御部１５は、スイッチング回路２１およびスイッチング回路２２のうちのいずれかの異常を検出した場合、バイパス要素２５を閉路するための制御（以下、「閉路制御」とも称する。）を実行し、半導体素子３１（具体的には、スイッチング素子３１ｓ）および半導体素子３４（具体的には、スイッチング素子３４ｓ）の各々をオフ状態にするための制御を実行し、半導体素子３２（具体的には、スイッチング素子３２ｓ）および半導体素子３３（具体的には、スイッチング素子３３ｓ）の各々をオン状態にするための制御を実行する。以下、上記のようなオンオフ制御を実行する理由について説明する。

【0037】

（半導体素子３１の異常時）
セル制御部１５が、半導体素子３１の短絡故障に関連する異常（以下、「短絡関連異常」とも称する。）を検出したとする。短絡関連異常の一例は、制御電源の異常である。制御電源は、半導体素子をオンオフするためのゲート駆動部に供給される電源、オンオフのロジックを決定する制御基板に供給される電源等である。典型的には、ゲート駆動部および制御基板は、セル制御部１５に含まれる。セル制御部１５は、制御電源の電圧を検知し、当該電圧が正常動作範囲の電圧か否かを判断する。セル制御部１５は、当該電圧が正常動作範囲を逸脱している場合に半導体素子３１の短絡関連異常を検出する。なお、他の半導体素子３２～３４の異常検出方法についても同様である。

【0038】

この場合、セル制御部１５は、バイパス要素２５の閉路制御を実行し、当該閉路制御に応じてバイパス要素２５の閉路が確立される（すなわち、バイパス要素２５が完全に閉路する）前の期間において、上記のようなオンオフ制御を実行する。具体的には、セル制御部１５は、半導体素子３１，３４に対してオフ状態にするための制御信号（以下、「オフ信号」とも称する。）を出力し、半導体素子３２，３３に対してオン状態にするための制御信号（以下、「オン信号」とも称する。）を出力する。これにより、半導体素子３２，３３はオン状態、半導体素子３４はオフ状態となる。ただし、半導体素子３１は短絡状態であるため、オフ状態にはならない。その結果、図５に示すような短絡電流の経路が形成される。

【0039】

図５は、オンオフ制御実行時における短絡電流の経路の一例である。図５を参照して、バイパス要素２５が閉路される前の状態において、半導体素子３２をオン状態にすることにより、半導体素子３１，３２が導通状態となるため、コンデンサＥＰ、半導体素子３１、半導体素子３２の経路Ｒ３で短絡電流が流れる。これにより、コンデンサＥＰに蓄積されたエネルギーが消費され（すなわち、電荷が放電され）るため、バイパス要素２５が実際に閉路される時点では、コンデンサＥＰに蓄積されたエネルギーが十分消費された状態となる。したがって、バイパス要素２５の閉路後に図３の経路Ｒ１で流れる短絡電流が抑制され、バイパス要素２５の損傷を防止できる。

【0040】

ここで、バイパス要素２５への閉路信号と、半導体素子３１～３４へのオンオフ信号の出力タイミングについて説明する。通常、バイパス要素２５は機械スイッチで構成されているため、バイパス要素２５に閉路信号を与えてから実際にバイパス要素２５が閉路されるまでの時間は数ｍｓ程度である。一方、半導体素子にオンオフ信号を与えてから実際に半導体素子がオンオフされるまでの時間は数μｓ程度である。

【0041】

したがって、セル制御部１５からバイパス要素２５への閉路信号と、半導体素子３１～３４へのオンオフ信号が同時に出力された場合であっても、バイパス要素２５の閉路が確立する前に、半導体素子３１～３４のオンオフ状態が確立され、図５に示す電流の経路Ｒ３が形成される。なお、上記機械スイッチ以外のバイパス要素２５を用いる場合には、閉路信号を与えてから数十μｓ以上の値で閉路されるものを用いてもよい。なお、半導体素子３１～３４へのオンオフ信号の出力タイミングは、バイパス要素２５への閉路信号の出力タイミングよりも前であってもよい。

【0042】

ここで、半導体素子３１の短絡関連異常時に、半導体素子３４をオフ状態にする理由について説明する。上述したように、半導体素子３１，３２が導通状態になるとコンデンサＥＰの電荷が経路Ｒ３で放電され、バイパス要素２５が閉路すると経路Ｒ１で電流が流れる。この状態で、仮に半導体素子３４がオン状態になると、図４の経路Ｒ２で電流が流れてしまう。この場合、エネルギーが十分蓄積された状態のコンデンサＥＮから電荷が放電されるため、経路Ｒ２で流れる電流は過電流となり、バイパス要素２５が損傷する可能性がある。したがって、半導体素子３４をオフ状態にしてコンデンサＥＮからの放電を防止する。

【0043】

また、半導体素子３１が短絡故障してからバイパス要素２５が実際に閉路されるまでの間、変換器セル１０をバイパスするための電流経路を形成する必要がある。

【0044】

図６は、変換器セル１０をバイパスするための電流経路を示す図である。図６を参照して、半導体素子３２，３３をオン状態に制御することにより、経路Ｒ４で電流を流すことができる。これにより、変換器セル１０はバイパスされる。したがって、半導体素子３３はオン状態にする必要がある。

【0045】

上記より、半導体素子３１の短絡関連異常時には、経路Ｒ３（図５参照）で電流を流してコンデンサＥＰのエネルギーを消費させるために半導体素子３２をオン状態にし、コンデンサＥＮからの過電流が経路Ｒ２（図４参照）でバイパス要素２５に流れないように半導体素子３４をオフ状態にし、経路Ｒ４（図６参照）で電流を流して変換器セル１０がバイパスされるように半導体素子３３をオン状態にする。

【0046】

（半導体素子３４の異常時）
セル制御部１５が、半導体素子３４の短絡関連異常を検出したとする。この場合でも、セル制御部１５は、バイパス要素２５に閉路信号を出力するとともに、半導体素子３１，３４に対してオフ信号を出力し、半導体素子３２，３３に対してオン信号を出力する。ただし、半導体素子３４は短絡状態であるため、オフ状態にはならない。その結果、図７に示すような短絡電流の経路が形成される。

【0047】

図７は、オンオフ制御実行時における短絡電流の経路の他の例を示す図である。図７を参照して、バイパス要素２５が閉路される前の状態において、半導体素子３３をオン状態にすることにより、半導体素子３３，３４が導通状態となるため、コンデンサＥＮ、半導体素子３３、半導体素子３４の経路Ｒ５で短絡電流が流れる。これにより、コンデンサＥＮに蓄積されたエネルギーが消費されるため、バイパス要素２５が実際に閉路される時点では、コンデンサＥＮに蓄積されたエネルギーが十分消費された状態となる。したがって、バイパス要素２５の閉路後に図４の経路Ｒ２で流れる短絡電流が抑制され、バイパス要素２５の損傷を防止できる。

【0048】

半導体素子３４の短絡関連異常時に、半導体素子３１をオフ状態にする理由について説明する。具体的には、半導体素子３３，３４が導通状態になるとコンデンサＥＮの電荷が図７の経路Ｒ５で放電され、バイパス要素２５が閉路すると図４の経路Ｒ２で電流が流れる。この状態で、仮に半導体素子３１がオン状態になると、図３の経路Ｒ１で過電流が流れてしまうためバイパス要素２５が損傷する可能性がある。したがって、半導体素子３１はオフ状態にしてコンデンサＥＰからの放電を防止する。

【0049】

また、半導体素子３４が短絡故障してからバイパス要素２５が実際に閉路されるまでの間、変換器セル１０をバイパスするための電流経路（すなわち、図６の経路Ｒ４）を形成するために、半導体素子３２がオン状態に制御される。

【0050】

上記より、半導体素子３４の短絡関連異常時には、経路Ｒ５（図７参照）で電流を流してコンデンサＥＮのエネルギーを消費させるために半導体素子３３をオン状態にし、コンデンサＥＰからの過電流が経路Ｒ１（図３参照）でバイパス要素２５に流れないように半導体素子３１をオフ状態にし、経路Ｒ４（図６参照）で電流を流して変換器セル１０がバイパスされるように半導体素子３２をオン状態にする。

【0051】

（半導体素子３２，３３の異常時）
セル制御部１５が、半導体素子３２または半導体素子３３の短絡関連異常を検出したとする。この場合でも、セル制御部１５は、バイパス要素２５に閉路信号を出力するとともに、半導体素子３１，３４に対してオフ信号を出力し、半導体素子３２，３３に対してオン信号を出力する。

【0052】

半導体素子３２または半導体素子３３において短絡関連異常が検出された場合、バイパス要素２５が閉路された状態で、仮に半導体素子３１がオン状態になると図３の経路Ｒ１で過電流が流れる。そのため、半導体素子３１はオフ状態に制御される。これにより、コンデンサＥＰからの放電を防止できる。バイパス要素２５が閉路された状態で、仮に半導体素子３４がオン状態になると図４の経路Ｒ２で過電流が流れる。そのため、半導体素子３４はオフ状態に制御される。これにより、コンデンサＥＮからの放電を防止できる。

【0053】

半導体素子３２の短絡関連異常時には半導体素子３３がオン状態に制御され、半導体素子３３の短絡関連異常時には半導体素子３２がオン状態に制御される。これにより、変換器セル１０がバイパスされる。

【0054】

（まとめ）
以上より、スイッチング回路２１およびスイッチング回路２２のうちのいずれか（すなわち、半導体素子３１～３４のいずれか）で異常が発生した場合、バイパス要素２５の閉路が確立される前の期間において、半導体素子３１，３４がオフ状態に制御され、半導体素子３２，３３がオン状態に制御される。これにより、バイパス要素２５への過電流が抑制され、バイパス要素２５の損傷を防止できる。

【0055】

＜フローチャート＞
図８は、実施の形態１に従うセル制御部１５の処理手順の一例を示すフローチャートである。図８を参照して、セル制御部１５は、スイッチング回路２１，２２のいずれかで異常を検出したか否かを判断する（ステップＳ１０）。当該異常が検出されていない場合（ステップＳ１０においてＮＯ）、セル制御部１５はステップＳ１０を繰り返す。

【0056】

当該異常が検出された場合（ステップＳ１０においてＹＥＳ）、セル制御部１５はバイパス要素２５に閉路信号を出力し（ステップＳ１２）、半導体素子３１，３４にオフ信号を出力し（ステップＳ１４）、半導体素子３２，３３にオン信号を出力する（ステップＳ１６）。なお、ステップＳ１２，Ｓ１４，Ｓ１６の処理は順不同で実施されてもよいし、同時に実施されてもよい。ただし、半導体素子３１～３４のオンオフ状態が確立された後、バイパス要素２５の閉路が確立されるものとする。

【0057】

＜利点＞
実施の形態１によると、各半導体素子３１～３４において短絡関連異常が発生した場合であっても、バイパス要素２５に流れる過電流を抑制してバイパス要素２５を適切に保護することができる。したがって、いずれかの変換器セル１０に異常が発生した場合であっても、電力変換装置１００の運転を継続できる。また、小型、軽量で安価なバイパス要素を採用することもできる。

【0058】

実施の形態２．
上述した実施の形態１では、半導体素子３１～３４に短絡関連異常が発生した場合においてバイパス要素２５の損傷を防止する構成について説明した。実施の形態２では、半導体素子３１～３４は正常な状態であるが、バイパス要素２５が誤って閉路してしまった場合において、バイパス要素２５の損傷を防止する構成について説明する。

【0059】

図３を参照して、半導体素子３１がオン状態に制御されている場合に、バイパス要素２５がノイズなどの影響により誤動作（すなわち、閉路）すると、コンデンサＥＰが短絡されて経路Ｒ１で短絡電流が流れる。半導体素子３１が故障に至っていない場合、この短絡電流は、飽和電流値（例えば、数ｋＡ程度）に制限される。しかし、半導体素子は数μｓ～数十μｓで故障に至り完全に短絡状態となる。この場合、バイパス要素２５に流れる電流は、瞬時に数十ｋＡ～数百ｋＡに上昇してしまう。

【0060】

これを防止するために、セル制御部１５は、半導体素子３１を保護するためのアーム短絡保護機能を有する。アーム短絡保護機能は、半導体素子３１を介してコンデンサＥＰが短絡することにより流れる短絡電流から、半導体素子３１を保護する機能である。

【0061】

セル制御部１５は、半導体素子３１に短絡電流が流れたことを直接的、あるいは間接的に検出し、半導体素子３１を遮断（例えば、オフ状態に）する。セル制御部１５は、半導体素子３１が故障に至るまでの数μｓ～数十μｓ以内に当該遮断を実現することにより、短絡電流を除去する。

【0062】

半導体素子は、一般的に２μｓ～１０μｓ以内であれば短絡電流に対して耐量特性（すなわち、壊れない特性）を有している。そのため、短絡電流が発生してから２μｓ～１０μｓ以内に半導体素子３１を遮断することにより半導体素子３１を保護できる。これにより、半導体素子３１は故障しないため、バイパス要素２５に数十ｋＡ～数百ｋＡの電流が流れることを防止できる。よって、バイパス要素２５の損傷を防止することができる。

【0063】

セル制御部１５は、通常制御する場合のスイッチング動作よりも遅いスイッチング動作により、遮断させる「ソフト遮断」という動作により半導体素子３１を遮断してもよい。これは、半導体素子の飽和電流は通常制御する電流よりも大きいため、遮断時に半導体素子の両端に発生するサージ電圧を抑制させるために行なわれる。

【0064】

次に、半導体素子３４がオン状態のときにバイパス要素２５が誤動作（すなわち、閉路）した場合において、バイパス要素２５の損傷を防止する構成について説明する。図４を参照して、半導体素子３４がオン状態に制御されている場合に、バイパス要素２５が誤動作すると、コンデンサＥＮが短絡されて経路Ｒ２で短絡電流が流れる。半導体素子３４が数μｓ～数十μｓで完全に短絡状態となる点は上述した通りである。

【0065】

したがって、セル制御部１５は、半導体素子３４を介してコンデンサＥＮが短絡することにより流れる短絡電流から、半導体素子３４を保護するアーム短絡保護機能を有する。セル制御部１５は、半導体素子３４に短絡電流が流れたことを検出し、半導体素子３４が故障に至るまでの間に、半導体素子３４を遮断して短絡電流を除去する。なお、セル制御部１５は、半導体素子３２，３３に対してオン信号を出力してもよい。

【0066】

図９は、短絡電流の検出方式の一例を説明するための図である。図９を参照して、変換器セル１０において、電流センサ５１～５５が設けられている。電流センサ５１はコンデンサＥＰと半導体素子３１との間に設けられ、電流センサ５２は半導体素子３１，３２の接続点とバイパス要素２５との間に設けられ、電流センサ５３は半導体素子３３，３４の接続点とバイパス要素２５との間に設けられる。電流センサ５４はコンデンサＥＮと半導体素子３４との間に設けられ、電流センサ５５は、コンデンサＥＰおよびコンデンサＥＮの接続点と半導体素子３２，３３の接続点との間に設けられる。

【0067】

セル制御部１５は、電流センサ５１～５５の少なくとも１つからの検出信号に基づいて短絡電流を検出した場合（すなわち、半導体素子３１に流れる短絡電流または半導体素子３４に流れる短絡電流を検出した場合）、半導体素子３１および半導体素子３４を遮断（すなわち、オフ状態に制御）する。なお、電流センサ５１～５５の少なくとも１つが設けられていればよい。

【0068】

図１０は、短絡電流の検出方式の他の例を説明するための図である。図１０を参照して、セル制御部１５は、対象とする半導体素子６１（例えば、半導体素子３１）に対して、ゲート駆動回路６０と、短絡電流を検出する検出部６２と、短絡電流を検出した場合に遮断動作を行なう遮断部６３とを有する。

【0069】

検出部６２は、半導体素子３１にオン信号が入力されている場合にコレクタ電位が規定の電位以上であるか否かを判断する。短絡電流が流れている場合、コンデンサＥＰの電圧が半導体素子３１の両端に印加されているため、オン状態の電圧は上昇する。一方、短絡電流が流れていない場合、半導体素子３１の電圧降下は数Ｖである。検出部６２は、検出したコレクタ電位をコンパレータを用いて比較することにより、短絡電流が流れている状態か否かを判断する。

【0070】

遮断部６３は、検出部６２からの信号を受けて半導体素子３１の遮断動作を実行する。遮断部６３は、定常動作の遮断時よりも大きな抵抗を介して遮断する“ソフト遮断”を採用してもよい。

【0071】

図１１は、短絡電流の検出方式のさらに他の例を説明するための図である。図１１を参照して、セル制御部１５は、変換器セル１０の配線の寄生インダクタンス７１，７２を利用して短絡電流を検出する。

【0072】

半導体素子３１において、経路Ｒ１（図３参照）の短絡電流が発生しているとする。この場合、短絡電流の時間変化分に基づいて経路Ｒ１に発生する自己誘導起電力により、半導体素子３１のエミッタ側の寄生インダクタンス７１に電圧が発生する。そのため、セル制御部１５は、寄生インダクタンス７１の電圧に基づいて、半導体素子３１に流れる短絡電流を検出する。例えば、セル制御部１５は、寄生インダクタンス７１の電圧が閾値以上である場合に、短絡電流が発生したと判断する。

【0073】

バイパス要素２５を介して流れる短絡電流を検出する際に、図１０で説明したコレクタ電位を用いた検出方式を用いる場合、コレクタ電位の上昇が遅いことから、短絡電流の検出自体が難しい、あるいはその検出に時間を要する可能性がある。この点において、図１１の検出方式は図１０の検出方式よりも有用である。

【0074】

また、セル制御部１５は、半導体素子３４のエミッタ側の寄生インダクタンス７２の電圧を監視することにより、経路Ｒ２（図４参照）の短絡電流を検出する。なお、半導体素子３３を通る短絡経路（すなわち、経路Ｒ１）には半導体素子３１が含まれ、半導体素子３２を通る短絡経路（すなわち、経路Ｒ２）には半導体素子３４が含まれる。そのため、セル制御部１５は、半導体素子３１，３４のエミッタ側の寄生インダクタンス７１，７２の電圧を監視すればよい。

【0075】

図１２は、実施の形態２に従うセル制御部１５の処理手順の一例を示すフローチャートである。図１２を参照して、セル制御部１５は、半導体素子３１または半導体素子３４に流れる短絡電流を検出したか否かを判断する（ステップＳ５０）。短絡電流が検出されていない場合（ステップＳ５０においてＮＯ）、セル制御部１５はステップＳ５０を繰り返す。

【0076】

短絡電流が検出された場合（ステップＳ５０においてＹＥＳ）、半導体素子３１にオフ信号を出力し（ステップＳ５２）、半導体素子３４にオフ信号を出力する（ステップＳ５４）。これにより、短絡電流が除去される。なお、ステップＳ５２，Ｓ５４の処理は順不同で実施されてもよいし、同時に実施されてもよい。また、セル制御部１５は、半導体素子３２，３３にオン信号を出力してもよい。

【0077】

実施の形態２によると、バイパス要素２５が誤って閉路した場合であっても、バイパス要素２５を適切に保護することができる。

【0078】

実施の形態３．
上述した実施の形態１では、半導体素子３１の短絡関連異常が発生した場合に、半導体素子３２をオン状態にしてコンデンサＥＰに蓄積されたエネルギーを消費する構成について説明した。しかし、この場合、半導体素子３１，３２には高電圧が印加された状態で過電流が流れるため、半導体素子３１，３２の短絡耐量を超えたエネルギーが加えられた場合、半導体素子３１，３２の破壊規模が大きくなる（例えば、爆発を伴って破壊される）可能性がある。

【0079】

上記事態による変換器セルの変形を防ぐために、半導体素子あるいは変換器セルには防爆を考慮した設計がなされている。しかし、半導体素子の短絡耐量にはバラツキが存在し、爆発時の状態を正確に把握することは難しいため、防爆設計を施していても、予期せぬ変換器セルの故障を招く可能性がある。また、これにより、バイパス要素あるいはバイパス要素の制御基板等が損傷した場合、バイパス要素による変換器セルのバイパスが困難となり、電力変換器全体の停止を余儀なくされる可能性がある。

【0080】

したがって、実施の形態３では、半導体素子３１の短絡関連異常時において、半導体素子３１，３２の大規模な破壊を回避しつつコンデンサＥＰを放電し、バイパス要素２５を閉路する構成について説明する。

【0081】

図１３は、半導体素子が大規模な破壊に至る例を説明するための図である。図１３を参照して、半導体素子３１の短絡関連異常が発生すると、半導体素子３１のコレクタ－エミッタ間の抵抗値が低下する。続いて、セル制御部１５は、半導体素子３１の短絡関連異常を検出すると、半導体素子３２へオン信号を出力する。半導体素子３２がオン状態になると、半導体素子３２のコレクタ－エミッタ間の抵抗値が低下する。これに伴って、コンデンサＥＰのエネルギーが消費され始め、半導体素子３１，３２に印加されるエネルギーが高くなる。

【0082】

そして、半導体素子３２がオン状態となってから数μｓ～数十μｓ後に、半導体素子３１，３２に印加されるエネルギーが短絡耐量を超えて半導体素子３１，３２が破壊される。これは、印加されるエネルギーにより半導体素子３１，３２の温度が急激に上昇するためである。図１３の例では、コンデンサＥＰのエネルギーが半導体素子３１，３２ですべて消費される様子が示されている。半導体素子３１，３２には、数μｓ～数十μｓの時間でコンデンサＥＰのエネルギーが全て印加されるため、半導体素子３１，３２の破壊規模は大きくなる。以下、このような半導体素子３１，３２の大規模な破壊を回避するための半導体素子３２の制御方式について説明する。

【0083】

図１４は、実施の形態３に従う半導体素子の制御方式を説明するための図である。図１４を参照して、半導体素子３１に短絡関連異常が発生すると、半導体素子３１のコレクタ－エミッタ間の抵抗値が低下する。セル制御部１５は、半導体素子３１の短絡関連異常を検出すると、半導体素子３２を断続的にオンオフする制御を開始する。すなわち、半導体素子３１の短絡関連異常が検出された場合、セル制御部１５は、バイパス要素２５の閉路が確立される前の期間において、半導体素子３２のオン状態およびオフ状態を交互に切り替える。なお、半導体素子３３，３４については実施の形態１と同様の制御が行なわれる。具体的には、セル制御部１５は、半導体素子３３をオン状態に維持し、半導体素子３４をオフ状態に維持する。

【0084】

上記制御により、半導体素子３２がオン状態のときには半導体素子３１，３２に印加されるエネルギーは高いが、半導体素子３２がオフ状態のときには半導体素子３１，３２に印加されるエネルギーは低くなる。そのため、コンデンサＥＰのエネルギーは徐々に消費されていくため、半導体素子３１，３２の急激な温度上昇を抑制できる。結果として、半導体素子３１，３２の破壊を防止できる。あるいは、コンデンサＥＰのエネルギーを十分低減させた状態で半導体素子３１，３２は破壊に至るため、半導体素子３１，３２の破壊規模を小さくできる。

【0085】

例えば、バイパス要素２５が閉路されるまでの間（例えば、オン信号出力から数ｍｓ後）に、半導体素子３２を数μｓオンし、その後温度低下を待つために数十μｓ～数百μｓのオフ期間を設けたとしても、半導体素子３２を数回オンオフさせることができる。

【0086】

上記では、半導体素子３１の短絡関連異常時において、半導体素子３２のオン状態およびオフ状態を交互に切り替える構成について説明したが、半導体素子３４の短絡関連異常時においても同様の事象が発生し得る。すなわち、半導体素子３４に短絡関連異常が発生した場合に、半導体素子３３をオン状態にすると、コンデンサＥＮのエネルギーによって半導体素子３３，３４の破壊規模が大きくなる可能性がある。

【0087】

そのため、セル制御部１５は、半導体素子３４の短絡関連異常を検出すると、半導体素子３３を断続的にオンオフする制御を実行する。すなわち、半導体素子３４の短絡関連異常が検出された場合、セル制御部１５は、バイパス要素２５の閉路が確立される前の期間において、半導体素子３３のオン状態およびオフ状態を交互に切り替える。なお、半導体素子３１，３２については実施の形態１と同様の制御が行なわれる。具体的には、セル制御部１５は、半導体素子３１をオフ状態に維持し、半導体素子３２をオン状態に維持する。これにより、コンデンサＥＮのエネルギーによる各半導体素子３３，３４の破壊を防止できる、あるいは、その破壊の規模を小さくできる。

【0088】

なお、コンデンサＥＰ，ＥＮのエネルギーを徐々に消費させるために他の手法を採用してもよい。具体的には、セル制御部１５は、半導体素子３１の短絡関連異常時に半導体素子３２をオン制御する場合、半導体素子３２のオン時のゲート電圧を、通常スイッチング時のゲート電圧よりも低下させる。これにより、コンデンサＥＰから半導体素子３２に流れる電流を制限できるため、半導体素子３１，３２の急激な温度上昇を抑制できる。結果として、各半導体素子３１，３２の破壊を防止、あるいは、各半導体素子３１，３２の破壊規模を小さくできる。同様に、セル制御部１５は、半導体素子３４の短絡関連異常時に半導体素子３３をオン制御する場合、半導体素子３３のオン時のゲート電圧を、通常スイッチング時のゲート電圧よりも低下させてもよい。

【0089】

実施の形態３によると、コンデンサＥＰ，ＥＮのエネルギーによる半導体素子の破壊を防止できる、あるいは、その破壊の規模を小さくすることができる。

【0090】

実施の形態４．
上述した実施の形態３では、１つの半導体素子３２のオン状態およびオフ状態を交互に切り替えることにより、半導体素子３１，３２の破壊を防止する（あるいは、破壊規模を小さくする）構成について説明した。実施の形態４では、半導体素子３２に１以上の半導体素子を並列接続して、これらの半導体素子を順次オン状態に制御することにより、半導体素子３１，３２の破壊を防止する構成について説明する。

【0091】

図１５は、実施の形態４に従う半導体素子群を説明するための図である。図１５を参照して、半導体素子群３２０は、半導体素子３２，３２Ａ，３２Ｂ，３２Ｃと、高電位側の端子Ｘｐと、低電位側の端子Ｘｎとを含む。端子Ｘｐは半導体素子３１の負極端子に接続される。端子Ｘｎは半導体素子３３の正極端子に接続される。半導体素子３２，３２Ａ，３２Ｂ，３２Ｃは互いに並列接続される。

【0092】

図１６は、実施の形態４に従う半導体素子群の制御方式を説明するための図である。図１６を参照して、半導体素子３１に短絡関連異常が発生すると、半導体素子３１のコレクタ－エミッタ間の抵抗値が低下する。セル制御部１５は、半導体素子３１の短絡関連異常を検出すると、半導体素子群３２０に含まれる半導体素子３２～３２Ｃを交互にオン状態にする制御を開始する。

【0093】

具体的には、セル制御部１５は、半導体素子３２をオンにしてから一定時間経過後にオフにする。続いて、セル制御部１５は、半導体素子３２Ａをオンしてから一定時間経過後にオフにする。以降、セル制御部１５は、半導体素子３２Ｂ，３２Ｃについても同様の制御を実行する。すなわち、半導体素子３１の短絡関連異常が検出された場合、セル制御部１５は、バイパス要素２５の閉路が確立される前の期間において、複数の半導体素子３２～３２Ｃの各々のオン時間が他の半導体素子のオン時間と重ならないように、複数の半導体素子３２～３２Ｃの各々のオン状態およびオフ状態を制御する。

【0094】

このような制御により、半導体素子３１，３２～３２Ｃに印加されるエネルギーが分散されるため、コンデンサＥＰのエネルギーによる各半導体素子３１，３２～３２Ｃの破壊を防止できる、あるいは、その破壊の規模を小さくできる。

【0095】

なお、セル制御部１５は、複数の半導体素子を一括で駆動するゲートドライバを用いて半導体素子３２～３２Ｃをオンオフ制御してもよいし、個別のゲートドライバを用いて半導体素子３２～３２Ｃをオンオフ制御してもよい。

【0096】

また、半導体素子３３に他の半導体素子（便宜上、「半導体素子Ｇ」とも称する。）を並列接続して、これらの半導体素子を順次オン状態に制御することにより、半導体素子３３，３４の破壊を防止してもよい。具体的には、セル制御部１５は、半導体素子３４の短絡関連異常を検出すると、半導体素子３３および半導体素子Ｇを交互にオン状態にする制御を開始する。すなわち、半導体素子３４の短絡関連異常が検出された場合、セル制御部１５は、バイパス要素２５の閉路が確立される前の期間において、半導体素子３３のオン時間が半導体素子Ｇのオン時間と重ならないように、半導体素子３３および半導体素子Ｇの各々のオン状態およびオフ状態を制御する。なお、図１５の例のように、複数の半導体素子Ｇを設ける構成であってもよい。

【0097】

実施の形態４によると、コンデンサＥＰ，ＥＮのエネルギーによる半導体素子の破壊を防止できる、あるいは、その破壊の規模を小さくすることができる。

【0098】

その他の実施の形態．
（１）上述した実施の形態１において、バイパス要素２５の閉路前に半導体素子３１，３２においてコンデンサＥＰのエネルギーを消費させることにより、半導体素子３１，３２がともにオープン故障となった場合、バイパス要素２５が閉路されるまでの期間においては、変換器セル１０がオープン状態となり、変換器セル１０が高インピーダンスとなる。なお、バイパス要素２５の閉路前に半導体素子３３，３４においてコンデンサＥＮのエネルギーを消費させることにより、半導体素子３３，３４がともにオープン故障となった場合についても同様である。

【0099】

この場合、想定以上の高電圧が変換器セル１０の入出力端子Ｐｏ，Ｎｏに印加されることにより、アーク放電等が発生し、変換器セル１０の周辺装置が故障する可能性がある。そこで、変換器セル１０に図１７に示すような抵抗器を設けてもよい。

【0100】

図１７は、変換器セル１０の変形例を示す図である。図１７を参照して、変形例に従う変換器セル１０は、図２の変換器セル１０に抵抗器２７を追加した構成を有する。抵抗器２７は、バイパス要素２５に並列接続される。抵抗器２７は、変換器セル１０がオープン状態とならない程度の高抵抗体である。

【0101】

（２）図１８は、セル制御部１５の構成例を説明するための図である。図１８を参照して、セル制御部１５は、スイッチング回路２１を制御するための制御回路８１と、スイッチング回路２２を制御するための制御回路８２とを含む。

【0102】

具体的には、制御回路８１は、半導体素子３１，３２のオンオフ制御を実行する。制御回路８２は、半導体素子３３，３４のオンオフ制御を実行する。また、制御回路８１は、半導体素子３１，３２の短絡関連異常を検出し、制御回路８２は、半導体素子３３，３４の短絡関連異常を検出する。

【0103】

例えば、制御回路８１は、半導体素子３１の短絡関連異常を検出すると、半導体素子３１にオフ信号を出力し、半導体素子３２にオン信号を出力する。また、制御回路８１は、短絡関連異常を示す異常信号を制御回路８２に送信する。制御回路８２は、異常信号を受信すると、半導体素子３３にオン信号を出力し、半導体素子３４にオフ信号を出力する。

【0104】

例えば、制御回路８２は、半導体素子３４の短絡関連異常を検出すると、半導体素子３４にオフ信号を出力し、半導体素子３３にオン信号を出力する。また、制御回路８２は、短絡関連異常を示す異常信号を制御回路８１に送信する。制御回路８１は、異常信号を受信すると、半導体素子３１にオフ信号を出力し、半導体素子３２にオン信号を出力する。

【0105】

制御回路８１は、半導体素子３１を駆動するための駆動回路と、半導体素子３２を駆動するための駆動回路とを含む。制御回路８２は、半導体素子３３を駆動するための駆動回路と、半導体素子３４を駆動するための駆動回路とを含む。これらの駆動回路は、絶縁破壊を防ぐために互いに電気的に絶縁されている必要がある。例えば、各駆動回路が同一のユニバーサル基板等に実装されていた場合でも、各半導体素子３１～３４から接続されたパターン箇所は絶縁されている必要がある。これらの電気的な絶縁破壊を防ぐため、各駆動回路は、それぞれ独立した回路基板に実装されていてもよい。

【0106】

（３）図１９は、セル制御部１５の他の構成例を説明するための図である。図１９を参照して、セル制御部１５は、半導体素子３１～３４をそれぞれ制御するための制御回路９１～９４を含む。制御回路９１～９４は、それぞれ半導体素子３１～３４を駆動するための駆動回路を含む。なお、セル制御部１５は、１つの制御回路により半導体素子３１～３４を制御する構成であってもよい。この場合、当該制御回路は、４つの半導体素子３１～３４を駆動するための４つの駆動回路を含む。

【0107】

（４）上述の実施の形態として例示した構成は、本開示の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本開示の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能である。また、上述した実施の形態において、他の実施の形態で説明した処理および構成を適宜採用して実施する場合であってもよい。

【0108】

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は、上記した説明ではなく、請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0109】

１０ 変換器セル、１４Ｎ，１４Ｐ リアクトル、１５ セル制御部、２１，２２ スイッチング回路、２５ バイパス要素、２７ 抵抗器、３１～３４ 半導体素子、３１ｄ～３４ｄ ダイオード、３１ｓ～３４ｓ スイッチング素子、４０ｕ～４０ｗ レグ回路、５１～５５ 電流センサ、６０ ゲート駆動回路、６２ 検出部、６３ 遮断部、７１，７２ 寄生インダクタンス、８１，８２，９１，９４ 制御回路、１００ 電力変換装置、１１０ 電力変換器、１２０ 制御装置、１３０ 直流回路、１４０ 変圧器、１５０ 交流回路、３２０ 半導体素子群。

【要約】

電力変換装置に含まれる複数の変換器セル（１０）の各々は、セル制御部（１５）と、第１スイッチング回路（２１）および第２スイッチング回路（２２）と、バイパス要素（２５）とを含む。第１スイッチング回路（２１）は、第１半導体素子（３１）と、第２半導体素子（３２）と、第１エネルギー蓄積要素（ＥＰ）とを含む。第２スイッチング回路（２２）は、第３半導体素子（３３）と、第４半導体素子（３４）と、第２エネルギー蓄積要素（ＥＮ）とを含む。第１スイッチング回路（２１）および第２スイッチング回路（２２）のうちのいずれかの異常が検出された場合、セル制御部（１５）は、バイパス要素（２５）の閉路が確立される前の期間において、第１半導体素子（３１）および第４半導体素子（３４）の各々をオフ状態にするための制御を実行し、第２半導体素子（３２）および第３半導体素子（３３）の各々をオン状態にするための制御を実行する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】