(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-01
(45)【発行日】2024-11-12
(54)【発明の名称】半導体記憶装置及び半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 43/50 20230101AFI20241105BHJP
H10B 43/27 20230101ALI20241105BHJP
H10B 41/27 20230101ALI20241105BHJP
H10B 41/50 20230101ALI20241105BHJP
H01L 21/336 20060101ALI20241105BHJP
H01L 29/788 20060101ALI20241105BHJP
H01L 29/792 20060101ALI20241105BHJP
【ＦＩ】
H10B43/50
H10B43/27
H10B41/27
H10B41/50
H01L29/78 371
【請求項の数】
3
(21)【出願番号】P 2021100304
(22)【出願日】2021-06-16
(65)【公開番号】P2022191841
(43)【公開日】2022-12-28
【審査請求日】2024-03-11
(73)【特許権者】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】小澤 歩
【審査官】小山 満
(56)【参考文献】
【文献】米国特許出願公開第２０１８／０１４５０２９（ＵＳ，Ａ１）
【文献】特開２０２０－１２６９２８（ＪＰ，Ａ）
【文献】特開２０２０－１１３７６６（ＪＰ，Ａ）
【文献】特開２０１２－１１９４７８（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１６／０１１１３６１（ＵＳ，Ａ１）
【文献】中国特許出願公開第１１１４９２４８０（ＣＮ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ１０Ｂ ４３／５０
Ｈ１０Ｂ ４３／２７
Ｈ１０Ｂ ４１／２７
Ｈ１０Ｂ ４１／５０
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
導電層及び絶縁層の組からなる単位層を複数積層した積層体にメモリセルが３次元に配置されたメモリセルアレイと、前記導電層とコンタクトとを接続するコンタクト部とを備える半導体記憶装置であって、前記コンタクト部は、前記メモリセルアレイから離れる第１方向に向かって降段していく複数のテラス部を有する降段部と、前記降段部に対して前記第１方向に対して直交する第２方向に隣接する昇段部とを有し、
前記昇段部は、前記第１方向に向かって昇段していく複数のテラス部を有し、
前記降段部の前記テラス部に配置される前記コンタクトと、前記昇段部の前記テラス部に配置される前記コンタクトとが前記第２方向に沿って配置され、
複数の前記降段部が上面視において互いに千鳥状に配置され、
複数の前記昇段部が上面視において互いに千鳥状に配置されている、
半導体記憶装置。
【請求項2】
前記降段部の最下段の前記テラス部は、当該降段部に前記第１方向に隣接する前記昇段部の最上段の前記テラス部より上方に位置する、請求項１に記載の半導体記憶装置。
【請求項3】
導電層及び絶縁層の組からなる単位層を複数積層した積層体にメモリセルが３次元に配置されたメモリセルアレイと、前記導電層とコンタクトとを接続するコンタクト部とを備える半導体記憶装置の製造方法であって、前記コンタクト部に、すり鉢状の複数の凹部を上面視において千鳥状に形成する工程と、
前記複数の凹部のそれぞれを前記メモリセルアレイから離れる第１方向に沿って２つに分割することにより、前記第１方向に向かって降段していく複数のテラス部を有する降段部と、前記第１方向に向かって昇段していく複数のテラス部を有し、前記降段部に対して前記第１方向に直行する第２方向に隣接する昇段部とを形成する工程と、
前記降段部の前記テラス部に配置される前記コンタクトと、前記昇段部の前記テラス部に配置される前記コンタクトとを前記第２方向に沿って配置する工程と、
を含む半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
半導体記憶装置として、積層構造のメモリセルを有する３次元積層型不揮発性メモリが提案されている。３次元積層型不揮発性メモリでは、高さ方向に配置されるメモリセルの各層におけるワード線を引き出すコンタクト部に、階段状の構造が採られることがある。例えば、メモリセルから遠ざかる方向に降段していく複数のテラス部を有する第１階段部と、同方向に昇段していく複数のテラス部を有する第２階段部とが対向するように配置された構造を有するコンタクト部が提案されている。しかしながら、従来構造ではコンタクトを配置できないテラス部が多く存在するため、コンタクトの配置数の増加とコンタクト部の小型化とを実現することが困難である。
【先行技術文献】
【特許文献】
【0003】
【文献】米国特許第８８２２２８５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明の一つの実施形態は、コンタクトの配置数の増加とコンタクト部の小型化とを実現可能な半導体記憶装置及び半導体製造装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
本発明の一つの実施形態によれば、メモリセルアレイとコンタクト部とを備える半導体記憶装置が提供される。メモリセルアレイは、導電層及び絶縁層の組からなる単位層を複数積層した積層体にメモリセルが３次元に配置されたものである。コンタクト部は、メモリセルアレイと、導電層とコンタクトとを接続する。コンタクト部は、降段部と、昇段部とを有する。降段部は、メモリセルアレイから離れる第１方向に向かって降段していく複数のテラス部を有する。昇段部は、降段部に対して第１方向に対して直交する第２方向に隣接する。昇段部は、第１方向に向かって昇段していく複数のテラス部を有する。降段部のテラス部に配置されるコンタクトと、昇段部のテラス部に配置されるコンタクトとが第２方向に沿って配置されている。複数の降段部が上面視において互いに千鳥状に配置され、複数の昇段部が上面視において互いに千鳥状に配置されている。
【図面の簡単な説明】
【0006】
【発明を実施するための形態】
【0007】
以下に添付図面を参照して、実施形態にかかる半導体記憶装置及びその製造方法を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。また、以下の実施形態で用いられる半導体記憶装置の断面図等は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率等は現実のものとは異なる場合がある。また、以下では、半導体記憶装置として、３次元構造を有する不揮発性メモリを例に挙げる。
【0008】
図１は、実施形態にかかる半導体記憶装置１０のメモリセルアレイＭＡの構成の一例を示す斜視図である。図１において、基板Ｓｕｂの主面に対して平行な方向であって、相互に直交する２方向をＸ方向（第１方向の一例）及びＹ方向（第２方向の一例）とする。Ｘ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。紙面上で右から左に向かう方向をＸ方向の正方向とし、同じく手前から奥に向かう方向をＹ方向の正方向とし、同じく下から上に向かう方向をＺ方向の正方向とする。なお、図１では層間絶縁層等が省略されている。
【0009】
図１に示されるように、半導体記憶装置１０の基板Ｓｕｂ上には、導電層から構成されるソース線ＳＬが設けられている。ソース線ＳＬにはＺ方向に延びる複数の酸化シリコン等からなるピラーＰが設けられている。各々のピラーＰは自身の側面に、ポリシリコン等からなるチャネル層と複数の絶縁層が積層されたメモリ層とを備える。絶縁層は、例えば、チャネル層側からトンネル絶縁膜、電荷蓄積膜、及びブロック絶縁膜が積層された構成を有する。また、ソース線ＳＬ上には、図示しない層間絶縁層を介して、タングステン等からなる導電層と酸化シリコン等からなる絶縁層とが交互に複数積層された積層体ＬＢが設けられている。各々のピラーＰは積層体ＬＢを貫通している。
【0010】
積層体ＬＢ中の最下層の導電層はソース側の選択ゲート線ＳＧＳとして機能し、最上層の導電層はドレイン側の選択ゲート線ＳＧＤとして機能する。選択ゲート線ＳＧＤは、Ｘ方向に並ぶピラーＰ毎に分割されている。選択ゲート線ＳＧＳ，ＳＧＤに挟まれた複数の導電層は、複数のワード線ＷＬとして機能する。すなわち、ワード線ＷＬは、「導電層」の一例である。図１に示すワード線ＷＬの積層数は一例である。選択ゲート線ＳＧＳ，ＳＧＤ及び複数のワード線ＷＬ間の絶縁層は層間絶縁層（不図示）として機能する。
【0011】
各々のピラーＰは、積層体ＬＢ上のビット線ＢＬに接続されている。各々のビット線ＢＬは、Ｙ方向に並ぶ複数のピラーＰに接続される。
【0012】
以上により、各々のピラーＰと各層のワード線ＷＬとの接続部分には、ピラーＰの高さ方向に並ぶメモリセルＭＣが配置されることとなる。各々のピラーＰと選択ゲート線ＳＧＳ，ＳＧＤとの接続部分には、それぞれソース側の選択トランジスタＳＴＳとドレイン側の選択トランジスタＳＴＤとが配置されることとなる。１つのピラーＰの高さ方向に並ぶ、選択トランジスタＳＴＳ、複数のメモリセルＭＣ、及び選択トランジスタＳＴＤとで、メモリストリングＭＳが構成される。また、このように３次元にマトリクス状に配置されたメモリセルＭＣによってメモリセルアレイＭＡが構成される。
【0013】
選択ゲート線ＳＧＳ，ＳＧＤ及び複数のワード線ＷＬは、メモリセルアレイＭＡ外に引き出されて階段状の構造のコンタクト部を構成する。この例では、コンタクト部は、メモリセルアレイＭＡのＸ方向の正側に配置されるものとする。
【0014】
図２は、実施形態による半導体記憶装置１０のコンタクト部ＷＣの構成の一例を示す断面斜視図である。図３は、実施形態にかかるコンタクト部ＷＣの構造の一例を示す上面図である。図４は、実施形態にかかるコンタクト部ＷＣの構造の一例を示す図３におけるＩＶ－ＩＶ断面図である。図２及び図４では基板Ｓｕｂ等が省略されている。以降、ワード線ＷＬと選択ゲート線ＳＧＳ，ＳＧＤとを区別することなく、ワード線ＷＬと記載することがある。
【0015】
コンタクト部ＷＣは、Ｘ方向に沿って延在する複数のスリットＳにより、当該スリットＳを介してＹ方向に隣接するコンタクト部と電気的に分断される。すなわち、２つのスリットＳの間に形成されるコンタクト部ＷＣにより１つの接続単位が構成される。図２～図４では１つの接続単位に相当するコンタクト部ＷＣの構成について説明する。
【0016】
コンタクト部ＷＣは、メモリセルアレイＭＡのＸ方向の正側の外部に配置され、メモリセルアレイＭＡのワード線ＷＬとコンタクトＣＴとを接続する。本実施形態にかかるコンタクト部ＷＣにおいては、ワード線ＷＬとワード線ＷＬ上に配置される絶縁層ＩＳとの組からなる単位層がＺ方向に複数積層された積層体ＬＢに階段構造が設けられている。階段構造の各段は、ワード線ＷＬと絶縁層ＩＳとの組からなる単位層により構成される。
【0017】
ここで例示する階段構造は、３つの降段部ＤＳ１～ＤＳ３（第１降段部ＤＳ１、第２降段部ＤＳ２、及び第３降段部ＤＳ３）と、３つの昇段部ＵＳ１～ＵＳ３（第１昇段部ＵＳ１、第２昇段部ＵＳ２、及び第３昇段部ＵＳ３）とを含む。降段部ＤＳ１～ＤＳ３のそれぞれは、Ｘ方向に向かって降段していく複数（本実施形態では６）のテラス部ＴＤ１～ＴＤ６を有する。昇段部ＵＳ１～ＵＳ３のそれぞれは、Ｘ方向に向かって昇段していく複数（本実施形態では６）のテラス部ＴＵ１～ＴＵ６を有する。テラス部ＴＤ１～ＴＤ６，ＴＵ１～ＴＵ６は、絶縁層ＩＳで構成される。
【0018】
図３に示すように、３つの降段部ＤＳ１～ＤＳ３は、上面視において千鳥状に配置され、３つの昇段部ＵＳ１～ＵＳ３は、上面視において千鳥状に配置されている。これにより、第１降段部ＤＳ１、第１昇段部ＵＳ１、第３降段部ＤＳ３、及び第３昇段部ＵＳ３がＸ方向に沿って配置される。また、第１昇段部ＵＳ１と第２降段部ＤＳ２とがＹ方向に沿って配置され、第３降段部ＤＳ３と第２昇段部ＵＳ２とがＹ方向に沿って配置される。
【0019】
また、図４に示すように、第１降段部ＤＳ１の最下段のテラス部ＴＤ１は、第１降段部ＤＳ１にＸ方向に隣接する第１昇段部ＵＳ１の最上段のテラス部ＴＵ６より上方（Ｚ方向の正方向上位）に位置する。また、第３降段部ＤＳ３の最下段のテラス部ＴＤ１は、第３降段部ＤＳ３にＸ方向に隣接する第３昇段部ＵＳ３の最上段のテラス部ＴＵ６より上方に位置する。また、第２降段部ＤＳ２の最上段のテラス部ＴＤ６は、第１降段部ＤＳ１の最下段のテラス部ＴＤ１より下方に位置し、第２降段部ＤＳ２の最下段のテラス部ＴＤ１は、第１昇段部ＵＳ１の最上段のテラス部ＴＵ６より上方に位置する。
【0020】
図２～図４で例示する構成においては、３０本のコンタクトＣＴが第１降段部ＤＳ１、第２降段部ＤＳ２、第１昇段部ＵＳ１、第３降段部ＤＳ３、及び第３昇段部ＵＳ３にそれぞれ６本ずつ配置されている。第１降段部ＤＳ１のテラス部ＴＤ１～ＴＤ６、第２降段部ＤＳ２のテラス部ＴＤ１～ＴＤ６、第１昇段部ＵＳ１のテラス部ＴＵ１～ＴＵ６、第３降段部ＤＳ３のテラス部ＴＤ１～ＴＤ６、及び第３昇段部ＵＳ３のテラス部ＴＵ１～ＴＵ６のそれぞれは、互いに異なる単位層の絶縁層ＩＳにより構成されている。３０本のコンタクトＣＴのそれぞれは、第１降段部ＤＳ１、第２降段部ＤＳ２、第１昇段部ＵＳ１、第３降段部ＤＳ３、及び第３昇段部ＵＳ３のテラス部ＴＤ１～ＴＤ６，ＴＵ１～ＴＵ６のそれぞれに形成されたコンタクトホールを介して、互いに異なるワード線ＷＬと接続している。なお、第２昇段部ＵＳ２にコンタクトＣＴが配置されないのは、第２昇段部ＵＳ２を構成するテラス部ＴＵ１～ＴＵ６を独立した単位層で構成できないためである。
【0021】
上記構成により、第１降段部ＤＳ１のテラス部ＴＤ１～ＴＤ６、第２降段部ＤＳ２のテラス部ＴＤ１～ＴＤ６、第１昇段部ＵＳ１のテラス部ＴＵ１～ＴＵ６、第３降段部ＤＳ３のテラス部ＴＤ１～ＴＤ６、及び第３昇段部ＵＳ３のテラス部ＴＵ１～ＴＵ６のそれぞれを異なる層（ワード線ＷＬと絶縁層ＩＳとの組からなる単位層）で形成できる。これにより、３０本のコンタクトＣＴをそれぞれ異なるワード線ＷＬに接続できる。
【0022】
本実施形態においては、図３に示すように、第１降段部ＤＳ１、第１昇段部ＵＳ１、第３降段部ＤＳ３、及び第３昇段部ＵＳ３において２４本のコンタクトＣＴが上面視においてＸ方向に沿って一直線状に配置される。また、本実施形態においては、第２降段部ＤＳ２のテラス部ＴＤ１～ＴＤ６のそれぞれに配置される６本のコンタクトＣＴと、第１昇段部ＵＳ１のテラス部ＴＵ１～ＴＵ６のそれぞれに配置される６本のコンタクトＣＴとがＹ方向に沿って配置されている。これにより、複数のコンタクトＣＴをＸ方向に沿って並列状に配置することができる。
【0023】
なお、図２～図４では１つの接続単位を構成する（２つのスリットＳの内側に形成される）コンタクト部ＷＣに降段部及び昇段部がそれぞれ３つずつ形成され、降段部及び昇段部のそれぞれが６つのテラス部を有する構成を例示したが、降段部及び昇段部の数、並びにテラス部の数はこれに限定されるものではない。例えば、降段部及び昇段部は１つの接続単位を構成するコンタクト部ＷＣにおいてそれぞれ４つ以上設けられてもよい。また、テラス部の数は降段部及び昇段部のそれぞれにおいて７以上又は５以下であってもよい。
【0024】
上記構成により、コンタクト部ＷＣの領域を有効に利用してコンタクトＣＴを配置可能なテラス部を多く形成できる。これにより、コンタクト部ＷＣを大型化させることなくコンタクトＣＴの配置数を増加させることが可能となる。
【0025】
以下に上記のようなコンタクト部ＷＣの製造方法について説明する。
【0026】
図５は、実施形態にかかる半導体記憶装置の製造方法の第１段階におけるコンタクト部ＷＣの状態の一例を示す上面図である。図６は、実施形態にかかる半導体記憶装置の製造方法の第１段階におけるコンタクト部ＷＣの状態の一例を示す図５におけるＶＩ－ＶＩ断面図である。図６においては、積層体ＬＢのうち上から６層のみが記載され、７層以下の部分が省略されている。
【0027】
図５に示すように、先ず、コンタクト部ＷＣを構成する積層体ＬＢに３つのすり鉢状の凹部Ｍ１～Ｍ３（第１凹部Ｍ１、第２凹部Ｍ２、及び第３凹部Ｍ３）を上面視において千鳥状に形成する。凹部Ｍ１～Ｍ３の形成方法は特に限定されるべきものではないが、例えば、エッチングとスリミングとを交互に実行することにより、所定数（本実施形態では６）の段差を有する凹部Ｍ１～Ｍ３を形成できる。例えば、先ず凹部Ｍ１～Ｍ３のそれぞれに対応する底部Ｂ１～Ｂ３が千鳥状に露出するようにレジストパターンを形成し、ＲＩＥ（Reactive Ion Etching）法等のエッチング技術を用いて露出している層をエッチングする。その後、レジストパターンのＸ方向及びＹ方向の端部から段差構造のテラス部に相当する幅だけレジストパターンを等方性エッチングによってスリミングする。スリミングしたレジストパターンをマスクとして再度エッチングし、更にレジストパターンをスリミングする。この処理を所定数繰り返すことにより、底部Ｂ１～Ｂ３から面積（対角線長）が階段状に広がっていくすり鉢状の凹部Ｍ１～Ｍ３が形成される。
【0028】
図７は、実施形態にかかる半導体記憶装置の製造方法の第２段階におけるコンタクト部ＷＣの状態の一例を示す上面図である。図８は、実施形態にかかる半導体記憶装置の製造方法の第２段階におけるコンタクト部ＷＣの状態の一例を示す図７におけるＶＩＩＩ－ＶＩＩＩ断面図である。図８においては、積層体ＬＢのうち上から１２層のみが記載され、１３層以下の部分が省略されている。
【0029】
第２段階においては、図７に示すように、第１凹部Ｍ１のＸ方向の負側（メモリセルアレイＭＡに近い側）の半分と、第２凹部Ｍ２の全体とを覆うようにレジストパターンＲを形成する。この状態でエッチングを行うことにより、図８に示すように、第１凹部Ｍ１のＸ方向の正側（メモリセルアレイＭＡから遠い側）の半分と、第３凹部Ｍ３の全体とが、下方（Ｚ方向の負側）へ移行する。これにより、第１凹部Ｍ１が上下に分割され、第１降段部ＤＳ１と第１昇段部ＵＳ１とが形成される。このとき、第１降段部ＤＳ１の最下段のテラス部ＴＤ１は、第１昇段部ＵＳ１の最上段のテラス部ＴＵ６より１層分上方に位置する。
【0030】
図９は、実施形態にかかる半導体記憶装置の製造方法の第３段階におけるコンタクト部ＷＣの状態の一例を示す上面図である。図１０は、実施形態にかかる半導体記憶装置の製造方法の第３段階におけるコンタクト部ＷＣの状態の一例を示す図９におけるＸ－Ｘ断面図である。図１０においては、積層体ＬＢのうち上から１８層のみが記載され、１９層以下の部分が省略されている。
【0031】
第３段階においては、図９に示すように、第１凹部Ｍ１のＸ方向の負側の半分と、第２凹部Ｍ２のＸ方向の正側の半分と、第３凹部Ｍ３のＸ方向の負側の半分とを覆うようにレジストパターンＲを形成する。この状態でエッチングを行うことにより、図１０に示すように、第１凹部Ｍ１のＸ方向の正側の半分、第２凹部Ｍ２のＸ方向の負側の半分、及び第３凹部Ｍ３のＸ方向の正側の半分が下方へ移行する。これにより、第２凹部Ｍ２が上下に分割され、第２降段部ＤＳ２と第２昇段部ＵＳ２とが形成される。また、第３凹部Ｍ３が上下に分割され、第３降段部ＤＳ３と第３昇段部ＵＳ３とが形成される。このとき、第１降段部ＤＳ１の最下段のテラス部ＴＤ１は、第１昇段部ＵＳ１の最上段のテラス部ＴＵ６より７層分上方に位置する。また、第３降段部ＤＳ３の最下段のテラス部ＴＤ１は、第３昇段部ＵＳ３の最上段のテラス部ＴＵ６より１層分上方に位置する。
【0032】
図１１は、実施形態にかかる半導体記憶装置の製造方法の第４段階におけるコンタクト部ＷＣの状態の一例を示す上面図である。図１２は、実施形態にかかる半導体記憶装置の製造方法の第４段階におけるコンタクト部ＷＣの状態の一例を示す図１１におけるＸＩＩ－ＸＩＩ断面図である。図１２においては、本実施形態の積層体ＬＢの全層である３０層が記載されている。
【0033】
第４段階においては、図１１に示すように、第１凹部Ｍ１の全体と、第２凹部Ｍ２のＸ方向の負側の半分とを覆うようにレジストパターンＲを形成する。この状態でエッチングを行うことにより、図１２に示すように、第２凹部Ｍ２のＸ方向の正側の半分と第３凹部Ｍ３の全体とが下方へ移行する。このとき、第２降段部ＤＳ２の最上段のテラス部ＴＤ６は、第１降段部ＤＳ１の最下段のテラス部ＴＤ１より１層分下方に位置し、第２降段部ＤＳ２の最下段のテラス部ＴＤ１は、第１昇段部ＵＳ１の最上段のテラス部ＴＵ６より１層分上方に位置する。他の部分については図１０に示す第３段階における状態と同様である。
【0034】
上記のような製造方法により、コンパクトな構成で多くのコンタクトＣＴを配置可能なコンタクト部ＷＣを備える半導体記憶装置を製造することが可能となる。
【0035】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0036】
１０…半導体記憶装置、Ｂ１～Ｂ３…底部、ＣＴ…コンタクト、ＤＳ１～ＤＳ３…降段部、ＩＳ…絶縁層、ＬＢ…積層体、Ｍ１～Ｍ３…凹部、ＭＡ…メモリセルアレイ、ＭＣ…メモリセル、Ｒ…レジストパターン、Ｓ…スリット、Ｓｕｂ…基板、ＴＤ１～ＴＤ６，ＴＵ１～ＴＵ６…テラス部、ＵＳ１～ＵＳ３…昇段部、ＷＬ…ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】