特許 7581168 電源回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-01

(45)【発行日】2024-11-12

(54)【発明の名称】電源回路

(51)【国際特許分類】

   H02M 1/00 20070101AFI20241105BHJP

   H02M 1/08 20060101ALI20241105BHJP

   H03K 17/0812 20060101ALI20241105BHJP

【ＦＩ】

H02M1/00 F

H02M1/08 A

H03K17/0812

【請求項の数】 3

(21)【出願番号】P 2021155252

(22)【出願日】2021-09-24

(65)【公開番号】P2023046581

(43)【公開日】2023-04-05

【審査請求日】2023-09-12

(73)【特許権者】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(73)【特許権者】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】テー チェンコン

【審査官】尾家 英樹

(56)【参考文献】

【文献】特開２０１７－０７３６５７（ＪＰ，Ａ）

【文献】特開２００９－０５５０７８（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１１／０２３４１８４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ １／００－ １／４４

(57)【特許請求の範囲】

【請求項1】

ドレインが電源電圧の入力端子に接続されソースが出力端子に接続され、ゲートに供給される制御信号によってオン、オフ制御されて、入力された電源電圧に基づく出力を前記出力端子に接続された負荷に供給するか又は前記負荷への前記出力の供給を停止する第１トランジスタと、
ドレインが前記第１トランジスタのゲートに接続されソースが基準電位点に接続された第２トランジスタであって、前記第２トランジスタのゲート電圧のレベルに応じてオン、オフする第２トランジスタと、
前記電源電圧の入力端子と前記第２トランジスタのゲートとの間に接続されるキャパシタと、
前記第２トランジスタのゲートと基準電位点との間に接続され、前記キャパシタにより前記第２トランジスタのゲートに伝達された電圧に基づいて前記第２トランジスタをオンにする前記第２トランジスタのゲート電圧を一定期間保持する電圧保持回路であって、ソースが前記第２トランジスタのゲートに接続されゲートとドレインが共通接続されたダイオード接続の第３トランジスタと、ソースが前記第３トランジスタのゲート及びドレインに接続されゲートとドレインが共通接続されて基準電位点に接続されたダイオード接続の第４トランジスタとによって構成される電圧保持回路と、を具備する電源回路。

【請求項2】

前記電圧保持回路は、前記第３及び第４トランジスタに代えて、２個以上の縦続接続されたダイオードであって、各段のダイオードは、アノードが前段のダイオードのカソードに接続され、カソードが後段のダイオードのアノードに接続され、初段のダイオードのアノードは前記第２トランジスタのゲートに接続され、最終段のダイオードのカソードは基準電位点に接続される複数のダイオードにより構成される請求項１に記載の電源回路。

【請求項3】

電流経路の一端が前記第２トランジスタのゲートに接続され、他端が基準電位点に接続され、ゲートに保護制御信号が与えられ、前記保護制御信号の電圧のレベルに応じてオン、オフする第５トランジスタを更に具備する請求項１に記載の電源回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、電源回路に関する。

【背景技術】

【0002】

従来、電源回路においては、突入電流を防止するために、プルダウン抵抗が採用される場合がある。

【0003】

入力電圧に生じる突入電圧の急峻な変化に対応するためには、プルダウン抵抗の抵抗値を小さくする必要がある。しかしながら、そうすると、消費電力が増大するという問題があった。

【先行技術文献】

【特許文献】

【0004】

【文献】特許第４９８３４２４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

実施形態は、消費電力の増大を抑制しつつ、突入電流の発生を防止することができる電源回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

実施形態の電源回路は、ドレインが電源電圧の入力端子に接続されソースが出力端子に接続され、ゲートに供給される制御信号によってオン、オフ制御されて、入力された電源電圧に基づく出力を前記出力端子に接続された負荷に供給するか又は前記負荷への前記出力の供給を停止する第１トランジスタと、ドレインが前記第１トランジスタのゲートに接続されソースが基準電位点に接続された第２トランジスタであって、前記第２トランジスタのゲート電圧のレベルに応じてオン、オフする第２トランジスタと、前記電源電圧の入力端子と前記第２トランジスタのゲートとの間に接続されるキャパシタと、前記第２トランジスタのゲートと基準電位点との間に接続され、前記キャパシタにより前記第２トランジスタのゲートに伝達された電圧に基づいて前記第２トランジスタをオンにする前記第２トランジスタのゲート電圧を一定期間保持する電圧保持回路であって、ソースが前記第２トランジスタのゲートに接続されゲートとドレインが共通接続されたダイオード接続の第３トランジスタと、ソースが前記第３トランジスタのゲート及びドレインに接続されゲートとドレインが共通接続されて基準電位点に接続されたダイオード接続の第４トランジスタとによって構成される電圧保持回路と、を具備する。

【図面の簡単な説明】

【0007】

【図1】本発明の第１の実施形態に係る電源回路を示すブロック図。

【図2】電源回路の関連技術を示す回路図。

【図3】本発明の第２の実施形態を示す回路図。

【図4】本発明の第３の実施形態を示す回路図。

【図5】本発明の第４の実施形態を示す回路図。

【発明を実施するための形態】

【0008】

以下、図面を参照して本発明の実施形態について詳細に説明する。

【0009】

（第１の実施の形態）
図１は本発明の第１の実施形態に係る電源回路を示すブロック図である。本実施形態には、メインスイッチを構成する第１トランジスタのゲート電圧をプルダウンする第２トランジスタ、突入電圧を伝達するキャパシタ、キャパシタにより伝達した突入電圧に基づく電圧を保持する電圧保持回路を設けることにより、電力消費を抑制しつつ突入電流の発生を防止するものである。

【0010】

図２は電源回路の関連技術を示す回路図である。なお、図１及び図２において同一の構成要素には同一符号を付し、同一構成については重複する説明を省略するものとする。

【0011】

図２に示す電源回路は、メインスイッチを構成するＮＭＯＳトランジスタＴ１とプルダウン抵抗Ｒ１とを含む。電圧源Ｓｏ１は、負極性端子が基準電位点に接続され正極性端子に電源電圧Ｖｉｎを発生する。電圧源Ｓｏ１からの電源電圧Ｖｉｎが、電源回路の入力端子ＩＮを介してトランジスタＴ１のドレインに供給される。

【0012】

トランジスタＴ１のソースは電源回路の出力端子ＯＵＴに接続される。出力端子ＯＵＴには、図示しない負荷が接続される。トランジスタＴ１のゲートには、電源回路から負荷に出力Ｖｏｕｔを供給するか供給を停止するかを制御するための制御信号Ｖｇａｔｅが印加される。ハイレベル（以下、Ｈレベルという）の制御信号Ｖｇａｔｅによって、トランジスタＴ１はオンとなり、電源電圧Ｖｉｎに基づく出力Ｖｏｕｔが負荷に供給される。また、ローレベル（以下、Ｌレベルという）の制御信号Ｖｇａｔｅによって、トランジスタＴ１はオフとなり、電源電圧Ｖｉｎに基づく出力Ｖｏｕｔの負荷への供給が停止される。

【0013】

いま、制御信号ＶｇａｔｅがＬレベルの状態において、電源電圧Ｖｉｎに突入電圧が生じるものとする。そうすると、トランジスタＴ１のゲート・ドレイン間の寄生容量Ｃｇｄにより、トランジスタＴ１のゲート電圧が高くなり、トランジスタＴ１がオンとなって、負荷に大電流（ラッシュカレント）が流れてしまう虞がある。そこで、図２の関連技術においては、トランジスタＴ１のゲートと基準電位点との間にプルダウン抵抗Ｒ１が接続される。

【0014】

図２の例においても、電源電圧Ｖｉｎの突入電圧の変化が比較的ゆるやか（低スルーレート）である場合には、特には問題はない。しかしながら、電源電圧Ｖｉｎの突入電圧の変化が比較的高速（高スルーレート）である場合には、トランジスタＴ１のゲート電圧の上昇を小さくするためには、プルダウン抵抗Ｒ１の抵抗値を十分に小さくする必要がある。そうすると、定常的に、トランジスタＴ１のゲートからプルダウン抵抗Ｒ１を介して比較的大きな電流が基準電位点に流れることになり、消費電力が増大する。

【0015】

（構成）
そこで、本実施形態においては、プルダウン抵抗Ｒ１に代えて、ＮＭＯＳトランジスタＴ２によるスイッチ回路を採用する。

【0016】

図１において、トランジスタＴ１のゲートと基準電位点との間には、トランジスタＴ２の電流経路が接続される。トランジスタＴ２は、ドレインがトランジスタＴ１のゲートに接続され、ソースが基準電位点に接続され、ゲートがノードＡに接続される。

【0017】

ノードＡは、キャパシタＣ１及び入力端子ＩＮを介して電圧源Ｓｏ１の正極性入力端に接続される。即ち、キャパシタＣ１は、一方端に電源回路に入力される電源電圧Ｖｉｎが印加され、他方端はノードＡに接続される。ハイパスフィルタであるキャパシタＣ１により、電源電圧Ｖｉｎの急峻な変化がノードＡに伝達されることになる。

【0018】

また、ノードＡと基準電位点との間には、ＰＭＯＳトランジスタＴ３，Ｔ４の各電流経路が直列に接続される。即ち、トランジスタＴ３は、ソースがノードＡに接続され、ゲートとドレインが共通接続されてトランジスタＴ４のソースに接続される。また、トランジスタＴ４は、ゲートとドレインが共通接続されて基準電位点に接続される。トランジスタＴ３，Ｔ４は、いずれもダイオードとして機能する。

【0019】

トランジスタＴ３，トランジスタＴ４の順方向電圧の和電圧は、トランジスタＴ２をオンにする電圧よりも高い電圧に設定される。トランジスタＴ３，Ｔ４により構成される２つのダイオードは、ノードＡの電圧を一定期間保持する電圧保持回路として機能する。例えば、トランジスタＴ３，Ｔ４の構成にもよるが、例えば、トランジスタＴ３，Ｔ４により、ノードＡの電圧、即ち、トランジスタＴ３，Ｔ４の順方向電圧の和電圧を１ｍ秒程度保持できる。

【0020】

キャパシタＣ１、トランジスタＴ２及びトランジスタＴ３，Ｔ４は、突入電圧によるラッシュカレントの発生を防止する保護回路として機能する。

【0021】

なお、一般的には、電源電圧Ｖｉｎに生じる突入電圧は、数μ秒オーダーである。例えば、図１の電源回路を構成する回路基板（図示せず）（以下、電源基板という）を、図示しない他の回路基板に装着して、トランジスタＴ１を他の回路基板のバスに接続するものとする。活線挿抜に対応した場合には、電源基板を他の回路基板に装着するときに、トランジスタＴ１のソースに電源電圧Ｖｉｎの突入電圧が発生してしまうことがある。このような活線挿抜時における電源電圧Ｖｉｎに生じる突入電圧の期間は、長くても１ｍ秒以内である。本実施形態の電圧保持回路による電圧の保持期間は、突入電圧が生じている期間よりも十分に長い期間に設定する。

【0022】

（作用）
次に、このように構成された実施形態の動作について説明する。

【0023】

電圧源Ｓｏ１の電源電圧Ｖｉｎは、トランジスタＴ１のドレインに供給される。制御信号Ｖｇａｔｅのレベルを変化させてトランジスタＴ１をオン、オフ制御することで、電源電圧Ｖｉｎに応じた出力Ｖｏｕｔの負荷への供給を制御する。

【0024】

（通常時）
いま、電源電圧Ｖｉｎに突入電圧が生じていない通常時であるものとする。トランジスタＴ１のゲート（ノードＡ）は、トランジスタＴ３，Ｔ４の電流経路を介して基準電位点に接続されている。通常時においては電源電圧Ｖｉｎに急峻な変化が生じていないことから、ノードＡの電圧は基準電位である。従って、トランジスタＴ２はオフであり、トランジスタＴ１は、制御信号Ｖｇａｔｅのレベルに応じてオン、オフする。

【0025】

即ち、制御信号ＶｇａｔｅがＬレベルの場合には、トランジスタＴ１はオフであり、電源電圧Ｖｉｎに基づく出力Ｖｏｕｔの負荷への供給が停止された状態となる。制御信号ＶｇａｔｅをＨレベルにすると、トランジスタＴ１はオンとなり、電源電圧Ｖｉｎに基づく出力Ｖｏｕｔが負荷に供給される。

【0026】

（突入電圧発生時）
いま、制御信号Ｖｇａｔｅは、Ｌレベルであるものとする。ここで、電源電圧Ｖｉｎに突入電圧が生じるものとする。電源電圧Ｖｉｎが生じた突入電圧は、キャパシタＣ１により瞬時にノードＡに伝達される。ノードＡは、トランジスタＴ３，Ｔ４の各電流経路を経由して基準電位点に接続されており、ノードＡは、トランジスタＴ３，Ｔ４の順方向電圧の和電圧となる。トランジスタＴ３，Ｔ４の電圧保持機能によって、ノードＡの電圧は、所定長さの期間（以下、保持期間という）だけ保持される。この場合のノードＡの電圧は、トランジスタＴ２の閾値電圧よりも高く、保持期間において、トランジスタＴ２はオンとなり、トランジスタＴ２の電流経路によってトランジスタＴ１のゲートから基準電位点に大電流を流すことが可能となる。

【0027】

トランジスタＴ１の寄生容量Ｃｇｄにより、電源電圧Ｖｉｎに生じた突入電圧の影響により、トランジスタＴ１のゲート電圧は高くなろうとする。しかし、トランジスタＴ２がオンとなることで、トランジスタＴ１のゲートから大電流が基準電位点に流れることになり、高スルーレートの突入電圧が発生した場合でもトランジスタＴ１のゲート電圧の上昇が抑制される。電源電圧Ｖｉｎに突入電圧が生じている期間は保持期間以内に終了することから、電源電圧Ｖｉｎに生じた突入電圧の影響によってトランジスタＴ１がオンとなることはない。

【0028】

こうして、制御信号ＶｇａｔｅがＬレベルの期間においては、電源電圧Ｖｉｎに突入電圧が生じたとしても、負荷に大電流が流れることが防止される。

【0029】

また、通常時においては、トランジスタＴ２はオフであり、トランジスタＴ２のゲートから基準電位点に電流が流れることはなく、消費電力が増大することはない。

【0030】

このように、本実施形態においては、高スルーレートの突入電圧が発生したとしても、負荷に大電流が流れてしまうことを確実に防止することができる。また、通常時において消費電力が増大することもない。

【0031】

例えば、本実施形態は、活線挿抜の保護回路として利用することができる。なお、本実施形態は電源回路における突入電圧によるラッシュカレントを防止する例を説明したが、電子フューズ、リニアレギュレータ、ＤＣＤＣコンバータ、ゲートドライバ等に生じる突入電圧に対するラッシュカレントの発生防止にも適用可能である。

【0032】

（第２の実施形態）
図３は本発明の第２の実施形態を示す回路図である。図３において図１と同一の構成要素には同一符号を付して説明を省略する。本実施形態は、トランジスタＴ３，Ｔ４により構成した電圧保持回路を１個以上のダイオードによって構成するものである。

【0033】

本実施形態は、トランジスタＴ３，Ｔ４に代えて、１個のダイオードＤ１又は２個以上のダイオードＤ１，Ｄ２，…Ｄｎ（以下、１個以上のダイオードをダイオードＤという）を採用した点が図１の実施形態と異なる。ダイオードＤとして、１個のダイオードＤ１を採用する場合には、ダイオードＤ１は、アノードがノードＡに接続され、カソードが基準電位点に接続される。ダイオードＤとして、２個以上のダイオードを採用する場合には、ダイオードＤの各ダイオードは、アノードが前段のダイオードのカソードに接続され、カソードが後段のダイオードのアノードに接続される。初段のダイオードＤ１のアノードはノードＡに接続され、最終段のダイオードＤｎのカソードは基準電位点に接続される。

【0034】

電圧保持回路としてのダイオードＤの順方向電圧の総和は、トランジスタＴ２をオンにする電圧よりも高い電圧に設定される。また、ダイオードＤによるノードＡの電圧の保持期間は、突入電圧が生じている期間よりも十分に長い期間に設定する。

【0035】

キャパシタＣ１、トランジスタＴ２及びダイオードＤは、突入電圧によるラッシュカレントの発生を防止する保護回路として機能する。

【0036】

このように構成された実施形態においても、第１の実施形態と同様の作用となる。

【0037】

即ち、電源電圧Ｖｉｎに生じた突入電圧は、キャパシタＣ１により瞬時にノードＡに伝達される。ダイオードＤによって、ノードＡの電圧は、トランジスタＴ２をオンにする電圧に維持される。ノードＡの電圧は突入電圧が生じている期間よりも長い保持期間だけダイオードＤにより保持され、この期間においてトランジスタＴ２がオンとなる。これにより、制御信号ＶｇａｔｅのＬレベル期間において、電源電圧Ｖｉｎに高スルーレートの突入電圧が生じても、トランジスタＴ１がオンとなることが防止される。こうして、突入電圧の発生により、負荷に大電流が流れることが防止される。また、通常時においては、トランジスタＴ２はオフであり、トランジスタＴ２のゲートから基準電位点に電流が流れることはなく、消費電力が増大することはない。

【0038】

このように、本実施形態においても、第１の実施形態と同様の効果を得ることができる。

【0039】

（第３の実施形態）
図４は本発明の第３の実施形態を示す回路図である。図４において図１と同一の構成要素には同一符号を付して説明を省略する。本実施形態は、トランジスタＴ３，Ｔ４により構成した電圧保持回路をツェナーダイオードによって構成するものである。

【0040】

本実施形態は、トランジスタＴ３，Ｔ４に代えて、ツェナーダイオードＺＤを採用した点が図１の実施形態と異なる。ツェナーダイオードＺＤは、アノードがノードＡに接続され、カソードが基準電位点に接続される。

【0041】

電圧保持回路としてのツェナーダイオードＺＤのツェナー電圧は、トランジスタＴ２をオンにする電圧よりも高い電圧に設定される。また、ツェナーダイオードＺＤによるノードＡの電圧の保持期間は、突入電圧が生じている期間よりも十分に長い期間に設定する。

【0042】

キャパシタＣ１、トランジスタＴ２及びツェナーダイオードＺＤは、突入電圧によるラッシュカレントの発生を防止する保護回路として機能する。

【0043】

このように構成された実施形態においても、第１の実施形態と同様の作用となる。

【0044】

即ち、電源電圧Ｖｉｎに生じた突入電圧は、キャパシタＣ１により瞬時にノードＡに伝達される。ツェナーダイオードＺＤによって、ノードＡの電圧は、トランジスタＴ２をオンにする電圧に維持される。ノードＡの電圧は突入電圧が生じている期間よりも長い保持期間だけツェナーダイオードＺＤにより保持され、この期間においてトランジスタＴ２がオンとなる。これにより、制御信号ＶｇａｔｅのＬレベル期間において、電源電圧Ｖｉｎに高スルーレートの突入電圧が生じても、トランジスタＴ１がオンとなることが防止される。こうして、突入電圧の発生により、負荷に大電流が流れることが防止される。また、通常時においては、トランジスタＴ２はオフであり、トランジスタＴ２のゲートから基準電位点に電流が流れることはなく、消費電力が増大することはない。

【0045】

このように、本実施形態においても、第１の実施形態と同様の効果を得ることができる。

【0046】

（第４の実施形態）
図５は本発明の第４の実施形態を示す回路図である。図５において図３と同一の構成要素には同一符号を付して説明を省略する。本実施形態は、上記各実施形態における保護回路の動作を停止させる機能を付加した点が上記各実施形態と異なる。なお、図５は第２の実施形態に適用した例を示しているが、本実施形態は第１、第３の実施形態にも同様に適用可能である。

【0047】

本実施形態は、チャージポンプ回路ＣＰ、ＰＭＯＳトランジスタＴ５、ＮＭＯＳトランジスタＴ６，Ｔ７を付加した点が上記各実施形態と異なる。本実施形態においては、制御信号Ｖｇａｔｅは、チャージポンプ回路ＣＰ及びトランジスタＴ５，Ｔ６により発生する。トランジスタＴ１をオンにするためには、制御信号Ｖｇａｔｅは、電源電圧Ｖｉｎよりも高い電圧である必要がある。チャージポンプ回路ＣＰには、電源電圧Ｖｉｎが供給される。チャージポンプ回路ＣＰは、電源電圧Ｖｉｎを用いて、電源電圧Ｖｉｎよりも高い電圧を発生して出力する。

【0048】

チャージポンプ回路ＣＰの出力端子と基準電位点との間にはトランジスタＴ５，Ｔ６の電流経路が直列接続される。即ち、トランジスタＴ５は、ソースがチャージポンプ回路ＣＰの出力に接続され、ドレインがトランジスタＴ１のゲートに接続され、ゲートには出力制御信号が与えられる。トランジスタＴ６は、ドレインがトランジスタＴ１のゲートに接続され、ソースが基準電位点に接続され、ゲートには出力制御信号が与えられる。

【0049】

出力制御信号がＨレベルの場合には、トランジスタＴ５がオフ、トランジスタＴ６がオンであり、制御信号ＶｇａｔｅはＬレベルとなり、トランジスタＴ１はオフとなる。即ち、Ｈレベルの出力制御信号がトランジスタＴ５、Ｔ６のゲートに供給される場合には、出力Ｖｏｕｔの負荷への供給は停止される。即ち、Ｈレベルの出力制御信号によりメインスイッチＯＦＦの状態となる。

【0050】

出力制御信号がＬレベルの場合には、トランジスタＴ５がオン、トランジスタＴ６がオフであって、制御信号Ｖｇａｔｅはチャージポンプ回路ＣＰの出力によりＨレベルとなり、トランジスタＴ１はオンとなる。即ち、Ｌレベルの出力制御信号がトランジスタＴ５、Ｔ６のゲートに供給される場合には、出力Ｖｏｕｔが負荷に供給される。即ち、Ｌレベルの出力制御信号によりメインスイッチＯＮの状態となる。

【0051】

ノードＡは、トランジスタＴ７の電流経路を経由して基準電位点に接続される。トランジスタＴ７は、ドレインがノードＡに接続され、ソースが基準電位点に接続され、ゲートには保護制御信号が与えられる。

【0052】

保護制御信号がＬレベルの場合には、トランジスタＴ７はオフであり、ノードＡに対してトランジスタＴ７は作用しない。即ち、この場合には、電源電圧Ｖｉｎに突入電圧が生じることで、保持期間だけノードＡの電圧はトランジスタＴ２をオンにする電圧に維持される。この結果、上述したように、突入電圧の発生に拘わらず、トランジスタＴ１がオンすることが阻止され、負荷に大電流が流れることが防止される。

【0053】

しかしながら、換言すると、保護回路によりノードＡの電圧がトランジスタＴ２をオンにする電圧に維持される期間においては、例えメインスイッチＯＮとするＬレベルの出力制御信号がトランジスタＴ５，Ｔ６のゲートに供給されたとしても、制御信号ＶｇａｔｅはＬレベルのままとなり、負荷にＶｏｕｔを供給することはできない。例えば、保持期間の長さが長過ぎる場合等においては、メインスイッチＯＮにしたとしても、出力Ｖｏｕｔが出力されない。トランジスタＴ７は、このような保護回路の誤動作を防止する。

【0054】

本実施形態においては、保護制御信号は、電源電圧Ｖｉｎに突入電圧が発生する期間にはＬレベルであり、他の期間はＨレベルとなる。例えば、突入電圧の発生から所定期間だけ、保護制御信号をＬレベルとなるように設定されていてもよい。或いは、メインスイッチＯＮにするＬレベルの出力制御信号の期間には、保護制御信号をＨレベルに設定してもよい。

【0055】

保護制御信号がＨレベルの場合には、トランジスタＴ７はオンであり、ノードＡの電位を基準電位まで低下させる。これにより、トランジスタＴ２はオフとなり、トランジスタＴ１のゲート電圧を低下させない。即ち、この場合には、トランジスタＴ１は、出力制御信号のレベルに応じた制御信号Ｖｇａｔｅに従ってオンオフし、負荷への出力Ｖｏｕｔの供給が制御される。

【0056】

このように構成された実施形態においては、保護制御信号がＬレベルの場合には、突入電圧発生時の作用は上記各実施形態と同様である。即ち、この場合には、保護回路によって、制御信号Ｖｇａｔｅの電圧上昇が阻止され、トランジスタＴ１はオフを維持し、負荷に大電流が流れることが防止される。

【0057】

一方、例えば、メインスイッチＯＮとするＬレベルの出力制御信号がトランジスタＴ５，Ｔ６のゲートに印加される期間には、保護制御信号はＨレベルとなる。この場合には、トランジスタＴ７はオンとなり、ノードＡの電位は基準電位となり、トランジスタＴ２はオフとなる。これにより、Ｌレベルの出力制御信号に応じて制御信号ＶｇａｔｅはＨレベルとなり、トランジスタＴ１はオンとなる。こうして、メインスイッチＯＮによって、負荷に出力Ｖｏｕｔを供給することが可能となる。

【0058】

このように本実施形態においては、保護回路の動作を停止させることが可能であり、保護回路の誤動作を防止して出力Ｖｏｕｔの負荷への供給を可能にすることができる。

【0059】

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適当な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

【符号の説明】

【0060】

Ｔ１～Ｔ７…トランジスタ、Ｃ１…キャパシタ、Ｓｏ１…電圧源、Ｄ…ダイオード、Ａ…ノード、ＺＤ…ツェナーダイオード、ＣＰ…チャージポンプ回路、Ｖｉｎ…電源電圧、Ｖｏｕｔ…出力、Ｖｇａｔｅ…制御信号。

【図1】

【図2】

【図3】

【図4】

【図5】