特許 7581230 適応型集積プログラマブルデバイスプラットフォーム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-01

(45)【発行日】2024-11-12

(54)【発明の名称】適応型集積プログラマブルデバイスプラットフォーム

(51)【国際特許分類】

   G06F 15/80 20060101AFI20241105BHJP

   G06F 15/78 20060101ALI20241105BHJP

   G06F 15/173 20060101ALI20241105BHJP

【ＦＩ】

G06F15/80

G06F15/78 560

G06F15/173 682

【請求項の数】 15

(21)【出願番号】P 2021557307

(86)(22)【出願日】2020-03-13

(65)【公表番号】

(43)【公表日】2022-06-06

(86)【国際出願番号】 US2020022764

(87)【国際公開番号】W WO2020197803

(87)【国際公開日】2020-10-01

【審査請求日】2023-02-16

(31)【優先権主張番号】16/367,108

(32)【優先日】2019-03-27

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】アーマド，サグヒーア

(72)【発明者】

【氏名】ダスティダール，ジャディブ

(72)【発明者】

【氏名】ガイド，ブライアン・シィ

(72)【発明者】

【氏名】ノゲラ・セラ，フアン・ホタ

(72)【発明者】

【氏名】スウォーブリック，イアン・エイ

【審査官】坂東 博司

(56)【参考文献】

【文献】特開２００７－１２９６９９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０３６７１４７（ＵＳ，Ａ１）

【文献】欧州特許出願公開第０２９８５９１４（ＥＰ，Ａ２）

【文献】国際公開第２０１８／２２７５１８（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０２１／００１２０３５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００４／００４９６０９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１８／００３９７９５（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１５／０１１３２５８（ＵＳ，Ａ１）

【文献】欧州特許出願公開第０２７７８９４６（ＥＰ，Ａ２）

【文献】米国特許出願公開第２０１４／０２８１３７９（ＵＳ，Ａ１）

【文献】高野 了成，マルチＦＰＧＡクラウドシステムにおける資源管理の検討，情報処理学会 研究報告 システムソフトウェアとオペレーティング・システム（ＯＳ） ２０１９－ＯＳ－１４５ ［ｏｎｌｉｎｅ］ ，日本，情報処理学会，2019年02月21日，pp.1～8，【ISSN】2188-8795

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｆ １５／８０

Ｇ０６Ｆ １５／７８

Ｇ０６Ｆ １５／１７３

(57)【特許請求の範囲】

【請求項1】

デバイスであって、
プログラマブル論理回路と、
前記プログラマブル論理回路に結合されたプロセッサシステムと、
前記プログラマブル論理回路及び前記プロセッサシステムに結合されたネットワークオンチップとを備え、
前記ネットワークオンチップ及び前記プログラマブル論理回路が、複数の独立区画を実装するように構成されており、
前記ネットワークオンチップが、前記複数の独立区画の各々について、前記プログラマブル論理回路に実装された回路ブロックと前記プロセッサシステムとを通信可能にリンクするユーザ指定のデータ経路を確立するようにプログラム可能であり、前記デバイスはさらに、
前記デバイスにロードされたプログラミングデバイスイメージ（ＰＤＩ）に基づき、前記複数の独立区画を実装するように前記プログラマブル論理回路、前記ネットワークオンチップ、及び前記プロセッサシステムを構成するプラットフォーム管理コントローラを備え、
前記プラットフォーム管理コントローラは、各ＰＤＩごとに、ＳＭＩＤ回路にシステム管理識別子（ＳＭＩＤ）を割り当て、
各ＳＭＩＤ回路は、割り当てられたＳＭＩＤを、ＳＭＩＤ回路に対応するマスター回路からの各トランザクションに添付する、デバイス。

【請求項2】

前記複数の独立区画のうちの各独立区画が異なるアプリケーションを実装し、前記アプリケーションが互いに分離される、請求項１に記載のデバイス。

【請求項3】

前記デバイスは、前記ネットワークオンチップに結合されたデータ処理エンジンアレイをさらに備え、前記複数の独立区画のうちの１つ以上が、前記データ処理エンジンアレイのうちの１つ以上のデータ処理エンジンを含む、請求項２に記載のデバイス。

【請求項4】

前記データ処理エンジンアレイは、前記複数の独立区画のうちの前記１つ以上の各々において前記アプリケーションの一部を実装するように構成される、請求項３に記載のデバイス。

【請求項5】

前記デバイスは、前記ネットワークオンチップに結合された特定用途向けのハードワイヤード回路ブロックをさらに備え、
前記特定用途向けのハードワイヤード回路ブロックと、前記複数の独立区画の各々の前記プログラマブル論理回路に実装された前記回路ブロックとが、共通のインターフェースを有する、請求項１に記載のデバイス。

【請求項6】

前記デバイスは、受信したトランザクション内のトランザクションソースの識別子を認証されたトランザクションソースのリストと比較することによって、前記複数の独立区画を分離するように構成されたプログラマブル保護回路をさらに備える、請求項１に記載のデバイス。

【請求項7】

前記プログラマブル保護回路は、前記受信したトランザクションで指定されたアドレスを、前記トランザクションソースの前記識別子の許可されたアドレスとさらに比較する、請求項６に記載のデバイス。

【請求項8】

前記プログラマブル論理回路に実装された前記プロセッサシステム及び前記回路ブロックは、通信のために共通の記述子フォーマットを使用する、請求項１に記載のデバイス。

【請求項9】

方法であって、
プログラマブル論理回路と、前記プログラマブル論理回路に結合されたプロセッサシステムと、前記プログラマブル論理回路及び前記プロセッサシステムに結合されたネットワークオンチップとを含むデバイスを提供するステップと、
複数の独立区画を実装するように前記ネットワークオンチップ及び前記プログラマブル論理回路を構成するステップとを備え、
前記ネットワークオンチップが、前記複数の独立区画の各々について、前記プログラマブル論理回路に実装された回路ブロックと前記プロセッサシステムとを通信可能にリンクするユーザ指定のデータ経路を確立するようにプログラム可能であり、前記方法はさらに、
前記デバイスにロードされたプログラミングデバイスイメージ（ＰＤＩ）に基づき、前記デバイス内に配置されたプラットフォーム管理コントローラを使用して前記複数の独立区画を実装するように前記プログラマブル論理回路、前記ネットワークオンチップ、及び前記プロセッサシステムを構成するステップとを備え、
前記プラットフォーム管理コントローラは、各ＰＤＩごとのシステム管理識別子（ＳＭＩＤ）をＳＭＩＤ回路に割り当て、
各ＳＭＩＤ回路は、割り当てられたＳＭＩＤを、ＳＭＩＤ回路に対応するマスター回路からの各トランザクションに添付する、方法。

【請求項10】

前記複数の独立区画の各区画が異なるアプリケーションを実装し、前記アプリケーションが互いに分離される、請求項９に記載の方法。

【請求項11】

前記デバイスが、前記ネットワークオンチップに結合されたデータ処理エンジンアレイを含み、前記複数の独立区画のうちの１つ以上が、前記データ処理エンジンアレイの１つ以上のデータ処理エンジンを含む、請求項１０に記載の方法。

【請求項12】

前記複数の独立区画のうちの前記１つ以上の各々に前記アプリケーションの一部を実装するように前記データ処理エンジンアレイを構成するステップをさらに含む、請求項１１に記載の方法。

【請求項13】

前記デバイスが、前記ネットワークオンチップに結合された特定用途向けのハードワイヤード回路ブロックを含み、前記方法が、
前記特定用途向けのハードワイヤード回路ブロックと前記複数の独立区画の各々の前記プログラマブル論理回路に実装された前記回路ブロックのための共通のインターフェースを提供するステップをさらに含む、請求項９に記載の方法。

【請求項14】

前記複数の独立区画のうちの少なくとも１つを動的に再構成するステップをさらに含む、請求項９に記載の方法。

【請求項15】

前記デバイス内にプログラマブル保護回路を設けるステップと、
受信したトランザクション内のトランザクションソースの識別子を認証されたトランザクションソースのリストと比較するように前記プログラマブル保護回路を構成することによって、前記複数の独立区画を分離するステップとをさらに含む、請求項９に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、集積回路（ＩＣ）に関し、より詳細には、様々な異種サブシステムを提供する集積プログラマブルデバイスプラットフォームに関する。

【背景技術】

【0002】

プログラマブル集積回路（ＩＣ）は、プログラマブル論理を含むデバイスのタイプを指す。プログラマブルデバイス又はＩＣの例は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）である。ＦＰＧＡは、プログラマブル回路ブロックを含むことを特徴とする。プログラマブル回路ブロックの例には、入力／出力ブロック（ＩＯＢ）、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、及び遅延ロックループ（ＤＬＬ）が含まれるが、これらに限定されない。

【0003】

現代のプログラマブルＩＣは、１つ以上の他のサブシステムと組み合わせてプログラマブル論理を含むように進化してきた。例えば、いくつかのプログラマブルＩＣは、プログラマブル論理及びハードワイヤードプロセッサの両方を含むシステムオンチップ又は「ＳｏＣ」に進化している。他の種類のプログラマブルＩＣは、追加の及び／又は異なるサブシステムを含む。

【発明の概要】

【課題を解決するための手段】

【0004】

デバイスは、プログラマブル論理回路と、プログラマブル論理回路に結合されたプロセッサシステムと、プログラマブル論理回路及びプロセッサシステムに結合されたネットワークオンチップとを含むことができる。ネットワークオンチップ及びプログラマブル論理回路は、複数の独立区画を実装するように構成することができる。ネットワークオンチップは、複数の独立区画の各々について、プログラマブル論理回路に実装された回路ブロックとプロセッサシステムとを通信可能にリンクするユーザ指定のデータ経路を確立するようにプログラム可能とすることができる。デバイスはさらに、複数の独立区画を実装するために、プログラマブル論理回路と、ネットワークオンチップと、プロセッサシステムとを構成するプラットフォーム管理コントローラを含むことができる。

【0005】

一態様では、複数の独立区画の各独立区画は、異なるアプリケーションを実装し、アプリケーションは、互いに分離される。

【0006】

別の態様では、デバイスは、ネットワークオンチップに結合されたデータ処理エンジンアレイを含み、複数の独立区画のうちの１つ以上は、データ処理エンジンアレイの１つ以上のデータ処理エンジンを含む。

【0007】

別の態様では、データ処理エンジンアレイは、複数の独立区画のうちの１つ以上の各々にアプリケーションの一部を実装するように構成される。

【0008】

別の態様では、デバイスは、ネットワークオンチップに結合された特定用途向けのハードワイヤード回路ブロックを含む。特定用途向けのハードワイヤード回路ブロック及び複数の独立区画の各々のプログラマブル論理回路に実装された回路ブロックは、共通のインターフェースを有することができる。

【0009】

別の態様では、デバイスは、受信したトランザクション内のトランザクションソースの識別子を認証されたトランザクションソースのリストと比較することによって複数の独立区画を分離するように構成されたプログラマブル保護回路を含む。

【0010】

別の態様では、プログラマブル保護回路は、受信したトランザクションで指定されたアドレスを、トランザクションソースの識別子の許可されたアドレスとさらに比較する。

【0011】

別の態様では、プログラマブル回路に実装されたプロセッサシステム及び回路ブロックは、通信のために共通の記述子フォーマットを使用する。

【0012】

方法は、プログラマブル論理回路と、プログラマブル論理回路に結合されたプロセッサシステムと、プログラマブル論理回路及びプロセッサシステムに結合されたネットワークオンチップとを含むデバイスを提供することを含むことができる。この方法は、複数の独立区画を実装するようにネットワークオンチップ及びプログラマブル論理回路を構成することを含むことができる。ネットワークオンチップは、複数の独立区画の各々について、プログラマブル論理回路に実装された回路ブロックとプロセッサシステムとを通信可能にリンクするユーザ指定のデータ経路を確立するようにプログラム可能とすることができる。この方法は、デバイス内に配置されたプラットフォーム管理コントローラを使用して複数の独立区画を実装するようにプログラマブル論理回路、ネットワークオンチップ、及びプロセッサシステムを構成することを含むことができる。

【0013】

一態様では、複数の独立区画の各区画は、異なるアプリケーションを実装し、アプリケーションは、互いに分離される。

【0014】

別の態様では、デバイスは、ネットワークオンチップに結合されたデータ処理エンジンアレイを含み、複数の独立区画のうちの１つ以上は、データ処理エンジンアレイの１つ以上のデータ処理エンジンを含む。

【0015】

別の態様では、この方法は、複数の独立区画のうちの１つ以上の各々にアプリケーションの一部を実装するようにデータ処理エンジンアレイを構成することを含むことができる。

【0016】

別の態様では、デバイスは、ネットワークオンチップに結合された特定用途向けのハードワイヤード回路ブロックを含むことができる。その場合、方法は、特定用途向けのハードワイヤード回路ブロックと複数の独立区画の各々のプログラマブル論理回路に実装された回路ブロックのための共通のインターフェースを提供することを含むことができる。

【0017】

別の態様では、この方法は、複数の独立区画のうちの少なくとも１つを動的に再構成することを含むことができる。

【0018】

別の態様では、方法は、デバイス内にプログラマブル保護回路を設けることと、受信したトランザクション内のトランザクションソースの識別子を認証されたトランザクションソースのリストと比較するようにプログラマブル保護回路を構成することによって複数の独立区画を分離することとを含むことができる。

【0019】

この概要セクションは、特定の概念を紹介するためにのみ提供され、特許請求される主題の重要な又は本質的な特徴を特定するためのものではない。本発明の構成の他の特徴は、添付の図面及び以下の詳細な説明から明らかになるであろう。

【0020】

図面の簡単な説明
本発明の構成は、例として添付の図面に示されている。しかしながら、図面は、示された特定の実施態様のみに本発明の構成を限定するものと解釈されるべきではない。以下の詳細な説明を検討し、図面を参照すると、様々な態様及び利点が明らかになるであろう。

【図面の簡単な説明】

【0021】

【図1】集積回路（ＩＣ）のシステムオンチップ（ＳｏＣ）タイプのための例示的なアーキテクチャを示す。

【図2】図１のＳｏＣのためのデータ処理エンジン（ＤＰＥ）アレイの例示的な実施態様を示す。

【図3】図２のＤＰＥアレイのＤＰＥの例示的なアーキテクチャを示す。

【図4】図３の例示的なアーキテクチャのさらなる態様を示す。

【図5】ＤＰＥアレイの別の例示的なアーキテクチャを示す。

【図6】ＤＰＥアレイのＳｏＣインターフェースブロックのタイルの例示的なアーキテクチャを示す。

【図7】図１のネットワークオンチップ（ＮｏＣ）の例示的な実施態様を示す。

【図8】図１のＳｏＣ内のエンドポイント回路とＮｏＣとの間の接続を示すブロック図である。

【図9】別の例によるＮｏＣを示すブロック図である。

【図10】ＮｏＣをプログラムする例示的な方法を示す。

【図11】ＮｏＣをプログラムする別の例示的な方法を示す。

【図12】エンドポイント回路間のＮｏＣを通る例示的なデータ経路を示す。

【図13】ＮｏＣに関連する読み出し／書き込み要求及び応答を処理する例示的な方法を示す。

【図14】ＮｏＣマスタユニットの例示的な実施態様を示す。

【図15】ＮｏＣスレーブユニットの例示的な実施態様を示す。

【図16】ＮｏＣ周辺機器相互接続を介したＮｏＣのレジスタブロックへの例示的な接続を示す。

【図17】ＮｏＣによって使用される例示的なテーブルを示す。

【図18】ＳｏＣを動作させるための例示的な方法を示す。

【図19】ＮｏＣを部分的に再構成する例示的な方法である。

【図20】図１のＳｏＣの別の例示的な実施態様を示す。

【図21】プラットフォーム管理コントローラ（ＰＭＣ）の例示的な実施態様を示す。

【図22】図２１のＰＭＣのプロセッサの例示的な実施態様を示す。

【図23】図１のＳｏＣのさらなる構造的及び機能的態様を示す。

【図24】図１のＳｏＣのさらなる構造的及び機能的態様を示す。

【図25】図２４のプログラマブル保護回路の例示的な実施態様を示す。

【図26】図１のＳｏＣをブートする例示的な方法を示す。

【図27】ＳｏＣをブートするために使用され得るプログラミングデバイスイメージの一例を示す。

【図28】異なる区画を実装する例示的なＳｏＣを示す。

【図29】異なる区画を実装する別の例示的なＳｏＣを示す。

【図30】ＳｏＣ内にプログラミングデバイスイメージ（ＰＤＩ）を実装する例示的な方法を示す。

【図31】ＳｏＣ内にＰＤＩを実装し、ＳｏＣを経時的に再構成する別の例示的な方法を示す。

【図32】ＳｏＣ内にＰＤＩを実装し、ＳｏＣの部分的再構成を経時的に実行する別の例示的な方法を示す。

【発明を実施するための形態】

【0022】

本開示は、新規な特徴を定義する特許請求の範囲によって終了するが、本開示内で説明される様々な特徴は、図面と併せて説明を考慮することによってよりよく理解されると考えられる。本明細書に記載のプロセス、機械、製造物、及びそれらの任意の変形は、例示の目的で提供される。本開示内に記載された特定の構造的及び機能的詳細は、限定として解釈されるべきではなく、単に特許請求の範囲の基礎として、及び実質的に任意の適切に詳細な構造に記載された特徴を様々に使用することを当業者に教示するための代表的な基礎として解釈されるべきである。さらに、本開示内で使用される用語及び語句は、限定することを意図するものではなく、むしろ記載された特徴の理解可能な説明を提供することを意図している。

【0023】

本開示は、集積回路（ＩＣ）に関し、より詳細には、様々な異種サブシステムを提供する集積プログラマブルデバイスプラットフォーム（プラットフォーム）に関する。プラットフォームは、多数の利点を提供するために記載された様々なサブシステムを活用する。例えば、プラットフォームは、固定機能コンポーネント（例えば、特定用途向け集積回路又は「ＡＳＩＣ」）の面積及び電力効率、プログラマブル論理の柔軟性及び機能性を活用することができ、その柔軟性を固定機能コンポーネントに拡張し、固定機能コンポーネントとプログラマブル論理の両方に共通のサービスを提供する。

【0024】

プラットフォームは、異なるサブシステム間で共有及び使用され得るデバイス内の共通インフラストラクチャを提供することによって、固定機能コンポーネントの柔軟性を拡張することができる。この共通インフラストラクチャは、データ経路、ファイアウォール、割り込み及びドアベル経路、パフォーマンスモニタ、及び構成を含むがこれらに限定されない機能を提供することができる。異なるサブシステムは、これらの異なるサブシステム内の回路ブロックが、ユーザアプリケーションの一部として実装されると、共通インフラストラクチャに接続してこれを利用するように構成された標準インターフェースを使用することができるように実装することができる。

【0025】

共通のインフラストラクチャは、その中に含まれる様々なサブシステムの不均一性にもかかわらず、デバイスの柔軟性、機能性、面積効率、電力効率、及びパフォーマンスを高める。１つのコンポーネントのための共通インフラストラクチャの未使用のプラットフォームリソースは、プラットフォーム内の別のコンポーネントに適用され得る。一例として、プラットフォームの未使用のコンポーネントのセットに割り当てられた未使用のネットワークオンチップ（ＮｏＣ）バッファ、仮想チャネル、及び物理経路は、プラットフォーム内のユーザのアプリケーションによって使用されるコンポーネントの別のセットに割り当てられてもよい。さらに、プラットフォームは、デバイスの様々なコンポーネントのいずれかが、プログラマブル論理などのサブシステムにアクセスするために共通インフラストラクチャを利用することを可能にする。

【0026】

別の態様では、特定の機能は、プラットフォームの１つのコンポーネントからプラットフォーム内の別のコンポーネント又はサブシステムに迅速に再マッピングされ得る。一例として、標準的な暗号化加速機能、例えば、Ａｄｖａｎｃｅｄ Ｅｎｃｒｙｐｔｉｏｎ Ｓｔａｎｄａｒｄ Ｇａｌｏｉｓ／Ｃｏｕｎｔｅｒモード（ＡＥＳ－ＧＣＭ）は、プログラマブル論理を使用して実装されてもよい。機能は、ハードワイヤード又はハード化暗号化アクセラレータブロックなどの別のデバイスに再マッピング、例えば移動されてもよい。この再マッピングは、プログラマブル論理のリソースを解放し、デバイスの柔軟性を高める。「ハードワイヤード」及び「ハード化」という用語は、本開示内で互換的に使用される。

【0027】

再マッピングは、少なくとも部分的に、共通インフラストラクチャによって容易にされる。共通インフラストラクチャは、プログラマブル論理に実装された回路ブロックとハードワイヤード回路ブロックの両方に対する共通のインターフェースを含み得る。共通インフラストラクチャは、あるサブシステムから別のサブシステムへの機能の再マッピングにもかかわらず、通信経路、データ経路、及び割り込み経路などの機能の属性を維持することを可能にする。暗号化加速機能と相互作用するプラットフォーム内の他のコンポーネントは、実装されている場所にもかかわらず、ファイアウォールによってコンポーネントへの不正アクセスが防止される。一例として、他のコンポーネントは、暗号化されていないデータ又は暗号化加速関数によって使用される暗号鍵にアクセス又は閲覧することができない。許可されていないコンポーネントが暗号化されたデータにアクセスしたり、暗号化されたデータを閲覧したりすることを防止するために、ファイアウォール（Ｆｉｒｅｗａｌｌｉｎｇ）を使用することもできる。プラットフォーム内の他のコンポーネントは、暗号化加速機能の再マッピングにもかかわらず、同じ方法で動作し続けることができる。プラットフォームに実装されるアプリケーションの１つの機能の再マッピングは、プラットフォーム全体にわたるアプリケーションのすべてのコンポーネント及び／又は機能の再マッピングを必要としない。

【0028】

プラットフォームはまた、デバイス内の複数の異なる区画の作成を同時にサポートする。各区画は、その中で異なるアプリケーションを実装することができる。各区画、及びその中で実行されるアプリケーションは、プラットフォーム内の他の各区画から分離されてもよい。本明細書に記載のプラットフォーム及び例示的なＳｏＣに関して本明細書で使用される「アプリケーション」という用語は、実行可能プログラムコード、構成ビットストリーム、レジスタプログラミングデータ、又はＳｏＣ若しくはその一部（例えば、デバイス全体又はその区画）を構成するために使用される他の画像であるかどうかにかかわらず、任意のデータを指す。記載された区分はまた、同じエンドユーザ又は異なるエンドユーザに対応する異なるアプリケーションが各々異なる区画内で同時にデバイス内で実行することができるマルチクライアント又はマルチテナントのユースケースをサポートする。プラットフォームは、デバイスの様々なコンポーネントのいずれかが共通インフラストラクチャを利用してプログラマブル論理などのサブシステムにアクセスすることを可能にする。

【0029】

本発明の構成のさらなる態様は、図面を参照して以下により詳細に説明される。説明を簡単かつ明確にするために、図に示す要素は必ずしも縮尺通りに描かれていない。例えば、いくつかの要素の寸法は、明確にするために他の要素に対して誇張されている場合がある。さらに、適切であると考えられる場合、対応する、類似の、又は同様の特徴を示すために、図面間で参照番号が繰り返される。

【0030】

図１は、システムオンチップ（ＳｏＣ）１００の例示的なアーキテクチャを示す。ＳｏＣ１００は、プログラマブルＩＣ及び統合プログラマブルデバイスプラットフォームの一例である。図１の例では、図示されたＳｏＣ１００の様々な異なるサブシステム又は領域は、単一の統合パッケージ内に設けられた単一のダイ上に実装されてもよい。他の例では、異なるサブシステムは、単一の統合パッケージとして提供される複数の相互接続されたダイ上に実装されてもよい。

【0031】

この例では、ＳｏＣ１００は、異なる機能を有する回路を有する複数の領域を含む。この例では、ＳｏＣ１００は、任意選択的に、データ処理エンジン（ＤＰＥ）アレイ１０２を含む。ＳｏＣ１００は、プログラマブル論理（ＰＬ）領域１０４（以下、ＰＬ領域又はＰＬ）、処理システム（ＰＳ）１０６、ネットワークオンチップ（ＮｏＣ）１０８、及び１つ以上のハードワイヤード回路ブロック１１０を含む。ＤＰＥアレイ１０２は、ＳｏＣ１００の他の領域へのインターフェースを有する複数の相互接続されたハードワイヤード及びプログラマブルプロセッサとして実装される。

【0032】

ＰＬ１０４は、指定された機能を実行するようにプログラムされ得る回路である。一例として、ＰＬ１０４は、フィールドプログラマブルゲートアレイ型の回路として実装されてもよい。ＰＬ１０４は、プログラマブル回路ブロックのアレイを含むことができる。ＰＬ１０４内のプログラマブル回路ブロックの例には、構成可能論理ブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ及び／又はＵｌｔｒａＲＡＭ又はＵＲＡＭ）、デジタル信号処理ブロック（ＤＳＰ）、クロックマネージャ、及び／又は遅延ロックループ（ＤＬＬ）が含まれるが、これらに限定されない。

【0033】

ＰＬ１０４内の各プログラマブル回路ブロックは、通常、プログラマブル相互接続回路とプログラマブル論理回路の両方を含む。プログラマブル相互接続回路は、通常、プログラマブル相互接続点（ＰＩＰ）によって相互接続された様々な長さの多数の相互接続ワイヤを含む。通常、相互接続ワイヤは、ビットごとに（例えば、各ワイヤが１ビットの情報を伝達する場合）接続を提供するように構成される（例えば、ワイヤごとに）。プログラマブル論理回路は、例えば、ルックアップテーブル、レジスタ、算術論理などを含み得るプログラマブル要素を使用してユーザ設計の論理を実装する。プログラマブル相互接続及びプログラマブル論理回路は、プログラマブル素子がどのように構成され動作するかを定義する内部構成メモリセルに構成データをロードすることによってプログラムされ得る。

【0034】

ＰＳ１０６は、ＳｏＣ１００の一部として製造されるハードワイヤード回路として実装される。ＰＳ１０６は、各々がプログラムコードを実行することができる様々な異なるプロセッサタイプのいずれかとして実装されるか、又はそれらを含むことができる。例えば、ＰＳ１０６は、個別のプロセッサ、例えば、プログラムコードを実行することができる単一のコアとして実装されてもよい。別の例では、ＰＳ１０６は、マルチコアプロセッサとして実現され得る。さらに別の例では、ＰＳ１０６は、１つ以上のコア、モジュール、コプロセッサ、インターフェース、及び／又はその他のリソースを含み得る。ＰＳ１０６は、様々な異なるタイプのアーキテクチャのいずれかを用いて実装され得る。ＰＳ１０６を実装するために使用され得る例示的なアーキテクチャは、ＡＲＭプロセッサアーキテクチャ、ｘ８６プロセッサアーキテクチャ、ＧＰＵアーキテクチャ、モバイルプロセッサアーキテクチャ、ＤＳＰアーキテクチャ、又はコンピュータ可読命令若しくはプログラムコードを実行することができる他の適切なアーキテクチャを含み得るが、これらに限定されない。

【0035】

ＮｏＣ１０８は、ＳｏＣ１００内のエンドポイント回路間でデータを共有するための相互接続ネットワークを含む。エンドポイント回路は、ＤＰＥアレイ１０２、ＰＬ領域１０４、ＰＳ１０６、及び／又はハードワイヤード回路ブロック１１０～１１８に配置することができる。ＮｏＣ１０８は、専用スイッチングによる高速データ経路を含むことができる。一例では、ＮｏＣ１０８は、水平経路、垂直経路、又は水平経路と垂直経路の両方を含む。図１に示す領域の配置及び数は単なる例である。ＮｏＣ１０８は、選択されたコンポーネント及び／又はサブシステムを接続するためにＳｏＣ１００内で利用可能な共通インフラストラクチャの一例である。

【0036】

ＮｏＣ１０８は、ＰＬ１０４、ＰＳ１０６、及びハードワイヤード回路ブロック１１０のうちの選択されたものへの接続を提供する。ＮｏＣ１０８はプログラム可能である。他のプログラマブル回路と共に使用されるプログラマブルＮｏＣの場合、ＳｏＣ１００内での実装のためにユーザ回路設計が作成されるまで、ＮｏＣ１０８を通ってルーティングされるべきネットは未知である。ＮｏＣ１０８は、スイッチ及びインターフェースなどのＮｏＣ１０８内の要素がどのように構成され、スイッチ間及びＮｏＣインターフェース間でデータを渡すように動作するかを定義する内部構成レジスタに構成データをロードすることによってプログラムすることができる。

【0037】

ＮｏＣ１０８は、ＳｏＣ１００の一部として製造され、物理的に修正可能ではないが、ユーザ回路設計の異なるマスタ回路と異なるスレーブ回路との間の接続を確立するようにプログラムすることができる。例えば、ＮｏＣ１０８は、ユーザ指定のマスタ回路とスレーブ回路とを接続するパケット交換網を確立することができる複数のプログラマブルスイッチを含むことができる。これに関して、ＮｏＣ１０８は、異なる回路設計に適応することができ、各異なる回路設計は、ＮｏＣ１０８によって結合され得るＳｏＣ１００内の異なる位置に実装されたマスタ回路及びスレーブ回路の異なる組合せを有する。ＮｏＣ１０８は、ユーザ回路設計のマスタ回路及びスレーブ回路の間で、例えばアプリケーションデータ及び／又は構成データなどのデータをルーティングするようにプログラムすることができる。例えば、ＮｏＣ１０８は、ＰＬ１０４内に実装された異なるユーザ指定回路をＰＳ１０６及び／又はＤＰＥアレイ１０２と、異なるハードワイヤード回路ブロックと、及び／又はＳｏＣ１００の外部の異なる回路及び／又はシステムと結合するようにプログラムすることができる。

【0038】

ハードワイヤード回路ブロック１１０は、入力／出力（Ｉ／Ｏ）ブロック、及び／又はＳｏＣ１００の外部の回路及び／又はシステム、メモリコントローラなどに信号を送受信するためのトランシーバを含むことができる。異なるＩ／Ｏブロックの例は、シングルエンド及び疑似差動Ｉ／Ｏ並びに高速差動クロックトランシーバを含むことができる。さらに、ハードワイヤード回路ブロック１１０は、特定の機能を実行するように実装されてもよい。ハードワイヤード回路ブロック１１０の例には、暗号化エンジン、デジタル－アナログ変換器、アナログ－デジタル変換器などが含まれるが、これらに限定されない。ＳｏＣ１００内のハードワイヤード回路ブロック１１０は、本明細書では時々、特定用途向けブロックと呼ばれることがある。

【0039】

図１の例では、ＰＬ１０４は２つの別々の領域に示されている。別の例では、ＰＬ１０４は、プログラマブル回路の統合領域として実装されてもよい。さらに別の例では、ＰＬ１０４は、プログラマブル回路の３つ以上の異なる領域として実装されてもよい。ＰＬ１０４の特定の組織は、限定を意図するものではない。ここで、ＳｏＣ１００は、１つ以上のＰＬ領域１０４、ＰＳ１０６、ＮｏＣ１０８を含む。ＤＰＥアレイ１０２は、任意選択的に含まれてもよい。

【0040】

他の例示的な実施態様では、ＳｏＣ１００は、ＩＣの異なる領域に配置された２つ以上のＤＰＥアレイ１０２を含むことができる。さらに他の例では、ＳｏＣ１００は、マルチダイＩＣとして実装されてもよい。その場合、各サブシステムは、異なるダイ上に実装されてもよい。異なるダイは、ＩＣがマルチチップモジュール（ＭＣＭ）などとして実装される積層ダイアーキテクチャを使用して、インターポーザ上にダイを並べて積層するなど、様々な利用可能なマルチダイＩＣ技術のいずれかを使用して通信可能にリンクされてもよい。マルチダイＩＣの例では、各ダイは、単一のサブシステム、２つ以上のサブシステム、サブシステム及び別の部分サブシステム、又はそれらの任意の組合せを含むことができることを理解されたい。

【0041】

図２は、ＤＰＥアレイ１０２の例示的な実施態様を示す。図２の例では、ＤＰＥアレイ１０２は、ＳｏＣインターフェースブロック２０６を含むＤＰＥ２０４の２次元アレイとして実装される。ＤＰＥアレイ１０２は、以下でより詳細に説明する様々な異なるアーキテクチャのいずれかを使用して実装することができる。限定ではなく例示を目的として、図２は、整列した行及び整列した列に配置されたＤＰＥ２０４を示す。しかしながら、他の実施形態では、ＤＰＥ２０４は、選択された行及び／又は列のＤＰＥが隣接する行及び／又は列のＤＰＥに対して水平方向に逆転又は反転するように配置されてもよい。１つ以上の他の実施形態では、ＤＰＥの行及び／又は列は、隣接する行及び／又は列に対してオフセットされてもよい。１つ以上又はすべてのＤＰＥ２０４は、各々がプログラムコードを実行することができる１つ以上のコアを含むように実装されてもよい。ＤＰＥ２０４の数、ＤＰＥ２０４の特定の配置、及び／又はＤＰＥ２０４の向きは限定的であることを意図しない。

【0042】

ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４をデバイスＩＣ２００の１つ以上の他のサブシステムに結合することができる。１つ以上の実施形態では、ＳｏＣインターフェースブロック２０６は、隣接するＤＰＥ２０４に結合される。例えば、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２内のＤＰＥの最下段の各ＤＰＥ２０４に直接結合することができる。例示では、ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４－１、２０４－２、２０４－３、２０４－４、２０４－５、２０４－６、２０４－７、２０４－８、２０４－９、及び２０４－１０に直接接続されてもよい。

【0043】

図２は、例示を目的として提供されている。他の実施形態では、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２の上部、ＤＰＥアレイ２０２の左側（例えば、列として）、ＤＰＥアレイ２０２の右側（例えば、列として）、又はＤＰＥアレイ２０２内及びその周囲の複数の位置（例えば、ＤＰＥアレイ２０２内の１つ以上の介在する行及び／又は列として）に配置されてもよい。ＳｏＣインターフェースブロック２０６のレイアウト及び位置に応じて、ＳｏＣインターフェースブロック２０６に結合された特定のＤＰＥは変化し得る。

【0044】

例示の目的で、ＳｏＣインターフェースブロック２０６がＤＰＥ２０４の左に位置する場合、ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４－１、ＤＰＥ２０４－１１、ＤＰＥ２０４－２１、及びＤＰＥ２０４－３１を含むＤＰＥの左列に直接結合されてもよい。ＳｏＣインターフェースブロック２０６がＤＰＥ２０４の右に位置する場合、ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４－１０、ＤＰＥ２０４－２０、ＤＰＥ２０４－３０、及びＤＰＥ２０４－４０を含むＤＰＥの右列に直接結合することができる。ＳｏＣインターフェースブロック２０６がＤＰＥ２０４の上部に位置する場合、ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４－３１、ＤＰＥ２０４－３２、ＤＰＥ２０４－３３、ＤＰＥ２０４－３４、ＤＰＥ２０４－３５、ＤＰＥ２０４－３６、ＤＰＥ２０４－３７、ＤＰＥ２０４－３８、ＤＰＥ２０４－３９、及びＤＰＥ２０４－４０を含むＤＰＥの上段に結合することができる。ＳｏＣインターフェースブロック２０６が複数の位置に位置する場合、ＳｏＣインターフェースブロック２０６に直接接続される特定のＤＰＥは変化し得る。例えば、ＳｏＣインターフェースブロックがＤＰＥアレイ２０２内の行及び／又は列として実装される場合、ＳｏＣインターフェースブロック２０６に直接結合されるＤＰＥは、ＳｏＣインターフェースブロック２０６の一方又は両方の側のＳｏＣインターフェースブロック２０６に隣接するＤＰＥであってもよい。

【0045】

ＤＰＥ２０４は、ＤＰＥインターコネクト（図示せず）によって相互接続され、ＤＰＥインターコネクトは、まとめて考えると、ＤＰＥインターコネクトネットワークを形成する。したがって、ＳｏＣインターフェースブロック２０６は、ＳｏＣインターフェースブロック２０６に直接接続されたＤＰＥアレイ１０２の１つ以上の選択されたＤＰＥ２０４と通信し、それぞれのＤＰＥ２０４内に実装されたＤＰＥインターコネクトから形成されたＤＰＥインターコネクトネットワークを利用することによって、ＤＰＥアレイ１０２の任意のＤＰＥ２０４と通信することができる。

【0046】

ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ１０２内の各ＤＰＥ２０４をＳｏＣ１００の１つ以上の他のサブシステムと結合することができる。例えば、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ１０２をＮｏＣ１０８及びＰＬ１０４に結合することができる。したがって、ＤＰＥアレイ１０２は、ＰＬ１０４、ＰＳ１０６、及び／又はハードワイヤード回路ブロック１１０のいずれかに実装された回路ブロックと通信することができる。例えば、ＳｏＣインターフェースブロック２０６は、選択されたＤＰＥ２０４とＰＬ１０４との間の接続を確立することができる。ＳｏＣインターフェースブロック２０６はまた、選択されたＤＰＥ２０４とＮｏＣ１０８との間の接続を確立することができる。ＮｏＣ１０８を通じて、選択されたＤＰＥ２０４は、ＰＳ１０６及び／又はハードワイヤード回路ブロック１１０と通信することができる。選択されたＤＰＥ２０４は、ＳｏＣインターフェースブロック２０６及びＰＬ１０４を介してハードワイヤード回路ブロック１１０と通信することができる。特定の実施形態では、ＳｏＣインターフェースブロック２０６は、ＳｏＣ１００の１つ以上のサブシステムに直接結合することができる。例えば、ＳｏＣインターフェースブロック２０６は、ＰＳ１０６及び／又は他のハードワイヤード回路ブロック１１０に直接結合されてもよい。特定の実施形態においては、ハードワイヤード回路ブロック１１０を、ＡＳＩＣの例と考えることができる。

【0047】

１つ以上の実施形態では、ＤＰＥアレイ１０２は、単一のクロックドメインを含む。ＮｏＣ１０８、ＰＬ１０４、ＰＳ１０６、及び様々なハードワイヤード回路ブロック１１０などの他のサブシステムは、１つ以上の別個の又は異なるクロックドメイン内にあってもよい。さらに、ＤＰＥアレイ１０２は、他のサブシステムのクロックとインターフェースするために使用され得る追加のクロックを含むことができる。特定の実施形態では、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ１０２のＤＰＥ２０４に提供又は分配することができる１つ以上のクロック信号を生成することができるクロック信号発生器を含む。

【0048】

ＤＰＥアレイ１０２は、ＤＰＥ２０４とＳｏＣインターフェースブロック２０６との間の接続性、及びＤＰＥ２０４とＳｏＣインターフェースブロック２０６がどのように動作するかを定義する内部構成メモリセル（本明細書では「構成レジスタ」とも呼ばれる）に構成データをロードすることによってプログラムされ得る。例えば、特定のＤＰＥ２０４又はＤＰＥ２０４のグループがサブシステムと通信する場合、ＤＰＥ２０４及びＳｏＣインターフェースブロック２０６はそうするようにプログラムされる。同様に、１つ以上の特定のＤＰＥ２０４が１つ以上の他のＤＰＥ２０４と通信するために、ＤＰＥはそうするようにプログラムされる。ＤＰＥ２０４及びＳｏＣインターフェースブロック２０６は、構成データをＤＰＥ２０４及びＳｏＣインターフェースブロック２０６内の構成レジスタにそれぞれロードすることによってプログラムされ得る。別の例では、ＳｏＣインターフェースブロック２０６の一部であるクロック信号発生器は、ＤＰＥアレイ１０２に提供されるクロック周波数を変えるために構成データを使用してプログラム可能であり得る。

【0049】

図３は、図２のＤＰＥアレイ１０２のＤＰＥ２０４の例示的なアーキテクチャを示す。図３の例では、ＤＰＥ２０４は、コア３０２、メモリモジュール３０４、及びＤＰＥインターコネクト３０６を含む。各ＤＰＥ２０４は、ＳｏＣ１００上のハードワイヤード及びプログラマブル回路ブロックとして実装される。

【0050】

コア３０２は、ＤＰＥ２０４のデータ処理能力を提供する。コア３０２は、様々な異なる処理回路のいずれかとして実装されてもよい。図３の例では、コア３０２は任意選択のプログラムメモリ３０８を含む。例示的な実施態様では、コア３０２は、プログラムコード、例えばコンピュータ可読命令を実行することができるプロセッサとして実装される。その場合、プログラムメモリ３０８が含まれ、コア３０２によって実行される命令を記憶することができる。コア３０２は、例えば、ＣＰＵ、ＧＰＵ、ＤＳＰ、ベクトルプロセッサ、又は命令を実行することができる他のタイプのプロセッサとして実装されてもよい。コア３０２は、本明細書に記載の様々なＣＰＵ及び／又はプロセッサアーキテクチャのいずれかを使用して実装することができる。別の例では、コア３０２は、超長命令語（ＶＬＩＷ）ベクトルプロセッサ又はＤＳＰとして実装される。

【0051】

特定の実施態様では、プログラムメモリ３０８は、コア３０２専用の（例えば、コア３０２によって排他的にアクセスされる）専用プログラムメモリとして実装される。プログラムメモリ３０８は、同じＤＰＥ２０４のコアによってのみ使用されてもよい。したがって、プログラムメモリ３０８は、コア３０２によってのみアクセスされ得、他のＤＰＥ又は他のＤＰＥのコンポーネントと共有されない。プログラムメモリ３０８は、読み出し及び書き込み動作のための単一のポートを含むことができる。プログラムメモリ３０８は、プログラム圧縮をサポートすることができ、以下により詳細に説明するＤＰＥインターコネクト３０６のメモリマップドネットワーク部分を使用してアドレス指定可能である。例えば、ＤＰＥインターコネクト３０６のメモリマップドネットワークを介して、プログラムメモリ３０８は、コア３０２によって実行され得るプログラムコードでロードされ得る。

【0052】

コア３０２は、構成レジスタ３２４を含むことができる。構成レジスタ３２４は、コア３０２の動作を制御するために構成データと共にロードされてもよい。１つ以上の実施形態では、コア３０２は、構成レジスタ３２４にロードされた構成データに基づいてアクティブ化及び／又は非アクティブ化されてもよい。図３の例では、構成レジスタ３２４は、以下でより詳細に説明するＤＰＥインターコネクト３０６のメモリマップドネットワークを介してアドレス指定可能（例えば、読み取り及び／又は書き込みが可能）である。

【0053】

１つ以上の実施形態では、メモリモジュール３０４は、コア３０２によって使用及び／又は生成されるデータを記憶することができる。例えば、メモリモジュール３０４は、アプリケーションデータを記憶することができる。メモリモジュール３０４は、ランダムアクセスメモリ（ＲＡＭ）などの読み出し／書き込みメモリを含むことができる。したがって、メモリモジュール３０４は、コア３０２によって読み出され消費され得るデータを記憶することができる。メモリモジュール３０４はまた、コア３０２によって書き込まれるデータ（例えば、結果）を記憶することができる。

【0054】

１つ以上の他の実施形態では、メモリモジュール３０４は、ＤＰＥアレイ内の他のＤＰＥの１つ以上の他のコアによって使用及び／又は生成され得るデータ、例えばアプリケーションデータを記憶することができる。ＤＰＥの１つ以上の他のコアはまた、メモリモジュール３０４から読み出し及び／又はメモリモジュールに書き込むことができる。特定の実施形態では、メモリモジュール３０４から読み出し及び／又はメモリモジュールに書き込むことができる他のコアは、１つ以上の隣接するＤＰＥのコアであってもよい。ＤＰＥ２０４と境界又は境界を共有する（例えば、隣接している）別のＤＰＥは、ＤＰＥ２０４に対して「隣接する」ＤＰＥであると言われる。コア３０２及び隣接するＤＰＥからの１つ以上の他のコアがメモリモジュール３０４に読み書きすることを可能にすることによって、メモリモジュール３０４は、メモリモジュール３０４にアクセスすることができる異なるＤＰＥ及び／又はコア間の通信をサポートする共有メモリを実装する。

【0055】

図２を参照すると、例えば、ＤＰＥ２０４－１４、２０４－１６、２０４－５、及び２０４－２５は、ＤＰＥ２０４－１５の隣接ＤＰＥと見なされる。一例では、各ＤＰＥ２０４－１６、２０４－５、及び２０４－２５内のコアは、ＤＰＥ２０４－１５内のメモリモジュールに対する読み出し及び書き込みが可能である。特定の実施形態では、メモリモジュールに隣接する隣接するＤＰＥのみが、ＤＰＥ２０４－１５のメモリモジュールにアクセスすることができる。例えば、ＤＰＥ２０４－１５のコアはＤＰＥ２０４－１４のコアとＤＰＥ２０４－１５のメモリモジュールとの間に位置し得るため、ＤＰＥ２０４－１４は、ＤＰＥ２０４－１５に隣接しているが、ＤＰＥ２０４－１５のメモリモジュールに隣接していなくてもよい。したがって、特定の実施形態では、ＤＰＥ２０４－１４のコアは、ＤＰＥ２０４－１５のメモリモジュールにアクセスしなくてもよい。

【0056】

特定の実施形態では、ＤＰＥのコアが別のＤＰＥのメモリモジュールにアクセスできるかどうかは、メモリモジュールに含まれるメモリインターフェースの数、及びそのようなコアがメモリモジュールのメモリインターフェースのうちの利用可能な１つに接続されているかどうかに依存する。上記の例では、ＤＰＥ２０４－１５のメモリモジュールは４つのメモリインターフェースを含み、ＤＰＥ２０４－１６、２０４－５、及び２０４－２５の各々のコアはそのようなメモリインターフェースに接続されている。ＤＰＥ２０４－１５内のコア３０２自体は、第４のメモリインターフェースに接続される。各メモリインターフェースは、１つ以上の読み出しチャネル及び／又は書き込みチャネルを含むことができる。特定の実施形態では、各メモリインターフェースは、それに取り付けられた特定のコアがメモリモジュール３０４内の複数のバンクに対して同時に読み出し及び／又は書き込みを行うことができるように、複数の読み出しチャネル及び複数の書き込みチャネルを含む。

【0057】

他の例では、５つ以上のメモリインターフェースが利用可能であってもよい。そのような他のメモリインターフェースは、ＤＰＥ２０４－１５に対する対角線上のＤＰＥがＤＰＥ２０４－１５のメモリモジュールにアクセスすることを可能にするために使用することができる。例えば、ＤＰＥ２０４－１４、２０４－２４、２０４－２６、２０４－４、及び／又は２０４－６などのＤＰＥのコアが、ＤＰＥ２０４－１５のメモリモジュールの利用可能なメモリインターフェースにも結合されている場合、そのような他のＤＰＥもまた、ＤＰＥ２０４－１５のメモリモジュールにアクセスすることができる。

【0058】

メモリモジュール３０４は、構成レジスタ３３６を含むことができる。構成レジスタ３３６は、メモリモジュール３０４の動作を制御するために構成データと共にロードされてもよい。図３の例では、構成レジスタ３３６（及び３２４）は、以下でより詳細に説明するＤＰＥインターコネクト３０６のメモリマップドネットワークを介してアドレス指定可能（例えば、読み取り及び／又は書き込みが可能）である。

【0059】

図３の例では、ＤＰＥインターコネクト３０６はＤＰＥ２０４に固有のものである。ＤＰＥインターコネクト３０６は、ＤＰＥ２０４とＤＰＥアレイ１０２の１つ以上の他のＤＰＥとの間の通信及び／又はＳｏＣ１００の他のサブシステムとの通信を含む様々な動作を容易にする。ＤＰＥインターコネクト３０６はさらに、ＤＰＥ２０４の構成、制御、及びデバッグを可能にする。

【0060】

特定の実施形態では、ＤＰＥインターコネクト３０６はオンチップ相互接続として実装される。オンチップ相互接続の一例は、アドバンストマイクロコントローラバスアーキテクチャ（ＡＭＢＡ）ｅＸｔｅｎｓｉｂｌｅ Ｉｎｔｅｒｆａｃｅ（ＡＸＩ）バス（例えば、又はスイッチ）である。ＡＭＢＡ ＡＸＩバスは、回路ブロック及び／又はシステム間のオンチップ接続を確立する際に使用するための組み込みマイクロコントローラバスインターフェースである。ＡＸＩバスは、本開示内に記載された本発明の構成と共に使用され得る相互接続回路の一例として本明細書に提供され、したがって、限定として意図されていない。相互接続回路の他の例は、他のタイプのバス、クロスバー、及び／又は他のタイプのスイッチを含むことができる。

【0061】

１つ以上の実施形態では、ＤＰＥインターコネクト３０６は、２つの異なるネットワークを含む。第１のネットワークは、ＤＰＥアレイ１０２の他のＤＰＥ及び／又はＳｏＣ１００の他のサブシステムとデータを交換することができる。例えば、第１のネットワークは、アプリケーションデータを交換することができる。第２のネットワークは、ＤＰＥの構成、制御、及び／又はデバッグデータなどのデータを交換することができる。

【0062】

図３の例では、ＤＰＥインターコネクト３０６の第１のネットワークは、ストリームスイッチ３２６及び１つ以上のストリームインターフェース（図示せず）から形成される。例えば、ストリームスイッチ３２６は、コア３０２、メモリモジュール３０４、メモリマップドスイッチ３３２、上のＤＰＥ、左のＤＰＥ、右のＤＰＥ、及び下のＤＰＥのそれぞれに接続するためのストリームインターフェースを含む。各ストリームインターフェースは、１つ以上のマスタ及び１つ以上のスレーブを含むことができる。

【0063】

ストリームスイッチ３２６は、非隣接ＤＰＥ及び／又はメモリモジュール３０４のメモリインターフェースに結合されていないＤＰＥが、ＤＰＥアレイ１０２のそれぞれのＤＰＥ２０４のＤＰＥインターコネクトによって形成されたＤＰＥインターコネクトネットワークを介して、コア３０２及び／又はメモリモジュール３０４と通信することを可能にすることができる。

【0064】

再び図２を参照し、基準点としてＤＰＥ２０４－１５を使用すると、ストリームスイッチ３２６は、ＤＰＥ２０４－１４のＤＰＥインターコネクト内に位置する別のストリームスイッチに結合され、それと通信することができる。ストリームスイッチ３２６は、ＤＰＥ２０４－２５のＤＰＥインターコネクト内に位置する別のストリームスイッチに結合され、それと通信することができる。ストリームスイッチ３２６は、ＤＰＥ２０４－１６のＤＰＥインターコネクト内に位置する別のストリームスイッチに結合され、それと通信することができる。ストリームスイッチ３２６は、ＤＰＥ２０４－５のＤＰＥインターコネクト内に位置する別のストリームスイッチに結合され、それと通信することができる。したがって、コア３０２及び／又はメモリモジュール３０４はまた、ＤＰＥ内のＤＰＥインターコネクトを介してＤＰＥアレイ１０２内のＤＰＥのいずれかと通信することができる。

【0065】

ストリームスイッチ３２６はまた、ＰＬ１０４及び／又はＮｏＣ１０８などのサブシステムとインターフェースするために使用されてもよい。一般に、ストリームスイッチ３２６は、回路スイッチングストリーム相互接続又はパケットスイッチングストリーム相互接続として動作するようにプログラムされる。回路スイッチングストリーム相互接続は、ＤＰＥ間の高帯域幅通信に適したポイントツーポイントの専用ストリームを実装することができる。パケットスイッチングストリーム相互接続は、ストリームを共有して、複数の論理ストリームを中帯域幅通信用の１つの物理ストリームに時間多重化することを可能にする。

【0066】

ストリームスイッチ３２６は、構成レジスタ（図３では「ＣＲ」と略される）３３４を含むことができる。構成データは、ＤＰＥインターコネクト３０６のメモリマップドネットワークを介して構成レジスタ３３４に書き込まれてもよい。構成レジスタ３３４にロードされた構成データは、ＤＰＥ２０４が他のどのＤＰＥ及び／又はサブシステム（例えば、ＮｏＣ１０８、ＰＬ１０４、及び／又はＰＳ１０６）と通信するか、及びそのような通信が回路交換ポイントツーポイント接続として確立されるか、又はパケット交換接続として確立されるかを指示する。

【0067】

ＤＰＥインターコネクト３０６の第２のネットワークは、メモリマップドスイッチ３３２から形成される。メモリマップドスイッチ３３２は、複数のメモリマップドインターフェース（図示せず）を含む。各メモリマップドインターフェースは、１つ以上のマスタ及び１つ以上のスレーブを含むことができる。例えば、メモリマップドスイッチ３３２は、コア３０２、メモリモジュール３０４、ＤＰＥ２０４の上のＤＰＥ内のメモリマップドスイッチ、及びＤＰＥ２０４の下のＤＰＥ内のメモリマップドスイッチのそれぞれに接続するためのメモリマップドインターフェースを含む。

【0068】

メモリマップドスイッチ３３２は、ＤＰＥ２０４の構成、制御、及びデバッグデータを伝達するために使用される。図３の例では、メモリマップドスイッチ３３２は、ＤＰＥ２０４を構成するために使用される構成データを受信することができる。メモリマップドスイッチ３３２は、ＤＰＥ２０４の下に位置するＤＰＥから及び／又はＳｏＣインターフェースブロック２０６から構成データを受信してもよい。メモリマップドスイッチ３３２は、受信した構成データを、ＤＰＥ２０４の上の１つ以上の他のＤＰＥ、コア３０２（例えば、プログラムメモリ３０８及び／又は構成レジスタ３２４）、メモリモジュール３０４（例えば、メモリモジュール３０４内のメモリ及び／又は構成レジスタ３３６）、及び／又はストリームスイッチ３２６内の構成レジスタ３３４に転送することができる。

【0069】

ＤＰＥインターコネクト３０６は、ＤＰＥ２０４の位置に応じて、各隣接するＤＰＥ及び／又はＳｏＣインターフェースブロック２０６のＤＰＥインターコネクトに結合される。まとめて考えると、ＤＰＥ２０４のＤＰＥインターコネクトは、ＤＰＥインターコネクトネットワーク（ストリームネットワーク及び／又はメモリマップドネットワークを含み得る）を形成する。各ＤＰＥのストリームスイッチの構成レジスタは、メモリマップドスイッチを介して構成データをロードすることによってプログラムすることができる。構成を通じて、ストリームスイッチ及び／又はストリームインターフェースは、パケット交換式であろうと回路交換式であろうと、１つ以上の他のＤＰＥ２０４及び／又はＳｏＣインターフェースブロック２０６にあるかにかかわらず、他のエンドポイントとの接続を確立するようにプログラムされる。

【0070】

１つ以上の実施形態では、ＤＰＥアレイ１０２は、ＰＳ１０６などのプロセッサシステムのアドレス空間にマッピングされる。したがって、ＤＰＥ２０４内の任意の構成レジスタ及び／又はメモリには、メモリマップドインターフェースを介してアクセスすることができる。例えば、メモリモジュール３０４内のメモリ、プログラムメモリ３０８、コア３０２内の構成レジスタ３２４、メモリモジュール３０４内の構成レジスタ３３６、及び／又は構成レジスタ３３４は、メモリマップドスイッチ３３２を介して読み出し及び／又は書き込みすることができる。

【0071】

図３の例では、メモリマップドインターフェースは、ＤＰＥ２０４の構成データを受信することができる。構成データは、プログラムメモリ３０８にロードされるプログラムコード（含まれる場合）、構成レジスタ３２４，３３４及び／又は３３６にロードするための構成データ、及び／又はメモリモジュール３０４のメモリ（例えば、メモリバンク）にロードされるデータを含むことができる。図３の例では、構成レジスタ３２４，３３４、及び３３６は、構成レジスタが制御することを意図されている特定の回路構造、例えば、コア３０２、ストリームスイッチ３２６、及びメモリモジュール３０４内に配置されているものとして示されている。図３の例は、例示のみを目的としており、コア３０２、メモリモジュール３０４、及び／又はストリームスイッチ３２６内の要素が、構成データを対応する構成レジスタにロードすることによってプログラムされ得ることを示している。他の実施形態では、構成レジスタは、ＤＰＥ２０４全体に分散されたコンポーネントの動作を制御するにもかかわらず、ＤＰＥ２０４の特定の領域内に統合されてもよい。

【0072】

したがって、ストリームスイッチ３２６は、構成データを構成レジスタ３３４にロードすることによってプログラムされ得る。構成データは、２つの異なるＤＰＥ及び／又は他のサブシステム間の回路スイッチングモードで、又は選択されたＤＰＥ及び／又は他のサブシステム間のパケットスイッチングモードで動作するようにストリームスイッチ３２６をプログラムする。したがって、ストリームスイッチ３２６によって他のストリームインターフェース及び／又はスイッチに確立される接続は、適切な構成データを構成レジスタ３３４にロードして、ＤＰＥ２０４内、他のＤＰＥ、及び／又はＩＣ３００の他のサブシステムとの実際の接続又はアプリケーションデータ経路を確立することによってプログラムされる。

【0073】

図４は、図３の例示的なアーキテクチャのさらなる態様を示す。図４の例では、ＤＰＥインターコネクト３０６に関する詳細は示されていない。図４は、共有メモリを介したコア３０２と他のＤＰＥとの接続性を示す。図４はまた、メモリモジュール３０４の追加の態様を示す。例示の目的で、図４はＤＰＥ２０４－１５を参照する。

【0074】

図示されているように、メモリモジュール３０４は、複数のメモリインターフェース４０２，４０４，４０６、及び４０８を含む。図４では、メモリインターフェース４０２及び４０８は「ＭＩ」と略される。メモリモジュール３０４は、複数のメモリバンク４１２－１～４１２－Ｎをさらに含む。特定の実施形態では、メモリモジュール３０４は、８つのメモリバンクを含む。他の実施形態では、メモリモジュール３０４は、より少ない又はより多いメモリバンク４１２を含むことができる。１つ以上の実施形態では、各メモリバンク４１２はシングルポートであり、それによってクロックサイクルごとに各メモリバンクへの最大１つのアクセスを可能にする。メモリモジュール３０４が８つのメモリバンク４１２を含む場合、このような構成は、各クロックサイクルにおいて８つの並列アクセスをサポートする。他の実施形態では、各メモリバンク４１２はデュアルポート又はマルチポートであり、それによって各クロックサイクルにより多くの並列アクセスを可能にする。

【0075】

図４の例では、メモリバンク４１２－１～４１２－Ｎの各々は、それぞれのアービタ４１４－１～４１４－Ｎを有する。各アービタ４１４は、競合の検出に応答してストール信号を生成することができる。各アービタ４１４は、アービトレーション論理を含むことができる。さらに、各アービタ４１４は、クロスバーを含むことができる。したがって、任意のマスタは、メモリバンク４１２の任意の特定の１つ以上に書き込むことができる。図３に関連して述べたように、メモリモジュール３０４はメモリマップドスイッチ３３２に接続され、それによってメモリバンク４１２へのデータの読み出し及び書き込みを容易にする。したがって、メモリモジュール３０４に記憶された特定のデータは、メモリマップドスイッチ３３２を介して構成、制御、及び／又はデバッグプロセスの一部として制御、例えば書き込みされてもよい。

【0076】

メモリモジュール３０４は、ダイレクトメモリアクセス（ＤＭＡ）エンジン４１６をさらに含む。１つ以上の実施形態では、ＤＭＡエンジン４１６は少なくとも２つのインターフェースを含む。例えば、１つ以上のインターフェースは、ＤＰＥインターコネクト３０６から入力データストリームを受信し、受信したデータをメモリバンク４１２に書き込むことができる。１つ以上の他のインターフェースは、メモリバンク４１２からデータを読み出し、ＤＰＥインターコネクト３０６のストリームインターフェース（例えば、ストリームスイッチ）を介してデータを送出することができる。例えば、ＤＭＡエンジン４１６は、図３のストリームスイッチ３２６にアクセスするためのストリームインターフェースを含むことができる。

【0077】

メモリモジュール３０４は、複数の異なるＤＰＥによってアクセスされ得る共有メモリとして動作することができる。図４の例では、メモリインターフェース４０２は、コア３０２に含まれるコアインターフェース４２８を介してコア３０２に結合される。メモリインターフェース４０２は、アービタ４１４を介してメモリバンク４１２へのアクセスをコア３０２に提供する。メモリインターフェース４０４は、ＤＰＥ２０４－２５のコアに結合される。メモリインターフェース４０４は、メモリバンク４１２へのアクセスをＤＰＥ２０４－２５のコアに提供する。メモリインターフェース４０６は、ＤＰＥ２０４－１６のコアに結合される。メモリインターフェース４０６は、ＤＰＥ２０４－１６のコアにメモリバンク４１２へのアクセスを提供する。メモリインターフェース４０８は、ＤＰＥ２０４－５のコアに結合される。メモリインターフェース４０８は、メモリバンク４１２へのアクセスをＤＰＥ２０４－５のコアに提供する。したがって、図４の例では、ＤＰＥ２０４－１５のメモリモジュール３０４との共有境界を有する各ＤＰＥは、メモリバンク４１２に対して読み出し及び書き込みが可能である。図４の例では、ＤＰＥ２０４－１４のコアは、ＤＰＥ２０４－１５のメモリモジュール３０４に直接アクセスすることはできない。

【0078】

コア３０２は、コアインターフェース４３０，４３２、及び４３４を介して他の隣接するＤＰＥのメモリモジュールにアクセスすることができる。図４の例では、コアインターフェース４３４は、ＤＰＥ２０４－２５のメモリインターフェースに結合される。したがって、コア３０２は、コアインターフェース４３４及びＤＰＥ２０４－２５のメモリモジュール内に含まれるメモリインターフェースを介してＤＰＥ２０４－２５のメモリモジュールにアクセスすることができる。コアインターフェース４３２は、ＤＰＥ２０４－１４のメモリインターフェースに結合される。したがって、コア３０２は、コアインターフェース４３２及びＤＰＥ２０４－１４のメモリモジュール内に含まれるメモリインターフェースを介して、ＤＰＥ２０４－１４のメモリモジュールにアクセスすることができる。コアインターフェース４３０は、ＤＰＥ２０４－５内のメモリインターフェースに結合される。したがって、コア３０２は、コアインターフェース４３０及びＤＰＥ２０４－５のメモリモジュール内に含まれるメモリインターフェースを介して、ＤＰＥ２０４－５のメモリモジュールにアクセスすることができる。説明したように、コア３０２は、コアインターフェース４２８及びメモリインターフェース４０２を介してＤＰＥ２０４－１５内のメモリモジュール３０４にアクセスすることができる。

【0079】

図４の例では、コア３０２は、ＤＰＥ２０４－１５（例えば、ＤＰＥ２０４－２５、２０４－１４、及び２０４－５）内のコア３０２と境界を共有するＤＰＥのメモリモジュールのいずれかに読み書きすることができる。１つ以上の実施形態では、コア３０２は、ＤＰＥ２０４－２５、２０４－１５、２０４－１４、及び２０４－５内のメモリモジュールを単一の連続したメモリとして（例えば、単一のアドレス空間として）見ることができる。コア３０２は、この連続メモリモデルを仮定して読み出し及び書き込みのためのアドレスを生成することができる。コア３０２は、生成されたアドレスに基づいて、読み取り及び／又は書き込み要求を適切なコアインターフェース４２８，４３０，４３２及び／又は４３４に向けることができる。

【0080】

上述したように、コア３０２は、そのような動作のアドレスに基づいて、コアインターフェース４２８，４３０，４３２及び／又は４３４を介して正しい方向に読み出し及び／又は書き込み動作をマッピングすることができる。コア３０２がメモリアクセスのためのアドレスを生成すると、コア３０２は、方向（例えば、アクセスされるべき特定のＤＰＥ）を決定するためにアドレスを復号することができ、決定された方向で正しいコアインターフェースにメモリ動作を転送する。

【0081】

したがって、コア３０２は、ＤＰＥ２０４－２５内のメモリモジュール及び／又はＤＰＥ２０４－１５のメモリモジュール３０４であり得る共有メモリを介してＤＰＥ２０４－２５のコアと通信することができる。コア３０２は、ＤＰＥ２０４－１４内のメモリモジュールである共有メモリを介してＤＰＥ２０４－１４のコアと通信することができる。コア３０２は、ＤＰＥ２０４－５内のメモリモジュール及び／又はＤＰＥ２０４－１５のメモリモジュール３０４であり得る共有メモリを介してＤＰＥ２０４－５のコアと通信することができる。さらに、コア３０２は、ＤＰＥ２０４－１５内のメモリモジュール３０４である共有メモリを介してＤＰＥ２０４－１６のコアと通信することができる。

【0082】

説明したように、ＤＭＡエンジン４１６は、１つ以上のストリーム－メモリインターフェースを含むことができる。ＤＭＡエンジン４１６を介して、ＳｏＣ１００内の他のソースからアプリケーションデータを受信し、メモリモジュール３０４に格納することができる。例えば、データは、ストリームスイッチ３２６によってＤＰＥ２０４－１５と境界を共有する及び／又は共有しない他のＤＰＥから受信されてもよい。データはまた、ＤＰＥのストリームスイッチを介してＳｏＣインターフェースブロック２０６によってＳｏＣの他のサブシステム（例えば、ＮｏＣ１０８、ハードワイヤード回路ブロック１１０、ＰＬ１０４、及び／又はＰＳ１０６）から受信されてもよい。ＤＭＡエンジン４１６は、ストリームスイッチからそのようなデータを受信し、そのデータをメモリモジュール３０４内の適切なメモリバンク又はメモリバンク４１２に書き込むことができる。

【0083】

ＤＭＡエンジン４１６は、１つ以上のメモリ－ストリームインターフェースを含むことができる。ＤＭＡエンジン４１６を介して、メモリモジュール３０４のメモリバンク又はメモリバンク４１２からデータを読み出し、ストリームインターフェースを介して他の宛先に送信することができる。例えば、ＤＭＡエンジン４１６は、メモリモジュール３０４からデータを読み出し、ストリームスイッチによってＤＰＥ２０４－１５と境界を共有する及び／又は共有しない他のＤＰＥにそのようなデータを送信することができる。ＤＭＡエンジン４１６はまた、ストリームスイッチ及びＳｏＣインターフェースブロック２０６を介して他のサブシステム（例えば、ＮｏＣ１０８、ハードワイヤード回路ブロック１１０、ＰＬ１０４、及び／又はＰＳ１０６）にそのようなデータを送信することができる。

【0084】

１つ以上の実施形態において、ＤＭＡエンジン４１６は、ＤＰＥ２０４－１５内のメモリマップドスイッチ３３２によってプログラムされる。例えば、ＤＭＡエンジン４１６は、構成レジスタ３３６によって制御されてもよい。構成レジスタ３３６は、ＤＰＥインターコネクト３０６のメモリマップドスイッチ３３２を使用して書き込まれてもよい。特定の実施形態では、ＤＭＡエンジン４１６は、ＤＰＥ２０４－１５内のストリームスイッチ３２６によって制御されてもよい。例えば、ＤＭＡエンジン４１６は、それに接続されたストリームスイッチ３２６によって書き込まれ得る制御レジスタを含むことができる。ＤＰＥインターコネクト３０６内のストリームスイッチ３２６を介して受信されたストリームは、構成レジスタ３２４，３３４及び／又は３３６にロードされた構成データに応じて、メモリモジュール３０４内のＤＭＡエンジン４１６に、及び／又は直接コア３０２に接続することができる。ストリームは、構成レジスタ３２４，３３４及び／又は３３６にロードされた構成データに応じて、ＤＭＡエンジン４１６（例えば、メモリモジュール３０４）及び／又はコア３０２から送信され得る。

【0085】

メモリモジュール３０４は、ハードウェア同期回路４２０（図４では「ＨＳＣ」と略される）をさらに含んでもよい。一般に、ハードウェア同期回路４２０は、異なるコア（例えば、隣接するＤＰＥのコア）、図４のコア３０２、ＤＭＡエンジン４１６、及びＤＰＥインターコネクト３０６を介して通信することができる他の外部マスタ（例えば、ＰＳ１０６）の動作を同期することができる。例示的かつ非限定的な例として、ハードウェア同期回路４２０は、ＤＰＥ２０４－１５及び／又はメモリモジュール３０４内の同じ、例えば共有バッファにアクセスする異なるＤＰＥ内の２つの異なるコア、ストリームスイッチ、メモリマップドインターフェース、及び／又はＤＭＡを同期させることができる。

【0086】

２つのＤＰＥが隣接していない場合、２つのＤＰＥは共通のメモリモジュールにアクセスできない。その場合、アプリケーションデータは、データストリームを介して転送され得る（「データストリーム」及び「ストリーム」という用語は、本開示内で時々交換可能に使用され得る）。したがって、ローカルＤＭＡエンジンは、転送をローカルメモリベースの転送からストリームベースの転送に変換することができる。その場合、コア３０２及びＤＭＡエンジン４１６は、ハードウェア同期回路４２０を使用して同期することができる。

【0087】

ＰＳ１０６は、メモリマップドスイッチ３３２を介してコア３０２と通信することができる。例えば、ＰＳ１０６は、メモリの読み出し及び書き込みを開始することによって、メモリモジュール３０４及びハードウェア同期回路４２０にアクセスすることができる。別の実施形態では、ハードウェア同期回路４２０はまた、ロックの状態が変化したときにＰＳ１０６に割り込みを送信して、ハードウェア同期回路４２０のＰＳ１０６によるポーリングを回避してもよい。ＰＳ１０６はまた、ストリームインターフェースを介してＤＰＥ２０４－１５と通信することができる。

【0088】

共有メモリモジュールを介して隣接するＤＰＥと通信し、ＤＰＥインターコネクト３０６を介して隣接及び／又は非隣接ＤＰＥと通信することに加えて、コア３０２はカスケードインターフェースを含むことができる。図４の例では、コア３０２はカスケードインターフェース４２２及び４２４（図４では「ＣＩ」と略される）を含む。カスケードインターフェース４２２及び４２４は、他のコアとの直接通信を提供することができる。図示されているように、コア３０２のカスケードインターフェース４２２は、ＤＰＥ２０４－１４のコアから入力データストリームを直接受信する。カスケードインターフェース４２２を介して受信されたデータストリームは、コア３０２内のデータ処理回路に提供され得る。コア３０２のカスケードインターフェース４２４は、出力データストリームをＤＰＥ２０４－１６のコアに直接送信することができる。

【0089】

図４の例では、カスケードインターフェース４２２及びカスケードインターフェース４２４の各々は、バッファリングのための先入れ先出し（ＦＩＦＯ）インターフェースを含むことができる。特定の実施形態では、カスケードインターフェース４２２及び４２４は、幅が数百ビットであり得るデータストリームを搬送することができる。カスケードインターフェース４２２及び４２４の特定のビット幅は、限定として意図されていない。図４の例では、カスケードインターフェース４２４は、コア３０２内のアキュムレータレジスタ４３６（図４では「ＡＣ」と略される）に結合されている。カスケードインターフェース４２４は、アキュムレータレジスタ４３６の内容を出力することができ、クロックサイクルごとに出力することができる。蓄積レジスタ４３６は、コア３０２内のデータ処理回路によって生成及び／又は演算されるデータを格納することができる。

【0090】

図４の例では、カスケードインターフェース４２２及び４２４は、構成レジスタ３２４にロードされた構成データに基づいてプログラムすることができる。例えば、構成レジスタ３２４に基づいて、カスケードインターフェース４２２をアクティブ化又は非アクティブ化することができる。同様に、構成レジスタ３２４に基づいて、カスケードインターフェース４２４をアクティブ化又は非アクティブ化することができる。カスケードインターフェース４２２は、カスケードインターフェース４２４とは独立してアクティブ化及び／又は非アクティブ化することができる。

【0091】

１つ以上の他の実施形態では、カスケードインターフェース４２２及び４２４はコア３０２によって制御される。例えば、コア３０２は、カスケードインターフェース４２２及び／又は４２４に読み書きするための命令を含むことができる。別の例では、コア３０２は、カスケードインターフェース４２２及び／又は４２４に対する読み取り及び／又は書き込みが可能なハードワイヤード回路を含むことができる。特定の実施形態では、カスケードインターフェース４２２及び４２４は、コア３０２の外部のエンティティによって制御されてもよい。

【0092】

本開示内で説明される実施形態では、ＤＰＥ２０４はキャッシュメモリを含まない。キャッシュメモリを省略することにより、ＤＰＥアレイ２０２は、予測可能な、例えば決定論的なパフォーマンスを達成することができる。さらに、異なるＤＰＥに位置するキャッシュメモリ間の一貫性を維持する必要がないため、大きな処理オーバーヘッドが回避される。

【0093】

１つ以上の実施形態によれば、ＤＰＥ２０４のコア３０２は入力割り込みを有さない。したがって、ＤＰＥ２０４のコア３０２は、中断されずに動作することができる。ＤＰＥ２０４のコア３０２への入力割り込みを省略することはまた、ＤＰＥアレイａ０２が予測可能な、例えば決定論的なパフォーマンスを達成することを可能にする。

【0094】

図５は、ＤＰＥアレイの別の例示的なアーキテクチャを示す。図５の例では、ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４とＳｏＣ１００の他のサブシステムとの間のインターフェースを提供する。ＳｏＣインターフェースブロック２０６は、ＤＰＥをデバイスに統合する。ＳｏＣインターフェースブロック２０６は、構成データをＤＰＥ２０４に伝達し、イベントをＤＰＥ２０４から他のサブシステムに伝達し、イベントを他のサブシステムからＤＰＥ２０４に伝達し、割り込みを生成してＤＰＥアレイ１０２の外部のエンティティに伝達し、他のサブシステムとＤＰＥ２０４との間でアプリケーションデータを伝達し、及び／又は他のサブシステムとＤＰＥ２０４との間でトレース及び／又はデバッグデータを伝達することができる。

【0095】

図５の例では、ＳｏＣインターフェースブロック２０６は、複数の相互接続されたタイルを含む。例えば、ＳｏＣインターフェースブロック２０６は、タイル５０２，５０４，５０６，５０８，５１０，５１２，５１４，５１６，５１８、及び５２０を含む。図５の例では、タイル５０２～５２０が一列に編成されている。他の実施形態では、タイルは、列、グリッド、又は別のレイアウトに配置されてもよい。例えば、ＳｏＣインターフェースブロック２０６は、ＤＰＥ２０４の左側、ＤＰＥ２０４の右側、ＤＰＥ２０４の列間などのタイルの列として実装されてもよい。別の実施形態では、ＳｏＣインターフェースブロック２０６は、ＤＰＥアレイ２０２の上方に配置されてもよい。ＳｏＣインターフェースブロック２０６は、タイルがＤＰＥアレイ２０２の下、ＤＰＥアレイ２０２の左、ＤＰＥアレイ２０２の右、及び／又はＤＰＥアレイ２０２の上の任意の組合せで配置されるように実装されてもよい。これに関して、図５は、限定ではなく例示を目的として提供されている。

【0096】

１つ以上の実施形態において、タイル５０２～５２０は同じアーキテクチャを有する。１つ以上の他の実施形態では、タイル５０２～５２０は、２つ以上の異なるアーキテクチャで実装されてもよい。特定の実施形態では、ＳｏＣインターフェースブロック２０６内のタイルを実装するために異なるアーキテクチャを使用することができ、各異なるタイルアーキテクチャは、ＳｏＣ１００の異なるタイプのサブシステム又はサブシステムの組合せとの通信をサポートする。

【0097】

図５の例では、タイル５０２～５２０は、データが１つのタイルから別のタイルに伝播され得るように結合される。例えば、データは、タイル５０２からタイル５０４，５０６を通って、タイルのラインを下ってタイル５２０まで伝搬することができる。同様に、データは、タイル５２０からタイル５０２に逆方向に伝播することができる。１つ以上の実施形態では、タイル５０２～５２０の各々は、複数のＤＰＥのインターフェースとして動作することができる。例えば、タイル５０２～５２０の各々は、ＤＰＥアレイ１０２のＤＰＥ２０４のサブセットのインターフェースとして動作することができる。各タイルがインターフェースを提供するＤＰＥのサブセットは、ＤＰＥがＳｏＣインターフェースブロック２０６の複数のタイルによってインターフェースを提供されないように、相互に排他的であってもよい。

【0098】

一例では、タイル５０２～５２０の各々は、ＤＰＥ２０４の列のためのインターフェースを提供する。例示の目的で、タイル５０２は、列ＡのＤＰＥへのインターフェースを提供する。タイル５０４は、列ＢのＤＰＥへのインターフェースを提供する。いずれの場合も、タイルは、この例では底部ＤＰＥである、ＤＰＥの列内の隣接するＤＰＥへの直接接続を含む。列Ａを参照すると、例えば、タイル５０２はＤＰＥ２０４－１に直接接続されている。列Ａ内の他のＤＰＥは、タイル５０２と通信することができるが、同じ列内の介在するＤＰＥのＤＰＥインターコネクトを介して通信する。

【0099】

例えば、タイル５０２は、ＰＳ１０６、ＰＬ１０４、及び／又は別のハードワイヤード回路ブロック１１０、例えばＡＳＩＣブロックなどの別のソースからデータを受信することができる。タイル５０２は、列ＡのＤＰＥにアドレス指定されたデータのそれらの部分をそのようなＤＰＥに提供する一方で、他の列（例えば、タイル５０２がインターフェースではないＤＰＥ）のＤＰＥにアドレス指定されたデータをタイル５０４上に送信することができる。タイル５０４は、列Ｂ内のＤＰＥにアドレス指定されたタイル５０２から受信されたデータがそのようなＤＰＥに提供される同じ又は同様の処理を実行する一方で、他の列内のＤＰＥにアドレス指定されたデータをタイル５０６に送信することができる。

【0100】

このようにして、データは、データがアドレス指定されるＤＰＥ（例えば、「ターゲットＤＰＥ」）のためのインターフェースとして動作するタイルに到達するまで、ＳｏＣインターフェースブロック２０６のタイルからタイルに伝播することができる。ターゲットＤＰＥのインターフェースとして動作するタイルは、ＤＰＥのメモリマップドスイッチ及び／又はＤＰＥのストリームスイッチを使用して、データをターゲットＤＰＥに導くことができる。

【0101】

上述したように、列の使用は例示的な実施態様である。他の実施形態では、ＳｏＣインターフェースブロック２０６の各タイルは、ＤＰＥアレイ１０２のＤＰＥの行へのインターフェースを提供することができる。このような構成は、ＳｏＣインターフェースブロック２０６が、ＤＰＥ２０４の左、右、又は列間にかかわらず、タイルの列として実装される場合に使用され得る。他の実施形態では、各タイルがインターフェースを提供するＤＰＥのサブセットは、ＤＰＥアレイ１０２のすべてのＤＰＥよりも少ないＤＰＥの任意の組合せであってもよい。例えば、ＤＰＥ２０４は、ＳｏＣインターフェースブロック２０６のタイルに割り当てられてもよい。そのようなＤＰＥの特定の物理的レイアウトは、ＤＰＥインターコネクトによって確立されるＤＰＥの接続性に基づいて変化し得る。例えば、タイル５０２は、ＤＰＥ２０４－１、２０４－２、２０４－１１、及び２０４－１２へのインターフェースを提供することができる。ＳｏＣインターフェースブロック２０６の別のタイルは、４つの他のＤＰＥなどへのインターフェースを提供することができる。

【0102】

図６は、ＳｏＣインターフェースブロック２０６のタイルの例示的なアーキテクチャを示す。図６の例では、ＳｏＣインターフェースブロック２０６のための２つの異なるタイプのタイルが示されている。タイル６０２は、ＤＰＥとＰＬ１０４のみとの間のインターフェースとして機能するように構成される。タイル６１０は、ＤＰＥとＮｏＣ１０８との間及びＤＰＥとＰＬ１０４との間のインターフェースとして機能するように構成される。ＳｏＣインターフェースブロック２０６は、タイル６０２及びタイル６１０について図示されたような両方のアーキテクチャを使用するタイルの組合せを含むことができ、又は別の例では、タイル６１０について図示されたようなアーキテクチャを有するタイルのみを含むことができる。

【0103】

図６の例では、タイル６０２は、ＰＬインターフェース６０６及び直上のＤＰＥ２０４－１などのＤＰＥに接続されたストリームスイッチ６０４を含む。ＰＬインターフェース６０６は、各々がＰＬ１０４内に位置する境界論理インターフェース（ＢＬＩ）回路６２０及びＢＬＩ回路６２２に接続する。タイル６１０は、ＮｏＣ及びＰＬインターフェース６１４並びに直上のＤＰＥ２０４－５などのＤＰＥに接続されたストリームスイッチ６１２を含む。ＮｏＣ及びＰＬインターフェース６１４は、ＰＬ１０４内のＢＬＩ回路６２４及び６２６、並びにＮｏＣ１０８のＮｏＣマスタユニット（ＮＭＵ）６３０及びＮｏＣスレーブユニット（ＮＳＵ）６３２にも接続する。

【0104】

図６の例では、各ストリームインターフェース６０４は、それに結合されたＤＰＥに６つの異なる３２ビットデータストリームを出力し、そこから４つの異なる３２ビットデータストリームを受信することができる。ＰＬインターフェース６０６並びにＮｏＣ及びＰＬインターフェース６１４の各々は、それぞれＢＬＩ６２０及びＢＬＩ６２４によって６つの異なる６４ビットデータストリームをＰＬ１０４に提供することができる。一般に、ＢＬＩ６２０，６２２，６２４、及び６２６の各々は、ＰＬインターフェース６０６及び／又はＮｏＣ及びＰＬインターフェース６１４が接続するＰＬ１０４内のインターフェース又は接続点を提供する。ＰＬインターフェース６０６並びにＮｏＣ及びＰＬインターフェース６１４の各々は、それぞれＢＬＩ６２２及びＢＬＩ６２４を介してＰＬ２１０から８つの異なる６４ビットデータストリームを受信することができる。

【0105】

ＮｏＣ及びＰＬインターフェース６１４は、ＮｏＣ１０８にも接続される。図６の例では、ＮｏＣ及びＰＬインターフェース６１４は、１つ以上のＮＭＵ６３０及び１つ以上のＮＳＵ６３２に接続する。一例では、ＮｏＣ及びＰＬインターフェース６１４は、２つの異なる１２８ビットデータストリームをＮｏＣ１０８に提供することができ、各データストリームは異なるＮＭＵ６３０に提供される。ＮｏＣ及びＰＬインターフェース６１４は、ＮｏＣ１０８から２つの異なる１２８ビットデータストリームを受信することができ、各データストリームは異なるＮＳＵ６３２から受信される。

【0106】

隣接するタイルのストリームスイッチ６０４が接続されている。一例では、隣接するタイル内のストリームスイッチ６０４は、左右方向（例えば、タイルが場合により右又は左にある限り）のそれぞれにおいて４つの異なる３２ビットデータストリームによって通信することができる。

【0107】

タイル６０２及び６１０はそれぞれ、構成データを伝達するための１つ以上のメモリマップドスイッチを含むことができる。説明のために、メモリマップドスイッチは示されていない。メモリマップドスイッチは、例えば、場合によっては、直上のＤＰＥのメモリマップドスイッチ、ストリームスイッチ６０４と同じ又は同様の方法でＳｏＣインターフェースブロック２０６内の他の隣接タイル内のメモリマップドスイッチ、タイル６０２及び６１０（図示せず）内の構成レジスタ、並びに／あるいはＰＬインターフェース６０８又はＮｏＣ及びＰＬインターフェース６１４に垂直に接続することができる。

【0108】

ＳｏＣインターフェースブロック２０６のＤＰＥ２０４及び／又はタイル６０２及び／又は６１０に含まれる様々なスイッチに関連して説明される様々なビット幅及びデータストリームの数は、例示の目的で提供されており、本開示内で説明される本発明の構成を限定することを意図するものではない。

【0109】

図７は、ＮｏＣ１０８の例示的な実施態様を示す。ＮｏＣ１０８は、ＮｏＣマスタユニット（ＮＭＵ）７０２、ＮｏＣスレーブユニット（ＮＳＵ）７０４、ネットワーク７１４、ＮｏＣ周辺機器相互接続（ＮＰＩ）７１０、及びレジスタ７１２を含む。各ＮＭＵ７０２は、エンドポイント回路をＮｏＣ１０８に接続する入口回路である。各ＮＳＵ７０４は、ＮｏＣ１０８をエンドポイント回路に接続する出口回路である。ＮＭＵ７０２は、ネットワーク７１４を介してＮＳＵ７０４に接続される。一例では、ネットワーク７１４は、ＮｏＣパケットスイッチ７０６（ＮＰＳ）と、ＮｏＣパケットスイッチ７０６間のルーティング７０８とを含む。各ＮｏＣパケットスイッチ７０６は、ＮｏＣパケットの切り替えを行う。ＮｏＣパケットスイッチ７０６は、複数の物理チャネルを実装するために、互いに、並びにルーティング７０８を介してＮＭＵ７０２及びＮＳＵ７０４に接続される。ＮｏＣパケットスイッチ７０６はまた、物理チャネルごとに複数の仮想チャネルをサポートする。

【0110】

ＮＰＩ７１０は、ＮＭＵ７０２、ＮＳＵ７０４、及びＮｏＣパケットスイッチ７０６をプログラムするための回路を含む。例えば、ＮＭＵ７０２、ＮＳＵ７０４、及びＮｏＣパケットスイッチ７０６は、その機能性を判定するレジスタ７１２を含むことができる。ＮＰＩ７１０は、機能を設定するためにそのプログラミングのためにレジスタ７１２に結合された周辺機器相互接続を含む。ＮｏＣ１０８内のレジスタ７１２は、割り込み、サービス品質（ＱｏＳ）、エラー処理及び報告、トランザクション制御、電力管理、及びアドレスマッピング制御をサポートする。レジスタ７１２は、書き込み要求を使用してレジスタ７１２に書き込むことなどによって、再プログラムされる前に使用可能な状態で初期化することができる。ＮｏＣ１０８の構成データは、例えばプログラミングデバイスイメージ（ＰＤＩ）の一部として不揮発性メモリ（ＮＶＭ）に格納することができ、ＮｏＣ１０８及び／又は他のエンドポイント回路をプログラミングするためにＮＰＩ７１０に提供することができる。

【0111】

ＮＭＵ７０２は、トラフィック入口点である。ＮＳＵ７０４は、トラフィック出口点である。ＮＭＵ７０２及びＮＳＵ７０４に結合されたエンドポイント回路は、ハード化回路（例えば、ハードワイヤード回路ブロック１１０）又はＰＬ１０４に実装された回路とすることができる。所与のエンドポイント回路は、複数のＮＭＵ７０２又は複数のＮＳＵ７０４に結合することができる。

【0112】

図８は、一例による、ＮｏＣ１０８を介するＳｏＣ１００内のエンドポイント回路間の接続を示すブロック図である。この例では、エンドポイント回路８０２は、ＮｏＣ１０８を介してエンドポイント回路８０４に接続されている。エンドポイント回路８０２は、ＮｏＣ１０８のＮＭＵ７０２に結合されたマスタ回路である。エンドポイント回路８０４は、ＮｏＣ１０８のＮＳＵ７０４に結合されたスレーブ回路である。各エンドポイント回路８０２及び８０４は、ＰＳ１０６内の回路、ＰＬ領域１０４内の回路、又は別のサブシステム（例えば、ハードワイヤード回路ブロック１１０）内の回路とすることができる。

【0113】

ネットワーク７１４は、複数の物理チャネル８０６を含む。物理チャネル８０６は、ＮｏＣ１０８をプログラムすることによって実装される。各物理チャネル８０６は、１つ以上のＮｏＣパケットスイッチ７０６及び関連するルーティング７０８を含む。ＮＭＵ７０２は、少なくとも１つの物理チャネル８０６を介してＮＳＵ７０４と接続する。物理チャネル８０６はまた、１つ以上の仮想チャネル８０８を有することができる。

【0114】

ネットワーク７１４を介した接続は、マスタ－スレーブ構成を使用する。一例では、ネットワーク７１４を介した最も基本的な接続は、単一のスレーブに接続された単一のマスタを含む。しかしながら、他の例では、より複雑な構造を実装することができる。

【0115】

図９は、別の例によるＮｏＣ１０８を示すブロック図である。この例では、ＮｏＣ１０８は、垂直部分９０２（ＶＮｏＣ）及び水平部分９０４（ＨＮｏＣ）を含む。各ＶＮｏＣ９０２は、ＰＬ領域１０４の間に配置されている。ＨＮｏＣ９０４は、ＰＬ領域１０４とＩ／Ｏバンク９１０（例えば、ハードワイヤード回路ブロック１１０に対応するＩ／Ｏブロック及び／又はトランシーバ）との間に配置される。ＮｏＣ１０８は、メモリインターフェース９０８（例えば、他のハードワイヤード回路ブロック１１０）に接続される。ＰＳ１０６は、ＨＮｏＣ９０４に結合される。

【0116】

この例では、ＰＳ１０６は、ＨＮｏＣ９０４に結合された複数のＮＭＵ７０２を含む。ＶＮｏＣ９０２は、ＰＬ領域１０４内に配置されたＮＭＵ７０２及びＮＳＵ７０４の両方を含む。メモリインターフェース９０８は、ＨＮｏＣ９０４に結合されたＮＳＵ７０４を含む。ＨＮｏＣ９０４及びＶＮｏＣ９０２の両方は、ルーティング７０８によって接続されたＮＰＳ７０６を含む。ＶＮｏＣ９０２では、ルーティング７０８は垂直に延在する。ＨＮｏＣ９０４では、ルーティングは水平に延在する。各ＶＮｏＣ９０２において、各ＮＭＵ７０２は、ＮＰＳ７０６に結合される。同様に、各ＮＳＵ７０４は、ＮＰＳ７０６に結合される。ＮＰＳ７０６は、互いに結合されてスイッチのマトリックスを形成する。各ＶＮｏＣ９０２内のいくつかのＮＰＳ７０６は、ＨＮｏＣ９０４内の他のＮＰＳ７０６に結合される。

【0117】

単一のＨＮｏＣ９０４のみが示されているが、他の例では、ＮｏＣ１０８は複数のＨＮｏＣ９０４を含むことができる。さらに、２つのＶＮｏＣ９０２が示されているが、ＮｏＣ１０８は、３つ以上のＶＮｏＣ９０２を含むことができる。メモリインターフェース９０８は例として示されているが、メモリインターフェース９０８の代わりに、又はそれに加えて、他のハードワイヤード回路ブロック１１０を使用できることを理解されたい。

【0118】

図１０は、ＮｏＣ１０８をプログラムする例示的な方法１０００を示す。ＳｏＣ１００の他のサブシステムとは独立して説明されているが、方法１０００は、ＳｏＣ１００のより大きなブート又はプログラミング、プロセスの一部として含まれ、及び／又は使用されてもよい。

【0119】

ブロック１００２において、ＳｏＣ１００に実装されたプラットフォーム管理コントローラ（ＰＭＣ）は、ブート時にＮｏＣプログラミングデータを受信する。ＮｏＣプログラミングデータは、ＰＤＩの一部であってもよい。ＰＭＣは、ＳｏＣ１００の管理を担当する。ＰＭＣは、安全でセキュアな環境を維持し、ＳｏＣ１００をブートし、通常動作中にＳｏＣ１００を管理することができる。

【0120】

ブロック１００４において、ＰＭＣは、物理チャネル８０６を作成するために、ＮＰＩ７１０を介してレジスタ７１２にＮｏＣプログラミングデータをロードする。一例では、プログラミングデータはまた、ＮＰＳ７０６内のルーティングテーブルを構成するための情報を含むことができる。ブロック１００６において、ＰＭＣはＳｏＣ１００をブートする。このように、ＮｏＣ１０８は、少なくとも、ＮＭＵ７０２とＮＳＵ７０４との間の物理チャネル８０６の構成情報を含む。ＮｏＣ１０８の残りの構成情報は、以下でさらに説明するように、ランタイム中に受信することができる。別の例では、ランタイム中に受信されるものとして後述する構成情報の全部又は一部をブート時に受信することができる。

【0121】

図１１は、ＮｏＣ１０８をプログラムする例示的な方法１１００を示す。ブロック１１０２において、ＰＭＣは、ランタイム中にＮｏＣプログラミングデータを受信する。ブロック１１０４において、ＰＭＣは、ＮＰＩ７１０を介してＮｏＣレジスタ７１２にプログラミングデータをロードする。一例では、ブロック１１０６において、ＰＭＣは、ＮＰＳ７０６内のルーティングテーブルを構成する。ブロック１１０８において、ＰＭＣは、物理チャネル８０６上でＱｏＳ経路を構成する。ブロック１１１０において、ＰＭＣはアドレス空間マッピングを構成する。ブロック１１１２において、ＰＭＣは、入口／出口インターフェースプロトコル、幅、及び周波数を設定する。ＱｏＳ経路、アドレス空間マッピング、ルーティングテーブル、及び入口／出口構成については、以下でさらに説明する。

【0122】

図１２は、エンドポイント回路間のＮｏＣ１０８を通る例示的なデータ経路１２００を示す。データ経路１２００は、エンドポイント回路１２０２、ＡＸＩマスタ回路１２０４、ＮＭＵ１２０６、ＮＰＳ１２０８、ＮＳＵ１２１０、ＡＸＩスレーブ回路１２１２、及びエンドポイント回路１２１４を含む。エンドポイント回路１２０２は、ＡＸＩマスタ回路１２０４に結合されている。ＡＸＩマスタ回路１２０４は、ＮＭＵ１２０６に結合されている。別の例では、ＡＸＩマスタ回路１２０４はＮＭＵ１２０６の一部である。

【0123】

ＮＭＵ１２０６は、ＮＰＳ１２０８に結合される。ＮＰＳ１２０８は、互いに接続されて、ＮＰＳ１２０８のチェーン（例えば、本例では５つのＮＰＳ１２０８のチェーン）を形成する。一般に、ＮＭＵ１２０６とＮＳＵ１２１０との間には、少なくとも１つのＮＰＳ１２０８が存在する。ＮＳＵ１２１０は、ＮＰＳ１２０８の１つに接続される。ＡＸＩスレーブ回路１２１２は、ＮＳＵ１２１０に結合される。別の例では、ＡＸＩスレーブ回路１２１２は、ＮＳＵ１２１０の一部である。エンドポイント回路１２１４は、ＡＸＩスレーブ回路１２１２に結合される。

【0124】

エンドポイント回路１２０２及び１２１４は、ハード化回路（例えば、ＰＳ回路、ハードワイヤード回路１１０、１つ以上のＤＰＥ２０４）又はＰＬ１０４に構成された回路とすることができる。エンドポイント回路１２０２は、マスタ回路として機能し、ＮＭＵ１２０６に読み出し／書き込み要求を送信する。この例では、エンドポイント回路１２０２及び１２１４は、ＡＸＩプロトコルを使用してＮｏＣ１０８と通信する。この例ではＡＸＩが説明されているが、ＮｏＣ１０８は、当技術分野で知られている他のタイプのプロトコルを使用してエンドポイント回路から通信を受信するように構成され得ることを理解されたい。例によって明確にするために、ＮｏＣ１０８は、本明細書ではＡＸＩプロトコルをサポートするものとして説明される。ＮＭＵ１２０６は、ＮＰＳ１２０８のセットを介して要求を中継して宛先ＮＳＵ１２１０に到達する。ＮＳＵ１２１０は、エンドポイント回路１２１４へのデータの処理及び分配のために、付属のＡＸＩスレーブ回路１２１２に要求を渡す。ＡＸＩスレーブ回路１２１２は、読み出し／書き込み応答をＮＳＵ１２１０に送り返すことができる。ＮＳＵ１２１０は、ＮＰＳ１２０８のセットを介してＮＭＵ１２０６に応答を転送することができる。ＮＭＵ１２０６は、データをエンドポイント回路１２０２に配信するＡＸＩマスタ回路１２０４に応答を通信する。

【0125】

図１３は、読み出し／書き込み要求及び応答を処理する例示的な方法１３００を示す。方法１３００はブロック１３０２で開始し、エンドポイント回路１２０２は、ＡＸＩマスタ１２０４を介してＮＭＵ１２０６に要求（例えば、読み出し要求又は書き込み要求）を送信する。ブロック１３０４において、ＮＭＵ１２０６は応答を処理する。一例では、ＮＭＵ１２０６は、エンドポイント回路１２０２のクロックドメインとＮｏＣ１０８との間の非同期交差及びレートマッチングを実行する。ＮＭＵ１２０６は、要求に基づいてＮＳＵ１２１０の宛先アドレスを決定する。ＮＭＵ１２０６は、仮想化が使用される場合にアドレス再マッピングを実行することができる。ＮＭＵ１２０６は、要求のＡＸＩ変換も行う。ＮＭＵ１２０６は、要求をパケットのストリームにさらにパケット化する。

【0126】

ブロック１３０６において、ＮＭＵ１２０６は、要求のパケットをＮＰＳ１２０８に送信する。各ＮＰＳ１２０８は、宛先アドレス及びルーティング情報に基づいて、ターゲット出力ポートに対するテーブルルックアップを実行する。ブロック１３０８において、ＮＳＵ１２１０は、要求のパケットを処理する。一例では、ＮＳＵ１２１０は、要求をデパケット化し、ＡＸＩ変換を実行し、ＮｏＣクロックドメインからエンドポイント回路１２１４のクロックドメインへの非同期交差及びレートマッチングを実行する。ブロック１３１０において、ＮＳＵ１２１０は、ＡＸＩスレーブ回路１２１２を介してエンドポイント回路１２１４に要求を送信する。ＮＳＵ１２１０は、ＡＸＩスレーブ回路１２１２を介してエンドポイント回路１２１４から応答を受信することもできる。

【0127】

ブロック１３１２において、ＮＳＵ１２１０は応答を処理する。一例では、ＮＳＵ１２１０は、エンドポイント回路１２１４のクロックドメイン及びＮｏＣ１０８のクロックドメインから非同期交差及びレートマッチングを実行する。また、ＮＳＵ１２１０は、応答をパケットのストリームにパケット化する。ブロック１３１４において、ＮＳＵ１２１０は、ＮＰＳ１２０８を介してパケットを送信する。各ＮＰＳ１２０８は、宛先アドレス及びルーティング情報に基づいて、ターゲット出力ポートに対するテーブルルックアップを実行する。ブロック１３１６において、ＮＭＵ１２０６はパケットを処理する。一例では、ＮＭＵ１２０６は、応答をデパケット化し、ＡＸＩ変換を実行し、ＮｏＣクロックドメインからエンドポイント回路１２０２のクロックドメインへの非同期交差及びレートマッチングを実行する。ブロック１３１８において、ＮＭＵ１２０６は、ＡＸＩマスタ回路１２０４を介してエンドポイント回路１２０２に応答を送信する。

【0128】

図１４は、ＮＭＵ７０２の例示的な実施態様を示す。ＮＭＵ７０２は、ＡＸＩマスタインターフェース１４０２、パケット化回路１４０４、アドレスマップ１４０６、デパケット化回路１４０８、ＱｏＳ回路１４１０、ＶＣマッピング回路１４１２、及びクロック管理回路１４１４を含む。ＡＸＩマスタインターフェース１４０２は、エンドポイント回路用のＡＸＩインターフェースをＮＭＵ７０２に提供する。他の例では、異なるプロトコルを使用することができ、したがって、ＮＭＵ７０２は、選択されたプロトコルに準拠する異なるマスタインターフェースを有することができる。ＮＭＵ７０２は、インバウンドトラフィックをパケット化回路１４０４にルーティングし、パケット化回路はインバウンドデータからパケットを生成する。パケット化回路１４０４は、パケットをルーティングするために使用されるアドレスマップ１４０６から宛先ＩＤを決定する。宛先ＩＤは、ＮｏＣ１０８内で使用され、パケットが送信されている宛先インターフェースを指定するために使用される。ＱｏＳ回路１４１０は、ＮｏＣ１０８へのパケットの注入速度を制御するための入口速度制御を提供することができる。ＶＣマッピング回路１４１２は、各物理チャネル上のＱｏＳ仮想チャネルを管理する。ＮＭＵ７０２は、パケットがどの仮想チャネルにマッピングされるかを選択するように構成することができる。クロック管理回路１４１４は、ＡＸＩクロックドメインとＮｏＣクロックドメインとの間のインターフェースを提供するためにレートマッチング及び非同期データ交差を実行する。デパケット化回路１４０８は、ＮｏＣ１０８から戻りパケットを受信し、ＡＸＩマスタインターフェース１４０２による出力のためにパケットをデパケット化するように構成される。

【0129】

図１５は、ＮＳＵ７０４の例示的な実施態様を示す。ＮＳＵ７０４は、ＡＸＩスレーブインターフェース１５０２、クロック管理回路１５０４、パケット化回路１５０８、デパケット化回路１５０６、及びＱｏＳ回路１５１０を含む。ＡＸＩスレーブインターフェース１５０２は、エンドポイント回路用のＡＸＩインターフェースをＮＳＵ７０４に提供する。他の例では、異なるプロトコルを使用することができ、したがって、ＮＳＵ７０４は、選択されたプロトコルに準拠する異なるスレーブインターフェースを有することができる。ＮＳＵ７０４は、ＮｏＣ１０８からのインバウンドトラフィックを、デパケット化データを生成するデパケット化回路１５０６にルーティングする。クロック管理回路１５０４は、ＡＸＩクロックドメインとＮｏＣクロックドメインとの間のインターフェースを提供するためにレートマッチング及び非同期データ交差を実行する。パケット化回路１５０８は、スレーブインターフェース１５０２から戻りデータを受信し、ＮｏＣ１０８を介して送信するために戻りデータをパケット化するように構成される。ＱｏＳ回路１５１０は、ＮｏＣ１０８へのパケットの注入速度を制御するための入口速度制御を提供することができる。

【0130】

図１６は、ＮＰＩ７１０を介したＮｏＣ１０８のレジスタブロック７１２への例示的な接続を示す。レジスタブロック７１２に接続するために、ＮＰＩ７１０は、ルートノード１６０４と、１つ以上のＮＰＩスイッチ１６０８と、プロトコルブロック１６１０とを含む。ルートノード１６０４は、いくつかの例では、ＰＭＣ１６０２に存在する。いくつかの例では、ＰＭＣ１６０２はＰＳ１０６内に存在するが、他の例では、ルートノード１６０４及びＰＭＣ１６０２は独立した回路であってもよく、又は別のシステム若しくは回路上に存在してもよい。一般に、ルートノード１６０４は、トランザクション要求をＮＰＩ７１０によって実装されるフォーマットにパケット化することができ、メモリマップドトランザクション要求をＮＰＩスイッチ１６０８に送信することができ、ＮＰＩスイッチは、メモリマップドトランザクション要求の宛先識別に基づいて、メモリマップドトランザクション要求を他のＮＰＩスイッチ１６０８又はプロトコルブロック１６１０にさらに送信することができる。ＮＰＩスイッチ１６０８は、任意の適切なトポロジで相互接続することができる。いくつかの例では、ＮＰＩスイッチ１６０８は、ツリートポロジとしてルートノード１６０４に相互接続される。次いで、プロトコルブロック１６１０は、メモリマップドトランザクション要求をレジスタブロック７１２によって実装されるフォーマットに変換することができる。レジスタブロック７１２は、ＮＰＩ７１０が接続され得るスレーブエンドポイント回路の一例として図１６に示されている。ＮＰＩ７１０は、他のスレーブエンドポイント回路にさらに接続することができる。

【0131】

ＰＭＣ１６０２は構成インターコネクト１６１２にさらに接続され、構成インターコネクトはＰＬ領域１０４に接続される。ＰＭＣ１６０２は、構成インターコネクト１６１２を介してＰＬ領域１０４のファブリックをプログラムするように構成される。構成インターコネクト１６１２は、ＳｏＣ１００上の他のプログラマブルユニット（例えば、スレーブエンドポイント回路）をプログラムするためのＮＰＩ７１０の配信メカニズムとは独立した、ＳｏＣ１００上のプログラマブルユニットをプログラムするための配信メカニズムである。

【0132】

前述したように、レジスタブロック７１２は、ＮＰＳ７０６の対応するルーティングテーブルを作成するようにプログラムされたレジスタを含む。図１７は、一例による、ルーティングテーブル１７００を示す。ルーティングテーブル１７００は、宛先識別に従ってレジスタをパックする。ＮＰＳ７０６によって受信され、続いて送信される各パケットは、パケットを送信及びルーティングするためにルーティングテーブル１７００によって使用される宛先識別を含む。この例では、ＮＰＳ７０６は、４つのポート（ポート０～３）と、８つの仮想チャネル（ＶＣ０～７）とを有する。ルーティングテーブルの行は、パケットが受信されるポート－仮想チャネル組合せ（ポート－ＶＣ）に対応する。ルーティングテーブルの列は、受信パケットに含まれる宛先識別（ＩＤｙ）に対応する。ルーティングテーブルのエントリは、ポート－ＶＣ及びＩＤｙに基づいてパケットが送信される発信ポートを示す。いくつかの例では、所与のＩＤｙのエントリは、レジスタブロック７１２の１つ以上のレジスタにパックされる。１つ以上のレジスタの事前定義ビットはルーティングテーブルのエントリであり、事前定義ビットはポート－ＶＣに対応する。ＮＰＳ７０６は、パケットを受信し、パケットがどのポートで受信されるかを決定し、パケットの仮想チャネルを決定し、パケットに含まれる宛先識別を決定し、受信ポート、仮想チャネル、及びルーティングテーブルを形成するレジスタにプログラムされた宛先識別に基づいて、ＮＰＳ７０６の発信ポートを識別し、ＮＰＳ７０６の発信ポートでパケットを送信するように構成される。

【0133】

この例では、４つのポートと８つの仮想チャネルに基づく３２のポート－ＶＣの組合せがあり、発信ポートの各エントリは４つのポートに基づく少なくとも２ビットである。したがって、この例では、ＩＤｙごとに２３２ビットレジスタが実装される。他の例では、ルーティングテーブルのレジスタを異なるように実装することができる。

【0134】

いくつかの例では、宛先識別に基づいてレジスタをパッキングすることによって、経路が部分的再構成で変更される場合に、再構成されるべきではない他の経路を再構成又は中断する必要なく、ルーティングテーブルをより容易に再構成することができる。

【0135】

他の例では、ルーティングテーブルに他の機能が実装されてもよい。例えば、オーバーヘッド及び／又はパケットの処理を低減するために、複数の宛先識別をルーティングテーブル内でセグメント化することができ、例えば、複数の宛先識別を１つ以上のレジスタにパックすることができる。そのような例では、セグメント化は、経路を再構成する能力に影響を及ぼし得る。例えば、部分的再構成中に持続すべき経路の一部がルーティングテーブルのセグメント内のエントリに対応する場合、持続すべき経路の存在は、同じセグメント内の別の経路の再構成を妨げる可能性がある。

【0136】

図１８は、ＳｏＣ１００などのＳｏＣを動作させるための例示的な方法１８００を示す。ブロック１８０２において、ＮｏＣ１０８が構成される。より一般的には、ＮｏＣ１０８は、システムレベルの構成及び／又はその任意の再構成（例えば、部分的又は全体的）の一部として構成することができる。ＳｏＣ１００の他のサブシステムも動作１８０２中に構成することができる。例えば、ＰＬ領域１０４及び／又はＤＰＥアレイ１０２を構成することができる。ＮｏＣ１０８は、上述したように、ＮＭＵ７０２、ＮＳＵ７０４、及びＮＰＳ７０６のレジスタブロック７１２に書き込むために、ＮＰＩ７１０を介してメモリマップドトランザクションを介して構成することができる。ＰＬ領域１０４は、構成インターコネクト１６１２を介して構成することができる。ＤＰＥアレイ１０２は、ＮｏＣ１０８が構成された後に、ＤＰＥアレイ１０２のＮｏＣ１０８及びＳｏＣインターフェースブロック２０６を介して構成することができる。ＰＬ領域１０４及び／又はＤＰＥアレイ１０２の構成は、ＰＬ領域１０４及び／又はＤＰＥアレイ１０２上で、１つ以上のアプリケーション又はその任意のサブセットをインスタンス化することができる。ＮｏＣ１０８及び任意の他のコンポーネントを構成することは、ＰＭＣ１６０２の制御下にあり得る。ＰＭＣ１６０２は、例えば、メモリからＰＤＩを取得することができ、ＰＤＩは、ＮｏＣ１０８の構成データ、ＰＬ領域１０４の構成ビットストリーム、及び／又はＤＰＥアレイ１０２の構成データを含むことができる。その後、ＰＭＣ１６０２は、ＰＤＩに基づいてコンポーネントの構成を調整及び制御することができる。

【0137】

ブロック１８０４において、ＮｏＣ１０８を介して通信が行われる。より一般的には、ＳｏＣ１００は、ＮｏＣ１０８の構成を含むＳｏＣ１００の構成に基づいて動作する。構成されると、ＰＭＣ１６０２は、コンポーネントの動作を可能にし、動作を開始することができる。ＳｏＣ１００上の様々なサブシステムは、例えば、ＮｏＣ１０８を介してアプリケーションデータを互いに通信する。例えば、ＰＬ領域１０４及び／又はＤＰＥアレイ１０２上でインスタンス化されたアプリケーション又はそのサブセットは、ＮｏＣ１０８を介して互いに又は他のサブシステム（例えば、ＰＳ１０６及び／又はメモリコントローラ）と通信することができる。

【0138】

ブロック１８０６において、部分的再構成イベントトリガが発生する。部分的再構成イベントトリガは、使用固有であってもよい。例えば、ＰＬ領域１０４及び／又はＤＰＥアレイ１０２上でインスタンス化されたアプリケーション又はそのサブセットは、そのタスクを終了し、部分的再構成をトリガするための割り込みを生成することができる。割り込みは、ＮｏＣ１０８、専用インターコネクト、又は別のインターコネクトを介してＰＭＣ１６０２に通信することができ、割り込みを受信したことに応答して、ＰＭＣ１６０２は部分的再構成のための制御を行う。

【0139】

ブロック１８０８において、ＮｏＣ１０８が部分的に再構成される。より一般的には、ＮｏＣ１０８は、より大きな部分的再構成の一部として構成することができる。ＳｏＣ１００の他のサブシステムも、ブロック１８０８の間に部分的に再構成することができる。部分的再構成中に再構成されるＮｏＣ１０８及び任意の他のサブシステムの回路コンポーネントのインスタンスは、本明細書では再構成区画（ＲＰ）と呼ばれる。ＲＰの回路コンポーネント又は領域は、部分的再構成中に、未使用状態から使用済み状態に、使用済み状態から未使用状態に、及び／又は使用済み状態から異なる使用状態に遷移するように再構成することができる。ＰＬ領域１０４及びＤＰＥアレイ１０２などの他のサブシステムを参照すると、様々なアプリケーションを無効化及び／又は上書きすることができ、異なるアプリケーション又はその任意のサブセットを部分的再構成によってそれらのサブシステム上でインスタンス化することができる。ＮｏＣ１０８及び任意の他のサブシステムを部分的に再構成することは、ＰＭＣ１６０２の制御下にあり得る。ＰＭＣ１６０２は、メモリからＰＤＩを取得することができ、ＰＤＩは、再構成区画の構成データ及び／又は構成ビットストリームを含むことができる。その後、ＰＭＣ１６０２は、ＰＤＩに基づいて回路コンポーネントの部分構成を調整及び制御することができる。

【0140】

部分的再構成は、ＲＰ内のコンポーネントを再構成することができるが、ＲＰの外側の他のコンポーネントは再構成されない。さらに、ＮｏＣに関して、通信（例えば、ブロック１８０４で発生する）は、再構成されるべきではないＮｏＣの経路（例えば、ＲＰの外側の経路）を介して継続することができる。したがって、ＮｏＣのリソースのサブセットを変更することができる一方で、ＮｏＣのリソースの別のサブセットは、アクティブかつ妨害されないままであり得る。ＮｏＣ１０８の部分的再構成のさらなる詳細は、以下の図１９に関して説明される。

【0141】

ブロック１８１０において、ＮｏＣ１０８を介して通信が行われる。より一般的には、ＳｏＣ１００は、部分的に再構成されたＳｏＣ１００の構成に基づいて動作する。部分的再構成が完了すると、ＰＭＣ１６０２は、コンポーネントの動作を可能にし、動作を開始することができる。ＳｏＣ１００上の様々なサブシステムは、前述したように、例えば、ＮｏＣ１０８を介してアプリケーションデータを互いに通信する。

【0142】

図１９は、ＮｏＣ１０８を部分的に再構成するための図１８のブロック１８０８の例示的な実施態様である。前述のように、ブロック１８０８において、ＮｏＣ１０８の部分的再構成は、ＰＭＣ１６０２の制御下にある。ブロック１９０２において、ＰＭＣ１６０２は、再構成されるべきＲＰ内のＮＭＵ７０２を制御する。ＰＭＣ１６０２は、ＰＤＩから、再構成されるべきＲＰ内のＮＭＵ７０２のアドレス又は識別情報を取得する。次いで、ＰＭＣ１６０２は、ＮＭＵ７０２を制御するために、ＮＰＩ７１０を介してＲＰ内のＮＭＵ７０２のレジスタブロック７１２にトランザクション要求を送信する。トランザクションは、ＮＭＵ７０２にＮｏＣ１０８へのさらなるパケットの送信を停止させ、かつ保留中のパケットをクリアさせる値を、ＮＭＵ７０２のレジスタブロック７１２に書き込むように要求する。次に、ＰＭＣ１６０２は、パケットがクリアされることを可能にするために、所定の時間量を待つことができる。所定の時間量の後、ＰＭＣ１６０２は、ＮＰＩ７１０を介したトランザクション要求を介して、各ＮＭＵ７０２のステータスレジスタを読み取り、任意のＮＭＵ７０２がまだ保留中のパケットを有するかどうかを判定することができる。ＮＭＵ７０２がまだ保留中のパケットを有する場合、エラーが生成され得る。保留中のパケットを有するＮＭＵ７０２がない場合、ＰＭＣ１６０２は、ＮＰＩ７１０を介したトランザクション要求を介して、ＮＭＵ７０２の動作を無効化又は停止する。

【0143】

ブロック１９０４において、ＰＭＣ１６０２は、再構成されるべきＲＰ内のＮＳＵ７０４を制御する。ＰＭＣ１６０２は、ＰＤＩから、再構成されるべきＲＰ内のＮＳＵ７０４のアドレス又は識別情報を取得する。次いで、ＰＭＣ１６０２は、ＮＳＵ７０４を制御するために、ＮＰＩ７１０を介してＲＰ内のＮＳＵ７０４のレジスタブロック７１２にトランザクション要求を送信する。トランザクションは、ＮＳＵ７０４にＮｏＣ１０８からその後受信したパケットを拒否させ、かつ保留中のパケットをクリアさせる値を、ＮＳＵ７０４のレジスタブロック７１２に書き込むように要求する。次に、ＰＭＣ１６０２は、パケットがクリアされることを可能にするために、所定の時間量を待つことができる。所定の時間量の後、ＰＭＣ１６０２は、ＮＰＩ７１０を介したトランザクション要求を介して、各ＮＳＵ７０４のステータスレジスタを読み出して、いずれかのＮＳＵ７０４がまだ保留中のパケットを有しているか否かを判定することができる。ＮＳＵ７０４がまだ保留中のパケットを有している場合、エラーが生成され得る。ＮＳＵ７０４が保留中のパケットを有していない場合、ＰＭＣ１６０２は、ＮＰＩ７１０を介したトランザクション要求を介して、ＮＳＵ７０４の動作を無効化又は停止する。

【0144】

ブロック１９０２及びブロック１９０４に関連して説明したようにＮＭＵ７０２及びＮＳＵ７０４が制御されると、ＲＰ内のＮｏＣ１０８内の経路上のトラフィックは静止される。トラフィックが静止すると、ＲＰを再構成することができる。ブロック１９０６において、ＰＭＣ１６０２は、ＲＰ内のＮＰＳ７０６、ＮＭＵ７０２、及びＮＳＵ７０４を再構成する。ＰＭＣ１６０２は、ＰＤＩに含まれる構成データに従って、ＮＰＳ７０６、ＮＭＵ７０２及びＮＳＵ７０４を再構成する。ＰＭＣ１６０２は、前述したように、ＮＰＩ７１０を介してメモリマップドトランザクションを介して、ＮＰＳ７０６、ＮＭＵ７０２、及びＮＳＵ７０４を再構成する。トラフィックは、再構成中にＲＰ内にあるＮｏＣ１０８に出入りしない、又は独立している経路上で継続することができる。ＲＰの一部ではないＮＰＳ７０６、ＮＭＵ７０２、及びＮＳＵ７０４は再構成されず、再構成の影響を受けないため、これらのＮＰＳ７０６、ＮＭＵ７０２、及びＮＳＵ７０４の間の経路は、ＲＰ内のＮＰＳ７０６、ＮＭＵ７０２、及びＮＳＵ７０４の再構成中に動作を継続することができる。

【0145】

ブロック１９０８において、ＰＭＣ１６０２は、使用済み状態に再構成されたＮＳＵ７０４を有効化する。再構成後、再構成前に無効化又は停止されていたＮＳＵ７０４は有効化され、通常動作に入る。ブロック１９１０において、ＰＭＣ１６０２は、使用状態に再構成されたＮＭＵ７０２を有効化する。再構成後、再構成前に無効化又は停止されていたＮＭＵ７０２は有効化され、通常動作に入る。したがって、再構成されたＲＰ内のＮＰＳ７０６、ＮＭＵ７０２、及びＮＳＵ７０４を介した通信は、図１８のブロック１８１０で発生することが許可される。

【0146】

図２０は、ＳｏＣ１００の別の例示的な実施態様を示す。図２０は、ＳｏＣ１００の様々なコンポーネント及び／又はサブシステムの論理図を示す。図２０の例では、ＳｏＣ１００は、ＤＰＥアレイ１０２、ＰＬ１０４、ＰＳ１０６、及びＮｏＣ１０８を含む。ＳｏＣ１００は、ＰＭＣ１６０２と、１つ以上のハードワイヤード回路ブロック２０１２、２０１８、２０２４、２０３４、及び２０３６と、ファブリックインターコネクト２０３８と、構成インターコネクト１６１２とをさらに含む。

【0147】

ファブリックインターコネクト２０３８は、ＰＬ領域１０４で使用される相互接続回路を表す。図示のように、ＤＰＥアレイ１０２、ＰＬ領域１０４、ＰＳ１０６、ＰＭＣ１６０２、ハードワイヤード回路ブロック２０３４及び２０３６、並びにハードワイヤード回路ブロック２０１２、２０１８、及び２０２４内の選択されたコンポーネントなどの様々な異なるサブシステムが、ファブリックインターコネクト２０３８に接続されている。構成インターコネクト１６１２は、ＤＰＥアレイ１０２、ＰＬ領域１０４、ＰＳ１０６、ＰＭＣ１６０２、並びにハードワイヤード回路ブロック２０３４及び２０３６をプログラムする（例えば、構成する）ために使用される。例えば、構成インターコネクト１６１２は、ＰＭＣ１６０２のＰＭＣ処理ユニット２００４によるＰＬ領域１０４のフレームベースのプログラミングを可能にすることができる。

【0148】

ＰＭＣ１６０２は、ＳｏＣ１００のルートオブトラストとして動作する。図２０の例では、ＰＭＣ処理ユニット２００４は、プログラムコードを実行することができる１つ以上のプロセッサを含んでもよい。ＰＭＣ１６０２は、制御回路２００６、メモリ２００８、及び１つ以上のインターフェース２０１０をさらに含む。ＰＭＣ処理ユニット２００４は、ＲＡＭ及び／又はＲＯＭを含み得るメモリ２００８からの制御ソフトウェアを実行することができる。ＰＭＣ処理ユニット２００４は、ＳｏＣ１００内で様々なセキュリティ及び安全機能を実行することができる。例えば、ＰＭＣ処理ユニット２００４は、ＳｏＣ１００をブートし、ＳｏＣ１００の部分的再構成を実行し、ＤＰＥアレイ１０２を構成し、ＰＬ領域１０４を構成し、ＰＳ１０６を構成し、構成インターコネクト１６１２、ファブリックインターコネクト２０３８、及び／又はＮｏＣ１０８（例えば、図１０に関連して説明したように最初に構成されると）によってＮｏＣ１０８を構成することができる。

【0149】

ＰＭＣ処理ユニット２００４は、制御回路２００６と通信することができる。制御回路２００６は、ＳｏＣ１００全体のためのセキュリティ回路、安全回路、システムモニタ回路、ｅヒューズ回路、及び電力管理回路を含み得る。これに関して、ＰＭＣ処理ユニット２００４は、ＳｏＣ１００の様々な機能及び構成をチップ全体で設定するための回路内の制御レジスタに書き込むことができる。インターフェース２０１０は、様々なフラッシュメモリインターフェース（例えば、ＳｏＣ１００用のＰＤＩなどの構成データを外部ソースから読み取るために）、１つ以上の異なる種類のメモリカードを受信するためのメモリカードインターフェース、ＳｅｌｅｃｔＭＡＰ構成インターフェース、ＪＴＡＧインターフェース、並びに１つ以上の他のオフチップ接続及び／又はインターフェースのいずれかを含むことができる。

【0150】

ハードワイヤード回路ブロック２０１２は、ＮｏＣ１０８及び構成可能Ｉ／Ｏ２０１６に接続された１つ以上の構成可能メモリ（例えば、ＤＤＲ）コントローラ２０１４を含む。ハードワイヤード回路ブロック２０１８は、ＮｏＣ１０８及び構成可能Ｉ／Ｏ２０２２に接続された１つ以上の構成可能高帯域幅メモリ（ＨＢＭ）コントローラ２０２０を含む。ハードワイヤード回路ブロック２０２４は、各々が構成可能なギガビットトランシーバ（ＧＴ）２０３２に結合された、アクセラレータのためのキャッシュコヒーレントインターコネクト（ＣＣＩＸ）ブロック２０２６、１つ以上の構成可能な周辺機器コンポーネント相互接続エクスプレス（ＰＣＩｅ）ブロック２０２８、１つ以上の構成可能な媒体アクセス制御（ＭＡＣ）ブロック２０３０を含む。ハードワイヤード回路ブロック２０３４及び２０３６は、構成可能ビデオコーデックブロック、構成可能前方誤り訂正ブロック、構成可能暗号ブロック、及び構成可能アナログ混合信号ブロック（例えば、１つ以上の構成可能なデジタル－アナログ変換器（ＤＡＣ）及び／又はアナログ－デジタル変換器（ＡＤＣ）を含む）のうちの１つ以上を実装することができる。ＳｏＣ１００は、図２０に示すよりも少ない又は多いハードワイヤード回路ブロックを含み得ることを理解されたい。

【0151】

ＰＳ１０６は、ＮｏＣ１０８、ファブリックインターコネクト２０３８、及び構成インターコネクト１６１２に接続される。図示されるように、ＰＳ１０６は、１つ以上のリアルタイム処理ユニット（ＲＰＵ）２０４２、１つ以上のアプリケーション処理ユニット（ＡＰＵ）２０４４、及び１つ以上のグラフィックス処理ユニット（ＧＰＵ）２０４６を含み得る。ＰＳ１０６は、レベル２キャッシュ及びシステムメモリ管理ユニット（ＳＭＭＵ）を含み得るＰＳメモリ２０４８をさらに含み得る。ＰＳ１０６はさらに、コヒーレントインターコネクト２０５０、スヌープ制御ユニット（ＳＣＵ－図示せず）、及び１つ以上の周辺機器２０５２を含むことができる。コヒーレントインターコネクト２０５０及びＳＣＵは、他のマスタがレベル２キャッシュメモリに読み書きすることを可能にする。例えば、ＰＬ１０４内のＲＰＵ２０４２及びマスタ回路ブロックは、レベル２キャッシュメモリをスヌープすることができる。周辺機器２０５２は、ユニバーサルシリアルバス（ＵＳＢ）、イーサネット（登録商標）、ユニバーサル非同期送受信機（ＵＡＲＴ）、コントローラエリアネットワークフレキシブルデータレート（ＣＡＮ ＦＤ）、シリアル周辺機器インターフェース、ＤｉｓｐｌａｙＰｏｒｔ、高解像度マルチメディアインターフェース（ＨＤＭＩ（登録商標））、Ｉ２Ｃインターフェース、及びシリアルＡＴＡインターフェースを含むがこれらに限定されない、１つ以上の異なるＩ／Ｏインターフェースを含むことができる。

【0152】

ＰＬ領域１０４は、前述したように、ファブリックインターコネクト２０３８によって相互接続されたＬＵＴ２０５４、ＢＲＡＭ２０５６、ＵＲＡＭ２０５８、及びＤＳＰ２０６０を含むことができる。図示のように、ＰＬ領域１０４は、ＮｏＣ１０８、ファブリックインターコネクト２０３８、及び構成インターコネクト１６１２に接続される。ＤＰＥアレイ１０２は、相互接続された複数のハードワイヤード及びプログラム可能なＤＰＥ２０４を含むことができる。ＤＰＥ２０４は、ＳｏＣインターフェースブロック２０６を介してＮｏＣ１０８、ファブリックインターコネクト２０３８、及び構成インターコネクト１６１２に接続する。

【0153】

図２０の例では、ＮｏＣ１０８はまた、別のダイ及び／又はＩＣに配置された別のＮｏＣに接続又は結合されてもよい。例えば、ＳｏＣ１００がインターポーザ又は他のキャリアを介して相互接続された複数のダイから形成される場合、ＮｏＣ１０８は、インターポーザ又はキャリアを介して他のダイのＮｏＣと結合することができる。

【0154】

図２０の例では、ＣＣＩＸ２０２６、又は他のマルチチップキャッシュコヒーレント等価物はまた、別のダイ及び／又はＩＣに配置された別のＣＣＩＸに接続又は結合されてもよい。例えば、ＳｏＣ１００がマルチチップキャッシュコヒーレンシプロトコルを介して相互接続された複数のＳｏＣで構成される場合、ＣＣＩＸ２０２６は、他のＳｏＣのＧＴ２０３２を介して結合され得る。

【0155】

図２０は、ＳｏＣ１００によって実装されるプログラマブルデバイスプラットフォームの異なる構造的及び機能的態様を示す。これに関して、ＳｏＣ１００は、異なる機能があるサブシステムから別のサブシステムに再マッピングされ得る柔軟なプラットフォームを提供する。例えば、特定の機能は、ＤＰＥアレイ１０２からＰＬ領域１０４に、ＰＬ領域１０４からＤＰＥアレイ１０２に、ＤＰＥアレイ１０２からハードワイヤード回路ブロックに、ハードワイヤード回路ブロックからＤＰＥアレイ１０２に、ＰＬ領域１０４からハードワイヤード回路ブロックに、及び／又はハードワイヤード回路ブロックからＰＬ領域１０４に再マッピングされてもよい。この再マッピングは、ＳｏＣ１００の他の部分におけるユーザのアプリケーションを中断することなく実行され得る。

【0156】

ＳｏＣ１００は、その中に含まれる異なるサブシステム、例えば、ＰＬ１０４、ＰＳ１０６、ＤＰＥアレイ１０２、ＮｏＣ１０８、及び／又はハードワイヤード回路ブロックに従って主に説明されているが、プラットフォームはまた、説明された異なるサブシステムにわたって延在する「計算エンジン」、「ハードウェア加速エンジン」、「メモリリソース」、「外部インターフェース」、及び「パーベイシブインターコネクト」の形態のリソースを提供する。

【0157】

本明細書で定義される「計算エンジン」という用語は、プログラムコードを実行することができるプロセッサを指す。計算エンジンは、「グループＡ」型回路ブロックとも呼ばれる。ＰＳ１０６（例えば、ＲＰＵ２０４２、ＡＰＵ２０４４、及び／又はＧＰＵ２０４６）に実装された様々なプロセッサのいずれかなど、様々なタイプの計算エンジンがＳｏＣ１００に関連して説明されている。ＳｏＣ１００に実装することができる計算ユニットの他の例は、ＰＬ領域１０４内に実装されたソフトプロセッサを含む。ソフトプロセッサの例示的かつ非限定的な例は、カリフォルニア州サンノゼのＸｉｌｉｎｘ，Ｉｎｃ．から入手可能なＭｉｃｒｏＢｌａｚｅ（登録商標）Ｓｏｆｔ ｐｒｏｃｅｓｓｏｒ ｃｏｒｅである。カスタムソフトプロセッサもＰＬ領域１０４に実装できることを理解されたい。

【0158】

本明細書で定義される「ハードウェア加速エンジン」という用語は、ハードワイヤード回路ブロック１１０又はＰＬ領域１０４内の回路ブロックとして実装され得る専用又は特定用途向けの回路を指す。ハードウェア加速エンジンは、「グループＢ」型回路ブロックとも呼ばれる。ハードウェア加速エンジンの例には、ＤＰＥ、ＡＤＣ、ＤＡＣ、ＤＳＰ、ビデオコーデック、暗号化エンジン、及びＰＬ領域１０４に実装されたカスタム回路ブロックが含まれるが、これらに限定されない。

【0159】

ＳｏＣ１００に関して、「メモリリソース」という用語は、ＰＳ１０６及び／又はＰＬ領域１０４で利用可能な任意のメモリ構造を含む。メモリリソースは、「グループＣ」型回路ブロックとも呼ばれる。例えば、メモリリソースは、ＰＳ１０６（例えば、ＰＳメモリ２０４８として示される）で利用可能なオンチップメモリ（ＯＣＭ）及びキャッシュメモリ、並びに／又はＰＬ領域１０４で利用可能なＬＵＴ（例えば、ＬＵＴＲＡＭ）、ＵＲＡＭ、及び／又はＢＲＡＭを含んでもよい。メモリリソースはまた、ＤＤＲ、ＨＢＭ、又はＰＬ領域１０４に実装されたハードワイヤードメモリコントローラ及び／又はカスタムメモリコントローラを使用してアクセス可能であり得る他のメモリなどのオフチップ又は外部メモリを含むことができる。

【0160】

ＳｏＣ１００に関して、「外部インターフェース」という用語は、業界標準プロトコル並びにオフチップに位置する回路及び／又はシステムとの通信のためのコントローラを指す。外部インターフェースは、「グループＤ」型回路ブロックとも呼ばれる。ＳｏＣ１００の外部インターフェースの例には、ＣＣＩＸ２０２６、ＰＣＩｅ２０２８、ＭＡＣ２０３０、イーサネット（ＰＳ１０６内）、並びに標準及び／又は非標準プロトコルのためにＰＬ領域１０４内に実装されたカスタムコントローラが含まれるが、これらに限定されない。

【0161】

ＳｏＣ１００に関連して、「パーベイシブインターコネクト」という用語は、データ及び割り込み又は他の制御信号などの情報を伝達するために使用され、異なる機能をあるサブシステムから別のサブシステムに再マッピングすることができるように柔軟なプラットフォームも可能にする共通のインフラストラクチャを指す。パーベイシブインターコネクトは、「グループＥ」型回路又は回路ブロックとも呼ばれる。パーベイシブインターコネクトに含まれる共通インフラストラクチャの例は、ＮｏＣ１０８、ＰＳ１０６のコヒーレントインターコネクト２０５０、及びＰＬ領域１０４に実装されたカスタム信号経路を含む。ＳｏＣ１００のパーベイシブインターコネクトは、本明細書に記載の様々なサブシステム間の構成、接続性、構成可能性、ファイアウォール、及び通信に使用される。

【0162】

例示の目的のために、コヒーレントインターコネクト２０５０は、ＮｏＣ１０８及び／又はファブリックインターコネクト２０３８を介して、ハードワイヤード回路ブロック１１０（例えば、２０１２、２０１８、２０２４、２０３４、及び／又は２０３６）、ＰＬ領域１０４に実装された回路ブロック、及び／又はＤＰＥアレイ１０２のＤＰＥ２０４との接続を確立することができる。例えば、ＰＳ１０６の計算ユニット及びＰＬ領域１０４に実装された計算ユニットは、コヒーレントインターコネクト２０５０にアクセスすることができる。同様に、ハードウェアアクセラレータエンジンは、ハードワイヤードであるか、ＰＬ領域１０４に実装されているかにかかわらず、コヒーレントインターコネクト２０５０にアクセスすることができる。外部、ＰＬ領域１０４、又はＰＳ１０６内にかかわらず、メモリリソースは、コヒーレントインターコネクト２０５０に接続される。

【0163】

ＮｏＣ１０８は、計算エンジン、ハードウェア加速エンジン、メモリリソース、外部インターフェース、及びそのようなコンポーネントのいずれか及びすべての間の広範なデータ及びメッセージング経路のためのコヒーレントインターコネクト２０５０の間のデータ経路及びメッセージングを実装することができる。

【0164】

ＰＬ領域１０４は、ＰＬ領域１０４に実装され得るユーザ定義、カスタム、ハードウェアアクセラレータエンジン、周辺機器、及び／又は他の計算ブロックのためのカスタマイズされたデータ経路を実装することができる。

【0165】

図２０は、グループＡ、Ｂ、Ｃ、Ｄ、及びＥにおけるコンポーネントの静的及び動的な構成、制御、及びステータスのためのパーベイシブ構成及び割り込み経路の使用を示す。パーベイシブ構成は、ＰＭＣ１６０２を使用して、ＳｏＣ１００の異種コンポーネント（例えば、様々なサブシステムにおける）のセットにわたって、そのようなコンポーネントが同じ機能を実行するか異なる機能を実行するかにかかわらず、構成、制御、及びステータスレジスタ（ＣＣＳＲ）の共通セットにアクセスすることによって達成され得る。例えば、図２３は、同じ機能を実行するか異なる機能を実行するかにかかわらず、ＳｏＣ１００の異なるサブシステムに実装されているコンポーネントが、共通して構成可能な割り込みステータスレジスタ、エラー制御及びステータスレジスタ、並びに／又はパフォーマンス制御及びステータスレジスタを有し得ることを示している。

【0166】

ＳｏＣ１００について例示されたパーベイシブ構成は、より高いレベルの複合機能又はマクロ機能を可能にするために使用され得る。有効化され得るマクロ機能の例は、ＳｏＣ１００上のコンポーネント間のＤＭＡデータ移動である。別の種類のマクロ関数はタスクのパイプラインである。タスクのパイプラインは、加速のパイプラインステージ（例えば、ＰＬ内のハードワイヤード回路ブロック又はユーザ定義のアクセラレータ）と、それに続く計算のパイプラインステージ（例えば、ＰＳ又はＤＰＥアレイのＤＰＥ内の計算デバイスによって実行される処理）であり得る。

【0167】

一例では、ＤＭＡタイプのマクロ関数とパイプラインタスク実行タイプのマクロ関数の両方のためのパーベイシブ構成は、共通の記述子定義を使用してＳｏＣ１００に実装されてもよい。共通の記述子定義は、ＳｏＣ１００の異種コンポーネントのセット（例えば、ＰＬ内の回路、１つ以上のＤＰＥ、ＰＳプロセッサ、又はハードワイヤード回路ブロックのいずれか）にわたって普遍的に解釈される。

【0168】

例示的な例として、ＳｏＣ１００内のあるコンポーネントは、パイプラインステージ関数を実行するためのインバウンド記述子を解釈する。その関数の結果に基づいて、コンポーネントは、次のパイプラインステージ関数を実行するように解釈するために、次の異種コンポーネントのためのアウトバウンド記述子を生成する。この共通記述子手法はまた、タスクを実行する際に使用され得る異種コンポーネントのタイプの相互混合を可能にする。上述したように、記述子を解釈し、ＳｏＣ１００上の他のコンポーネントと通信するＰＬ要素は、同じプラットフォームアーキテクチャを使用する異なるＳｏＣ１００に実装されるか、又は同じＳｏＣ１００内の異なるアプリケーションによって実装される場合、同じ記述子を解釈し、同じ隣接するコンポーネントと通信するハードウェア加速エンジンと置き換えることができる。

【0169】

図２１は、ＰＭＣ１６０２の例示的な実施態様を示す。ＰＭＣ１６０２は、ＳｏＣ１００上のハードワイヤード回路ブロックである。図２１の例では、ＰＭＣ１６０２は、ＰＭＣ処理ユニット２００４（ＰＳ１０６とは別個かつ異なる）を含む。ＰＭＣ処理ユニット２００４は、物理複製困難関数（ＰＵＦ）２１０４と、１つ以上のＲＯＭ２１０６と、１つ以上のＲＡＭ２１０８と、１つ以上のタイマ２１１０と、１つ以上のプロセッサ２１１２と、ローカルレジスタ２１１４とを含み得る。例示的な実施態様では、ＰＭＣ１６０２は、ＰＬ１０４、ＤＰＥアレイ１０２、及び／又はＰＳ１０６から独立した別個の電力ドメイン上にある（例えば、別個の独立した電源を有する）。

【0170】

一態様では、ＰＭＣ処理ユニット２００４は、適切な投票回路を使用してロックステップで動作する複数のプロセッサ２１１２を含む。別の態様では、ＰＭＣ処理ユニット２００４は複数のプロセッサ２１１２を含み、ロックステップで動作し得る１つ以上のプロセッサ２１１２は、ＲＡＭ２２０８へのアクセス専用であり（例えば、ＲＯＭ２２０８に格納されたコードを実行する）、同様にロックステップで動作し得る１つ以上の他のプロセッサ２１１２は、ＲＯＭ２２０６へのアクセス専用である（例えば、ＲＯＭ２２０６に記憶されたコードを実行する）。

【0171】

例えば、１つ以上のプロセッサ２１１２は、ＲＯＭ２１０６に記憶されたコードの実行専用である。ＲＯＭ専用プロセッサ２１１２は、ＳｏＣ１００のブート中にリセット外でアクティブな第１のプロセッサである。ＲＯＭ専用プロセッサ２１１２は、ＲＯＭ２１０６に記憶されたコードを実行する際に、デバイス初期化、ブートインターフェース検証、リセットからのＰＭＣ１６０２のさらなるプロセッサ２１１２の解放などの動作を実行することができ、ＰＭＣプラットフォームローダ及びマネージャをＲＡＭ２１０８にロードする。ＲＯＭ専用プロセッサ２１１２は、セキュアブート、ブート後のセキュリティ監視、及びＰＵＦ管理も行うことができる。ＲＡＭ専用プロセッサ２１１２は、リセットが解除されると、ＲＡＭ２１０８に記憶されたコードを実行することができる。

【0172】

いずれの場合も、ＲＯＭ２１０６及びＲＡＭ２１０８は、プロセッサ２１１２によってのみアクセス可能である。別の態様では、各プロセッサ２１１２はＲＯＭ２１０６及びＲＡＭ２１０８を有し、各プロセッサ２１１２は独立した専用のＲＯＭ２１０６及び独立した専用のＲＡＭ２１０８を有する。ＲＡＭ２１０８は、誤り訂正符号化（ＥＣＣ）回路によって保護されてもよい。プロセッサ２１１２は、ＲＯＭ２１０６に記憶されたコードを実行し、ＲＯＭ２１０６に記憶されたコードを実行することによって主ブートデバイスからＲＡＭ２１０８にロードされたファームウェアを実行することによって、ＳｏＣ１００を電源投入及び構成するために使用され得る。ローカルレジスタ２１１４は、ＰＭＣ処理ユニット２００４のための構成レジスタであり、ＰＭＣ処理ユニット２００４によってのみアクセスされ得る。

【0173】

ブート後、プロセッサ２１１２は、ＰＭＣ１６０２に含まれる様々なコンポーネントを使用して様々な異なる機能を実行することができる。例えば、プロセッサ２１１２は、ＳｏＣ１００の電力管理、電圧及び温度監視、安全性及びセキュリティイベント応答などを実行することができる。図示されているように、プロセッサ２１１２は、これらの目的のために割り込み信号及びウェイク信号を受信することができる。

【0174】

ＰＭＣ処理ユニット２００４はインターコネクト２１１６に接続されている。ＰＭＣ処理ユニット２００４は、インターコネクト２１１６を介してＰＭＣ１６０２及びＳｏＣ１００内の他のコンポーネントと通信することができる。インターコネクト２１１６は、複数のメモリマップドスイッチ及びインターフェースと、複数のストリームスイッチ及びインターフェースとを含むことができる。インターコネクト２１１６は、ＰＭＣ共有ＲＡＭ２１１８、グローバルレジスタ２１２０、Ｉ／Ｏ２１２２、ＤＭＡ２１２４及び２１２６、セキュアストリームスイッチ２１２８、スレーブブートインターフェース２１３０、セキュリティアクセラレータ２１３２、アナログシステム２１３４、リアルタイムクロック（ＲＴＣ）２１３６、電力管理及びリセット２１３８、エラー管理２１４０、デバッグパケットコントローラ２１４２、及び構成フレームユニット（ＣＦＵ）２１４４に接続されている。

【0175】

ＰＭＣ共有ＲＡＭ２１１８は、処理中にＳｏＣ１００のための構成データを記憶するために、及びＰＭＣ１６０２のための汎用データ処理ＲＡＭとして使用され得る。グローバルレジスタ２１２０は、ＰＭＣ１６０２内の任意の（例えば、すべての）マスタによってアクセス可能な構成レジスタである。グローバルレジスタ２１２０は、汎用の電力制御レジスタ、エラー管理レジスタ、及びサービス割り込み要求インターフェースを含むことができる。Ｉ／Ｏ２１２２は、多重化入出力（ＭＩＯ）２１６８に結合された１つ以上のＩ／Ｏを含むことができる。図示されるように、ＭＩＯ２１６８は、ＰＳ１０６及びＰＬ１０４にさらに接続する。Ｉ／Ｏ２１２２に含めることができるＩ／Ｏ回路ブロックの例には、Ｉ２Ｃ、並びにＳＰＩ及び／又はＳＤ／ｅＭＭＣなどの１つ以上のフラッシュインターフェースが含まれるが、これらに限定されない。

【0176】

ＤＭＡ２１２４及び２１２６は、ＳｏＣ１００の構成及び構成データの処理のためにＰＭＣ１６０２内でデータを転送するために使用される。セキュアストリームスイッチ２１２８は、処理のためにセキュリティアクセラレータ２１３２に提供されるデータストリームが安全であることを保証する。スレーブブートインターフェース（ＳＢＩ）２１３０は、マルチダイＳｏＣ構成におけるスレーブブート及び／又は構成を容易にする。図示されていないが、ＳＢＩ２１３０は、ＳｅｌｅｃｔＭａｐ２１７０及びＮｏＣ１０８に接続されてもよい。

【0177】

セキュリティアクセラレータ２１３２は、ＡＥＳ－ＧＣＭ回路ブロック２１４６、楕円曲線デジタル署名アルゴリズム／Ｒｉｖｅｓｔ－Ｓｈａｍｉｒ－Ａｄｌｅｍａｎ（ＥＣＤＳＡ／ＲＳＡ）回路ブロック２１４８、セキュアハッシュアルゴリズム３／３９４（ＳＨＡ－３／３９４）回路ブロック２１５０、真乱数発生器（ＴＲＮＧ）回路２１５２、及びバッテリバックアップＲＡＭ（ＢＢＲＡＭ）２１５４回路ブロックを含むことができる。ＡＥＳ－ＧＣＭ回路ブロック２１４６は、暗号化及び／又は復号化を実行することができる対称キー暗号化エンジンである。ＥＣＤＳＡ／ＲＳＡ回路ブロック２１４８は、認証を実行することができる公開鍵暗号化エンジンである。ＳＨＡ－３／３９４回路ブロック２１５０は、安全なハッシュ演算を実行することができる。ＴＲＮＧ回路２１５２は、乱数を生成することができる。

【0178】

アナログシステム２１３４は、ＳｏＣ１００の周りの様々な場所及び／又は様々なサブシステムに配置され得る１つ以上の遠隔システムモニタ回路からの電圧及び温度を監視することができるシステムモニタ２１５６と、ＰＭＣ１６０２のためのクロック信号を生成することができるシステム発振器２１５８と、ＳｏＣ１００上のｅヒューズ回路を維持及び／又は管理することができるｅヒューズコントローラ２１６０と、ハードワイヤード及びプログラマブル回路ブロックとしてＳｏＣ１００上に実装され得るＤＡＣ及び／又はＡＤＣなどのＳｏＣ１００内のアナログデバイスのための１つ以上の基準電圧を生成することができるバンドギャップ回路２１６２と、ＰＭＣ１６０２、ＮｏＣ１０８、ＮＰＩ７１０、及びＰＳ１０６のためのクロック信号を生成することが可能な１つ以上の位相ロックループ（ＰＬＬ）２１６４と、パワーオンリセット（ＰＯＲ）回路２１６６とを含むことができる。

【0179】

ｅヒューズコントローラ２１６０は、ｅヒューズ回路を読み取ることができる。ｅヒューズ回路（例えば、ｅヒューズメモリ素子）は、デバイスＤＮＡ及びセキュリティキーなどの設計情報を記憶するために使用されてもよい。ｅヒューズ回路は、ＪＴＡＧ２１６８を無効化するなどの機能をさらに制御することができる。

【0180】

ＲＴＣ２１３６は、高精度な水晶発振器で動作可能なクロック回路である。ＲＴＣ２１３６は、ＳｏＣ１００内の様々なオペレーティングシステム及びデバイス管理機能のために、現在の時間を測定し、特定の時間にアラームを生成するために使用され得る。電力管理及びリセット回路２１３８は、ＳｏＣ１００上の他の回路ブロックに対してパワーアイランド、電力ドメイン、及びリセットを制御するために必要な論理及びインターフェースを実装する。電力管理リセット回路２１３８は、ＰＳ１０６に実装されたパワーアイランドを制御するためにＰＳ１０６にさらに接続する。エラー管理回路２１４０は、ＳｏＣ１００内の他のサブシステムからのエラーを受信、記録、及び応答することができる。デバッグパケットコントローラ２１４２は、高速シリアルインターフェース及び／又はＰＣＩｅブロックなどのＳｏＣ１００上の他のインターフェースから渡されるパケットを処理する高速デバッグポート（ＨＳＤＰ）用のパケットコントローラである。

【0181】

ＣＦＵ２１４４は、ＰＬ１０４の構成レジスタに提供又はロードされた構成データの構成及び読み出しを実行することができる。ＰＭＣ１６０２は、例えば、ＣＦＵ２１４４を介してＰＬビットストリーム（例えば、構成データ）を転送し、ＰＬ１０４を構成する。

【0182】

ＳｏＣ１００は、電力管理及びリセット回路２１３８によって制御されるいくつかの主要な電力ドメインを含むように実装され得る。電力ドメインは、ＲＰＵ及びＯＣＭを含む低電力ドメインと、ＡＰＵ及び高速Ｉ／Ｏを含む全電力ドメインと、ＮｏＣ及びシステム２重データレート（ＤＤＲ）電力領域と、ＰＬ電力領域とを含む。

【0183】

ＳｏＣ１００が配置されている回路基板を介して制御することができる他の電力ドメインがＳｏＣ１００内に作成されてもよい。これらの他の電力ドメインは、さらなるＩ／Ｏ電力ドメイン、バッテリ電力ドメイン、ＰＭＣ電力ドメイン（例えば、ＰＭＣがそれ自体の電力ドメイン及び電力供給を有する場合）、ＰＬ ＲＡＭ電力ドメイン、及びＤＰＥアレイ電力ドメインを含み得るが、これらに限定されない。

【0184】

図２２は、ＰＭＣ処理ユニット２００４のプロセッサ２１１２の例示的な配置を示す。図２２の例では、プロセッサ２１１２は３重冗長アーキテクチャで配置されている。例示的な実施態様では、プロセッサ２１１２はハードワイヤードＭｉｃｒｏｂｌａｚｅプロセッサとして実装されるが、他のタイプのプロセッサが使用されてもよい。

【0185】

各プロセッサ２１１２は、トリプルモジュロ冗長（ＴＭＲ）マネージャ２２０２及びＩ／Ｏモジュール２２０４に接続されている。ＴＭＲマネージャ２２０２－１、２２０２－２、及び２２０２－３は相互接続されている。Ｉ／Ｏモジュール２２０４－１、２２０４－２、及び２２０４－３も相互接続されている。投票回路２２１０－１は、Ｉ／Ｏモジュール２２０４の各々に結合される。各Ｉ／Ｏモジュール２２０４は、割り込みコントローラ、タイマ、汎用Ｉ／Ｏ（ＧＰＩＯ）、及び／又はＵＡＲＴを含むことができる。各ＴＭＲマネージャ２２０２は、故障検出及びエラー回復を含む、プロセッサ２１１２のそれぞれの状態を管理することができる。

【0186】

各投票回路２２１０は、受信した入力信号を比較することができる。各投票回路２２１０は、受信信号の不一致を検出し、多数の結果を受け入れ、動作し続けることができる。不一致（例えば、結果が失われる）を提供する特定のプロセッサ２１１２はリセットされ、残りの２つのプロセッサ２１１２はロックステップで動作し続ける。３つのプロセッサ２１１２のすべてが不一致であれば、各プロセッサ２１１２はリセットされる。

【0187】

また、各プロセッサ２１１２は、ＲＡＭ制御回路２２０６及びＲＡＭ制御回路２２０８に接続される。ＲＡＭ制御回路２２０６は投票回路２２１０に接続され、投票回路は命令ＲＡＭ、例えばＲＡＭ２１１８に接続される。ＲＡＭ制御回路２２０８は投票回路２２１０－５に接続され、投票回路はデータＲＡＭ、例えばＲＡＭ２１１８に接続される。図示されるように、ＲＡＭ２１１８並びに投票回路２１１０－４及び２１１０－５は、ＥＣＣドメインの一部である。図２２の例では、命令ＲＡＭ（例えば、２２０６－１、２２０６－２、及び２２０６－３）用の各ＲＡＭ制御回路２２０６は、投票回路２２１０－３に接続される。プロセッサ２１１２－１、２１１２－２、及び２１１２－３の各々は、投票器回路２２１０－２に接続される。ＡＸＩ４－Ｌｉｔｅ又は他の適切な制御インターフェースなどの制御インターフェースは、プロセッサ２１１２－１、２１１２－２、及び２１１２－３の各々に接続される。

【0188】

図２２は、プロセッサ２１１２がＲＡＭ２１１８へのアクセス専用であるトリプルモジュラ冗長の一例を示す。前述したように、ＰＭＣ１６０２内のＲＯＭ専用プロセッサに同様のアーキテクチャが使用されてもよい。別の例では、３つより少ないプロセッサ２１１２を使用することができ、（ロックステップにおける）１つ又は２つのプロセッサ２１１２は、ＲＯＭ２１０６に記憶されたコードの実行専用であり、（ロックステップにおける）１つ又は２つの他のプロセッサ２１１２は、ＲＡＭ２１０８に記憶されたファームウェアの実行専用である。

【0189】

ＰＭＣ１６０２は、ＳｏＣ１００内のルートオブトラストである。ＰＭＣ１６０２は、ＳｏＣ１００の任意の部分を構成するためにＰＭＣ１６０２によってロードされた任意の外部コードが（必要に応じて）認証及び復号されることを保証することによって信頼のチェーンを構築することができる。例えば、ＰＭＣ１６０２は、ＥＣＤＳＡ／ＲＳＡ回路ブロック２１４８を用いて認証を行い、ＡＥＳ－ＧＣＭ回路ブロック２１４６を用いて復号を行うことができる。一般に、構成データは認証及び復号され、ＰＭＣ１６０２は、構成データをＳｏＣ１００の適切なサブシステム及び／又は回路ブロックの適切な構成レジスタにロードすることができる。

【0190】

図２３は、ＳｏＣ１００のさらなる構造的及び機能的態様を示す。図２３は、異なるタイプの計算エンジン及びハードウェア加速エンジンがＳｏＣ１００のサブシステムの異なるものにわたって実装される例示的な構成を示す。図２３の例では、計算エンジン、ハードウェア加速エンジン、メモリリソース、及び外部インターフェースは、ＳｏＣ１００内の他のコンポーネント及び／又はサブシステムへの標準化された、又は共通のインターフェースを使用して実装される。これらの共通のインターフェースは、図示されたコンポーネントが、この例ではＮｏＣ１０８であるＳｏＣ１００上のグローバル相互接続リソースに結合することを可能にする。

【0191】

図２３の例では、ＰＳ１０６は、複数のＲＰＵ２０４２及び複数のＡＰＵ２４４を含み、それぞれがレベル２キャッシュ２３０２（例えば、ＰＳメモリ２０４８の一部）を介してコヒーレントインターコネクト２０５０に結合される。コヒーレントインターコネクト２０５０は、メモリ２３０４にさらに接続される。メモリ２３０４は、ＰＬ領域１０４内に位置するメモリ、外部メモリ、又は他のサブシステム内の他の回路ブロックによってアクセス可能なＰＳ１０６内のメモリであってもよい。図示のように、メモリ２３０４はＮｏＣ１０８にも接続されている。１つ以上の外部Ｉ／Ｏ２３０８及び１つ以上のハードウェア加速エンジン２３１０など、様々な他のタイプの回路ブロックがＮｏＣ１０８に接続される。

【0192】

外部Ｉ／Ｏ２３０８は、固定の周辺機器インターフェース２３１２及びユーザ定義の周辺機器インターフェース２３１４を含む。固定の周辺機器インターフェース２３１２はハードワイヤード回路ブロックとして実装され、一方、ユーザ定義の周辺機器インターフェース２３１４はＰＬ領域１０４に実装される。固定の周辺機器インターフェース２３１２及びユーザ定義の周辺機器インターフェース２３１４の両方は、システムＩ／Ｏインターコネクト２３１５（例えば、ローカルインターコネクト）並びにＧＴ２３１６及び／又はＩ／Ｏ２３１８に接続される。

【0193】

ハードウェア加速エンジン２３１０は、ＰＬ領域１０４に実装されたユーザ定義のアクセラレータ２３２０、１つ以上のＤＰＥ２０４の各グループが特定の機能を実行するように構成されているＤＰＥアレイ１０２の１つ以上のＤＰＥ２０４（例えば、１つ以上のグループ）、ＤＳＰハードワイヤード回路ブロック２３３４、及び暗号ハードワイヤード回路ブロック２３３６を含む。

【0194】

図２３の例では、固定の周辺機器インターフェース２３１２、ユーザ定義の周辺機器インターフェース２３１４、ユーザ定義のアクセラレータ２３２０、ＤＰＥ２０４、ＤＳＰ２３３４、及び暗号エンジン（暗号）２３３６は、異なる動作を実行し、異なるサブシステムにわたって実装されているにもかかわらず、共通のインターフェースを利用する。例えば、記載されたコンポーネントの各々は、データ経路インターフェース２３２２、ＭＭＵインターフェース２３２４、割り込みインターフェース２３２６、ＤＭＡ２３２８、パフォーマンスモニタ２３３０、トレース／デバッグインターフェース２３３２、及び構成インターフェース２３３４を含むことができる。したがって、様々なコンポーネントが上述したように異なるグループに属し、かつ／又はＳｏＣ１００の異なるサブシステムにわたって実装されているにもかかわらず、各々が同じ又は共通のインターフェースを有し得る。機能ブロックのシグナリングは、ＰＬ領域１０４からハードワイヤード回路ブロック又はＤＰＥなどに移動されても一定のままであるため、共通のインターフェースは、ＳｏＣ１００内のあるサブシステムから別のサブシステムへの機能の再マッピングをサポートする。

【0195】

データ経路インターフェース２３２２は、この例ではＮｏＣ１０８であるグローバル相互接続に接続することができるインターフェース回路である。データ経路インターフェース２３２２は、例えば、ＮｏＣ１０８のＮＭＵ及び／又はＮＳＵに接続するための標準インターフェースを提供することができる。メモリ管理ユニット（ＭＭＵ）インターフェース２３２４は、ＳｏＣ１００内の仮想アドレスと物理アドレスとの間のアドレス変換を実行することができる。例えば、ＭＭＵインターフェース２３２４は、データ経路インターフェース２３２２を介して受信及び／又は送信されたトランザクションに使用され得るアドレス変換を実行するために、メモリに記憶されたページテーブルにアクセスすること、及び／又はそのようなテーブルのローカルにキャッシュされたコピーを維持することができる。ＭＭＵインターフェース２３２４はまた、ＭＭＵインターフェース２３２４を含む回路ブロックがメモリアドレスに対する不正な読み出し及び／又は書き込みを実行するのを防止するために、読み出し／書き込み許可及び許可を実施することができる。

【0196】

割り込みインターフェース２３２６は、回路ブロックの標準割り込み又はユーザ定義及び／又は固有の割り込みを実施する。場合によっては、例えば、そのような回路ブロックがＳｏＣ１００内の同じ区画に配置されている場合、２つ以上の回路ブロックの割り込みを共有することができる。その場合、割り込みの宛先は、回路ブロック間で共有されてもよい。ＳｏＣ１００内の区分に関するさらなる説明は、残りの図を参照してより詳細に説明される。

【0197】

ＤＭＡ２３２８は、ＮｏＣ１０８及びデータ経路インターフェース２３２２を介したデータ転送を行うことができる。パフォーマンスモニタ２３３０は、ＳｏＣ１００全体の他の回路及び／又はインターフェースに結合することができる。パフォーマンスモニタ２３３０は、パフォーマンスモニタ２３３０が属する回路ブロックの帯域幅やレイテンシなどの量を測定することができる。一態様では、パフォーマンスモニタ２３３０は、一定期間に特定のアドレス範囲に送信されたトランザクションの数又は他の量を測定するために、回路ブロックに出入りするデータ信号をフィルタリング及び測定することができる。パフォーマンスモニタ２３３０は、ＮｏＣ１０８（例えば、ＰＳ１０６又はＰＭＣ１６０２）を介してプログラムされた宛先に任意の測定データを通信することができる。トレース／デバッグインターフェース２３３２は、ＰＭＣ１６０２による受信のためにＮｏＣ１０８を介してトレース及び／又はデバッグデータを送受信することができる。例えば、デバッグ／トレースインターフェースは、コマンドを受信し、トレース／デバッグデータをＰＭＣ１６０２内のデバッグパケットコントローラ２１４２へ送信することができる。

【0198】

構成インターフェース２３３４は、回路ブロックが位置する特定のサブシステムに応じて、ＮｏＣ１０８及び／又は他のインターコネクト（例えば、構成インターコネクト１６１２又はファブリックインターコネクト２０３８）に接続される。例えば、ＰＭＣ１６０２は、構成インターフェース２３３４に構成データを提供することによって回路ブロックを構成することができる。構成インターフェース２３３４は、例えば、回路ブロック（図示せず）内に位置する構成レジスタにＰＭＣ１６０２が読み書きすることを可能にする。

【0199】

別の態様では、異なる回路ブロックは、データ経路インターフェース２３２２、ＭＭＵインターフェース２３２４、割り込みインターフェース２３２６、ＤＭＡ２３２８、パフォーマンスモニタ２３３０、トレース／デバッグインターフェース２３３２、及び／又は構成インターフェース２３３４のより少ない又は任意の組合せを含むことができる。一態様では、割り込みインターフェース２３２６は、割り込みを受信及び／又は生成するように構成される。例示的な実施態様では、割り込みインターフェース２３２６はメモリマップドインターフェースとして実装される。割り込みは、割り込みインターフェース２３２６に接続された他の回路ブロックから受信されてもよく、及び／又は割り込みインターフェース２３２６に接続された他の回路に提供されてもよい。割り込みシグナリングは、ＮｏＣ１０８を介して、特定のハードワイヤード回路ブロック１１０、ＰＳ１０６、又は図２３に示す任意の他の回路ブロックにルーティングすることができる。

【0200】

例示的な例では、割り込みインターフェース２３２６は、ドアベル割り込みを生成及び／又は受信することができる。ドアベル割り込みは、ＳｏＣ１００内のあるドメイン、例えばある区画から別のドメインに移動する割り込みである。例えば、互いから分離されていてもよい２つの区画を介して、１つ以上の割り込みが、区画から他の区画及び／又はＰＭＣ１６０２への出入りを許可されて、メッセージを通信し、又は所定の動作をトリガ／開始してもよい。ドアベル割り込みは、ＮｏＣ１０８を介してあるドメイン又は区画から別のドメイン又は区画に移動することができる。

【0201】

一例では、ＰＬ１０４にＰＣＩｅコントローラが実装されてもよい。ＰＣＩｅコントローラは、ＮｏＣ１０８を介してＤＤＲメモリに接続される。この例では、ＰＣＩｅコントローラは、共通のインターフェースを使用し、割り込みインターフェース２３２６を含んでもよい。ＳｏＣ１００と通信するホストシステムは、ＰＣＩｅコントローラが実行するための新しいジョブを生成し、ＳｏＣ１００のＰＬ１０４内のＰＣＩｅコントローラに新しいジョブ（例えば、メモリアクセス）を提出することができる。ホストシステムは、例えば、ＰＣＩｅコントローラに割り込みを発生させて、ＰＣＩｅコントローラに、メモリアクセスを実行するための１つ以上のＤＭＡをプログラムさせる。

【0202】

図２３は、ＳｏＣ１００のグループＡ、Ｂ、及びＣのコンポーネントにわたる機能及びサービスのモジュール性を示す。コンポーネントは、コンポーネントが互いに異なる機能を果たす場合でも、このモジュール性を維持することができる。例えば、ＰＬ領域１０４に実装されたコンポーネントは、ＰＬコンポーネントがグループＤ、Ｅ、及びＦ内のコンポーネントに対する標準インターフェースを有するようにモジュール化される。各ＰＬコンポーネントは、グループＡ、Ｂ、又はＣ内のコンポーネントとして実装された他の機能のいずれかのサービスに展開することができる。グループＡ、Ｂ、又はＣの各コンポーネントはまた、別のＰＬコンポーネント又はグループＡ、Ｂ、及びＣ内の異なるコンポーネントのいずれかへの通信及びデータ経路を有する。

【0203】

ＳｏＣ１００を使用して達成されるモジュール性の別の例では、ＰＬコンポーネントとして展開される特定の機能をＰＬ１０４の他の部分に展開して、同じ機能の複数の同時インスタンスを実装することができる。共通のインターフェースは、グループＡ、Ｂ、又はＣのいずれにあるかにかかわらず、ＳｏＣ１００内のコンポーネントにわたって展開される共通の割り込み、アドレス変換、デバッグ、及びパフォーマンスモニタ方式を提供する。共通のインターフェースを提供するにもかかわらず、別の態様では、グループＡ、Ｂ、又はＣに実装されたコンポーネントは、割り込み、アドレス変換、デバッグ、及びパフォーマンスモニタ方式の固有の又はカスタムのセットを実装することができる。

【0204】

図２４は、ＳｏＣ１００のさらなる構造的及び機能的態様を示す。図２４の例では、ＳｏＣ１００は、セキュリティ機能を実装することができる様々な追加の回路を含む。これらの追加の回路は、ＳｏＣ１００内の異なる独立区画及び異なる区画間のファイアウォールを作成するために使用され得る。各区画は、その中でそれ自体のアプリケーションを実行することができる。図２４の例では、複数のシステム管理識別子（ＳＭＩＤ）回路２４０２及びプログラマブル保護回路（ＰＰＣ）２４１８が含まれる。

【0205】

プロセッサ２１１２、ＲＰＵ２０４２、ＡＰＵ２０４４、他のマスタ２４０８、及びＩ／Ｏデバイス２４１２は、ＳＭＩＤ回路２４０２を介してローカルインターコネクト２４１６に接続される。Ｉ／Ｏデバイス２４１２は、ＳＭＭＵ２４１４を介してローカルインターコネクト２４１６にさらに接続される。ローカルインターコネクト２４１６は、ＮｏＣ１０８に接続される。ＰＬ１０４及び／又はＤＰＥアレイ１０２は、ＮｏＣ１０８に接続される。ＲＰＵ２０４２は、ＭＭＵ２４０４－１及びキャッシュ２４０６を含む。ＡＰＵ２０４４は、ＭＭＵ２４０４－２及びキャッシュ２４１０を含む。

【0206】

各ＳＭＩＤ回路２４０２は、特定のＳＭＩＤを使用するようにプログラム可能である。構成中、ＰＭＣ１６０２は、使用されている様々なＳＭＩＤ回路２４０２又は少なくともそれらのＳＭＩＤ回路２４０２の各々の構成レジスタにＳＭＩＤを割り当てて書き込むことができる。様々なコンポーネント、例えば、プロセッサ２１１２、ＲＰＵ２０４２、ＡＰＵ２０４４、他のマスタ２４０８、Ｉ／Ｏデバイス２４１２、ＰＬ１０４、及び／又はＤＰＥアレイ１０２の各々のＳＭＩＤ回路２４０２は、それぞれのコンポーネントによって開始されたトランザクションにＳＭＩＤを添付又は挿入することができる。したがって、プロセッサ２１１２から生じる各トランザクションは、例えば、ＰＭＣ１６０２によって割り当てられたＳＭＩＤ２４０２－２によって挿入されたトランザクションにＳＭＩＤを含む。同様に、ＲＰＵ２０４２から生じる各トランザクションは、ＰＭＣ１６０２によって割り当てられたＳＭＩＤ２４０２－２によって挿入されたＳＭＩＤを有する。このようにして、ＳｏＣ１００内の様々なコンポーネントからのトランザクションのソースは、そのトランザクション内の特定のＳＭＩＤによって識別され得る。ＳＭＩＤ回路２４０２に割り当てられたＳＭＩＤは、ＳｏＣ１００にわたって一意であり得る。

【0207】

ＰＰＣ２４１８は、ＳｏＣ１００内のスレーブ回路へのアクセスを保護することができる。ＰＰＣ２４１８の各々は、回路ブロックに入る各トランザクションの特定のＳＭＩＤをチェックすることができる。各ＰＰＣ２４１８は、例えば、各ＰＰＣ２４１８によって保持されている許可されたＳＭＩＤのリスト上で、トランザクションのＳＭＩＤが許可されたＳＭＩＤであるかどうかをチェックすることができる。各ＰＰＣ２４１８はまた、トランザクションによってアクセスされるアドレス又はアドレス範囲が、ＳＭＩＤがアクセスを許可されているアドレス範囲であることをチェックすることができる。これに関連して、ＰＰＣ２４１８は、（ＳＭＩＤに基づく）許可された回路ブロックのみが他の回路ブロックにアクセスすることができ、さらに特定のＳＭＩＤが許可されているアドレス範囲にのみアクセスすることができることを保証することによって、アクセス特権を実施することができる。

【0208】

一態様では、ＰＰＣ２４１８は、回路ブロックの構成レジスタを保護するように構成された第１のタイプを含む。そのようなＰＰＣ２４１８は、許可されたＳＭＩＤのみが構成レジスタにアクセスすることを許可することができ、それぞれの許可されたＳＭＩＤについて許可されたアドレスのリスト上で指定されたアドレスを有する特定の構成レジスタのみを許可することができる。そのようなＰＰＣ２４１８の例には、ＰＰＣ２４１８－１、２４１８－２、２４１８－３、及び２４１８－５が含まれるが、これらに限定されない。これらのＰＰＣ２４１８は、きめ細かい保護を提供する。ＰＰＣ２４１８はまた、メモリを保護するように構成された第２のタイプを含むことができる。第２のタイプのＰＰＣ２４１８は、メモリ保護及び分離を提供する。そのようなＰＰＣ２４１８の例には、２４１８－４及び２４１８－６が含まれるが、これらに限定されない。

【0209】

ＳＭＩＤ回路２４０２及びＰＰＣ２４１８は、ＰＭＣ１６０２により構成される。例えば、ＰＭＣ１６０２は、所与の設計（例えば、ＳｏＣ１００にロードされたＰＤＩごと）によって使用される各ＳＭＩＤ回路２４０２及び各ＰＰＣ２４１８内の構成レジスタに書き込むことができる。ＰＭＣ１６０２は、例えば、ＳＭＩＤをＳｏＣ１００の様々な回路コンポーネントに割り当て、それに応じてＳＭＩＤ回路２４０２を構成する。ＰＭＣ１６０２はさらに、各ＳＭＩＤがアクセスを許可される許可されたＳＭＩＤ及び／又は許可されたアドレス及び／又はアドレス範囲のリストをＰＰＣ２４１８の構成レジスタに書き込む。これらの動作により、少なくとも部分的に、互いに分離された２つ以上の区画を作成することができる。

【0210】

これに関して、ＰＰＣ２４１８－１は、許可されたソースからの許可されたトランザクションのみがＰＭＣスレーブ２４２０にアクセスすることを可能にすることができる。ＰＰＣ２４１８－２は、許可されたソースからの許可されたトランザクションのみがＮＰＩ７１０にアクセスすることを可能にすることができる。ＰＰＣ２４１８－３は、許可されたソースからの許可されたトランザクションのみがＲＴＰスレーブ２４２２にアクセスすることを可能にすることができる。ＰＰＣ２４１８－４は、許可されたソースからの許可されたトランザクションのみがＯＣＭ２４２４にアクセスすることを可能にすることができる。ＰＰＣ２４１８－５は、許可されたソースからの許可されたトランザクションのみがＡＰＵスレーブ２４２６にアクセスすることを可能にすることができる。ＰＰＣ２４１８－６は、許可されたソースからの許可されたトランザクションのみがＤＤＲメモリコントローラ２４２８にアクセスすることを可能にすることができる。

【0211】

図２４の例では、例示の目的でＳＭＩＤ回路２４０２及びＰＰＣ２４１８の特定の位置が示されている。ＳＭＩＤ回路２４０２及びＰＰＣ２４１８は、インターフェースの一部としての回路ブロック内、回路ブロック間の信号経路内などに実装されてもよい。ＳＭＩＤ回路２４０２及びＰＰＣ２４１８は、論理的等価性を提供する異なる物理的位置に実装されてもよい。例えば、複数のブロックは、ＮｏＣ１０８などの広域経路に結合する集約された中継器を有することができる。その場合、集約された中継器は、中継器を介して集約される個々の回路ブロックのそれぞれではなく、ＳＭＩＤ回路２４０２及び／又はＰＰＣ２４１８を含むことができる。これは、ＮｏＣ１０８の入口点と出口点の両方に当てはまる場合がある。

【0212】

図２４の例では、ローカルインターコネクト２４１６は、複数の論理機能をマージすることができる１つの物理回路ブロックを表すことができる。別の例では、ＮｏＣ１０８は、１つ以上のＳＭＩＤ結合点を含むように実装され得る。言い換えれば、ＳＭＩＤ回路２４０２（例えば、２４０２－８及び２４０２－９）は、ＰＬ領域１０４及び／又はＤＰＥアレイ１０２内ではなく、ＮｏＣ１０８内に実装されてもよい。ＳＭＩＤ回路２４０２は、入口点、出口点、又は入口点と出口点との組合せでＮｏＣ１０８に実装されてもよい。

【0213】

図２４の例では、ローカルインターコネクト２４１６への様々な接続は、１つのゲートウェイを介してＮｏＣ１０８に出入りする。ＮｏＣ１０８の各ポートは、１つの論理ソースから、又は複数の論理ソースからトランザクションを受信することができる。同様に、ＮｏＣ１０８の各ポートは、１つの物理ソースから、又は複数の物理ソースからトランザクションを受信することができる。物理ソースは、特定のサブシステム内の回路ブロックであり得るが、異なる物理ソースは、異なるサブシステム内の異なる回路ブロックである。

【0214】

例えば、プロセッサ２１１２、ＲＰＵ２０４２、及びＡＰＵ２０４４はそれぞれＳＭＩＤ回路２４０２を有する。プロセッサ２１１２、ＲＰＵ２０４２、及びＡＰＵ２０４４の各々は、ＰＭＣ１６０２によって実行された構成に基づいて、それに割り当てられた固有のＳＭＩＤを有するトランザクションを開始することができる。トランザクションは、それぞれのＳＭＩＤを宛先にしてＮｏＣ１０８に流れる。同様に、ＰＬ領域１０４又はＤＰＥアレイ１０２からのトランザクションはそれぞれ、場合によっては、ＳＭＩＤ２４０２－６又はＳＭＩＤ２４０２－７によって挿入されたＳＭＩＤを有する。ＰＬ領域１０４及びＤＰＥアレイ１０２からのトランザクションは、ＳＭＩＤを宛先まで運ぶ。

【0215】

例示的な例として、ＰＬ領域１０４に実装された回路ブロックがトランザクションＡ、Ｂ、及びＣを開始する場合を考える。トランザクションＡ、Ｂ、及びＣの各々は、ＳＭＩＤ回路２４０２－６（又はＮｏＣ１０８に実装されている場合はＳＭＩＤ回路２４０２－８）によって割り当てられたＳＭＩＤを搬送する。トランザクションＡがＤＤＲメモリコントローラ２４２８に向けられている場合、ＮｏＣ１０８は、入口経路及び出口経路の両方として機能する。ＰＰＣ２４１８－６は、ＰＬ領域１０４内の回路ブロックが、ＤＤＲメモリコントローラ２４２８にアクセスする権利を有し（例えば、ＳＭＩＤに基づく）、かつトランザクションによって指定されたメモリの特定のアドレスにアクセスする権利を有することをチェックすることができる。ＰＰＣ２４１８－６は、トランザクションＡのソースが適切な権利を有していない場合、トランザクションＡを拒否することができる。

【0216】

トランザクションＢはＰＭＣスレーブ２４２０に向けられてもよく、トランザクションＣはＲＴＰスレーブ２４２２に向けられる。トランザクションＢの場合、ＰＰＣ２４１８－１は、トランザクションＢのソース（ＳＭＩＤに基づく）がトランザクションによって指定された特定のＰＭＣスレーブ２４２０にアクセスすることを許可されているか否かをチェックする。トランザクションＣの場合、ＰＰＣ２４１８－３は、トランザクションＣのソース（ＳＭＩＤに基づく）がトランザクションによって指定された特定のＲＴＰスレーブ２４２２にアクセスすることを許可されているか否かをチェックする。各ＰＰＣ２４１８－１及びＰＰＣ２４１８－３は、ＳＭＩＤ及びトランザクションの特定のターゲット（例えば、特定のＰＭＣスレーブ２４２０又は特定のＲＴＰスレーブ２４２２）に基づいて、それぞれのトランザクションを許可するか、又はそれぞれのトランザクションを拒否する。したがって、ＳＭＩＤアタッチメント及び出口チェック（例えば、ＰＰＵ２４１８によって実行されるように）の論理機能は、ＳｏＣ１００内に物理的に分散されてもよい。

【0217】

別の例では、Ｉ／Ｏデバイス２４１２は、ブートイメージが第１のＰＭＣスレーブ２４２０にロードされる外部フラッシュデバイスであってもよい。この例では、ＰＭＣスレーブ２４２０は、ブートコードが格納されるメモリなどのメモリスレーブ、又はＰＬ領域１０４及び／又はＤＰＥアレイ１０２を構成するためのレジスタセットなどのＳｏＣ１００内の他のブロックをプログラム又は構成するためのレジスタであってもよい。別の例では、ブートイメージは、プロセッサ２１１２がブートするプログラムコードであってもよい。この例では、様々なゲートウェイ、例えば、ＰＰＵ２４１８及びＳＭＩＤ回路２４０２は、ブートイメージが特定のＰＭＣスレーブ２４２０にロードされることのみを可能にするようにＰＭＣ１６０２によって構成されている。したがって、Ｉ／Ｏデバイス２４１２は、ＰＰＵ２４１８－１によって規制されるように、指定された、例えば第１のＰＭＣスレーブ２４２０に画像ファイルのコンテンツを書き込むことのみが許可される。Ｉ／Ｏデバイス２４１２は、他のＰＭＣスレーブ２４２０に対する読み取り又は書き込みを許可されない。

【0218】

例を続けると、プロセッサ２１１２は、認証方式（本明細書でより詳細に説明する）を介して、ブートイメージをロードすることを許可される。例えば、ＰＰＣ２４１８－１は、ＳＭＩＤ回路２４０２－１に対応するＳＭＩＤに基づいて、プロセッサ２１１２がＰＭＣスレーブ２４２０を読み取ることを許可するように構成されてもよく、ＰＭＣスレーブには（書き込みアクセスのみを有した）Ｉ／Ｏデバイス２４１２によってブートイメージが格納されている。プロセッサ２１１２は、ブートイメージを読み取り、ブートイメージを第２のＰＭＣスレーブ２４２０、例えばプロセッサ２１１２用のワーキングメモリに復号することしかできない。次いで、プロセッサ２１１２は、第２のＰＭＣスレーブ２４２０に格納された復号化されたブートイメージを使用して、例えば第３のＰＭＣスレーブ２４２０に書き込むことによって、他の構成レジスタをプログラムしてもよい。第３のＰＭＣスレーブ２４２０は、ＰＬ領域１０４用の構成レジスタ又は他の回路ブロック用の構成レジスタであってもよい。

【0219】

別の態様では、ＲＰＵ２０４２は、ＰＭＣ１６０２及び／又はＰＳ１０６のその他のプロセッサ（例えば、ＡＰＵ２０４４）とは別のローカルインターコネクトを有し得る。リアルタイム動作に適したＲＰＵ２０４２は、前述した低電力ドメインで動作することができ、したがって、ＰＭＣ１６０２及び／又はＡＰＵ２０４４のローカルインターコネクトとは別個のローカルインターコネクトを有することができる。これにより、ＲＰＵ２０４２は、異なるイベント、例えば、ＲＰＵ２０４２によって受信及び／又は処理され得るリアルタイムのセンサデータに迅速に反応することができる。

【0220】

図２５は、ＰＰＣ２４１８の例示的な実施態様を示す。ＰＰＣ２４１８は、ＳＭＩＤチェック回路２５０２、アドレス範囲チェック回路２５０４、及び構成レジスタ２５０６を含む。

【0221】

ＳＭＩＤチェック回路２５０２は、受信したトランザクションのＳＭＩＤをチェックすることができる。ＳＭＩＤチェック回路２５０２は、受信したトランザクション内のＳＭＩＤを判定し、ＳＭＩＤを構成レジスタ２５０６で指定された許可されたＳＭＩＤのリストと比較する。アドレス範囲チェック回路２５０４は、トランザクションによって指定された宛先内でアクセスされるべき特定のアドレスを決定する。アドレス範囲チェック回路２５０４は、受信したトランザクションの指定されたアドレスが、構成レジスタ２５０６ごとにトランザクションのＳＭＩＤに対して許可されたアドレスのセット又は範囲内にあるかどうかをチェックする。

【0222】

ＰＰＣ２４１８は、ＳＭＩＤチェック回路２５０２及びアドレス範囲チェック回路２５０４によって実行されるチェックを満たさないトランザクションを禁止する（例えば、拒絶する）ことができる。ＰＰＣ２４１８はさらに、ＳＭＩＤチェック回路２５０２及び／又はアドレス範囲チェック回路２５０４によって実行されたチェックに基づいて、受信したトランザクションが拒否されたと判定したことに応答して、割り込み信号を生成することができる。

【0223】

図２６は、ＳｏＣ１００をブートする例示的な方法２６００を示す。方法２６００は、本明細書に記載された様々なサブシステムを利用するＳｏＣ１００内のアプリケーションを実装するために実行され得る。

【0224】

ブロック２６０２において、ＳｏＣ１００内のハードワイヤード論理は、パワーオンリセットシーケンスを実行する。一態様では、ハードワイヤード論理は、図２１に関連して説明したＰＯＲ回路２１６６である。パワーオンリセットシーケンスとは、ＳｏＣ１００の電源投入後に行われる初期動作をいう。一般に、ＳｏＣ１００によって実行されるパワーオンリセットシーケンスは、ＢｏｏｔＲＯＭコードを実行するためにＰＭＣ１６０２のプロセッサに制御を渡す前に初期ステップを実行する。パワーオンリセットシーケンスは、電圧供給部が電源投入されたかどうかを検出し、パワーオンリセットアサート停止を認定するアナログコンポーネントを含むことができる。さらに、ＳｏＣ１００のブートモードを指定するブートモードピンが取得されてもよい。Ｅヒューズビットは、ｅヒューズコントローラ２１６０によって読み取られ、キャッシュされ得る。ＰＭＣ１６０２に対して状態クリア動作が行われる。ＰＯＲ回路２１６６は、ＢｏｏｔＲＯＭを認証可能である。ＢｏｏｔＲＯＭは、例えば、ＰＭＣ１６０２のＳＨＡ－３／３８４回路ブロック２１５０を用いて認証されてもよい。パワーオンリセットの終了により、ＰＭＣ１６０２の残りの部分がリセットから解放される。

【0225】

ブロック２６０４において、ＰＯＲ回路２１６６は、エラー状態が発生したかどうかを判定する。エラー状態が発生した場合、方法２６００はブロック２６０６に進み、エラーピンがアサートされ、ＳｏＣ１００のブートプロセスが停止する。

【0226】

ブロック２６０８において、ＰＭＣ１６０２はＢｏｏｔＲＯＭ実行ステージを実行する。ＢｏｏｔＲＯＭ実行ステージは、ＰＭＣ１６０２のプロセッサ２１１２のうちの１つ以上によって実行されてもよい。例えば、ＢｏｏｔＲＯＭ実行ステージは、ＰＭＣ１６０２のＲＯＭ専用プロセッサ２１１２により実行されてもよい。一態様では、ＢｏｏｔＲＯＭ実行ステージは、割り込み不可能である。ブロック２６０８において、プロセッサ２１１２は、ＰＭＣ共有ＲＡＭ２１１８をクリアする。プロセッサ２１１２は、システムモニタ２１５６を初期化し、その中の電圧がチェックされる。プロセッサ２１１２は、ＰＬＬ２１６４を初期化する。プロセッサ２１１２は、ＰＭＣ ＲＡＭ２１１８をテストする。プロセッサ２１１２はさらに、ｅヒューズコントローラ２１６０によって読み取られたｅヒューズデータに基づいて、ｅヒューズによって無効化されたパワーアイランドを無効化（パワーダウン）する。

【0227】

ブロック２６１０において、ＰＭＣプロセッサ２１１２は、エラー状態が発生したか否かを判定する。エラー状態が発生した場合、方法２６００はブロック２６１２に進み、エラーがエラーアグリゲーション論理に取り込まれ、エラーピンがアサートされ、ＳｏＣ１００のブートは継続する。

【0228】

ブロック２６１４において、ＰＭＣ１６０２は、ブートヘッダ／認証証明処理を実行する。一般に、プロセッサ２１１２は、ＢｏｏｔＲＯＭコードを実行し、ブートソースからブートヘッダをロードし、ブートヘッダを認証する。プロセッサ２１１２は、メインＰＭＣファームウェアを（必要に応じて）認証及び復号することができる。プロセッサ２１１２は、ブートヘッダと認証証明を外部ブートデバイスからＰＭＣ共有ＲＡＭ２１１８にロードする。プロセッサ２１１２は、ブートヘッダに基づいてＰＤＩイメージの残りの部分がどのように認証され、必要に応じて復号され、解釈されるかを判定することができる。ブートヘッダは、デバイス鍵及びＰＵＦ暗号化された黒鍵と共に使用される初期化ベクトルを含むことができる。認証証明は、ＥＣＤＳＡ／ＲＳＡ一次公開鍵及び二次公開鍵を含み得る。一次鍵は、二次公開鍵を認証するために使用され、認証の後続の段階に使用される。

【0229】

ブロック２６１６において、プロセッサ２１１２は、エラー状態が発生したか否かを判定する。エラー状態が発生した場合、方法２６００はブロック２６１８に進み、ＳｏＣ１００がロックダウンされ、例えば、ブートが中断される。

【0230】

ブロック２６２０において、プロセッサ２１１２は、ＢｏｏｔＲＯＭを実行する際に、ＰＤＩのプログラミング区画をロードし、認証し、復号することができる。ブロック２６２２において、プロセッサ２１１２は、エラー状態が発生したか否かを判定する。エラー状態が発生した場合、方法２６００はブロック２６２４に進み、ＳｏＣ１００がロックダウンされ、例えば、ブートが中断される。

【0231】

ブロック２６２６において、プロセッサ２１１２は、プラットフォームローダ及びマネージャステージを実行する。一態様では、ＲＡＭ専用プロセッサ２１１２は、プラットフォームローダ及びマネージャステージを実行することができる。ブートヘッダに含まれる命令に応じて、プロセッサ２１１２は、様々な動作のいずれかを実行することができる。例えば、ブロック２６２８において、プロセッサ２１１２は、ＰＳブートローダステージを実行することができる。プロセッサ２１１２は、ＰＳプロセッサによる実行のために、ＰＳブートコードを外部ソースからロードし、ＰＳブートコードを認証し、ＰＳブートコードをＰＳ１０６内のＯＣＭにコピーすることができる。

【0232】

ブロック２６３０において、プロセッサ２１１２は、ＰＬを構成することができる。例えば、プロセッサは、外部ソースから構成ビットストリームをロードし、構成ビットストリームを認証し、構成ビットストリームをＰＬに提供することができる（例えば、構成ビットストリームをＰＬの構成レジスタに書き込む）。

【0233】

ブロック２６３２において、プロセッサ２１１２は、ＤＰＥアレイを構成することができる。プロセッサ２１１２は、外部ソースからＤＰＥアレイプログラミングセグメント（例えば、ＤＰＥアレイの構成画像）をロードし、ＤＰＥアレイプログラミングセグメントを認証し、ＮＰＩ７１０及びＮｏＣ１０８を介してＤＰＥプログラミングセグメントを適切な宛先（ＤＰＥアレイ内の特定のＤＰＥ）に書き込むことができる。

【0234】

ブロック２６３４において、プロセッサ２１１２は、１つ以上の回路ブロックを構成することができる。回路ブロックは、内部の構成レジスタのプログラミングなどの構成データを必要とするハードワイヤード回路ブロック又はＰＬ１０４に実装された回路ブロックであってもよい。プロセッサ２１１２は、外部ソースからレジスタプログラミングセグメントをロードし、レジスタプログラミングを認証し、ＮＰＩ７１０及びＮｏＣ１０８を介して宛先にレジスタプログラミングを書き込むことができる。例示的かつ非限定的な例として、プロセッサ２１１２は、ＳＭＩＤ回路ブロック２４０２、ＰＰＣ２４１８、及び／又は他のハードワイヤード回路ブロック（例えば、暗号回路ブロック、ＡＤＣ、ＤＡＣなど）にレジスタデータを書き込むことができる。

【0235】

ブロック２６３６において、プロセッサ２１１２は、ＮｏＣ１０８を構成することができる。例示的かつ非限定的な例として、プロセッサ２１１２は、図１１に関連して説明したようにＮｏＣ１０８を構成することができる。ブロック２６３８において、プロセッサ２１１２は、任意のメモリを構成することができる。例えば、プロセッサ２１１２は、任意のメモリコントローラ及び／又はＳｏＣ１００によってアクセス可能な外部メモリとのインターフェースに構成データを書き込むことができる。

【0236】

プロセッサ２１１２によってプラットフォームローダ及びマネージャステージの間に実行される様々な動作は、互いに独立していてもいなくてもよい。場合によっては、動作は同期して実行されてもよい。例えば、明示的に説明されていないが、ＮＰＩ７１０用の画像は、ＰＬ１０４を構成することができる前にロードされてもよい。ブロック２６２６内のサブブロックの特定の順序は、本発明の構成を限定するものではない。

【0237】

図２６は、ＰＭＣ１６０２がＰＳ１０６、ＰＬ１０４、ＤＰＥアレイ１０２、及び選択された他の回路ブロックの構成を担当することを示している。１つ以上の他の実施形態では、例えばブートヘッダに応じて、ＰＭＣ１６０２は、ＰＳ１０６がＰＬ１０４及びＤＰＥアレイ１０２を構成することを可能にするプログラムコードを用いて、ＰＳ１０６を構成することができる。その場合、ブロック２６２８におけるＰＳの設定に応じて、ブロック２６３０、２６３２、及び２６３４は、ＰＭＣ１６０２におけるプロセッサ２１１２とは対照的に、ＰＳ１０６によって実行され得る。

【0238】

方法２６００が進行するにつれて、進行における各レベルは、コンポーネントがＳｏＣ１００内の他のコンポーネントにアクセスするための許可を有効化又は無効化する。図２６に関連して説明したプロセスは、ＳｏＣ１００内のサブシステム及び／又はコンポーネントの次第に狭くなるサブセットに対して認証が拒否又は認可され得るという点で階層的である。図２６に示す技法の階層的な態様は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）－ａｓ－ａ－Ｓｅｒｖｉｃｅ又は「ＦａａＳ」処理環境で使用するためのＳｏＣ１００構成をサポートすることができる。例えば、ＰＭＣ１６０２は、ＳｏＣ１００に複数の区画を作成することができる。区画の作成において、ＰＭＣ１６０２は、１つの物理的な宛先にマッピングされた多くの論理宛先をマッピングすることができる（例えば、ＰＬ１０４に実装された複数の回路ブロック、ＤＰＥアレイ１０２に実装された複数の独立したＤＰＥクラスタなど）。同様に、ＰＭＣ１６０２は、多くの物理的な宛先が１つの論理宛先にマッピングされた区画をＳｏＣ１００に作成することができる。

【0239】

ＳｏＣ１００のランタイムに、ＳＭＩＤ回路ブロック２４０２及びＰＰＣ２４１８は、記載されたＳＭＩＤからＰＰＣへの許可バインドに基づいて複数の異なる区画をサポートすることができる。これらの異なる区画は、ＳｏＣ１００上で利用可能な特定の機能及び／又はコンポーネントによってサービスされ得る。ＳｏＣ１００は異なるサブシステムにわたって構成、再構成、及び／又は部分的に再構成され得るので、区画を作成し、区画間のファイアウォール機能を実施する許可及び認証のマッピングは、動的に変更され得る。

【0240】

図２７は、ＳｏＣ１００をブートするために使用され得るＰＤＩ２７００の例を示す。図２７の例では、ＰＤＩ２７００は、ブートヘッダ２７０２を含む。ＰＤＩ２７００は、プラットフォームローダ及びマネージャ（ＰＬＭ）２７０４をさらに含む。ＰＬＭ２７０４は、セキュアヘッダ２７０６と、ＰＭＣ１６０２のプロセッサ２１１２によって実行可能なファームウェア２７０８とを含み得る。ＰＤＩ２７００は、認証証明２７１４も含む。

【0241】

ＰＤＩ２７００の次の画像２７１０は、ブロック０、ブロック１～ブロックＮとして示される複数の異なるブロックを含むことができる。次の画像２７１０に含まれる様々なブロックは、セキュアヘッダ２７１２において指定されてもよい。一般に、様々なブロック０～Ｎは、ＰＳブートコード、ＰＬ用の構成ビットストリーム、ＤＰＥアレイプログラミングセグメント、及び図２６のブロック２６２８、２６３０、２６３２、及び２６３４で参照されるレジスタプログラミングデータに対応する。特定の実施形態では、これらのブロックは、アプリケーション（例えば、区画）に従って編成することができ、複数のブロックは、第１の区画での実装のための１つのアプリケーションを表し、ブロックの異なるセットは、第１のアプリケーションと同時に第２の区画で、又は第１のアプリケーションの実行が終了した後に第１の区画で実装することができる別のアプリケーションを表す。

【0242】

ＳｏＣ１００の１つ以上の部分の部分的再構成は、経時的に、かつ特定の条件に応じてＰＤＩ２７００（又は異なるＰＤＩ）に含まれる利用可能な及び／又は異なるブロック又はブロックのセットを使用してブロック２６２８～２６３８のうちの異なるブロックを選択的に実行するＰＭＣ１６０２によって実行され得る。ＳｏＣ１００の部分的再構成は、ＳｏＣ１００内の物理コンポーネントのサブセット又は全体又はそれらの論理サブセットへの階層化を容易にする。例えば、ＰＭＣ１６０２は、区画の分離、（変更されたアプリケーションに適切であるように）ソフトウェアドライバのアンロード（及びロード）、任意の二次ブートインターフェースからのプログラミングイメージの配信、並びにプログラミングが行われる前のイメージ認証及び完全性チェックを制御することができる。

【0243】

図２８は、異なる区画を実装するＳｏＣ１００の別の例を示す。図２８の例では、様々な異なる画像がＳｏＣ１００に順次ロードされ得る。これらの異なる画像はその中に異なる区画を実装し、ＦａａＳ処理環境を例示し、プラットフォームプロバイダはＳｏＣ１００内に「シェル」設計を実装して、より大きなシステム内のＳｏＣ１００との通信を容易にし、ＳｏＣ１００内の複数の異なるユーザ（例えば、ＰＣＩｅリンクを介してＳｏＣ１００に結合されたホスト処理システムのユーザ）に対応するユーザアプリケーションの実装を同時に容易にする。

【0244】

図２８の例では、ホストデータ処理システム２８０２を含むシステム２８００が示されている。ホストデータ処理システム２８０２は、サーバなどのコンピュータシステムとして実装されてもよい。ホストデータ処理システム２８０２は、異なるユーザ（例えば、異なるプロセス、異なるアプリケーションなど）に割り当てられ得る複数の異なるＣＰＵを含む。例示の目的で、図２８は、システム２８００を使用する２人の異なるユーザＸ及びＹを示す。このように、ホストデータ処理システム２８０２のＣＰＵは、ユーザＸ及びユーザＹに割り当てられている。したがって、ホストデータ処理システム２８０２は、ユーザＸのＣＰＵ２８０４及びユーザＹのＣＰＵ２８０８を含む。ホストデータ処理システム２８０２は、ＳｏＣ１００との通信を確立することができるホストインターコネクト２８０６をさらに含む。例えば、ホストインターコネクト２８０６は、ＰＣＩｅリンクを介してＳｏＣ１００と通信可能なＰＣＩｅノードであってもよい。

【0245】

ホストデータ処理システム２８０２は、ホストメモリ２８１０に接続される。ホストメモリ２８１０は、揮発性及び／又は不揮発性メモリを含むことができる。図示されているように、ホストメモリ２８１０は、ユーザＸとユーザＹとの間で分割されている。したがって、ホストメモリ２８１０は、ユーザＸに割り当てられたユーザＸのメモリ２８１２と、ユーザＹに割り当てられたユーザＹのメモリ２８１４とを含む。

【0246】

ＳｏＣ１００は、ＰＣＩｅリンクを介してホストデータ処理システム２８０２に接続される回路基板又はカードに結合されてもよい。回路基板は、ＳｏＣ１００と、ＳｏＣ１００のためにローカルである外部ＲＡＭ２８３６とを含み得る。ＳｏＣ１００内に実装されるシェル設計は、ＳｏＣ１００内に複数の区画を作成する。ＳｏＣ１００に関連して本明細書で使用される「区画」という用語は、その区画内で実装される任意のアプリケーションによる使用のために割り当てられた又は予約されたＳｏＣ１００リソースの集合又はセットを指す。

【0247】

シェル自体は、その中のリソースを管理することができるＳｏＣ１００の選択されたコンポーネントを含むという点で、区画を占有することができる。シェルは、作成された異なる区画に実装された異なるアプリケーションが経時的に管理され得るように、ＳｏＣ１００の構成及び管理などの機能を提供する。例示的な例として、ＰＭＣ１６０２及びＰＭＣ１６０２を参照して本明細書に記載される様々な機能は、ＦａａＳプロバイダがＳｏＣ１００及びそれらのそれぞれの区画内の異なるユーザ又はアプリケーションの実装を管理できるように、シェルの一部であってもよい。別の態様では、ＰＭＣ１６０２はシェルから独立していてもよいが、シェルによってのみアクセス可能であり、その結果、様々な区画に実装されたアプリケーションはＰＭＣ１６０２にアクセスすることができない。シェルには、他の区画と同様にファイアウォールがあってもよい。しかしながら、シェルは、他の区画とは異なり、ＳｏＣ１００に実装された異なる区画、及び各区画に実装された特定のロール／ユーザを監視し、アクセスすることができる。

【0248】

一態様では、シェル（図示せず）は、変化しないＳｏＣ１００内の静的領域として実装されてもよく、区画は、ＳｏＣ１００内の動的に再構成可能な領域として実装されてもよい。シェルは、例えば、ＰＣＩｅノード（例えば、２８１６、２８２０）やＤＭＡ（２８１６、２８２２）、メモリコントローラなどを含み得る。例えば、シェルは、ＳｏＣ１００の外部に位置する回路と通信するために必要なインターフェースを含むことができる。このようにして、動的に再構成可能な領域として実装された区画は、シェルが中断されずに動作するため、ＳｏＣ１００がホストデータ処理システム、ＲＡＭ、及び／又は他の外部デバイスへの通信リンクを維持することができる間に、経時的に異なるアプリケーションを実装するように再構成することができる。シェルは、アプリケーションが区画に実装されるとアプリケーションがシェルと通信し、及び／又はシェルを介してデバイス及び／又は回路（例えば、ホストデータ処理システム２８０２及び外部ＲＡＭ２８３６などの外部回路及び／又はデバイス）にアクセスすることができるように、区画へのインターフェースを含む。シェルは、ＰＳ１０６の部分、ＰＬ１０４の部分、ＮｏＣ１０８の部分、及び／又は１つ以上のハードワイヤード回路ブロック１１０を使用して実装され得る。

【0249】

図２８の例では、ＳｏＣ１００は、２つの区画（例えば、シェルの静的領域を含まない）に分割される。各区画は、その区画で実行されている特定のアプリケーションによって使用されるＳｏＣ１００のリソースのサブセットを有するか、又は含む。例えば、ＳｏＣ１００は、ユーザＸによる使用のために割り当てられた様々なリソースを含む第１の区画（例えば、区画Ｘ）を含む。ＳｏＣ１００は、ユーザＹによる使用のために割り当てられた様々なリソースを含む第２の区画（例えば、区画Ｙ）を含む。区画、したがってユーザＸ及びユーザＹは、ＳｏＣ１００を同時に占有することができ、互いに対してファイアウォールがある。区画Ｘ及び区画Ｙは、動的に再構成可能な領域である。

【0250】

図２８の例では、区画Ｘ及び区画Ｙは、リソースの同等のサブセットを含むように見える。しかしながら、これはそうである必要はない。一方の区画には、他方の区画よりも多くの又は少ないリソースが割り当てられてもよい。ＳｏＣ１００に実装されるようなシェル、及びＰＭＣ１６０２は、区画、及び区画間のＳｏＣリソースの割り当てを確立することができる。シェルによって確立されると、シェル及び／又はＰＭＣ１６０２及びホストデータ処理システム２８０２は、異なる区画内にユーザアプリケーションを実装し、各区画に実装されたアプリケーションを経時的に変更することができる。

【0251】

例えば、区画Ｘに割り当てられたＳｏＣ１００のリソースに斜線が付される。ユーザＸに対応する区画Ｘは、ＰＳ１０６からのＰＣＩｅＡ／ＰＦ／ＶＦ回路ブロック２８１６、ＤＭＡ２８１８、ＰＬ１０４に実装された１つ以上のＰＬ機能２８２４（例えば、回路ブロック）、利用可能なハードワイヤード回路ブロックの１つ以上のＧＴ２０３２、ＭＡＣ２０３０、及びＰＣＩＰＢ２８４２、ＤＰＥアレイ１０２の１つ以上のＤＰＥ２０４、並びにユーザＸのＳｏＣメモリ２８３８として示されている外部ＲＡＭ２８３６の領域を含む。斜線が付されていないＳｏＣ１００のリソースが割り当てられている、ユーザＹに対応する区画Ｙは、ＰＳ１０６からのＰＣＩｅＡ／ＰＦ／ＶＦ回路ブロック２８２０及びＤＭＡ２８２２、ＰＬ１０４に実装された１つ以上のＰＬ機能２８２８（例えば、回路ブロック）、利用可能なハードワイヤード回路ブロックの１つ以上の他のＧＴ２０３２、別のＭＡＣ２０３０、及び別のＰＣＩＰＢ２８４２、ＤＰＥアレイ１０２の１つ以上の他のＤＰＥ２０４、並びにユーザＹのＳｏＣメモリ２８４０として示されている外部ＲＡＭ２８３６の異なる領域を含む。図２８の例では、暗号回路ブロック２８２６（例えば、ハードウェアアクセラレータエンジン）は区画Ｘと区画Ｙとの間で共有されているが、これはそうである必要はない。

【0252】

区画Ｘ及び区画Ｙの各々は、ＮｏＣ１０８を通る信号経路と、外部ＲＡＭ２８３６にアクセスするための１つ以上のメモリコントローラ（図示せず）へのアクセスとを有する。信号経路は、それぞれの各区画で実施されるアプリケーションのＰＤＩをロードすることによって確立される（例えば、アプリケーションを形成するＤＰＥ構成データ、ＮｏＣ構成データ、ＰＬ構成データ、及び／又はＰＳ構成データ）。ＰＣＩＢ２８４２及び２８４４は、外部記憶装置にアクセスするために使用されてもよい。

【0253】

この例では、ＰＭＣ１６０２（例えば、シェル内にあるか、又はシェルの制御下で動作するかのいずれか）は、区画Ｘ内のリソースが区画Ｙ内のリソースに、及びその逆に、誤って又は悪意を持ってアクセスすることを防止するために、適切な識別子及び許可バインドを用いてＳＭＩＤ回路ブロック及びＰＰＣを構成している。例外は、この例では両方の区画が暗号化回路ブロック２８２６にアクセスできることである。各々が独立したデータ経路、割り込み、制御信号などを有する分離及びファイアウォールが達成されることは、一方の区画内のアプリケーションの誤動作又はエラーが、他方の区画内のアプリケーションの動作に影響を及ぼさないことを意味する。

【0254】

区画Ｘ及び区画Ｙ間のＰＣＩｅＡ及びＤＭＡリソース割り当てを参照すると、ＳｏＣ１００とホストデータ処理システム２８０２との間のＰＣＩｅトラフィックのセキュリティ、パフォーマンス、及びエラー分離は、シェル及び／又はＰＭＣ１６０２によって実装されるＦａａＳマルチテナント分離構成に基づいて、様々なレベルの粒度で達成することができる。一態様では、例えば、複数のＰＣＩｅ Ｒｏｏｔ Ｐｏｒｔを有するデュアルソケットホストデータ処理システム又はシングルソケットホストデータ処理システムは、ＳｏＣ１００で動作することができ、ＳｏＣ１００は、区画Ｘ及び区画Ｙの各々に１つのＰＣＩｅＡコントローラを割り当てるように構成される。区画間のパフォーマンス分離は、一方の区画のＳｏＣトラフィックに対するホストデータ処理システムのバーストが他方の区画に利用可能な帯域幅を妨げないように達成され得る。さらに、１つの区画のＰＣＩｅリンクエラー又はＰＣＩｅリンクダウン状態をその区画に分離することができる。ＰＭＣは、区画Ｘの電力管理機能を区画Ｙから分離することができる。

【0255】

ＳｏＣ ＰＣＩｅ接続に対する単一ホストデータ処理システムを有するホストデータ処理システムは、区画Ｘ及び区画Ｙの各々に１つのＰＣＩｅ物理機能（ＰＦ）を割り当てるように構成されたＳｏＣ１００を有することができる。したがって、一方の区画に関連付けられたＰＦのＰＣＩｅ機能レベルリセット（ＦＬＲ）は、エラー検出及びリカバリ動作を他方の区画から分離することができる。ＰＣＩｅ ＰＡＳＩＤ ＴＬＰプレフィックス及びアドレス変換キャッシュ（ＡＴＣ）は、ホストデータ処理システム２８０２上で実行されるユーザＸ及びユーザＹと、ＳｏＣ１００上で実装されるユーザＸ及びユーザＹの役割機能（例えば、それぞれの区画Ｘ及び区画Ｙに実装されるアプリケーション）との間の共有仮想メモリ相互作用のために同時にかつ独立して利用することができる。

【0256】

図２８のデュアルテナントの例は、区画間のＰＬ１０４及びメモリリソース割り当てが実行され得ることを示している。各区画は、ＰＬ１０４の一部と、その区画に実装されたアプリケーションのサービスで利用可能な関連するメモリリソースとを有することができる。シェルは、特性化されたＰＬ使用及びパフォーマンスメトリックを有する機能の標準的な予め設計されたライブラリをユーザＸ及びＹに利用可能にすることができる。代替例では、ユーザＸ及びＹの各々は、ＳｏＣ１００の利用可能なユーザごとの分割されたリソースを利用する１つ又は複数のカスタム機能を展開することができる。

【0257】

図２８に示すように、外部ＲＡＭ２８３６（例えば、ＤＤＲ）は、区画間で割り当てられてもよい。シェルによって実装されるＦａａＳマルチテナントソリューションは、ユーザ間のオフチップメモリリソースのセキュリティ、パフォーマンス、及びエラー分離を達成することができる。これは、様々なレベルの粒度で達成することができる。例えば、複数のＤＤＲコントローラを有するＳｏＣ１００は、複数のＤＤＲコントローラを含むように構成されてもよく、１つ以上がユーザＸに割り当てられ、１つ以上の他のＤＤＲコントローラがユーザＹに割り当てられる。パフォーマンス分離は、例えば、ユーザＸの先頭の回線ブロック又はページ衝突のいずれかによるＤＤＲ帯域幅の低下が、その中で実行されるアプリケーションのユーザＹの帯域幅に影響を与えないように達成され得る。

【0258】

別の例では、ＳｏＣ１００は、複数のＤＤＲコントローラをＳｏＣアドレスマップにわたってインターリーブするように構成され得る。さらに、オフチップメモリ（例えば、外部ＲＡＭ２８３６）のアドレス空間は、ＳＭＩＤとＰＰＣとの組合せを使用してユーザごとに予約及び分離することができる。したがって、１つの区画で実行されているアプリケーションが別の区画のアドレス空間にアクセスすることは防止される。この分離は、複数のＤＤＲコントローラを使用することによって可能な集約帯域幅を達成しながら達成され得る。

【0259】

ＮｏＣ１０８は、区画Ｘに割り当てられたＳｏＣ１００上のコンポーネントと区画Ｙに割り当てられたＳｏＣ１００上のコンポーネントとの間のデータ移動及び通信のために、区画間のセキュリティ、パフォーマンス、及びエラー分離を提供することができる。分離は、ＦａａＳマルチテナント分離構成に基づいて様々なレベルの粒度で達成され得る。例えば、ＮｏＣ１０８及びＮｏＣ１０８のバッファリングリソースを利用する回路ブロック対回路ブロック及び回路ブロック対メモリ経路は、ユーザごとに割り当てることができる。ＮｏＣ１０８は、例えば、ＮｏＣ物理経路及びそれらの専用仮想チャネルがユーザ（例えば、区画）ごとに割り当てられるようにプログラムすることができる。説明したように、ＳＭＩＤは、ソース又はその周囲のトランザクションに挿入されるか、及び／又はＮｏＣ１０８エントリポイントに実装されたＳＭＩＤ回路によって挿入されるかにかかわらず、トランザクションがＮｏＣ１０８から出現したときにユーザ間のファイアウォールを強制するためにＰＰＣによって使用され得る。別の例では、ＮｏＣ１０８物理経路及び専用仮想チャネルは、ユーザ間で共有されてもよい。

【0260】

外部Ｉ／Ｏコントローラ及びハードウェア加速ブロックはまた、ユーザ間で割り当てられてもよい。例えば、ユーザＸにはＧＴ２０３２、ＭＡＣ２０３０、及びＰＣＩＢ２８４２のうちの特定のものが割り当てられ、ユーザＹには異なるＧＴ２０３２、異なるＭＡＣ２０３０、及び異なるＰＣＩＢ２８４４が割り当てられる。したがって、ユーザＸ及びユーザＹの両方が、専用のＰＣＩｅ及びイーサネットインターフェースコントローラ及び関連するＩ／Ｏを有する。

【0261】

しかしながら、他の構成では、ＳｏＣ１００は、内蔵ファイアウォール機能を使用してユーザＸ及びユーザＹをサポートし、ＰＣＩｅ及びイーサネットインターフェースコントローラ及び関連するＩ／Ｏを同時に共有する。さらに、図示の例では、ユーザＸとユーザＹの両方が暗号回路ブロック２８２６へのアクセスを共有する。ブロックは、異なるユーザによるハードワイヤード回路ブロックへの共有アクセスを表すためにのみ各区画に示されている。暗号回路ブロック２８２６は、ユーザＸ及びユーザＹに暗号化／復号化サービスを提供することができ、各ユーザは、固有の暗号鍵を有する暗号回路ブロック２８２６を使用する。これは、データトラフィックがＰＣＩｅによってサービスされるかイーサネットによってサービスされるかにかかわらず当てはまる。

【0262】

図２６、図２７、及び図２８を組み合わせて参照すると、本質的に階層的であるＳｏＣ１００のブートプロセスは、図２８に関連して説明したＦａａＳユースケースを容易にする。例えば、ＳｏＣ１００のブートコードは、ＰＤＩ２７００のブロック０として（例えば、ＳｏＣ１００の製造業者から）最初に提供されてもよい。次に、ＦａａＳプロバイダによって作成されたシェルが、ＰＤＩ２７００のブロック１としてロードされてもよい。シェルは、上述したように、各区画にリソースを割り当てることによってＳｏＣ１００の区分を確立する。しかしながら、ＳｏＣ１００のリソースは、分割されている間、構成されない。続いて、区画Ｘ及び区画Ｙにそれぞれ実装されるアプリケーションに対応するブロック２及びブロック３がロードされる。

【0263】

実装される際、各アプリケーションは、そのアプリケーションが実装されている区画に割り当てられているＳｏＣ１００のリソースのみを認識する。ファイアウォールの一部として、ＰＭＣ１６０２は、各ユーザがそのユーザの区画に対応する構成空間にアクセスすることのみを可能にするように構成される。言い換えれば、ＰＭＣ１６０２は、（ＰＬの特定のサブセット、ＤＰＥアレイの特定のサブセット、及び／又はＰＳ内の特定の要素について）区画Ｘに割り当てられたＳｏＣ１００リソースのための構成空間（例えば、構成レジスタ）にユーザＸがアクセスすることのみを可能にする。同様に、ＰＭＣ１６０２は、（ＰＬの特定のサブセット、ＤＰＥアレイの特定のサブセット、及び／又はＰＳ内の特定の要素について）ユーザＹが区画Ｙに割り当てられたＳｏＣ１００リソースのための構成空間にアクセスすることのみを許可する。

【0264】

ＰＭＣ１６０２は、様々な回路ブロック（例えば、図２３に関連して説明した共通のインターフェースを参照）の割り込みが各区画において有効化及び無効化されるプログラミングが可能である。ＰＭＣ１６０２はさらに、特定の割り込みを特定のＳＭＩＤに関連付けることができる。このフレームワークを使用して、ユーザＸは、例えば、設計（例えば、区画Ｘに割り当てられたＰＳ１０６の部分で実行される区画Ｘのためのアプリケーションの部分）が割り込みを処理する目的でドメイン内の１つ以上の異なる回路ブロックを区別する必要がないと判断することができる。例えば、区画Ｘ内のＰＳコンポーネントは、区画Ｘ内のユーザ定義のブロックが割り込みをトリガしたか、又は区画Ｘ内のハードウェアアクセラレータブロックが割り込みをトリガしたかにかかわらず、同じ割り込みサービスルーチンを実行することができる。

【0265】

上述したように、図２８の例では、区画Ｘ及び区画Ｙは、リソース割り当てに関して実質的に同じであるように示されている。しかしながら、他の例では、区分は、各ユーザ及び／又はアプリケーションの必要性に合わせて調整されてもよい。例えば、ユーザＹがユーザＸよりも少ないリソースを必要とする場合、区画Ｙよりも多くのリソース及び／又は帯域幅を区画Ｘに割り当てることができる。区分は、例えば、ユーザＸによるリソース使用量の増加に対応するために、ＮｏＣ１０８上の帯域幅を増加させてユーザＸに提供する。区画は、それぞれのユーザによるリソース割り当て及び／又は使用に関して対称である必要はない。

【0266】

マルチテナントＦａａＳのユースケースでは、いずれのユーザもＳｏＣ１００上の他のユーザに気付かない。これに関して、ユーザＸによるＳｏＣ１００の使用量の増加は区画Ｘに限定され、ユーザＹによるＳｏＣ１００の使用量を低下させない。区画は、パフォーマンス、エラー処理、及び信頼性に関して独立性を維持する。

【0267】

マルチテナントの例では、ユーザが動作を完了すると、完了したユーザに割り当てられた区画に他のユーザが実装されてもよい。例えば、ユーザＹが特定のエンドユーザにビデオを配信することに関連するビデオ処理を実行している間に、ユーザＸが長時間にわたって行われ得る拡張処理を実行することを意図している場合を考える。エンドユーザがビデオコンテンツの消費を停止すると、ユーザＹはＳｏＣ１００上の区画から削除され得る。別の異なるユーザ、例えばユーザＺは、部分的再構成を使用してユーザＹによって以前に使用された区画Ｙに実装されてもよい。これが行われている間、ユーザＸは、シェルのように中断されることなく区画Ｘ内で動作し続けることができる。部分的再構成は、ユーザＹによって以前に使用された区画内のリソース及び／又は接続性のいずれかを再構成することができる。すなわち、区画に実装された新しいユーザは、異なる構成及び／又は機能性（例えば、リソースの各サブセットにロードされる異なる構成イメージ及び／又は異なるＳＭＩＤ及び許可バインド）ではあるが、ユーザＹによって以前に使用されたＰＬ、ＮｏＣ、ＰＳ、及び／又はＤＰＥアレイの任意の組合せを使用することができる。新しいユーザは、例えば、ビデオを配信するのではなく、オーディオ処理を行ってもよい。

【0268】

図２９は、異なる区画を実装するＳｏＣ１００の別の例を示す。図２９は、ＳｏＣ１００が自動車又は他の車両で利用される例示的なユースケースを示す。図示されているように、ＳｏＣ１００は、２つの異なる区画２９０２及び２９０４に分割される。区画２９０２は、リアルタイム処理を行うアプリケーションを実装する。図示されているように、区画２９０２は、ＲＰＵ２９１０と、１つ以上の外部通信回路ブロック（例えば、Ｉ／Ｏ及び／又はインターフェース）２９０８と、ローカルＲＡＭ２９１２とを含むリアルタイム処理ドメイン２９０２を含む。一態様では、ＲＰＵ２９１０、外部通信２９０８、及びローカルＲＡＭ２９１２は、ＰＳ１０６内に実装され得る。リアルタイム処理ドメイン２９０６は、ＮｏＣ１０８を介してＤＤＲコントローラ２９１４に接続される。ＰＰＣ２９２０は、メモリ保護及びファイアウォールを提供する。図示されるように、ＮｏＣ１０８及びＰＰＣ２９２０は、区画２９０２及び区画２９０４の両方によって使用され得るグローバルリソースである。

【0269】

区分２９０４は、区分２９０２から独立している。したがって、区画２９０４における処理、エラー、及び／又はパフォーマンスの問題は、区画２９０２に影響を与えない。区画２９０４に実装されたアプリケーションは、プログラマブル機能１、２、及び３として示された複数の異なる機能を実行する。プログラマブル機能は、ＤＰＥアレイ１０２及びＰＬ領域１０４を利用する。プログラマブル機能１は、画像処理を実行し、ＰＬ１０４に実装されたコンピュータビジョン機能２９１８に接続された１つ以上のＤＰＥ２９１６を利用することができる。ＰＬ１０４内のコンピュータビジョン機能２９１８（例えば、ＰＬ１０４に実装された標準コア及び／又はＰＬ１０４のユーザ定義の回路ブロック）は、ＮｏＣ１０８に接続し、ＰＰＣ２９２０を介して複数のインターリーブＤＤＲコントローラ２９２２に接続する。プログラマブル機能２は、機械学習を実行し、ＰＬ１０４に実装された機械学習機能２９２６に接続された１つ以上のＤＰＥ２９２４を利用することができる。ＰＬ１０４内の機械学習機能２９２６（例えば、ＰＬ１０４に実装された標準コア及び／又はＰＬ１０４のユーザ定義の回路ブロック）は、ＮｏＣ１０８に接続し、ＰＰＣ２９２０を介して複数のインターリーブＤＤＲコントローラ２９２２に接続する。プログラマブル機能３は、外部デバイスへのインターフェースを提供し、ＰＬ１０４に実装された外部インターフェース２９２８を利用することができる。ＰＬ１０４内の外部インターフェース２９２８（例えば、ＰＬ１０４に実装された標準コア及び／又はＰＬ１０４のユーザ定義の回路ブロック）は、ＮｏＣ１０８に接続し、ＰＰＣ２９２０を介して複数のインターリーブＤＤＲコントローラ２９２２に接続する。

【0270】

図２９は、自動車又は他の車両内の１つ以上のカメラ及び／又は他のセンサから取得されたビデオデータストリームに対して画像処理を実行するために区画２９０４が使用され得る例を示す。区画２９０４は、例えば、車線検出、物体認識、他のコンピュータビジョンタスク、及び／又は機械学習などの動作を実行することができる。区画２９０２は、制御及び通信機能を実行することができ、他のタイミングクリティカルなリアルタイムタスクも管理することができる。関心のある特徴、例えば、各区画によって取得及び／又は生成されたデータは、各区画内のそれぞれのマスタ及びＰＰＣ２９２０に割り当てられたＳＭＩＤによって決定されるように、両方の区画によってアクセス可能なＤＤＲメモリ内の共有領域からアクセスすることができる。

【0271】

上述したように、区画２９０２及び区画２９０４は互いに分離されている。さらに、区画２９０２及び区画２９０４は、互いに干渉しないように動作する。例えば、区画２９０４でエラーが検出された場合、区画２９０２に実装されたアプリケーションは、区画２９０４が回復されている間（例えば、区画をリセットし、部分的再構成によってその中にアプリケーションをリロードすることによって）、動作し続けることができる。

【0272】

ＳｏＣ１００に実装されるアプリケーションは、ＰＭＣ１６０２によるリソースのＳｏＣ１００ブート時間割当てに基づいて実装されてもよい。ＰＭＣ１６０２は、例えば、プログラム可能なアドレスマップを使用して、２つの区画の各々のアドレス指定可能性を作成する。ＮｏＣ１０８は、区画２９０２及び区画２９０４の各々を介してＱｏＳ制御データ経路を提供する。ＮｏＣ１０８を通るデータ経路は、干渉からの自由度を保証するためにデータ経路間の分離によってプログラムされる。ＰＭＣ１６０２は、メモリ保護回路２９２０をプログラムして、ＤＤＲ、ＳＲＡＭ、周辺機器、及び他の区画などのリソースへのアクセスを提供する（及びアクセスを制限する）。

【0273】

ＰＭＣ１６０２はまた、例えばランタイムにおいて、ＳｏＣ１００の動作中に一方又は両方の区画（例えば、部分的再構成の実行する）を動的に再構成することができる。例えば、区画２９０４で実行されるアプリケーションは、異なるコンピュータビジョン及び／又は機械学習動作を実行するために、ランタイム中に異なるバージョンのアプリケーションで置き換えることができる。例示的かつ非限定的な一例として、区画２９０４で実行されるアプリケーションを、前向きカメラを用いて運転支援を行うもの（例えば、より高速で運転するため）から、駐車支援を行い後ろ向きカメラを用いるものに変更してもよい。例えば、車両内で順方向から逆方向に切り替えるのに必要な時間は、区画２９０４の部分的再構成をトリガし、区画２９０４を部分的に再構成するのに十分であり得る。運転支援及び駐車支援機能は、例示のみを目的として提供されている。それぞれの各区画に実装されたアプリケーションは、異なるセンサデータを使用し、センサデータを異なる方法で処理することができる。別の例では、デバイス全体は、区画２９０２及び区画２９０４の各々に異なる区分及び／又は異なるアプリケーションを実装するように再構成され得る。

【0274】

自動車のユースケースは、区分が暗号化区画及び／又は非暗号化区画を含み得るさらなる特徴を例示する。例えば、一方の区画は、安全上重要な機能を実行するための高い信頼性を有する安全ゾーンで実装されてもよく、他方の区画は、娯楽機能（例えば、ビデオストリーミング及び／又はオーディオ処理）を提供する際に必要な安全機能が少なくてもよい。それでも、区画にはファイアウォールがある。

【0275】

図２９の例では、１人のユーザが区画２９０２と区画２９０４の両方を所有しているため、シェルを実装する必要はない。すなわち、図２８と図２９の両方が区分の例を示しているが、図２８は、複数のユーザがＳｏＣ１００を同時に使用することができるマルチテナントモデルを示しており、図２９では、両方の区画を所有する単一のユーザがＳｏＣ１００を使用している。図２８に関連して説明したシェルは、ＰＭＣ１６０２と組み合わせてマルチテナント実装を管理することができる。

【0276】

図３０～図３２は、ＳｏＣ１００内でＰＤＩを実装する異なる例示的なユースケースを示す。図３０～図３２の例は、ＰＭＣ１６０２などの集中コンポーネントがＰＬ１０４、ＰＳ１０６、ＮｏＣ１０８、ＤＰＥアレイ１０２、及びハードワイヤード回路ブロック１１０を含むデバイス全体を構成する能力など、本明細書で前述したＳｏＣ１００の様々な特徴を示す。上述したように、場合によっては、ＰＳ１０６は、ＰＬ１０４、ＮｏＣ１０８、ＤＰＥアレイ１０２、及びハードウェア回路ブロック１１０を構成することができる。

【0277】

図３０～図３２はまた、同じ区画内の様々な回路コンポーネントを接続するためのＮｏＣ１０８などのＳｏＣ１００の共通インフラストラクチャの使用を例示する。図３０～図３２は、再マッピングの異なる例をさらに示す。再マッピングの一例は、ＳｏＣ１００の区画内のリソースが経時的に他の異なるアプリケーションによる使用のために再構成される動的部分的再構成を指す。再マッピングの別の例は、ＳｏＣ１００リソースが経時的に異なる区画を作成するように再構成される場合である。

【0278】

図３０は、ＳｏＣ１００内にＰＤＩを実装する例示的な方法３０００を示す。ＳｏＣ１００に実装されるＰＤＩは、複数の異なる区画を実装するための構成データを含み得る。典型的には、複数の異なる区画を指定するＰＤＩは、一次区画又はマスタ区画として機能する１つの区画を含む。この区画は、他の二次区画又はスレーブ区画を制御することができる。例示的な例として、図２８のＦａａＳ例に関連して本明細書で説明されるシェル設計は、一次区画として動作することができる。別の例では、図２９に示すリアルタイム処理ドメインは、一次区画として動作することができる。

【0279】

ブロック３００２において、ＳｏＣ１００の電源が投入される。ブロック３００４において、ＰＭＣ１６０２の電源が投入され、ＳｏＣ１００の初期セキュリティ設定が実行される。ＰＭＣ１６０２は、例えば、図２６に関連して本明細書で前述したような１つ以上の動作を実行することができる。

【0280】

例えば、ブロック３００４において、ＰＭＣ１６０２は、ＳｏＣ１００内の１つ以上の回路ブロックの初期設定を行うことができる。初期設定は、例えば、ＳｏＣ１００内のクロックのセットアップ及びセキュリティ設定を含む。ＰＭＣ１６０２は、ＳｏＣ１００の様々なＰＰＣに構成データを書き込むことができる。この段階で、ＰＭＣ１６０２は、ＰＭＣ１６０２のみがＰＰＣ及び／又はＰＰＣによって保護された特定のスレーブにアクセスすることを許可する構成データを書き込むことができる。ＰＭＣ１６０２はさらに、ＳＭＩＤ回路を構成することができる。

【0281】

別の態様では、ＰＭＣ１６０２は、初期構成設定をＤＰＥアレイ１０２のグローバルレジスタに書き込むことができる（図示せず）。ＰＭＣ１６０２は、例えば、これらのグローバルレジスタにアクセスするためにＮＰＩ７１０に書き込むことができる。グローバルレジスタは、例えば、ＤＰＥがＳＭＩＤで自身をどのように識別するかを指定することができる。

【0282】

電源投入時のデフォルトでは、ＮｏＣ１０８はデータ経路を用いて構成されない。電源投入後に任意の他の回路ブロックと通信する目的でＮｏＣ１０８を利用することができる回路ブロックはない。しかしながら、ＰＭＣ１６０２は、ＮＰＩ７１０を使用してＮｏＣ１０８をプログラムして、プログラミング目的のためにＤＰＥアレイ１０２への初期データ経路を確立することができる。ＮｏＣ１０８を初期設定する例示的な方法は、図１０に関連して説明される。初期データ経路は、ＰＭＣ１６０２によって構成されると、ＤＰＥアレイ１０２内の他の構成レジスタに（例えば、個々のＤＰＥ２０４のコア、メモリモジュール、ＤＭＡ、スイッチなどをプログラムするために）書き込むことによってアプリケーションをＤＰＥアレイ１０２内にプログラムするためにＰＭＣ１６０２によって使用され得る。

【0283】

一態様では、ＰＭＣ１６０２は、ＳｏＣ１００内に含まれる他のサブシステム及び／又はコンポーネントから独立したＳｏＣ１００の電力ドメインで動作し得る。ＳＭＩＤ回路及び／又はＰＰＣ回路は、ＰＭＣ電力領域に含まれ得る。これにより、ＰＭＣ１６０２は、ＳｏＣ１００のアクティブ及び信頼の中心を保ちながら、他のサブシステムを独立してパワーアップ又はパワーダウンすることができる。さらに、ＰＭＣ１６０２によって作成されたセキュリティ設定は、ＳＭＩＤ回路及び／又はＰＰＣによって、そのような回路によって保護されている特定のサブシステムの電源が切られているにもかかわらず保持され得る。

【0284】

ブロック３００６において、ＰＭＣ１６０２は、ＰＤＩをＳｏＣ１００にロードする。ＰＭＣ１６０２は、ＰＤＩを実行して区画を作成し、区画にアプリケーションを実装する。ＰＤＩは、例えば、ＳｏＣ１００の異なる区画の各々に実装される複数の区画及び１つのアプリケーションを指定する。ＰＤＩは、一次区画及び１つ以上の二次区画を指定することができ、各区画はアプリケーションを実装する。一例では、ＰＤＩは、ＳｏＣ１００にロードされてＰＭＣ１６０２によって実行されると、図２８に関連して説明したように区画を実装する。区画は、シェルと、２つ以上の異なるユーザ区画とを含み得る。別の例では、ＰＤＩは、ＳｏＣ１００にロードされてＰＭＣ１６０２によって実行されると、図２９に関連して説明したように区画を実装する。

【0285】

ブロック３００６を実行する際に、ＰＭＣ１６０２は、図２６のブロック２６２０に関連して説明したようにＰＤＩを認証することができる。さらに、ＰＭＣ１６０２は、図２６のブロック２６２６に関連して説明したようにＰＤＩを実行することができる。ＰＭＣ１６０２は、ＰＬ１０４の部分、ＰＳ１０６の部分、ＮｏＣ１０８の部分、ＤＰＥアレイ１０２の部分、及び／又はＰＤＩによって指定されるそれぞれの各区画によって使用される任意のハードワイヤード回路ブロックを構成することができる。

【0286】

ＰＤＩは、実装ルールを施行する電子設計自動化（ＥＤＡ）ツールを使用して作成することができる。実装ルールは、一般に、機能（例えば、ユーザ及び／又はアプリケーション）がＳｏＣ１００内に作成される区画内に収まることを保証する。例えば、ＳｏＣ１００に実装される区分に基づいて、ＥＤＡツールは、特定の数のＤＰＥ２０４を「Ｎ」個の異なる区画の各々に、特定の量（例えば、タイルの数）のＰＬ１０４をＮ個の区画の各々に、特定のメモリコントローラをＮ個の区画の各々又はＮ個の区画のうちの特定のもののみに、ＰＳ１０６内の特定のプロセッサをＮ個の区画又はＮ個の区画のうちの特定のもののみに、など割り当てることができる。したがって、各アプリケーションが実装されるにつれて、ＥＤＡツールは、アプリケーションがＳｏＣ１００の利用可能な区画に適合して実行できることを効果的に保証する。

【0287】

ブロック３００６の一部として、ＰＭＣ１６０２は、区画のためのファイアウォール及び分離を実施するために、ＰＤＩによって指定された様々な区画のためのセキュリティ設定を調節することができる。例えば、ＰＤＩは、ＰＭＣ１６０２がＳｏＣ１００の構成レジスタ、ＰＰＣ、及び／又はＳＭＩＤ回路に書き込み、回路の構成を完了してファイアウォールを実施し、区画内の回路が区画境界を越えて他の区画の回路リソースにアクセスするのを防ぐ構成データを含む。例えば、ＰＭＣ１６０２は、ＳｏＣ１００内の特定の区画によってのみ使用される外部メモリのプール、及びＳｏＣ１００内の異なる区画によってのみ使用される外部メモリ（例えば、重複しないメモリ）の別のプールを割り当てるようにメモリコントローラを構成することができる。

【0288】

ＳｏＣ１００が構成されると、各区画に実装されたアプリケーションは動作することができる。説明したように、ＳｏＣ１００は、ブロック３００６に続いて、図２８又は図２９に関連して説明したように区画及びアプリケーションを実装することができる。

【0289】

図３１は、ＳｏＣ１００内にＰＤＩを実装し、ＳｏＣ１００を経時的に再構成する別の例示的な方法３１００を示す。図３１の例では、ＳｏＣ１００は、第１のＰＤＩをロードすることによって構成され得る。第１のＰＤＩは、ＳｏＣ１００の特定の区分を指定し得る。その後、トリガイベントに応じて、ＳｏＣ１００は、ＳｏＣ１００の異なる区分を指定する異なるＰＤＩを用いて再設定され得る。ＰＭＣ１６０２は、例えば、異なるトリガイベント（例えば、信号及び／又は割り込み）に応答して、経時的に異なるＰＤＩをＳｏＣ１００にロードする役割を果たす制御プログラムを実行することができる。

【0290】

したがって、ブロック３１０２において、ＳｏＣ１００の電源が投入される。ブロック３１０４において、ＰＭＣの電源が投入され、ＳｏＣ１００の初期セキュリティ設定が実行される。ブロック３１０６において、ＰＭＣは、アプリケーションをＳｏＣ１００にロードして複数の区画を作成し、各区画にアプリケーションを実装する。ブロック３１０２、３１０４、及び３１０６は実質的に、それぞれ図３０のブロック３００２、３００４、及び３００６に関連して説明したように実行することができる。

【0291】

ブロック３１０８において、ＰＭＣ１６０２は、トリガイベントが検出されたか否かを判定する。トリガイベントは、ＳｏＣ１００内に実装された様々な異なる回路のいずれかによって検出され得る。そのような回路は、ＳｏＣ１００自体内のトリガイベントを検出し得る、及び／又は外部ソースからのトリガイベントを検出し得る。そのような回路は、トリガイベントの検出に応答して、ＰＭＣ１６０２及び／又は一次区画に提供され得る割り込みを生成することができる。いくつかの例示的な実施態様では、ＰＭＣ１６０２は一次区画内に含まれてもよい。

【0292】

トリガイベントの検出に応答して、方法３１００はブロック３１１０に続き、異なるＰＤＩをＳｏＣ１００にロードし、異なるＰＤＩを実行して区画を作成し、区画内にアプリケーションを実装する。図３１の例では、異なるＰＤＩがＳｏＣ１００の全体を構成し得る。異なるＰＤＩによって指定された区画は、ブロック３１０８の前に存在した区画と同じであり得るが、区画は完全に異なってもよい。区画に実装されたアプリケーションは、ブロック３１０６で最初に実装されたアプリケーションとは異なる場合もある。

【0293】

異なるＰＤＩをロードする際に、ＰＭＣ１６０２は、例えば、図２６のブロック２６２０及び２６２６を実行することができる。例示では、ＰＭＣ１６０２は、異なるＰＤＩを認証する。次いで、ＰＭＣ１６０２は、異なるＰＤＩから構成データの異なるブロックをロードして、ＤＰＥ２０４、ＰＬ１０４のタイル、ＮｏＣ１０８内の経路、ＰＳ１０６のコンポーネント、及び／又はハードワイヤード回路ブロック１１０を、異なるＰＤＩによって指定された異なる区画に割り当てる。ブロック３１１０における異なるＰＤＩのロードは、ＳｏＣ１００のリソースが異なる区画に効果的に再割り当てされる再マッピングの例を示す。さらに、各区画内のリソースは、異なるアプリケーションを実装するように再構成することができる。

【0294】

ブロック３１０８においてトリガイベントが検出されない場合、方法３１００は、トリガイベントの発生を監視するためにブロック３１０８をループし続けることができる。ループしている間、最初にブロック３１０６で実施された区分及びそれぞれの区画に実装されたアプリケーションは、動作し続ける。

【0295】

方法３１００は反復し続けることができる。図３１の例は、複数の異なるＰＤＩが利用可能であり、ＰＭＣ１６０２が異なるトリガイベントに応答して異なるＰＤＩを経時的にロードする場合を示す。ブロック３１０８で検出され得る各異なるタイプのトリガイベントは、特定のＰＤＩに関連付けられ得ることが認識されるべきである。これにより、ＳｏＣ１００は、異なる条件に応じて必要に応じて再構成されることが可能になる。上述したように、再構成は、ＳｏＣ１００のすべてのサブシステムに及ぶ。

【0296】

図３２は、ＳｏＣ１００内にＰＤＩを実装し、ＳｏＣ１００の部分的再構成を経時的に実行する別の例示的な方法３２００を示す。図３２の例では、ＳｏＣ１００は、第１のＰＤＩをロードすることによって構成され得る。第１のＰＤＩは、ＳｏＣ１００の特定の区分を指定し得る。その後、トリガイベントに応じて、ＳｏＣ１００は、１つ以上の区画における機能（例えば、アプリケーション）が動的に再構成される部分的再構成を受けてもよい。従来のＦＰＧＡタイプのデバイスにおける部分的再構成は、ＰＬ１０４のいくつかの部分に実装された機能を変更することのみを含み、他の部分は中断されずに動作し続けるが、図３２の例では、部分的再構成は、部分的再構成を受ける区画に含まれる任意のタイプの回路及び／又はサブシステムに及ぶ。

【0297】

したがって、ブロック３２０２において、ＳｏＣ１００の電源が投入される。ブロック３２０４において、ＰＭＣの電源が投入され、ＳｏＣ１００の初期セキュリティ設定が実行される。ブロック３２０６において、ＰＭＣ１６０２は、ＰＤＩをＳｏＣ１００にロードし、ＰＤＩを実行して複数の区画を作成し、各区画にアプリケーションを実装する。複数の区画は、１つの一次区画（例えば、シェル又はリアルタイム処理ドメイン）及び１つ以上の二次区画を含む。ブロック３２０２、３２０４、及び３２０６は実質的に、それぞれ図３０のブロック３００２、３００４、及び３００６に関連して説明したように実行することができる。

【0298】

ブロック３２０８において、ＰＭＣ１６０２は、動的部分的再構成を実行するためにトリガイベントが検出されたか否かを判定する。トリガイベントは、ＳｏＣ１００内に実装された様々な異なる回路のいずれかによって検出され得る。そのような回路は、ＳｏＣ１００自体内のトリガイベントを検出し得る、及び／又は外部ソースからのトリガイベントを検出し得る。そのような回路は、トリガイベントの検出に応答して、ＰＭＣ１６０２及び／又は一次区画に提供され得る割り込みを生成することができる。いくつかの例示的な実施態様では、ＰＭＣ１６０２は一次区画内に含まれてもよい。トリガイベントの検出に応答して、方法３２００はブロック３２１０に続き、異なるＰＤＩをＳｏＣ１００にロードして、その中の１つ以上の区画を再構成する。

【0299】

図３２の例では、異なるＰＤＩは、「選択された区画」と称されるＳｏＣ１００の区画を再構成する。選択された区画は、ブロック３２０６で最初に実装される二次区画であってもよい。したがって、図３０及び図３１はＳｏＣ１００全体の再構成を示しているのに対して、図３２は単一区画の部分的再構成を示している。すなわち、異なるＰＤＩは、選択された区画の一部であるＰＬ１０４の特定の部分、ＰＳ１０６の部分、ＮｏＣ１０８の部分、ＤＰＥアレイ１０２の部分、及び任意のハードワイヤード回路ブロック１１０を構成（又は再構成）するための構成データのみを含む。

【0300】

ブロック３２１０において、ＰＭＣ１６０２は、異なるＰＤＩをロードし、異なるＰＤＩを実行して、選択された区画を動的に再構成する。異なるＰＤＩは、動的に再構成されている選択された区画に含まれる任意の回路を構成するためにＰＭＣ１６０２に必要な構成データを含む。ブロック３２１０を実行する際に、ＰＭＣ１６０２は、図２６のブロック２６２０に関連して説明したように、異なるＰＤＩを認証することが可能である。ＰＭＣ１６０２はさらに、選択された区画の一部であるＰＬ１０４、ＰＳ１０６、ＮｏＣ１０８、ハードワイヤード回路ブロック１１０、及び／又はＤＰＥ２０４の部分に対して図２６のブロック２６２６を実行することができる。ＰＭＣ１６０２は、例えば、選択された区画の一部ではないＰＬ１０４、ＰＳ１０６、ＮｏＣ１０８、ハードワイヤード回路ブロック１１０、及び／又はＤＰＥ２０４のいずれの部分についても、他の構成データを上書きしない。

【0301】

方法３２００は単一の区画の再構成に関連してＳｏＣ１００の部分的再構成を説明しているが、別の態様では、部分的再構成は、複数の区画を再構成するが、ＳｏＣ１００内のすべての区画より少ない区画を再構成することを含み得ることを理解されたい。

【0302】

例示の目的で、ＰＭＣ１６０２がブロック３２０６においてシェル（図示せず）を含む図２８のアーキテクチャを最初に実装する例を考える。図２８のＦａａＳ例では、ＰＭＣ１６０２はシェルに組み込まれてもよい。シェルは静的な不変領域として実装されてもよく、不変領域は、区画を作成し、動的に再構成可能な区画に実装されたアプリケーションを制御することができる。したがって、シェルは、ＰＭＣ１６０２を含み得、各二次区画の部分的再構成を制御することができる。シェルは外部Ｉ／Ｏ及び／又は他のサポート回路を含んでもよく、外部Ｉ／Ｏ及び／又は他のサポート回路は、１つ以上又はすべての二次区画が再構成されている間、アクティブのままであり、ホスト処理システムに接続される。さらに別の例では、ＰＭＣ１６０２はシェルとは別個であってもよいが、シェルによってのみアクセス可能である。

【0303】

図２８のＦａａＳ例を続けると、ブロック３２１０において、ＰＭＣ１６０２は、ユーザＺ（例えば、別のアプリケーション又は役割）による使用のために区画Ｙを再構成し得る。選択された区画を再構成する際に、ＰＭＣ１６０２は、図２６のブロック２６２０及び２６２６に関連して説明したものと同様のプロセスを実行することができる。しかしながら、ＳｏＣ１００の全体を構成するのではなく、ロード及び実行される異なるＰＤＩは、ユーザＺによって現在使用されている区画ＹのＤＰＥアレイ１０２のＤＰＥ２０４、ユーザＺによって現在使用されている区画ＹのＰＬ１０４のタイル、及びユーザＺによって現在使用されている区画ＹのＮｏＣ１０８の部分のみをＰＭＣ１６０２に再構成させて、ユーザＺの回路間のデータ経路を確立する。ＰＭＣ１６０２はまた、ユーザＺによって使用される区画ＹのＰＳ１０６の部分及び／又はユーザＺによって使用される区画Ｙの任意のハードワイヤード回路ブロックの構成データ（例えば、実行可能コード及び／又はレジスタ設定）をロードすることができる。

【0304】

ＰＭＣ１６０２は、区画Ｘに割り当てられたリソース（例えば、ＰＬ１０４の一部、ＰＳ１０６の一部、特定のＤＰＥ２０４、ＮｏＣ１０８の一部、及び／又はハードワイヤード回路ブロック１１０）に対応する構成レジスタに書き込まないことを理解されたい。したがって、区画Ｘに実装されたアプリケーションは、ユーザＺに対応する異なるアプリケーションが区画Ｙに実装されている間、中断されずに動作し続ける。

【0305】

別の例では、図２９の場合を考える。その場合、ブロック３２０６において、ＰＭＣ１６０２は最初に区画２９０２及び区画２９０４を実装する。区画２９０２は、低電力ドメイン（例えば、ＲＰＵ、それに割り当てられたメモリコントローラ、及び区画２９０２に対応するＮｏＣ１０８を介して確立された接続を有する外部ＲＡＭのプール）に対応するアプリケーションを実装する。ＰＭＣ１６０２は、区画２９０４内の機能をさらに実装し、１つ以上のＤＰＥを利用するアプリケーションを実装し、ＰＬ１０４内の１つ以上の回路ブロックを実装し、メモリコントローラ及びＮｏＣ１０８（例えば、区画２９０４に対応する）内で確立された接続を有する外部ＲＡＭの別のプールを使用する。

【0306】

したがって、ブロック３２１０において、ＰＭＣ１６０２は、異なるＰＤＩをＳｏＣ１００にロードし、異なるＰＤＩを実行する。ＰＭＣ１６０２は、例えば、検出された特定のトリガイベントに応じて、異なる機能を実装するために区画２９０４に異なるアプリケーションを実装してもよい。前述の例を参照すると、区画２９０４は、運転アプリケーションから駐車アプリケーションへ、及びその逆に実装するように動的に再構成することができる。図３２の例では、ＳｏＣ１００は、区画２９０４内の異なるアプリケーションを実装するために動的部分的再構成を受けるが、区画２９０４に割り当てられたリソースは変更されないままである。

【0307】

場合によっては、必要とされるセキュリティ及び区画間の分離度に応じて、メモリコントローラ及び／又は他の回路ブロックを区画間で共有することができる。共有メモリコントローラは、各区画が他の区画から独立しているその区画自身のメモリのプールにのみアクセスできるように、メモリ分離を実施することができる。しかしながら、他の場合には、区画は、何らかの共有メモリを有してもよい。

【0308】

自動車の例では、ＳｏＣ１００は、１人のユーザに対応するアプリケーションを実装する。すなわち、特定のエンティティは、ＳｏＣ１００の異なる区画で同時に実行される複数のアプリケーションを開発することができる。各アプリケーションは同じユーザによって所有されてもよいが、各アプリケーションは安全要件を満たすために異なる分離された区画で実行される。例えば、低電力ドメイン及びＲＰＵを使用するアプリケーションは、他のアプリケーションからの分離を必要とするこれらの安全要件を有し得る。さらに、自動車の例では、ＰＭＣ１６０２は、ＳｏＣ１００に実装される区画より上のレベルで動作し、アプリケーションが同時に実行され、（例えば、部分的再構成を介して）区画の内外で異なるアプリケーションをスワップするのに必要な制御を提供することができる。

【0309】

トリガイベントが検出されない場合、方法３２００は、トリガイベントが検出されるまでループを続ける。ＳｏＣ１００は、現在構成されているように動作する各区画で動作し続ける。各区画に実装されたアプリケーションは、各区画が他から分離されているため、独立して動作することができる。上述したように、場合によっては、ドアベル割り込みを使用して、区画間のシグナリング及び／又はメッセージングを提供するために、ある区画から別の区画に交差することができる。

【0310】

図３０～図３２は、ＰＭＣ１６０２を使用してＳｏＣ１００内に異なるＰＤＩをロードするように説明されているが、ＳｏＣ１００がブートされ、ＰＳ１０６が構成されると、ＰＳ１０６内のプロセッサを使用してＰＤＩのロードを制御し、ＳｏＣ１００を全体的又は部分的に再構成することができる（例えば、部分的な再構成を実行する）ことを理解されたい。

【0311】

説明の目的で、本明細書に開示される様々な発明概念の完全な理解を提供するために、特定の用語が記載されている。しかしながら、本明細書で使用される用語は、本発明の構成の特定の態様を説明することのみを目的としており、限定することを意図するものではない。

【0312】

本明細書で定義されるように、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈が明らかにそうでないことを示さない限り、複数形も含むことが意図される。

【0313】

本明細書で定義されるように、「少なくとも１つ」、「１つ以上の」、及び「及び／又は」という用語は、特に明記しない限り、動作において連言的及び選言的の両方であるオープンエンド表現である。例えば、「Ａ、Ｂ、及びＣのうちの少なくとも１つ」、「Ａ、Ｂ、又はＣのうちの少なくとも１つ」、「Ａ、Ｂ、及びＣのうちの１つ以上」、「Ａ、Ｂ、又はＣのうちの１つ以上」及び「Ａ、Ｂ、及び／又はＣ」という表現はそれぞれ、Ａのみ、Ｂのみ、Ｃのみ、ＡとＢとを一緒に、ＡとＣとを一緒に、ＢとＣとを一緒に、又はＡとＢとＣとを一緒にを意味する。

【0314】

本明細書で定義される場合、「自動的に」という用語は、人間の介入がないことを意味する。

【0315】

本明細書で定義されるように、用語「の場合」は、文脈に応じて「のとき」又は「すると」又は「に応じて」又は「に応答して」を意味する。したがって、語句「決定された場合」又は「［記載された状態又は事象］が検出された場合」は、文脈に応じて、「決定されると」又は「決定に応じて」又は「［記載された状態又は事象］が検出されると」又は「［記載された状態又は事象］の検出に応じて」又は「［記載された状態又は事象］の検出に応答して」を意味すると解釈され得る。

【0316】

本明細書で定義されるように、「応じて」という用語及び上記のような同様の用語、例えば「の場合」、「のとき」又は「すると」は、動作又は事象に容易に応答又は反応することを意味する。応答又は反応は自動的に行われる。したがって、第２の動作が第１の動作に「応じて」行われる場合、第１の動作の発生と第２の動作の発生との間に因果関係がある。「応じて」という用語は因果関係を示す。

【0317】

本明細書で定義されるように、「一実施形態」、「実施形態」、「１つ以上の実施形態」、「特定の実施形態」という用語又は同様の用語は、実施形態に関連して説明される特定の特徴、構造、又は特性が、本開示内で説明される少なくとも１つの実施形態に含まれることを意味する。したがって、本開示全体を通して、「一実施形態では」、「実施形態において」、「１つ以上の実施形態において」、「特定の実施形態では」という語句、及び同様の文言の出現は、必ずしもそうとは限らないが、すべて同じ実施形態を指し得る。「実施形態」及び「配置」という用語は、本開示内で互換的に使用される。

【0318】

本明細書で定義されるように、「リアルタイム」という用語は、特定のプロセス又は決定が行われるのに十分に即時であるとユーザ又はシステムが感知する、又はプロセッサが何らかの外部プロセスに追いつくことを可能にする処理応答性のレベルを意味する。

【0319】

本明細書で定義されるように、「実質的に」という用語は、列挙された特性、パラメータ、又は値が正確に達成される必要はないが、例えば公差、測定誤差、測定精度限界、及び当業者に知られている他の要因を含む偏差又は変動が、特性が提供しようとした効果を排除しない量で発生し得ることを意味する。

【0320】

第１、第２などの用語は、様々な要素を説明するために本明細書で使用され得る。これらの要素は、特に明記しない限り、又は文脈が明らかにそうでないことを示さない限り、これらの用語は１つの要素を別の要素から区別するためにのみ使用されるので、これらの用語によって限定されるべきではない。

【0321】

図のフローチャート及びブロック図は、本発明の構成の様々な態様によるシステム、方法、及びコンピュータプログラム製品の可能な実施態様のアーキテクチャ、機能、及び動作を示す。これに関して、フローチャート又はブロック図の各ブロックは、指定された動作を実施するための１つ以上の実行可能命令を含むモジュール、セグメント、又は命令の一部を表すことができる。

【0322】

いくつかの代替実施態様では、ブロックに記載された動作は、図に記載された順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、実質的に同時に実行されてもよく、又はブロックは、関連する機能に応じて、時には逆の順序で実行されてもよい。他の例では、ブロックは、一般に、昇順で実行されてもよいが、さらに他の例では、１つ以上のブロックは、様々な順序で実行されてもよく、結果は、直後には続かない後続のブロック又は他のブロックで記憶及び利用される。また、ブロック図及び／又はフローチャート図の各ブロック、並びにブロック図及び／又はフローチャート図のブロックの組合せは、指定された機能又は動作を実行するか、専用ハードウェアとコンピュータ命令の組合せを実行する専用ハードウェアベースのシステムによって実装されてもよいことに留意されたい。

【0323】

以下の特許請求の範囲に見出すことができるすべてのミーンズプラスファンクション又はステッププラスファンクションの要素の対応する構造、材料、動作、及び均等物は、具体的に特許請求されている他の特許請求されている要素と組み合わせて機能を実行するための任意の構造、材料、又は動作を含むことが意図されている。

【0324】

デバイスは、プログラマブル論理回路と、プログラマブル論理回路に結合されたプロセッサシステムと、プログラマブル論理回路及びプロセッサシステムに結合されたネットワークオンチップとを含むことができる。ネットワークオンチップは、プログラマブル論理回路に実装された回路ブロックとプロセッサシステムとを通信可能にリンクするユーザ指定のデータ経路を確立するようにプログラム可能である。デバイスは、プログラマブル論理回路、ネットワークオンチップ、及びプロセッサシステムを構成するプラットフォーム管理コントローラを含むことができる。

【0325】

別の態様では、プログラマブル論理回路、ネットワークオンチップ、及びプロセッサシステムはそれぞれ、マスタノード及びスレーブノードを有するユーザアプリケーションの一部を実装するように構成され、ユーザアプリケーションは、プログラマブル論理回路又はプロセッサシステム内の各ノードのデータ経路及び実装を指定する。

【0326】

別の態様では、デバイスは、ネットワークオンチップに結合されたデータ処理エンジンアレイを含み、ユーザ指定のデータ経路は、データ処理エンジンアレイのデータ処理エンジンを、プログラマブル論理回路又はプロセッサシステムに実装された回路ブロックの少なくとも１つにさらに通信可能にリンクする。

【0327】

別の態様では、データ処理エンジンアレイは、ユーザアプリケーションの一部を実装するように構成され、ユーザアプリケーションは、データ処理エンジンアレイ内のノードのうちの少なくとも１つの実装を指定する。

【0328】

別の態様では、デバイスは、ネットワークオンチップに結合された特定用途向けのハードワイヤード回路ブロックを含む。特定用途向けのハードワイヤード回路ブロック及びプログラマブル論理回路に実装された回路ブロックは、共通のインターフェースを有する。

【0329】

別の態様では、ネットワークオンチップ及びプログラマブル論理回路は、複数の独立区画を実装するように構成される。

【0330】

別の態様では、各区画は異なるアプリケーションを実装し、アプリケーションは互いに分離される。

【0331】

別の態様では、デバイスは、受信したトランザクション内のトランザクションソースの識別子を認証されたトランザクションソースのリストと比較するように構成されたプログラマブル保護回路を含む。

【0332】

別の態様では、プログラマブル保護回路は、受信したトランザクションで指定されたアドレスを、トランザクションソースの識別子の許可されたアドレスとさらに比較する。

【0333】

別の態様では、プログラマブル回路に実装されたプロセッサシステム及び回路ブロックは、通信のために共通の記述子フォーマットを使用する。

【0334】

方法は、プログラマブル論理回路と、プログラマブル論理回路に結合されたプロセッサシステムと、プログラマブル論理回路及びプロセッサシステムに結合されたネットワークオンチップとを含むデバイスを提供することを含むことができる。ネットワークオンチップは、プログラマブル論理回路に実装された回路ブロックとプロセッサシステムとを通信可能にリンクするユーザ指定のデータ経路を確立するようにプログラム可能である。本方法は、デバイス内に配置されたプラットフォーム管理コントローラを使用してプログラマブル論理回路、ネットワークオンチップ、及びプロセッサシステムを構成することを含むことができる。

【0335】

別の態様では、本方法は、マスタノード及びスレーブノードを有するユーザアプリケーションの一部を実装するようにプログラマブル論理回路、ネットワークオンチップ、及びプロセッサシステムの各々を構成することを含み、ユーザアプリケーションは、プログラマブル論理回路又はプロセッサシステム内の各ノードのデータ経路及び実装を指定する。

【0336】

別の態様では、デバイスは、ネットワークオンチップに結合されたデータ処理エンジンアレイを含む。ユーザ指定のデータ経路は、データ処理エンジンアレイのデータ処理エンジンを、プログラマブル論理回路又はプロセッサシステムに実装された回路ブロックの少なくとも１つに通信可能にリンクする。

【0337】

別の態様では、本方法は、ユーザアプリケーションの一部を実装するようにデータ処理エンジンアレイを構成することを含み、ユーザアプリケーションは、データ処理エンジンアレイ内のノードのうちの少なくとも１つの実装を指定する。

【0338】

別の態様では、デバイスは、ネットワークオンチップに結合された特定用途向けのハードワイヤード回路ブロックを含む。その場合、方法は、特定用途向けのハードワイヤード回路ブロックとプログラマブル論理回路に実装された回路ブロックのための共通のインターフェースを提供することを含むことができる。

【0339】

別の態様では、方法は、複数の独立区画を実装するようにネットワークオンチップ及びプログラマブル論理回路を構成することを含む。

【0340】

別の態様では、方法は、複数の独立区画のうちの少なくとも１つを動的に再構成することを含む。

【0341】

別の態様では、方法は、各区画に異なるアプリケーションを実装することと、アプリケーションを互いに分離することとを含む。

【0342】

別の態様では、方法は、デバイス内にプログラマブル保護回路を設けることと、受信したトランザクション内のトランザクションソースの識別子を認証されたトランザクションソースのリストと比較するようにプログラマブル保護回路を構成することとを含む。

【0343】

別の態様では、方法は、受信したトランザクションで指定されたアドレスを、トランザクションソースの識別子の許可されたアドレスと比較するようにプログラマブル保護回路を構成することを含む。

【0344】

本明細書で提供される本発明の構成の説明は、例示を目的とするものであり、網羅的であること、又は開示された形態及び例に限定されることを意図するものではない。本明細書で使用される用語は、本発明の構成の原理、実際の用途又は市場で見られる技術に対する技術的改善を説明するために、及び／又は当業者が本明細書に開示される本発明の構成を理解することを可能にするために選択された。記載された本発明の構成の範囲及び精神から逸脱することなく、修正及び変形が当業者には明らかであり得る。したがって、そのような特徴及び実施態様の範囲を示すものとして、前述の開示ではなく、以下の特許請求の範囲を参照すべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】