(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-01
(45)【発行日】2024-11-12
(54)【発明の名称】出力帰還制御回路
(51)【国際特許分類】
H02M 3/155 20060101AFI20241105BHJP
【ＦＩ】
H02M3/155 H
【請求項の数】
15
(21)【出願番号】P 2021565460
(86)(22)【出願日】2020-12-03
(86)【国際出願番号】 JP2020045080
(87)【国際公開番号】W WO2021124910
(87)【国際公開日】2021-06-24
【審査請求日】2023-06-09
(31)【優先権主張番号】P 2019227311
(32)【優先日】2019-12-17
(33)【優先権主張国・地域又は機関】JP
(73)【特許権者】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】田古部 勲
(72)【発明者】
【氏名】永里 政嗣
【審査官】安池 一貴
(56)【参考文献】
【文献】特開２０１９－００９５４８（ＪＰ，Ａ）
【文献】特開２００３－０６０９３４（ＪＰ，Ａ）
【文献】米国特許第０４９８０６５１（ＵＳ，Ａ）
【文献】米国特許出願公開第２０１４／０１０７８５７（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１４／００９７９０２（ＵＳ，Ａ１）
【文献】米国特許第０７００２４０９（ＵＳ，Ｂ１）
【文献】米国特許出願公開第２０１５／０２４４２６２（ＵＳ，Ａ１）
【文献】中国特許出願公開第１１００９８７３７（ＣＮ，Ａ）
【文献】特開平０９－０６４６６３（ＪＰ，Ａ）
【文献】特開２０１９－０８３６８６（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０２Ｍ ３／１５５
(57)【特許請求の範囲】
【請求項1】
出力電圧又はこれに応じた帰還電圧と所定の基準電圧との誤差信号を生成する手段として、第１経路を形成する第１信号処理部と、第２経路を形成する第２信号処理部を有し、前記第１信号処理部は、前記第２信号処理部よりも高精度であり、
前記第２信号処理部は、前記第１信号処理部よりも高速であり、
前記第１信号処理部は、第１アンプを含み、
前記第２信号処理部は、第２アンプを含み、
前記第１アンプの入力端には、入力誤差を補正するデジタル較正部が接続されており、
前記デジタル較正部は、前記帰還電圧と前記基準電圧とを比較して生成される入力誤差検出信号に基づき生成されるデジタル較正信号によって前記第１アンプの前記入力誤差を補正する、出力帰還制御回路。
【請求項2】
前記入力誤差検出信号を受けて前記第１アンプの入力誤差が小さくなるように前記デジタル較正信号を生成する制御回路をさらに有する、請求項１に記載の出力帰還制御回路。
【請求項3】
前記第１アンプの出力端には、寄生素子以外のキャパシタが接続されている、請求項１又は２に記載の出力帰還制御回路。
【請求項4】
前記第２アンプの出力端には、寄生素子以外のキャパシタが接続されていない、請求項１～３のいずれか一項に記載の出力帰還制御回路。
【請求項5】
前記第２アンプの出力端には、抵抗が接続されている、請求項１～４のいずれか一項に記載の出力帰還制御回路。
【請求項6】
前記第１アンプは、第１トランスコンダクタンスを持ち、前記第２アンプは、前記第１トランスコンダクタンスとは異なる第２トランスコンダクタンスを持つ、
請求項１～５のいずれか一項に記載の出力帰還制御回路。
【請求項7】
前記第１アンプを用いて低域ゲインを決定し、前記第２アンプを用いて高域ゲインを決定する、
請求項１～６のいずれか一項に記載の出力帰還制御回路。
【請求項8】
前記第１アンプ及び前記第２アンプは、それぞれ、前記出力電圧または前記帰還電圧と前記基準電圧との差分に応じた第１誤差信号及び第２誤差信号を生成する、請求項１～７のいずれか一項に記載の出力帰還制御回路。
【請求項9】
前記第１誤差信号と前記第２誤差信号との加減算により前記誤差信号を生成する演算器をさらに有する、請求項８に記載の出力帰還制御回路。
【請求項10】
前記第１アンプの出力端と前記演算器との間に設けられたバッファをさらに有する、請求項９に記載の出力帰還制御回路。
【請求項11】
前記第１アンプは、前記出力電圧または前記帰還電圧と前記基準電圧との差分に応じた第１誤差信号を生成し、前記第２アンプは、前記出力電圧または前記帰還電圧若しくは前記基準電圧と前記第１誤差信号との差分に応じた第２誤差信号を前記誤差信号として出力する、
請求項１～７のいずれか一項に記載の出力帰還制御回路。
【請求項12】
入力電圧から出力電圧を生成するスイッチング出力回路と、前記出力電圧またはこれに応じた帰還電圧の入力を受け付けて前記スイッチング出力回路の出力帰還制御を行う請求項１～１１のいずれか一項に記載の出力帰還制御回路と、
を有する、スイッチング電源。
【請求項13】
前記出力帰還制御回路は、前記誤差信号が小さくなるように周波数固定方式で前記スイッチング出力回路を駆動する、請求項１２に記載のスイッチング電源。
【請求項14】
前記出力帰還制御回路は、前記誤差信号が小さくなるようにオン時間固定方式で前記スイッチング出力回路を駆動する、請求項１２に記載のスイッチング電源。
【請求項15】
前記出力帰還制御回路は、前記スイッチング出力回路の下側スイッチに流れるインダクタ電流を検出して下側電流帰還情報を取得する下側電流検出部と、
電圧帰還情報である前記誤差信号に前記下側電流帰還情報を合成して合成帰還情報を生成する情報合成部と、
を含み、
前記合成帰還情報に基づいて前記スイッチング出力回路を駆動する、
請求項１２～１４のいずれか一項に記載のスイッチング電源。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書中に開示されている発明は、出力帰還制御回路に関する。
【背景技術】
【0002】
一般に、スイッチング電源やサーボ機構などには、出力電圧が所定の基準電圧と一致するように出力帰還制御を行う出力帰還制御回路が組み込まれている。
【0003】
なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
【先行技術文献】
【特許文献】
【0004】
【文献】特開２０１９－５８０２７号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、従来の出力帰還制御回路では、高速化と高精度化の両立について、更なる検討の余地があった。
【0006】
本明細書中に開示されている発明は、本願の発明者らが見出した上記の課題に鑑み、高速化と高精度化を両立することのできる出力帰還制御回路を提供することを目的とする。
【課題を解決するための手段】
【0007】
本明細書中に開示されている出力帰還制御回路は、出力電圧又はこれに応じた帰還電圧と所定の基準電圧との誤差信号を生成する手段として、第１経路を形成する第１信号処理部と、第２経路を形成する第２信号処理部を有し、前記第１信号処理部は、前記第２信号処理部よりも高精度であり、前記第２信号処理部は、前記第１信号処理部よりも高速である構成（第１の構成）とされている。
【0008】
上記第１の構成から成る出力帰還制御回路において、前記第１信号処理部は、第１アンプを含み、前記第２信号処理部は、第２アンプを含む構成（第２の構成）にしてもよい。
【0009】
また、上記第２の構成から成る出力帰還制御回路において、前記第１アンプの出力端には、寄生素子以外のキャパシタが接続されている構成（第３の構成）にしてもよい。
【0010】
また、上記第２又は第３の構成から成る出力帰還制御回路において、前記第１アンプの入力端には、入力誤差を補正するデジタル較正部が接続されている構成（第４の構成）にしてもよい。
【0011】
また、上記第２～第４いずれかの構成から成る出力帰還制御回路において、前記第２アンプの出力端には、寄生素子以外のキャパシタが接続されていない構成（第５の構成）にしてもよい。
【0012】
また、上記第２～第５いずれかの構成から成る出力帰還制御回路において、前記第２アンプの出力端には、抵抗が接続されている構成（第６の構成）にしてもよい。
【0013】
また、第２～第６いずれかの構成から成る出力帰還制御回路において、前記第１アンプは、第１トランスコンダクタンスを持ち、前記第２アンプは、前記第１トランスコンダクタンスとは異なる第２トランスコンダクタンスを持つ構成（第７の構成）にしてもよい。
【0014】
また、上記第２～第７いずれかの構成から成る出力帰還制御回路は、前記第１アンプを用いて低域ゲインを決定し、前記第２アンプを用いて高域ゲインを決定する構成（第８の構成）にしてもよい。
【0015】
また、上記第２～第８いずれかの構成から成る出力帰還制御回路において、前記第１アンプと前記第２アンプは、それぞれ、前記出力電圧又は前記帰還電圧と前記基準電圧との差分に応じた第１誤差信号と第２誤差信号を生成する構成（第９の構成）にしてもよい。
【0016】
また、上記第９の構成から成る出力帰還制御回路は、前記第１誤差信号と前記第２誤差信号との加減算により前記誤差信号を生成する演算器を更に有する構成（第１０の構成）にしてもよい。
【0017】
また、上記第１０の構成から成る出力帰還制御回路は、前記第１アンプの出力端と前記演算器との間に設けられたバッファをさらに有する構成（第１１の構成）にしてもよい。
【0018】
また、上記第２～第８いずれかの構成から成る出力帰還制御回路において、前記第１アンプは、前記出力電圧または前記帰還電圧と前記基準電圧との差分に応じた第１誤差信号を生成し、前記第２アンプは、前記出力電圧または前記帰還電圧若しくは前記基準電圧と前記第１誤差信号との差分に応じた第２誤差信号を生成して前記誤差信号として出力する構成（第１２の構成）にしてもよい。
【0019】
また、本明細書中に開示されているスイッチング電源は、入力電圧から出力電圧を生成するスイッチング出力回路と、上記第１～第１２いずれかの構成から成り前記出力電圧またはこれに応じた帰還電圧の入力を受け付けて前記スイッチング出力回路の出力帰還制御を行う出力帰還制御回路と、を有する構成（第１３の構成）とされている。
【0020】
なお、第１３の構成から成るスイッチング電源において、前記出力帰還制御回路は、前記誤差信号が小さくなるように周波数固定方式で前記スイッチング出力回路を駆動する構成（第１４の構成）にしてもよい。
【0021】
また、第１３の構成から成るスイッチング電源において、前記出力帰還制御回路は、前記誤差信号が小さくなるようにオン時間固定方式で前記スイッチング出力回路を駆動する構成（第１５の構成）にしてもよい。
【0022】
また、上記第１３～第１５いずれかの構成から成るスイッチング電源において、前記出力帰還制御回路は、前記スイッチング出力回路の下側スイッチに流れるインダクタ電流を検出して下側電流帰還情報を取得する下側電流検出部と、電圧帰還情報である前記誤差信号に前記下側電流帰還情報を合成して合成帰還情報を生成する情報合成部と、を含み、前記合成帰還情報に基づいて前記スイッチング出力回路を駆動する構成（第１６の構成）にしてもよい。
【発明の効果】
【0023】
本明細書中に開示されている発明によれば、高速化と高精度化を両立することのできる出力帰還制御回路を提供することが可能となる。
【図面の簡単な説明】
【0024】
【図1】スイッチング電源の基本構成を示す図
【図2】スイッチング電源の第１実施形態を示す図
【図3】スイッチング電源の第２実施形態を示す図
【図4】スイッチング電源の第３実施形態を示す図
【図5】スイッチング電源の第４実施形態を示す図
【図6】スイッチング電源の第５実施形態を示す図
【図7】単一のアンプで高速化と高精度化の両立が難しい理由を説明するための図
【図8】スイッチング電源の第６実施形態を示す図
【図9】第６実施形態における周波数－ゲイン特性を示す図
【図10】スイッチング電源の第７実施形態を示す図
【図11】スイッチング電源の第８実施形態を示す図
【図12】スイッチング電源の第９実施形態を示す図
【図13】テレビの外観図
【図14】パソコンの外観図
【図15】スマートフォンの外観図
【発明を実施するための形態】
【0025】
＜スイッチング電源（基本構成）＞
図１は、スイッチング電源の基本構成を示す図である。本構成例のスイッチング電源１００は、入力電圧ＰＶＤＤから出力電圧ＶＯＵＴを生成して不図示の負荷に供給するＰＷＭ［pulse width modulation］駆動方式のＤＣ／ＤＣコンバータであり、スイッチング出力回路１１０と、帰還電圧生成回路１２０と、基準電圧生成回路１３０と、エラーアンプ１４０と、ランプ信号生成回路１５０と、オシレータ１６０と、ＰＷＭコンパレータ１７０と、制御回路１８０と、スイッチ駆動回路１９０と、を有する。
図１は、スイッチング電源の基本構成を示す図である。本構成例のスイッチング電源１００は、入力電圧ＰＶＤＤから出力電圧ＶＯＵＴを生成して不図示の負荷に供給するＰＷＭ［pulse width modulation］駆動方式のＤＣ／ＤＣコンバータであり、スイッチング出力回路１１０と、帰還電圧生成回路１２０と、基準電圧生成回路１３０と、エラーアンプ１４０と、ランプ信号生成回路１５０と、オシレータ１６０と、ＰＷＭコンパレータ１７０と、制御回路１８０と、スイッチ駆動回路１９０と、を有する。
【0026】
上記の構成要素は、スイッチング出力回路１１０に含まれる一部の構成要素（本図ではインダクタ１１３とキャパシタ１１４）を除き、スイッチング電源１００の制御主体となる半導体集積回路装置２００（いわゆる電源制御ＩＣ）に集積化するとよい。なお、半導体集積回路装置２００には、上記以外にも任意の構成要素（各種保護回路など）を適宜組み込むことが可能である。
【0027】
また、半導体集積回路装置２００は、装置外部との電気的な接続を確立するための手段として、複数の外部端子（本図では、電源端子Ｔ１、出力端子Ｔ２、接地端子Ｔ３、並びに、帰還端子Ｔ４の４本を例示）を備えている。
【0028】
スイッチング出力回路１１０は、ハーフブリッジを形成するように接続された上側スイッチと下側スイッチをオン／オフすることにより、インダクタ電流ＩＬを駆動して入力電圧ＰＶＤＤから出力電圧ＶＯＵＴを生成する降圧型のスイッチング出力段であり、出力トランジスタ１１１と、同期整流トランジスタ１１２と、インダクタ１１３と、キャパシタ１１４と、を含む。
【0029】
出力トランジスタ１１１は、スイッチング出力段の上側スイッチとして機能するＰＭＯＳＦＥＴ［P channel type metal oxide semiconductor field effect transistor］である。半導体集積回路装置２００の内部において、出力トランジスタ１１１のソースは、電源端子Ｔ１（＝入力電圧ＰＶＤＤの印加端）に接続されている。出力トランジスタ１１１のドレインは、出力端子Ｔ２（＝スイッチ電圧ＳＷの印加端）に接続されている。出力トランジスタ１１１のゲートは、上側ゲート信号Ｇ１の印加端に接続されている。出力トランジスタ１１１は、上側ゲート信号Ｇ１がハイレベルであるときにオフし、上側ゲート信号Ｇ１がローレベルであるときにオンする。
【0030】
同期整流トランジスタ１１２は、スイッチング出力段の下側スイッチとして機能するＮＭＯＳＦＥＴ［N channel type MOSFET］である。半導体集積回路装置２００の内部において、同期整流トランジスタ１１２のソースは、接地端子Ｔ３（＝接地電圧ＰＶＳＳの印加端）に接続されている。同期整流トランジスタ１１２のドレインは、出力端子Ｔ２に接続されている。同期整流トランジスタ１１２のゲートは、下側ゲート信号Ｇ２の印加端に接続されている。同期整流トランジスタ１１２は、下側ゲート信号Ｇ２がハイレベルであるときにオンし、下側ゲート信号Ｇ２がローレベルであるときにオフする。
【0031】
インダクタ１１３とキャパシタ１１４は、半導体集積回路装置２００に外付けされるディスクリート部品であり、スイッチ電圧ＳＷを整流及び平滑して出力電圧ＶＯＵＴを生成するＬＣフィルタを形成する。半導体集積回路装置２００の外部において、インダクタ１１３の第１端は、半導体集積回路装置２００の出力端子Ｔ２に接続されている。インダクタ１１３の第２端とキャパシタ１１４の第１端は、出力電圧ＶＯＵＴの印加端と帰還端子Ｔ４に接続されている。キャパシタ１１４の第２端は、接地端に接続されている。
【0032】
出力トランジスタ１１１と同期整流トランジスタ１１２は、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２に応じて相補的にオン／オフされる。このようなオン／オフ動作により、インダクタ１１３の第１端には、入力電圧ＰＶＤＤと接地電圧ＧＮＤとの間でパルス駆動される矩形波状のスイッチ電圧ＳＷが生成される。上記した「相補的」という文言は、出力トランジスタ１１１と同期整流トランジスタ１１２のオン／オフ状態が完全に逆転している場合だけでなく、両トランジスタの同時オフ期間（デッドタイム）が設けられている場合も含む。
【0033】
なお、スイッチング出力回路１１０の出力形式については、上記の降圧型に限らず、昇圧型、昇降圧型、並びに、反転型のいずれであっても構わない。また、スイッチング出力回路１１０の整流方式についても、上記の同期整流方式に限らず、下側スイッチとして整流ダイオードを用いたダイオード整流方式を採用してもよい。
【0034】
また、出力トランジスタ１１１をＮＭＯＳＦＥＴに置換することもできる。ただし、その場合には、上側ゲート信号Ｇ１のハイレベルを入力電圧ＰＶＤＤよりも高い電圧値まで引き上げるために、ブートストラップ回路やチャージポンプ回路が必要となる。
【0035】
また、出力トランジスタ１１１及び同期整流トランジスタ１１２を半導体集積回路装置２００に外付けすることも可能である。その場合には、出力端子Ｔ２に代えて、上側ゲート信号Ｇ１と下側ゲート信号Ｇ２をそれぞれ外部出力するための端子が必要となる。
【0036】
特に、スイッチング出力回路１１０に対して高電圧が印加される場合には、出力トランジスタ１１１や同期整流トランジスタ１１２として、それぞれ、パワーＭＯＳＦＥＴ、ＩＧＢＴ［insulated gate bipolar transistor］、若しくは、ＳｉＣトランジスタ又はＧａＮトランジスタなどの高耐圧素子を用いるとよい。
【0037】
帰還電圧生成回路１２０は、帰還端子Ｔ４（＝出力電圧ＶＯＵＴの印加端）と接地端との間に直列接続された抵抗１２１及び１２２を含み、両抵抗間の接続ノードから出力電圧ＶＯＵＴに応じた帰還電圧ＦＢ（＝出力電圧ＶＯＵＴの分圧電圧）を出力する。
【0038】
なお、出力電圧ＶＯＵＴがエラーアンプ１４０の入力ダイナミックレンジ内に収まっている場合には、帰還電圧生成回路１２０を省略して出力電圧ＶＯＵＴをエラーアンプ１４０に直接入力しても構わない。また、抵抗１２１と並列にキャパシタを接続してもよい。
【0039】
また、抵抗１２１及び１２２を半導体集積回路装置２００に外付けすることもできる。その場合、抵抗１２１及び１２２相互間の接続ノードを帰還端子Ｔ４に接続すればよい。
【0040】
基準電圧生成回路１３０は、所定の基準電圧ＲＥＦ（＝出力電圧ＶＯＵＴの目標設定値に相当）を生成する。なお、基準電圧生成回路１３０としては、デジタルの基準電圧設定信号をアナログの基準電圧ＲＥＦに変換するＤＡＣ［digital-to-analog converter］を用いるとよい。このような構成であれば、上記の基準電圧設定信号を用いて、起動時のソフトスタート動作を実現したり、出力電圧ＶＯＵＴを調整したりすることが可能となる。
【0041】
エラーアンプ１４０は、反転入力端（－）に印加される帰還電圧ＦＢと、非反転入力端（＋）に印加される基準電圧ＲＥＦとの差分に応じた誤差信号ＥＲＲを生成する。誤差信号ＥＲＲは、帰還電圧ＦＢが基準電圧ＲＥＦよりも低いときに上昇し、帰還電圧ＦＢが基準電圧ＲＥＦよりも高いときに低下する。
【0042】
ランプ信号生成回路１５０は、出力トランジスタ１１１のオン期間Ｔｏｎに上昇する三角波状、鋸波状、若しくは、ｎ次スロープ波状（例えばｎ＝２）のランプ信号ＲＡＭＰを生成する。なお、ランプ信号ＲＡＭＰは、例えば、出力トランジスタ１１１のオンタイミングでゼロ値から上昇を開始し、出力トランジスタ１１１のオフタイミングでゼロ値にリセットされる。
【0043】
オシレータ１６０は、所定のスイッチング周波数ｆｓｗ（＝１／Ｔｓｗ）でパルス駆動されるオン信号ＯＮ（＝クロック信号）を生成する。
【0044】
ＰＷＭコンパレータ１７０は、非反転入力端（＋）に印加される誤差信号ＥＲＲと、反転入力端（－）に印加されるランプ信号ＲＡＭＰを比較してオフ信号ＯＦＦを生成する。なお、オフ信号ＯＦＦは、ランプ信号ＲＡＭＰが誤差信号ＥＲＲよりも低いときにハイレベルとなり、ランプ信号ＲＡＭＰが誤差信号ＥＲＲよりも高いときにローレベルとなる。すなわち、オフ信号ＯＦＦのパルス生成タイミングは、誤差信号ＥＲＲが高いほど遅くなり、誤差信号ＥＲＲが低いほど早くなる。
【0045】
制御回路１８０は、オン信号ＯＮとオフ信号ＯＦＦに応じて上側制御信号Ｓ１と下側制御信号Ｓ２を生成する。具体的に述べると、制御回路１８０は、オン信号ＯＮにパルスが生成されたときに、上側制御信号Ｓ１と下側制御信号Ｓ２をいずれもローレベル（＝スイッチ電圧ＳＷをハイレベルとするときの論理レベル）に立ち下げる一方、オフ信号ＯＦＦにパルスが生成されたときに、上側制御信号Ｓ１と下側制御信号Ｓ２をいずれもハイレベル（＝スイッチ電圧ＳＷをローレベルとするときの論理レベル）に立ち上げる。
【0046】
従って、出力トランジスタ１１１のオン期間Ｔｏｎ（＝スイッチ電圧ＳＷのハイレベル期間）は、オフ信号ＯＦＦのパルス生成タイミングが遅いほど長くなり、逆に、オフ信号ＯＦＦのパルス生成タイミングが早いほど短くなる。すなわち、出力トランジスタ１１１のオンデューティＤ（＝Ｔｏｎ／Ｔｓｗ）は、誤差信号ＥＲＲが高いほど大きくなり、誤差信号ＥＲＲが低いほど小さくなる。
【0047】
スイッチ駆動回路１９０は、上側制御信号Ｓ１の入力を受け付けて上側ゲート信号Ｇ１を生成する上側ドライバ１９１と、下側制御信号Ｓ２の入力を受け付けて下側ゲート信号Ｇ２を生成する下側ドライバ１９２を含む。上側ドライバ１９１及び１９２としては、それぞれ、バッファやインバータを用いることができる。
【0048】
なお、上記構成要素のうち、少なくとも、エラーアンプ１４０、ランプ信号生成回路１５０、オシレータ１６０、ＰＷＭコンパレータ１７０、制御回路１８０、及び、スイッチ駆動回路１９０は、帰還電圧ＦＢ（延いては出力電圧ＶＯＵＴ）が所定の基準電圧ＲＥＦと一致するように出力帰還制御を行う出力帰還制御回路として理解することができる。
【0049】
特に、上記の出力帰還制御回路では、誤差信号ＥＲＲが小さくなるように周波数固定方式でスイッチング出力回路１１０が駆動されることになる。
【0050】
＜第１実施形態＞
図２は、スイッチング電源１００の第１実施形態を示す図である。本実施形態のスイッチング電源１００は、電流モード制御方式の出力帰還制御を実現するための手段として、先出の構成要素（本図では、スイッチング出力回路１１０、エラーアンプ１４０、ランプ信号生成回路１５０、オシレータ１６０、ＰＷＭコンパレータ１７０、及び、制御回路１８０を明示）に加えて、下側電流検出部２１０と、情報合成部２２０と、情報保持部２３０をさらに有する。
図２は、スイッチング電源１００の第１実施形態を示す図である。本実施形態のスイッチング電源１００は、電流モード制御方式の出力帰還制御を実現するための手段として、先出の構成要素（本図では、スイッチング出力回路１１０、エラーアンプ１４０、ランプ信号生成回路１５０、オシレータ１６０、ＰＷＭコンパレータ１７０、及び、制御回路１８０を明示）に加えて、下側電流検出部２１０と、情報合成部２２０と、情報保持部２３０をさらに有する。
【0051】
なお、本実施形態のスイッチング電源１００では、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）に応じた電圧帰還情報Ｖｉｎｆｏを取得するエラーアンプ１４０として、差動電流信号ＩＰ及びＩＮを出力する電流出力型アンプが用いられている。差動電流信号ＩＰ及びＩＮは、互いに逆向きに流れる電流であり、帰還電圧ＦＢと基準電圧ＲＥＦとの差分に応じて増減する。
【0052】
より具体的に述べると、差動電流信号ＩＰは、ＲＥＦ＞ＦＢであるときには、両者の差分が大きいほど正方向（＝エラーアンプ１４０から流れ出る方向）に大きくなり、ＲＥＦ＜ＦＢであるときには、両者の差分が大きいほど負方向（＝エラーアンプ１４０に流れ込む方向）に大きくなる。
【0053】
これに対して、差動電流信号ＩＮは、差動電流信号ＩＰとは逆に、ＲＥＦ＞ＦＢであるときには、両者の差分が大きいほど負方向に大きくなり、ＲＥＦ＜ＦＢであるときには、両者の差分が大きいほど正方向に大きくなる。
【0054】
下側電流検出部２１０は、スイッチ２１１と抵抗２１２を含み、同期整流トランジスタ１１２に流れるインダクタ電流ＩＬ（以下では下側インダクタ電流ＩＬＬと呼ぶ）を検出して電流帰還情報Ｉｉｎｆｏを取得する。
【0055】
スイッチ２１１の第１端は、同期整流トランジスタ１１２のドレイン（＝スイッチ電圧ＳＷの印加端）に接続されている。スイッチ２１１の第２端は、抵抗２１２の第１端に接続されている。抵抗２１２の第２端は、同期整流トランジスタ１１２のソース（＝接地電圧ＰＶＳＳの印加端）に接続されている。
【0056】
なお、スイッチ２１１は、下側ゲート信号Ｇ２に応じて同期整流トランジスタ１１２と共にオン／オフされる。より具体的に述べると、スイッチ２１１は、同期整流トランジスタ１１２のオン期間にオンし、同期整流トランジスタ１１２のオフ期間にオフする。
【0057】
従って、同期整流トランジスタ１１２のオン期間には、先述の電流帰還情報Ｉｉｎｆｏとして、下側インダクタ電流ＩＬＬに応じた下側センス信号ＳＮＳＬ（＝ＳＷ－ＰＶＳＳ＝－ＩＬＬ×ＲｏｎＬ、ただし、ＲｏｎＬは同期整流トランジスタ１１２のオン抵抗）が情報加算部２２０に伝達される。一方、同期整流トランジスタ１１２のオフ期間には、下側センス信号ＳＮＳＬが抵抗２１２を介してゼロ値に固定されるので、スイッチ電圧ＳＷのハイレベル（≒ＰＶＤＤ）が情報合成部２２０に伝達されることはない。
【0058】
なお、下側インダクタ電流ＩＬＬの検出手法については、同期整流トランジスタ１１２のドレイン・ソース間電圧を検出する手法のほかにも、任意の手法を採用することが可能である。例えば、同期整流トランジスタ１１２に直列接続されたセンス抵抗の両端間電圧を検出してもよいし、或いは、同期整流トランジスタ１１２に並列接続された電流検出用トランジスタのドレイン・ソース間電圧を検出してもよい。
【0059】
情報合成部２２０は、抵抗２２１及び２２２（いずれも抵抗値Ｒ）を含み、エラーアンプ１４０で取得された電圧帰還情報Ｖｉｎｆｏに下側電流検出部２１０で取得された電流帰還情報Ｉｉｎｆｏを合成して合成帰還情報ＶＩｉｎｆｏを生成する。
【0060】
抵抗２２１の第１端は、エラーアンプ１４０の第１出力端（＝差動電流信号ＩＰの出力端）に接続されている。抵抗２２１の第２端は、下側電流検出部２１０の第１出力端（＝下側センス信号ＳＮＳＬの出力端）に接続されている。
【0061】
抵抗２２２の第１端は、エラーアンプ１４０の第２出力端（＝電流信号ＩＮの出力端）に接続されている。抵抗２２２の第２端は、下側電流検出部２１０の第２出力端（＝世知電圧ＰＶＳＳの印加端）に接続されている。
【0062】
なお、抵抗２２１の第１端から出力される正側の差動誤差信号（電圧信号）は、ＥＲＲＰ＝ＩＰ×Ｒ＋ＳＷと表すことができる。また、抵抗２２２の第１端から出力される負側の差動誤差信号（電圧信号）は、ＥＲＲＮ＝ＩＮ×Ｒ＋ＰＶＳＳ（ただしＩＮ＝－ＩＰ）と表すことができる。
【0063】
従って、差動誤差信号ＥＲＲＰ及びＥＲＲＮの差分信号は、ＥＲＲＰ－ＥＲＲＮ＝２ＩＰ×Ｒ－ＩＬＬ×ＲｏｎＬと表される。ここで、右辺第１項（２ＩＰ×Ｒ）は、エラーアンプ１４０で取得された電圧帰還情報Ｖｉｎｆｏとして理解することができる。また、右辺第２項（－ＩＬＬ×ＲｏｎＬ）は、下側電流検出部２１０で取得された電流帰還情報Ｉｉｎｆｏとして理解することができる。従って、上記の差分信号（ＥＲＲＰ－ＥＲＲＮ）は、電圧帰還情報Ｖｉｎｆｏに電流帰還情報Ｉｉｎｆｏを合成した合成帰還情報ＶＩｉｎｆｏとして理解することができる。
【0064】
情報保持部２３０は、合成帰還情報ＶＩｉｎｆｏの差動入力を受け付けており、同期整流トランジスタ１１２のオン期間にインダクタ電流ＩＬの下側ピーク値をサンプリングするとともに、出力トランジスタ１１１のオン期間に差動保持信号ＨＬＤＰ及びＨＬＤＮをホールド出力するために、一対のサンプル／ホールド回路２３１及び２３２を含む。
【0065】
サンプル／ホールド回路２３１は、制御回路１８０からのサンプル／ホールド制御信号ＨＯＬＤに応じて、同期整流トランジスタ１１２のオン期間に差動誤差信号ＥＲＲＰをサンプリングする一方、出力トランジスタ１１１のオン期間に差動保持信号ＨＬＤＰをホールド出力する。
【0066】
サンプル／ホールド回路２３２は、制御回路１８０からのサンプル／ホールド制御信号ＨＯＬＤに応じて、同期整流トランジスタ１１２のオン期間に差動誤差信号ＥＲＲＮをサンプリングする一方、出力トランジスタ１１１のオン期間に差動保持信号ＨＬＤＮをホールド出力する。
【0067】
ＰＷＭコンパレータ１７０は、出力トランジスタ１１１のオン期間において、反転入力端（－）に入力されるランプ信号ＲＡＭＰ（より正確には、ランプ信号ＲＡＭＰが足し合わされた差動保持信号ＨＬＤＮ）と、非反転入力端（＋）に入力される差動保持信号ＨＬＤＰとを比較してオフ信号ＯＦＦを生成することにより、出力トランジスタ１１１のオフタイミングを決定する。
【0068】
本実施形態のスイッチング電源１００であれば、電流モード制御方式の出力帰還制御を実現することができるので、出力電圧ＶＯＵＴの負荷応答性を高めることが可能となる。
【0069】
特に、出力トランジスタ１１１に流れるインダクタ電流ＩＬ（以下では上側インダクタ電流ＩＬＨと呼ぶ）ではなく、同期整流トランジスタ１１２に流れる下側インダクタ電流ＩＬＬを検出する構成であれば、出力トランジスタ１１１のオン期間が短くなる場合（例えば高電圧入力時や低電圧出力時）であっても、電流モード制御方式の出力帰還制御を支障なく実施することが可能となる。
【0070】
なお、下側インダクタ電流ＩＬＬに応じた電流帰還情報Ｉｉｎｆｏを用いて電流モード制御方式の出力帰還制御を行うためには、同期整流トランジスタ１１２のオン期間（＝出力トランジスタ１１１のオフ期間）に取得された電流帰還情報Ｉｉｎｆｏを保持しておくための情報保持部２３０（サンプル／ホールド回路２３１及び２３２）が必須となる。
【0071】
ここで、情報保持部２３０は、情報加算部２２０とＰＷＭコンパレータ１７０との間に設けられており、電圧帰還情報Ｖｉｎｆｏに電流帰還情報Ｉｉｎｆｏを合成して得られた合成帰還情報ＶＩｉｎｆｏを保持する。
【0072】
このような構成であれば、情報保持部２３０のホールド出力期間において、情報保持部２３０の前段にノイズが重畳しても、ＰＷＭコンパレータ１７０での信号比較処理には、何ら影響が及ばない。従って、安定したデューティ制御を実現することが可能となる。
【0073】
また、電圧帰還情報Ｖｉｎｆｏと電流帰還情報Ｉｉｎｆｏを加算後にサンプル／ホールドすることにより、電圧帰還情報Ｖｉｎｆｏと電流帰還情報Ｉｉｎｆｏとの間の時間的な齟齬を防止し、スイッチング電源１００の性能を向上することが可能となる。
【0074】
＜第２実施形態＞
図３は、スイッチング電源１００の第２実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の基本構成（図１）または第１実施形態（図２）を基本としつつ、積分要素（寄生素子を除く）を持たないエラーアンプ１４０の入力誤差Ｖｏｆｓ（＝ＦＢ－ＲＥＦ）を検出してエラーアンプ１４０の入力信号（＝帰還電圧ＦＢと基準電圧ＲＥＦの少なくとも一方）を補正する誤差補正部２４０をさらに有する。なお、誤差補正部２４０は、コンパレータ２４１とデジタル較正部２４２を含む。
図３は、スイッチング電源１００の第２実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の基本構成（図１）または第１実施形態（図２）を基本としつつ、積分要素（寄生素子を除く）を持たないエラーアンプ１４０の入力誤差Ｖｏｆｓ（＝ＦＢ－ＲＥＦ）を検出してエラーアンプ１４０の入力信号（＝帰還電圧ＦＢと基準電圧ＲＥＦの少なくとも一方）を補正する誤差補正部２４０をさらに有する。なお、誤差補正部２４０は、コンパレータ２４１とデジタル較正部２４２を含む。
【0075】
コンパレータ２４１は、エラーアンプ１４０の入力誤差Ｖｏｆｓ（＝ＦＢ－ＲＥＦ）を検出する手段であり、非反転入力端（＋）に入力される帰還電圧ＦＢと反転入力端（－）に入力される基準電圧ＲＥＦとを比較して入力誤差検出信号Ｓ１１を生成する。なお、入力誤差検出信号Ｓ１１は、ＦＢ＞ＲＥＦ（すなわちＶｏｆｓ＞０）であるときにハイレベルとなり、ＦＢ＜ＲＥＦ（すなわちＶｏｆｓ＜０）であるときにローレベルとなる。
【0076】
制御回路１８０は、入力誤差検出信号Ｓ１１に基づいて、入力誤差Ｖｏｆｓが小さくなるように、デジタル較正信号Ｓ１２を生成する。例えば、入力誤差検出信号Ｓ１１がハイレベルであるときには、帰還電圧ＦＢを引き下げるか、基準電圧ＲＥＦを引き上げるか、若しくは、その両方を行うように、デジタル較正信号Ｓ１２を生成すればよい。逆に、入力誤差検出信号Ｓ１１がローレベルであるときには、帰還電圧ＦＢを引き上げるか、基準電圧ＲＥＦを引き下げるか、若しくは、その両方を行うように、デジタル較正信号Ｓ１２を生成すればよい。
【0077】
デジタル較正部２４２は、デジタル較正信号Ｓ１２に応じて、帰還電圧ＦＢ及び基準電圧ＲＥＦの少なくとも一方を補正する。なお、デジタル較正部２４２としては、ＤＡＣなどが好適に用いられる。また、入力誤差検出信号Ｓ１１をデジタル較正部２４２に直接入力し、その内部でデジタル較正信号Ｓ１２を生成する構成としてもよい。その場合には、制御回路１８０を要することなく、誤差補正部２４０だけで入力誤差Ｖｏｆｓの補正処理を完結することができる。
【0078】
次に、誤差補正部２４０の導入意義について詳細に説明する。
【0079】
一般的なエラーアンプは、積分要素となる位相補償用のキャパシタ（例えば数十ｐＦ）を持ち、その充放電を行うことで誤差信号を生成する。そのため、発振を生じ難い反面、信号帯域に制限が掛かるので、電圧帰還制御ループの高速化には不向きである。一方、エラーアンプから積分要素を排除すると、電圧帰還制御ループの高速化を実現できるが、背反として、エラーアンプの入力誤差をキャンセルし難くなる。
【0080】
そこで、本実施形態のスイッチング電源１００では、積分要素を持たないエラーアンプ１４０を用いて電圧帰還制御ループの高速化（数十ｋＨｚ→数ＭＨｚ）を図る一方、エラーアンプ１４０とは別に、エラーアンプ１４０の入力誤差Ｖｏｆｓを補正するための誤差補正部２４０が導入されている。
【0081】
このように、高速電圧帰還と誤差補正を並列化することにより、それぞれの設計パラメータを分離することができるので、電圧帰還制御ループの高速化と高精度化を両立することが可能となる。また、一般的なエラーアンプと異なり、位相補償用のキャパシタを必要としないので、チップ面積の縮小やピン数の削減を図ることも可能となる。
【0082】
＜第３実施形態＞
図４は、スイッチング電源１００の第３実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の第２実施形態（図３）と同じく、誤差補正部２４０を備えているが、その回路構成が異なっている。
図４は、スイッチング電源１００の第３実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の第２実施形態（図３）と同じく、誤差補正部２４０を備えているが、その回路構成が異なっている。
【0083】
より具体的に述べると、本実施形態の誤差補正部２４０は、先出のコンパレータ２４１と共に、デジタル較正部２４６と誤差補正アンプ２４７を含み、エラーアンプ１４０の入力誤差Ｖｏｆｓを検出してエラーアンプ１４０の出力信号（＝誤差信号ＥＲＲＰ及びＥＲＲＮ）を補正する。
【0084】
デジタル較正部２４６（例えばＤＡＣ）は、デジタル較正信号Ｓ１２に応じて、基準電圧ＲＥＦから誤差補正アンプ２４７への差動入力信号を生成する。
【0085】
誤差補正アンプ２４７は、デジタル較正部２４６からの差動入力信号に応じた補正電流ＩａｄｊＰ及びＩａｄｊＮを生成し、これをエラーアンプ１４０の差動電流信号ＩＰ及びＩＮに足し合わせる。
【0086】
なお、エラーアンプ１４０は、出力電圧ＶＯＵＴの変化を高速に伝達するＡＣパス（高速パス）としての役割を持つ。そのため、エラーアンプ１４０は、コンデンサレスかつスピード重視で設計されている。より端的に述べると、エラーアンプ１４０は、誤差補正アンプ２４７よりも高速であると言える。
【0087】
一方、デジタル較正部２４６と誤差補正アンプ２４７は、出力電圧ＶＯＵＴの精度を決定するＤＣパス（低速パス）としての役割を持つ。そのため、誤差補正アンプ２４７は、前段のデジタル較正部２４６と共に、省電力かつ精度重視で設計されている。より端的に述べると、誤差補正アンプ２４７は、エラーアンプ１４０よりも高精度であると言える。
【0088】
このように、エラーアンプ１４０の入力信号を補正するのではなく、エラーアンプ１４０の出力信号を補正する構成であっても、電圧帰還制御ループの高速化と高精度化を両立することが可能である。
【0089】
＜第４実施形態＞
図５は、スイッチング電源１００の第４実施形態を示す図である。本実施形態のスイッチング電源１００は、先の第２実施形態（図３）や第３実施形態（図４）と同じく、誤差補正部２４０を備えているが、その回路構成が異なっている。
図５は、スイッチング電源１００の第４実施形態を示す図である。本実施形態のスイッチング電源１００は、先の第２実施形態（図３）や第３実施形態（図４）と同じく、誤差補正部２４０を備えているが、その回路構成が異なっている。
【0090】
より具体的に述べると、本実施形態の誤差補正部２４０は、誤差補正アンプ２４３と、キャパシタ２４４と、抵抗２４５を含み、エラーアンプ１４０の入力誤差Ｖｏｆｓを検出して補正電流Ｉａｄｊ（＝第１誤差信号に相当）を生成し、これを用いてエラーアンプ１４０から出力される誤差信号ＥＲＲ０（＝第２誤差信号に相当）を補正する。
【0091】
【0092】
誤差補正アンプ２４３は、反転入力端（－）に印加される帰還電圧ＦＢと非反転入力端（＋）に印加される基準電圧ＲＥＦとの差分（＝入力誤差Ｖｏｆｓ）に応じた補正電流Ｉａｄｊを生成する。なお、ＦＢ＜ＲＥＦ（すなわちＶｏｆｓ＞０）であるときには、両者の差分が大きいほど補正電流Ｉａｄｊが正方向（＝誤差補正アンプ２４３の出力端から抵抗２４５を介してエラーアンプ１４０の出力端に向かう方向）に大きくなる。一方、ＦＢ＞ＲＥＦ（すなわちＶｏｆｓ＜０）であるときには、両者の差分が大きいほど補正電流Ｉａｄｊが負方向（＝エラーアンプ１４０の出力端から抵抗２４５を介して誤差補正アンプ２４３の出力端に向かう方向）に大きくなる。
【0093】
ただし、誤差補正アンプ２４３は、あくまで、入力誤差Ｖｏｆｓの補正手段としてエラーアンプ１４０に並列接続されており、その電流能力は、エラーアンプ１４０の電流能力よりも十分に小さく抑えられている（例えば数μＡ）。また、誤差補正アンプ２４３の出力端には、小容量（例えば数ｐＦ）のキャパシタ２４４が接続されている。すなわち、誤差補正アンプ２４３は、積分要素を持ち、エラーアンプ１４０よりも低速かつ高精度な電流出力型アンプであると言える。
【0094】
抵抗２４５（抵抗値：Ｒａｄｊ）は、エラーアンプ１４０の出力端と誤差補正アンプ２４３の出力端との間に接続されており、その両端間電圧を補正電圧Ｖａｄｊ（＝Ｉａｄｊ×Ｒａｄｊ）として誤差信号ＥＲＲに足し合わせることにより、補正済みの誤差信号ＥＲＲ（＝ＥＲＲ０＋Ｖａｄｊ）を生成するための加算器として機能する。
【0095】
例えば、ＦＢ＜ＲＥＦであるときには、正方向の補正電流Ｉａｄｊが流れるので、誤差信号ＥＲＲ０が補正電圧Ｖａｄｊだけ引き上げられる。その結果、補正済みの誤差信号ＥＲＲが上昇した分だけ、出力トランジスタ１１１のオフタイミングが遅れるので、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）が上昇し、入力誤差Ｖｏｆｓが減少する。
【0096】
一方、ＦＢ＞ＲＥＦであるときには、負方向の補正電流Ｉａｄｊが流れるので、誤差信号ＥＲＲ０が補正電圧Ｖａｄｊだけ引き下げられる。その結果、補正済みの誤差信号ＥＲＲが低下した分だけ、出力トランジスタ１１１のオフタイミングが早まるので、出力電圧ＶＯＵＴ（延いては帰還電圧ＦＢ）が低下し、入力誤差Ｖｏｆｓが減少する。
【0097】
このように、エラーアンプ１４０に対して低速かつ高精度な誤差補正アンプ２４３を並列に接続することにより、先の第２実施形態や第３実施形態と同じく、電圧帰還制御ループの高速化と高精度化を両立することが可能となる。
【0098】
＜第５実施形態＞
図６は、スイッチング電源１００の第５実施形態を示す図である。本実施形態のスイッチング電源１００は、先の第２実施形態（図３）、第３実施形態（図４）、第４実施形態（図５）と同じく、誤差補正部２４０を備えているが、その回路構成が異なっている。
図６は、スイッチング電源１００の第５実施形態を示す図である。本実施形態のスイッチング電源１００は、先の第２実施形態（図３）、第３実施形態（図４）、第４実施形態（図５）と同じく、誤差補正部２４０を備えているが、その回路構成が異なっている。
【0099】
より具体的に述べると、本実施形態の誤差補正部２４０は、先の第３実施形態（図４）を基本としつつ、コンパレータ２４１及びデジタル較正部２４６に代えて、第４実施形態（図５）の誤差補正アンプ２４３及びキャパシタ２４４を含む。
【0100】
誤差補正アンプ２４３は、その出力端に小容量（例えば数ｐＦ）のキャパシタ２４４が接続された電流出力型アンプである。なお、キャパシタ２４４に充電された誤差電圧Ｖｃは、ＦＢ＜ＲＥＦ（すなわちＶｏｆｓ＞０）であるときに上昇し、ＦＢ＞ＲＥＦ（すなわちＶｏｆｓ＜０）であるときに低下する。このように、誤差補正アンプ２４３及びキャパシタ２４４は、入力誤差Ｖｏｆｓを積分して誤差電圧Ｖｃを生成する積分器に相当する。
【0101】
誤差補正アンプ２４７は、非反転入力端（＋）に入力される誤差電圧Ｖｃと、反転入力端（－）に入力される基準電圧ＲＥＦとの差分値に応じた補正電流ＩａｄｊＰ及びＩａｄｊＮを生成し、これをエラーアンプ１４０の差動電流信号ＩＰ及びＩＮに足し合わせる。
【0102】
なお、エラーアンプ１４０は、先にも述べたように、出力電圧ＶＯＵＴの変化を高速に伝達するＡＣパス（高速パス）としての役割を持つ。そのため、エラーアンプ１４０は、コンデンサレスかつスピード重視で設計されている。より端的に述べると、エラーアンプ１４０は、誤差補正アンプ２４７よりも高速であると言える。
【0103】
一方、誤差補正アンプ２４７とその前段に接続される積分器（＝誤差補正アンプ２４３及びキャパシタ２４４）は、出力電圧ＶＯＵＴの精度を決定するＤＣパス（低速パス）としての役割を持つ。そのため、誤差補正アンプ２４７は、その前段の積分器と共に、省電力かつ精度重視で設計されている。より端的に述べると、誤差補正アンプ２４７は、エラーアンプ１４０よりも高精度であると言える。
【0104】
本構成を採用することにより、先の第２実施形態、第３実施形態、ないしは、第４実施形態と同じく、電圧帰還制御ループの高速化と高精度化を両立することが可能となる。
【0105】
特に、スイッチング電源１００に軽負荷モード（＝軽負荷時にスイッチング動作を一時停止して消費電力を低減する省電力モード）が実装される場合には、積分要素を持たないエラーアンプ１４０を用いて高速な出力帰還制御を実現することにより、軽負荷モードからの復帰時における過渡応答特性を高めておくことが重要となる。
【0106】
ただし、本実施形態のスイッチング電源１００では、スイッチング動作が一時停止される軽負荷モードにおいて、上記の積分器で誤差電圧Ｖｃを保持しておくことができない。そのため、軽負荷モードからの復帰時に誤差補正アンプ２４７が誤動作を生じ得る。
【0107】
このような不具合を回避するためには、例えば、軽負荷モードでも誤差電圧Ｖｃが所定の下限値を下回らないように制限するクランパ（不図示）を積分器の後段に設けておくとよい。また、もちろん、先出の第２実施形態（図３）や第３実施形態（図４）を採用し、デジタル較正部２４６を用いて電圧情報を保持してもよい。
【0108】
＜高速化と高精度化の両立＞
図７は、単一のエラーアンプ１４０を用いて高速化と高精度化を両立することが難しい理由を説明するための図である。なお、以下では、エラーアンプ１４０のトランスコンダクタンスがｇｍであるものとして説明する。
図７は、単一のエラーアンプ１４０を用いて高速化と高精度化を両立することが難しい理由を説明するための図である。なお、以下では、エラーアンプ１４０のトランスコンダクタンスがｇｍであるものとして説明する。
【0109】
本図で示したように、エラーアンプ１４０の出力端には、一般に、位相補償用の抵抗Ｒｃ及びＣｃが接続されているほか、寄生素子として抵抗ＲｏやキャパシタＣｐが付随している。そのため、例えば、エラーアンプ１４０の伝達関数が２つの極（第１ポールと第２ポール）と１つのゼロ点を含む場合には、第１ポールがｇｍ、Ｒｏ及びＣｃに応じて決まり、第２ポールがｇｍ、Ｒｃ及びＣｐに応じて決まり、ゼロ点がｇｍ、Ｒｃ及びＣｃに応じて決まる。
【0110】
このように、２つの極と１つのゼロ点は、それぞれの関係が独立していない。また、半導体集積回路装置２００では、内部パラメータ（ｇｍ、Ｒｃ、Ｃｃなど）の設定値に制約がある。そのため、単一のエラーアンプ１４０を用いて２つの極と１つのゼロ点を狙い通りに設定することは困難である。
【0111】
例えば、エラーアンプ１４０の精度を高めるために、エラーアンプ１４０の素子サイズを大型化すると、寄生のキャパシタＣｐも大きくなるので、エラーアンプ１４０の応答速度が低下してしまう。一方、エラーアンプ１４０の応答速度を高めるためには、できるだけ寄生のキャパシタＣｐが付随しないように、エラーアンプ１４０の素子サイズを小型化しなければならないので、エラーアンプ１４０の精度が犠牲となる。
【0112】
以下では、上記の考察に鑑み、高速化と高精度化を両立することのできる出力帰還制御回路について提案する。
【0113】
＜第６実施形態＞
図８は、スイッチング電源１００の第６実施形態を示す図である。本実施形態のスイッチング電源１００は、出力帰還制御回路の構成要素として、単一のエラーアンプ１４０ではなく、第１経路（ＤＣパス／低速パス）を形成する第１信号処理部（例えばエラーアンプ１４０ａ）と、第２経路（ＡＣパス／高速パス）を形成する第２信号処理部（例えばエラーアンプ１４０ｂ）と、を有する。すなわち、本実施形態のスイッチング電源１００では、先出のエラーアンプ１４０が２つに分離されている。なお、以下では、エラーアンプ１４０ａ及び１４０ｂそれぞれのトランスコンダクタンスがｇｍ１及びｇｍ２（ただしｇｍ１≠ｇｍ２）であるものとして説明する。
図８は、スイッチング電源１００の第６実施形態を示す図である。本実施形態のスイッチング電源１００は、出力帰還制御回路の構成要素として、単一のエラーアンプ１４０ではなく、第１経路（ＤＣパス／低速パス）を形成する第１信号処理部（例えばエラーアンプ１４０ａ）と、第２経路（ＡＣパス／高速パス）を形成する第２信号処理部（例えばエラーアンプ１４０ｂ）と、を有する。すなわち、本実施形態のスイッチング電源１００では、先出のエラーアンプ１４０が２つに分離されている。なお、以下では、エラーアンプ１４０ａ及び１４０ｂそれぞれのトランスコンダクタンスがｇｍ１及びｇｍ２（ただしｇｍ１≠ｇｍ２）であるものとして説明する。
【0114】
エラーアンプ１４０ａは、出力電圧ＶＯＵＴの精度を決定するＤＣパス（低速パス）としての役割を持つ。そのため、エラーアンプ１４０ａは、省電力かつ精度重視（高ゲインかつ低オフセット重視）で設計されている。より端的に述べると、エラーアンプ１４０ａは、エラーアンプ１４０ｂよりも高精度であると言える。
【0115】
なお、エラーアンプ１４０ａの出力端には、位相補償用のキャパシタＣｃが接続されている。従って、Ｃｃ＞＞Ｃｐであれば、寄生のキャパシタＣｐを無視することができる。また、エラーアンプ１４０ａの出力端には、寄生素子として抵抗Ｒｏが付随している。その結果、第１ポールがｇｍ１、Ｒｏ及びＣｃに応じて決まる。
【0116】
これに対して、エラーアンプ１４０ｂは、出力電圧ＶＯＵＴの変化を高速に伝達するＡＣパス（高速パス）としての役割を持つ。そのため、エラーアンプ１４０ｂは、コンデンサレスかつスピード重視で設計されている。より端的に述べると、エラーアンプ１４０ｂは、エラーアンプ１４０ａよりも高速であると言える。
【0117】
なお、エラーアンプ１４０ｂの出力端には、位相補償用の抵抗Ｒｃが接続されている。従って、Ｒｃ＜＜Ｒｏであれば、寄生の抵抗Ｒｏを無視することができる。また、エラーアンプ１４０ｂの出力端には、寄生素子としてキャパシタＣｐが付随している。逆に言うと、エラーアンプ１４０ｂの出力端には、寄生素子以外のキャパシタ（例えば、位相補償用のキャパシタＣｃ）が接続されていない。すなわち、エラーアンプ１４０ｂは、積分要素を持たない。従って、第２ポールがｇｍ２、Ｒｃ及びＣｐに応じて決まる。
【0118】
このように、低速パスを形成するエラーアンプ１４０ａと、高速パスを形成するエラーアンプ１４０ｂを個別に用意することにより、それぞれのトランスコンダクタンスｇｍ１及びｇｍ２を互いに独立して任意に設定することができる。その結果、伝達関数の調整範囲が広がるので、電圧帰還制御ループの高速化と高精度化を両立することが可能となる。
【0119】
図９は、第６実施形態における周波数－ゲイン特性を示す図である。本図で示したように、低域ゲインは、低速パスを形成するエラーアンプ１４０ａを用いて決定することができる。例えば、低域ゲインを引き上げるためには、トランスコンダクタンスｇｍ１を小さくしたり、キャパシタＣｃの容量値を大きくしたりすればよい。
【0120】
一方、高域ゲインは、高速パスを形成するエラーアンプ１４０ｂを用いて決定することができる。例えば、高域ゲインを引き上げるためには、トランスコンダクタンスｇｍ２を大きくしたり、抵抗Ｒｃの抵抗値を高くしたりすればよい。
【0121】
＜第７実施形態＞
図１０は、スイッチング電源１００の第７実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の第６実施形態（図８）を基本としつつ、エラーアンプ１４０ａ及び１４０ｂ、並びに、位相補償用の抵抗Ｒｃ及びキャパシタＣｃに加えて、バッファ１４１と演算器１４２（本図の例では加算器）を含む。
図１０は、スイッチング電源１００の第７実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の第６実施形態（図８）を基本としつつ、エラーアンプ１４０ａ及び１４０ｂ、並びに、位相補償用の抵抗Ｒｃ及びキャパシタＣｃに加えて、バッファ１４１と演算器１４２（本図の例では加算器）を含む。
【0122】
エラーアンプ１４０ａは、反転入力端（－）に入力される帰還電圧ＦＢと、非反転入力端（＋）に入力される基準電圧ＲＥＦとの差分に応じた誤差信号ＥＲＲ１を出力する。なお、先出の第３実施形態（図４）に倣い、エラーアンプ１４０ａの入力端には、入力誤差Ｖｏｆｓを補正するデジタル較正部２４６を接続してもよい。その場合、キャパシタＣｃは省略することも可能である。
【0123】
エラーアンプ１４０ｂは、反転入力端（－）に入力される帰還電圧ＦＢと、非反転入力端（＋）に入力される基準電圧ＲＥＦとの差分に応じた誤差信号ＥＲＲ２を出力する。
【0124】
バッファ１４１は、エラーアンプ１４０ａの出力端と演算器１４２との間に設けられており、エラーアンプ１４０ａで生成された誤差信号ＥＲＲ１を演算器１４２に出力する。
【0125】
演算器１４２は、誤差信号ＥＲＲ１及びＥＲＲ２を足し合わせて誤差信号ＥＲＲを生成し、これを後段のＰＷＭコンパレータ１７０（不図示）に出力する。
【0126】
このように、低速パスを形成するエラーアンプ１４０ａと、高速パスを形成するエラーアンプ１４０ｂを個別に用意し、双方で生成される誤差信号ＥＲＲ１及びＥＲＲ２の加減算を行うことにより、電圧帰還制御ループの高速化と高精度化を両立することができる。
【0127】
＜第８実施形態＞
図１１は、スイッチング電源１００の第８実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の第６実施形態（図８）を基本としつつ、エラーアンプ１４０ａ及び１４０ｂ相互間の接続関係に工夫が凝らされている。
図１１は、スイッチング電源１００の第８実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の第６実施形態（図８）を基本としつつ、エラーアンプ１４０ａ及び１４０ｂ相互間の接続関係に工夫が凝らされている。
【0128】
エラーアンプ１４０ａは、反転入力端（－）に入力される帰還電圧ＦＢと、非反転入力端（＋）に入力される基準電圧ＲＥＦとの差分に応じた誤差信号ＥＲＲ１を出力する。なお、先出の第３実施形態（図４）に倣い、エラーアンプ１４０ａの入力端には、入力誤差Ｖｏｆｓを補正するデジタル較正部２４６を接続してもよい。その場合、キャパシタＣｃは省略することも可能である。
【0129】
エラーアンプ１４０ｂは、反転入力端（－）に入力される帰還電圧ＦＢと、非反転入力端（＋）に入力される誤差信号ＥＲＲ１との差分に応じた誤差信号ＥＲＲ２を生成して、これを誤差信号ＥＲＲとして後段のＰＷＭコンパレータ１７０（不図示）に出力する。
【0130】
本実施形態のスイッチング電源１００であれば、先出の第７実施形態（図１０）と異なり、バッファ１４１や演算器１４２を要することなく、電圧帰還制御ループの高速化と高精度化を両立することができる。
【0131】
なお、改めて図示はしないが、帰還電圧ＦＢ及び基準電圧ＲＥＦそれぞれの入力端を互いに入れ替えるとともに、エラーアンプ１４０ｂの入力極性を正負反転させても、上記と同様の作用効果を享受することが可能である。
【0132】
＜第９実施形態＞
図１２は、スイッチング電源１００の第９実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の第８実施形態（図１１）を基本としつつ、エラーアンプ１４０ｂの後段に続く構成要素として、スイッチング出力回路１１０、ＰＷＭコンパレータ１７０、制御回路１８０、下側電流検出部２１０、情報合成部２２０、及び、オン時間設定部２５０が描写されている。なお、既出の構成要素については、基本的に、図１、図２及び図１１と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分について重点的に詳述する。
図１２は、スイッチング電源１００の第９実施形態を示す図である。本実施形態のスイッチング電源１００は、先出の第８実施形態（図１１）を基本としつつ、エラーアンプ１４０ｂの後段に続く構成要素として、スイッチング出力回路１１０、ＰＷＭコンパレータ１７０、制御回路１８０、下側電流検出部２１０、情報合成部２２０、及び、オン時間設定部２５０が描写されている。なお、既出の構成要素については、基本的に、図１、図２及び図１１と同一の符号を付すことで重複した説明を省略し、以下では、本実施形態の特徴部分について重点的に詳述する。
【0133】
下側電流検出部２１０は、同期整流トランジスタ１１２に流れる下側インダクタ電流ＩＬＬを検出して電流帰還情報Ｉｉｎｆｏを取得する。
【0134】
情報合成部２２０は、エラーアンプ１４０ｂから出力される電圧帰還情報Ｖｉｎｆｏに下側電流検出部２１０で取得された電流帰還情報Ｉｉｎｆｏを合成して合成帰還情報ＶＩｉｎｆｏ（＝正側誤差信号ＥＲＲＰ及び負側誤差信号ＥＲＲＮ）を生成する。
【0135】
ＰＷＭコンパレータ１７０は、非反転入力端（＋）に入力される正側誤差信号ＥＲＲＰと、反転入力端（－）に入力される負側誤差信号ＥＲＲＮとを比較することにより、セット信号ＳＥＴを生成する。
【0136】
オン時間設定部２５０は、セット信号ＳＥＴのパルス生成タイミングから所定のオン時間が経過した時点で、リセット信号ＲＳＴにパルスを生成する。
【0137】
制御回路１８０は、セット信号ＳＥＴのパルス生成タイミングでスイッチ電圧ＳＷをハイレベルにセットし、リセット信号ＲＳＴのパルス生成タイミングでスイッチ電圧ＳＷをローレベルにリセットするように、上側制御信号Ｓ１と下側制御信号Ｓ２を生成する。
【0138】
本実施形態のスイッチング電源１００であれば、エラーアンプ１４０ａ及び１４０ｂを含む出力帰還制御回路を用いて、誤差信号ＥＲＲ（＝ＥＲＲＰ－ＥＲＲＮ）が小さくなるように、オン時間固定方式でスイッチング出力回路１１０を駆動することができる。
【0139】
特に、電圧帰還情報Ｖｉｎｆｏだけでなく、電流帰還情報Ｉｉｎｆｏを加味した出力帰還制御を行うことにより、帰還電圧ＦＢに重畳するリップル成分が小さい場合（例えば、キャパシタ１１４として低ＥＳＲ［equivalent series resistance］のセラミックキャパシタを用いる場合）であっても、安定した出力帰還制御を実現することが可能となる。
【0140】
＜実施形態の組み合わせ＞
なお、これまでに説明してきた種々の実施形態は、矛盾のない限り、任意に組み合わせることが可能である。
なお、これまでに説明してきた種々の実施形態は、矛盾のない限り、任意に組み合わせることが可能である。
【0141】
例えば、第２実施形態（図３）、第３実施形態（図４）、第４実施形態（図５）、第５実施形態（図６）、第６実施形態（図８）、又は、第７実施形態（図１０）で生成される誤差信号ＥＲＲを用いて、第９実施形態（図１２）で例示したオン時間固定方式の出力帰還制御を行うことも可能である。
【0142】
＜アプリケーション＞
また、これまでに説明してきたスイッチング電源１００は、様々なアプリケーションの電源手段として利用することができる。なお、アプリケーションの一例としては、図１３のテレビＸ、図１４のパソコンＹ、及び、図１５のスマートフォンＺを挙げることができる。もちろん、ここに挙げた以外のアプリケーションにもスイッチング電源１００を適用し得ることは言うまでもない。
また、これまでに説明してきたスイッチング電源１００は、様々なアプリケーションの電源手段として利用することができる。なお、アプリケーションの一例としては、図１３のテレビＸ、図１４のパソコンＹ、及び、図１５のスマートフォンＺを挙げることができる。もちろん、ここに挙げた以外のアプリケーションにもスイッチング電源１００を適用し得ることは言うまでもない。
【0143】
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
【0144】
例えば、出力帰還制御回路が組み込まれるスイッチング電源は、スイッチング周波数ｆｓｗが固定である構成（図１など）としてもよいし、スイッチング周波数ｆｓｗが可変である構成（図１２など）としてもよい。また、電流モード制御方式であるか電圧モード制御方式であるかも不問である。
【0145】
また、エラーアンプの出力形式は、シングルまたは差動のいずれであっても構わない。
【0146】
また、出力帰還制御回路の適用対象は、何らスイッチング電源に限らず、他形式の電源であってもよいし、電源以外のサーボ機構などであってもよい。
【0147】
このように、本明細書中に開示されている種々の実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【産業上の利用可能性】
【0148】
本明細書中に開示されている出力帰還制御回路は、出力電圧またはこれに応じた帰還電圧が所定の基準電圧と一致するように出力帰還制御を行う必要のあるスイッチング電源やサーボ機構などに利用することが可能である。
【符号の説明】
【0149】
１００ スイッチング電源
１１０ スイッチング出力回路
１１１ 出力トランジスタ（ＰＭＯＳＦＥＴ）
１１２ 同期整流トランジスタ（ＮＭＯＳＦＥＴ）
１１３ インダクタ
１１４ キャパシタ
１２０ 帰還電圧生成回路
１２１、１２２ 抵抗
１３０ 基準電圧生成回路
１４０、１４０ａ、１４０ｂ エラーアンプ
１４１ バッファ
１４２ 演算器
１５０ ランプ信号生成回路
１６０ オシレータ
１７０ ＰＷＭコンパレータ
１８０ 制御回路
１９０ スイッチ駆動回路
１９１、１９２ ドライバ
２００ 半導体集積回路装置（電源制御装置）
２１０ 下側電流検出部
２１１ スイッチ
２１２ 抵抗
２２０ 情報合成部
２２１、２２２ 抵抗
２３０ 情報保持部
２３１、２３２ サンプル／ホールド回路
２４０ 誤差補正部
２４１ コンパレータ
２４２ デジタル較正部
２４３ 誤差補正アンプ
２４４ キャパシタ
２４５ 抵抗
２４６ デジタル較正部
２４７ 誤差補正アンプ
２５０ オン時間設定部
Ｃｃ、Ｃｐ キャパシタ
Ｒｃ、Ｒｏ 抵抗
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 外部端子
Ｘ テレビ
Ｙ パソコン
Ｚ スマートフォン
１１０ スイッチング出力回路
１１１ 出力トランジスタ（ＰＭＯＳＦＥＴ）
１１２ 同期整流トランジスタ（ＮＭＯＳＦＥＴ）
１１３ インダクタ
１１４ キャパシタ
１２０ 帰還電圧生成回路
１２１、１２２ 抵抗
１３０ 基準電圧生成回路
１４０、１４０ａ、１４０ｂ エラーアンプ
１４１ バッファ
１４２ 演算器
１５０ ランプ信号生成回路
１６０ オシレータ
１７０ ＰＷＭコンパレータ
１８０ 制御回路
１９０ スイッチ駆動回路
１９１、１９２ ドライバ
２００ 半導体集積回路装置（電源制御装置）
２１０ 下側電流検出部
２１１ スイッチ
２１２ 抵抗
２２０ 情報合成部
２２１、２２２ 抵抗
２３０ 情報保持部
２３１、２３２ サンプル／ホールド回路
２４０ 誤差補正部
２４１ コンパレータ
２４２ デジタル較正部
２４３ 誤差補正アンプ
２４４ キャパシタ
２４５ 抵抗
２４６ デジタル較正部
２４７ 誤差補正アンプ
２５０ オン時間設定部
Ｃｃ、Ｃｐ キャパシタ
Ｒｃ、Ｒｏ 抵抗
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 外部端子
Ｘ テレビ
Ｙ パソコン
Ｚ スマートフォン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】