特許 7581305 クロックリカバリ回路、誤り率測定装置、及び誤り率測定方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-01

(45)【発行日】2024-11-12

(54)【発明の名称】クロックリカバリ回路、誤り率測定装置、及び誤り率測定方法

(51)【国際特許分類】

   H04L 7/033 20060101AFI20241105BHJP

   G06F 1/04 20060101ALI20241105BHJP

   H03L 7/08 20060101ALI20241105BHJP

   H04B 1/7156 20110101ALI20241105BHJP

   H04L 7/04 20060101ALI20241105BHJP

【ＦＩ】

H04L7/033

G06F1/04 512

H03L7/08 107

H04B1/7156

H04L7/04 300

【請求項の数】 8

(21)【出願番号】P 2022190657

(22)【出願日】2022-11-29

(65)【公開番号】P2024078239

(43)【公開日】2024-06-10

【審査請求日】2023-12-27

(73)【特許権者】

【識別番号】000000572

【氏名又は名称】アンリツ株式会社

(74)【代理人】

【識別番号】110003694

【氏名又は名称】弁理士法人有我国際特許事務所

(72)【発明者】

【氏名】山根 一浩

【審査官】谷岡 佳彦

(56)【参考文献】

【文献】特開２０１３－２５５１６４（ＪＰ，Ａ）

【文献】特開２０１３－０９３７９４（ＪＰ，Ａ）

【文献】特開２０１１－１７６４１３（ＪＰ，Ａ）

【文献】特開２０２２－１４７６８３（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０４Ｌ ７／０３３

Ｇ０６Ｆ １／０４

Ｈ０３Ｌ ７／０８

Ｈ０４Ｂ １／７１５６

Ｈ０４Ｌ ７／０４

(57)【特許請求の範囲】

【請求項1】

ＳＳＣ（Spread Spectrum Clock）変調されたリファレンスクロックを生成するリファレンスクロック生成部（１０）と、
所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号のＳＳＣ変調クロックを、前記リファレンスクロックに同期して再生するクロックリカバリ部（２０）と、
前記クロックリカバリ部により再生された前記ＳＳＣ変調クロックをＦＭ復調してＦＭ復調信号を生成するＦＭ復調部（２２）と、
前記ＦＭ復調信号の周期を表す周期情報と、前記ＦＭ復調信号の傾きを表す傾き情報とを取得し、取得した前記周期情報及び前記傾き情報に基づいて変調用信号を生成する変調用信号生成部（３０）と、を備え、
前記リファレンスクロック生成部は、
入力される制御電圧に応じた周波数の出力信号を出力する電圧制御発振器（１４）と、
所定の周波数を有する基準クロック源と、前記電圧制御発振器の前記出力信号との位相差に応じた位相差信号を出力する位相比較器（１６）と、
前記位相差信号に従った充電／放電電流を生成するチャージポンプ（１７）と、
前記充電／放電電流から高周波成分を除去した信号を出力するループフィルタ（１２）と、
前記変調用信号生成部により生成された前記変調用信号と、前記ループフィルタの出力とを加算する信号合成部（１１）と、を有し、
前記電圧制御発振器は、前記信号合成部の出力が前記制御電圧として入力されることにより、前記電圧制御発振器のクロックを変調して前記リファレンスクロックを生成し、生成した前記リファレンスクロックを前記出力信号として出力することを特徴とするクロックリカバリ回路。

【請求項2】

前記変調用信号生成部は、
前記周期情報を取得する周期情報取得部（３１）と、
前記傾き情報を取得する傾き情報取得部（３２）と、
前記周期情報及び前記傾き情報に基づいて三角波信号をデジタル演算により生成する三角波信号発生器（４０）と、
前記三角波信号をデジタル－アナログ変換して前記変調用信号を生成するＤＡＣ（５０）と、を含むことを特徴とする請求項１に記載のクロックリカバリ回路。

【請求項3】

前記周期情報取得部は、前記ＦＭ復調信号の直流平均値レベルを第１閾値として、前記ＦＭ復調信号のレベルが連続して前記第１閾値以上になる期間、又は、前記ＦＭ復調信号のレベルが連続して前記第１閾値以下になる期間を前記周期情報として取得することを特徴とする請求項２に記載のクロックリカバリ回路。

【請求項4】

前記傾き情報取得部は、
前記ＦＭ復調信号のレベルが連続して前記第１閾値と異なる第２閾値以上になる高レベル期間、又は、前記ＦＭ復調信号のレベルが連続して前記第２閾値以下になる低レベル期間を取得する高低レベル期間取得部（３２ｂ）と、
前記周期情報と、前記高レベル期間又は前記低レベル期間との差分を算出する差分算出部（３２ｃ）と、
前記第１閾値と前記第２閾値との差分を、前記差分算出部により算出された差分の半分で除算した値の絶対値を前記傾き情報として出力する傾き情報出力部（３２ｄ）と、を含むことを特徴とする請求項３に記載のクロックリカバリ回路。

【請求項5】

前記三角波信号発生器は、
前記周期情報の半分の期間ごとにパルス信号を出力するパルス信号出力部（４１）と、
前記パルス信号のタイミングで前記三角波信号の傾きの正負を表す周波数偏移方向情報を出力する周波数偏移方向情報出力部（４２）と、
前記周波数偏移方向情報と前記傾き情報を掛け合わせて得られる前記傾きを出力する傾き出力部（４３）と、
前記傾き出力部から出力された前記傾きに所定のクロック周期を掛けた値を、前記所定のクロック周期ごとの振幅変化量として算出する振幅変化量算出部（４４）と、
前記振幅変化量算出部により算出された前記振幅変化量を前記所定のクロック周期ごとに累積加算することで、前記三角波信号を発生する累積加算回路（４５）と、を含むことを特徴とする請求項２から請求項４のいずれかに記載のクロックリカバリ回路。

【請求項6】

前記クロックリカバリ部により再生された前記ＳＳＣ変調クロックを分周して、前記ＦＭ復調部に出力する分周器（２１）と、
前記分周器の分周比を制御する分周比制御部（６１）と、を更に備え、
前記ＦＭ復調部は、
前記分周器により分周された前記ＳＳＣ変調クロックを遅延させて出力する遅延部（２３ａ）と、
前記分周器の出力と、前記遅延部の出力との排他的論理和を演算する排他的論理和回路（２３ｂ）と、
前記排他的論理和回路の出力を平滑化して前記ＦＭ復調信号を生成するローパスフィルタ（２４）と、を有し、
前記分周比制御部は、前記排他的論理和回路に入力される前記ＳＳＣ変調クロックの最高周波数が、前記排他的論理和回路の動作上限周波数の１／４以下になるように、前記データ信号のビットレートに基づいて前記分周比を制御することを特徴とする請求項１又は請求項２に記載のクロックリカバリ回路。

【請求項7】

所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号を受信する信号受信部（７３）と、
前記信号受信部により受信された前記データ信号を構成するビット列データのビット誤り率を算出する誤り率算出部（７５）と、を備える誤り率測定装置（１００）であって、
前記信号受信部は、前記請求項１又は請求項２に記載のクロックリカバリ回路を有し、前記クロックリカバリ回路により前記データ信号から再生された前記ＳＳＣ変調クロックのタイミングで前記データ信号を構成するビット列データを抽出することを特徴とする誤り率測定装置。

【請求項8】

所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号を受信する信号受信ステップ（Ｓ２，Ｓ３）と、
前記信号受信ステップにより受信された前記データ信号を構成するビット列データのビット誤り率を算出する誤り率算出ステップ（Ｓ４）と、を含む誤り率測定方法であって、
前記信号受信ステップは、前記請求項１又は請求項２に記載のクロックリカバリ回路により前記データ信号から再生された前記ＳＳＣ変調クロックのタイミングで前記データ信号を構成するビット列データを抽出することを特徴とする誤り率測定方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、クロックリカバリ回路、誤り率測定装置、及び誤り率測定方法に関し、特に、スペクトラム拡散クロックにより変調されたデータ信号からクロックを再生するためのクロックリカバリ回路、誤り率測定装置、及び誤り率測定方法に関する。

【背景技術】

【0002】

ＰＣＩ Ｅｘｐｒｅｓｓ（登録商標）（Peripheral Component Interconnect Express）規格は、世代と共にビットレートが速くなってきており、Ｇｅｎ５ではＮＲＺ（Non Return to Zero）で３２Ｇｂｉｔ／ｓｅｃ、Ｇｅｎ６ではＰＡＭ４（Pulse Amplitude Modulation 4）で３２Ｇｂａｕｄ（すなわち、６４Ｇｂｉｔ／ｓｅｃ）となっている。ＰＣＩ Ｅｘｐｒｅｓｓ規格のコンプライアンステストでは規定されたロスの大きい伝送路にて試験を実施する。このため、受信側にて、ＣＴＬＥ（Continuous Time Linear Equalizer）やＤＦＥ（Decision Feedback Equalizer）等のイコライザによって、中域から高域周波数にかけての伝送路ロスを補償して、被測定物（Device Under Test：ＤＵＴ）から出力されたデータ信号のアイ開口を再度開かせる処理が行われている。

【0003】

例えば、ＰＣＩ Ｅｘｐｒｅｓｓ規格のＧｅｎ５では１６ＧＨｚで３６ｄＢ、ＰＣＩ Ｅｘｐｒｅｓｓ規格のＧｅｎ６では１６ＧＨｚで３２ｄＢのロスが規定されている。しかしながら、イコライザで復元したＰＡＭ４信号のＭＳＢ（Most Significant Bit）相当のアイをＮＲＺ対応のリミッティングアンプで増幅すると、ＰＡＭ４信号特有の符号間干渉（Inter-Symbol Interference：ＩＳＩ）を含むアイ開口が劣化したＮＲＺ波形が得られる。なお、ＰＡＭ４信号のＭＳＢのアイ開口は、理論上ＮＲＺ信号のアイ開口の１／３以下である。また、伝送路の周波数特性とイコライザの周波数特性との差異もアイ開口の劣化要因として想定される。

【0004】

近年、ＩｏＴ（Internet of Things）やクラウドコンピューティングの普及により通信システムは膨大なデータを扱うようになり、通信システムを構成する各種の通信機器のインタフェースは高速化とシリアル伝送化が進んでいる。例えば、ＵＳＢ（登録商標）（Universal Serial Bus）やＰＣＩ Ｅｘｐｒｅｓｓなどの高速シリアルバス（High Speed Serial Bus）の規格では、電磁両立性（Electro-Magnetic Compatibility：ＥＭＣ）対策として、基準信号のスペクトラムを拡散したスペクトラム拡散クロック（Spread-Spectrum Clock：ＳＳＣ）によるＳＳＣ変調が採用されている。

【0005】

ＳＳＣ変調されたデータ信号（以下、「ＳＳＣ変調データ信号」とも言う）は、図９（ａ）に示すような所定の変調周波数を有するＳＳＣ変調波により周波数掃引された基準クロックに同期したタイミングで生成される。例えば、ＰＣＩ Ｅｘｐｒｅｓｓ規格のＳＳＣ変調波は、図９（ａ）に示すような周期３３ｋＨｚの三角波の波形形状を有している。

【0006】

ところで、通信機器における信号の品質評価の指標の一つとして、受信データのうちビット誤りが発生した数と受信データの総数との比較として定義されるビット誤り率（Bit Error Rate：ＢＥＲ）が知られている。

【0007】

近年、通信システムを構成する各種の通信機器の多くは、同期用のクロックを伝送せず、データ信号のみを伝送するようになっており、ＢＥＲを測定する従来の誤り率測定装置は、受信したデータ信号からクロックを再生するクロックリカバリデバイスを備えている。

【0008】

１０Ｇイーサネット（登録商標）規格等の高速シリアル通信用途向けの汎用クロックリカバリデバイスは通常±１００ｐｐｍ程度の周波数偏差又はビットレート偏差に対応できるようになっているが、このようなクロックリカバリデバイスに、例えば最大５３００ｐｐｍの周波数偏移を有するＰＣＩ Ｅｘｐｒｅｓｓ規格のＳＳＣ変調データ信号が入力されると、クロックリカバリデバイスがアンロックしたり誤動作したりする。また、クロックリカバリデバイスが動作していても、ＳＳＣ変調の周波数偏移に追従しきれない場合がある。

【0009】

このような場合、クロックリカバリデバイスの出力をＦＭ（Frequency Modulation）復調して得られるＳＳＣ変調波は、図９（ａ）に示した本来の三角波の頂点部分が削られたような歪な波形になってしまう。

【0010】

さらに、劣化したストレスのかかったＳＳＣ変調データ信号でクロックリカバリを行った場合は、クロックリカバリデバイスの出力をＦＭ復調して得られるＳＳＣ変調波は、図９（ｂ）の実線のグラフに示すように、破線で示す本来の三角波の頂点部分が削られたような歪な波形であることに加えて、クロックリカバリデバイスで再生されたクロックに位相雑音（ＩＳＩやジッタ）が重畳されることに起因した、雑音や揺らぎのある波形になってしまう場合がある。このような場合には、クロックリカバリデバイスに入力されるＳＳＣ変調データ信号とリファレンスクロックとの周波数偏差が、クロックリカバリデバイスの許容範囲を逸脱しており、正常なクロック再生が行われていないと考えられる。

【0011】

従来、図１０に示すように、位相比較器５１ａと、ループフィルタ５２ａと、電圧制御発振器５３ａと、信号入力端子５７ａと、信号出力端子５９ａと、付加的なループである電圧追尾回路ＶＴ１とを有し、クロックリカバリデバイスとして利用可能な位相同期回路ＰＳ１が知られている（例えば、特許文献１参照）。電圧追尾回路ＶＴ１は、基準電圧発生器５８ａと、差動増幅器５４ａと、フィルタ５５ａと、加算器５６ａとによって構成されている。

【0012】

電圧追尾回路ＶＴ１は、位相比較器５１ａの出力電圧の平均値を、基準電圧発生器５８ａの出力電圧Ｖ_Ｒに一致させるように制御する。電圧追尾回路ＶＴ１は、位相比較器５１ａの出力電圧のデューティ比を保つようにフィードバック制御するので、電圧追尾回路ＶＴ１が存在しない場合の位相同期回路と比較すると、位相同期回路ＰＳ１では、ロックレンジが大幅に拡大されている。

【先行技術文献】

【特許文献】

【0013】

【文献】特開２００２－８４１８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0014】

しかしながら、特許文献１に開示された電圧追尾回路ＶＴ１を備えた位相同期回路ＰＳ１を用いても、ロックレンジの拡大に限度があり、ＳＳＣ変調による周波数偏移が大きく、劣化したストレスのかかったＳＳＣ変調データ信号に対応したクロック再生には適していないという問題があった。

【0015】

本発明は、このような従来の課題を解決するためになされたものであって、ＳＳＣ変調による周波数偏移が大きく、劣化したストレスのかかったＳＳＣ変調データ信号からクロックを再生することができるクロックリカバリ回路、誤り率測定装置、及び誤り率測定方法を提供することを目的とする。

【課題を解決するための手段】

【0016】

上記課題を解決するために、本発明に係るクロックリカバリ回路は、ＳＳＣ（Spread Spectrum Clock）変調されたリファレンスクロックを生成するリファレンスクロック生成部と、所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号のＳＳＣ変調クロックを、前記リファレンスクロックに同期して再生するクロックリカバリ部と、前記クロックリカバリ部により再生された前記ＳＳＣ変調クロックをＦＭ復調してＦＭ復調信号を生成するＦＭ復調部と、前記ＦＭ復調信号の周期を表す周期情報と、前記ＦＭ復調信号の傾きを表す傾き情報とを取得し、取得した前記周期情報及び前記傾き情報に基づいて変調用信号を生成する変調用信号生成部と、を備え、前記リファレンスクロック生成部は、入力される制御電圧に応じた周波数の出力信号を出力する電圧制御発振器と、所定の周波数を有する基準クロック源と、前記電圧制御発振器の前記出力信号との位相差に応じた位相差信号を出力する位相比較器と、前記位相差信号に従った充電／放電電流を生成するチャージポンプと、前記充電／放電電流から高周波成分を除去した信号を出力するループフィルタと、前記変調用信号生成部により生成された前記変調用信号と、前記ループフィルタの出力とを加算する信号合成部と、を有し、前記電圧制御発振器は、前記信号合成部の出力が前記制御電圧として入力されることにより、前記電圧制御発振器のクロックを変調して前記リファレンスクロックを生成し、生成した前記リファレンスクロックを前記出力信号として出力する構成である。

【0017】

この構成により、本発明に係るクロックリカバリ回路は、クロックリカバリ部の出力をＦＭ復調してＦＭ復調信号を生成し、ＦＭ復調信号の周期と傾きを有するＳＳＣ変調波である変調用信号を生成し、電圧制御発振器のクロックを変調用信号でＳＳＣ変調してリファレンスクロックを生成し、ＳＳＣ変調されたリファレンスクロックをクロックリカバリ部にフィードバックするようになっている。この構成により、本発明に係るクロックリカバリ回路は、ＦＭ復調信号から本来のＳＳＣ変調周波数を有する変調用信号を復元できるため、ＳＳＣ変調による周波数偏移が大きく、劣化したストレスのかかったＳＳＣ変調データ信号とリファレンスクロックとの周波数偏差を最小化させるように、ＳＳＣ変調データ信号の周波数にリファレンスクロックの周波数を追従させることで、クロックリカバリ部の耐力を向上させて、ＳＳＣ変調クロックを再生することができる。

【0018】

また、本発明に係るクロックリカバリ回路は、前記変調用信号生成部が、前記周期情報を取得する周期情報取得部と、前記傾き情報を取得する傾き情報取得部と、前記周期情報及び前記傾き情報に基づいて三角波信号をデジタル演算により生成する三角波信号発生器と、前記三角波信号をデジタル－アナログ変換して前記変調用信号を生成するＤＡＣと、を含む構成であってもよい。

【0019】

この構成により、本発明に係るクロックリカバリ回路は、ＦＭ復調信号の周期と傾きを有する三角波信号をデジタル演算により生成し、三角波信号をデジタル－アナログ変換して変調用信号を生成するようになっている。この構成により、本発明に係るクロックリカバリ回路は、ＦＭ復調信号から本来のＳＳＣ変調周波数を有する三角波信号を復元して、変調用信号を生成することができる。

【0020】

また、本発明に係るクロックリカバリ回路は、前記周期情報取得部が、前記ＦＭ復調信号の直流平均値レベルを第１閾値として、前記ＦＭ復調信号のレベルが連続して前記第１閾値以上になる期間、又は、前記ＦＭ復調信号のレベルが連続して前記第１閾値以下になる期間を前記周期情報として取得する構成であってもよい。

【0021】

この構成により、本発明に係るクロックリカバリ回路は、ＦＭ復調信号の直流平均値レベルを第１閾値として用いて、ＦＭ復調信号の周期の半分の期間を周期情報として取得することができる。

【0022】

また、本発明に係るクロックリカバリ回路は、前記傾き情報取得部が、前記ＦＭ復調信号のレベルが連続して前記第１閾値と異なる第２閾値以上になる高レベル期間、又は、前記ＦＭ復調信号のレベルが連続して前記第２閾値以下になる低レベル期間を取得する高低レベル期間取得部と、前記周期情報と、前記高レベル期間又は前記低レベル期間との差分を算出する差分算出部と、前記第１閾値と前記第２閾値との差分を、前記差分算出部により算出された差分の半分で除算した値の絶対値を前記傾き情報として出力する傾き情報出力部と、を含む構成であってもよい。

【0023】

この構成により、本発明に係るクロックリカバリ回路は、第１閾値と異なる第２閾値を用いて、高レベル期間又は低レベル期間を取得し、高レベル期間又は低レベル期間とＦＭ復調信号の周期の半分の期間との差分から変調用信号の傾き情報を取得することができる。

【0024】

また、本発明に係るクロックリカバリ回路は、前記三角波信号発生器が、前記周期情報の半分の期間ごとにパルス信号を出力するパルス信号出力部と、前記パルス信号のタイミングで前記三角波信号の傾きの正負を表す周波数偏移方向情報を出力する周波数偏移方向情報出力部と、前記周波数偏移方向情報と前記傾き情報を掛け合わせて得られる前記傾きを出力する傾き出力部と、前記傾き出力部から出力された前記傾きに所定のクロック周期を掛けた値を、前記所定のクロック周期ごとの振幅変化量として算出する振幅変化量算出部と、前記振幅変化量算出部により算出された前記振幅変化量を前記所定のクロック周期ごとに累積加算することで、前記三角波信号を発生する累積加算回路と、を含む構成であってもよい。

【0025】

また、本発明に係るクロックリカバリ回路は、前記クロックリカバリ部により再生された前記ＳＳＣ変調クロックを分周して、前記ＦＭ復調部に出力する分周器と、前記分周器の分周比を制御する分周比制御部と、を更に備え、前記ＦＭ復調部は、前記分周器により分周された前記ＳＳＣ変調クロックを遅延させて出力する遅延部と、前記分周器の出力と、前記遅延部の出力との排他的論理和を演算する排他的論理和回路と、前記排他的論理和回路の出力を平滑化して前記ＦＭ復調信号を生成するローパスフィルタと、を有し、前記分周比制御部は、前記排他的論理和回路に入力される前記ＳＳＣ変調クロックの最高周波数が、前記排他的論理和回路の動作上限周波数の１／４以下になるように、前記データ信号のビットレートに基づいて前記分周比を制御する構成であってもよい。

【0026】

この構成により、本発明に係るクロックリカバリ回路は、排他的論理和回路の復調分解能を確保しつつ、周波数偏移の大きなＳＳＣ変調データ信号からＳＳＣ変調クロックを再生することができる。

【0027】

また、本発明に係る誤り率測定装置は、所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号を受信する信号受信部と、前記信号受信部により受信された前記データ信号を構成するビット列データのビット誤り率を算出する誤り率算出部と、を備える誤り率測定装置であって、前記信号受信部は、上記のいずれかのクロックリカバリ回路を有し、前記クロックリカバリ回路により前記データ信号から再生された前記ＳＳＣ変調クロックのタイミングで前記データ信号を構成するビット列データを抽出する構成である。

【0028】

この構成により、本発明に係る誤り率測定装置は、被測定物から送信されるＳＳＣ変調データ信号を受信し、上記のいずれかのクロックリカバリ回路を用いてＳＳＣ変調データ信号からＳＳＣ変調クロックを生成することができる。さらに、本発明に係る誤り率測定装置は、生成したＳＳＣ変調クロックのタイミングで、ＳＳＣ変調データ信号を構成するビット列データを抽出し、このビット列データのＢＥＲを測定することができる。

【0029】

また、本発明に係る誤り率測定方法は、所定のＳＳＣ変調周波数でＳＳＣ変調されたデータ信号を受信する信号受信ステップと、前記信号受信ステップにより受信された前記データ信号を構成するビット列データのビット誤り率を算出する誤り率算出ステップと、を含む誤り率測定方法であって、前記信号受信ステップは、上記のいずれかのクロックリカバリ回路により前記データ信号から再生された前記ＳＳＣ変調クロックのタイミングで前記データ信号を構成するビット列データを抽出する構成である。

【発明の効果】

【0030】

本発明は、劣化したストレスのかかったＳＳＣ変調データ信号からクロックを再生することができるクロックリカバリ回路、誤り率測定装置、及び誤り率測定方法を提供するものである。

【図面の簡単な説明】

【0031】

【図1】本発明の第１の実施形態に係るクロックリカバリ回路の構成を示すブロック図である。

【図2】本発明の第１の実施形態に係るクロックリカバリ回路が備えるクロックリカバリ部から出力されるＳＳＣ変調クロックの波形の例を示す図である。

【図3】本発明の第１の実施形態に係るクロックリカバリ回路が備える遅延検波回路の構成を示すブロック図である。

【図4】本発明の第１の実施形態に係るクロックリカバリ回路が備える変調用信号生成部の構成を示すブロック図である。

【図5】ＦＭ復調信号の周期と傾きを取得する方法を説明するための図であって、（ａ）は第２閾値が第１閾値よりも大きい場合、（ｂ）は第２閾値が第１閾値よりも小さい場合の例を示している。

【図6】本発明の第１の実施形態に係るクロックリカバリ回路が備えるリファレンスクロック生成部の構成を示すブロック図である。

【図7】本発明の第２の実施形態に係る誤り率測定装置の構成を示すブロック図である。

【図8】本発明の第２の実施形態に係る誤り率測定方法の処理を示すフローチャートである。

【図9】（ａ）は所定のＳＳＣ変調周波数を有するＳＳＣ変調波の波形の例を示す図であり、（ｂ）は従来のクロックリカバリデバイスの出力を復調して得られるＳＳＣ変調波の波形の例を示す図である。

【図10】従来の位相同期回路の構成を示すブロック図である。

【発明を実施するための形態】

【0032】

以下、本発明に係るクロックリカバリ回路、誤り率測定装置、及び誤り率測定方法の実施形態について、図面を用いて説明する。

【0033】

（第１の実施形態）
図１に示す本発明の第１の実施形態に係るクロックリカバリ回路１は、ＳＳＣ変調されたリファレンスクロックを生成するリファレンスクロック生成部１０と、クロックリカバリ部２０と、分周器２１と、ＦＭ復調部２２と、増幅器２５と、アナログスイッチ２６と、操作部２７と、変調用信号生成部３０と、制御部６０と、を備える。制御部６０は、分周比制御部６１と、ゲイン制御部６２と、切替制御部６３と、周波数補正制御部６４と、閾値制御部６５と、を含む。

【0034】

以下では、主に、後述するアナログスイッチ２６が切替制御部６３によりオンの状態（以下、「有効」とも言う）に設定されている場合の各部の構成及び動作について説明する。

【0035】

クロックリカバリ部２０は、所定のＳＳＣ変調周波数でＳＳＣ変調されたＳＳＣ変調データ信号のＳＳＣ変調クロックを、リファレンスクロック生成部１０により生成されるリファレンスクロックに同期して再生するようになっている。すなわち、ＳＳＣ変調されたデータ信号をクロックリカバリ部２０で再生したクロックは、データ信号と同様にＳＳＣ変調されたクロックである。クロックリカバリ部２０としては、高速シリアル通信用途向けの汎用クロックリカバリデバイスを用いることができる。ここで、ＳＳＣ変調周波数は、通信規格ごとに規定されており、例えば３０～３３ｋＨｚの範囲の周波数である。例えば、クロックリカバリ部２０から出力されるＳＳＣ変調クロックは、ＳＳＣ変調の周波数偏移とＳＳＣ変調周波数に応じて、図２に示すように、パルスの立ち上がり（又は立ち下がり）の間隔や、パルス幅が変化したものになっている。

【0036】

分周器２１は、クロックリカバリ部２０により再生されたＳＳＣ変調クロックを、後段のＦＭ復調部２２で扱いやすい周波数まで分周して、ＦＭ復調部２２に出力するようになっている。ＦＭ復調部２２がクロックリカバリ部２０の出力をそのままＦＭ復調できる場合には、分周器２１はなくてもよい。

【0037】

ＦＭ復調部２２は、クロックリカバリ部２０により再生されたＳＳＣ変調クロックをＦＭ復調して、通信規格で規定されたＳＳＣ変調周波数を有するＦＭ復調信号を生成するようになっている。ＦＭ復調信号は、例えば、ＰＣＩ Ｅｘｐｒｅｓｓ規格であれば、図９（ａ）に示すような周期３３ｋＨｚの三角波の波形形状を有する。ＦＭ復調には多種多様な方式があるが、本実施形態に係るクロックリカバリ回路１は、後述する誤り率測定装置で採用可能な広帯域（広いビットレート範囲）のクロックリカバリを実現するために、広帯域化に有利な遅延検波方式を採用した。すなわち、ＦＭ復調部２２は、分周器２１により分周されたＳＳＣ変調クロックを遅延検波するものであり、遅延検波回路２３と、ローパスフィルタ（Low Pass Filter：ＬＰＦ）２４と、を有する。

【0038】

図３に示すように、遅延検波回路２３は、遅延部２３ａと、高速動作の排他的論理和（Exclusive OR：ＥＸＯＲ）回路２３ｂとで構成される。ＥＸＯＲ回路２３ｂでの復調分解能を確保するために、ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの最高周波数は、ＥＸＯＲ回路２３ｂの動作上限周波数の１／４以下とすることが望ましい。このため、分周比制御部６１は、ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの最高周波数が、ＥＸＯＲ回路２３ｂの動作上限周波数の１／４以下になるように、ＳＳＣ変調データ信号のビットレートに基づいて分周器２１の分周比を制御するようになっている。

【0039】

遅延部２３ａは、分周器２１により分周されたＳＳＣ変調クロックを、その最高周波数の１／４周期分だけ遅延させて出力するようになっている。ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの周波数が低いと、遅延部２３ａによる遅延時間が大きくなり、実装規模や遅延安定性とのトレードオフが生じるため、分周器２１の分周比はこの点を考慮して設定されることが望ましい。

【0040】

遅延部２３ａは、例えば、固定遅延素子や可変遅延デバイスなどの素子又はデバイスにより構成することや、ケーブルやプリント配線板の伝送路を伸ばすなどの方法により構成することができる。

【0041】

ＥＸＯＲ回路２３ｂは、分周器２１により分周されたＳＳＣ変調クロックと、分周器２１により分周されて遅延部２３ａにより遅延されたＳＳＣ変調クロックとの排他的論理和を演算するようになっている。遅延部２３ａから入力されたＳＳＣ変調クロックの最高周波数は１／４周期分だけ遅延しているため、ＥＸＯＲ回路２３ｂは、ＥＸＯＲ回路２３ｂに入力されたＳＳＣ変調クロックの２倍の周波数のクロックを出力する。

【0042】

ＬＰＦ２４は、ＥＸＯＲ回路２３ｂの出力を平滑化して、通信規格で規定されたＳＳＣ変調周波数を有するＦＭ復調信号を生成するようになっている。このとき、ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの最高周波数において、遅延部２３ａによりＳＳＣ変調クロックに付加される遅延時間に誤差がなければ、ＥＸＯＲ回路２３ｂの出力波形のデューティ比は５０％となるため、ＬＰＦ２４の出力の直流平均値レベル（以下、「ＤＣオフセット」とも言う）はＥＸＯＲ回路２３ｂの出力振幅の半分の電圧レベルとなる。

【0043】

ＬＰＦ２４は、ＦＭ復調信号の雑音に応じて、ＳＳＣ変調周波数である３３ｋＨｚの例えば３～１０倍程度の範囲のカットオフ周波数を有するものを好適に用いることができる。ＬＰＦ２４は、このようにカットオフ周波数が比較的低いものであるため、１次のＲＣローパスフィルタで構成することができる。ただし、ＬＰＦ２４は、ＲＣローパスフィルタ及びその次数に限定されず、オペアンプで構成したものであってもＬＣローパスフィルタで構成したものであってもよい。

【0044】

ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの周波数範囲が変化すると、ＥＸＯＲ回路２３ｂの出力波形のデューティ比が変化し、ＥＸＯＲ回路２３ｂ出力の直流平均値レベルも変化する。ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの最高周波数がＥＸＯＲ回路２３ｂの動作上限周波数の１／４以上になった場合は、分周比制御部６１は、ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの最高周波数が、再度ＥＸＯＲ回路２３ｂの動作上限周波数の１／４以下になるように、ＳＳＣ変調データ信号のビットレートに基づいて分周器２１の分周比を制御する。

【0045】

遅延部２３ａの遅延量が固定遅延量である場合は、ＥＸＯＲ回路２３ｂへ入力されるＳＳＣ変調クロックの周波数が下がると、ＬＰＦ２４通過後のＥＸＯＲ回路２３ｂの出力のＤＣオフセットと検波効率が下がってしまう。

【0046】

このため、増幅器２５は、ゲイン制御部６２により設定されたゲインで、ＦＭ復調部２２により生成されたＦＭ復調信号を増幅するようになっている。例えば、ゲイン制御部６２は、クロックリカバリ回路１に入力されたＳＳＣ変調データ信号のＳＳＣ変調の既知の周波数偏移量に応じたゲインを増幅器２５に設定するようになっている。

【0047】

例えば、ゲイン制御部６２は、周波数偏移量が既知のＳＳＣ変調データ信号がクロックリカバリ回路１に入力されることにより、ＳＳＣ変調データ信号の周波数偏移量と、ＦＭ復調部２２から出力されるＦＭ復調信号の振幅との関係を、ＦＭ復調部２２のＦＭ復調特性に基づいてあらかじめ把握している。

【0048】

また、ゲイン制御部６２は、後段のＰＬＬ部１３の電圧制御発振器（Voltage-Controlled Oscillator：ＶＣＯ）１４の制御電圧に対する周波数変調特性に基づいて、リファレンスクロック生成部１０により生成されるリファレンスクロックの周波数偏移量と、三角波信号発生器４０により生成される三角波信号の振幅との関係を、あらかじめ把握している。

【0049】

さらに、これらの関係により、ゲイン制御部６２は、リファレンスクロック生成部１０において必要なＳＳＣ変調の周波数偏移量を得るために、増幅器２５に設定すべきゲインをあらかじめ把握している。

【0050】

ゲイン制御部６２は、増幅器２５のゲインを調整することにより、後段のリファレンスクロック生成部１０により生成されるリファレンスクロックの周波数偏移を調整して、ＳＳＣ変調データ信号とリファレンスクロックとの周波数偏差が、クロックリカバリ部２０のロック可能な範囲内でなるべく小さくなるようにする。

【0051】

なお、ＳＳＣ変調クロックの周波数範囲によって変動してしまうＤＣオフセット成分は、後段のリファレンスクロック生成部１０において不要である。このため、ＦＭ復調部２２と増幅器２５との間に、コンデンサや公知のＤＣオフセットキャンセル回路等を適宜設けることにより、増幅器２５がＬＰＦ２４の出力のＡＣ成分、すなわちＳＳＣ変調波の波形だけを増幅できるようにすることが望ましい。

【0052】

あるいは、遅延量が可変な可変遅延デバイスを遅延部２３ａとして使用して、ＳＳＣ変調クロックの周波数範囲に応じて、ＬＰＦ２４の出力のＤＣオフセットと検波効率の低下を抑制する最適な遅延量を設定する方法もある。

【0053】

変調用信号生成部３０は、増幅器２５により増幅されたＦＭ復調信号の周期を表す周期情報と、増幅器２５により増幅されたＦＭ復調信号の傾きを表す傾き情報とを取得し、取得した周期情報及び傾き情報に基づいて変調用信号を生成するようになっている。すなわち、変調用信号生成部３０により生成される変調用信号の波形は、周期情報に表された周期と、傾き情報に表された傾きを有する波形である。

【0054】

図４に示すように、変調用信号生成部３０は、周期情報取得部３１と、傾き情報取得部３２と、ＰＬＬ（Phase Locked Loop）３３と、三角波信号発生器４０と、ＤＡＣ（Digital Analog Converter）５０と、を含む。

【0055】

周期情報取得部３１は、増幅器２５により増幅されたＦＭ復調信号の周期情報を取得するものであり、コンパレータ３１ａと、周期カウンタ３１ｂと、周期情報出力部３１ｃと、を含む。

【0056】

コンパレータ３１ａは、閾値制御部６５により設定される第１閾値で、増幅器２５により増幅されたＦＭ復調信号を２値化するものである。第１閾値は、増幅器２５により増幅されたＦＭ復調信号の三角波の波形の中央部の値、すなわち、ＦＭ復調信号の直流平均値レベルに設定される。例えば、ＬＰＦ２４の後段でＤＣオフセットがキャンセルされている場合には、第１閾値の電圧は０Ｖとなる。

【0057】

図５（ａ）及び（ｂ）の上段は、第１閾値がＦＭ復調信号の三角波の波形の中央部に設定された場合の、コンパレータ３１ａの出力Ｃ１を示している。すなわち、ＦＭ復調信号のレベルが連続して第１閾値以上になる期間には、コンパレータ３１ａの出力Ｃ１は高レベルとなる。一方、ＦＭ復調信号のレベルが連続して第１閾値以下になる期間には、コンパレータ３１ａの出力Ｃ１は低レベルとなる。

【0058】

周期カウンタ３１ｂは、コンパレータ３１ａの出力Ｃ１が連続して高レベル又は低レベルになる期間Ｔ１をカウントして取得するようになっている。つまり、周期カウンタ３１ｂによりカウントされる期間Ｔ１は、ＦＭ復調信号の三角波の周期の半分である。

【0059】

周期情報出力部３１ｃは、周期カウンタ３１ｂによりカウントされた期間Ｔ１を、ＦＭ復調信号の周期情報として取得して、三角波信号発生器４０に出力するようになっている。

【0060】

傾き情報取得部３２は、ＦＭ復調信号の傾き情報を取得するものであり、コンパレータ３２ａと、デューティカウンタ３２ｂと、差分算出部３２ｃと、傾き情報出力部３２ｄと、振幅情報算出部３２ｅと、を含む。

【0061】

コンパレータ３２ａは、閾値制御部６５により設定される第２閾値で、増幅器２５により増幅されたＦＭ復調信号を２値化するものである。例えば、図５（ａ）に示すように、第２閾値は、第１閾値よりも大きく、増幅器２５により増幅されたＦＭ復調信号の三角波の波形の頂点を超えない値に設定される。あるいは、図５（ｂ）に示すように、第２閾値は、第１閾値よりも小さく、増幅器２５により増幅されたＦＭ復調信号の三角波の波形の頂点を超えない値に設定される。

【0062】

図５（ａ）の下段は、第２閾値が第１閾値よりも大きい値に設定された場合の、コンパレータ３２ａの出力Ｃ２を示している。すなわち、ＦＭ復調信号のレベルが連続して第２閾値以上になる期間には、コンパレータ３２ａの出力Ｃ２は高レベルとなる。一方、ＦＭ復調信号のレベルが連続して第２閾値以下になる期間には、コンパレータ３２ａの出力Ｃ２は低レベルとなる。

【0063】

図５（ｂ）の下段は、第２閾値が第１閾値よりも小さい値に設定された場合の、コンパレータ３２ａの出力Ｃ２を示している。すなわち、ＦＭ復調信号のレベルが連続して第２閾値以上になる期間には、コンパレータ３２ａの出力Ｃ２は高レベルとなる。一方、ＦＭ復調信号のレベルが連続して第２閾値以下になる期間には、コンパレータ３２ａの出力Ｃ２は低レベルとなる。

【0064】

デューティカウンタ３２ｂは、コンパレータ３２ａの出力Ｃ２が連続して高レベルになる高レベル期間Ｔ２ｈ、又は、コンパレータ３２ａの出力Ｃ２が連続して低レベルになる低レベル期間Ｔ２ｌをカウントして取得するようになっている。デューティカウンタ３２ｂは、高低レベル期間取得部を構成する。

【0065】

例えば、閾値制御部６５は、周期情報出力部３１ｃから出力されたＦＭ復調信号の期間Ｔ１の２倍以上の期間にわたって、コンパレータ３２ａの出力が一定値である場合には、コンパレータ３２ａに設定された第２閾値がＦＭ復調信号の三角波の波形の頂点を超えている可能性があり、適切でないと判断する。この場合には、閾値制御部６５は、適切なデューティ比の出力Ｃ２が得られるように、コンパレータ３２ａに設定する第２閾値を変化させる。さらに、閾値制御部６５は、ＳＳＣ変調データ信号のＳＳＣ変調の周波数偏移量が未知の場合には、第２閾値を変化させながらコンパレータ３２ａの出力Ｃ２を監視して、ＦＭ復調信号の三角波の波形の頂点を超えない適切な第２閾値を探索することができる。この場合、探索時に使用される適切な第２閾値の候補は、ＤＡＣ等でコンパレータ３２ａに設定可能にしておくとよい。

【0066】

さらに、閾値制御部６５は、コンパレータ３２ａの出力が一定値にならない上限の第２閾値と、コンパレータ３２ａの出力が一定値にならない下限の第２閾値との差分をＦＭ復調信号の振幅として算出することができる。閾値制御部６５により算出されたＦＭ復調信号の振幅は、ゲイン制御部６２がＳＳＣ変調データ信号の周波数偏移量とＦＭ復調部２２から出力されるＦＭ復調信号の振幅との関係を把握する際に、ゲイン制御部６２に出力されてもよい。

【0067】

差分算出部３２ｃは、周期情報取得部３１により取得されたＦＭ復調信号の期間Ｔ１と、デューティカウンタ３２ｂにより取得された高レベル期間Ｔ２ｈ又は低レベル期間Ｔ２ｌとの差分２×ΔＴを算出するようになっている。

【0068】

傾き情報出力部３２ｄは、第１閾値と第２閾値との差分ΔＶを、差分算出部３２ｃにより算出された差分の半分であるΔＴで除算した値の絶対値を、ＦＭ復調信号の傾き情報として三角波信号発生器４０に出力するようになっている。

【0069】

なお、ＦＭ復調信号の周期と、コンパレータ３１ａ，３２ａの出力の高レベル又は低レベルの時間情報に揺らぎが生じている場合は、傾き情報出力部３２ｄにおいて以下のような平均化を行うことで、揺らぎの影響を低減させることができる。

【0070】

例えば、傾き情報出力部３２ｄは、ΔＴを所定期間にわたって平均又は移動平均した値でΔＶを除算した値の絶対値を、ＦＭ復調信号の傾き情報として三角波信号発生器４０に出力するものであってもよい。

【0071】

あるいは、傾き情報出力部３２ｄは、高レベル期間Ｔ２ｈを使用して差分算出部３２ｃにより算出された差分の半分ΔＴｈと、低レベル期間Ｔ２ｌを使用して差分算出部３２ｃにより算出された差分の半分ΔＴｌとを平均又は移動平均した値でΔＶを除算した値の絶対値を、ＦＭ復調信号の傾き情報として三角波信号発生器４０に出力するものであってもよい。

【0072】

振幅情報算出部３２ｅは、傾き情報出力部３２ｄから出力された傾き情報と、周期情報出力部３１ｃから出力された周期情報との積に基づいて、三角波信号の振幅を算出するようになっている。振幅情報算出部３２ｅにより算出された三角波信号の振幅は、ゲイン制御部６２がＳＳＣ変調の周波数偏移量と三角波信号の振幅との関係を把握する際に、ゲイン制御部６２に出力されてもよい。

【0073】

なお、ＰＣＩ Ｅｘｐｒｅｓｓ規格のようにＳＳＣ変調の周波数偏移量が既知である場合は、本実施形態のクロックリカバリ回路１は、振幅情報算出部３２ｅによる振幅情報の算出を省略して、周期情報出力部３１ｃにより周期情報だけ取得すればよい。

【0074】

ＰＬＬ３３は、コンパレータ３１ａの２値化された出力Ｃ１を逓倍して得られるクロックを、動作クロックとして三角波信号発生器４０に入力するようになっている。つまり、ＰＬＬ３３は、変調用信号生成部３０に入力されるＦＭ復調信号のタイミングに同期した動作クロックを三角波信号発生器４０に入力するものである。また、動作クロックとして、ＦＭ復調信号の三角波の周期よりも十分に早いクロックを用いて、三角波信号発生器４０を非同期に動作させてもよい。

【0075】

なお、コンパレータの個数は１個であってもよい。この場合は、変調用信号生成部３０は、例えば、コンパレータ３１ａに第１閾値を設定して出力Ｃ１を取得した後に、コンパレータ３１ａに第２閾値を設定して出力Ｃ２を取得すればよい。

【0076】

コンパレータ３１ａ，３２ａの代わりにＡＤＣ（Analog Digital Converter）を用いることも可能ではあるが、ＡＤＣを用いた場合には、コストが高くなる問題や、三角波信号発生器４０による三角波信号の発生開始のタイミングが遅延することにより、クロックリカバリ部２０に入力されるＳＳＣ変調データ信号とリファレンスクロックとの周波数偏差が開いてしまうなどの問題が生じる。これに対して、コンパレータを用いれば、コストと三角波信号発生器４０による三角波信号の出力の遅延を抑えた処理が可能になる。

【0077】

三角波信号発生器４０は、周期情報取得部３１により取得された周期情報と、傾き情報取得部３２により取得された傾き情報とに基づいて三角波信号をデジタル演算により生成するものであり、例えばＦＰＧＡ（Field Programmable Gate Array）又はＡＳＩＣ（Application Specific Integrated Circuit）上に構成される。三角波信号発生器４０は、パルス信号出力部４１と、周波数偏移方向情報出力部４２と、傾き出力部４３と、振幅変化量算出部４４と、累積加算回路４５と、を含む。

【0078】

パルス信号出力部４１は、周期情報出力部３１ｃから出力された周期情報に基づいて、期間Ｔ１の半分の期間、すなわち、三角波信号の波形の１／４周期ごとに、パルス信号を出力するようになっている。

【0079】

周波数偏移方向情報出力部４２は、パルス信号出力部４１から出力されたパルス信号のタイミング、すなわちＦＭ復調信号の波形の１／４周期ごとに、三角波信号の波形の傾きの正負を表す＋１又は－１の値からなる周波数偏移方向情報を出力するようになっている。例えば、周波数偏移方向情報は、－１，－１，＋１，＋１などとなる。

【0080】

傾き出力部４３は、周波数偏移方向情報出力部４２から出力された周波数偏移方向情報と、傾き情報取得部３２により取得されたＦＭ復調信号の傾き情報を掛け合わせて得られる値、すなわち、三角波信号の波形の傾きを出力するようになっている。

【0081】

振幅変化量算出部４４は、傾き出力部４３から出力された三角波信号の波形の傾きに、三角波信号発生器４０の動作クロックの所定のクロック周期Ｔｃｌｋを掛けた値を、所定のクロック周期Ｔｃｌｋごとの振幅変化量として算出し、算出した振幅変化量を累積加算回路４５に出力するようになっている。あるいは、振幅変化量算出部４４は、累積加算回路４５で得られる三角波信号の振幅が、振幅情報算出部３２ｅにより算出された三角波信号の振幅となるように、クロック周期Ｔｃｌｋごとの振幅変化量を算出するものであってもよい。

【0082】

累積加算回路４５は、振幅変化量算出部４４により算出された振幅変化量を所定のクロック周期Ｔｃｌｋごとに累積加算することで、三角波信号を発生するようになっている。なお、パルス信号出力部４１、周波数偏移方向情報出力部４２、傾き出力部４３、振幅変化量算出部４４、及び、累積加算回路４５には、上記の所定のクロック周期Ｔｃｌｋを与える動作クロックがＰＬＬ３３から入力される。

【0083】

なお、三角波信号発生器４０に入力される動作クロックとして、上記のＰＬＬ３３から出力されるクロック以外のクロックを使用することも可能である。この場合は、変調用信号生成部３０に入力されるＦＭ復調信号と動作クロックとの時間誤差を解消するために、累積加算回路４５は、三角波信号の波形の先頭のタイミングをクロック周期Ｔｃｌｋの分解能で不連続にずらして出力するなどの微調整処理を適宜行うことが望ましい。

【0084】

ＤＡＣ５０は、三角波信号発生器４０により生成された三角波信号をデジタル－アナログ変換して変調用信号を生成するようになっている。

【0085】

アナログスイッチ２６は、切替制御部６３の制御に応じて、増幅器２５により増幅されたＦＭ復調信号の後段のリファレンスクロック生成部１０へのフィードバックを「有効」又は「無効」に切り替えるようになっている。例えば、切替制御部６３は、クロックリカバリ回路１に入力されるデータ信号がＳＳＣ変調データ信号である場合には、変調用信号をリファレンスクロック生成部１０においてリファレンスクロックに重畳するためアナログスイッチ２６を「有効」にする制御を行う。一方、切替制御部６３は、クロックリカバリ回路１に入力されるデータ信号がＳＳＣ変調されていない信号である場合には、不要な変調用信号がリファレンスクロック生成部１０においてリファレンスクロックに重畳されるのを防ぐため、アナログスイッチ２６をオフの状態である「無効」にする制御を行う。

【0086】

切替制御部６３によりアナログスイッチ２６が「無効」から「有効」に切り替えられた直後は、ＦＭ復調部２２から出力されるＦＭ復調信号の波形は、図９（ｂ）の実線のグラフに示すように三角波の頂点部分が削られたような歪な波形となっている。しかしながら、三角波が本来の傾きを持っている期間に、クロックリカバリ部２０に入力されるＳＳＣ変調データ信号とリファレンスクロックとの周波数偏差が小さくなり、ＦＭ復調信号の波形が、図９（ａ）に示すような理想的な三角波の波形になる。なお、ＦＭ復調部２２から出力されるＦＭ復調信号は電圧信号であり、図９（ａ）及び（ｂ）は、ＦＭ復調信号の電圧と、その電圧に比例する周波数偏移とを、任意単位で表示している。

【0087】

なお、クロックリカバリ回路１に入力されるデータ信号がＳＳＣ変調されていない信号である場合には、アナログスイッチ２６が切替制御部６３により「無効」に設定され、リファレンスクロック生成部１０は、ＳＳＣ変調されていないリファレンスクロックを生成することになる。

【0088】

なお、ＳＳＣ変調データ信号のＳＳＣ変調の周波数偏移量が小さい場合は、傾き情報取得部３２によるＦＭ復調信号の傾きの検出が難しくなるが、クロックリカバリ部２０でのＳＳＣ変調の周波数偏移量が許容範囲内である可能性が高いため問題にならないことが多い。例えば、閾値制御部６５による第２閾値の設定の最小分解能を、クロックリカバリ部２０でのＳＳＣ変調の周波数偏移量の許容範囲内にあらかじめ設定しておき、コンパレータ３１ａ，３２ａの出力が第２閾値を変化させても常に一定値である場合には、アナログスイッチ２６が切替制御部６３により「無効」に設定されてもよい。

【0089】

図６に示すように、リファレンスクロック生成部１０は、信号合成部１１と、ループフィルタ１２と、ＰＬＬ部１３と、を有する。ＰＬＬ部１３は、ＶＣＯ１４と、プログラマブル分周器である分周器１５ａ～１５ｃと、位相比較器１６と、チャージポンプ１７と、を有する。

【0090】

信号合成部１１は、例えば、オペアンプによる加算回路で構成され、変調用信号生成部３０により生成された変調用信号と、ループフィルタ１２の出力と、を加算するようになっている。信号合成部１１の出力は、ＶＣＯ１４に制御電圧として入力される。

【0091】

ＶＣＯ１４は、信号合成部１１の出力が制御電圧として入力されることにより、ＶＣＯ１４のクロックを変調して、信号合成部１１から入力される制御電圧にほぼ比例した周波数のリファレンスクロックを生成し、生成したリファレンスクロックを出力信号として出力するようになっている。ＶＣＯ１４は、クロックリカバリ部２０に入力されたＳＳＣ変調データ信号とリファレンスクロックとの周波数偏差を小さくして、ＳＳＣ変調データ信号の周波数にリファレンスクロックの周波数が追従するように制御する。

【0092】

分周器１５ａは、ＶＣＯ１４から出力されたリファレンスクロックを、例えば、ＳＳＣ変調データ信号のボーレート（Baud rate）の１／Ｎａの周波数まで分周して、クロックリカバリ部２０に出力するようになっている。分周器１５ａの分周比Ｎａは、ＶＣＯ１４から出力されたリファレンスクロックの周波数がクロックリカバリ部２０の要求する周波数になるように、分周比制御部６１により設定される。なお、ＶＣＯ１４から出力されたリファレンスクロックをそのままクロックリカバリ部２０に入力すればよい場合には、分周器１５ａはなくてもよい。

【0093】

分周器１５ｂは、ＶＣＯ１４から出力されたリファレンスクロックの中心周波数を、外部の信号源から分周器１５ｃに入力される基準クロック源の分周及び逓倍関係になるように設定するものである。分周器１５ｂは、ＶＣＯ１４からの出力信号をフィードバック信号として所定の分周比Ｎｂで分周し、分周したフィードバック信号の中心周波数と、分周器１５ｃの出力の周波数とを一致させる。分周器１５ｂの分周比Ｎｂは、周波数補正制御部６４により設定される。

【0094】

分周器１５ｃは、外部の信号源から入力される基準クロック源を所定の分周比Ｎｃで分周して、位相比較器１６に出力するようになっている。分周器１５ｃの分周比Ｎｃは、周波数補正制御部６４により設定される。基準クロック源は、ＳＳＣ変調されていない固定周波数（例えば、４０ＭＨｚ）のクロックである。

【0095】

周波数補正制御部６４は、分周器１５ｂにより分周されたリファレンスクロックの中心周波数と、分周器１５ｃにより分周された基準クロック源の周波数とを一致させるように、分周比Ｎｂ及び分周比Ｎｃを設定するようになっている。

【0096】

位相比較器１６は、例えば排他的論理和（ＥＸＯＲ）回路で構成されており、分周器１５ｂにより分周されたリファレンスクロックと、分周器１５ｃにより分周された基準クロック源との位相差に比例したパルス幅の位相差信号を出力するようになっている。

【0097】

チャージポンプ１７は、位相比較器１６から入力される位相差信号に従った充電／放電電流を生成して、ループフィルタ１２に供給するようになっている。

【0098】

ループフィルタ１２は、チャージポンプ１７から供給される充電／放電電流を電圧に変換し、変換した電圧の高周波成分を除去して平滑化した信号を信号合成部１１に出力するようになっている。ループフィルタ１２を含めたＰＬＬ部１３のループ帯域幅は、ＶＣＯ１４のクロックをＳＳＣ変調する目的と、リファレンスクロックの中心周波数を安定化させる目的とを両立するために、ＳＳＣ変調周波数３０～３３ｋＨｚよりも狭い周波数（例えば、１０ｋＨｚ）に設定されている。

【0099】

これにより、信号合成部１１は、ＰＬＬ部１３のループ帯域外の成分を変調用信号に重畳して、ＶＣＯ１４に対して直接ＳＳＣ変調を実施することができる。仮に、ＰＬＬ部１３のループ帯域内でＳＳＣ変調を実施しようとする場合には、変調はフィードバックにより打ち消されてしまうことになる。

【0100】

ＦＭ復調部２２から出力されたＦＭ復調信号のＤＣオフセット成分が、ＤＣオフセットキャンセル回路等により除去されている場合には、リファレンスクロック生成部１０により生成されたリファレンスクロックにセンタースプレッド方式相当のＳＳＣ変調が掛かっていることになる。このため、クロックリカバリ回路１に入力されるＳＳＣ変調データ信号がダウンスプレッド方式又はアップスプレッド方式のＳＳＣ変調が掛かったものである場合は、例えば、特開２０１８－１５６６４７号公報に開示されたような公知の方法で、リファレンスクロック生成部１０により生成されるリファレンスクロックの周波数をダウンスプレッド方式又はアップスプレッド方式に合わせて換算することが望ましい。

【0101】

このため、周波数補正制御部６４は、クロックリカバリ回路１に入力されるＳＳＣ変調データ信号のスプレッド方式に応じて、信号合成部１１による変調用信号とループフィルタ１２の出力との加算結果から得られるＳＳＣ変調周波数偏移の中心をずらす制御、すなわち、ＶＣＯ１４から出力されるリファレンスクロックの中心周波数をずらす制御を行うようになっている。例えば、周波数補正制御部６４は、分周器１５ｂ，１５ｃの分周比を制御して、リファレンスクロックの中心周波数を所望のスプレッド方式に対応する周波数に制御するようになっている。

【0102】

操作部２７は、ユーザによる操作入力を受け付けるためのものであり、例えば表示装置の表示画面に対応する入力面への接触操作による接触位置を検出するためのタッチセンサを備えるタッチパネルで構成される。あるいは、操作部２７は、キーボード又はマウスのような入力デバイスを含んで構成されてもよい。操作部２７への操作入力は、制御部６０により検知されるようになっている。

【0103】

ユーザによる操作部２７への操作入力により、クロックリカバリ回路１に入力されるＳＳＣ変調データ信号からリファレンスクロックを生成するために必要な設定情報として、クロックリカバリ回路１に入力されるデータ信号がＳＳＣ変調データ信号であるか否か、ＳＳＣ変調データ信号のビットレート、スプレッド方式の選択などの設定を行うことが可能である。

【0104】

制御部６０は、例えばＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、ＨＤＤ（Hard Disk Drive）、ＳＳＤ（Solid State Drive）などを含むマイクロコンピュータ又はパーソナルコンピュータ等で構成され、クロックリカバリ回路１を構成する上記各部の動作を制御するものであって、上述の分周比制御部６１、ゲイン制御部６２、切替制御部６３、周波数補正制御部６４、及び閾値制御部６５を含む。また、制御部６０は、ＲＯＭ等に記憶された所定のプログラムをＲＡＭに移して実行することにより、分周比制御部６１、ゲイン制御部６２、切替制御部６３、周波数補正制御部６４、及び閾値制御部６５の少なくとも一部をソフトウェア的に構成することが可能である。なお、分周比制御部６１、ゲイン制御部６２、切替制御部６３、周波数補正制御部６４、及び閾値制御部６５の少なくとも一部は、ＦＰＧＡやＡＳＩＣなどのデジタル回路で構成することも可能である。あるいは、分周比制御部６１、ゲイン制御部６２、切替制御部６３、周波数補正制御部６４、及び閾値制御部６５の少なくとも一部は、デジタル回路によるハードウェア処理と所定のプログラムによるソフトウェア処理とを適宜組み合わせて構成することも可能である。

【0105】

以上説明したように、本実施形態に係るクロックリカバリ回路１は、クロックリカバリ部２０の出力をＦＭ復調してＦＭ復調信号を生成し、ＦＭ復調信号の周期と傾きを有するＳＳＣ変調波である変調用信号を生成し、ＶＣＯ１４のクロックを変調用信号でＳＳＣ変調してリファレンスクロックを生成し、ＳＳＣ変調されたリファレンスクロックをクロックリカバリ部２０にフィードバックするようになっている。この構成により、本実施形態に係るクロックリカバリ回路１は、ＦＭ復調信号から本来のＳＳＣ変調周波数を有する変調用信号を復元できるため、ＳＳＣ変調による周波数偏移が大きく、劣化したストレスのかかったＳＳＣ変調データ信号とリファレンスクロックとの周波数偏差を最小化させるように、ＳＳＣ変調データ信号の周波数にリファレンスクロックの周波数を追従させることで、クロックリカバリ部２０の耐力を向上させて、ＳＳＣ変調クロックを再生することができる。

【0106】

また、本実施形態に係るクロックリカバリ回路１は、ＦＭ復調信号の周期と傾きを有する三角波信号をデジタル演算により生成し、三角波信号をデジタル－アナログ変換して変調用信号を生成するようになっている。この構成により、本実施形態に係るクロックリカバリ回路１は、ＦＭ復調信号から本来のＳＳＣ変調周波数を有する三角波信号を復元して、変調用信号を生成することができる。

【0107】

また、本実施形態に係るクロックリカバリ回路１は、ＦＭ復調信号の直流平均値レベルを第１閾値として用いて、ＦＭ復調信号の周期の半分の期間Ｔ１を周期情報として取得することができる。

【0108】

また、本実施形態に係るクロックリカバリ回路１は、第１閾値と異なる第２閾値を用いて、高レベル期間Ｔ２ｈ又は低レベル期間Ｔ２ｌを取得し、高レベル期間Ｔ２ｈ又は低レベル期間Ｔ２ｌとＦＭ復調信号の期間Ｔ１との差分から変調用信号の傾き情報を取得することができる。

【0109】

また、本実施形態に係るクロックリカバリ回路１は、ＥＸＯＲ回路２３ｂに入力されるＳＳＣ変調クロックの最高周波数が、ＥＸＯＲ回路２３ｂの動作上限周波数の１／４以下になるように、ＳＳＣ変調データ信号のビットレートに基づいて、分周器２１の分周比を制御するようになっている。この構成により、本実施形態に係るクロックリカバリ回路１は、ＥＸＯＲ回路２３ｂの復調分解能を確保しつつ、周波数偏移の大きなＳＳＣ変調データ信号からＳＳＣ変調クロックを再生することができる。

【0110】

（第２の実施形態）
続いて、本発明の第２の実施形態に係る誤り率測定装置及び誤り率測定方法について、図面を参照しながら説明する。なお、第１の実施形態と同様の構成については同一の符号を付して適宜説明を省略する。また、第１の実施形態と同様の動作についても適宜説明を省略する。

【0111】

図７に示すように、第２の実施形態に係る誤り率測定装置１００は、被測定物（Device Under Test：ＤＵＴ）２００から送信されるＳＳＣ変調データ信号の誤り率を測定するものであって、データ記憶部７１と、信号送信部７２と、信号受信部７３と、同期検出部７４と、誤り率算出部７５と、表示部７６と、制御部７７と、を備える。

【0112】

ＤＵＴ２００は、所定のＳＳＣ変調周波数でＳＳＣ変調されたＳＳＣ変調データ信号を出力するものである。ＤＵＴ２００が対応する規格の例としては、ＰＣＩ Ｅｘｐｒｅｓｓ Ｇｅｎ１～６、ＵＳＢ３．１～４、ＤＰ１．４～２などが挙げられる。

【0113】

データ記憶部７１は、ＲＡＭなどのメモリによって構成され、基準になるビット列データをあらかじめ記憶している。ここで、ビット列データとは、２値以上の多値Ｋ（Ｋは２以上の整数）からなるＰＡＭ信号が取り得る０レベルからＫ－１レベルまでのＫ個のレベルに対応したデータである。例えば、４値のＰＡＭ信号であるＰＡＭ４信号のビット列データは、"００"、"０１"、"１０"、及び"１１"のビットの組合せからなる。

【0114】

信号送信部７２は、データ記憶部７１から読み込んだビット列データを所定のＳＳＣ変調周波数でＳＳＣ変調してテスト信号を生成し、生成したテスト信号をＤＵＴ２００に送信するようになっている。このとき、ＤＵＴ２００は、信号送信部７２から送信されたテスト信号を受信して、受信したテスト信号をＳＳＣ変調データ信号として信号受信部７３に送信することになる。すなわち、ＤＵＴ２００は、所定のＳＳＣ変調周波数でＳＳＣ変調されたＫ値のＰＡＭ信号をＳＳＣ変調データ信号として送信するものである。

【0115】

信号受信部７３は、ＤＵＴ２００から送信されたＳＳＣ変調データ信号を受信し、受信したＳＳＣ変調データ信号のビット列データを同期検出部７４に出力するようになっており、第１の実施形態のクロックリカバリ回路１と、ビット列データ抽出部７８と、を有する。

【0116】

クロックリカバリ回路１は、ＤＵＴ２００から送信されたＳＳＣ変調データ信号からＳＳＣ変調クロックを再生する。

【0117】

ビット列データ抽出部７８は、クロックリカバリ回路１により再生されたＳＳＣ変調クロックのタイミングで、ＤＵＴ２００から送信されたＳＳＣ変調データ信号を構成するビット列データを抽出するようになっている。例えば、ビット列データ抽出部７８は、少なくとも１つの０／１判定器を有しており、各０／１判定器にクロックリカバリ回路１からのＳＳＣ変調クロックが入力されることで、ＤＵＴ２００から送信されたＳＳＣ変調データ信号のレベルの判定をＳＳＣ変調クロックのタイミングで行うことができる。なお、クロックリカバリ回路１から出力されるＳＳＣ変調クロックは、ビット列データ抽出部７８に限らず、誤り率測定装置１００を構成する各部で動作クロックとして使用されてもよい。

【0118】

同期検出部７４は、データ記憶部７１から読み込んだビット列データと、ビット列データ抽出部７８により抽出されたＳＳＣ変調データ信号のビット列データとの同期を取るようになっている。そして、同期検出部７４は、同期が取れたＳＳＣ変調データ信号のビット列データを誤り率算出部７５に出力する。

【0119】

誤り率算出部７５は、同期検出部７４から出力されたＳＳＣ変調データ信号を構成するビット列データと、データ記憶部７１に記憶されているビット列データとを順次比較することにより、ＳＳＣ変調データ信号を構成するビット列データの誤りビットを検出するとともに、ＳＳＣ変調データ信号を構成するビット列データのＢＥＲを算出するようになっている。

【0120】

表示部７６は、例えばＬＣＤ（Liquid Crystal Display）やＣＲＴ（Cathode Ray Tube）などの表示機器で構成され、制御部７７から出力される制御信号に応じて、誤り率算出部７５により算出されたビット列データのＢＥＲなどの各種表示内容を表示するようになっている。さらに、表示部７６は、制御部７７から出力される制御信号に応じて、各種条件を設定するためのボタン、ソフトキー、プルダウンメニュー、テキストボックスなどの操作対象の表示を行うようになっている。

【0121】

制御部７７は、第１の実施形態における制御部６０と同様に構成され、誤り率測定装置１００を構成する上記各部の動作を制御するようになっている。また、制御部７７は、ＲＯＭ等に記憶された所定のプログラムをＲＡＭに移して実行することにより、誤り率算出部７５の少なくとも一部をソフトウェア的に構成することが可能である。なお、誤り率算出部７５の少なくとも一部は、ＦＰＧＡやＡＳＩＣなどのデジタル回路で構成することも可能である。あるいは、誤り率算出部７５の少なくとも一部は、デジタル回路によるハードウェア処理と所定のプログラムによるソフトウェア処理とを適宜組み合わせて構成することも可能である。なお、本実施形態における制御部７７は、第１の実施形態における制御部６０を兼ねていてもよい。

【0122】

以下、本実施形態の誤り率測定方法について、図８のフローチャートを参照しながらその処理の一例を説明する。

【0123】

まず、信号送信部７２は、データ記憶部７１から読み込んだビット列データを所定のＳＳＣ変調周波数でＳＳＣ変調してテスト信号を生成し、生成したテスト信号をＤＵＴ２００に送信する（ステップＳ１）。

【0124】

次に、クロックリカバリ回路１は、所定のＳＳＣ変調周波数でＳＳＣ変調されたＳＳＣ変調データ信号をＤＵＴ２００から受信して、ＳＳＣ変調クロックを生成する（信号受信ステップＳ２）。

【0125】

次に、ビット列データ抽出部７８は、クロックリカバリ回路１によりＳＳＣ変調データ信号から再生されたＳＳＣ変調クロックのタイミングで、ＳＳＣ変調データ信号を構成するビット列データを抽出する（信号受信ステップＳ３）。

【0126】

次に、誤り率算出部７５は、ステップＳ３により抽出されたＳＳＣ変調データ信号を構成するビット列データのＢＥＲを算出する（誤り率算出ステップＳ４）。

【0127】

以上説明したように、本実施形態に係る誤り率測定装置１００は、ＤＵＴ２００から送信されるＫ値のＰＡＭ信号をＳＳＣ変調データ信号として受信し、第１の実施形態のクロックリカバリ回路１を用いてＳＳＣ変調データ信号からＳＳＣ変調クロックを生成することができる。さらに、本実施形態に係る誤り率測定装置１００は、生成したＳＳＣ変調クロックのタイミングで、ＳＳＣ変調データ信号を構成するビット列データを抽出し、このビット列データのＢＥＲを測定することができる。

【符号の説明】

【0128】

１ クロックリカバリ回路
１０ リファレンスクロック生成部
１１ 信号合成部
１２ ループフィルタ
１３ ＰＬＬ部
１４ ＶＣＯ
１５ａ～１５ｃ 分周器
１６ 位相比較器
１７ チャージポンプ
２０ クロックリカバリ部
２１ 分周器
２２ ＦＭ復調部
２３ 遅延検波回路
２３ａ 遅延部
２３ｂ ＥＸＯＲ回路
２４ ＬＰＦ
２５ 増幅器
２６ アナログスイッチ
３０ 変調用信号生成部
３１ 周期情報取得部
３１ａ コンパレータ
３１ｂ 周期カウンタ
３１ｃ 周期情報出力部
３２ 傾き情報取得部
３２ａ コンパレータ
３２ｂ デューティカウンタ
３２ｃ 差分算出部
３２ｄ 傾き情報出力部
３２ｅ 振幅情報算出部
３３ ＰＬＬ
４０ 三角波信号発生器
４１ パルス信号出力部
４２ 周波数偏移方向情報出力部
４３ 傾き出力部
４４ 振幅変化量算出部
４５ 累積加算回路
５０ ＤＡＣ
６１ 分周比制御部
６２ ゲイン制御部
６３ 切替制御部
６４ 周波数補正制御部
６５ 閾値制御部
７１ データ記憶部
７２ 信号送信部
７３ 信号受信部
７４ 同期検出部
７５ 誤り率算出部
７８ ビット列データ抽出部
１００ 誤り率測定装置
２００ ＤＵＴ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】