特許 7581373 同じゲート・ソースドーピングを有する電界効果トランジスタ、セル構造及び製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-01

(45)【発行日】2024-11-12

(54)【発明の名称】同じゲート・ソースドーピングを有する電界効果トランジスタ、セル構造及び製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241105BHJP

   H01L 29/12 20060101ALI20241105BHJP

   H01L 21/336 20060101ALI20241105BHJP

【ＦＩ】

H01L29/78 652B

H01L29/78 652E

H01L29/78 652F

H01L29/78 652J

H01L29/78 652S

H01L29/78 652T

H01L29/78 653C

H01L29/78 658A

【請求項の数】 15

(21)【出願番号】P 2022564223

(86)(22)【出願日】2020-10-28

(65)【公表番号】

(43)【公表日】2023-05-29

(86)【国際出願番号】 CN2020124344

(87)【国際公開番号】W WO2021212793

(87)【国際公開日】2021-10-28

【審査請求日】2022-10-25

(31)【優先権主張番号】202010313779.8

(32)【優先日】2020-04-20

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】202010700174.4

(32)【優先日】2020-07-20

(33)【優先権主張国・地域又は機関】CN

(31)【優先権主張番号】202010725690.2

(32)【優先日】2020-07-24

(33)【優先権主張国・地域又は機関】CN

(73)【特許権者】

【識別番号】522411337

【氏名又は名称】ピーエヌ ジャンクション セミコンダクター（ハンチョウ） カンパニー リミテッド

(74)【代理人】

【識別番号】110000914

【氏名又は名称】弁理士法人ＷｉｓｅＰｌｕｓ

(72)【発明者】

【氏名】ファン， シン

(72)【発明者】

【氏名】チェン， シン ルー

【審査官】上田 智志

(56)【参考文献】

【文献】特開２００５－０７２１６２（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１７／００１８６５７（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造において、
材料のドーピングタイプが第１導電型である炭化珪素基板（００１）と、
炭化珪素基板（００１）の表面と裏面にそれぞれ設けられた第１導電型の半導体エピタキシャル層（００２）及び第１電極（００３）と、を含み、
第１導電型の半導体エピタキシャル層（００２）に、第２導電型のフローティング領域（００５）、第１導電型のゲート注入領域（００６）、第１導電型のソース注入領域（００７）が順に設けられ、ゲート注入領域（００６）にゲート（００８）が設けられ、ソース注入領域にソース（００９）が設けられ、第１導電型のゲート注入領域（００６）と第１導電型のソース注入領域（００７）との間にゲート（００８）とソース（００９）を仕切るための極間媒体（０１０）が設けられる、
ことを特徴とする同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造であって、
セルの一方側のゲート注入領域（００６）は、ゲート（００８）に接続され、セルの他方側のゲート注入領域（００６）及びソース注入領域（００７）は、ソース（００９）に共通に接続される、
ことを特徴とする同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造。

【請求項2】

前記第２導電型のフローティング領域（００５）と第１導電型のソース注入領域（００７）の接触部は、第１導電型のソース注入領域（００７）の構造と同じであり、かつ、いずれも終端尖角を有するように設けられている、
ことを特徴とする請求項１に記載の同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造。

【請求項3】

前記終端尖角は、０～１８０度である、
ことを特徴とする請求項２に記載の同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造。

【請求項4】

前記第１導電型の半導体エピタキシャル層（００２）は、厚さが５～２５０μｍであり、ドーピング濃度が１×１０^１４ｃｍ^－３～５×１０^１８ｃｍ^－３である、
ことを特徴とする請求項１から３のいずれか１項に記載の同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造。

【請求項5】

第１導電型及び第２導電型のドーピングは、１×１０^１４ｃｍ^－３～２×１０^２１ｃｍ^－３の均一又は非均一なドーピングである、
ことを特徴とする請求項１から３のいずれか１項に記載の同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造。

【請求項6】

前記第１導電型は、Ｎ型であり、前記第２導電型は、Ｐ型である、
ことを特徴とする請求項１から３のいずれか１項に記載の同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造。

【請求項7】

前記第１導電型は、Ｐ型であり、前記第２導電型は、Ｎ型である、
ことを特徴とする請求項１から３のいずれか１項に記載の同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造。

【請求項8】

同じゲート・ソースドーピングを有する電界効果トランジスタにおいて、
複数の請求項１から７のいずれか１項に記載のセル構造及びフィールドリミッティングリング接合終端を含み、かつ、接合終端を製造する時、接合終端とセル構造の第２導電型のフローティング領域をエッチングして注入するのは、同時に同一のフォトリソグラフィマスクを用いてエッチングして注入する、
ことを特徴とする同じゲート・ソースドーピングを有する電界効果トランジスタの製造方法。

【請求項9】

同じゲート・ソースドーピングを有する電界効果トランジスタにおいて、
複数の請求項１から７のいずれか１項に記載のセル構造及び接合終端拡張とフィールドリミッティングリング付き接合終端を含み、かつ、接合終端を製造する時、接合終端とセル構造の第２導電型のフローティング領域をエッチングして注入するのは、同時に同一のフォトリソグラフィマスクを用いてエッチングして注入する、
ことを特徴とする同じゲート・ソースドーピングを有する電界効果トランジスタの製造方法。

【請求項10】

同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造の製造方法において、
（ａ）材料のドーピングタイプが第１導電型であり、表面に第１導電型の半導体エピタキシャル層（００２）が設けられ、フォトリソグラフィマスクで半導体エピタキシャル層（００２）の一部の表面を遮蔽し、エッチングプロセスによって炭化珪素メサをエッチングし、エッチング深さである溝が、０．５～５μｍである、炭化珪素基板（００１）を用いるステップと、
（ｂ）具体的なプロセスが、Ａｌイオンを少なくとも一回で傾斜注入及び垂直注入することによって、溝の底部及び側壁が均一に注入されるように第２導電型のフローティング領域（００５）を形成することを含む、同一のフォトリソグラフィマスク材料を用いてフローティング領域のイオン注入を行うステップと、
（ｃ）フォトリソグラフィマスクを剥離し、垂直Ｎ注入を行い、第１導電型のゲート注入領域（００６）及びソース注入領域（００７）を形成するステップと、
（ｄ）溝の側壁に電極仕切り媒体（０１０）として媒体層を成長させて、ゲートとソースとを仕切るステップと、
（ｅ）金属を堆積するとともに、アニールによりそれぞれ第１導電型のゲート注入領域（００６）の表面、ソース注入領域（００７）の表面及び炭化珪素基板（００１）の裏面にシリサイドまたは炭化物のうちの少なくとも一種を含む合金を形成し、オーミック接触とするステップと、を含む、
ことを特徴とする同じゲート・ソースドーピングを有する
請求項１から７のいずれか１項に記載の同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造の製造方法。

【請求項11】

ステップ（ｂ）は、さらに、少なくとも一回の傾斜注入を増加させ、第１導電型を有するチャネル注入領域（００４）を形成することを含む、
ことを特徴とする請求項１０に記載の同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造の製造方法。

【請求項12】

前記第１導電型は、Ｎ型であり、前記第２導電型は、Ｐ型である、
ことを特徴とする請求項１０または１１に記載の同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造の製造方法。

【請求項13】

前記第１導電型は、Ｐ型であり、前記第２導電型は、Ｎ型である、
ことを特徴とする請求項１０または１１に記載の同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造の製造方法。

【請求項14】

同じゲート・ソースドーピングを有する電界効果トランジスタの製造方法において、
前記電界効果トランジスタは、請求項１０～１３のいずれか１項に記載の製造方法を用いて製造された複数のセル構造及びフィールドリミッティングリング接合終端を含み、かつ、接合終端を製造する時、接合終端とセル構造の第２導電型のフローティング領域をエッチングして注入するのは、同時に同一のフォトリソグラフィマスクを用いてエッチングして注入する、
ことを特徴とする同じゲート・ソースドーピングを有する電界効果トランジスタの製造方法。

【請求項15】

同じゲート・ソースドーピングを有する電界効果トランジスタの製造方法において、
前記電界効果トランジスタは、請求項１０～１３のいずれか１項に記載の製造方法を用いて製造された複数のセル構造及び接合終端拡張とフィールドリミッティングリング付き接合終端を含み、かつ、接合終端を製造する時、接合終端とセル構造の第２導電型のフローティング領域をエッチングして注入するのは、同時に同一のフォトリソグラフィマスクを用いてエッチングして注入する、
ことを特徴とする同じゲート・ソースドーピングを有する電界効果トランジスタの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体の技術分野に属し、具体的には、同じゲート・ソースドーピングを有する電界効果トランジスタ、セル構造及び製造方法に関する。

【背景技術】

【0002】

材料技術の発展と成熟に伴い、ＳｉＣ材料は、そのワイドバンドギャップ特性により、より高い温度特性及び耐圧特性を備え、Ｓｉ系デバイスの制限を突破することができる。ＳｉＣ／ＳｉＯ_２界面の性能及び信頼性をさらに向上させる必要があるため、ＳｉＣ接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、ＪＦＥＴ）デバイス構造は、広く注目されている。ＳｉＣ ＪＦＥＴは、ＳｉＣ／ＳｉＯ_２界面欠陥による問題を回避することに加えて、セルサイズを減少させやすく、より低いオン抵抗をもたらす。ＳｉＯ_２は、高温でより多くの界面準位を励起させるため、ＳｉＣ ＪＦＥＴデバイスは、ＳｉＣ材料の高温高圧での特性を最大限に発掘することができる。

【0003】

従来のＳｉＣ ＪＦＥＴでは、ＰＮ接合制御により、キャリアは、デバイスのソースから流出した後、細長いチャネル領域を経て、デバイスのドリフト領域に流入するとともに、最終的にデバイスのドレインに収集される。デバイスのチャネルは、ゲート及びソースの間に位置する２つのＰＮ接合により制御されることによって、デバイスのオフ及びオンを制御する。しかし、従来のＪＦＥＴのＰ型ゲートは、デバイス応用の方面で多くの悪影響をもたらす。まず、デバイスがオンにされる時、ＰＮ接合のオンを回避するために、デバイスのゲートバイアスＶｇｓは、ＰＮ接合の順方向オン電圧Ｖ_Ｆ０を超えることができない（炭化珪素を例として、Ｖ_Ｆ０＝２．６Ｖであり、すなわち、Ｖｇｓ＜Ｖ_Ｆ０）。同時に、デバイスがノーマリーオン型であれば、ゲートがゼロバイアスでオンにされる時、Ｐ型ゲートとＮ型チャネルとの間に形成されたビルドインポテンシャル（以下、「ゲートビルドインポテンシャル」という）により、チャネルをある程度空乏化させ、チャネルの抵抗が高くなり、デバイスが大電流（飽和領域近傍）で動作する時、ゲートのビルドインポテンシャルにより、チャネルが早期にピンチオフ状態に入り、電流が早期に飽和してしまい、かつ、該動作時の導通損失が高過ぎるようになる。

【発明の概要】

【発明が解決しようとする課題】

【0004】

以上に存在している技術課題に鑑み、本発明は、同じゲート・ソースドーピングを有する電界効果トランジスタ、セル構造及び製造方法を提供するために用いられる。

【課題を解決するための手段】

【0005】

上記技術課題を解決するために、本発明は、以下の技術的解決手段を用いる。

【0006】

本発明の第１態様は、
材料のドーピングタイプが第１導電型である炭化珪素基板と、
炭化珪素基板の表面と裏面にそれぞれ設けられた第１導電型の半導体エピタキシャル層及び第１電極と、を含み、
第１導電型の半導体エピタキシャル層に、第２導電型のフローティング領域、第１導電型のゲート注入領域、第１導電型のソース注入領域が順に設けられ、ゲート注入領域にゲートが設けられ、ソース注入領域にソースが設けられ、ゲート注入領域とソース注入領域との間にゲートとソースを仕切るための極間媒体が設けられる、同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造を提供する。

【0007】

好ましくは、前記第２導電型のフローティング領域（００５）と第１導電型のソース注入領域（００７）の接触部は、第１導電型のソース注入領域（００７）の構造と同じであり、かつ、いずれも終端尖角を有するように設けられている。

【0008】

好ましくは、前記終端尖角は、０～１８０度である。

【0009】

好ましくは、前記第１導電型の半導体エピタキシャル層（００２）は、厚さが５～２５０μｍであり、ドーピング濃度が１×１０^１４ｃｍ^－３～５×１０^１８ｃｍ^－３である。

【0010】

好ましくは、セルの一方側のゲート注入領域は、ゲートに接続され、セルの他方側のゲート注入領域及びソース注入領域は、ソースに共通に接続される。

【0011】

好ましくは、第１導電型及び第２導電型のドーピングは、１×１０^１４ｃｍ^－３～２×１０^２１ｃｍ^－３の均一又は非均一なドーピングである。

【0012】

好ましくは、前記第１導電型は、Ｎ型であり、前記第２導電型は、Ｐ型である。

【0013】

好ましくは、前記第１導電型は、Ｐ型であり、前記第２導電型は、Ｎ型である。

【0014】

本発明の第２態様は、複数の上記したようなセル構造及びフィールドリミッティングリング接合終端を含み、かつ、接合終端を製造する時、接合終端とセル構造の第２導電型のフローティング領域をエッチングして注入するのは、同時に同一のフォトリソグラフィマスクを用いてエッチングして注入する、同じゲート・ソースドーピングを有する電界効果トランジスタを提供する。

【0015】

本発明の第３態様は、複数の上記したようなセル構造及び接合終端拡張とフィールドリミッティングリング付き接合終端を含み、かつ、接合終端を製造する時、接合終端とセル構造の第２導電型のフローティング領域をエッチングして注入するのは、同時に同一のフォトリソグラフィマスクを用いてエッチングして注入する、同じゲート・ソースドーピングを有する電界効果トランジスタを提供する。

【0016】

本発明の第４態様は、
（ａ）材料のドーピングタイプが第１導電型であり、表面に第１導電型の半導体エピタキシャル層が設けられ、フォトリソグラフィプレートでマスク材料をパターニングし、一部の表面を遮蔽し、エッチングプロセスによってエッチングして炭化珪素メサを形成し、エッチング深さが、０．５～５μｍである、炭化珪素基板を用いるステップと、
（ｂ）具体的なプロセスが、Ａｌイオンを少なくとも一回で傾斜注入及び垂直注入することによって、トレンチの底部及び側壁が均一に注入されるように第２導電型のフローティング領域を形成することを含む、同一のフォトリソグラフィマスク材料を用いてフローティング領域のイオン注入を行うステップと、
（ｃ）マスク層を剥離し、垂直Ｎ注入を行い、第１導電型のゲート注入領域及びソース注入領域を形成するステップと、
（ｄ）溝の側壁に電極仕切り媒体として媒体層を成長させて、ゲートとソースとを仕切るステップと、
（ｅ）金属を堆積するとともに、アニールによりそれぞれ第１導電型のゲート注入領域、ソース注入領域及び基板表面にシリサイドまたは炭化物のうちの少なくとも一種を含む合金を形成し、オーミック接触とするステップと、を含む、同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造の製造方法を提供する。

【0017】

好ましくは、ステップは、さらに、少なくとも一回の傾斜注入を増加させ、チャネル注入領域を形成することを含む。

【0018】

好ましくは、前記第１導電型は、Ｎ型であり、前記第２導電型は、Ｐ型である。

【0019】

好ましくは、前記第１導電型は、Ｐ型であり、前記第２導電型は、Ｎ型である。

【0020】

本発明の第５態様は、同じゲート・ソースドーピングを有する電界効果トランジスタの製造方法を提供し、前記電界効果トランジスタは、上記いずれかに記載の製造方法を用いて製造された複数のセル構造及びフィールドリミッティングリング接合終端を含み、かつ、接合終端を製造する時、接合終端とセル構造の第２導電型のフローティング領域をエッチングして注入するのは、同時に同一のフォトリソグラフィマスクを用いてエッチングして注入する。

【0021】

本発明の第６態様は、同じゲート・ソースドーピングを有する電界効果トランジスタの製造方法を提供し、前記電界効果トランジスタは、上記いずれかに記載の製造方法を用いて製造された複数のセル構造及び接合終端拡張とフィールドリミッティングリング付き接合終端を含み、かつ、接合終端を製造する時、接合終端とセル構造の第２導電型のフローティング領域をエッチングして注入するのは、同時に同一のフォトリソグラフィマスクを用いてエッチングして注入する。

【0022】

本発明を用いると、以下の有益な効果を有する。

【0023】

（１）従来のＪＦＥＴに基づいて第１導電型を有するゲート及び該ゲートを囲む第２導電型のフローティング領域を導入してデバイスのチャネルを制御することによって、Ｖｇｓをｐｎ接合の順方向オン電圧より大きい位置にバイアスさせることを可能にするようにデバイスのゲートの順方向バイアス電圧を増加させることができる。

【0024】

（２）Ｖｇｓ＝０Ｖである場合、チャネルでのＰＮ接合にビルドインポテンシャルによる逆バイアスが存在しないため、デバイスのオン抵抗がより低い。

【0025】

（３）大電流で導通する場合、デバイスが飽和状態に入り、より大きな電流を導通することができる。

【0026】

（４）一つのゲートがソースに接続されることによって、構造をＣｇｄだけ減少させることができ、それにより、スイッチング損失を減少させる。

【0027】

（５）終端尖角を有する第２導電型のフローティング領域を導入することによって、二つの方向から注入すれば第２導電型のフローティング領域の注入を完了することができ、二つの方向から注入する時にゲート・ソースが短絡するという問題を解決した。

【図面の簡単な説明】

【0028】

【図1】方法実施例１における炭化珪素基板の表面に第１導電型の半導体エピタキシャル層が設けられた構造概略図である。

【図2】方法実施例１におけるエッチングプロセスによってエッチングして炭化珪素メサを形成する構造概略図である。

【図3】方法実施例１における第２導電型のフローティング領域を形成する構造概略図である。

【図4】方法実施例１におけるゲート注入領域及びソース注入領域を形成する構造概略図である。

【図5】方法実施例１における電極仕切り媒体を形成する構造概略図である。

【図6】方法実施例１におけるゲート及びソースを形成する構造概略図である。

【図7】方法実施例２におけるチャネル注入領域を形成する構造概略図である。

【図8】方法実施例３における一つのゲートがソースに接続された構造概略図である。

【図9】方法実施例４における接合終端およびセル構造の活性領域を同時にエッチングして注入する構造概略図である。

【図10】方法実施例５における接合終端およびセル構造の活性領域を同時にエッチングして注入する構造概略図である。

【図11】デバイスをオフにする時に、チャネル注入領域と第２導電型のフローティング領域との間の空間電荷領域が閉じる構造概略図である。

【図12】デバイスをオンにする時に、空間電荷領域が離間した構造概略図である。

【図13】従来のＪＦＥＴデバイスに比べてゲートに印加可能な電圧を上げた比較概略図である。

【図14】従来のＪＦＥＴデバイスに比べて飽和電流を上げた比較概略図である。

【図15】本発明の別の実施例に係る同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造の断面構造概略図である。

【図16】本発明の別の実施例に係る同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造における終端尖角を有する第２導電型の半導体フローティング領域の立体構造概略図である。

【図17】本発明の別の実施例に係る同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造における終端尖角を有する第２導電型の半導体フローティング領域の断面構造概略図である。

【図18】終端尖角セルを有するデバイス活性領域レイアウトの配置平面図である。

【図19】本発明の別の実施例に係る同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造における矩形を有する第２導電型の半導体フローティング領域の立体構造概略図である。

【図20】本発明の別の実施例に係る同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造における矩形を有する第２導電型の半導体フローティング領域の断面構造概略図である。

【図21】矩形セルを有するデバイス活性領域レイアウトの配置平面図である。

【発明を実施するための形態】

【0029】

以下、本発明の実施例における図面を参照して、本発明の実施例における技術的解決手段を明確で完全に説明する。説明される実施例は本発明の全部の実施例ではなく、一部の実施例であることが明らかである。本発明における実施例に基づいて、当業者が進歩的な労力を払わずに取得したほかの実施例の全ては、本発明の保護範囲に属する。

【0030】

方法実施例１
本発明の実施例は、同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造の製造方法を開示しており、以下のステップを含む。

【0031】

（ａ）図１と２を参照し、炭化珪素基板００１を用い、該基板材料のドーピングタイプが第１導電型であり、炭化珪素基板００１の表面に第１導電型の半導体エピタキシャル層００２が設けられ、フォトリソグラフィプレートでマスク材料をパターニングし、一部の表面を遮蔽し、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ、誘導結合プラズマ）でエッチングして炭化珪素メサを形成し、エッチング深さが０．５～５μｍであり、他のエッチングプロセスを用いてもよい。

【0032】

（ｂ）図３を参照し、具体的なプロセスが、Ａｌイオンを少なくとも一回に傾斜注入及び垂直注入することによって、トレンチの底部及び側壁が均一に注入されるように第２導電型のフローティング領域００５を形成することを含む、同一のフォトリソグラフィマスク材料を用いてフローティング領域のイオン注入を行う。

【0033】

（ｃ）図４を参照し、マスク層を剥離し、垂直Ｎ注入を行い、第１導電型のゲート注入領域００６及びソース注入領域００７を形成した後で、金属と良好なオーミック接触を形成する。

【0034】

（ｄ）図５を参照し、溝の側壁に電極仕切り媒体０１０として媒体層を成長させて、ゲート注入領域００６とソース注入領域００７とを仕切る。

【0035】

（ｅ）図６を参照し、金属を堆積するとともに、アニールによりそれぞれゲート、ソース及びドレインの第１導電型表面にシリサイドを形成してオーミック接触とし、すなわち、ゲート、ソース及びドレインを形成する。

【0036】

当業者に理解されるように、幾つかの具体的な応用実例において、第１導電型は、Ｎ型であり、第２導電型は、Ｐ型である。他の幾つかの応用実例において、第１導電型は、Ｐ型であり、第２導電型は、Ｎ型である。

【0037】

好ましい応用実例において、第１導電型及び第２導電型のドーピングは、１×１０^１４ｃｍ^－３～２×１０^２１ｃｍ^－３の均一又は非均一なドーピングである。

【0038】

ここに、好ましい応用実例において、第１導電型の半導体エピタキシャル層００２は、厚さが５～２５０μｍであり、ドーピング濃度が１×１０^１４ｃｍ^－３～５×１０^１８ｃｍ^－３である。

【0039】

方法実施例２
方法実施例１に基づいて、さらに図７を参照し、ステップ（ｂ）に基づいて、少なくとも一回の傾斜注入で形成されたチャネル注入領域００４を増加させ、今回の注入エネルギーは、同一のフォトリソグラフィマスク材料を用いてフローティング領域のイオン注入を行う過程の注入エネルギーよりも大きく、注入深さが深く、それにより、エピタキシャル層のドーピング濃度を変化させ、注入エネルギーは、トレンチの表面に留まることなく、チャネルに達し、チャネルの注入濃度を増加させ、オン抵抗Ｒｄｓｏｎをさらに減少させることができる。

【0040】

方法実施例３
方法実施例１及び方法実施例２に基づいて、図８を参照し、さらに、ステップ（ｆ）を含み、セルの一方側のゲート注入領域００６は、ゲート００８に接続され、セルの他方側のゲート注入領域００６及びソース注入領域００７は、ソース００９に共通に接続されることによって、構造をＣｇｄだけ減少させることができ、それにより、スイッチング損失を減少させる。

【0041】

方法実施例４
図９を参照し、本発明の実施例は、さらに同じゲート・ソースドーピングを有する電界効果トランジスタの製造方法を提供し、前記電界効果トランジスタは、方法実施例１～３のいずれかを用いて製造された複数のセル構造及びフィールドリミッティングリング接合終端を含み、かつ、接合終端を製造する時、接合終端とセル構造の第２導電型のフローティング領域をエッチングして注入するのは、同時に同一のフォトリソグラフィマスクを用いてエッチングして注入する。

【0042】

方法実施例５
図１０を参照し、本発明の実施例は、さらに同じゲート・ソースドーピングを有する電界効果トランジスタの製造方法を提供し、電界効果トランジスタは、方法実施例１～３のいずれかを用いて製造された複数のセル構造及び接合終端拡張とフィールドリミッティングリング付き接合終端を含み、かつ、接合終端を製造する時、接合終端とセル構造の第２導電型のフローティング領域をエッチングして注入するのは、同時に同一のフォトリソグラフィマスクを用いてエッチングして注入する。

【0043】

以上の方法により、同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造及び同じゲート・ソースドーピングを有する電界効果トランジスタを製造することができ、以下に、構造実施例により具体的に説明する。

【0044】

構造実施例１
図６を参照し、方法実施例１で製造された同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造は、
材料のドーピングタイプが第１導電型である炭化珪素基板００１と、
炭化珪素基板００１の表面と裏面にそれぞれ設けられた第１導電型の半導体エピタキシャル層００２及び第１電極００３（すなわち、図示のドレイン）と、を含み、
第１導電型の半導体エピタキシャル層００２に、第２導電型のフローティング領域００５、第１導電型のゲート注入領域００６、第１導電型のソース注入領域００７が順に設けられ、ゲート注入領域００６にゲート００８が設けられ、ソース注入領域にソース００９が設けられ、ゲート注入領域００６とソース注入領域００７との間にゲート００８とソース００９を仕切るための極間媒体０１０が設けられる。

【0045】

ここに、好ましい応用実例において、第１導電型の半導体エピタキシャル層００２は、厚さが５～２５０μｍであり、ドーピング濃度が１×１０^１４ｃｍ^－３～５×１０^１８ｃｍ^－３である。

【0046】

本発明の実施例は、従来のＪＦＥＴに基づいて第１導電型を有するゲート及び該ゲートを囲む第２導電型のフローティング領域を導入してデバイスのチャネルを制御する。Ｖｇｓをｐｎ接合の順方向オン電圧より大きい位置にバイアスさせることを可能にするようにデバイスのゲートの順方向バイアス電圧を増加させることができる（炭化珪素を例に、ＶＧＳ＝２０Ｖであってもよい）。同時に、Ｖｇｓ＝０Ｖである場合、チャネルでのＰＮ接合にビルドインポテンシャルによる逆バイアスが存在しないため、デバイスのオン抵抗がより低い。大電流で導通する場合、デバイスが飽和状態に入り、より大きな電流を導通することができる。すなわち、図１３及び図１４に示すように、従来のＪＦＥＴデバイスに比べて、本発明は、ゲートに印加可能な電圧及び飽和電流を上げた。

【0047】

好ましい応用実例において、第１導電型及び第２導電型のドーピングは、１×１０^１４ｃｍ^－３～２×１０^２１ｃｍ^－３の均一又は非均一なドーピングである。

【0048】

構造実施例２
図７を参照し、方法実施例２で製造された同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造は、構造実施例１に基づいて、エピタキシャル層に少なくとも一回の傾斜注入を増加させることによりチャネル注入領域００４を形成する。

【0049】

チャネル注入領域００４及び第２導電型のフローティング領域００５のドーピング濃度を調整することによって、該ＪＦＥＴデバイスの閾値電圧を調整することができる。図１１を参照し、デバイスをオフにする時に、チャネル注入領域００４と第２導電型のフローティング領域００５との間の空間電荷領域が閉じる。図１２を参照し、デバイスをオンにする時に、空間電荷領域が離間した。

【0050】

構造実施例３
図８を参照し、実施例１と実施例２に基づいて、そのうちの一つのゲートがソースに接続されることによって、構造をＣｇｄだけ減少させることができ、それにより、スイッチング損失を減少させる。

【0051】

構造実施例４
構造実施例１及び構造実施例２に基づいて、図８を参照し、セルの一方側のゲート注入領域００６は、ゲート００８に接続され、セルの他方側のゲート注入領域００６及びソース注入領域００７は、ソース００９に共通に接続されることによって、構造をＣｇｄだけ減少させることができ、それにより、スイッチング損失を減少させる。

【0052】

構造実施例５
図９を参照し、本発明の実施例により提供される同じゲート・ソースドーピングを有する電界効果トランジスタは、複数の構造実施例１から４のいずれかのセル構造及びフィールドリミッティングリング接合終端を含み、かつ、接合終端を製造する時、接合終端とセル構造の第２導電型のフローティング領域をエッチングして注入するのは、同時に同一のフォトリソグラフィマスクを用いてエッチングして注入する。

【0053】

構造実施例６
図１０を参照し、複数の構造実施例１から４のいずれかのセル構造及び接合終端拡張とフィールドリミッティングリング付き接合終端を含み、かつ、接合終端を製造する時、接合終端とセル構造の第２導電型のフローティング領域をエッチングして注入するのは、同時に同一のフォトリソグラフィマスクを用いてエッチングして注入することを特徴とする、同じゲート・ソースドーピングを有する電界効果トランジスタ。

【0054】

構造実施例７
図１５を参照し、本発明の実施例は、同じゲート・ソースドーピングを有する電界効果トランジスタのセル構造を開示しており、図面に示すものは、空間直交座標系におけるＸＹ平面の断面図であり、
材料のドーピングタイプが第１導電型である炭化珪素基板００１と、
炭化珪素基板００１の表面と裏面にそれぞれ設けられた第１導電型の半導体エピタキシャル層００２及び第１電極００３と、を含み、
第１導電型の半導体エピタキシャル層００２に、第２導電型のフローティング領域００５、第１導電型のゲート注入領域００６、第１導電型のソース注入領域００７が順に設けられ、第１導電型のゲート注入領域００６にゲート００８が設けられ、第１導電型のソース注入領域００７にソース００９が設けられ、第１導電型のゲート注入領域００６と第１導電型のソース注入領域００７との間にゲート００８とソース００９を仕切るための極間媒体０１０が設けられており、ここに、第２導電型のフローティング領域００５と第１導電型のソース注入領域００７との接触部は、第１導電型のソース注入領域００７の構造と同じであり、かつ、いずれも終端尖角を有するように設けられている。

【0055】

以上の断面構造を有するデバイスの製造に対して、方形及び長方形のレイアウト配置を用いてエッチング及び注入を行うことが多い。図１９～図２１を参照し、図１９は、最小の半分のセル構造の斜視図であり、図２０は、ＹＺ平面の断面図であり、図２１は、矩形セルを有するデバイス活性領域レイアウトの配置平面図である。以上の構造のＪＦＥＴデバイスのセル構造について、このようなトレンチデバイスは、導入された第１導電型を有するゲートと該ゲートを囲む第２導電型のフローティング領域により、デバイスのチャネルを制御するため、前、後、左、右を含む四つの異なる方向からの注入を行ってこそ、ゲート・ソースの短絡を回避することができ、図２１に示すものを参照し、毎回の注入は、セルの一つの面のみに注入することができる。二つの方向（前、後のみを含む）の注入を用いると、デバイスのセルの縁部でデバイスの第１導電型の貫通を引き起こし、それにより、ゲート・ソースを短絡させてしまう（図２０を参照）。製造周期及びコストを減少させるために、実際の実施過程において、注入の回数をできるだけ減少させる必要がある。本発明の実施例は、第２導電型のフローティング領域００５による終端尖角のセルレイアウト構造によってこの問題を回避し、前方注入する時に、セル構造の前方の３つの面に同時に注入することができ、後方注入する時に、セル構造の後方の３つの面に同時に注入することができ、図１８に示すものを参照し、それにより、４つの方向の注入から二つの方向の注入まで減少させることができ、半分の注入製造周期を短縮することができ、例えば、図１９～図２１の構造を用いると、４つの方向を用いて注入する必要があり、各方向の注入に２時間を必要とし、合計８時間を必要とする一方、図１６～図１８の構造を用いて注入すると、前後の２つの方向の注入のみを必要とし、各方向の注入に２時間を必要とし、合計４時間のみを必要とし、図１６～図１８を参照し、図１６は、最小の半分のセル構造の斜視図であり、図１７は、ＹＺ平面の断面図であり、図１８は、終端尖角セルを有するデバイス活性領域レイアウトの配置平面図である。

【0056】

さらに、具体的な応用実例において、終端尖角は、０～１８０度である。

【0057】

当業者に理解されるように、幾つかの具体的な応用実例において、第１導電型は、Ｎ型であり、第２導電型は、Ｐ型である。他の幾つかの応用実例において、第１導電型は、Ｐ型であり、第２導電型は、Ｎ型である。

【0058】

好ましい応用実例において、第１導電型及び第２導電型のドーピングは、１×１０^１４ｃｍ^－３～２×１０^２１ｃｍ^－３の均一又は非均一なドーピングである。

【0059】

ここに、好ましい応用実例において、第１導電型の半導体エピタキシャル層００２は、厚さが５～２５０μｍであり、ドーピング濃度が１×１０^１４ｃｍ^－３～５×１０^１８ｃｍ^－３である。

【0060】

理解されるように、本明細書に記載の例示的な実施例は、制限するものではなく、説明するものである。図面を参照しながら本発明の一つ又は複数の実施例を説明したが、当業者であれば、添付の請求項により限定された本発明の精神及び範囲から逸脱することなく、様々な形式及び詳細の変更を行うことができることを理解すべきである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】