特許 7581598 曲率半径を有するストレージノードを有する不揮発性メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-05

(45)【発行日】2024-11-13

(54)【発明の名称】曲率半径を有するストレージノードを有する不揮発性メモリ

(51)【国際特許分類】

   H01L 21/336 20060101AFI20241106BHJP

   H01L 29/788 20060101ALI20241106BHJP

   H01L 29/792 20060101ALI20241106BHJP

   H10B 41/27 20230101ALI20241106BHJP

   H10B 41/40 20230101ALI20241106BHJP

   H10B 43/27 20230101ALI20241106BHJP

   H10B 43/40 20230101ALI20241106BHJP

【ＦＩ】

H01L29/78 371

H10B41/27

H10B41/40

H10B43/27

H10B43/40

【請求項の数】 15

【外国語出願】

(21)【出願番号】P 2020050686

(22)【出願日】2020-03-23

(65)【公開番号】P2021009991

(43)【公開日】2021-01-28

【審査請求日】2023-03-17

(31)【優先権主張番号】16/457,694

(32)【優先日】2019-06-28

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】524303566

【氏名又は名称】インテル エヌディーティーエム ユーエス エルエルシー

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】ランディー ジェー．コバル

(72)【発明者】

【氏名】ヘノク ティー．メブラフツ

(72)【発明者】

【氏名】クリシュナ ケー．パラト

【審査官】柴山 将隆

(56)【参考文献】

【文献】米国特許出願公開第２０１９／００４３９６０（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０１９／０１９８５０９（ＵＳ，Ａ１）

【文献】特開２００９－２７７７７０（ＪＰ，Ａ）

【文献】特開２０１１－１７１７３５（ＪＰ，Ａ）

【文献】特表２０１９－５１８２８６（ＪＰ，Ａ）

【文献】特開平１０－０２２４０３（ＪＰ，Ａ）

【文献】特開２０１４－２２９７４０（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１５／０３６４４８５（ＵＳ，Ａ１）

【文献】特開２０１０－１２３６００（ＪＰ，Ａ）

【文献】特開２００５－１２９７６０（ＪＰ，Ａ）

【文献】米国特許第０９７７３８８２（ＵＳ，Ｂ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

Ｈ０１Ｌ ２１／３３６

Ｈ１０Ｂ ４１／２７

Ｈ１０Ｂ ４１／４０

Ｈ１０Ｂ ４３／２７

Ｈ１０Ｂ ４３／４０

(57)【特許請求の範囲】

【請求項1】

基板内の厚み方向に延びる複数のホールであって、内壁に形成された円筒形状の半導体チャネルフィルムを含み、前記半導体チャネルフィルムの内側が誘電体で満たされている複数のホールと、
前記複数のホールにおいて、前記半導体チャネルフィルムの外周を囲むように、前記厚み方向に積層されたアレイ状の複数のＮＡＮＤメモリセルと
を備え、
前記複数のＮＡＮＤメモリセルのそれぞれは、
前記半導体チャネルフィルムの外周を囲むストレージノードと、
前記ストレージノードの外周を囲む制御ゲートと
を有し、
前記ストレージノードの前記半導体チャネルフィルムに対向する側面の前記厚み方向に沿った断面は、前記半導体チャネルフィルムの半径より小さい又はこれに等しい第１の曲率半径を有する凹面を含み、
前記ストレージノードの前記制御ゲートに対向する側面の前記厚み方向に沿った断面は、第２の曲率半径を有する凹面を含む、集積回路。

【請求項2】

前記半導体チャネルフィルムのストレージノードに対向する側面の前記厚み方向に沿った断面は、凸面を含む、請求項１に記載の集積回路。

【請求項3】

前記半導体チャネルフィルムの前記半径は、前記半導体チャネルフィルムの最も小さい半径を有し、
前記第１の曲率半径は、前記半導体チャネルフィルムの前記最も小さい半径より小さい、請求項１又は２に記載の集積回路。

【請求項4】

前記ストレージノードは、浮遊ゲートを構成する、請求項１から３のいずれか一項に記載の集積回路。

【請求項5】

前記第２の曲率半径は、前記半導体チャネルフィルムの前記半径より小さい又はこれに等しい、請求項４に記載の集積回路。

【請求項6】

前記制御ゲートのストレージノードに対向する側面の前記厚み方向に沿った断面は、凸面を含む、請求項４又は５に記載の集積回路。

【請求項7】

前記浮遊ゲートは、前記浮遊ゲートのチャネルに対向する側面と制御ゲートに対向する側面との間にテーパ状の上部及び下部エッジを含み、
前記厚み方向に沿った断面において、前記浮遊ゲートの前記厚み方向における長さは、前記制御ゲートに対向する側面よりも前記チャネルに対向する側面において長い、請求項４から６のいずれか一項に記載の集積回路。

【請求項8】

前記浮遊ゲートは、前記浮遊ゲートのチャネルに対向する側面と制御ゲートに対向する側面との間に非テーパ状の上部及び下部エッジを含む、請求項４から６のいずれか一項に記載の集積回路。

【請求項9】

前記ストレージノードは、チャージトラップ層を構成する、請求項１から３のいずれか一項に記載の集積回路。

【請求項10】

前記チャージトラップ層は、前記厚み方向に隣接するセル間で連続している、請求項９に記載の集積回路。

【請求項11】

前記チャージトラップ層は、前記厚み方向に隣接するセルのチャージトラップ層から分離されている、請求項９に記載の集積回路。

【請求項12】

前記複数のＮＡＮＤメモリセルのうちの少なくとも１つは、前記複数のＮＡＮＤメモリセルの他の少なくとも一つと、前記厚み方向に沿った断面において、異なる第１の曲率半径又は異なる第２の曲率半径を有するストレージノードを含む、請求項１から１１のいずれか一項に記載の集積回路。

【請求項13】

基板内の厚み方向に延びる複数のホールであって、内壁に形成された円筒形状の半導体チャネルフィルムを含み、前記半導体チャネルフィルムの内側が誘電体で満たされている複数のホールと、
前記複数のホールにおいて、前記半導体チャネルフィルムの外周を囲むように、前記厚み方向に積層されたアレイ状の複数のＮＡＮＤメモリセルと、
前記複数のＮＡＮＤメモリセルにアクセスする制御回路と
を備え、
前記複数のＮＡＮＤメモリセルのそれぞれは、
前記半導体チャネルフィルムの外周を囲むストレージノードと、
前記ストレージノードの外周を囲む、前記制御回路に接続された制御ゲートと
を有し、
前記ストレージノードの前記半導体チャネルフィルムに対向する側面の前記厚み方向に沿った断面は、前記半導体チャネルフィルムの半径より小さい又はこれに等しい第１の曲率半径を有する凹面を含み、
前記ストレージノードの前記制御ゲートに対向する側面の前記厚み方向に沿った断面は、第２の曲率半径を有する凹面を含む、不揮発性ストレージデバイス。

【請求項14】

プロセッサと、
前記プロセッサと連結される不揮発性ストレージデバイスと
を備え、
前記不揮発性ストレージデバイスは、
基板内の厚み方向に延びる複数のホールであって、内壁に形成された円筒形状の半導体チャネルフィルムを含み、前記半導体チャネルフィルムの内側が誘電体で満たされている複数のホールと
前記複数のホールにおいて、前記半導体チャネルフィルムの外周を囲むように、前記厚み方向に積層されたアレイ状の複数のＮＡＮＤメモリセルと
を有し、
前記複数のＮＡＮＤメモリセルのそれぞれは、
前記半導体チャネルフィルムの外周を囲むストレージノードと、
前記ストレージノードの外周を囲む制御ゲートと
を含み、
前記ストレージノードの前記半導体チャネルフィルムに対向する側面の前記厚み方向に沿った断面は、前記半導体チャネルフィルムの半径より小さい又はこれに等しい第１の曲率半径を有する凹面を含み、
前記ストレージノードの前記制御ゲートに対向する側面の前記厚み方向に沿った断面は、第２の曲率半径を有する凹面を含む、システム。

【請求項15】

前記不揮発性ストレージデバイスは、ＮＡＮＤフラッシュソリッドステートドライブ（ＳＳＤ）又はデュアルインラインメモリモジュール（ＤＩＭＭ）を有する、請求項１４に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

説明は、概して不揮発性ストレージデバイス、例えば、三次元（３Ｄ）ＮＡＮＤデバイスに関し、より具体的には、説明は、不揮発性ストレージデバイスのメモリ／ストレージノード（例えば、浮遊ゲート又はチャージトラップ）構成に関する。

【背景技術】

【0002】

ＮＡＮＤフラッシュメモリなどのフラッシュストレージは、不揮発性記憶媒体である。不揮発性ストレージは、たとえデバイスに対する電力が中断されたとしても、規定の状態を有するストレージを指す。三次元（３Ｄ）ＮＡＮＤフラッシュメモリは、ストリングのＦＥＴが互いの最上部に積層されるように、ＮＡＮＤストリングは垂直方向に組み立てられ得るＮＡＮＤフラッシュメモリを指す。３Ｄ ＮＡＮＤ及び他の３Ｄアーキテクチャは、実現され得る著しく高いビット密度に起因して、二次元（２Ｄ）アーキテクチャと比較してある程度魅力的である。したがって、フラッシュストレージは、モバイル、クライアント及びエンタープライズ区分にわたってますます用いられている。３Ｄ不揮発性メモリのビット密度を向上させるには、継続的な取り組みが必要であるが、フィーチャーサイズを縮小しようと試みる場合に、重要な課題にしばしば遭遇する。

【図面の簡単な説明】

【0003】

以下の説明は、本発明の実施形態に係る実装例として与えられる図を有する図面に関する説明を含む。図面は、例として理解されるべきであり、限定として理解されるべきである。本明細書で用いられるような、１又は複数の「実施形態」又は「例」という表現は、本発明の少なくとも１つの実装例に含まれる特定の特徴、構造及び／又は特性を説明するものと理解される。したがって、本明細書に現れる「一実施形態において」又は「一例において」などの文言は、本発明の様々な実施形態及び実装を説明しており、必ずしもすべてが同一の実施形態を指しているわけではない。しかしながら、これらはまた、必ずしも相互に排他的であるわけではない。

【0004】

【図1A】チャネルの周りの周辺ゲート構造を有するＮＡＮＤメモリセルのストリングの例を示す。

【0005】

【図1B】メモリセルの例を示す。

【図1C】メモリセルの例を示す。

【0006】

【図2】ＮＡＮＤメモリセルに対する閾値電圧分布の例を示す。

【0007】

【図3A】例示的なストレージノードの断面を示す。

【図3B】例示的なストレージノードの断面を示す。

【図3C】例示的なストレージノードの断面を示す。

【図3D】例示的なストレージノードの断面を示す。

【図3E】例示的なストレージノードの断面を示す。

【図3F】例示的なストレージノードの断面を示す。

【0008】

【図4A】どのように曲率半径をティアのピッチに対してスケーリングするかの例を示す。

【図4B】どのように曲率半径をティアのピッチに対してスケーリングするかの例を示す。

【0009】

【図5】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの例についてのフロー図である。

【0010】

【図6A】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6B】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6C】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6D】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6E】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6F】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6G】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6H】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6I】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6J】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6K】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6L】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6M】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6N】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【図6O】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図及び斜視図を示す。

【0011】

【図7A】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図7B】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図7C】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図7D】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【0012】

【図8A】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8B】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8C】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8D】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8E】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8F】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8G】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8H】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8I】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8J】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8K】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8L】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8M】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図8N】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【0013】

【図9】は、曲率半径を有するメモリノードを備える集積回路を形成するプロセスの例についてのフロー図である。

【0014】

【図10A】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図10B】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図10C】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図10D】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図10E】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図10F】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【0015】

【図11】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの例についてのフロー図である。

【0016】

【図12A】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図12B】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図12C】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図12D】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図12E】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図12F】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【図12G】曲率半径を有するメモリノードを備える集積回路を形成するプロセスの様々なステージについての断面側の図を示す。

【0017】

【図13A】曲率半径を有するメモリノードを備える様々な変形例のメモリセルの断面を示す。

【図13B】曲率半径を有するメモリノードを備える様々な変形例のメモリセルの断面を示す。

【図13C】曲率半径を有するメモリノードを備える様々な変形例のメモリセルの断面を示す。

【図13D】曲率半径を有するメモリノードを備える様々な変形例のメモリセルの断面を示す。

【0018】

【図14】曲率半径を有するメモリノードを備える別の変形例のメモリセルを示す。

【0019】

【図15】メモリデバイスを備えるシステムの例を示す。

【0020】

【図16】コンピューティングシステムを示す。

【0021】

ある詳細及び実装についての説明は、以下のとおりであり、本明細書において提示される他の潜在的な実施形態又は本発明の概念の実装を説明するだけでなく、以下で説明される実施形態の一部又はすべてを示し得る図の説明を含む。

【発明を実施するための形態】

【0022】

本明細書において、ストレージノード構成が記載される。メモリ又はストレージセルは、論理値を格納するストレージノードを含む。ストレージノードの一例は、浮遊ゲートベースＮＡＮＤデバイスの浮遊ゲートである。ストレージノードの別の例は、チャージトラップベースＮＡＮＤデバイスのチャージトラップフィーチャである。他のメモリ技術は、論理値を格納する他のタイプのストレージノードを含む。

【0023】

本明細書において説明されるストレージノードは、曲率半径を有する１又は複数の表面を含む。従来の湾曲していない表面上に１又は複数の曲率半径を導入することにより、メモリセルの性能を向上されることができる。例えば、ストレージノードのチャネルに対向する側面は、湾曲した面を有してよい。別の例において、ストレージノードの制御ゲートに対向する側面は、湾曲した面を含む。チャネルの半径より小さい又はこれに等しい１又は複数の曲率半径を有するストレージノードは、改善された閾値電圧（Ｖｔ）ウィンドウを有し得る。

【0024】

図１Ａ、図１Ｂ及び図１Ｃは、三次元（３Ｄ）ＮＡＮＤメモリセルの例についての異なる図を示す。図１Ａは、チャネルの周りの周辺ゲート構造を有するＮＡＮＤメモリセルのストリングの例を示す。図１Ｂは、例示的なメモリセルの横断面図を示し、図１Ｃは、例示的なメモリセルの上面断面図を示す。図１Ｂの線１５０Ｂは、図１Ｃの断面図の位置を示し、図１Ｃの線１５０Ｃは、図１Ｂの断面図の位置を示す。

【0025】

図１Ａを参照すると、３Ｄ ＮＡＮＤストリングはチャネル１０３を含む。一例では、チャネル１０３は、様々な材料が堆積され、成長させられ、エッチングされ、又は、そうでない場合は、メモリデバイス用の回路を生成するために処理される基板（例えば、ベースウェハ又は別の構造）から延在する。図示される例では、メモリセルのストリングは、図１Ｃに見られるように、実質的に円形断面を有するピラー状構造を備える。一般的に、チャネルは、複数のメモリセルの間で共有され、個々のメモリセルがそのチャネル領域用にチャネルの一部を用いる。

【0026】

図１Ａに示される例では、ストレージノード１０５がチャネル１０３の周りを囲む。図１Ａに示されるストレージノード１０５は、浮遊ゲートの例である。制御ゲート１０８は、各浮遊ゲートの周りを囲む。一般的に、浮遊ゲートベースのＮＡＮＤメモリセルは、浮遊ゲート１０５及び制御ゲート１０８を含み、ストリングにおいて垂直方向に隣接するセルとチャネル１０３を共有する。図１Ａでは明確に示されていないが、３Ｄ ＮＡＮＤストリングは、一般的に、図１Ｂ及び図１Ｃに関して以下で説明される追加の層、例えば、チャネル充填酸化物、トンネル誘電体及びブロッキング誘電体層を含む。

【0027】

図１Ｂ及び図１Ｃは、メモリセル１００の例を示す。メモリセル１００は、曲率半径を有していないストレージノードを備えるメモリセルの例である。メモリセル１００は、チャネル領域１０３と、浮遊ゲート１０５の第１側面１０５ａに沿って、チャネル領域１０３に隣接する又はこれの周りを囲む浮遊ゲート１０５とを含む。メモリセル１００はまた、浮遊ゲート１０５の反対側１０５ｂに沿う制御ゲート１０８を含む。一例では、浮遊ゲート１０５及び制御ゲート１０８は、導電性又は半導電性材料、例えば、ポリシリコンを含む。この例における浮遊ゲート１０５は、湾曲していないチャネルに対向する面１０５ａ及び制御ゲートに対向する面１０５ｂを含む。

【0028】

図示される例では、マルチレイヤ誘電体（例えば、マルチレイヤ共重合体誘電体（ＩＰＤ））領域１０９は、浮遊ゲート１０５と制御ゲート１０８との間に配置される。ＩＰＤ領域１０９は複数の層を含んでよい。図１Ｂに示される例では、ＩＰＤ領域１０９は、３つのＩＰＤ層１０９ａ、１０９ｂ及び１０９ｃを含む。図示される例において、バリア層１１５は、ＩＰＤ領域１０９と浮遊ゲート１０５との間に配置される。バリア層１１５はまた、一般的に、誘電体層であり、したがって、マルチレイヤ誘電体領域１０９の第４の層とみなされ得る。

【0029】

チャネル領域１０３は、チャネルライナ又はチャネル半導体フィルム１１１を含んでよい。１つのこのような例では、チャネルライナ１１１は、ポリシリコンなどの半導体材料を含み、トンネル誘電体層１１２に隣接する又はこれの周りを囲むものが含まれてよい。チャネルライナ１１１は、チャネル半径１０４を有する。チャネル半径１０４は、チャネル領域１０３の中心から、チャネルライナ１１１とトンネル誘電体１１２との交差部分までの距離である。一例では、ピラーは、誘電体材料（例えば、酸化ケイ素又は他の好適なフィル材料）などのチャネルフィルを含む。図１Ａ～図１Ｃは、浮遊ゲートを有する３Ｄ ＮＡＮＤセルを示しているが、他のアーキテクチャが可能である。例えば、メモリセルは、１又は複数のビット値を表現するために、電荷がトラップされたり格納されたりするゲートとチャネルとの間にチャージトラップ層を含むことができる。

【0030】

メモリセルは、一般的に、符号化スキームに従ってプログラム可能である。様々な符号化スキームは、ＳＬＣ（シングルレベルセル）、ＭＬＣ（マルチレベルセル）、ＴＬＣ（トリプルレベルセル）、ＱＬＣ（クアッドレベルセル）などとして含む。各セルの閾値電圧（Ｖｔ）は、セルに格納されるデータを示す。図２は、８つのレベル又は状態を有するセルの閾値電圧分布の例を示す。一例では、レベル０（Ｌ０）は、１１１で構成される消去状態に対応し、レベル１（Ｌ１）は、０１１で構成される第１のプログラムレベルに対応し、レベル２（Ｌ２）は、００１で構成される第２のプログラムレベルに対応し、レベル３（Ｌ３）は、１０１で構成されるプログラムレベルに対応し、レベル４（Ｌ４）は、１００で構成されるプログラムレベルに対応し、レベル５（Ｌ５）は、０００で構成されるプログラムレベルに対応し、レベル６（Ｌ６）は、０１０で構成されるプログラムレベルに対応し、レベル７（Ｌ７）は、１１０で構成されるプログラムレベルに対応する。したがって、図２における例は、３ビットのデータを格納できるトリプルレベルセル（ＴＬＣ）に関するものである。同様の符号化スキームが、一般的に、ＳＬＣ、ＭＬＣ及びＱＬＣセルに対して用いられる。

【0031】

デバイスは、各セルがより多くのビットを格納できるように、符号化スキームを適合しているので、隣接するレベルの分布間の分離（例えば、Ｌ１とＬ２の分布間の分離２０１）は、減少する傾向にある。隣接するレベルの分布が近づく又は重なっている場合、ビットエラーをもたらし得る。隣接するレベルの分布間における十分な分離が、ビットエラーを最小限に抑えることができ、したがって、隣接するレベルの分布間の分離（Ｖｔウィンドウと呼ばれることがある）を大きくさせるための取り組みが行われてきた。Ｖｔ分布配置を改善する過去の技術では、フィーチャーサイズを縮小する場合に、都合よくスケーリングしていなかった。例えば、ピラー／チャネル半径の縮小が試みられていたが、しかしながら、ピラーエッチングにおける深刻なプロセスの課題が、チャネル半径のさらなる縮小を阻害しており、したがって、Ｅフィールド／トンネリングを利用することによる追加のＶｔウィンドウの拡張を制限していた。

【0032】

一方、曲率半径を有するストレージノードは、フィーチャーサイズの縮小を都合よくスケーリングする改善されたＶｔ分布配置を可能にする。図３Ａ～図３Ｆは、曲率半径を有する３Ｄ ＮＡＮＤストレージノードの断面の例を示す。図３Ａ～図３Ｆのストレージノードは、図１Ａ～図１Ｃの浮遊ゲート１０５などの３Ｄ ＮＡＮＤデバイスの単一のセルについてのチャージ－ストアフィーチャの例である。最適化されたストレージノード構成は、浮遊ゲートＮＡＮＤセル及びチャージトラップＮＡＮＤセルの両方に適用できる。図３Ａ～図３Ｄは、浮遊ゲート構造の例を示し、図３Ｅ～図３Ｆは、チャージトラップ構造の例を示す。曲率半径及びチャネル半径は、例示の目的であり、縮尺通りに描かれていないことに留意する。

【0033】

まず図３Ａを見ると、浮遊ゲートの一部の断面が示されている。浮遊ゲートは、チャネル、例えば、図１Ａ～図１Ｃのチャネル１０３の周りを囲む。一例では、浮遊ゲートは、ポリシリコンなどの導電性又は半導電性材料を含む。チャネルの方向に沿う浮遊ゲートの長さは、チャネルの直交方向に沿う浮遊ゲートの長さよりも長い。この例では、浮遊ゲート層のチャネルに対向する面３０２Ａが湾曲している。具体的には、図示される例において、浮遊ゲート層のチャネルに対向する面３０２Ａが凹んでいる。図３Ａに示される例では、対向する又は反対側の面３０４Ａは、真っ直ぐである（例えば、湾曲していない）。湾曲していない面３０４Ａは、チャネルの長さに平行である。浮遊ゲートの側面３０４Ａは、浮遊ゲートの制御ゲートに対向する面と称され得る。

【0034】

図３Ａに示される例において、浮遊ゲートの上部及び下部エッジ３０６Ａはテーパ状である。テーパ状のエッジ３０６Ａは、チャネル側から離れて制御ゲート領域に向けて延在する。エッジ３０６Ａは、ストレージノードの制御ゲートに対向する側面とチャネルに対向する側面との間にある上部面又は下部面とも称され得る。図示される例では、上部面及び下部面は、上部面と下部面との間の距離が、制御ゲート側よりチャネル側において大きくなるように傾いている又は傾斜している。図示される例において、チャネルに対向する側面における浮遊ゲートの高さ又は厚みＨ１は、制御ゲートに対向する側面における浮遊ゲートの高さ又は厚みＨ２よりも高い。図示される例において、浮遊ゲートの制御ゲートに対向する側面は、マルチファセットと称され、上部及び下部エッジ３０６Ａの表面だけでなく表面３０４Ａを含む。

【0035】

図３Ａに示される例では、ストレージノードは、ストレージノードが囲むチャネルの半径Ｒ＿ｐｉｌｌａｒと同等又はそれより小さい曲率半径Ｒ１を有する。湾曲した面のあるポイントにおける曲率半径は、そのポイントで湾曲にしっかりとフィットする円の半径である。一例では、曲率半径Ｒ１は、ストレージノードフィーチャの最小曲率半径である。一例において、最小曲率半径Ｒ１は、軸対称に起因して、ストレージノードの中央領域にある。図３Ａに示される例では、ストレージノードの曲率半径は、中央領域３０１Ａにおいて測定される。

【0036】

チャネルの半径（Ｒ＿ｐｉｌｌａｒ）は、チャネルの円形断面の半径である（例えば、図１Ｃにおけるチャネルの円形断面の半径１０４を参照されたい）。以下で、さらに詳細に説明されるように、異なる実装は、異なる形状又は外形を有するチャネルを備えてよい。チャネルフィルムは、堆積されるトポロジに一致させ得る。したがって、チャネルの半径は、チャネルの半径が測定される場所によって異なり得る。例えば、湾曲したチャネルに対向する面を有するストレージノードの実装に関して、チャネルは、ピラーの他のセクション（例えば、垂直方向に隣接するセル間の絶縁層の半径など）よりも、ストレージノードにおいてより大きな半径を有し得る。別の例では、凹部は、垂直方向に隣接するセル間にある絶縁層へとエッチングされてよく、それにより、絶縁層におけるチャネルの半径は、ストレージノードにおけるチャネルの半径に等しい又はこれよりもさらに大きくてよい。一例において、ストレージノードの曲率半径は、チャネルの最も狭い領域における半径より小さい。チャネルの外形に関わらず、チャネル半径より小さい又はこれに等しいストレージノードの曲率半径は、Ｖｔウィンドウを改善することを可能し得る。

【0037】

図３Ｂは、チャネルに対向する面及び制御ゲートに対向する面の両方において曲率を有する浮遊ゲートの一部の断面を示す。図３Ａのように、図３Ｂのストレージノードは、曲率半径Ｒ１を有するチャネルに対向する面３０２Ｂを備える。しかしながら、真っ直ぐな制御ゲートに対向する面の代わりに、図３Ｂに示されるストレージノードは、第２の曲率半径Ｒ２を有する制御ゲートに対向する面３０４Ｂを備える。チャネルに対向する面３０４Ａ及び制御ゲートに対向する面３０４Ｂの両方が凹んでいる。

【0038】

図３Ｂに示される例では、ストレージノードの曲率半径Ｒ１は中央領域３０１Ｂにおいて測定される。曲率半径Ｒ１は、チャネルの半径より小さい又はこれに等しい。曲率半径Ｒ２はまた、制御ゲートに対向する面３０４Ｂの中央領域３０１Ｂにおいて測定される。曲率半径Ｒ２はまた、チャネルの半径より小さい又はこれに等しい。図３Ａのように、図３Ｂに示されるストレージノードは、テーパ状のエッジ３０６Ｂを有する。したがって、テーパ状のエッジ３０６Ｂは、チャネルに対向する側面における浮遊ゲートの高さ又は厚みＨ１が制御ゲートに対向する側面における浮遊ゲートの高さ又は厚みＨ２より大きくなるように、チャネル側から離れて、制御ゲート領域に向けて延在する。

【0039】

図３Ｃは、チャネルに対向する面における曲率及び非テーパ状のエッジを有する浮遊ゲートの一部の断面を示す。図３Ａのように、図３Ｃのストレージノードは、チャネルに対向する面３０２Ｃの曲率半径Ｒ１を有する。図３Ｃに示される例では、ストレージノードの曲率半径Ｒ１は、中央領域３０１Ｃにおいて測定される。曲率半径Ｒ１は、チャネルの半径Ｒ＿ｐｉｌｌａｒより小さい又はこれに等しい。図３Ｃに示される例において、対向する又は反対側の面３０４Ｃは、真っ直ぐである（例えば、湾曲していない）。湾曲していない面３０４Ｃは、チャネルの長さに平行である。図３Ａ及び図３Ｂとは異なり、ストレージノードの上部及び下部エッジ３０６Ｃは、非テーパ状（例えば、平坦又は真っ直ぐ）である。上部及び下部エッジ３０６Ｃは、チャネルに対向する面３０２Ｃと制御ゲートに対向する面３０４Ｃとの間の上部面及び下部面と称され得る。図示される例では、上部及び下部面又はエッジ３０６Ｃは、チャネルの向きに対して垂直である（直交している）。したがって、チャネルに対向する側面の高さ又は厚みＨ１及び制御ゲートに対向する側面の高さ又は厚みＨ２は、ほぼ同じである。

【0040】

図３Ｄは、２つの側面における曲率及び非テーパ状のエッジを有する浮遊ゲートの一部の断面を示す。図３Ｂのように、図３Ｄのストレージノードは、チャネルに対向する面３０２Ｃの曲率半径Ｒ１及びその制御ゲートに対向する面３０４Ｃの第２の曲率半径Ｒ２とを有する。図３Ｄに示される例では、ストレージノードの曲率半径Ｒ１は、中央領域３０１Ｄにおいて測定される。曲率半径Ｒ１は、チャネルの半径より小さい又はこれに等しい。曲率半径Ｒ２はまた、制御ゲートに対向する面３０４Ｄの中央領域３０１Ｄにおいて測定される。曲率半径Ｒ２はまた、チャネルの半径より小さい又はこれに等しい。図３Ｂとは異なり、ストレージノードの上部及び下部エッジ３０６Ｃは、非テーパ状（例えば、平坦又は真っ直ぐ）である。上部及び下部エッジ３０６Ｃは、チャネルに対向する面３０２Ｃと制御ゲートに対向する面３０４Ｃとの間の上部面及び下部面と称され得る。図示される例において、上部面及び下部面又はエッジ３０６Ｃは、チャネルの方向に対して垂直である（直交している）。チャネルに対向する側面の高さ又は厚みＨ１及び制御ゲートに対向する側面の高さ又は厚みＨ２は、ほぼ同じである。

【0041】

図３Ｅは、チャネルに対向する面において曲率半径を有するチャージトラップ層の一部の断面を示す。図３Ｅに示される例では、ストレージノードの曲率半径Ｒ１は、中央領域３０１Ｅにおいて測定される。図３Ｅは、連続的なチャージトラップ層（例えば、同じチャージトラップ層が、あるワードラインから次のワードラインへと連続しており、それにより、複数の垂直方向に積層されたセルにより共有される）の例を示す。チャネルに対向する面３０２Ｅは、チャネルの半径Ｒ＿ｐｉｌｌａｒより小さい又はこれに等しい曲率半径Ｒ１を有する。

【0042】

図３Ｆはまた、チャネルに対向する面において曲率半径を有するチャージトラップ層の一部の断面を示す。ストレージノードのチャネルに対向する面３０２Ｆは、Ｒ１曲率半径を有する。図３Ｆに示される例では、ストレージノードの曲率半径Ｒ１は、中央領域３０１Ｆにおいて測定される。曲率半径Ｒ１は、チャネルの半径Ｒ＿ｐｉｌｌａｒより小さい又はこれに等しい。しかしながら、図３Ｅのチャージトラップ層とは異なり、図３Ｆにおけるチャージトラップ層は、連続的ではなく、その代わりに分離されている（例えば、同じチャージトラップ層が複数の垂直方向に積層されたセルにより共有されないように、チャージトラップ層は、互いに分離されている）。

【0043】

したがって、様々なストレージノード技術は、Ｖｔウィンドウを改善するために、１又は複数の表面に曲率半径を有することができる。ストレージノードに曲率半径を導入することにより、ティアのピッチが縮小される場合、現在のフィーチャーサイズ及びスケーリングに関して、電圧閾値ウィンドウを改善する。図４Ａ及び図４Ｂは、どのように曲率半径が相対的なワードラインピッチ（ティアのピッチとも称され得る）をスケーリングするかを示す。ワードラインピッチは、ワードラインとワードライン間の距離の高さ／厚みである。図４Ａは、１つのワードラインピッチを示し、図４Ｂは、縮小されたフィーチャーサイズを有する第２のワードラインピッチを示す。図４Ａのワードラインピッチは、（Ｘ＋Ｚ）ｎｍであり、Ｘは、ワードラインの厚みであり、Ｚは、垂直方向に隣接するワードラインを分離する絶縁層の高さ／厚みである。ワードラインの厚みは、ストレージノードフィーチャの高さ／厚みに対応してもよい、又は、これと同じであってもよい。図４Ｂのワードラインピッチは、（Ｙ＋Ｚ'）であり、Ｙは、縮小されたワードラインの厚みであり、Ｚ'は、垂直方向に隣接するワードラインを分離する絶縁層の高さ／厚みである。それにより、図示される例において、ＹはＸより小さく、Ｚ'は、Ｚより小さい又はこれに等しい（すなわち、絶縁層の高さは、この例において、スケーリングされてよい又はされなくてよい）。

【0044】

技術がＸからＹにスケーリングするにつれて、ストレージノードにおける半径フィーチャは、大きく縮まる。一例では、（同等のポリシリコンの厚みが残っていると仮定すると）ワードラインピッチを１０％縮小すると、ストレージノードの有効な曲率半径をほぼ半分に縮小することが可能である。図４Ａ及び図４Ｂにおいて、この有効性は、より大きいワードラインピッチにおける曲率半径Ｒ１、Ｒ２、Ｒ３及びＲ４と比較して、より小さい曲率半径Ｒ１'、Ｒ２'、Ｒ３'及びＲ４'により示される。当該有効性はチャネル半径と比較したフィーチャの好ましいスケーリングに起因して、セルトランジスタを効果的に有効にスケーリングするために利用できる（例えば、半径フィーチャは、ティアのピッチがスケーリングされる場合のウィンドウを保持する）。したがって、垂直の寸法（ワードラインピッチ）を縮めることにより、ストレージノードの非常に小さく有効な曲率半径が、デバイスの電気的な特性の改善のために実現され得る。

【0045】

様々な技術を用いて曲率半径を有するメモリノードが形成され得る。図５は、曲率半径を有するメモリノードを備える集積回路を形成するプロセス５００の例についてのフロー図である。プロセス５００を介して形成されるメモリノードは、浮遊ゲートである。プロセス５００は、チャネル半径と同等である又はこれより小さい曲率半径を有する浮遊ゲートをどのように実現するかについての一例である。他のプロセスも利用され得る。図６Ａ～図６Ｏは、プロセス５００と関連付けられる様々なステージの断面側の図及び斜視図を示す。図５及び図６Ａ～図６Ｏは以下のように一緒に説明される。

【0046】

まず図５を見ると、プロセス５００は、図６Ａに示される基板、例えば、基板６０１を処理することを含む。図６Ａは、交互の層６５０及び６７５を含む基板６０１の断面側の図及び斜視図を示す。一例では、基板の交互の層は、導電性／導電（ｃｏｎｄｕｃｔｉｖｅ／ｃｏｎｄｕｃｔｉｎｇ）材料６５０及び絶縁材料６７５で構成される層である。一例では、基板６０１を形成することは、導体６５０及び絶縁体６７５の交互の層を堆積して積層体を形成することに含む。絶縁体は、誘電体材料を含んでよい。例えば、絶縁材料の層６７５は、窒化物、酸化物（例えば、酸化ケイ素、酸化アルミニウム又は別の酸化物）又は別の絶縁材料を含んでよい。導電材料の層６５０は、例えば、多結晶シリコン（ポリシリコン）、金属、金属窒化物又は他の導電性又は半導電性材料を含んでよい。一例では、積層体を形成することは、ポリシリコン及び酸化ケイ素を堆積した化学気相成長（ＣＶＤ）（例えば、減圧ＣＶＤ（ＬＰＣＶＤ））を含む。層６５０及び６７５が同じ厚みを有するように図示されているが、いくつかの実装では、絶縁層６７５及び導電層６５０に対して異なる厚みを含んでよい。いくつかの実装では、これらの層の厚みは、積層体に配置される場所（例えば、積層体の底部又は最上部）に基づいて異なってよい。

【0047】

プロセス５００は、５０２において、基板に穴をエッチングする段階を含む。図６Ｂは、基板６０１の交互の層６５０及び６７５を通じてエッチングされた穴６０３を有する基板６０１の断面側の図及び斜視図を示す。一例では、穴６０３は、ＮＡＮＤストリングのチャネル用である。基板６０１に穴６０３を形成する段階は、交互の導体層６５０及び絶縁体層６７５で構成される積層体を含む基板６０１を通じて円筒形状の穴及びトレンチを異方性エッチングすることにより実現され得る。一般的に、チャネル形成用の穴６０３は、狭くて深く又は長い（例えば、高いアスペクト比を有する）。

【0048】

図５を参照すると、基板に高いアスペクト比の穴をエッチングした後に、プロセス５００は、５０４において、穴の側壁に凹部をエッチングする段階を含む。図６Ｃは、凹部６６０が穴６０３の側壁にエッチングされた後の基板６０１を示す。凹部６６０は、空洞とも称され得る。図示される例において、凹部は、積層体の導電層６５０に又は内部に形成される。凹部をエッチングする段階は、例えば、導体層６５０を等方性エッチングする段階を含んでよい。図６Ｃに示される例では、凹部は、凹部内のポリシリコン面が真っ直ぐとなる（例えば、チャネルの穴の長さに平行となる）ように湾曲しないようにエッチングされる。図示される例において、制御ゲート６０８は、導性材料６５０から凹部６６０に形成される。

【0049】

図５を再び参照すると、プロセス５００は、５０６において、凹部のそれぞれに１又は複数の誘電体層を形成する段階を含む。図６Ｄ～図６Ｋに示される例は、テーパ状のエッジを有するマルチレイヤ誘電体層を形成するプロセスを示す。他のプロセスは、異なってよい（例えば、他のプロセスは、少数又は多くの誘電体層を含んでよい、及び／又は、非テーパ状のエッジを含んでよい）。図６Ｄは、第１の誘電体層６０９ａを形成した後の基板６０１を示す。一例において、第１の誘電体層６０９ａを形成する段階は、例えば、凹部６６０内のポリシリコン表面上に酸化ケイ素を含むマルチレイヤ誘電体の第１の共重合体誘電体（ＩＰＤ）層６０９ａを成長させる又は堆積する段階を含む。したがって、第１のＩＰＤ層は、「底部」領域６０５又は各空洞６６０の端部に形成される。一例では、第１の誘電体層６０９ａは、ポリシリコンから成長した酸化ケイ素であってよい。一例において、図６Ｅに示されるように、プロセスは、次に、凹部６６０において第１の誘電体６０９ａの表面上にマルチレイヤ誘電体の第２の誘電体層６０９ｂを成長させる又は堆積する段階を含むことができる。図示される例において、第２の誘電体層６０９ｂは、凹部６６０だけでなく、穴６０３において露出した絶縁層６７５の表面上にも形成される。一例において、第２の誘電体層６０９ｂを形成する段階は、窒化ケイ素層を成長させる又は堆積する段階を含んでよい。図６Ｅは、第２の誘電体層６０９ｂを堆積した後の基板６０１を示す。

【0050】

図示される例では、図６Ｆに示されるように、プロセスは、第２の誘電体層６０９ｂ上に犠牲保護層６３３を成長させる又は堆積する段階を含む。次に、一例において、図６Ｇに示されるように、プロセスは、第２の誘電体層６０９ｂ上の空洞領域６６０の底部に犠牲保護層６３３の一部を残すように犠牲保護層６３３をエッチングする段階を含む。高いエッチング除去選択性を提供する化学的性質は、犠牲保護層６３３をエッチングするために利用され得る。犠牲保護層６３３をエッチングする段階は、凹部６６０内の第２の誘電体層６０９ｂを保護しつつ、第２の誘電体層６０９ｂのエッジを露出させることを可能にすることができる。

【0051】

一例において、図６Ｈに示されるように、プロセスは、第２の誘電体層６０９ｂの一部を選択的に酸化させ又はエッチングして、テーパ状のエッジ６０９Ｔを形成する段階を含む。図６Ｈに示されるように、第２の誘電体層６０９ｂのエッジ６０９Ｔは、凹部６６０の開口又は角においてテーパ状である。テーパ状フィーチャ６０９Ｔは、以下で説明されるように、浮遊ゲートのテーパ状フィーチャの形成を可能にし得る。他のプロセスは、テーパ状フィーチャの形成を含まなくてよい。

【0052】

一例において、図６Ｉに示されるように、犠牲保護層６３３の残りの部分が（例えば、エッチングを介して）除去され、テーパ状のエッジ６０９Ｔを有する第２の誘電体層６０９ｂを露出させる。一例において、図６Ｊに示されるように、プロセスは、穴６０３において、絶縁体層６７５の露出した表面を覆う第２の誘電体層６０９ｂの一部を除去する段階を含む。プロセスは、第２の誘電体層６０９ｂを実質的に絶縁するマルチレイヤ誘電体で構成される追加（第３）の層６０９ｃを成長させる段階をさらに含んでよい。一例において、第３の誘電体層は、酸化物（例えば、酸化ケイ素）を含み、第１の誘電体層６０９ａと同じ材料から形成され得る。したがって、図示される例では、完成したデバイス内でマルチレイヤ誘電体が制御ゲートと浮遊ゲートとの間に配置されるように、マルチレイヤＩＰＤ（例えば、酸化物－窒化物－酸化物（ＯＮＯ））は、制御ゲート領域に隣接する凹部内に形成される。一例では、誘電体層の１又は複数は、高ｋ誘電体を含む。

【0053】

一例では、誘電体材料の層を形成した後に、バリア層が絶縁体層上に形成されてよい。例えば、図６Ｋに示されるように、プロセスは、マルチレイヤ誘電体上、及び、導体６５０及び絶縁体６７５で構成される交互の層の両方上に、追加の層６１５（「バリア層６１５」）を堆積する段階を含んでよい。一例において、追加の層６１５は、窒化ケイ素を含む。１つのこのような例において、層６１５は、原子層堆積を用いて堆積される。追加の層６１５は、共重合体誘電体の第４の誘電体層ともみなされ得る。

【0054】

図５を再び参照すると、誘電体材料で構成される１又は複数の層及びバリア層６１５を形成した後に、プロセスは、オペレーション５０８において、誘電体層上に又はこれに隣接して、浮遊ゲートを形成する段階を含む。一例では、浮遊ゲートを形成する段階は、図６Ｌ～図６Ｏに従って説明されるオペレーションを含む。

【0055】

一例において、プロセスは、浮遊ゲートが形成される浮遊ゲート材料６０５を堆積する段階を含む。一例において、浮遊ゲート材料６０５は、ポリシリコンである。一例において、ポリシリコン６０５は、穴６０３内で露出した表面上のコンフォーマル層として堆積される。したがって、図示される例において、ポリシリコン材料６０５は、絶縁層６７５上及び凹部にあるバリア層６１５上に堆積される。ポリシリコン材料６０５は、堆積される凹部のトポロジに従う曲率を有するように堆積される。別の例において、より大きい厚みのポリシリコン層は、凹部により形成される基本的なトポロジに一致させないように堆積され得る。次に、図６Ｍに示される例では、ポリシリコン材料６０５の部分的なエッチバックは、絶縁体材料６７５に隣接するポリシリコン材料を除去して、別個の浮遊ゲート６０５ａ、６０５ｂ及び６０５ｃを形成する。さらに、絶縁体層６７５に隣接し、垂直方向に隣接する浮遊ゲート間にあるバリア層６１５の一部又はすべてが、隣接するメモリセル間の窒化ケイ素の分離を実現するために除去され得る。浮遊ゲート６０５ａ、６０５ｂ及び６０５ｃは、凹んでおり、曲率半径を有するチャネルに対向する面６２１を有する。浮遊ゲート材料６０５がコンフォーマル層として堆積されているか否かに関わらず、浮遊ゲート材料６０５の堆積及び／又はエッチングは、チャネルの半径と同等又はこれより小さい曲率半径を有するストレージノードを生成する。図示される例では、制御ゲート６００ａ、６００ｂ及び６００ｃに対向する浮遊ゲート６０５ａ、６０５ｂ及び６０５ｃの表面は連続している。

【0056】

一例では、図６Ｎに示されるように、トンネル誘電体層６１２が浮遊ゲート上に形成される。一例において、トンネル誘電体層６１２は、浮遊ゲート６０５ａ、６０５ｂ及び６０５ｃのポリシリコン材料上で成長され得る酸化ケイ素である。

【0057】

図５を再び参照すると、浮遊ゲートを形成した後に、プロセス５００は、５１０において、穴にチャネルを形成する段階を含む。チャネルを形成する段階は、トンネル誘電体層６１２上に導電性フィルムを堆積し、導電性フィルム上に誘電体材料を堆積して穴を埋める段階を含むことができる。図６Ｏは、チャネル半導体フィルム６１１を堆積した後の基板を示す。誘電体フィル６１１ａは、次に、構造の形成を完成し得る。したがって、図５及び図６Ａ～図６Ｏに示されるプロセスは、チャネルの半径と同じ又はこれより小さい曲率半径を有する浮遊ゲートを形成するための１つのプロセスを示す。プロセス５００を介して形成される浮遊ゲートは、図３Ａに示される浮遊ゲートと同じ又は同様であってよい。

【0058】

図７Ａ～図７Ｄは、チャネルに対向する面及び制御ゲートに対向する面の両方上の曲率半径を有する浮遊ゲートを形成する図５のプロセス５００の変形例を示す。具体的には、図７Ａ～図７Ｄに示される例は、これらの層の等方性エッチングが、所望の半径寸法を有するストレージノード表面の追加のフィーチャを生成するように、導電層６５０を堆積する段階を修正する。

【0059】

図７Ａを参照すると、図６Ａと同様に、プロセスは、絶縁材料７７５及び導電材料７５０で構成される交互の層を含む基板７０１を形成する段階で始まる。しかしながら、導電材料７５０（例えば、ポリシリコン又は他の導体）の堆積は、層７５０の組成プロファイルを調整するように制御される。一例では、堆積プロセスの１又は複数のパラメータは、層７５０の底部及び上部７５３が層７５０の中間部７５１とは異なる堆積速度を有するように調整される。例えば、温度、前駆体ガスの流れ又は他のパラメータなどのパラメータを調整することにより、層の異なるポイントにおいて異なる組成を有する層が形成され得る。ボトムアップで材料７５０の組成プロファイルを調整することにより、所望の曲率を生成する後続のエッチングの間に、導体のいずれかの端部においてより速い除去速度が実現され得る。

【0060】

図７Ｂは、ピラー穴７０３が積層体を通じてエッチングされた後の基板７０１を示す。一例では、穴７０３は、ＮＡＮＤストリングのチャネル又はチャネル領域用である。基板７０１に穴７０３を形成する段階は、積層体を含む基板７０１を通じて円筒形状の穴又はトレンチを異方性エッチングすることにより実現される。

【0061】

一例において、基板に高いアスペクト比の穴７０３をエッチングした後に、図７Ｃに示されるように、導電材料で構成される層７５０において、穴７０３の側壁に凹部７６０が形成される。凹部を形成する段階は、例えば、導体層７５０を等方性エッチングする段階を含んでよい。層の最上部及び底部に対してより速いエッチング速度を有するように、層７５０の組成プロファイルが制御されていたので、エッチングは、凹部７６０において湾曲した外形を生成する。図示される例では、制御ゲート材料７０８は、凸面７１３を有する。制御ゲート材料７５０の凸の曲率は、制御ゲートに対向する面に曲率半径を有する凹状の浮遊ゲートを形成することが可能である。

【0062】

図７Ｄは、図５及び図６Ｄ～図６Ｏに関して上述した処理ステップと同様であり得る追加の処理オペレーション後の基板７０１を示す。例えば、図７Ｄは、１又は複数の誘電体層７０９の堆積、浮遊ゲート材料７７１の堆積及びエッチング、チャネル層７１１及びチャネルフィル７１１ａの堆積後の積層体を示す。図６Ｏと同様に、図７Ｄに示される例は、テーパ状のエッジを有する浮遊ゲートを含む。

【0063】

図７Ｄに示すように、浮遊ゲートのチャネルに対向する面７７１ａの第１の曲率半径に加えて、制御ゲートに対向する面７７１ｂも第２の曲率半径を有する。図７Ｄにおいて結果として生じる浮遊ゲートの構成は、図３Ｂの浮遊ゲートと同様又は同じである。第２の曲率半径（Ｒ２）は、第１の曲率半径（Ｒ１）と同様である、これより小さい又はこれより大きい。一例において、チャネル半径（Ｒ＿ｐｉｌｌａｒ）に対するＲ１及びＲ２の選択は、ジオメトリック及びデバイス材料パラメータに応じて決まる。一例では、浮遊ゲートの第１の曲率半径及び第２の曲率半径の両方は、チャネルの半径より小さい又はこれに等しい。第２の曲率半径は、プログラミングオペレーションバイアス条件の下で、トンネリング層の漏れに対するブロッキング層の漏れの比率を最適化することにより、Ｖｔウィンドウをさらによくすることができる。

【0064】

図８Ａ～図８Ｎは、チャネルに対向する面及び制御ゲートに対向する面の両方における曲率半径と、非テーパ状のエッジとを有する浮遊ゲートを形成する図５のプロセス５００の別の変形例を示す。

【0065】

図８Ａは、絶縁材料８７５及び導電材料８５０で構成される交互の層を含む基板８０１を示す図７Ａと同様である。図７Ａと同様に、導電材料８５０（例えば、ポリシリコン又は他の導体）の堆積は、層８５０の組成プロファイルを調整するように制御される。ボトムアップで材料８５０の組成プロファイルを調整することにより、所望の曲率を生成する後続のエッチングの間に、導体のいずれかの端部においてより速い除去速度が実現され得る。

【0066】

図８Ｂは、ピラー穴８０３が積層体を通じてエッチングされた後の基板８０１を示す。一例では、穴８０３は、ＮＡＮＤストリングのチャネル用である。基板８０１に穴８０３を形成する段階は、積層体を含む基板８０１を通じて円筒形状の穴又はトレンチを異方性エッチングすることにより実現され得る。一例において、基板に高いアスペクト比の穴をエッチングした後に、図８Ｃに示されるように、導電材料で構成される層８５０において、穴８０３の側壁に凹部８６０が形成される。凹部８６０を形成する段階は、例えば、導体層８５０を等方性エッチングする段階を含んでよい。図８Ｃは、導電材料で構成される層８５０をエッチングして、凸面を有する凹部を形成する（制御ゲート材料８０８が凸面を有する）例を示すが、しかしながら、他のプロセスでは、導電材料で構成される層８５０をエッチングして、真っ直ぐで湾曲していない面を有する凹部を形成する段階を含んでよい。凸面を有する凹部を形成することは、結果として、図３Ｄに示される浮遊ゲートと同様又はこれと同じように、チャネルに対向する面及び制御ゲートに対向する面の両方において曲率を有する浮遊ゲート構造をもたらし得る。真っ直ぐで湾曲していない外形を有する凹部を形成することは、結果として、図３Ｃに示される浮遊ゲートと同様に又はこれと同じで、制御ゲートに対向する側面において真っ直ぐな面を有する浮遊ゲートをもたらし得る。

【0067】

導電層８５０をエッチングして、凹部８６０を形成した後に、凹部のそれぞれにおける導電層の表面に、１又は複数の誘電体層が形成される。図８Ｄは、凹部のそれぞれにおける導電層の表面に対する窒化物層８０９ａの選択的な堆積を示す。穴８０３内のトポグラフィ全体を被覆する窒化ケイ素層を共形堆積する代わりに、窒化物が導電層８５０のみに選択的に堆積される。一例では、導電層８５０は、ポリシリコンであり、窒化物層８０９ａは、水素終端ポリシリコン表面に堆積される。一例において、窒化物層８０９ａは、酸化物に対して選択的であるポリシリコン上に堆積され得る原子層堆積（ＡＬＤ）堆積を用いて堆積される。１つのこのような例において、窒化物層８０９ａを堆積する段階は、所望の選択性を実現するために、基板の熱処理及び前駆体処理で構成される複数のサイクルを含む。

【0068】

図示される例において、窒化物層８０９ａは、マルチレイヤＩＰＤの複数の誘電体層のうちの１つである。マルチレイヤＩＰＤを形成する１つの方法は、（例えば、図８Ｄに関して上述したように）層が領域選択堆積（ａｒｅａ ｓｅｌｅｃｔｉｖｅ ｄｅｐｏｓｉｔｉｏｎ）を用いた窒化物の薄い層により部分的に形成されて、（図８Ｋに関して以下で説明されるように）共形ＡＬＤを用いた後続の堆積されたフィルム堆積で完了する２段階堆積を用いる。したがって、窒化物層８０９ａの堆積は、（例えば、窒化物層８０９ａの背面を露出させるために導電材料８５０を除去した後の）後の犠牲層の除去を完了するために、部分的な堆積であり得る。一例では、窒化物層８０９ａの領域選択堆積は、低い堆積選択性を補償するために（例えば、アレイ形成に対する低熱量を維持するために）、部分的な窒化物のエッチバックに続く。

【0069】

図８Ｅを参照すると、窒化物層８０９ａを堆積した後に、第２の誘電体層８０９ｂが、凹部８６０内の窒化物層８０９ａに堆積され得る。一例では、第２の誘電体層８０９ｂは、酸化物層である。酸化物層８０９ｂを堆積した後に、マルチレイヤＩＰＤの１又は複数の追加の誘電体層が堆積され得る。

【0070】

図８Ｆを参照すると、浮遊ゲート材料（例えば、ポリシリコン）は、穴８０３内の酸化物層８０９ｂ上に堆積される。浮遊ゲート材料は、基本的なトポロジに一致させる層として、堆積されてもよいし堆積されなくてもよい。図８Ｆに示されるポリシリコン層８３３は、穴８０３内の基本的なトポロジに一致させていない。しかしながら、プロセスは、代わりに、コンフォーマルなポリシリコン層を形成する段階を含んでよい。図８Ｇに示されるように、浮遊ゲート材料８３３を堆積した後に、浮遊ゲート材料８３３が、分離された浮遊ゲート８７１を形成するためにエッチングされる。浮遊ゲート材料８３３のエッチングはまた、浮遊ゲート８７１のチャネルに対向する面８７３における曲率半径を引き起こし得る。図８Ｈに示されるように、浮遊ゲート材料をエッチングした後に、トンネル誘電体層８１２が浮遊ゲート８７１上に堆積される。図８Ｉに示されるように、トンネル誘電体層８１２を形成した後に、導電性チャネル層８１１がトンネル誘電体層８１２上に形成される。図８Ｊに示される例では、次に、絶縁体、例えば酸化物で穴８０３が満たされてよい。図８Ｆ～図８Ｊに関して説明したオペレーション（浮遊ゲート材料の堆積及びエッチング、トンネル誘電体の堆積、チャネルの堆積及び充填を含む）は、図６Ｌ～図６Ｏに関して上述したこれらのオペレーションと同じ又は同様であり得る。

【0071】

図８Ｋ～図８Ｎは、ゲートリプレイスメントフロープロセスについての例を示す。一例では、ゲートリプレイスメントは、浮遊ゲート８７１及びチャネルフィルム８１１を形成した後に実行される。積層体の導電層をエッチングするために、穴８０３のいずれかの側にあるスリット又はトレンチがエッチングされ得る。誘電体層８０９ａに隣接する導電材料の層は、次に、スリットにおけるエッチングプロセスを介して除去され得る。一例では、導電材料を除去することは、凹部８８１又は隙間を生成し、窒化物層８０９ａの背面を露出させる。窒化物層８０９ａが露出すると、１又は複数の追加の誘電体層が形成され得る。例えば、図８Ｌは、窒化物層８０９ａ上に酸化物層８０９ｃを形成する段階を示す。

【0072】

図８Ｍは、導電材料８８２がスリットを介して凹部８８１に堆積された後の基板を示す。導電材料８８２は、制御ゲートを形成するためのものであり、（ドープされ得る）ポリシリコン、金属又は他の好適な導電材料などの任意の好適な導電材料であり得る。図８Ｎに示されるように、導電材料８８２は、次に、分離された制御ゲート８８５を形成するために、スリットを介してエッチングされ得る。したがって、図８Ａ～図８Ｎに示される例は、図５のプロセス５００を修正して、例えば、上述した図３Ｄに示される、非テーパ状のエッジと、チャネルに対向する面及び制御ゲートに対向する面の両方における曲率半径とを有する浮遊ゲートを得る方法を示す。

【0073】

図５のプロセス５００及び上述した変形例は、曲率半径を有する１又は複数の表面を備える浮遊ゲートを形成するための例である。チャージトラップストレージノードは、チャネルに対向する面に曲率半径を有するという利益も得ることができる。

【0074】

図９は、曲率半径を有するチャージトラップ層を備える集積回路を形成するプロセス９００の例についてのフロー図である。プロセス９００は、チャネル半径と同等である又はこれより小さい曲率半径を有するチャージトラップフィーチャをどのように実現するかについての一例である。図１０Ａ～図１０Ｆは、プロセス９００と関連付けられる様々なステージの断面側の図を示す。図９及び図１０Ａ～図１０Ｆは以下のように一緒に説明される。

【0075】

図９を見ると、プロセス９００は、図１０Ａに示される基板、例えば、基板１００１を処理することを含む。図１０Ａは、交互の層１０５０及び１０７５を含む基板１００１の断面側の図を示す。一例において、基板の交互の層は、酸化物１０７５及び窒化物１０５０で構成される層である。一例では、基板１００１を形成することは、窒化物１０５０及び酸化物１０７５の交互の層を堆積して積層体を形成することを含む。酸化物は、酸化ケイ素又は他の好適な酸化物（例えば、酸化アルミニウムなどの金属酸化物）を含んでよい。窒化物は、窒化ケイ素又は他の好適な窒化物を含んでよい。一例において、積層体を形成することは、酸化物及び窒化物を堆積した化学気相成長（ＣＶＤ）（例えば、減圧ＣＶＤ（ＬＰＣＶＤ））を含む。

【0076】

一例では、窒化物材料１０５０の堆積は、層１０５０の組成プロファイルを調整するように制御される。一例において、堆積プロセスの１又は複数のパラメータは、層１０５０の底部及び上部１０５３が、層１０５０の中間部１０５１とは異なる堆積速度を有するように調整される。例えば、温度、前駆体ガスの流れ又は他のパラメータなどのパラメータを調整することにより、層の異なるポイントにおいて異なる組成を有する層が形成され得る。ボトムアップで材料１０５０の組成プロファイルを調整することにより、所望の曲率を生成するために後続のエッチングの間に、窒化物層の最上部及び底部よりも窒化物層の中間部において、より速い除去速度が実現され得る。さらに、層１０５０及び１０７５が同じ厚みを有するように図示されているが、いくつかの実装では、層１０７５及び１０５０に対して異なる厚みを含んでよい。いくつかの実装では、層の厚みは、積層体に配置される場所（例えば、積層体の底部又は最上部）に基づいて異なってよい。

【0077】

プロセス９００は、９０２において、基板に穴をエッチングする段階を含む。図１０Ｂは、基板１００１の交互の層１０５０及び１０７５を通じてエッチングされた穴１００３を有する基板１００１の断面側の図を示す。一例では、穴１００３は、ＮＡＮＤストリングのチャネル用である。基板１００１に穴１００３を形成する段階は、交互の酸化物１０７５及び窒化物１０５０で構成される積層体を含む基板１００１を通じて円筒形状の穴又はトレンチを異方性エッチングすることにより実現され得る。一般的に、チャネル形成用の穴１００３は、狭くて深く又は長い（例えば、高いアスペクト比を有する）。

【0078】

図９を参照すると、基板に高いアスペクト比の穴をエッチングした後に、プロセス９００は、９０４において、窒化物の層における穴の側壁に凹部をエッチングする段階を含む。図１０Ｃは、凹部１０６０又は空洞が穴１００３の側壁にエッチングされた後、及び、凹部内及び穴の側壁に複数の層を堆積した後の基板１００１を示す。図示される例では、凹部１０６０は、積層体の窒化物層１０５０に又は内部に形成される。凹部をエッチングする段階は、例えば、窒化物層１０５０を等方性エッチングする段階を含んでよい。層１０５０の最上部及び底部に対するエッチング速度と比較して、層１０５０の中間部１０５１においてより速いエッチング速度を有するように、層１０５０の組成プロファイルが制御されていたので、エッチングは、凹部１０６０において湾曲した外形を生成する。図示される例では、凹部をエッチングすることで、窒化物層１０５０が凹部形状を有する。従来のチャージトラッププロセスは、凹部（例えば、チャネルの穴の側壁に形成された凹部１０６０）をエッチングする段階を含まない。従来のチャージトラップメモリデバイスとは対照的に、凹部１０６０は、チャネルの穴に形成されており、以下で説明されるように、曲率半径を有するチャージトラップ層の形成を可能にする。

【0079】

図９を参照すると、凹部１０６０をエッチングした後に、プロセス９００は、９０６において、凹部のそれぞれに、誘電体材料で構成される１又は複数の層を形成する段階を含む。図１０Ｃは、湾曲した凹部１０６０及び穴１００３の側壁に堆積される１又は複数の誘電体層１０５９の例を示す。図１０Ｃには、単一の層１０５９が示されているが、１より多くの誘電体層が、凹部１０６０に堆積されてよい。一例では、誘電体層１０５９は、マルチレイヤブロッキング誘電体である。例えば、誘電体層１０５９は、複数の酸化物及び／又は窒化物層を含んでよい。プロセス９００は、チャネルの穴を通じて「正面側」から、１又は複数の誘電体層１０５９の形成を示す。しかしながら、１又は複数の誘電体層は、チャネルの穴を介して、誘電体層を形成する代わりに、又は、これに加えて、後続のエッチングされたトレンチ（例えば、ゲートリプレイスメント用）を通じて、「背面側」から形成されてよい。

【0080】

図９を再び参照すると、プロセス９００は、９０８において、絶縁体層上にチャージトラップ層を形成する段階を含む。チャージトラップ層は、窒化ケイ素、又は、チャージトラップを形成するのに好適な他の材料であってよい。チャージトラップ層は、一般的に、電荷がトラップされたり格納されたりし得る絶縁層である。図１０Ｃに示される例におけるチャージトラップ層は、垂直方向に隣接するセル間で連続している（例えば、分離されていない）。例えば、チャージトラップ層１０６１は、垂直方向に隣接する凹部１０６０間で分離されていない。チャージトラップ層は、曲率半径を有する面を含む。例えば、チャージトラップ層は、堆積され（いくつかの実装ではエッチングされてもよい）、穴１００３のトポロジ上にコンフォーマル層を形成する。したがって、チャージトラップ層は、凹状に湾曲した凹部１０６０に堆積され、結果として、チャージトラップ層１０６１が湾曲した形状を有することになる。具体的には、絶縁層１０７５間のチャネルに対向する面１０１１は曲率半径を有する。チャネルに対向する面１０１１の曲率半径は、チャネルの半径より小さい又はこれに等しい。

【0081】

図９を参照すると、チャージトラップ層を形成した後に、プロセス９００は、９１０において、チャージトラップ層上にトンネル誘電体層を形成する段階を含む。図１０Ｃは、チャージトラップ層１０６１上にトンネル誘電体層１０６３を示す。図示される例において、トンネル誘電体層１０６３は、チャージトラップ層１０６１上のコンフォーマル層である。トンネル誘電体層は、上述したトンネル誘電体層に従ってよい。図９を再び参照すると、トンネル誘電体層を形成した後に、プロセスは、９１２において、トンネル誘電体層上に又はこれに隣接してチャネルフィルムを形成する段階を含む。例えば、図１０Ｄは、トンネル誘電体層１０６３上にチャネルフィルム１０６５を堆積した後の積層体を示す。図示される例では、チャネルは、穴１００３の輪郭に従うコンフォーマルフィルムとして形成される。したがって、チャネル層１０６５は、その長さに沿う異なるポイントにおいて、異なる半径を有する。酸化物１０７５で構成される層において測定されるようにチャネルの半径は、チャージトラップ層１０６１の曲率半径よりも小さい半径を有する。図９のプロセスを介して形成されるチャージトラップ層は、図３Ｄのチャージトラップ層と同じ又は同様であってよい。例えば、図３Ｄを参照すると、チャージトラップ層１０６１の曲率半径Ｒ１は、チャネル半径Ｒ＿ｐｉｌｌａｒより小さい又はこれに等しい。一例において、曲率半径Ｒ１は、チャネル半径Ｒ＿ｐｉｌｌａｒより小さい。

【0082】

チャネル１０６５を形成した後に、ゲートリプレイスメントフローが、制御ゲートの形成を完了するために実行されてよい。例えば、図１０Ｅに示されるように、窒化物層１０５０は、エッチングプロセスを介して除去され得る。１つのこのような例において、トレンチ又はスリット（図示されていない）は、窒化物層１０５０の除去を可能にするために、隣接する穴１００３間でエッチングされる。窒化物層１０５０を除去した後に、１又は複数の誘電体層１０５９は、開口１０６７において露出する。開口１０６７は、１又は複数の導電材料及び／又は誘電体層で充填され得る。

【0083】

上述したように、１又は複数の誘電体層（例えば、マルチレイヤブロッキング誘電体で構成される複数の層のうちの１又は複数）は、背面側から形成されてよい。例えば、図１０Ｆは、開口１０６７内にバリア層１０７０を堆積し、バリア層１０７０上に金属層１０７２を堆積した後の積層体を示す。一例では、バリア層は、誘電体層（例えば、窒化チタン又は他の誘電体材料などの金属窒化物）である。金属層１０７２は、タングステン、モリブデン又はルテニウムなどの低抵抗金属又は他の適切な導体を含んでよい。したがって、図９は、曲率半径を有する連続的なチャージトラップ層を備えるメモリデバイスを形成するためのプロセスの一例を示す。プロセス９００を介して形成されるチャージトラップフィーチャは、図３Ｅに示されるチャージトラップフィーチャと同じ又は同様であってよい。

【0084】

図１１は、曲率半径を有するチャージトラップ層を備える集積回路を形成するためのプロセスの別の例についてのフロー図である。プロセス１１００は、チャネル半径と同等である又はこれより小さい曲率半径を有するチャージトラップフィーチャをどのように実現するかについての一例である。プロセス１１００を用いて形成されるチャージトラップフィーチャは、図９のプロセス９００を介して形成されるものと同様であるが、しかしながら、プロセス１１００を介して形成されるチャージトラップ層は、連続的である代わりに、互いに垂直方向に分離されている。図１２Ａ～図１２Ｇは、プロセス１１００と関連付けられる様々なステージの断面側の図を示す。図１１及び図１２Ａ～図１２Ｇは、以下で一緒に説明される。

【0085】

図１１のプロセス１１００は、基板、例えば、図１２Ａに示される基板１２０１を処理することを含む。図１２Ａは、交互の層１２５０及び１２７５を含む基板１２０１の断面側の図を示す。一例では、基板の交互の層は、酸化物１２７５及びポリシリコン１２５０で構成される層である。一例において、基板１２０１を形成することは、ポリシリコン１２５０及び酸化物１２７５で構成される交互の層を堆積して、積層体を形成することを含む。酸化物は、酸化ケイ素、又は、他の好適な酸化物（例えば、酸化アルミニウムなどの金属酸化物）を含んでよい。一例では、積層体を形成することは、酸化物及びポリシリコンを堆積した化学気相成長（ＣＶＤ）（例えば、減圧ＣＶＤ（ＬＰＣＶＤ））を含む。

【0086】

一例において、ポリシリコン材料１２５０の堆積は、層１２５０の組成プロファイルを調整するように制御される。一例では、堆積プロセスの１又は複数のパラメータは、層１２５０の底部及び上部１２５３が、層１２５０の中間部１２５１とは異なる堆積速度を有するように調整される。例えば、温度、前駆体ガスの流れ又は他のパラメータなどのパラメータを調整することにより、層の異なるポイントにおいて異なる組成を有する層が形成され得る。ボトムアップで材料１２５０の組成プロファイルを調整することにより、所望の曲率を生成する後続のエッチングの間に、ポリシリコン層の最上部及び底部よりも、ポリシリコン層の中間部において、より速い除去速度が実現され得る。さらに、層１２５０及び１２７５が同じ厚みを有するように示されているが、いくつかの実装では、層１２７５及び１２５０に対して異なる厚みを含んでよい。いくつかの実装では、層の厚みは、積層体に配置される場所（例えば、積層体の底部又は最上部）に基づいて異なってよい。

【0087】

プロセス１１００は、１１０２において、基板に穴をエッチングする段階を含む。図１２Ｂは、基板１２０１の交互の層１２５０及び１２７５を通じてエッチングされた穴１２０３を有する基板１２０１の断面側の図を示す。一例では、穴１２０３は、ＮＡＮＤストリングのチャネル用である。基板１２０１に穴１２０３を形成する段階は、交互の酸化物１２７５及びポリシリコン１２５０で構成される積層体を含む基板１２０１を通じて円筒形状の穴又はトレンチを異方性エッチングすることにより実現され得る。一般的に、チャネル形成用の穴１２０３は、狭くて深く又は長い（例えば、高いアスペクト比を有する）。

【0088】

図１１を参照すると、基板に高いアスペクト比の穴をエッチングした後に、プロセス１１００は、１１０４において、ポリシリコンで構成される層において、穴の側壁に凹部をエッチングする段階を含む。図１２Ｃは、凹部１２６０又は空洞が穴１２０３の側壁にエッチングされた後の基板１２０１を示す。図示される例では、凹部１２６０は、積層体のポリシリコン層１２５０に又は内部に形成される。凹部をエッチングする段階は、例えば、導体層１２５０を等方性エッチングする段階を含んでよい。層１２５０の最上部及び底部に対するエッチング速度と比較して、層１２５０の中間部１２５１においてより速いエッチング速度を有するように、層１２５０の組成プロファイルが制御されていたので、エッチングは、凹部１２６０に湾曲した外形を生成する。上述したように、凹部（例えば、従来のチャージトラッププロセスは、チャネルの穴の側壁に形成された凹部１２６０）をエッチングする段階を含まない。従来のチャージトラップメモリデバイスとは対照的に、凹部１２６０は、チャネルの穴に形成されており、以下で説明されるように、曲率半径を有するチャージトラップ層の形成を可能にする。凹部をエッチングした後に、凹部において露出したポリシリコン表面が、チャージトラップ層を堆積する前に、（例えば、水素を用いて）処理されてよい。

【0089】

図１１を再び参照すると、１１０８において、分離されたチャージトラップ層が、凹部のそれぞれにおけるポリシリコン上に形成される。図１２Ｄは、チャージトラップ層１２６１を堆積した後の積層体を示す。一例では、分離されたチャージトラップ層１２６１を堆積することは、窒化ケイ素、又は、領域選択堆積（例えば、酸化ハフニウム）が可能な他の好適な高誘電率材料をＡＬＤ堆積することを含む。積層体において、ポリシリコンの存在は、凹部１２６０内で露出したポリシリコン表面１２６２に対して、窒化物の選択された堆積のみを可能にし、したがって、互いに垂直方向に分離されたチャージトラップ層を形成する。図１２Ｄの例は、ポリシリコン表面１２６２に対して、窒化物層１２６１のみを堆積させる選択性の高い堆積プロセスを示す。しかしながら、選択性の低いプロセスも利用されてよい。１つのこのような例では、窒化物層１２６１を堆積した後に、窒化物が、凹部１２６０に加えて、穴１２０３の側壁にも堆積されてよい。１つのこのような例において、プロセスは、酸化物１２７５の層における側壁に窒化物をエッチバックする段階を含む。

【0090】

図１１を再び参照すると、チャージトラップ層を形成した後に、１１１０において、トンネル誘電体層がチャージトラップ層上に形成される。トンネル誘電体層を形成した後に、１１１２において、チャネル層がトンネル誘電体層上に形成される。図１２Ｄは、トンネル誘電体層１２６３及びチャネル層１２６５の両方を形成した後の積層体を示す。トンネル誘電体層１２６３は、図１０Ｄに関して上述した誘電体層１０６３と同様又はこれと同じであり得る。チャネル層１２６５は、上述した図１０Ｄのチャネル層１０６５と同様又はこれと同じであり得る。図１１のプロセス１１００を介して形成されるチャージトラップ層は、図３Ｅのチャージトラップ層と同じ又は同様であり得る。一例において、絶縁層１２７５間のチャージトラップ層のチャネルに対向する面１２１１は、チャネル層１２６５の半径より小さい又はこれに等しい曲率半径を有する。例えば、図３Ｅを参照すると、曲率半径Ｒ１は、チャネルの半径Ｒ＿ｐｉｌｌａｒより小さい又はこれに等しい。一例では、曲率半径Ｒ１は、チャネルの半径Ｒ＿ｐｉｌｌａｒより小さい。

【0091】

図示される例では、制御ゲートを形成するチャネル形成の後に、ゲートリプレイスメントフローも実行される。図１２Ｅに示されるように、ポリシリコン層１２５０は、隣接する穴１２０３間においてエッチングされたスリット又はトレンチ（図示されていない）を介して除去され得る。ポリシリコン層１２５０の除去は、結果として、チャージトラップ層１２６１の背面を露出させる開口１２６７をもたらす。ポリシリコンを除去した後に、いくつかのプロセスでは、開口１２６７を介して窒化物層１２６１に追加の窒化物を堆積させることを含んでよい。図１２Ｆに示されるように、１又は複数の誘電体層１２６９はまた、開口１２６７内の窒化物層１２６１の露出した表面に形成され得る。１又は複数の誘電体層１２６９の形成は、図１０Ｅの誘電体層１０５９の形成と同様又はこれと同じであり得る。例えば、１又は複数の誘電体層１０５９は、マルチレイヤブロッキング誘電体を含んでよい。図１２Ｇに示されるように、１又は複数の誘電体層を形成した後に、バリア層１２７０及び金属層１２７２が開口１２６７のそれぞれに形成され得る。バリア層１２７０は、上述した図１０Ｆのバリア層１０７０と同様又はこれと同じであり得る。金属層１２７２は、図１０Ｆの金属層１０７２と同様又はこれと同じであり得る。したがって、図１１は、曲率半径を有する個別のチャージトラップフィーチャを備えるメモリデバイスを形成するためのプロセスの一例を示す。プロセス１１００を介して形成されるチャージトラップフィーチャは、図３Ｆに示されるチャージトラップフィーチャと同じ又は同様であってよい。

【0092】

図１３Ａ～図１３Ｄは、曲率半径を有するメモリノードを備えるいくつかの変形例のメモリセルの断面を示す。具体的には、図１３Ａ～図１３Ｄはティア酸化物及びチャネルの変形例を示す。

【0093】

図１３Ａは、ティア酸化物（例えば、積層体１３０１Ａにおいて、酸化物で構成される層１３７５Ａ）がエッチングされる又は凹ませる例を示す。図１３Ａに示される例では、酸化物で構成される層１３７５Ａがエッチングされて、酸化物で構成される層１３７５Ａにおいて、穴１３０３Ａの側壁に凹部を形成する。一例では、酸化物で構成される層１３７５Ａは、浮遊ゲートの全長の範囲まで凹ませられ得る。１つのこのような例において、酸化物で構成される層１３７５Ａは、浮遊ゲート１３７６Ａを形成した後にエッチングされる。図１３Ａにおける例では、浮遊ゲート１３７６Ａが、チャネルの穴１３０３Ａにおいて突出部を形成するように、酸化物で構成される層１３７５Ａがエッチングされる。図１３Ａの例では、酸化物で構成される層１３７５Ａは、真っ直ぐな湾曲していないトポロジ又は外形を有するようにエッチングされる。

【0094】

一方、図１３Ｂは、ティア酸化物がエッチングされて湾曲した凹部を形成する基板１３０１Ｂの例を示す。図１３Ａと同様に、浮遊ゲート１３７６Ｂを形成して、酸化物で構成される層１３７５Ｂに凹部を引き起こした後に、酸化物で構成される層１３７５Ｂはエッチングされて、さらに、チャネルの穴１３０３Ｂにおいて浮遊ゲートを突出させる。しかしながら、酸化物で構成される層１３７５Ｂは、湾曲した又は凹んだ凹部を形成するようにエッチングされる。

【0095】

図１３Ｃ及び図１３Ｄは、凹ませたティア酸化物上にチャネル層が堆積される例を示す。図１３Ｃを参照すると、酸化物で構成される層１３７５Ｃは、図１３Ａのように湾曲していない凹部を形成するために、チャネルに対向する側面においてエッチバックされる。次に、チャネル１３７１Ｃが堆積されて（エッチングされてもよい）、酸化物で構成される層１３７５Ｃ及び浮遊ゲート１３７６Ｃ上において、コンフォーマル層を穴１３０３Ｃに形成する。したがって、図１３Ｃに示される例では、チャネルは、酸化物で構成される層１３７５Ｃにおいて凹んでいる。それにより、図示される例において、チャネルの半径は、浮遊ゲート１３７６Ｃよりも酸化物で構成される層１３７５Ｃにおいて大きい。図１３Ｃに示される例は、チャネルに対向する側面及び制御ゲートに対向する側面１３８１Ｃの両方において湾曲した面を有する浮遊ゲート１３７６Ｃを示す。図１３Ｄはまた、酸化物で構成される凹んだ層１３７５Ｄ上に堆積されるチャネル層１３７１Ｄを示すが、実装において、浮遊ゲート１３７６Ｄの制御ゲートに対向する側面１３８１Ｄにおいて湾曲していない面を有する。

【0096】

したがって、ティア酸化物は、浮遊ゲートに対して凹むようにエッチバックされ得る。そして、ティア酸化物内の凹部状に形成されるチャネル層は、酸化物で構成される層においても凹んでよい。ティア酸化物凹部及びチャネルの変更は、図１３Ａ～図１３Ｄに示される例に限定されるものではないが、本明細書において説明されるメモリデバイスの変形例に含まれ得る。ティア導体に対する酸化物凹部の位置は、ゲート誘電体材料、チャネル材料モビリティ及びジオメトリックファクタの共同最適化（ｃｏ－ｏｐｔｉｍｉｚａｔｉｏｎ）など、多数の要因に応じて決まり得る。凹部（又は突出部）で構成される酸化物の位置はまた、ブロッキング層誘電体及びチャネル材料の特性だけでなく、特定のジオメトリック構成に応じて決まり得る。

【0097】

図１４は、本明細書において説明されるメモリデバイスのいずれかに存在し得る別の変形例を示す。先の例のすべてが、積層体全体で一貫した厚みを有するように、導電材料１４５０及び絶縁材料１４７５で構成される交互の層を示しているが、層１４５０及び１４７５は異なる厚みを有してよい。図示される例において、層１４５０及び１４７５の厚みは、積層体における位置（例えば、垂直方向の位置）に基づいて変化し得る。図示される例では、積層体の最上部１４０３に最も近い層は、積層体の底部１４０１に最も近い層よりも厚い。他の実装では、積層体の底部又は中間部において、より厚い層を有してよい。したがって、異なる寸法のフィーチャが、単一の積層体／基板内に存在し得る。異なる寸法のフィーチャは、可変の積層体の層堆積厚み及び同様の側方材料除去量を通じて実現され得る。

【0098】

図１５は、曲率半径を有するメモリノードを備えるメモリデバイスが含まれ得る例示的なシステムを示す。システムは、ホスト１５５０及びメモリデバイス１５００を含む。ホスト１５５０及びメモリデバイス１５００は、（例えば、ラップトップ／ノートブック、サーバ又は他のコンピュータ内）のコンピュータのパッケージについての制約内で存在するシステムの例であり得る。他の例において、メモリデバイス１５００はまた、ローカルエリアネットワーク（例えば、イーサネット（登録商標）ネットワーク）又は広域ネットワーク（例えば、無線セルラネットワーク、インターネットなど）などのより大きなネットワークを介してアクセスされ得る。このような例は、ＮＶＭｅ－ｏＦ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｅｘｐｒｅｓｓ ｏｖｅｒ ｆａｂｒｉｃｓ）不揮発性メモリエクスプレスオーバファブリックなどの規格に従い得る。ホスト１５５０は、１又は複数のプロセッサ１５５２、メモリ１５５４及び明確にするために図面からは省略されている他のコンポーネントを含む。

【0099】

メモリデバイスは、データを格納するためのメモリ媒体１５０２を含む。メモリ媒体１５０２は、メモリセルの１又は複数のアレイにおいて、１又は複数のビットを格納できるメモリ又は記憶媒体であり得る。例えば、メモリ媒体１５０２は、不揮発性及び／又は揮発性タイプのメモリを含むことができる。一例では、メモリ媒体１５０２は、１又は複数の不揮発性メモリダイを含む。いくつかの例において、メモリ媒体１５０２は、ＮＡＮＤ技術などのブロックアドレッサブルメモリデバイスを含むことができる。一例において、メモリ媒体１５０２は、図１Ａ～図１ＣにおけるアレイなどのＮＡＮＤフラッシュメモリアレイを含む。メモリ媒体１５０２はまた、３Ｄクロスポイントメモリ（３ＤｘＰ）又は他のバイトアドレッサブル不揮発性メモリなどの不揮発性タイプのメモリを含み得る。いくつかのＮＯＲフラッシュメモリなどの他の技術は、読み出し及び／及び書き込み用にバイトアドレッサブル、消去用にブロックアドレッサブルであってよい。メモリ媒体１５０２は、カルコゲナイド相変化材料を用いるメモリデバイス、マルチスレッショルドレベルＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、シングル又はマルチレベル相変化メモリ（ＰＣＭ）、抵抗変化メモリ、ナノワイヤメモリ、強誘電体メモリ（ＦｅＴＲＡＭ）、メモリスタ技術を組み込んだ磁気抵抗メモリ（ＭＲＡＭ）メモリ、又は、スピントランスファートルクＭＲＡＭ（ＳＴＴ－ＭＲＡＭ）、又は、上記のいずれかの組み合わせ又は他のメモリタイプを含み得る。メモリ媒体１５０２は、シングルレベルセル（ＳＬＣ）ＮＡＮＤストレージデバイス、マルチレベルセル（ＭＬＣ）ＮＡＮＤストレージデバイス、トリプルレベルセル（ＴＬＣ）ＮＡＮＤストレージデバイス、クアッドレベルセル（ＱＬＣ）ストレージデバイスを含み得る。メモリ媒体１５０２は、曲率半径を有するメモリノードを備える本明細書において説明されものなどのメモリデバイスを含んでよい。

【0100】

メモリデバイス１５００は、代表的なインタフェース１５２０及び１５５６を用いて、ホストシステム１５５０と通信できる。一例では、インタフェース１５５６は、ペリフェラルコントロールハブ（ＰＣＨ）の一部である。図示される例において、コントローラ１５０４は、インタフェース１５２０を用いて、ホスト１５５０などのコンピューティングプラットフォームと連結される。一例では、コントローラ１５０４は、ＡＳＩＣ（特定用途向け集積回路）である。一例において、インタフェースは、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）、シリアルアドバンスドテクノロジーアタッチメント（ＡＴＡ）、パラレルＡＴＡ、ユニバーサルシリアルバス（ＵＳＢ）及び／又は他のインタフェースプロトコルなどの規格に従う。コントローラ１５０４は、コンピューティングプラットフォームの要素と通信して、メモリ媒体１５０２からデータを読み出し、メモリ媒体１５０２にデータを書き込むことができる。

【0101】

コントローラ１５０４は、メモリ１５０２を制御して又はこれに命令して、オペレーション（例えば、読み出し、プログラム、消去、一時停止、再開及び他のオペレーション）を発生させる制御ロジック１５１１を含む。メモリ媒体１５０２とコントローラ１５０４との間の通信は、特定のレジスタ（例えば、レジスタ１５０８）への書き込み及び／又は特定のレジスタ（例えば、レジスタ１５０８）からの読み出しを含んでよい。

【0102】

図１６は、コンピューティングシステム１６００の例示的な表現（例えば、スマートフォン、タブレットコンピュータ、ラップトップコンピュータ、デスクトップコンピュータ、サーバコンピュータなど）を提供する。図１６に見られるように、システム１６００は、１又は複数のプロセッサ又は処理ユニット１６０１を含んでよい。プロセッサ１６０１は、それぞれが、例えば、複数の汎用プロセッシングコアを含み得る１又は複数の中央処理装置（ＣＰＵ）を含んでよい。プロセッサ１６０１はまた、又は、代替的に、１又は複数のグラフィックス処理ユニット（ＧＰＵ）又は他の処理ユニットを含んでよい。プロセッサ１６０１は、メモリ管理ロジック（例えば、メモリコントローラ）及びＩ／Ｏ制御ロジックを含んでよい。プロセッサ１６０１は、図１５のプロセッサ１５５２と同様又はこれと同じであり得る。

【0103】

システム１６００はまた、メモリ１６０２（例えば、システムメモリ）、不揮発性ストレージ１６０４、通信インタフェース１６０６及び他のコンポーネント１６０８を含み、これらは、図１５のホスト１５５０のコンポーネントと同様又はこれらと同じであってもよい。他のコンポーネントは、例えば、ディスプレイ（例えば、タッチスクリーン、フラットパネル）、パワーサプライ（例えば、バッテリ及び／又は他のパワーサプライ）、センサ、電力管理ロジック又は他のコンポーネントを含んでよい。通信インタフェース１６０６は、通信インタフェースをサポートするロジック及び／又はフィーチャを含んでよい。これらの例について、通信インタフェース１６０６は、ダイレクト又はネットワーク通信リンク又はチャネルを介して通信する様々な通信プロトコル又は規格に従って動作する１又は複数の通信インタフェースを含んでよい。ダイレクト通信は、ＰＣＩｅ仕様書に関連付けられるものなどの（後代及び異形を含む）１又は複数の工業規格において説明される通信プロトコル又は規格の使用を介して発生し得る。ネットワーク通信は、ＩＥＥＥにより公表された１又は複数のイーサネット（登録商標）規格において説明されているもののような、通信プロトコル又は規格の使用を介して発生する。例えば、イーサネット（登録商標）規格のようなものは、ＩＥＥＥ８０２．３を含んでよい。ネットワーク通信はまた、１又は複数のＯｐｅｎＦｌｏｗ仕様書、例えば、ＯｐｅｎＦｌｏｗスイッチ仕様書に従って発生し得る。通信インタフェースの他の例は、例えば、ローカル有線ポイントツーポイントリンク（例えば、ＵＳＢ）インタフェース、無線ローカルエリアネットワーク（例えば、ＷｉＦｉ（登録商標））インタフェース、無線ポイントツーポイントリンク（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標））インタフェース、グローバルポジショニングシステムインタフェース及び／又は他のインタフェースを含む。

【0104】

コンピューティングシステムはまた、不揮発性ストレージ１６０４を含み、システムの大容量ストレージコンポーネントであってよい。不揮発性ストレージ１６０４は、上述した図１５のメモリデバイス１５００と同様又はこれと同じであり得る。不揮発性ストレージ１６０４は、以下「３Ｄクロスポイントメモリ」と称される、カルコゲナイド相変化材料（例えば、カルコゲナイドガラス）を含む３次元（３Ｄ）クロスポイントメモリ構造を有するバイト又はブロックアドレッサブルタイプの不揮発性メモリを含んでよい。不揮発性タイプのメモリはまた、他のタイプのバイト又はブロックアドレッサブル不揮発性メモリ、例えば、限定されるわけではないが、マルチスレッショルドレベルＮＡＮＤフラッシュメモリ（例えば、３Ｄ ＮＡＮＤフラッシュメモリ）、ＮＯＲフラッシュメモリ、シングル又はマルチレベル相変化メモリ（ＰＣＭ）、抵抗変化メモリ、ナノワイヤメモリ、強誘電体メモリ（ＦｅＴＲＡＭ）、メモリスタ技術を組み込む磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）、スピントランスファートルクＭＲＡＭ（ＳＴＴ－ＭＲＡＭ）又は上記のいずれかの組み合わせを含んでよい。一例では、不揮発性ストレージ１６０４は、１又は複数のＳＳＤで構成される大容量ストレージを含んでよい。ＳＳＤは、上述したようなストレージ構成を有するフラッシュメモリチップで構成され得る。

【0105】

したがって、曲率半径を導入して、曲率半径フィールド強化効果を利用して、セルトランジスタの（プログラム／消去）Ｖｔウィンドウを最大限に生かすために、処理条件が修正されてよい。開示される構造は、全体的なＶｔウィンドウの最大化を可能にする直交軸に沿う追加の径方向成分を追加する。一例において、追加の径方向成分は、既存のチャネル／ピラー半径と同等である又はわずかに小さい。本明細書において開示される技術はまた、ティアのピッチを縮小するという傾向にも好適にスケーリングする。曲率半径は、デバイスオペレーションにおける改善を可能し、かつ、将来のスケーリング（例えば、総積層体高さの縮小）を可能にできる。

【0106】

ストレージノードの例は以下のとおりである。一例では、集積回路は、基板内のフィルホールと、半導体チャネルフィルム及び半導体チャネルフィルムの周りを囲むストレージノードを含むフィルホールと、曲率半径を有するストレージノードとを含む。ストレージノードの曲率半径は、半導体チャネルフィルムの半径より小さい又はこれに等しい。集積回路は、ストレージノードの周りを囲む制御ゲートを含む。一例では、ストレージノードのチャネルに対向する側面は、曲率半径を有する凹面を含む。一例において、半導体チャネルフィルムのストレージノードに対向する側面は、凸面を含む。一例において、半導体チャネルフィルムの半径は、半導体チャネルフィルムの最も小さい半径であり、ストレージノードのチャネルに対向する側面にある凹面の曲率半径は、半導体チャネルフィルムの最も小さい半径より小さい。

【0107】

一例では、ストレージノードは、曲率半径を有する浮遊ゲートを含む。一例において、浮遊ゲートのチャネルに対向する側面は、曲率半径を有する凹面を含む。一例において、浮遊ゲートの制御ゲートに対向する側面は、第２の曲率半径を有する凹面を含む。一例において、第２の曲率半径は、半導体チャネルフィルムの半径より小さい又はこれに等しい。一例において、制御ゲートのストレージノードに対向する側面は、凸面を含む。一例において、浮遊ゲートの制御ゲートに対向する側面は、平面を含む。一例において、浮遊ゲートは、浮遊ゲートのチャネルに対向する側面と制御ゲートに対向する側面との間に、テーパ状の上部及び下部エッジを含み、浮遊ゲートの高さは、制御ゲートに対向する側面よりもチャネルに対向する側面において高い。一例において、テーパ状の上部及び下部エッジは、浮遊ゲートのマルチファセットな制御ゲートに対向する側面を形成する。一例において、浮遊ゲートは、浮遊ゲートのチャネルに対向する側面と制御ゲートに対向する側面との間に非テーパ状の上部及び下部エッジを含む。

【0108】

一例では、ストレージノードは、曲率半径を有するチャージトラップ層である。一例において、チャージトラップ層は、垂直方向に隣接するセル間で連続している。一例において、チャージトラップ層は、垂直方向に隣接するセルのチャージトラップ層から分離されている。一例において、複数の垂直方向に積層されたＮＡＮＤメモリセルは、半導体チャネルフィルムの周りにあり、複数の垂直方向に積層されたＮＡＮＤメモリセルは、異なる曲率半径を有するストレージノードを備える。

【0109】

一例では、不揮発性ストレージデバイスは、ＮＡＮＤメモリセルのアレイ、半導体チャネルフィルムの周りにストレージノードを含むアレイで構成されるセル、半導体チャネルフィルムの半径より小さい又はこれに等しい曲率半径を含むストレージノード、及び、ＮＡＮＤメモリセルのアレイにアクセスする制御回路を含む。一例では、システムは、プロセッサと、本明細書において説明される不揮発性ストレージデバイスのいずれかに従う不揮発性ストレージデバイスとを含む。一例において、不揮発性ストレージデバイスは、ＮＡＮＤフラッシュソリッドステートドライブ（ＳＳＤ）又はデュアルインラインメモリモジュール（ＤＩＭＭ）を備える。

【0110】

一例において、不揮発性メモリデバイスを製造する方法は、基板に穴をエッチングする段階を含み、基板は、導電材料及び絶縁材料で構成される交互の層を含む。凹部は、導電材料で構成される層において、穴の壁の側壁にエッチングされている。誘電体材料で構成される１又は複数の層は、凹部のそれぞれに形成されている。浮遊ゲートは、凹部のそれぞれに、誘電体材料で構成される１又は複数の層上又はこれらに隣接して形成され、浮遊ゲートは、曲率半径を有する。トンネル誘電体層は、各凹部内の浮遊ゲート上に形成され、チャネル層は、穴においてトンネル誘電体層に隣接する又はトンネル誘電体層上に形成されており、浮遊ゲートの曲率半径は、チャネル層の半径より小さい。一例において、凹部のそれぞれに浮遊ゲートを形成する段階は、穴において、凹部のそれぞれに誘電体材料で構成される１又は複数の層上にポリシリコン層を堆積する段階と、ポリシリコン層を部分的にエッチングして、分離された浮遊ゲートを形成する段階とを含む。一例において、方法は、導電材料及び絶縁材料で構成される交互の層を形成する段階を含み、導電材料で構成される層を形成する段階は、導電材料で構成される層のそれぞれについて、層の中間領域よりも、層の底部及び最上部領域においてより速いエッチング速度を有するように、層の組成を調整する段階を含む。

【0111】

一例において、穴の側壁に凹部をエッチングする段階は、中間領域より速い速度で、導電材料で構成される層のそれぞれの底部領域及び最上部領域をエッチングして、第２の曲率半径を有する凹部を形成する段階を含み、第２の曲率半径は、チャネル層の半径より小さい又はこれに等しい。一例において、凹部のそれぞれに１又は複数の誘電体層を形成する段階は、凹部のそれぞれにおいて、導電材料で構成される層に第１の誘電体層を形成する段階と、凹部のそれぞれにおいて、第１の誘電体層上に第２の誘電体層を形成する段階とを含む。一例において、第２の誘電体層を形成する段階は、テーパ状のエッジを有するように第２の誘電体層を形成する段階を含む。一例において、テーパ状のエッジを有するように第２の誘電体を形成する段階は、第２の誘電体層上に犠牲保護層を形成する段階と、犠牲保護層をエッチングして、浮遊ゲート近くの凹部のエッジ及び絶縁材料で構成される層において、第２の誘電体層を露出させる段階と、第２の誘電体層のエッジをエッチングする又は酸化させる段階とを含む。一例において、浮遊ゲートを形成する段階は、第２の誘電体層のテーパ状のエッジに隣接して、テーパ状のエッジを有するように浮遊ゲートを形成する段階を含む。

【0112】

一例において、凹部のそれぞれに１又は複数の誘電体層を形成する段階は、領域選択原子層堆積（ＡＳ－ＡＬＤ）用いて、絶縁材料で構成される層上ではなく、導電材料上に第１の誘電体層を堆積する段階と、第１の誘電体層上に第２の誘電体層を堆積する段階とを含む。一例において、プロセスは、穴の両側にスリットをエッチングする段階と、スリットにおいて、エッチングプロセスを用いて各凹部にある第１の誘電体層に隣接する導電材料で構成される層を除去する段階とを含み、凹部のそれぞれに１又は複数の誘電体層を形成する段階は、導電材料で構成される層を除去することにより露出した第１の誘電体層の露出した表面上に第３の誘電体層を形成する段階を含む。一例において、方法は、凹部のそれぞれにおいて、第３の誘電体層上に導電材料を堆積して、制御ゲートを形成する段階を含む。

【0113】

別の例では、不揮発性メモリデバイスを製造する方法は、基板に穴をエッチングする段階であって、基板は、酸化物及び窒化物で構成される交互の層を含む、段階と、窒化物で構成される層において、穴の側壁に凹部をエッチングする段階と、凹部のそれぞれに１又は複数の誘電体層を形成する段階と、１又は複数の誘電体層上にチャージトラップ層を形成する段階であって、チャージトラップ層は曲率半径を有する、段階と、チャージトラップ層上にトンネル誘電体層を形成する段階と、トンネル誘電体層に隣接するチャネル層を形成する段階とを含み、チャージトラップ層の曲率半径は、チャネル層の半径より小さい。一例において、方法は、穴の両側にスリットをエッチングする段階と、スリットを介して、１又は複数の誘電体層に隣接する窒化物で構成される層をエッチングする段階と、スリットを介して、１又は複数の誘電体層に隣接する導電材料を堆積する段階とをさらに含む。一例において、導電材料を堆積する段階の前に、方法は、スリットを介して１又は複数の追加の誘電体層を形成する段階を含む。

【0114】

別の例では、不揮発性メモリデバイスを製造する方法は、基板に穴をエッチングする段階であって、基板は、酸化物及びポリシリコンで構成される交互の層を含む、段階と、ポリシリコンで構成される層において、穴の側壁に凹部をエッチングする段階と、凹部のそれぞれにおいて、ポリシリコンにチャージトラップ層を形成する段階であって、チャージトラップ層は曲率半径を有し、垂直方向に隣接する凹部において、チャージトラップ層は、互いに分離している、段階と、チャージトラップ層上にトンネル誘電体層を形成する段階と、トンネル誘電体層上にチャネル層を形成する段階とを含み、チャージトラップ層の曲率半径は、チャネル層の半径より小さい。一例において、チャージトラップ層を形成する段階は、領域選択原子層堆積（ＡＳ－ＡＬＤ）を用いて、窒化物層を堆積する段階を含む。一例において、方法は、穴の両側にスリットをエッチングする段階と、スリットを介して、エッチングプロセスを用いて、凹部のそれぞれにおいて、チャージトラップ層に隣接するポリシリコンで構成される層を除去する段階と、スリットを介して、凹部のそれぞれにおいて、チャージトラップ層の露出した表面上に１又は複数の誘電体層を堆積する段階と、スリットを介して、１又は複数の誘電体層上に導電材料を堆積する段階とをさらに含む。

【0115】

本発明の実施形態は、上記で説明したような様々なプロセスを含み得る。プロセスは、機械実行可能命令において具現化されてよい。命令は、汎用又は専用プロセッサに特定のプロセスを実行させるために利用され得る。代替的に、これらのプロセスは、プロセスを実行するためのハードワイヤード論理回路又はプログラマブル論理回路（例えば、ＦＰＧＡ、ＰＬＤ）を含む特定の／カスタムハードウェアコンポーネントにより又は、プログラミングされたコンピュータコンポーネント及びカスタムハードウェアコンポーネントの任意の組み合わせにより実行されてよい。

【0116】

本発明の要素はまた、機械実行可能命令を格納するための機械可読媒体として提供され得る。機械可読媒体は、限定されるものではないが、フロッピーディスク、光ディスク、ＣＤ－ＲＯＭ、磁気－光ディスク、フラッシュメモリ、ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気又は光カード、伝搬媒体、又は、電子命令を格納するのに好適な他のタイプの媒体／機械可読媒体を含んでよい。例えば、本発明は、通信リンク（例えば、モデム又はネットワーク接続）を介して、搬送波又は他の伝搬媒体において具現化されるデータ信号を用いて、リモートコンピュータ（例えば、サーバ）から要求コンピュータ（例えば、クライアント）へ転送され得るコンピュータプログラムとしてダウンロードされ得る。

【0117】

本明細書において示されるようなフロー図は、様々なプロセス動作のシーケンスの例を提供する。フロー図は、物理オペレーションだけでなくソフトウェア又はファームウェアルーチンにより実行されるオペレーションを示し得る。一例において、フロー図は、ハードウェア、ソフトウェア又は組み合わせにおいて実装され得る有限ステートマシン（ＦＳＭ）の状態を示し得る。動作の順序は、特定のシーケンスまたは順序で示されているが、別途指定のない限り、修正することができる。したがって、示される実施形態は、例としてのみ理解されるべきであり、プロセスは異なる順序で実行されることができ、いくつかの動作は、並行して実行されることができる。さらに、１又は複数の動作は、様々な例において省略されることができ、したがって、必ずしもすべての動作が、すべての実施形態において必要とされるわけではない。他のプロセスフローが可能である。

【0118】

様々なオペレーションまたは機能は、本明細書において説明されている範囲において、ソフトウェア符号、命令、構成、データ、またはその組み合わせとして説明または定義され得る。コンテンツは、直接的に実行可能（「オブジェクト」又は「実行ファイル」形式）、ソースコード又は異なるコード（「デルタ」又は「パッチ」コード）とすることができる。本明細書において説明される実施形態のソフトウェアコンテンツは、コンテンツを格納した製造物品を介して、又は、通信インタフェースを介してデータを送信するよう通信インタフェースを動作させる方法を介して提供され得る。機械可読記憶媒体は、機械に、説明されている機能又はオペレーションを実行させることができ、記録可能／非記録可能媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスクストレージ媒体、光ストレージ媒体、フラッシュメモリデバイスなど）などの、機械（例えば、コンピューティングデバイス、電子システム等）によりアクセス可能な形式の情報を格納する任意のメカニズムを含む。通信インタフェースは、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラなどのような、別のデバイスと通信するためにハードワイヤード、無線、光などの媒体のいずれかへのインタフェースとなる任意のメカニズムを含む。通信インタフェースは、ソフトウェアコンテンツを記述するデータ信号を提供する準備を通信インタフェースにさせるよう、構成パラメータを提供することもしくは信号を送信すること、又は、その両方により構成され得る。通信インタフェースは、通信インタフェースに送信される１又は複数のコマンド又は信号を介してアクセスされ得る。

【0119】

本明細書において説明される様々なコンポーネントは、説明されるオペレーション又は機能を実行する手段であり得る。本明細書において説明される各コンポーネントは、ソフトウェア、ハードウェア又はこれらの組み合わせを含む。コンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）など）、組み込みコントローラ、ハードワイヤード回路などとして実装され得る。

【0120】

本明細書において説明されているものの他、本発明の開示されている実施形態及び実装形態に対し、その範囲を逸脱しない限りにおいて様々な変更を行うことができる。したがって、本明細書における例示及び例は、限定ではなく例示の意味で解釈されるべきである。本発明の範囲は、専ら以下の特許請求の範囲を参照することによって評価されるべきである。
他の可能な請求項
［項目１］
基板内のフィルホールであって、半導体チャネルフィルムを含むフィルホールと、
上記半導体チャネルフィルムの周りを囲むストレージノードであって、上記ストレージノードは曲率半径を有し、上記ストレージノードの上記曲率半径は、上記半導体チャネルフィルムの半径より小さい又はこれに等しい、ストレージノードと、
上記ストレージノードの周りを囲む制御ゲートと
を備える集積回路。
［項目２］
上記ストレージノードのチャネルに対向する側面は、上記曲率半径を有する凹面を含む、項目１に記載の集積回路。
［項目３］
上記半導体チャネルフィルムのストレージノードに対向する側面は、凸面を含む、項目１に記載の集積回路。
［項目４］
上記半導体チャネルフィルムの上記半径は、上記半導体チャネルフィルムの最も小さい半径を有し、
上記ストレージノードの上記チャネルに対向する側面における上記凹面の上記曲率半径は、上記半導体チャネルフィルムの上記最も小さい半径より小さい、項目２に記載の集積回路。
［項目５］
上記ストレージノードは、上記曲率半径を有する浮遊ゲートを備える、項目１に記載の集積回路。
［項目６］
上記浮遊ゲートのチャネルに対向する側面は、上記曲率半径を有する凹面を含む、項目５に記載の集積回路。
［項目７］
上記浮遊ゲートの制御ゲートに対向する側面は、第２の曲率半径を有する凹面を含む、項目６に記載の集積回路。
［項目８］
上記第２の曲率半径は、上記半導体チャネルフィルムの上記半径より小さい又はこれに等しい、項目７に記載の集積回路。
［項目９］
上記制御ゲートのストレージノードに対向する側面は、凸面を含む、項目５に記載の集積回路。
［項目１０］
上記浮遊ゲートの制御ゲートに対向する側面は、平面を含む、項目５に記載の集積回路。
［項目１１］
上記浮遊ゲートは、上記浮遊ゲートのチャネルに対向する側面と制御ゲートに対向する側面との間にテーパ状の上部及び下部エッジを含み、
上記浮遊ゲートの高さは、上記制御ゲートに対向する側面よりも上記チャネルに対向する側面において高い、項目５に記載の集積回路。
［項目１２］
上記テーパ状の上部及び下部エッジは、上記浮遊ゲートのマルチファセットな制御ゲートに対向する側面を形成する、項目１１に記載の集積回路。
［項目１３］
上記浮遊ゲートは、上記浮遊ゲートのチャネルに対向する側面と制御ゲートに対向する側面との間に非テーパ状の上部及び下部エッジを含む、項目５に記載の集積回路。
［項目１４］
上記ストレージノードは、上記曲率半径を有するチャージトラップ層を備える、項目１に記載の集積回路。
［項目１５］
上記チャージトラップ層は、垂直方向に隣接するセル間で連続している、項目１４に記載の集積回路。
［項目１６］
上記チャージトラップ層は、垂直方向に隣接するセルのチャージトラップ層から分離されている、項目１４に記載の集積回路。
［項目１７］
上記半導体チャネルフィルムの周りにある複数の垂直方向に積層されたＮＡＮＤメモリセルをさらに備え、上記複数の垂直方向に積層されたＮＡＮＤメモリセルは、異なる曲率半径を有するストレージノードを備える、項目１に記載の集積回路。
［項目１８］
ＮＡＮＤメモリセルのアレイを備え、上記アレイのセルは、
半導体チャネルフィルムの周りにあるストレージノードであって、上記半導体チャネルフィルムの半径より小さい又はこれに等しい曲率半径を含むストレージノードと、
上記ＮＡＮＤメモリセルのアレイにアクセスする制御回路と
を含む、不揮発性ストレージデバイス。
［項目１９］
上記ストレージノードのチャネルに対向する側面は、上記曲率半径を有する凹面を含む、項目１８に記載の不揮発性ストレージデバイス。
［項目２０］
プロセッサと、
上記プロセッサと連結される不揮発性ストレージデバイスであって、ＮＡＮＤメモリセルのアレイを有する、不揮発性ストレージデバイスと
を備え、
上記アレイのセルは、
半導体チャネルフィルムの周りにあるストレージノードを含み、上記ストレージノードは、上記半導体チャネルフィルムの半径より小さい又はこれに等しい曲率半径を含む、システム。
［項目２１］
上記不揮発性ストレージデバイスは、ＮＡＮＤフラッシュソリッドステートドライブ（ＳＳＤ）又はデュアルインラインメモリモジュール（ＤＩＭＭ）を有する、項目２０に記載のシステム。

【図1A】

【図1B】

【図1C】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図4A】

【図4B】

【図5】

【図6A】

【図6B】

【図6C】

【図6D】

【図6E】

【図6F】

【図6G】

【図6H】

【図6I】

【図6J】

【図6K】

【図6L】

【図6M】

【図6N】

【図6O】

【図7A】

【図7B】

【図7C】

【図7D】

【図8A】

【図8B】

【図8C】

【図8D】

【図8E】

【図8F】

【図8G】

【図8H】

【図8I】

【図8J】

【図8K】

【図8L】

【図8M】

【図8N】

【図9】

【図10A】

【図10B】

【図10C】

【図10D】

【図10E】

【図10F】

【図11】

【図12A】

【図12B】

【図12C】

【図12D】

【図12E】

【図12F】

【図12G】

【図13A】

【図13B】

【図13C】

【図13D】

【図14】

【図15】

【図16】