特許 7581617 ドライバ回路および半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-05

(45)【発行日】2024-11-13

(54)【発明の名称】ドライバ回路および半導体装置

(51)【国際特許分類】

   H03K 17/16 20060101AFI20241106BHJP

   H02M 1/08 20060101ALI20241106BHJP

【ＦＩ】

H03K17/16 D

H02M1/08 A

【請求項の数】 12

(21)【出願番号】P 2019163033

(22)【出願日】2019-09-06

(65)【公開番号】P2021044613

(43)【公開日】2021-03-18

【審査請求日】2022-08-10

【前置審査】

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】岩水 守生

【審査官】及川 尚人

(56)【参考文献】

【文献】特開２００２－２９０２２１（ＪＰ，Ａ）

【文献】特開２０１０－０１１１３１（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１６／００７９９７５（ＵＳ，Ａ１）

【文献】特開平１０－０８４２５９（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１４／０２６８４４１（ＵＳ，Ａ１）

【文献】再公表特許第２００５／１２２３７３（ＪＰ，Ａ１）

【文献】特開２０１２－１０９９３７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ １７／００－１７／７０

Ｈ０２Ｍ １／０８

(57)【特許請求の範囲】

【請求項1】

入力される第１制御信号と出力線の電圧との間の電位差に応じて、前記出力線に電流を供給するか否かを切り替える出力部を制御するドライバ回路であって、
前記出力部をスイッチング動作させるための入力信号に応じた論理値パターンを有する前記第１制御信号を前記出力部に伝搬する制御線と、
前記制御線と前記出力線とを接続するか否かを切り替える接続切替部と、
高電位線および低電位線との間に設けられ、入力される第２制御信号に応じて、前記高電位線および前記低電位線のいずれかの電位を選択して出力する前段制御部と、
前記高電位線および前記出力線の間に設けられ、前記前段制御部が予め定められた閾値より高い電圧を出力した場合に、前記接続切替部に前記制御線と前記出力線とを接続させる後段制御部と
を備え、
前記第２制御信号は、前記ドライバ回路を含む半導体装置の異常状態に基づいて前記第１制御信号によらず前記制御線と前記出力線とを接続すべき場合に、前記第１制御信号の前記論理値パターンによらず第１論理値を示し、前記制御線と前記出力線とを切り離すべき場合に、前記第１制御信号の前記論理値パターンによらず第２論理値を示し、
前記接続切替部は、前記異常状態が検出されて前記第２制御信号が前記第１論理値を示す場合と前記低電位線の電位が上昇した場合の双方において、前記制御線と前記出力線とを接続し、前記異常状態が検出されず前記第２制御信号が前記第２論理値を示す場合には、前記制御線と前記出力線とを切り離す
ドライバ回路。

【請求項2】

前記後段制御部は、前記前段制御部が出力する電圧に応じて、前記高電位線および前記出力線のいずれかの電位を選択して、前記接続切替部に入力する
請求項１に記載のドライバ回路。

【請求項3】

前記接続切替部は、前記制御線と前記出力線との間に設けられたＮＭＯＳトランジスタを有し、
前記後段制御部は、前記前段制御部が予め定められた閾値より高い電圧を出力した場合に、前記ＮＭＯＳトランジスタのゲート端子に、前記高電位線の電位を印加する
請求項２に記載のドライバ回路。

【請求項4】

前記後段制御部は、前記高電位線と前記出力線との間に設けられ、直列に接続された偶数段のインバータを有する
請求項３に記載のドライバ回路。

【請求項5】

前記前段制御部は、前記制御線と前記出力線とを接続すべき場合に、前記高電位線の電位を選択して出力する
請求項１から４のいずれか一項に記載のドライバ回路。

【請求項6】

前記前段制御部は、前記第２制御信号が前記第１論理値を示す場合に前記高電位線の電位を出力し、前記第２制御信号が前記第２論理値を示す場合に前記低電位線の電位を出力する
請求項１から５のいずれか一項に記載のドライバ回路。

【請求項7】

前記第１論理値はＨ論理値であり、
前記前段制御部は、前記高電位線と前記低電位線との間に設けられ、直列に接続された偶数段のインバータを有する
請求項６に記載のドライバ回路。

【請求項8】

前記前段制御部の出力を前記後段制御部に入力する接続線と、
前記接続線を、予め定められたプルアップ電位線に接続するプルアップ部と
を備える請求項１から７のいずれか一項に記載のドライバ回路。

【請求項9】

前記プルアップ電位線は、前記高電位線である
請求項８に記載のドライバ回路。

【請求項10】

前記プルアップ部は、前記プルアップ電位線と前記接続線との間に設けられた、電流源、抵抗およびデプレッション型ＭＯＳトランジスタの少なくとも一つを含む
請求項８または９に記載のドライバ回路。

【請求項11】

出力線と、
入力される第１制御信号と前記出力線の電圧との間の電位差に応じて、前記出力線に電流を供給するか否かを切り替える出力部と、
請求項１から１０のいずれか一項に記載のドライバ回路と
を備える半導体装置。

【請求項12】

前記第２制御信号を出力する引抜制御部を更に備える
請求項１１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ドライバ回路および半導体装置に関する。

【背景技術】

【0002】

従来、ＭＯＳＦＥＴまたはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のパワー半導体を駆動するドライバ回路が知られている（例えば、特許文献１、２参照）。ドライバ回路は、グランド電位等の低電位に接続される低電位端子を有する。
特許文献１ 特開２００９－１０４７７号公報
特許文献２ 特開平８－８３９０９号公報

【発明の概要】

【発明が解決しようとする課題】

【0003】

低電位端子に印加される電位が変動しても、ドライバ回路を保護できることが好ましい。

【課題を解決するための手段】

【0004】

上記課題を解決するために、本発明の第１の態様においては、入力される第１制御信号と出力線の電圧との間の電位差に応じて、出力線に電流を供給するか否かを切り替える出力部を制御するドライバ回路を提供する。ドライバ回路は、第１制御信号を出力部に伝搬する制御線を備えてよい。ドライバ回路は、制御線と出力線とを接続するか否かを切り替える接続切替部を備えてよい。ドライバ回路は、高電位線および低電位線との間に設けられ、入力される第２制御信号に応じて、高電位線および低電位線のいずれかの電位を選択して出力する前段制御部を備えてよい。ドライバ回路は、前段制御部が予め定められた閾値より高い電圧を出力した場合に、接続切替部に制御線と出力線とを接続させる後段制御部を備えてよい。

【0005】

後段制御部は、高電位線および出力線の間に設けられ、前段制御部が出力する電圧に応じて、高電位線および出力線のいずれかの電位を選択して、接続切替部に入力してよい。

【0006】

接続切替部は、制御線と出力線との間に設けられたＮＭＯＳトランジスタを有してよい。後段制御部は、前段制御部が予め定められた閾値より高い電圧を出力した場合に、ＮＭＯＳトランジスタのゲート端子に、高電位線の電位を印加してよい。

【0007】

後段制御部は、高電位線と出力線との間に設けられ、直列に接続された偶数段のインバータを有してよい。

【0008】

前段制御部は、制御線と出力線とを接続すべき場合に、高電位線の電位を選択して出力してよい。

【0009】

第２制御信号は、制御線と出力線とを接続すべき場合に第１論理値を示し、制御線と出力線とを切り離すべき場合に第２論理値を示してよい。前段制御部は、第２制御信号が第１論理値を示す場合に高電位線の電位を出力し、第２制御信号が第２論理値を示す場合に低電位線の電位を出力してよい。

【0010】

第１論理値はＨ論理値であってよい。前段制御部は、高電位線と低電位線との間に設けられ、直列に接続された偶数段のインバータを有してよい。

【0011】

ドライバ回路は、前段制御部の出力を後段制御部に入力する接続線を備えてよい。ドライバ回路は、接続線を、予め定められたプルアップ電位線に接続するプルアップ部を備えてよい。

【0012】

プルアップ電位線は、高電位線であってよい。

【0013】

プルアップ部は、プルアップ電位線と接続線との間に設けられた、電流源、抵抗およびデプレッション型ＭＯＳトランジスタの少なくとも一つを含んでよい。

【0014】

本発明の第２の態様においては、出力線と、入力される第１制御信号と出力線の電圧との間の電位差に応じて、出力線に電流を供給するか否かを切り替える出力部と、第１の態様に係るドライバ回路とを備える半導体装置を提供する。

【0015】

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0016】

【図1】本発明の一つの実施形態に係る半導体装置１００の一例を示す図である。

【図2】論理回路５０、ドライバ回路１０および出力部１２の一例を示す図である。

【図3】前段制御部２０および後段制御部２４の構成例を示す。

【図4】比較例に係る前段制御部２０および後段制御部２４を示す図である。

【図5】低電位線３８に低電位ＧＮＤが印加されており、且つ、引抜制御部５４がＨ論理値を出力した場合の動作例を示す。

【図6】低電位線３８に低電位ＧＮＤが印加されており、且つ、引抜制御部５４がＬ論理値を出力した場合の動作例を示す。

【図7】低電位線３８にＨ論理値相当の開放電位Ｖｏｐが印加されており、且つ、引抜制御部５４がＨ論理値を出力した場合の動作例を示す。

【図8】低電位線３８にＨ論理値相当の開放電位Ｖｏｐが印加されており、且つ、引抜制御部５４がＬ論理値を出力した場合の動作例を示す。

【図9】前段制御部２０の他の構成例を示す図である。

【図10】ドライバ回路１０の他の構成例を示す図である。

【発明を実施するための形態】

【0017】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0018】

図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す図である。本例の半導体装置１００は、入力端子１０１、出力端子１０２、高電位端子１０３および低電位端子１０４を有する半導体チップである。半導体装置１００は、状態端子１０５を更に有してよい。

【0019】

半導体装置１００は、入力端子１０１に入力される入力信号ＩＮに応じて動作して、出力端子１０２に接続された負荷２００に電力を供給する。本例の入力信号ＩＮは、負荷２００に電力を供給する場合と、供給しない場合とを２値の論理値で示す信号であってよい。

【0020】

高電位端子１０３には、所定の高電位ＶＣＣが印加される。本例の高電位端子１０３には、高電位ＶＣＣを生成する電源１１０が接続されている。低電位端子１０４には、高電位ＶＣＣより低い低電位が印加される。本例の低電位はグランド電位ＧＮＤである。

【0021】

半導体装置１００は、半導体装置１００の内部状態を示す状態信号ＳＴｏを、状態端子１０５から出力する。状態信号ＳＴｏは、例えば過電流等の異常を検出したことを示す信号であってよい。状態端子１０５には、外部抵抗１４０を介してプルアップ電源１３０が接続されてよい。状態信号ＳＴｏは、外部の処理装置に入力される。当該処理装置は、状態信号ＳＴｏに応じて、半導体装置１００を制御してよく、他の半導体装置１００を制御してもよい。例えば処理装置は、複数の半導体装置１００に接続されており、いずれかの半導体装置１００において異常が検出された場合に、複数の半導体装置１００からの電力供給を停止させる。

【0022】

半導体装置１００は、ドライバ回路１０と、出力部１２とを備える。出力部１２は、出力端子１０２を介して負荷２００に接続され、負荷２００に電力を供給する。出力部１２は、ＩＧＢＴまたはパワーＭＯＳＦＥＴ等のスイッチング素子であってよい。出力部１２は、制御端子Ｇ（例えばゲート端子）、ソース端子Ｓおよびドレイン端子Ｄを有する。本例のドレイン端子Ｄは高電位端子１０３に接続され、ソース端子Ｓは出力端子１０２に接続される。出力部１２は、制御端子Ｇに入力される第１制御信号Ｃ１とソース端子Ｓとの間の電位差に応じて、負荷２００に高電位ＶＣＣを印加するか否かを切り替える。

【0023】

ドライバ回路１０は、入力端子１０１に入力される入力信号ＩＮに応じた第１制御信号Ｃ１を、出力部１２の制御端子Ｇに入力する。ドライバ回路１０には、低電位ＧＮＤを基準とした電位を有する信号が入力される。ドライバ回路１０は、低電位ＧＮＤを基準とした信号を、出力部１２の出力電位ＯＵＴを基準とした第１制御信号Ｃ１にレベルシフトするレベルシフト回路として機能する。出力電位ＯＵＴは、出力部１２のソース端子Ｓの電位であってよい。

【0024】

本例の半導体装置１００は、論理回路５０を有する。論理回路５０は、入力信号ＩＮに応じた論理値パターンを有する制御信号をドライバ回路１０に入力する。論理回路５０が出力する制御信号は、Ｌ論理値の場合に低電位ＧＮＤに応じた電位となり、Ｈ論理値の場合に高電位ＶＣＣに応じた電位となる。低電位ＧＮＤに応じた電位とは、低電位ＧＮＤにほぼ等しい電位であってよい。高電位ＶＣＣに応じた電位とは、高電位ＶＣＣにほぼ等しい電位であってよい。

【0025】

本例の論理回路５０は、半導体装置１００の内部状態に基づいて、ドライバ回路１０を制御する。半導体装置１００の内部状態とは、所定のノードにおける電圧値、電流値および抵抗値、ならびに、所定の場所における温度の少なくとも一つのパラメータで示される状態であってよい。本例の半導体装置１００は、それぞれが半導体装置１００の内部状態を監視する、低電圧検出部７２、負荷開放検出部５６、過電流検出部５８および過熱検出部６０の少なくとも一つを備える。

【0026】

低電圧検出部７２は、高電位端子１０３の高電位ＶＣＣの電圧値を検出する。低電圧検出部７２は、高電位ＶＣＣの電圧値が所定の基準値を下回った場合に、異常状態である旨を論理回路５０に通知する。

【0027】

負荷開放検出部５６は、出力端子１０２に負荷２００が接続されているか否かを検出する。負荷開放検出部５６は、出力端子１０２が開放状態であるか否かを、出力端子１０２から所定の電圧または電流を出力した場合の出力抵抗に基づいて検出してよい。負荷開放検出部５６は、出力端子１０２に負荷２００が接続されていない状態で、出力部１２がオン状態になるのを防ぐべく、負荷２００が接続されていないことを検出した場合に異常状態である旨を論理回路５０に通知する。

【0028】

過電流検出部５８は、出力部１２から出力される電流を検出する。過電流検出部５８は、出力電流値が所定の基準値を上回った場合に、異常状態である旨を論理回路５０に通知する。

【0029】

過熱検出部６０は、半導体装置１００における１つ以上の箇所における温度を検出する。過熱検出部６０は、いずれかの箇所における温度が所定の基準値を上回った場合に、異常状態である旨を論理回路５０に通知する。

【0030】

論理回路５０は、いずれかの検出部から異常状態である旨が通知された場合に、入力信号ＩＮの論理値によらず、出力部１２をオフ状態に制御する。半導体装置１００の内部状態に応じて出力部１２をオフ状態にすることで、半導体装置１００を保護できる。

【0031】

本例の半導体装置１００は、状態信号出力部６２を有する。論理回路５０は、いずれかの検出部から異常状態である旨が通知された場合に、状態信号出力部６２に所定の論理値を出力させる。本例の状態信号出力部６２は、状態端子１０５と、低電位端子１０４との間に接続されたＭＯＳＦＥＴである。論理回路５０は、異常状態である旨が通知された場合に、当該ＭＯＳＦＥＴのゲート端子に所定の信号を入力して、当該ＭＯＳＦＥＴをオフ状態にする。この場合、状態端子１０５から出力される状態信号ＳＴｏは、プルアップ電源１３０に応じた電圧となる。論理回路５０は、異常状態である旨が通知されていない場合に、当該ＭＯＳＦＥＴをオン状態にする。この場合、状態端子１０５から出力される状態信号ＳＴｏは、低電位ＧＮＤに応じた電圧となる。これにより、外部の処理装置に、半導体装置１００の内部状態を通知できる。論理回路５０は、当該ＭＯＳＦＥＴのオンおよびオフの状態を、上述した例とは逆となるように制御してもよい。

【0032】

半導体装置１００は、ダイオード６４、ダイオード６６、および、ダイオード６８の少なくとも一つを有してよい。ダイオード６４は、アノード端子が低電位端子１０４に接続され、カソード端子が状態端子１０５に接続される。ダイオード６４は、状態端子１０５に所定値以上の電圧が入力された場合に、状態端子１０５を低電位端子１０４に接続することで、半導体装置１００を保護する。

【0033】

ダイオード６６は、アノード端子が低電位端子１０４に接続され、カソード端子が高電位端子１０３に接続される。ダイオード６４は、高電位端子１０３に所定値以上の電圧が入力された場合に、高電位端子１０３を低電位端子１０４に接続することで、半導体装置１００を保護する。

【0034】

ダイオード６８は、アノード端子が低電位端子１０４に接続され、カソード端子が入力端子１０１に接続される。ダイオード６４は、入力端子１０１に所定値以上の電圧が入力された場合に、入力端子１０１を低電位端子１０４に接続することで、半導体装置１００を保護する。

【0035】

半導体装置１００は、内部電源７０を備えてよい。内部電源７０は、高電位端子１０３に接続されている。内部電源７０は、高電位ＶＣＣに応じて、半導体装置１００における各回路に供給する電源電圧を生成してよい。例えば内部電源７０は、各検出部に電源電圧を供給する。

【0036】

図２は、論理回路５０、ドライバ回路１０および出力部１２の一例を示す図である。本例の半導体装置１００は、高電位端子１０３に接続された高電位線３０、低電位端子１０４に接続された低電位線３８、および、出力端子１０２に接続された出力線３６を有する。本例の出力部１２は、ドレイン端子Ｄが高電位線３０に接続され、ソース端子Ｓが出力線３６に接続されている。出力部１２は、制御端子Ｇに入力される第１制御信号Ｃ１と出力線３６の電圧との間の電位差に応じて、出力線３６に電流を供給するか否かを切り替える。

【0037】

本例の論理回路５０は、出力制御部５２および引抜制御部５４を有する。出力制御部５２には、出力部１２をオンまたはオフに遷移させるタイミングを示す入力信号ＩＮが入力される。本例の出力制御部５２は、出力部１２をオン状態にする場合にＨ論理値を示し、出力部１２をオフ状態に制御する場合にＬ論理値を示す第１制御信号Ｃ１を出力する。第１制御信号Ｃ１は、出力部１２をスイッチング動作させることのできる電位を有する。例えば第１制御信号Ｃ１は、Ｈ論理値の場合に高電位ＶＣＣに応じた電位を示し、Ｌ論理の場合に出力電位ＯＵＴに応じた電位を示す信号である。出力制御部５２は、第１制御信号Ｃ１を生成するチャージポンプを有してよい。出力制御部５２の出力端と、出力部１２の制御端子Ｇとは、制御線３２によって接続されている。制御線３２は、第１制御信号Ｃ１を出力部１２の制御端子Ｇに伝搬する。

【0038】

引抜制御部５４は、論理回路５０の状態信号生成部（不図示）から状態信号ＳＴが入力される。論理回路５０の状態信号生成部（不図示）は、図１に示したいずれかの検出部から異常状態である旨が通知されたことを示す状態信号ＳＴを生成する。状態信号ＳＴの論理値は、図１において説明した状態信号ＳＴｏの論理値と同一であってよい。

【0039】

引抜制御部５４は、異常状態が検出された場合に、制御線３２と、出力線３６とを接続させることで、出力部１２の制御端子Ｇの電荷を引き抜き、第１制御信号Ｃ１の論理値によらずに出力部１２をオフ状態に制御する。これにより、半導体装置１００および周辺回路を保護できる。引抜制御部５４は、異常状態が検出されない場合には、制御線３２と出力線３６とを切り離す。

【0040】

本例の引抜制御部５４は、制御線３２と出力線３６とを接続すべき場合に第１論理値を示し、制御線３２と出力線３６とを切り離すべき場合に第２論理値を示す第２制御信号Ｃ２を出力する。第２制御信号Ｃ２は、一方の論理値の場合に高電位ＶＣＣに応じた電位を示し、他方の論理値の場合に低電位ＧＮＤに応じた電位を示す信号である。

【0041】

ドライバ回路１０は、制御線３２、前段制御部２０、後段制御部２４、接続線３４および接続切替部２８を有する。接続切替部２８は、引抜制御部５４が出力した第２制御信号Ｃ２に基づいて、制御線３２と、出力線３６とを接続するか否かを切り替える。接続切替部２８は、ドレイン端子が制御線３２に接続され、ソース端子が出力線３６に接続されたＭＯＳＦＥＴであってよい。接続切替部２８は、ゲート端子Ｇ１に入力されるゲート信号に応じて、制御線３２と出力線３６とを接続するか否かを切り替える。

【0042】

前段制御部２０は、高電位線３０および低電位線３８の間に設けられ、高電位ＶＣＣおよび低電位ＧＮＤが印加される。前段制御部２０は、入力される第２制御信号Ｃ２に応じて、高電位ＶＣＣおよび低電位ＧＮＤのいずれかを選択して出力する。前段制御部２０は、第２制御信号Ｃ２が第１論理値を示す場合（すなわち接続切替部２８をオンにすべき場合）に高電位線３０を選択し、第２制御信号Ｃ２が第２論理値を示す場合（すなわち接続切替部２８をオフにすべき場合）に低電位線３８を選択する。前段制御部２０が出力する電位は、選択した電位線の電位（本例では高電位ＶＣＣまたは低電位ＧＮＤ）とほぼ一致していてよい。

【0043】

後段制御部２４は、高電位線３０および出力線３６の間に設けられ、高電位ＶＣＣおよび出力電位ＯＵＴが印加される。後段制御部２４は、接続線３４により前段制御部２０に接続されている。後段制御部２４は、前段制御部２０が出力する電圧に応じて、高電位線３０および出力線３６のいずれかの電位を選択して、接続切替部２８のゲート端子Ｇ１に印加する。後段制御部２４がゲート端子Ｇ１に印加する信号は、一方の論理値の場合に高電位ＶＣＣに応じた電位を示し、他方の論理値の場合に出力電位ＯＵＴに応じた電位を示す信号である。

【0044】

本例の接続切替部２８は、ＮＭＯＳトランジスタである。この場合、後段制御部２４は、前段制御部２０が予め定められた閾値より高い電圧を出力した場合に、ＮＭＯＳトランジスタのゲート端子Ｇ１に、高電位線３０の高電位ＶＣＣを印加する。これにより、接続切替部２８はオン状態となり、制御線３２と出力線３６とが接続する。このため第１制御信号Ｃ１によらず、出力部１２はオフ状態となる。

【0045】

また、後段制御部２４は、前段制御部２０が予め定められた閾値より低い電圧を出力した場合に、ＮＭＯＳトランジスタのゲート端子Ｇ１に、出力線３６の出力電位ＯＵＴを印加する。これにより、接続切替部２８はオフ状態となり、制御線３２と出力線３６は切り離される。このため出力部１２は第１制御信号Ｃ１に応じて動作する。

【0046】

当該閾値は、後段制御部２４に設けられたインバータの閾値電圧であってよい。つまり後段制御部２４は、前段制御部２０がＨ論理値を出力した場合に接続切替部２８をオン状態に制御し、前段制御部２０がＬ論理値を出力した場合に接続切替部２８をオフ状態に制御する。

【0047】

このような制御により、過電流等の異常状態を検出した場合に、入力信号ＩＮの論理値によらず、出力部１２をオフ状態に制御できる。このため、半導体装置１００および周辺回路を保護できる。

【0048】

また、低電位端子１０４がオープン状態になる等の要因で、低電位ＧＮＤの電位が上昇する場合がある。低電位端子１０４と接地電位との間が開放状態になると、低電位端子１０４の電位は、半導体装置１００の内部回路等によりプルアップされる場合がある。低電位ＧＮＤの電位が上昇すると、前段制御部２０に印加される高電位ＶＣＣおよび低電位ＧＮＤの両方ともが、Ｈ論理値相当の電位になる場合がある。この場合、前段制御部２０は、引抜制御部５４から入力される第２制御信号Ｃ２の論理値によらず、Ｈ論理値相当の電位を出力する。このため、接続切替部２８を適切に制御して、半導体装置１００等を保護することができない場合がある。

【0049】

本例によれば、前段制御部２０がＨ論理値を出力する場合に、後段制御部２４が接続切替部２８をオン状態に制御する。このため、低電位ＧＮＤの電位が上昇して、前段制御部２０の出力がＨ論理値に固定された場合、接続切替部２８はオン状態となり、出力部１２がオフ状態に制御される。このため、半導体装置１００等を保護できる。

【0050】

なお、特許文献１で開示されている回路では、出力端子とグランド端子間に電位差発生回路を設けている。しかし、負荷に誘導成分等が接続されて負荷の電位がマイナスに振れた場合、グランド端子から出力端子側に電流が流れることになり、周辺回路のグランド電位が変動してしまう。また、特許文献２に開示されている回路では、グランド端子が複数設けられるので、チップの端子数が増加してしまう。本例のドライバ回路１０によれば、簡易な構成で半導体装置１００を保護できる。

【0051】

図３は、前段制御部２０および後段制御部２４の構成例を示す。本例の後段制御部２４は、直列に接続された偶数段のインバータ２６を有する。図３の例では、後段制御部２４は、２つのインバータ２６－１およびインバータ２６－２を有する。それぞれのインバータ２６は、高電位線３０および出力線３６の間に設けられる。それぞれのインバータ２６は、入力される信号がＨ論理値の場合には出力線３６の電位を選択して後段回路に出力し、入力される信号がＬ論理値の場合には高電位線３０の電位を選択して後段回路に出力する。

【0052】

このような構成により、後段制御部２４は、出力電位ＯＵＴを基準としたレベルシフト回路として動作しつつ、前段制御部２０がＨ論理値を出力した場合に接続切替部２８をオン状態に制御できる。このため、低電位ＧＮＤの電位が上昇した場合であっても、半導体装置１００等を保護できる。なお、接続切替部２８がＰＭＯＳトランジスタである場合、後段制御部２４は、１段または奇数段のインバータ２６を有していてもよい。

【0053】

本例において、第２制御信号Ｃ２の第１論理値がＨ論理値であり、第２論理値がＬ論理値である。つまり第２制御信号Ｃ２は、接続切替部２８をオン状態に制御して出力部１２を強制的にオフ状態に制御すべき場合にＨ論理値を示し、接続切替部２８をオフ状態に制御して出力部１２を第１制御信号Ｃ１に応じて動作させるべき場合にＬ論理値を示す。

【0054】

この場合、前段制御部２０は、直列に接続された偶数段のインバータ２６を有する。図３の例では、前段制御部２０は、２つのインバータ２２－１およびインバータ２２－２を有する。それぞれのインバータ２２は、高電位線３０および低電位線３８の間に設けられる。それぞれのインバータ２２は、入力される信号がＨ論理値の場合には低電位線３８の電位を選択して後段回路に出力し、入力される信号がＬ論理値の場合には高電位線３０の電位を選択して後段回路に出力する。

【0055】

このような構成により、前段制御部２０は、接続切替部２８をオン状態に制御すべき場合に、Ｈ論理値を出力できる。また、低電位ＧＮＤの電位が上昇した場合、前段制御部２０の出力は、第２制御信号Ｃ２の論理値によらずＨ論理値に固定される。このため、半導体装置１００において過電流等の異常状態が検出された場合と、低電位ＧＮＤの電位が上昇した場合の双方において、接続切替部２８をオン状態に制御し、出力部１２をオフ状態に制御できる。このため、半導体装置１００等を保護できる。

【0056】

なお、第２制御信号Ｃ２の第１論理値がＬ論理値であり、第２論理値がＨ論理値である場合、前段制御部２０は、１段または奇数段のインバータ２２を有していてもよい。このような構成によっても、前段制御部２０は、接続切替部２８をオン状態に制御すべき場合に、Ｈ論理値を出力できる。また、低電位ＧＮＤの電位が上昇した場合、前段制御部２０の出力は、第２制御信号Ｃ２の論理値によらずＨ論理値に固定される。

【0057】

図４は、比較例に係る前段制御部２０および後段制御部２４を示す図である。本例において、引抜制御部５４が出力する第１論理値はＨであり、接続切替部２８はＮＭＯＳトランジスタである。また、前段制御部２０は一つのインバータ２２を有し、後段制御部２４は一つのインバータ２６を有する。また、低電位端子１０４が開放状態となっており、低電位線３８には、Ｈ論理値相当の開放電位Ｖｏｐが印加されている。

【0058】

本例において、接続切替部２８をオン状態にすべく、引抜制御部５４がＨ論理値を出力した場合を説明する。前段制御部２０のインバータ２２は、入力されたＨ論理値に応じて、低電位線３８の電位（通常時は低電位ＧＮＤ）を選択して出力する。ただし、本例の低電位線３８には、Ｈ論理値相当の開放電位Ｖｏｐが印加されているので、インバータ２２の出力はＨ論理値となってしまう。

【0059】

前段制御部２０がＨ論理値を出力すると、後段制御部２４は出力線３６の出力電位ＯＵＴを出力する。このため、接続切替部２８はオフ状態となり、出力部１２を強制的にオフ状態に制御できなくなる。このため、過電流等が検出されていても出力部１２から電流が出力され続けることになり、半導体装置１００等を保護することが困難になる。

【0060】

図５から図８は、実施例に係る前段制御部２０および後段制御部２４の動作例を説明する図である。図５から図８においては、前段制御部２０および後段制御部２４の枠線および符号を省略し、２つのインバータ２２および２つのインバータ２６のみを示している。また、図５から図８の例において、引抜制御部５４が出力する第１論理値はＨであり、接続切替部２８はＮＭＯＳトランジスタである。

【0061】

図５は、低電位線３８に低電位ＧＮＤが印加されており、且つ、引抜制御部５４がＨ論理値を出力した場合の動作例を示している。この場合、インバータ２２－１は、入力されるＨ論理値に応じて、低電位線３８の低電位ＧＮＤ（Ｌ論理値相当）を選択して出力する。インバータ２２－２は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。

【0062】

インバータ２６－１は、入力されるＨ論理値に応じて、出力線３６の出力電位ＯＵＴ（Ｌ論理値相当）を選択して出力する。インバータ２６－２は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。これにより、接続切替部２８がオン状態となり、出力部１２は強制的にオフ状態となる。

【0063】

図６は、低電位線３８に低電位ＧＮＤが印加されており、且つ、引抜制御部５４がＬ論理値を出力した場合の動作例を示している。この場合、インバータ２２－１は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。インバータ２２－２は、入力されるＨ論理値に応じて、低電位線３８の低電位ＧＮＤ（Ｌ論理値相当）を選択して出力する。

【0064】

インバータ２６－１は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。インバータ２６－２は、入力されるＨ論理値に応じて、出力線３６の出力電位ＯＵＴ（Ｌ論理値相当）を選択して出力する。これにより、接続切替部２８がオフ状態となり、出力部１２は第１制御信号Ｃ１に応じて動作する。

【0065】

図７は、低電位線３８にＨ論理値相当の開放電位Ｖｏｐが印加されており、且つ、引抜制御部５４がＨ論理値を出力した場合の動作例を示している。この場合、インバータ２２－１は、入力されるＨ論理値に応じて、低電位線３８の開放電位Ｖｏｐ（Ｈ論理値相当）を選択して出力する。インバータ２２－２は、入力されるＨ論理値に応じて、低電位線３８の開放電位Ｖｏｐ（Ｈ論理値相当）を選択して出力する。

【0066】

インバータ２６－１は、入力されるＨ論理値に応じて、出力線３６の出力電位ＯＵＴ（Ｌ論理値相当）を選択して出力する。インバータ２６－２は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。これにより、接続切替部２８がオン状態となり、出力部１２は強制的にオフ状態となる。

【0067】

図８は、低電位線３８にＨ論理値相当の開放電位Ｖｏｐが印加されており、且つ、引抜制御部５４がＬ論理値を出力した場合の動作例を示している。この場合、インバータ２２－１は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。インバータ２２－２は、入力されるＨ論理値に応じて、低電位線３８の開放電位Ｖｏｐ（Ｈ論理値相当）を選択して出力する。

【0068】

インバータ２６－１は、入力されるＨ論理値に応じて、出力線３６の出力電位ＯＵＴ（Ｌ論理値相当）を選択して出力する。インバータ２６－２は、入力されるＬ論理値に応じて、高電位線３０の高電位ＶＣＣ（Ｈ論理値相当）を選択して出力する。これにより、接続切替部２８がオン状態となり、出力部１２は強制的にオフ状態となる。

【0069】

図５から図８において説明した動作により、半導体装置１００において過電流等の異常状態が検出された場合と、低電位ＧＮＤの電位が上昇した場合の双方において、接続切替部２８をオン状態に制御し、出力部１２をオフ状態に制御できる。このため、半導体装置１００等を保護できる。

【0070】

図９は、前段制御部２０の他の構成例を示す図である。本例の引抜制御部５４は、第１論理値としてＬ論理値を出力し、第２論理値としてＨ論理値を出力する。この場合、前段制御部２０は、１段または奇数段のインバータ２２を有する。これにより、前段制御部２０に第１論理値が入力された場合に、前段制御部２０がＨ論理値相当の電圧を出力できる。半導体装置１００は、前段制御部２０以外の構成については、図１から図８において説明したいずれかの態様と同一の構成を有してよい。このような構成によっても、半導体装置１００等を保護できる。

【0071】

図１０は、ドライバ回路１０の他の構成例を示す図である。本例のドライバ回路１０は、プルアップ部４０を備える点で、図１から図９において説明したドライバ回路１０と相違する。プルアップ部４０以外の構成は、図１から図９において説明したいずれかの態様のドライバ回路１０と同一である。

【0072】

プルアップ部４０は、接続線３４を、予め定められたプルアップ電位線に接続する。プルアップ電位線は、低電位ＧＮＤよりも高い電位が印加されている電位線である。プルアップ電位線は、インバータ２６の閾値電圧よりも高い電位が印加されている。本例においては、高電位線３０がプルアップ電位線として機能する。

【0073】

プルアップ部４０を設けることで、接続線３４の電位を、プルアップ電位線の電位にプルアップできる。これにより、低電位線３８における電位が上昇した場合でも、接続切替部２８をオン状態に制御しやすくなる。例えば、低電位線３８の電位が、後段制御部２４におけるインバータ２６の閾値電圧の近傍に上昇した場合、インバータ２６の動作が不安定となる場合がある。本例によれば、接続線３４の電位をプルアップしているので、低電位線３８の電位がインバータ２６の閾値電圧の近傍に上昇した場合に、後段制御部２４に入力される電位をインバータ２６の閾値電圧より高くして、インバータ２６の動作を安定させることができる。

【0074】

プルアップ部４０は、電流源、抵抗およびデプレッション型ＭＯＳトランジスタの少なくとも一つを含んでよい。電流源は、高電位線３０から接続線３４に流れる電流を規定する。抵抗は、高電位線３０に一端が接続され、接続線３４に他端が接続される。デプレッション型ＭＯＳトランジスタは、ドレイン端子が高電位線３０に接続され、ソース端子が接続線３４およびゲート端子に接続される。プルアップ部４０は、他の構造を有していてもよい。

【0075】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【符号の説明】

【0076】

１０・・・ドライバ回路、１２・・・出力部、２０・・・前段制御部、２２・・・インバータ、２４・・・後段制御部、２６・・・インバータ、２８・・・接続切替部、３０・・・高電位線、３２・・・制御線、３４・・・接続線、３６・・・出力線、３８・・・低電位線、４０・・・プルアップ部、５０・・・論理回路、５２・・・出力制御部、５４・・・引抜制御部、５６・・・負荷開放検出部、５８・・・過電流検出部、６０・・・過熱検出部、６２・・・状態信号出力部、６４、６６、６８・・・ダイオード、７０・・・内部電源、７２・・・低電圧検出部、１００・・・半導体装置、１０１・・・入力端子、１０２・・・出力端子、１０３・・・高電位端子、１０４・・・低電位端子、１０５・・・状態端子、１１０・・・電源、１３０・・・プルアップ電源、１４０・・・外部抵抗、２００・・・負荷

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】