特許 7582061 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-05

(45)【発行日】2024-11-13

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20241106BHJP

   H01L 29/12 20060101ALI20241106BHJP

   H01L 29/06 20060101ALI20241106BHJP

   H01L 21/336 20060101ALI20241106BHJP

【ＦＩ】

H01L29/78 652S

H01L29/78 653A

H01L29/78 652J

H01L29/78 652F

H01L29/78 652T

H01L29/78 652P

H01L29/06 301M

H01L29/06 301G

H01L29/06 301V

H01L29/78 658E

H01L29/78 658A

【請求項の数】 19

(21)【出願番号】P 2021082800

(22)【出願日】2021-05-14

(65)【公開番号】P2022175969

(43)【公開日】2022-11-25

【審査請求日】2023-04-06

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(74)【代理人】

【識別番号】110001128

【氏名又は名称】弁理士法人ゆうあい特許事務所

(72)【発明者】

【氏名】秋葉 敦也

(72)【発明者】

【氏名】竹内 有一

(72)【発明者】

【氏名】荒川 和樹

(72)【発明者】

【氏名】羽山 優介

(72)【発明者】

【氏名】浦上 泰

(72)【発明者】

【氏名】宮原 真一朗

(72)【発明者】

【氏名】森野 友生

【審査官】杉山 芳弘

(56)【参考文献】

【文献】特開２０１９－０４６９０８（ＪＰ，Ａ）

【文献】特開２０１８－１１７０１７（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２１／３３６

(57)【特許請求の範囲】

【請求項1】

複数のトレンチゲート構造を有する半導体スイッチング素子が形成され、素子動作させられるアクティブ領域（１ａ）と、該アクティブ領域を囲み素子動作させられない非アクティブ領域（１ｂ）とを有する半導体装置であって、
第１導電型または第２導電型の半導体領域（１１）と、
前記半導体領域の上に形成され、前記半導体領域よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、
前記第１不純物領域の上に形成された第２導電型のベース領域（１８）と、
前記ベース領域の上に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第２不純物領域（１９）と、
一方向を長手方向として前記第２不純物領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有する複数の前記トレンチゲート構造と、
前記第２不純物領域に電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４）と、
前記半導体領域の裏面側に形成され、前記半導体領域と電気的に接続される第２電極（２６）と、を有する前記半導体スイッチング素子を備え、
さらに、前記第１不純物領域と前記ベース領域との間に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第１電流分散層（１３）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において一方向を長手方向として延設され、複数のラインが並べられた第１ストライプ部（１４１）と、前記非アクティブ領域に形成され、前記第１ストライプ部の周囲を囲みつつ前記第１ストライプ部を構成する各ラインに繋がる枠状部（１４２）とを有し、第２導電型の第１ディープ層（１４）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において、前記第１ディープ層および前記第１電流分散層と前記ベース領域との間に形成され、前記ベース領域と繋がると共に前記第１ディープ層と繋がり、前記トレンチの長手方向と同方向に延設された複数のラインが並べられた第２ストライプ部（１７１）を有し、第２導電型の第２ディープ層（１７）と、
前記第１電流分散層と前記ベース領域との間に形成され、前記第２ストライプ部を構成する前記複数のラインの間に配置された第１導電型の第２電流分散層（１５）と、を備え、
前記第１ストライプ部を構成する各ラインは、前記枠状部に繋がる先端部（１４１ａ）と、該先端部よりも内側に位置する内側部（１４１ｂ）とを含み、前記先端部の幅が前記内側部の幅以上とされ、
前記トレンチの長手方向と前記第１ディープ層の前記第１ストライプ部を構成する各ラインの長手方向とは交差しており、
前記第１ストライプ部を構成する各ラインは欠損部（１４ａ）が設けられて分断されることで破線状とされており、前記トレンチゲート構造が前記各ラインに設けられた前記欠損部を通る構造とされている、半導体装置。

【請求項2】

複数のトレンチゲート構造を有する半導体スイッチング素子が形成され、素子動作させられるアクティブ領域（１ａ）と、該アクティブ領域を囲み素子動作させられない非アクティブ領域（１ｂ）とを有する半導体装置であって、
第１導電型または第２導電型の半導体領域（１１）と、
前記半導体領域の上に形成され、前記半導体領域よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、
前記第１不純物領域の上に形成された第２導電型のベース領域（１８）と、
前記ベース領域の上に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第２不純物領域（１９）と、
一方向を長手方向として前記第２不純物領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有する複数の前記トレンチゲート構造と、
前記第２不純物領域に電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４）と、
前記半導体領域の裏面側に形成され、前記半導体領域と電気的に接続される第２電極（２６）と、を有する前記半導体スイッチング素子を備え、
さらに、前記第１不純物領域と前記ベース領域との間に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第１電流分散層（１３）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において一方向を長手方向として延設され、複数のラインが並べられた第１ストライプ部（１４１）と、前記非アクティブ領域に形成され、前記第１ストライプ部の周囲を囲みつつ前記第１ストライプ部を構成する各ラインに繋がる枠状部（１４２）とを有し、第２導電型の第１ディープ層（１４）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において、前記第１ディープ層および前記第１電流分散層と前記ベース領域との間に形成され、前記ベース領域と繋がると共に前記第１ディープ層と繋がり、前記トレンチの長手方向と同方向に延設された複数のラインが並べられた第２ストライプ部（１７１）を有し、第２導電型の第２ディープ層（１７）と、
前記第１電流分散層と前記ベース領域との間に形成され、前記第２ストライプ部を構成する前記複数のラインの間に配置された第１導電型の第２電流分散層（１５）と、を備え、
前記第１ストライプ部を構成する各ラインは、前記枠状部に繋がる先端部（１４１ａ）と、該先端部よりも内側に位置する内側部（１４１ｂ）とを含み、前記先端部の幅が前記内側部の幅以上とされ、
前記第１ディープ層および前記第１電流分散層の下方に配置され、前記トレンチの長手方向と同方向を長手方向として延設された複数のラインが並べられた第３ストライプ部を有し、第２導電型の第３ディープ層（３０）を備えている、半導体装置。

【請求項3】

前記先端部の幅が先端に向かうほど徐々に大きくされており、前記第１電流分散層の先端が台形状、三角形状もしくは楕円形状のいずれか１つとされている、請求項１または２に記載の半導体装置。

【請求項4】

複数のトレンチゲート構造を有する半導体スイッチング素子が形成され、素子動作させられるアクティブ領域（１ａ）と、該アクティブ領域を囲み素子動作させられない非アクティブ領域（１ｂ）とを有する半導体装置であって、
第１導電型または第２導電型の半導体領域（１１）と、
前記半導体領域の上に形成され、前記半導体領域よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、
前記第１不純物領域の上に形成された第２導電型のベース領域（１８）と、
前記ベース領域の上に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第２不純物領域（１９）と、
一方向を長手方向として前記第２不純物領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有する複数の前記トレンチゲート構造と、
前記第２不純物領域に電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４）と、
前記半導体領域の裏面側に形成され、前記半導体領域と電気的に接続される第２電極（２６）と、を有する前記半導体スイッチング素子を備え、
さらに、前記第１不純物領域と前記ベース領域との間に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第１電流分散層（１３）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において一方向を長手方向として延設され、複数のラインが並べられた第１ストライプ部（１４１）と、前記非アクティブ領域に形成され、前記第１ストライプ部の周囲を囲みつつ前記第１ストライプ部を構成する各ラインに繋がる枠状部（１４２）とを有し、第２導電型の第１ディープ層（１４）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において、前記第１ディープ層および前記第１電流分散層と前記ベース領域との間に形成され、前記ベース領域と繋がると共に前記第１ディープ層と繋がり、前記トレンチの長手方向と同方向に延設された複数のラインが並べられた第２ストライプ部（１７１）を有し、第２導電型の第２ディープ層（１７）と、
前記第１電流分散層と前記ベース領域との間に形成され、前記第２ストライプ部を構成する前記複数のラインの間に配置された第１導電型の第２電流分散層（１５）と、を備え、
前記第２ストライプ部を構成する各ラインは、先端部（１７１ａ）と、該先端部よりも内側に位置する内側部（１７１ｂ）とを含み、前記先端部の幅が前記内側部の幅より広くされており、
前記トレンチの長手方向と前記第１ディープ層の前記第１ストライプ部を構成する各ラインの長手方向とは交差しており、
前記第１ストライプ部を構成する各ラインは欠損部（１４ａ）が設けられて分断されることで破線状とされており、前記トレンチゲート構造が前記各ラインに設けられた前記欠損部を通る構造とされている、半導体装置。

【請求項5】

複数のトレンチゲート構造を有する半導体スイッチング素子が形成され、素子動作させられるアクティブ領域（１ａ）と、該アクティブ領域を囲み素子動作させられない非アクティブ領域（１ｂ）とを有する半導体装置であって、
第１導電型または第２導電型の半導体領域（１１）と、
前記半導体領域の上に形成され、前記半導体領域よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、
前記第１不純物領域の上に形成された第２導電型のベース領域（１８）と、
前記ベース領域の上に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第２不純物領域（１９）と、
一方向を長手方向として前記第２不純物領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有する複数の前記トレンチゲート構造と、
前記第２不純物領域に電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４）と、
前記半導体領域の裏面側に形成され、前記半導体領域と電気的に接続される第２電極（２６）と、を有する前記半導体スイッチング素子を備え、
さらに、前記第１不純物領域と前記ベース領域との間に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第１電流分散層（１３）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において一方向を長手方向として延設され、複数のラインが並べられた第１ストライプ部（１４１）と、前記非アクティブ領域に形成され、前記第１ストライプ部の周囲を囲みつつ前記第１ストライプ部を構成する各ラインに繋がる枠状部（１４２）とを有し、第２導電型の第１ディープ層（１４）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において、前記第１ディープ層および前記第１電流分散層と前記ベース領域との間に形成され、前記ベース領域と繋がると共に前記第１ディープ層と繋がり、前記トレンチの長手方向と同方向に延設された複数のラインが並べられた第２ストライプ部（１７１）を有し、第２導電型の第２ディープ層（１７）と、
前記第１電流分散層と前記ベース領域との間に形成され、前記第２ストライプ部を構成する前記複数のラインの間に配置された第１導電型の第２電流分散層（１５）と、を備え、
前記第２ストライプ部を構成する各ラインは、先端部（１７１ａ）と、該先端部よりも内側に位置する内側部（１７１ｂ）とを含み、前記先端部の幅が前記内側部の幅より広くされており、
前記第１ディープ層および前記第１電流分散層の下方に配置され、前記トレンチの長手方向と同方向を長手方向として延設された複数のラインが並べられた第３ストライプ部を有し、第２導電型の第３ディープ層（３０）を備えている、半導体装置。

【請求項6】

前記先端部の幅が先端に向かうほど徐々に大きくされており、前記第２電流分散層の先端が長方形状、三角形状もしくは楕円形状のいずれか１つとされている、請求項４または５に記載の半導体装置。

【請求項7】

複数のトレンチゲート構造を有する半導体スイッチング素子が形成され、素子動作させられるアクティブ領域（１ａ）と、該アクティブ領域を囲み素子動作させられない非アクティブ領域（１ｂ）とを有する半導体装置であって、
第１導電型または第２導電型の半導体領域（１１）と、
前記半導体領域の上に形成され、前記半導体領域よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、
前記第１不純物領域の上に形成された第２導電型のベース領域（１８）と、
前記ベース領域の上に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第２不純物領域（１９）と、
一方向を長手方向として前記第２不純物領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有する複数の前記トレンチゲート構造と、
前記第２不純物領域に電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４）と、
前記半導体領域の裏面側に形成され、前記半導体領域と電気的に接続される第２電極（２６）と、を有する前記半導体スイッチング素子を備え、
前記第１不純物領域と前記ベース領域との間に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第１電流分散層（１３）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において一方向を長手方向として延設され、複数のラインが並べられた第１ストライプ部（１４１）と、前記非アクティブ領域に形成され、前記第１ストライプ部の周囲を囲みつつ前記第１ストライプ部を構成する各ラインに繋がる枠状部（１４２）とを有し、第２導電型の第１ディープ層（１４）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において、前記第１ディープ層および前記第１電流分散層と前記ベース領域との間に形成され、前記ベース領域と繋がると共に前記第１ディープ層と繋がり、前記トレンチの長手方向と同方向に延設された複数のラインが並べられた第２ストライプ部（１７１）を有し、第２導電型の第２ディープ層（１７）と、
前記第１電流分散層と前記ベース領域との間に形成され、前記第２ストライプ部を構成する前記複数のラインの間に配置された第１導電型の第２電流分散層（１５）と、を有し、
前記トレンチの長手方向と前記第１ディープ層の前記第１ストライプ部を構成する各ラインの長手方向とは交差しており、
前記第１ストライプ部を構成する各ラインは欠損部（１４ａ）が設けられて分断されることで破線状とされており、前記トレンチゲート構造が前記各ラインに設けられた前記欠損部を通る構造とされている、半導体装置。

【請求項8】

前記各ラインの前記欠損部の寸法が２．６μｍ以下とされ、
前記各ラインの前記欠損部の中央を中心とした円形の直径φを２．６μｍとして、該円形と接するように、もしくは該円形の内側に、前記欠損部を挟んで隣り合う１つおきに配置されたラインが両方とも存在するレイアウトとされている、請求項１、４および７のいずれか１つに記載の半導体装置。

【請求項9】

破線状とされた前記各ラインの分断された各部は短冊状とされており、前記各ラインの隣り合うライン同士で前記欠損部が前記各ラインの長手方向においてずれていて千鳥配置されている、請求項１、４、７および８のいずれか１つに記載の半導体装置。

【請求項10】

破線状とされた前記各ラインの分断された各部は円形状のドットとされ、前記各ラインの隣り合うライン同士で前記欠損部が前記各ラインの長手方向においてずれていて千鳥配置されている、請求項１、４、７および８のいずれか１つに記載の半導体装置。

【請求項11】

破線状とされた前記各ラインの分断された各部は多角形状のドットとされ、前記各ラインの隣り合うライン同士で前記欠損部が前記各ラインの長手方向においてずれていて千鳥配置されている、請求項１、４、７および８のいずれか１つに記載の半導体装置。

【請求項12】

前記第１ディープ層および前記第１電流分散層の下方に配置され、前記トレンチの長手方向と同方向を長手方向として延設された複数のラインが並べられた第３ストライプ部を有し、第２導電型の第３ディープ層（３０）を備えている、請求項１、４、７ないし１１のいずれか１つに記載の半導体装置。

【請求項13】

複数のトレンチゲート構造を有する半導体スイッチング素子が形成され、素子動作させられるアクティブ領域（１ａ）と、該アクティブ領域を囲み素子動作させられない非アクティブ領域（１ｂ）とを有する半導体装置であって、
第１導電型または第２導電型の半導体領域（１１）と、
前記半導体領域の上に形成され、前記半導体領域よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、
前記第１不純物領域の上に形成された第２導電型のベース領域（１８）と、
前記ベース領域の上に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第２不純物領域（１９）と、
一方向を長手方向として前記第２不純物領域の表面から前記ベース領域よりも深くまで形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、前記トレンチ内において、前記ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有する複数の前記トレンチゲート構造と、
前記第２不純物領域に電気的に接続されると共に前記ベース領域に電気的に接続される第１電極（２４）と、
前記半導体領域の裏面側に形成され、前記半導体領域と電気的に接続される第２電極（２６）と、を有する前記半導体スイッチング素子を備え、
さらに、前記第１不純物領域と前記ベース領域との間に形成され、前記第１不純物領域よりも高不純物濃度とされた第１導電型の第１電流分散層（１３）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において一方向を長手方向として延設され、複数のラインが並べられた第１ストライプ部（１４１）と、前記非アクティブ領域に形成され、前記第１ストライプ部の周囲を囲みつつ前記第１ストライプ部を構成する各ラインに繋がる枠状部（１４２）とを有し、第２導電型の第１ディープ層（１４）と、
前記アクティブ領域および前記非アクティブ領域のうちの前記アクティブ領域側において、前記第１ディープ層および前記第１電流分散層と前記ベース領域との間に形成され、前記ベース領域と繋がると共に前記第１ディープ層と繋がり、前記トレンチの長手方向と同方向に延設された複数のラインが並べられた第２ストライプ部（１７１）を有し、第２導電型の第２ディープ層（１７）と、
前記第１電流分散層と前記ベース領域との間に形成され、前記第２ストライプ部を構成する前記複数のラインの間に配置された第１導電型の第２電流分散層（１５）と、
前記第１ディープ層および前記第１電流分散層の下方に配置され、前記トレンチの長手方向と同方向を長手方向として延設された複数のラインが並べられた第３ストライプ部を有し、第２導電型の第３ディープ層（３０）と、を備えている、半導体装置。

【請求項14】

前記第３ストライプ部を構成する各ラインは、前記第２電流分散層と対応する位置に配置されている、請求項１２または１３に記載の半導体装置。

【請求項15】

前記第３ストライプ部を構成する各ラインの形成間隔が前記第２ストライプ部を構成する各ラインの形成間隔よりも狭くされている、請求項１２または１３に記載の半導体装置。

【請求項16】

前記第３ストライプ部を構成する各ラインの間に配置され、前記第１不純物領域よりも高濃度の第２導電型の第３電流分散層（３１）を有している、請求項１２ないし１５のいずれか１つに記載の半導体装置。

【請求項17】

前記第２ストライプ部を構成する各ラインは、前記トレンチの直下に延設されている、請求項１２ないし１６のいずれか１つに記載の半導体装置。

【請求項18】

前記第２ストライプ部を構成する各ラインは、前記トレンチの直下において前記トレンチと接して配置されている、請求項１７に記載の半導体装置。

【請求項19】

前記第２ストライプ部を構成する各ラインは、前記トレンチの直下において前記トレンチから離れて配置されている、請求項１７に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トレンチゲート構造を有する半導体装置に関するものである。

【背景技術】

【0002】

従来、炭化珪素（以下、ＳｉＣという）半導体装置などにおいて、大電流が流せるようにチャネル密度を高くしたトレンチゲート構造が採用されている。トレンチゲート構造のＳｉＣ半導体装置では、トレンチ底部に電界ストレスが加わることでゲート絶縁膜の絶縁破壊が生じる可能性がある。このため、特許文献１に、トレンチ底部に高電界が加わることを抑制してゲート絶縁膜が絶縁破壊されることを抑制したＳｉＣ半導体装置が提案されている。

【0003】

このＳｉＣ半導体装置は、トレンチゲート構造よりも下方に、ｎ型の第１電流分散層とｐ型の第１ディープ層とを交互にストライプ状に並べた構造とされている。第１ディープ層は、トレンチゲート構造の両側に配置された第２ディープ層を介してｐ型のベース領域に連結され、ソース電位に固定される。

【0004】

このような構造とすることで、第１ディープ層によって等電位線がトレンチゲート構造側にせり上がることが抑制され、トレンチゲート構造の底部に高電界が加わることが抑制されるため、ゲート絶縁膜の絶縁破壊を防止することが可能になる。

【先行技術文献】

【特許文献】

【0005】

【文献】特開２０１９－４６９０８号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

トレンチゲート構造が形成されたセル領域のうち、素子動作が行われる領域をアクティブ領域とすると、セル領域のうちの残りの領域は、アクティブ領域を囲むように設けられた素子動作が行われない非アクティブ領域となる。上記した特許文献１の構造において、この非アクティブ領域を広範囲に第１ディープ層とすることで、第１ディープ層による電界緩和効果に基づいて等電位線のせり上がりを抑制する構造とすることについて検討を行った。

【0007】

その結果、第１ディープ層のうちストライプ状に形成されるセル領域内の部分（以下、ストライプ部という）とその周囲を囲む外縁領域に位置する部分（以下、枠状部という）とが繋がる部分において第１ディープ層を形成しない部分が幅広になることが確認された。このような幅広となった第１ディープ層を形成しない部分が存在すると、その部分において電界緩和効果が低下し、等電位線のせり上がりが抑制できなくなるため、ゲート寿命の低下が懸念される。

【0008】

また、枠状部とストライプ部との間、より詳しくは枠状部のうちストライプ部と平行な部分とそれに対向して配置されるストライプ部のうち最も外側のラインとの間隔がストライプ部を構成する各ライン同士の間隔よりも広がることが確認された。この間隔が広くなった枠状部とストライプ部との間においても、電界緩和効果が低下し、等電位線のせり上がりが抑制できなくなるため、ゲート寿命の低下が懸念される。

【0009】

また、第１ディープ層と第２ディープ層をそれぞれストライプ状に形成しつつ、第１ディープ層と第２ディープ層を交差する構造とする場合、第１ディープ層のうちトレンチゲート構造に交差する部分が電流経路の阻害要因となる。このため、オン抵抗を増大させるという課題がある。

【0010】

さらに、ｎ型のドリフト層とｐ型のベース領域を有するＳｉＣ半導体装置において、形成されたＰＮダイオードの通電時に発生する正孔の影響で順方向電圧Ｖｆが変動することが確認されている。

【0011】

なお、ここでは、ＳｉＣを半導体材料として用いたＳｉＣ半導体装置を例に挙げているが、ＳｉＣ以外の半導体材料を用いた半導体装置についても、上記と同様のことが言える。

【0012】

本発明は上記点に鑑み、等電位線のせり上がりによるゲート寿命の低下を抑制できる半導体装置を提供することを第１の目的とする。また、オン抵抗の増大を抑制できる半導体装置を提供することを第２の目的とする。さらに、順方向電圧Ｖｆの変動を抑制することができる半導体装置を提供することを第３の目的とする。

【課題を解決するための手段】

【0013】

本開示の第１の観点においては、複数のトレンチゲート構造を有する半導体スイッチング素子が形成され、素子動作させられるアクティブ領域（１ａ）と、該アクティブ領域を囲み素子動作させられない非アクティブ領域（１ｂ）とを有する半導体装置であって、第１導電型または第２導電型の半導体領域（１１）と、半導体領域の上に形成され、半導体領域よりも低不純物濃度とされた第１導電型の第１不純物領域（１２）と、第１不純物領域の上に形成された第２導電型のベース領域（１８）と、ベース領域の上に形成され、第１不純物領域よりも高不純物濃度とされた第１導電型の第２不純物領域（１９）と、第２不純物領域の表面からベース領域よりも深くまで形成され、一方向を長手方向として形成されたトレンチ（２１）の内壁面に形成されたゲート絶縁膜（２２）と、トレンチ内において、ゲート絶縁膜の上に形成されたゲート電極（２３）と、を有する複数のトレンチゲート構造と、第２不純物領域に電気的に接続されると共にベース領域に電気的に接続される第１電極（２４）と、半導体領域の裏面側に形成され、半導体領域と電気的に接続される第２電極（２６）と、を有する半導体スイッチング素子を備えている。

【0014】

また、第１不純物領域とベース領域との間に形成され、第１不純物領域よりも高不純物濃度とされた第１導電型の第１電流分散層（１３）と、アクティブ領域および非アクティブ領域のうちのアクティブ領域側において一方向を長手方向として延設され、複数のラインが並べられた第１ストライプ部（１４１）と、非アクティブ領域に形成され、第１ストライプ部の周囲を囲みつつ第１ストライプ部を構成する各ラインに繋がる枠状部（１４２）とを有し、第２導電型の第１ディープ層（１４）が備えられている。

【0015】

さらに、アクティブ領域および非アクティブ領域のうちのアクティブ領域側において、第１ディープ層および第１電流分散層とベース領域との間に形成され、ベース領域と繋がると共に第１ディープ層と繋がり、トレンチの長手方向と同方向に延設された複数のラインが並べられた第２ストライプ部（１７１）を有し、第２導電型の第２ディープ層（１７）と、第１電流分散層とベース領域との間に形成され、第２ストライプ部を構成する複数のラインの間に配置された第１導電型の第２電流分散層（１５）と、が備えられている。このような構成において、第１ストライプ部を構成する各ラインは、枠状部に繋がる先端部（１４１ａ）と、該先端部よりも内側に位置する内側部（１４１ｂ）とを含み、先端部の幅が内側部の幅以上とされている。

【0016】

このように、第１ディープ層における第１ストライプ部の各ラインの先端部の幅が内側部の幅以上になるようにしている。つまり、仮に第１ディープ層の形成に用いるマスク（３）のうち第１ディープ層の先端部と対応する部分が狭まったとしても、先端部の幅を内側部の幅以上にできるようにしている。したがって、第１電流分散層の先端部が広くならないようにでき、第１ディープ層による電界緩和効果によってその部分での電界のせり上がりを抑制できるため、ゲート絶縁膜の耐圧低下および寿命低下を抑制することが可能となる。

【0017】

本開示の第２の観点における半導体装置では、第２ストライプ部を構成する各ラインは、先端部（１７１ａ）と、該先端部よりも内側に位置する内側部（１７１ｂ）とを含み、先端部の幅が内側部の幅より広くされている。

【0018】

このように、第２ディープ層の先端部の幅を内側部の幅より広くしている。このため、第１ディープ層の枠状部とストライプ部との間が各ライン同士の間隔よりも拡がることで第１ディープ層による電界緩和効果が低下しても、第２ディープ層の電界緩和効果によって等電位線を押し戻せ、高電界が入り込み難くなるようにできる。これにより、第１ディープ層の枠状部とストライプ部との間が各ライン同士の間隔よりも拡がったとしても、この部分において電界のせり上がりが発生することを抑制できる。よって、ゲート絶縁膜の耐圧低下および寿命低下を抑制することが可能となる。

【0019】

本開示の第３の観点における半導体装置は、トレンチの長手方向と第１ディープ層の第１ストライプ部を構成する各ラインの長手方向とは交差しており、第１ストライプ部を構成する各ラインは欠損部（１４ａ）が設けられて分断されることで破線状とされており、トレンチゲート構造が各ラインに設けられた欠損部を通る構造とされている。

【0020】

このように、第１ストライプ部をトレンチゲート構造に交差させつつも、部分的に各ラインに欠損部を設けて分断し、その欠損部をトレンチゲート構造が通るようにしている。このようにすることで、欠損部を設けていない場合と比較して、第１ディープ層とトレンチゲート構造との交差部分を減らすことができ、オン抵抗の増大を抑制することが可能となる。

【0021】

本開示の第４の観点における半導体装置は、第１ディープ層および第１電流分散層の下方に、トレンチの長手方向と同方向を長手方向として延設された複数のラインが並べられた第３ストライプ部を有する第２導電型の第３ディープ層（３０）を備えている。

【0022】

このように、ディープ層を第１ディープ層、第２ディープ層に加えて第３ディープ層を備えた３層構造としている。このような構造とすることで、キャリアの移動経路が長くなり、より多くのキャリアが再結合して消滅するようにできる。これにより、オン抵抗の増大および順方向電圧Ｖｆの変動を抑制することが可能になる。

【0023】

なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。

【図面の簡単な説明】

【0024】

【図1】第１実施形態にかかるＳｉＣ半導体装置の斜視断面図である。

【図2】図３中のII－II断面に相当するセル領域の外縁部およびセル領域を囲む外周領域の断面図である。

【図3】図２を上方から見たときのレイアウト図である。

【図4】図３中において破線で囲んだ領域IVにおいて、第１ディープ層のストライプ部と枠状部との境界位置を拡大して示した上面レイアウト図である。

【図5A】図１に示すＳｉＣ半導体装置の製造工程を示す断面図である。

【図5B】図５Ａに続くＳｉＣ半導体装置の製造工程を示す断面図である。

【図5C】図５Ｂに続くＳｉＣ半導体装置の製造工程を示す断面図である。

【図5D】図５Ｃに示すＳｉＣ半導体装置の製造工程を示す断面図である。

【図5E】図５Ｄに続くＳｉＣ半導体装置の製造工程を示す断面図である。

【図5F】図５Ｅに続くＳｉＣ半導体装置の製造工程を示す断面図である。

【図5G】図５Ｆに続くＳｉＣ半導体装置の製造工程を示す断面図である。

【図6A】第１ディープ層を形成する際のマスクパターンの設計例を示した図である。

【図6B】図６Ａに示したマスクパターンの設計例に基づいてマスクをパターニングした場合のマスクの設計値を示した図である。

【図6C】図６Ａのマスクパターンの設計例に基づいて実際にマスクをパターニングした場合のマスクの画像を示した図である。

【図7】電界のせり上がりの様子を示した断面図である。

【図8A】第１ディープ層におけるストライプ部の各ラインの間隔と耐圧との関係を示した図である。

【図8B】第１ディープ層におけるストライプ部の各ラインの間隔とゲート電界強度との関係を示した図である。

【図9A】第１実施形態の変形例で説明する第１ディープ層のストライプ部の上面レイアウトを示した図である。

【図9B】第１実施形態の変形例で説明する第１ディープ層のストライプ部の上面レイアウトを示した図である。

【図10】第２実施形態にかかるＳｉＣ半導体装置の第２ディープ層の上面レイアウトを示した図であって、図３中において破線で示した領域Xに相当する図である。

【図11A】第２実施形態の変形例で説明する第２ディープ層のストライプ部の上面レイアウトを示した図である。

【図11B】第２実施形態の変形例で説明する第２ディープ層のストライプ部の上面レイアウトを示した図である。

【図12】第３実施形態にかかるＳｉＣ半導体装置の第１ディープ層、第２ディープ層およびトレンチゲート構造の上面レイアウトを示した図である。

【図13】ゲート電流Ｉｇとゲート破壊が生じたときのドレイン電圧Ｖｄとの関係を示した図である。

【図14A】第３実施形態の変形例で説明する第１ディープ層の各ラインの分断箇所での先端形状を示した上面レイアウト図である。

【図14B】第３実施形態の変形例で説明する第１ディープ層の各ラインの分断箇所での先端形状を示した上面レイアウト図である。

【図15A】第３実施形態の変形例で説明する第１ディープ層のストライプ部の各ドットを円形状とする場合の上面レイアウト図である。

【図15B】第３実施形態の変形例で説明する第１ディープ層のストライプ部の各ドットを六角形状とする場合の上面レイアウト図である

【図16】第４実施形態にかかるＳｉＣ半導体装置の斜視断面図である。

【図17】図１６のXVII-XVII断面での正孔の移動経路を示した図である。

【図18】第４実施形態の変形例で説明するＳｉＣ半導体装置の斜視断面図である。

【図19】図１８のXIX-XIX断面での正孔の移動経路を示した図である。

【図20】第４実施形態の変形例で説明するＳｉＣ半導体装置の斜視断面図である。

【図21】図２０のXXI-XXI断面での正孔の移動経路を示した図である。

【図22】第４実施形態の変形例で説明するＳｉＣ半導体装置の斜視断面図である。

【図23】図２２のXXIII-XXIII断面での正孔の移動経路を示した図である。

【発明を実施するための形態】

【0025】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

【0026】

（第１実施形態）
第１実施形態について図１～図４を参照しつつ説明する。本実施形態のＳｉＣ半導体装置は、図１～図４に示されるように、半導体スイッチング素子として反転型のトレンチゲート構造のＭＯＳＦＥＴが形成されたセル領域１と、セル領域１を囲むように外周耐圧構造が形成された外周領域２とを有する構成とされている。なお、図１は、ＭＯＳＦＥＴのセル領域１における１セル分の斜視断面図である。

【0027】

図１、図２に示されるように、ＳｉＣ半導体装置は、ＳｉＣからなるｎ^＋型の基板１１を用いて形成されている。基板１１には、例えば、（０００１）Ｓｉ面に対して０～８°のオフ角を有し、窒素やリン等のｎ型不純物濃度が例えば１．０×１０^１９／ｃｍ^３とされ、厚さが３００μｍ程度とされたものが用いられる。

【0028】

なお、図１～図３では、基板１１の面方向をｘｙ平面とし、ｘｙ平面における＜１１－２０＞方向をｙ軸方向、ｙ軸方向と直交する方向をｘ軸方向としている。また、基板１１の面方向に対する法線方向をｚ軸方向としている。

【0029】

基板１１の表面上には、窒素やリン等のｎ型不純物濃度が例えば５．０～１０．０×１０^１５／ｃｍ^３とされ、厚さが１０～１５μｍ程度とされたＳｉＣからなるｎ^－型層１２が形成されている。このｎ^－型層１２は、不純物濃度が深さ方向において一定であってもよいが、濃度分布に傾斜を付け、ｎ^－型層１２のうちの基板１１側の方が基板１１から離れる側よりも高濃度となるようにすると好ましい。例えば、ｎ^－型層１２は、基板１１の表面から３～５μｍ程度の部分の不純物濃度が２．０×１０^１５／ｃｍ^３程度他の部分よりも高くなるようにするのがよい。このような構成にすると、ｎ^－型層１２の内部抵抗を低減でき、オン抵抗を低減することができる。なお、本実施形態では、ｎ^－型層１２が第１不純物領域に相当している。

【0030】

セル領域１では、ｎ^－型層１２の表層部に、ｎ^－型層１２よりも高不純物濃度とされ、窒素やリン等のｎ型不純物が導入されたｎ型の第１電流分散層１３と、Ａｌ等のｐ型不純物が導入されたｐ型の第１ディープ層１４が形成されている。

【0031】

第１電流分散層１３は、窒素やリン等のｎ型不純物が含まれたｎ型層によって構成され、深さが０．３～１．５μｍとされている。第１電流分散層１３は、本実施形態では、セル領域１のみに形成されている。つまり、本実施形態では、ｎ^－型層１２の表層部に第１電流分散層１３が形成されている領域がセル領域１とされ、ｎ^－型層１２の表層部に第１電流分散層１３が形成されていない領域が外周領域２とされている。また、第１ディープ層１４は、第１電流分散層１３より浅くされているがほぼ同じ０．３～１．４μｍの深さとされている。つまり、第１ディープ層１４は、底部が第１電流分散層１３内に位置するように形成されており、ｎ^－型層１２との間に第１電流分散層１３が位置する深さで形成されている。

【0032】

第１電流分散層１３および第１ディープ層１４は、ＭＯＳＦＥＴが素子動作させられるアクティブ領域１ａでは複数本のラインが交互に並べられたストライプ状となるように、それぞれｘ軸方向に沿って延設され、ｙ軸方向に沿って等間隔に配列されている。第１ディープ層１４のうちストライプ状とされた部分は第１ストライプ部に相当する部分であり、以下、この部分をストライプ部１４１という。

【0033】

第１電流分散層１３のうちストライプ状とされた部分の各ラインの幅は、例えば０．２５μｍとされ、ｎ型不純物濃度は、例えば５．０×１０^１６～２．０×１０^１８／ｃｍ^３とされている。ストライプ部１４１を構成する各ラインの幅は、例えば０．９μｍとされ、ｐ型不純物濃度は、例えば３．０×１０^１７～１．０×１０^１８／ｃｍ^３とされている。本実施形態の場合、第１ディープ層１４は、深さ方向においてｐ型不純物濃度が一定とされている。また、第１ディープ層１４は、ｎ^－型層１２と反対側の表面が第１電流分散層１３の表面と同一平面とされている。

【0034】

また、図３に示すように、第１ディープ層１４は、アクティブ領域１ａと外周領域２との間に位置し、アクティブ領域１ａを囲むように配置されたＭＯＳＦＥＴの素子動作が行われない非アクティブ領域１ｂにも形成されている。非アクティブ領域１ｂのうちのアクティブ領域１ａの近傍では、第１ディープ層１４は、アクティブ領域１ａと同様のストライプ部１４１が形成された構造とされ、それより外側では外周領域２との境界位置まで全面形成されることで、枠状部１４２が構成されている。枠状部１４２は、ストライプ部１４１を囲みつつストライプ部１４１を構成する各ラインと接続されている。

【0035】

本実施形態では、第１ディープ層１４は、後述するようにイオン注入によって形成される。そして、イオン注入時におけるフォトリソグラフィーの加工限界を考慮して、ストライプ部１４１を構成する各ラインの幅、つまりｙ軸方向の長さが０．３μｍ以上、例えば上記した０．９μｍとされている。このストライプ部１４１を構成する各ラインの幅（以下、単に第１ディープ層１４の幅という）は、詳細については後述するが、図４に示すように、両先端部１４１ａの幅がその内側にある内側部１４１ｂの幅以上になっている。そして、内側部１４１ｂの幅が例えば０．９μｍとされており、先端部１４１ａはそれ以上の幅とされている。このため、ストライプ部１４１を構成する各ラインの間隔、つまり第１電流分散層１３のｙ軸方向に沿った幅（以下では、単に第１電流分散層１３の幅という）は、第１電流分散層１３の両端部においてその内側の部分の幅以下になっている。なお、図４では、後述するトレンチゲート構造を破線で示してある。ここでは、先端部１４１ａとトレンチゲート構造とが重なるレイアウトとしているが、必ずしも重なっていなくても良い。

【0036】

第１電流分散層１３および第１ディープ層１４上には、第２電流分散層１５が形成されている。第２電流分散層１５は、窒素やリン等のｎ型不純物濃度が例えば１．０×１０^１６～５．０×１０^１７とされ、厚さが０．５～２μｍとされている。本実施形態では、この第２電流分散層１５に加えてｎ^－型層１２および第１電流分散層１３がドリフト層１６を構成する部分となっている。

【0037】

また、第２電流分散層１５には、当該第２電流分散層１５を貫通するように、複数の第２ディープ層１７が形成されている。第２ディープ層１７は、Ａｌ等のｐ型不純物濃度が例えば２．０×１０^１７～２．０×１０^１８とされ、厚さが第２電流分散層１５と等しくされている。本実施形態では、第２ディープ層１７は、ＭＯＳＦＥＴが素子動作させられるアクティブ領域１ａでは複数本のラインが並べられたストライプ状となるように、それぞれｙ軸方向に沿って延設され、ｘ軸方向に沿って等間隔に配列されている。第２ディープ層１７のうちストライプ状とされた部分は第２ストライプ部に相当する部分であり、以下、この部分をストライプ部１７１という。第２ディープ層１７のストライプ部１７１の各ラインは、第１ディープ層１４のストライプ部１４１と交差する方向に延設されており、ストライプ部１７１の各ラインは、例えば０．７～１．６μｍの幅で構成されている。

【0038】

また、図３に示すように、第２ディープ層１７は、アクティブ領域１ａと外周領域２との間に位置する非アクティブ領域１ｂにも形成されている。非アクティブ領域１ｂのうちのアクティブ領域１ａの近傍では、第２ディープ層１７は、アクティブ領域１ａと同様のストライプ部１７１が形成された構造とされ、それより外側では外周領域２との境界位置まで全面形成されることで枠状部１７２が構成されている。枠状部１７２は、ストライプ部１７１を囲みつつストライプ部１７１を構成する各ラインと接続されている。

【0039】

そして、各第２ディープ層１７は、ストライプ部１７１ではストライプ部１４１と交差する部分が、また、枠状部１７２では枠状部１４２と重ねて形成された部分が、それぞれ第１ディープ層１４と繋がっている。なお、ストライプ部１７１は、後述するトレンチ２１を挟むように形成されている。つまり、ストライプ部１７１は、トレンチ２１から離れて形成されている。また、第２電流分散層１５は、第２ディープ層１７のストライプ部１７１の各ラインの間に配置された状態になるため、第２電流分散層１５についてもストライプ状となる。

【0040】

第２電流分散層１５および第２ディープ層１７上には、ｐ型のベース領域１８が形成されている。ベース領域１８の上には、ｎ^＋型のソース領域１９およびｐ^＋型のコンタクト層２０が形成されている。ソース領域１９は、後述するトレンチゲート構造の両側に配置されており、コンタクト層２０は、ソース領域１９を挟んでトレンチゲート構造と反対側に備えられている。また、本実施形態では、ソース領域１９が第２不純物領域に相当している。

【0041】

ベース領域１８は、Ａｌ等のｐ型不純物濃度が例えば５．０×１０^１６～２．０×１０^１９／ｃｍ^３、厚さが０．５μｍ程度で構成されている。ソース領域１９は、表層部における窒素やリン等のｎ型不純物濃度、すなわち表面濃度が例えば１．０×１０^２０／ｃｍ^３、厚さが０．３μｍ程度で構成されている。コンタクト層２０は、例えば表層部におけるＡｌ等のｐ型不純物濃度、すなわち表面濃度が例えば１．０×１０^２１／ｃｍ^３、厚さが０．３μｍ程度で構成されている。

【0042】

また、ベース領域１８およびソース領域１９を貫通して第２電流分散層１５に達すると共に、底面が第２電流分散層１５内に位置するように、例えば幅が０．５～１．０μｍとされたトレンチ２１が形成されている。トレンチ２１は、第１電流分散層１３および第１ディープ層１４に達しないように、つまり当該トレンチ２１の底面よりも下方に第１電流分散層１３および第１ディープ層１４が位置するように形成されている。なお、トレンチ２１がベース領域１８およびソース領域１９を貫通するように形成されているため、ベース領域１８およびソース領域１９は、トレンチ２１の側面と接した状態となる。

【0043】

トレンチ２１は、内壁面に形成されたゲート絶縁膜２２と、ゲート絶縁膜２２の表面に形成されたドープトＰｏｌｙ－Ｓｉによって構成されるゲート電極２３によって埋め込まれている。これにより、トレンチゲート構造が構成されている。特に限定されるものではないが、ゲート絶縁膜２２は、トレンチ２１の内壁面を熱酸化することで形成され、厚さがトレンチ２１の側面側および底部側で共に１００ｎｍ程度とされている。

【0044】

また、トレンチ２１は、図１中のｙ軸方向、すなわち＜－１１２０＞方向を長手方向として延設されている。このようにトレンチ２１が＜１１－２０＞方向に延設されることにより、トレンチ２１の側壁面である（１－１００）面をチャネルとして用いることができるため、チャネル移動度依存性の影響を低減できる。さらに、トレンチ２１は、図３に示すように、ｘ軸方向に沿って複数並べて形成されることでストライプ状とされる。また、トレンチ２１は先端部において半円状になっており、隣り合う２つのトレンチ２１を１組として、各組のトレンチ２１同士が先端で連結されている。上記のソース領域１９およびコンタクト層２０は、トレンチ２１の延設方向に沿って延設されている。

【0045】

ソース領域１９およびコンタクト層２０の表面やゲート電極２３の表面には、ソース電極２４や図示しないゲート配線が形成されている。なお、本実施形態では、ソース電極２４が第１電極に相当している。

【0046】

ソース電極２４およびゲート配線は、複数の金属、例えばＮｉ／Ａｌ等で構成されており、少なくともｎ型ＳｉＣ、すなわちソース領域１９やｎドープの場合のゲート電極２３と接触する部分はｎ型ＳｉＣとオーミック接触可能な金属で構成されている。また、ソース電極２４およびゲート配線は、少なくともｐ型ＳｉＣ、すなわちコンタクト層２０やｐドープの場合のゲート電極２３と接触する部分はｐ型ＳｉＣとオーミック接触可能な金属で構成されている。

【0047】

なお、これらソース電極２４およびゲート配線は、層間絶縁膜２５上に形成されることで電気的に絶縁されている。そして、ソース電極２４は、層間絶縁膜２５に形成されたコンタクトホール２５ａを通じてソース領域１９およびコンタクト層２０と電気的に接続されている。これにより、第１ディープ層１４は、コンタクト層２０、ベース領域１８、第２ディープ層１７を介してソース電極２４と同電位に維持される。また、ゲート配線は、図１、図２とは別断面において、層間絶縁膜２５に形成されたコンタクトホール２５ａを通じてゲート電極２３と電気的に接続されている。

【0048】

基板１１の裏面側には、基板１１と電気的に接続されるドレイン電極２６が形成されている。なお、本実施形態では、基板１１がドレイン層として機能する。また、本実施形態では、ドレイン電極２６が第２電極に相当している。

【0049】

以上説明したように、セル領域１には、ｎチャネルタイプの反転型のトレンチゲート構造のＭＯＳＦＥＴが構成されている。そして、図３に示すように、セル領域１のうち、トレンチゲート構造、ソース領域１９およびコンタクト層２０が形成された部分がアクティブ領域１ａ、アクティブ領域１ａと外周領域２との間を非アクティブ領域１ｂとして、アクティブ領域１ａで素子動作する。

【0050】

外周領域２は、セル領域１におけるアクティブ領域１ａおよび非アクティブ領域１ｂを囲むように設けられる。外周領域２では、図２および図３に示されるように、ｎ^－型層１２上に、セル領域１に形成された第２ディープ層１７が延設されている。そして、ｎ^－型層１２の表層部には、第２ディープ層１７と繋がると共に、セル領域１を囲む複数のｐ型のガードリング２７が構成されている。本実施形態では、ガードリング２７は、第１ディープ層１４と同じ不純物濃度とされていると共に、同じ深さとされている。

【0051】

以上のようにして、本実施形態のＳｉＣ半導体装置が構成されている。続いて、第１ディープ層１４の幅や第１電流分散層１３の幅の詳細について説明する。

【0052】

上記したように、第１ディープ層１４は、アクティブ領域１ａでは、複数本のラインが並べられたストライプ部１４１となっている。また、第１ディープ層１４は、非アクティブ領域１ｂでは、アクティブ領域１ａ近傍を除いて、外周領域２との境界位置まで全面形成された枠状部１４２となっている。そして、第１ディープ層１４におけるストライプ部１４１の各ラインは、両先端部１４１ａの幅が内側部１４１ｂの幅以上とされている。つまり、第１電流分散層１３は、両端部の幅がそれより内側の部分の幅以下になっている。

【0053】

本実施形態では、内側部１４１ｂの幅については一定寸法、例えば０．９μｍとし、先端部１４１ａの幅が先端に向かうほど徐々に大きくなるようにしている。具体的には、先端部１４１ａは、幅方向の両側において均等な増加割合で先端に向かうほど徐々に幅広とされ、最も先端位置において、先端部１４１ａの幅が内側部１４１ｂよりも片側０．１～０．２μｍ程度広くされている。このため、先端部１４１ａの幅方向両側は直線状になっている。そして、先端部１４１ａの幅が先端に向かうほど徐々に大きくされていることから、逆に、第１電流分散層１３は、先端部の幅が先端に向かうほど徐々に小さくなり、先端形状が台形状となっている。

【0054】

次に、上記のように構成されたＳｉＣ半導体装置の作動について説明する。
まず、上記ＳｉＣ半導体装置は、ゲート電極２３にゲート電圧が印加される前のオフ状態では、ベース領域１８に反転層が形成されない。このため、ドレイン電極２６に正の電圧、例えば１６００Ｖが印加されたとしても、ソース領域１９からベース領域１８内に電子が流れず、ソース電極２４とドレイン電極２６との間には電流が流れない。

【0055】

また、ゲート電極２３にゲート電圧が印加される前の状態では、ドレイン－ゲート間に電界がかかり、ゲート絶縁膜２２の底部に電界集中が発生し得る。しかしながら、上記ＳｉＣ半導体装置では、トレンチ２１よりも深い位置に、第１ディープ層１４および第１電流分散層１３が備えられている。このため、第１ディープ層１４および第１電流分散層１３との間に構成される空乏層により、ドレイン電圧の影響による高電界がゲート絶縁膜２２に入り込み難くなる。特に、第１ディープ層１４の先端部１４１ａの幅が内側部１４１ｂの幅以上とされることで、第１電流分散層１３の先端部の幅がそれより内側の部分の幅以下となるようにしてある。このため、第１電流分散層１３の先端部が幅広となることによる等電位線のせり上がりを抑制でき、より高電界がゲート絶縁膜２２に入り込み難くなる。したがって、本実施形態では、ゲート絶縁膜２２が破壊されることを抑制できる。

【0056】

そして、ゲート電極２３に所定のゲート電圧、例えば２０Ｖが印加されると、ベース領域１８のうちのトレンチ２１に接している表面にチャネルが形成される。このため、ソース電極２４から注入された電子は、ソース領域１９からベース領域１８に形成されたチャネルを通った後、第２電流分散層１５に流れる。そして、第２電流分散層１５に流れた電子は、第１電流分散層１３を通過してｎ^－型層１２に流れ、その後にドレイン層としての基板１１を通過してドレイン電極２６へ流れる。これにより、ソース電極２４とドレイン電極２６との間に電流が流れ、ＳｉＣ半導体装置がオン状態となる。なお、本実施形態では、チャネルを通過した電子が第２電流分散層１５、第１電流分散層１３、およびｎ^－型層１２を通過して基板１１へと流れるため、第２電流分散層１５、第１電流分散層１３、およびｎ^－型層１２にてドリフト層１６が構成される。

【0057】

次に、本実施形態のＳｉＣ半導体装置の製造方法について図５Ａ～図５Ｇを参照しつつ説明する。なお、図５Ａ～図５Ｇは、図１に相当する部分の製造工程途中を示した断面斜視図である。

【0058】

まず、図５Ａに示すように、ｎ^＋型の基板１１を用意する。そして、この基板１１の表面に、ＳｉＣからなるｎ^－型層１２をエピタキシャル成長させる。次に、ｎ^－型層１２の表面に図示しないマスクを形成し、第１電流分散層１３の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。具体的には、セル領域１のみが開口するように、マスクをパターニングする。そして、マスク上から窒素またはリン等のｎ型不純物をイオン注入すると共に熱処理することにより、セル領域１のみに第１電流分散層１３を形成する。その後、マスクを除去する。なお、マスクとしては、例えば、ＬＴＯ（Low Temperature oxide）膜等が用いられる。また、本実施形態では、後述の工程でもマスクが用いられるが、各マスクには、例えば、ＬＴＯ膜等が用いられる。

【0059】

本実施形態では、このように第１電流分散層１３をイオン注入によって形成している。このため、第１電流分散層１３をエピタキシャル膜で形成する場合と比較して、第１電流分散層１３の不純物濃度の制御が容易になり、特性がばらつくことを抑制できる。

【0060】

次に、図５Ｂに示すように、マスク３を形成し、第１ディープ層１４の形成予定領域が開口するようにマスク３をフォトリソグラフィー等でパターニングする。このとき、外周領域２については図示していないが、ガードリング２７の形成予定領域についてもマスク３が開口するようにしている。そして、マスク３上からＡｌ等のｐ型不純物をイオン注入すると共に熱処理することにより、第１ディープ層１４およびガードリング２７を形成する。なお、ここでは第１ディープ層１４およびガードリング２７を同じ工程で形成しているが、別々の工程で形成しても良い。

【0061】

ここで、本実施形態では、第１ディープ層１４におけるストライプ部１４１の各ラインを先端部１４１ａの幅が内側部１４１ｂの幅以上となるようにしている。すなわち、図４に示したレイアウトでマスク３を設計し、マスク３の開口部のうち先端部１４１ａと対応する部分の幅を内側部１４１ｂと対応する部分の幅より広くして、先端部１４１ａの幅が設計値よりも狭くなっても、内側部１４１ｂの幅以上となるようにする。

【0062】

仮に、図６Ａに示すように、ストライプ部１４１の各ラインの幅を先端部１４１ａも内側部１４１ｂと同じ幅となるようにマスク３を設計した場合、パターニング後のマスク３の設計値は図６Ｂに示すような形状になる。すなわち、図６Ｂに示すように、マスク３の開口部３ａのうち先端部１４１ａと対応する部分が狭くなり、第１電流分散層１３の先端部に対応する位置においてマスク３が半円状に残ってしまう。図６Ｃは、実際のマスク３の出来映えを示したものであり、マスク３の開口部３ａのうち先端部１４１ａと対応する部分が狭くなっているのが分かる。なお、開口部３ａの周囲を囲む白色部分は、マスク３がテーパ状に残っている部分を示している。また、図６Ａ、図６Ｂは断面図ではないが、理解を容易にするために、マスク３となる部分にハッチングを示してある。

【0063】

このように、マスク３の開口部３ａのうち先端部１４１ａと対応する部分が狭く残った状態になるため、マスク３を用いてｐ型不純物をイオン注入すると、先端部１４１ａが内側部１４１ｂよりも幅が狭く形成される。したがって、第１電流分散層１３の先端部が広くなった状態になり、図７に示すように、この部分において電界のせり上がりが抑制できなくなるため、ドレイン－ソース間リークが発生し、耐圧低下が生じると共にトレンチゲート構造の底部での電圧上昇が生じる。そして、部分的な耐圧低下領域が発生し、アバランシェ耐量やスイッチング耐量が得られず、ゲート絶縁膜２２の寿命の低下を招くことになる。

【0064】

このような現象が発生するのは、先端部１４１ａ近傍においてマスク３をパターニングする際のレジストエッチング時の反応液密度が他の部分より薄くなり、レジストが残ってしまって先端部１４１ａの形状に沿った開口ができなくなるためである。第１電流分散層１３の先端部に対応する位置においてマスク３が半円状に残ってしまうことから、ストライプ部１４１の各ラインの先端部１４１ａの幅が狭くなってしまう。実際に、先端部１４１ａにおいて、ストライプ部１４１の各ラインの間隔がどの程度拡大していたかを確認したところ、設計値に対して４０～５０％拡がっていた。

【0065】

シミュレーションにより、ストライプ部１４１の各ラインの間隔と耐圧との関係およびゲート絶縁膜２２に加わる電界強度について調べた。具体的には、各ラインの間隔が設計値通りである場合を１００％として、各ラインの間隔が大きくなったときの耐圧やゲート絶縁膜２２に加わる電界強度を算出した。図８Ａおよび図８Ｂは、その結果を示している。これらの図に示されるように、各ラインの間隔が設計値に対して４０％拡がっていた場合、つまり１４０％となった場合、耐圧は設計値の１２００Ｖに対して４００Ｖ程度低下し、ゲート絶縁膜２２に加わる電界強度は３３０％程度増加することが分かった。このシミュレーション結果からも、ゲート絶縁膜２２の寿命の低下が懸念される。

【0066】

これに対して、本実施形態では、マスク３の開口部のうち先端部１４１ａと対応する部分の幅を内側部１４１ｂと対応する部分の幅より広くして、先端部１４１ａの幅が設計値よりも狭くなっても、内側部１４１ｂの幅以上となるようにしている。したがって、第１電流分散層１３の先端部が広くならないようにでき、その部分での電界のせり上がりを抑制できるため、ゲート絶縁膜２２の耐圧低下および寿命低下を抑制することが可能となる。

【0067】

続いて、図５Ｃに示すように、ｎ^－型層１２や第１電流分散層１３および第１ディープ層１４上に、ＳｉＣからなる第２電流分散層１５をエピタキシャル成長させる。これにより、ｎ^－型層１２、第１電流分散層１３、第２電流分散層１５を有するドリフト層１６が構成される。

【0068】

次に、図示しないマスクを形成し、第２ディープ層１７の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。そして、マスク上からＡｌ等のｐ型不純物をイオン注入すると共に熱処理することにより、第２ディープ層１７を形成する。この際、第２ディープ層１７を第１ディープ層１４の延設方向と交差する方向に延設する。このため、第２ディープ層１７を形成する際に多少の位置ずれがあったとしても、第１ディープ層１４と第２ディープ層１７とが繋がらないという不具合が発生することを抑制できる。

【0069】

次に、図５Ｄに示すように、第２電流分散層１５および第２ディープ層１７上に、ｐ型不純物層をエピタキシャル成長させることによってベース領域１８を形成する。続いて、ベース領域１８上に、ｎ型不純物層をエピタキシャル成長させることによってソース領域１９を形成する。

【0070】

そして、図５Ｅに示すように、図示しないマスクを形成し、コンタクト層２０の形成予定領域が開口するようにマスクをフォトリソグラフィー等でパターニングする。さらに、マスク上からＡｌ等のｐ型不純物をイオン注入すると共に熱処理することにより、コンタクト層２０を形成する。

【0071】

次に、図５Ｆに示すように、図示しないマスクを形成した後、トレンチ２１の形成予定領域が開口するようにマスクをパターニングする。そして、異方性エッチングを行ってトレンチ２１を形成する。具体的には、ソース領域１９およびベース領域１８を貫通し、第２電流分散層１５内に底部が位置するように、トレンチ２１を形成する。つまり、トレンチ２１の底面より下方に、第１電流分散層１３および第１ディープ層１４が位置するように、トレンチ２１を形成する。なお、異方性エッチングを行った後、必要に応じて等方性エッチングや犠牲層酸化を行うようにしてもよい。

【0072】

次に、図５Ｇに示すように、トレンチ２１内を含む場所にゲート絶縁膜２２を形成する。例えば、熱酸化、具体的には、ウェット雰囲気を用いたパイロジェニック法によるゲート酸化によりゲート絶縁膜２２を形成する。続いて、ゲート絶縁膜２２の表面にｎ型不純物をドーピングしたポリシリコン層を例えば６００℃の温度下で４４０ｎｍ程度成膜したのち、トレンチ２１内にゲート絶縁膜２２およびゲート電極２３が残るようにエッチバック工程等を行う。これにより、トレンチゲート構造が構成される。

【0073】

その後の工程に関しては、従来と同様であるため図示しないが、層間絶縁膜２５の成膜、コンタクトホール２５ａの形成、ソース電極２４やゲート配線の形成、基板１１の裏面側へのドレイン電極２６の形成工程を行う。これにより、本実施形態のＳｉＣ半導体装置が製造される。

【0074】

以上説明したように、本実施形態では、第１ディープ層１４におけるストライプ部１４１の各ラインについて、先端部１４１ａの幅が内側部１４１ｂの幅以上となるようにしている。つまり、仮にマスク３のうち先端部１４１ａと対応する部分が狭まったとしても、先端部１４１ａの幅を内側部１４１ｂの幅以上にできるようにしている。したがって、第１電流分散層１３の先端部が広くならないようにでき、その部分での電界のせり上がりを抑制できるため、ゲート絶縁膜２２の耐圧低下および寿命低下を抑制することが可能となる。

【0075】

（第１実施形態の変形例）
上記第１実施形態では、先端部１４１ａの幅が先端に向かうほど徐々に大きくなるようにしつつ、先端部１４１ａの幅方向両側が直線状となるようにする場合を示した。換言すれば、第１電流分散層１３の先端が台形状となるようにした。これに対して、図９Ａに示すように、先端部１４１ａの幅が先端に向かうほど徐々に大きくなるようにしつつ、先端部１４１ａの幅方向両側が楕円弧状などの曲線となるように、例えば第１電流分散層１３の先端が円形状を含む楕円形状となるようにしても良い。また、図９Ｂに示すように、先端部１４１ａの幅方向両側が直線状となるようにし、第１電流分散層１３の先端が三角形状となるようにしても良い。さらに、先端部１４１ａの幅方向両側が同じ形状でなくても良いし、広がり方が異なっていても良い。

【0076】

また、本実施形態では、ストライプ部１４１における各ラインの長手方向をトレンチゲート構造の長手方向に対して直交する方向としているが、直交以外の交差する方向であっても良いし、平行な方向であっても良い。なお、ストライプ部１４１における各ラインの長手方向をトレンチゲート構造の長手方向に対して平行にする場合、各ラインと第２ディープ層１７の形成間隔となるピッチを等しくすれば良い。

【0077】

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して第２ディープ層１７のうちのストライプ部１７１のレイアウトについて規定したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0078】

第１実施形態では、ストライプ部１４１の各ラインの先端部において幅が狭くなることで第１電流分散層１３の先端部の幅が広くなることによるゲート寿命の低下について対策した。一方、上記したように、枠状部１４２とストライプ部１４１との間の間隔がストライプ部１４１を構成する各ライン同士の間隔よりも広がることが確認された。この間隔が広くなった枠状部１４２とストライプ部１４１との間においても等電位線のせり上がりが抑制できなくなるため、ゲート寿命の低下が懸念される。本実施形態では、このゲート寿命の低下について対策する。

【0079】

図１０に示すように、本実施形態では、第２ディープ層１７におけるストライプ部１７１の各ラインの先端部１７１ａをそれより内側に位置する内側部１７１ｂよりも広くしている。つまり、第２電流分散層１５の幅は、両端部においてそれより内側の部分より狭くされている。例えば、内側部１７１ｂは０．７～１．６μｍ程度とされ、先端部１７１ａは内側部１７１ｂに対して幅方向両側それぞれ先端に向かうほど徐々に大きくなったのち一定幅となるようにしている。このため、第２電流分散層１５は、先端部が一定幅となって、先端部の角部が９０°となった長方形状となる。先端部１７１ａの内側部１７１ｂに対する幅の増加割合については任意であるが１０～３０％程度、例えば幅方向両側それぞれで０．１μｍ程度大きくされるようにすると好ましい。なお、第２ディープ層１７のうちの先端部１７１ａとは、非アクティブ領域１ｂ内に位置する部分であり、非アクティブ領域１ｂ内において先端部１７１ａの幅が内側部１７１ｂの幅より広くなっている。

【0080】

先端部１７１ａを広くするときの開始点については任意であるが、第１ディープ層１４における第１ストライプ部１４１のうち最も枠状部１４２側に位置するラインから開始すると好ましい。

【0081】

上記したように、枠状部１４２とストライプ部１４１との間隔がストライプ部１４１を構成する各ライン同士の間隔よりも広がり得る。この間隔が広くなった枠状部１４２とストライプ部１４１との間においても等電位線のせり上がりが抑制できなくなり、ゲート寿命が低下する可能性がある。

【0082】

これに対して、本実施形態では、第２ディープ層１７についても先端部１７１ａを内側部１７１ｂの幅以上としている。このため、枠状部１４２とストライプ部１４１との間において第２ディープ層１７の間隔を狭くできる。したがって、枠状部１４２とストライプ部１４１との間が拡がることで第１ディープ層１４による電界緩和効果が低下しても、第２ディープ層１７の電界緩和効果によって等電位線を押し戻せ、高電界が入り込み難くなるようにできる。よって、ゲート絶縁膜２２の耐圧低下および寿命低下を抑制することが可能となる。

【0083】

（第２実施形態の変形例）
上記第２実施形態では、先端部１７１ａの幅を先端に向かうほど徐々に大きくなったのち一定幅となるようにした。換言すれば、第２電流分散層１５の先端が長方形状、つまり先端の角部が９０度となるようにした。これに対して、図１１Ａに示すように、先端部１７１ａの幅方向両側が直線状となるようにし、第２電流分散層１５の先端が三角形状となるようにしても良い。また、図１１Ｂに示すように、先端部１７１ａの幅が先端に向かうほど徐々に大きくなるようにしつつ、先端部１７１ａの幅方向両側が円弧状などの曲線となるように、例えば第２電流分散層１５の先端が円形状を含む楕円形状となるようにしても良い。さらに、先端部１７１ａの幅方向両側が同じ形状でなくても良いし、広がり方が異なっていても良い。

【0084】

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して第１ディープ層１４のうちのストライプ部１４１のレイアウトを変更したものであり、その他については第１、第２実施形態と同様であるため、第１、第２実施形態と異なる部分についてのみ説明する。

【0085】

第１ディープ層１４のストライプ部１４１と第２ディープ層１７のストライプ部１７１を交差する構造とする場合、第１ストライプ部１４１のうちトレンチゲート構造に交差する部分が電流経路の阻害要因となる。このため、オン抵抗を増大させることになる。本実施形態では、このオン抵抗の増大について対策する。

【0086】

図１２に示すように、本実施形態では、ストライプ部１４１をトレンチゲート構造に交差させつつも、部分的に長方形の短冊状とした各ラインに欠損部１４ａを設けて分断し、各ラインを破線状としている。そして、欠損部１４ａをトレンチゲート構造が通るようにすることで、その部分に電流が流れる通路を確保する。

【0087】

ストライプ部１４１における各ラインに設ける欠損部１４ａの場所については任意であるが、図１２に示すように、千鳥状の配置となるようにすると好ましい。つまり、隣り合うラインでは、欠損部１４ａがラインの長手方向においてトレンチゲート構造の間隔分ずらして形成されるようにし、各ラインの１つおきに、欠損部１４ａが同じトレンチゲート構造と対応する部分に形成されるようにする。このようにすれば、各トレンチゲート構造の下方位置にストライプ部１４１のラインを１つおきに配置しつつ、欠損部１４ａの配置の面内分布を均一にすることができる。

【0088】

以上説明したように、本実施形態では、ストライプ部１４１をトレンチゲート構造に交差させつつも、部分的に各ラインに欠損部１４ａを設けて分断し、その欠損部１４ａをトレンチゲート構造が通るようにしている。このようにすることで、第１ディープ層１４とトレンチゲート構造との交差部分を第１、第２実施形態に対して減らすことができ、オン抵抗の増大を抑制することが可能となる。

【0089】

ここで、ストライプ部１４１におけるラインの欠損部１４ａのサイズ、つまり長手方向において分断されたライン間の間隔については、２．６μｍ以下となるようにすると好ましい。この欠損部１４ａのサイズを変化させて破壊電圧について調べた。具体的には、ゲート電流Ｉｇの変化に基づいてゲート破壊が生じたときのドレイン電圧Ｖｄを確認した。図１３は、その結果を示した図であり、ライン間の間隔を２．６μｍ、４．８μｍ、９．６μｍとした場合の結果を抽出して示してある。

【0090】

図１３に示されるように、ライン間の間隔が大きくなるほど破壊耐圧が小さくなる。そして、ＳｉＣ半導体装置として好ましい破壊耐圧が９５０Ｖであるとすると、少なくともライン間の間隔が２．６μｍ以下であれば、それを満たすことができる。勿論、ライン間の間隔については、要求される破壊耐圧に応じてライン間の間隔の下限値を設定すれば良く、要求される破壊耐圧が９５０Ｖ以下であればライン間の間隔が４．８μｍの場合も可能になり得る。

【0091】

なお、ここでは長手方向において分断されたライン間の間隔について説明したが、この間隔は、欠損部１４ａにおいて隣り合うことになる１つおきに配置されたラインのｙ方向の間隔についても同様のことが言える。つまり、図１２中に破線で示した欠損部１４ａの中央を中心とした円形の直径φをφ２．６μｍとして、この円形と接するように、もしくはその内側に、欠損部１４ａを挟んで隣り合うことになる１つおきに配置されたラインが両方とも存在するレイアウトであれば良い。

【0092】

（第３実施形態の変形例）
上記第３実施形態では、ストライプ部１４１を構成する各ラインの分割箇所の角部の角度が９０°となるようにし、分断された各部が長方形の短冊状となるようにしている。これに対して、各ラインの分断された各部を先端に向かうほど幅が徐々に小さくなる形状、例えば、図１４Ａに示すような半円状を含む楕円形状や、図１４Ｂに示すような三角形状としても良い。さらに、各ラインの分断された各部の先端の幅方向両側が同じ形状でなくても良い。

【0093】

また、第３実施形態のように、各ラインの分断された各部を短冊状とするのではなく、ドット状とすることもできる。具体的には、各ドットが円形を含む楕円形状とされても良い。例えば、図１５Ａに示すように各ドットを円形状とすれば、ストライプ部１４１を構成する各ラインがポルカドット状に配置されるようにできる。また、各ドットが多角形状とされても良い。例えば、図１５Ｂに示すように各ドットを六角形状とすれば、ストライプ部１４１を構成する各ラインがハニカム状に配置されるようにできる。このように、ストライプ部１４１を構成する各ラインの分断された各部をドット状としても、耐圧を確保しつつオン抵抗の増大を低減することが可能となる。

【0094】

（第４実施形態）
第４実施形態について説明する。本実施形態は、第１～第３実施形態に対してディープ層の構成を変更したものであり、その他については第１～第３実施形態と同様であるため、第１～第３実施形態と異なる部分についてのみ説明する。

【0095】

上記第１～第３実施形態では、ディープ層を第１ディープ層１４と第２ディープ層１７を重ねた２層構造としている。しかしながら、寄生的に形成されるＰＮダイオードの通電時に発生する正孔の影響で、順方向電圧Ｖｆが変動することが確認された。また、第１ディープ層１４と第２ディープ層１７の２層構造のディープ層とする場合、ＳｉＣ中に存在している基底面転位（以下、ＢＰＤという）が積層欠陥に拡張してしまい、電流経路の阻害要因となって、オン抵抗を増大させることが確認された。本実施形態では、これら順方向電圧Ｖｆの変動およびオン抵抗の増大について対策する。

【0096】

図１６に示すように、本実施形態では、第３ディープ層３０を備えている。すなわち、ディープ層を第１ディープ層１４、第２ディープ層１７に加えて第３ディープ層３０を備えた３層構造としている。

【0097】

本実施形態の場合、第３ディープ層３０を第１電流分散層１３および第１ディープ層１４の下方に配置している。具体的には、第１ディープ層１４の下方位置において、第２電流分散層１５と対応する位置、つまりトレンチゲート構造の直下に第３ディープ層３０を配置している。第３ディープ層３０については、ｎ^－型層１２内に形成しても良いが、ここでは第３ディープ層３０と隣接してｎ^－型層１２よりもｎ型不純物濃度を高くした第３電流分散層３１を備えるようにしている。第３ディープ層３０と第３電流分散層３１は共に複数のラインがストライプ状に配置されたストライプ部を有し、それぞれのストライプ部を構成する各ラインが交互に配置された構造とされている。

【0098】

なお、第３ディープ層３０は、少なくともアクティブ領域１ａではトレンチ２１の長手方向と同方向を長手方向として複数のラインが並べられたストライプ部とされている。この第３ディープ層３０におけるストライプ部が第３ストライプ部に相当する。また、第３ディープ層３０は、図示しないが、非アクティブ領域１ｂでは、アクティブ領域１ａ側だけストライプ部とされ、その外側の領域では外周領域２に至るまで全面形成され、ストライプ部を囲む枠状部を構成しているが、ストライプ部だけでも良い。

【0099】

本実施形態のＳｉＣ半導体装置はＭＯＳＦＥＴを備えている。ＭＯＳＦＥＴは、構造上、ＰＮダイオードが寄生的に形成される。具体的には、ベース領域１８などのｐ型層と第２電流分散層１５などドリフト層を構成するｎ型層とのＰＮ接合によって、寄生ＰＮダイオードが構成される。したがって、ＭＯＳＦＥＴがインバータ等に適用された場合、その寄生ＰＮダイオードを還流ダイオードとして用いることで還流ダイオードを別途備えなくても良くなるため、部品点数削減が期待される（以下、この寄生ＰＮダイオードを寄生ＦＷＤという）。

【0100】

ここで、寄生ＦＷＤがダイオード動作させられた場合、ベース領域１８側からドリフト層中に拡散した少数キャリアとなる正孔とドリフト層中の電子が再結合する。この寄生ＦＷＤの通電時に発生する正孔の影響で、順方向電圧Ｖｆが変動し、素子動作に影響を及ぼす。また、正孔と電子とが再結合する際のエネルギーによって、エピタキシャル膜で構成されたドリフト層中のＢＰＤが拡大して積層欠陥になる。ＢＰＤは線状欠陥であるため、半導体装置のセル領域内における占有面積が狭く、素子動作に及ぼす影響が殆ど無いが、積層欠陥になるとセル領域内における占有面積が広くなり、素子動作に及ぼす影響が大きくなる。特に、寄生ＦＷＤに対して大電流が流れると、正孔がドリフト層の下方に位置する基板１１などに到達してしまう。基板１１ではドリフト層よりも大幅にＢＰＤ欠陥密度が大きくなっていることから、尚更に積層欠陥の占有面積が広くなり、オン抵抗を増大させる。

【0101】

これに対して、本実施形態のＳｉＣ半導体装置では、ディープ層を第１ディープ層１４、第２ディープ層１７に加えて第３ディープ層３０を備えた３層構造としている。ディープ層を３層構造とすると、ベース領域１８で発生した正孔は、図１７に矢印で示したように、第２電流分散層１５から第１電流分散層１３を通過して第３電流分散層３１の移動経路を通ることになる。このため、３層構造とした場合には、ディープ層を２層構造とする場合と比較して、図中破線で示した分、正孔の移動経路が長くなり、より多くの正孔が再結合して消滅するようにできる。したがって、正孔が基板１１に辿り着く前に消滅するようになり、正孔の影響による順方向電圧Ｖｆが変動を抑制することが可能となる。また、ＢＰＤが積層欠陥に拡張することを抑制することが可能となる。特に、第３ディープ層３０に隣接してｎ^－型層１２よりもｎ型不純物濃度を高くした第３電流分散層３１を備えるようにしているため、より正孔が再結合して消滅し易くなるようにでき、更に積層欠陥が形成されることが抑制される。

【0102】

以上説明したように、本実施形態のＳｉＣ半導体装置では、ディープ層を第１ディープ層１４、第２ディープ層１７に加えて第３ディープ層３０を備えた３層構造としている。これにより、順方向電圧Ｖｆの変動による素子動作の影響を抑制することが可能となると共に、ＢＰＤが積層欠陥に拡張することを抑制でき、オン抵抗の増大を抑制することが可能になる。

【0103】

（第４実施形態の変形例）
上記第１実施形態では、ディープ層を３層構造とする一例を示したが、他の３層構造とすることもできる。例えば、図１８に示す構造とすることができる。図１８に示す構造は、図１６に示した構造と比較して、第３ディープ層３０や第３電流分散層３１のうちのストライプ部を構成する各ラインの形成間隔となるピッチを狭くしている。具体的には、第２ディープ層１７のストライプ部１７１やストライプ状とされている第２電流分散層１５の各ラインのピッチよりも、第３ディープ層３０や第３電流分散層３１のうちのストライプ部を構成する各ラインのピッチを狭くしている。

【0104】

このような構造とする場合にも、ベース領域１８で発生した正孔は、図１９に示すように、第２電流分散層１５から第１電流分散層１３を通過して第３電流分散層３１の移動経路を通ることになる。このため、正孔の移動経路が長くなり、より多くの正孔が再結合して消滅するようにできて、第４実施形態と同様の効果を得ることができる。

【0105】

また、図２０に示す構造とすることもできる。図２０に示す構造は、図１６の構造に対して、第２ディープ層１７をトレンチゲート構造から離れた位置ではなく、トレンチゲート構造の直下に配置したものである。トレンチ２１の底部に接するように第２ディープ層１７を配置し、第２電流分散層１５がトレンチゲート構造の両側に配置されるようにしている。そして、トレンチゲート構造の側面のうちのベース領域１８よりも下方位置において、トレンチ２１の側面に第２電流分散層１５が接する構造、つまりベース領域１８と第２ディープ層１７との間に第２電流分散層１５が介在する構造としている。

【0106】

また、第２ディープ層１７をトレンチゲート構造の直下に配置する場合、第２ディープ層１７をベース領域１８と接続する構造が必要になる。このため、コンタクト層２０をトレンチゲート構造と交差し、かつ、第２ディープ層１７に達する深さで形成するようにしている。例えば、ソース領域１９およびベース領域１８を貫通して第２ディープ層１７に達する深さのトレンチを形成し、このトレンチ内を埋め込むようにｐ^＋型層を成膜し、それをエッチバックすることや図示しないマスクを用いた高加速イオン注入を用いて、図２０に示す構造のコンタクト層２０を形成している。

【0107】

このような構造とする場合にも、ベース領域１８で発生した正孔は、図２１に示すように、第２電流分散層１５から第２ディープ層１７を迂回して第１電流分散層１３を通過し、さらに第３電流分散層３１に移動する移動経路を通ることになる。このため、正孔の移動経路が長くなり、より多くの正孔が再結合して消滅するようにできて、第４実施形態と同様の効果を得ることができる。

【0108】

また、第２ディープ層１７をトレンチゲート構造の直下に配置する構造とする場合、図２２に示すように、トレンチ２１の底部から第２ディープ層１７が離れた構造とされても良い。このような構造とされる場合においても、ベース領域１８で発生した正孔は、図２３に示すように、第２電流分散層１５から第２ディープ層１７を迂回して第１電流分散層１３を通過し、さらに第３電流分散層３１に移動する移動経路を通ることになる。このため、正孔の移動経路が長くなり、より多くの正孔が再結合して消滅するようにできて、第４実施形態と同様の効果を得ることができる。

【0109】

なお、図２０、図２２に示す構造では、図１８に示すように、第３ディープ層３０や第３電流分散層３１のうちのストライプ部を構成する各ラインのピッチを狭くしている。これに対して、第４実施形態のように、第２ディープ層１７のストライプ部１７１やストライプ状とされた第２電流分散層１５の各ラインのピッチと、第３ディープ層３０や第３電流分散層３１のうちのストライプ部を構成する各ラインのピッチを同じにしても良い。

【0110】

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

【0111】

例えば、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＭＯＳＦＥＴに対しても本発明を適用することができる。また、上記各実施形態では、半導体スイッチング素子として、トレンチゲート構造のＭＯＳＦＥＴを例に挙げて説明したが、同様のトレンチゲート構造のＩＧＢＴに対しても本発明を適用することができる。ＩＧＢＴは、上記各実施形態に対して基板１１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。

【0112】

また、上記各実施形態において、第１ディープ層１４のストライプ部１４１は、例えば、ｙ軸方向に沿って延設されていてもよい。つまり、第１ディープ層１４は、第２ディープ層１７と同じ方向に延設されていてもよい。また、上記各実施形態において、第２電流分散層１５は、例えば、ｎ^－型層１２と同じ不純物濃度とされていてもよい。また、第１電流分散層１３は、セル領域１だけでなく外周領域２にも形成されていてもよい。

【0113】

また、上記各実施形態において、非アクティブ領域１ｂにおいて、第２ディープ層１７に枠状部１７２を備えるようにしたが、第１ディープ層１４が枠状部１４２を備えていれば、第２ディープ層１７についてはストライプ部１７１のみであっても良い。

【0114】

さらに、上記各実施形態では、ＳｉＣを半導体材料として用いたＳｉＣ半導体装置を例に挙げて説明しているが、他の半導体材料、例えばＳｉなどを用いた半導体装置についても、上記各実施形態と同様の構成を適用することで同様の効果が得られる。

【0115】

また、上記各実施形態では、基板１１が半導体領域を構成する場合について説明したが、半導体領域は必ずしも基板１１で構成されていなくても良い。例えば、半導体材料としてシリコンを用いる場合、第１不純物領域に相当する部分をシリコン基板によって構成し、シリコン基板の裏面側にシリコン基板よりも高不純物濃度とされた高濃度領域をイオン注入等で構成することもできる。その場合には、シリコン基板の裏面側に形成された高濃度領域が半導体領域を構成することになる。

【0116】

なお、結晶の方位を示す場合、本来ならば所望の数字の上にバー（－）を付すべきであるが、電子出願に基づく表現上の制限が存在するため、本明細書においては、所望の数字の前にバーを付すものとする。

【符号の説明】

【0117】

１１ 基板（半導体領域）
１２ ｎ^－型層（第１不純物領域）
１３ 第１電流分散層
１４ 第１ディープ層
１５ 第２電流分散層
１７ 第２ディープ層
１８ ベース領域
１９ ソース領域（第２不純物領域）
２３ ゲート電極
２４ ソース電極（第１電極）
２６ ドレイン電極（第２電極）

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図6A】

【図6B】

【図6C】

【図7】

【図8A】

【図8B】

【図9A】

【図9B】

【図10】

【図11A】

【図11B】

【図12】

【図13】

【図14A】

【図14B】

【図15A】

【図15B】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】