特許 7582147 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-05

(45)【発行日】2024-11-13

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/07 20060101AFI20241106BHJP

   H01L 25/18 20230101ALI20241106BHJP

   H01L 23/12 20060101ALI20241106BHJP

   H01L 23/538 20060101ALI20241106BHJP

【ＦＩ】

H01L25/04 C

H01L23/12 Q

H01L23/52 A

【請求項の数】 7

(21)【出願番号】P 2021162546

(22)【出願日】2021-10-01

(65)【公開番号】P2023053486

(43)【公開日】2023-04-13

【審査請求日】2023-10-05

(73)【特許権者】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110003199

【氏名又は名称】弁理士法人高田・高橋国際特許事務所

(72)【発明者】

【氏名】宮▲崎▼ 貴将

(72)【発明者】

【氏名】江口 佳佑

【審査官】齊藤 健一

(56)【参考文献】

【文献】特開平３－１５６９６４（ＪＰ，Ａ）

【文献】国際公開第０２／０８２５４１（ＷＯ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／６０

Ｈ０１Ｌ ２３／１２―２３／１５

Ｈ０１Ｌ ２３／５２―２３／５３８

Ｈ０１Ｌ ２５／０７

(57)【特許請求の範囲】

【請求項1】

絶縁基板と、
前記絶縁基板の上に一列に配置された複数のパワー半導体素子と、
前記複数のパワー半導体素子にそれぞれ対向するように前記絶縁基板の上に一列に配置され、前記複数のパワー半導体素子をそれぞれ駆動する複数の制御半導体素子と、
前記複数のパワー半導体素子の信号パッドをそれぞれ前記制御半導体素子に接続する複数の第１の信号ワイヤとを備え、
一列に配置された前記複数の制御半導体素子のうち両端の前記制御半導体素子は、両端以外の前記制御半導体素子よりも対応する前記パワー半導体素子の近くに配置され、
前記複数の第１の信号ワイヤの長さは互いに同じであることを特徴とする半導体装置。

【請求項2】

絶縁基板と、
前記絶縁基板の上に一列に配置された複数のパワー半導体素子と、
前記複数のパワー半導体素子にそれぞれ対向するように前記絶縁基板の上に一列に配置され、前記複数のパワー半導体素子をそれぞれ駆動する複数の制御半導体素子と、
前記複数のパワー半導体素子の信号パッドをそれぞれ前記制御半導体素子に接続する複数の第１の信号配線とを備え、
一列に配置された前記複数の制御半導体素子のうち両端の前記制御半導体素子は、両端以外の前記制御半導体素子よりも対応する前記パワー半導体素子の近くに配置され、
各第１の信号配線は信号ワイヤと回路パターンを有し、
前記複数の第１の信号配線の長さは互いに同じであることを特徴とする半導体装置。

【請求項3】

一列に配置された前記複数の制御半導体素子のうち中央の前記制御半導体素子と両端の前記制御半導体素子との間に配置された前記制御半導体素子は、中央の前記制御半導体素子よりも対応する前記パワー半導体素子の近くに配置されていることを特徴とする請求項１又は２に記載の半導体装置。

【請求項4】

外部から制御信号を入力する複数の制御端子と、
前記複数の制御端子を前記複数の制御半導体素子にそれぞれ接続する複数の第２の信号ワイヤとを更に備え、
前記複数の第２の信号ワイヤの長さは互いに同じであることを特徴とする請求項１～３の何れか１項に記載の半導体装置。

【請求項5】

外部から制御信号を入力する複数の制御端子と、
前記複数の制御端子を前記複数の制御半導体素子にそれぞれ接続する複数の第２の信号配線を更に備え、
各第２の信号配線は信号ワイヤと回路パターンを有し、
前記複数の第２の信号配線の長さは互いに同じであることを特徴とする請求項１～３の何れか１項に記載の半導体装置。

【請求項6】

前記絶縁基板の上に設けられた回路パターンを更に備え、
前記回路パターンの上に前記複数のパワー半導体素子が実装され、
前記回路パターンの厚みは０．３ｍｍ以上であることを特徴とする請求項１～５の何れか１項に記載の半導体装置。

【請求項7】

前記複数のパワー半導体素子はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１～６の何れか１項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、半導体装置に関する。

【背景技術】

【0002】

パワー半導体素子の実装領域と制御半導体素子の実装領域の間のベース基板に溝を形成した半導体装置が提案されている（例えば、特許文献１参照）。これにより、パワー半導体素子から制御半導体素子への熱干渉を抑制することができる。従って、各制御半導体素子の接合温度を平均化して半導体装置の制御性を向上させることができる。

【先行技術文献】

【特許文献】

【0003】

【文献】特開２０１３－１６７６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、ベース基板に溝を形成することでベース基板にクラックが生じ、半導体装置の信頼性が低下するという問題があった。

【0005】

本開示は、上述のような課題を解決するためになされたもので、その目的は信頼性を低下することなく制御性を向上させることができる半導体装置を得るものである。

【課題を解決するための手段】

【0006】

本開示に係る半導体装置は、絶縁基板と、前記絶縁基板の上に一列に配置された複数のパワー半導体素子と、前記複数のパワー半導体素子にそれぞれ対向するように前記絶縁基板の上に一列に配置され、前記複数のパワー半導体素子をそれぞれ駆動する複数の制御半導体素子と、前記複数のパワー半導体素子の信号パッドをそれぞれ前記制御半導体素子に接続する複数の第１の信号ワイヤとを備え、一列に配置された前記複数の制御半導体素子のうち両端の前記制御半導体素子は、両端以外の前記制御半導体素子よりも対応する前記パワー半導体素子の近くに配置され、前記複数の第１の信号ワイヤの長さは互いに同じであることを特徴とすることを特徴とする。

【発明の効果】

【0007】

本開示では、一列に配置された複数の制御半導体素子のうち両端の制御半導体素子を、両端以外の制御半導体素子よりも対応するパワー半導体素子の近くに配置する。これにより、複数の制御半導体素子の接合温度を平均化できるため、各制御半導体素子の信号伝達時間のバラつきを低減し、半導体装置の制御性を向上させることができる。また、絶縁基板に溝を形成してパワー半導体素子から制御半導体素子への熱干渉を抑制する必要はないため、絶縁基板にクラックが生じて半導体装置の信頼性が低下することもない。

【図面の簡単な説明】

【0008】

【図1】実施の形態１に係る半導体装置の等価回路図を示す図である。

【図2】実施の形態１に係る半導体装置を示す上面図である。

【図3】図２のＩ－ＩＩに沿った断面図である。

【図4】実施の形態１に係る半導体装置の変形例１を示す上面図である。

【図5】実施の形態１に係る半導体装置の変形例２を示す上面図である。

【図6】実施の形態１に係る半導体装置の変形例３を示す上面図である。

【図7】実施の形態２に係る半導体装置を示す上面図である。

【図8】実施の形態３に係る半導体装置を示す上面図である。

【図9】実施の形態４に係る半導体装置を示す上面図である。

【図10】実施の形態５に係る半導体装置を示す上面図である。

【発明を実施するための形態】

【0009】

実施の形態に係る半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。

【0010】

実施の形態１．
図１は、実施の形態１に係る半導体装置の等価回路図を示す図である。この半導体装置は、ハイサイド側のパワー半導体素子１ａ～１ｃとローサイド側のパワー半導体素子１ｄ～１ｆを有する三相インバータである。複数の制御半導体素子２ａ～２ｆは、外部からの制御信号に応じて複数のパワー半導体素子１ａ～１ｆを駆動する。パワー半導体素子１ａ～１ｆは、ＩＧＢＴとフリーホイールダイオードを１チップで構成したＲＣ－ＩＧＢＴである。これに限らず、ＩＧＢＴとフリーホイールダイオードが分離した別のチップに形成されていてもよい。パワー半導体素子１ａ～１ｆはダイオードが内蔵されたＭＯＳＦＥＴでもよい。パワー半導体素子１ａ～１ｆがＳｉＣ－ＭＯＳＦＥＴであれば半導体装置の高温動作が可能である。

【0011】

複数のパワー半導体素子１ａ～１ｆのゲート電極がそれぞれ複数の制御半導体素子２ａ～２ｆの出力に接続されている。ハイサイド側のパワー半導体素子１ａ～１ｃのコレクタ電極がＰ端子に接続され、エミッタ電極がそれぞれＵ端子、Ｖ端子、Ｗ端子に接続されている。ローサイド側のパワー半導体素子１ｄ～１ｆのコレクタ電極がそれぞれＵ端子、Ｖ端子、Ｗ端子に接続され、エミッタ電極がＮ端子に接続されている。

【0012】

図２は、実施の形態１に係る半導体装置を示す上面図である。絶縁基板３の上に銅回路パターン４ａ～４ｑが設けられている。絶縁基板３は、例えば銅ベース板と絶縁層が一体化された樹脂絶縁銅ベース板であるが、セラミックス基板でもよい。絶縁基板３の上において銅回路パターン４ａ～４ｑの周囲を絶縁性のケース５が囲んでいる。主電極であるＰ端子、Ｕ端子、Ｖ端子、Ｗ端子及びＮ端子と、制御端子１０ａ～１０ｆとがケース５に取り付けられている。

【0013】

パワー半導体素子１ａ～１ｃが絶縁基板３上の銅回路パターン４ａに実装され、パワー半導体素子１ｄ～１ｆがそれぞれ絶縁基板３上の銅回路パターン４ｂ～４ｄに実装されている。パワー半導体素子１ａ～１ｃの下面のコレクタ電極は銅回路パターン４ａに接合され、パワー半導体素子１ｄ～１ｆの下面のコレクタ電極はそれぞれ銅回路パターン４ｂ～４ｄに接合されている。パワー半導体素子１ａ～１ｃの上面のエミッタ電極はそれぞれ銅回路パターン４ｂ～４ｄにワイヤ接続されている。パワー半導体素子１ｄ～１ｆの上面のエミッタ電極は銅回路パターン４ｅにワイヤ接続されている。銅回路パターン４ａ～４ｅはそれぞれＰ端子、Ｕ端子、Ｖ端子、Ｗ端子及びＮ端子にワイヤ接続されている。

【0014】

制御半導体素子２ａ～２ｆがそれぞれ絶縁基板３上の銅回路パターンにはんだ、Ａｇペースト剤又はＳｉ接着剤により実装されている。パワー半導体素子１ａ～１ｆの信号パッドはゲート電極に接続され、それぞれ信号ワイヤ６ａ～６ｆにより銅回路パターン４ｆ～４ｋの一端に接続されている。銅回路パターン４ｆ～４ｋの他端は、それぞれ信号ワイヤ７ａ～７ｆにより制御半導体素子２ａ～２ｆに接続されている。

【0015】

制御半導体素子２ａ～２ｆは、それぞれ信号ワイヤ８ａ～８ｆにより銅回路パターン４ｌ～４ｑの一端に接続されている。銅回路パターン４ｌ～４ｑの他端は、それぞれ信号ワイヤ９ａ～９ｆにより制御端子１０ａ～１０ｆに接続されている。

【0016】

複数のパワー半導体素子１ａ～１ｆは一列に配置されている。複数の制御半導体素子２ａ～２ｆは、複数のパワー半導体素子１ａ～１ｆにそれぞれ対向するように絶縁基板の上に一列に配置されている。一列に配置された複数の制御半導体素子２ａ～２ｆのうち両端の制御半導体素子２ａ，２ｆは、両端以外の制御半導体素子２ｂ～２ｅよりも対応するパワー半導体素子の近くに配置されている。即ち、両端の制御半導体素子２ａ，２ｆと対応するパワー半導体素子１ａ，１ｆとの距離は、両端以外の制御半導体素子２ｂ～２ｅと対応するパワー半導体素子１ｂ～１ｅとの距離よりも短い。なお、上記の関係を保ちつつ、パワー半導体素子１ａ～１ｆの上昇温度に応じて制御半導体素子２ａ～２ｆの配置を調整してもよい。

【0017】

続いて、半導体装置のインバータ動作を説明する。インバータ動作では、各相のパワー半導体素子１ａ～１ｆが交互に通電するため、中央寄りのパワー半導体素子ほど熱干渉で温度が高くなることが一般的である。従って、半導体装置のインバータ動作では、両端に配置されたパワー半導体素子１ａ，１ｆの上昇温度は、中央に配置されたパワー半導体素子１ｃの上昇温度よりも低くなる。温度が上昇したパワー半導体素子１ａ～１ｆから制御半導体素子２ａ～２ｆに熱が伝わる。

【0018】

続いて、本実施の形態の効果を説明する。各制御半導体素子２ａ～２ｆと対応するパワー半導体素子１ａ～１ｆとの距離が均一の場合、前述した温度差より両端の制御半導体素子２ａ，２ｆの接合温度は相対的に低くなる。接合温度が低いほど制御半導体素子の信号伝達時間は短くなる。従って、複数の制御半導体素子２ａ～２ｆの接合温度のバラつきにより、各制御半導体素子２ａ～２ｆの信号伝達時間がバラつくため、半導体装置の出力電圧が歪む。この結果、半導体装置の出力側に接続したモータ等の外部負荷が誤動作し、半導体装置の制御性が悪くなる。

【0019】

そこで、本実施の形態では、一列に配置された複数の制御半導体素子２ａ～２ｆのうち両端の制御半導体素子２ａ，２ｆを、両端以外の制御半導体素子２ｂ～２ｅよりも対応するパワー半導体素子１ａ～１ｆの近くに配置する。これにより、複数の制御半導体素子２ａ～２ｆの接合温度を平均化できるため、各制御半導体素子２ａ～２ｆの信号伝達時間のバラつきを低減し、半導体装置の制御性を向上させることができる。また、絶縁基板３に溝を形成してパワー半導体素子１ａ～１ｆから制御半導体素子２ａ～２ｆへの熱干渉を抑制する必要はないため、絶縁基板３にクラックが生じて半導体装置の信頼性が低下することもない。

【0020】

また、一列に配置された複数のパワー半導体素子１ａ～１ｆのうち中央のパワー半導体素子１ｃと両端のパワー半導体素子１ａ，１ｆとの間に配置されたパワー半導体素子１ｂ，１ｅの上昇温度は、両端のパワー半導体素子１ａ，１ｆよりも高く、中央のパワー半導体素子１ｃよりも低くなる。そこで、一列に配置された複数の制御半導体素子２ａ～２ｆのうち中央の制御半導体素子２ｃと両端の制御半導体素子２ａ，２ｆとの間に配置された制御半導体素子２ｂ，２ｅを、両端の制御半導体素子２ａ，２ｆよりも対応するパワー半導体素子の遠くに配置し、中央の制御半導体素子２ｃよりも対応するパワー半導体素子の近くに配置する。これにより、複数の制御半導体素子２ａ～２ｆの接合温度を更に平均化できるため、各制御半導体素子２ａ～２ｆの信号伝達時間のバラつきを更に低減し、半導体装置の制御性を更に向上させることができる。

【0021】

図３は図２のＩ－ＩＩに沿った断面図である。銅ベース板１１の上に絶縁基板３が設けられている。絶縁基板３の上に銅回路パターン４ａが設けられている。銅回路パターン４ａの上にパワー半導体素子１ａ～１ｃが設けられている。銅回路パターンの厚みが０．１５ｍｍ増加すると、銅回路パターンの温度が約１０℃低くなることが分かっている。この結果を踏まえ、銅回路パターン４ａの厚みｔを０．３ｍｍ以上にする。これにより、半導体装置の放熱性を向上させることができるため、半導体装置の信頼性が向上する。

【0022】

図４は、実施の形態１に係る半導体装置の変形例１を示す上面図である。図１の３つの制御半導体素子２ｄ～２ｆは、基準電位が同一であるため、図３では１チップ化されて１つの制御半導体素子２ｇになっている。一列に配置された複数の制御半導体素子２ａ～２ｃ，２ｇのうち両端の制御半導体素子２ａ，２ｇは、両端以外の制御半導体素子２ｂ，２ｃよりも対応するパワー半導体素子の近くに配置されている。

【0023】

図５は、実施の形態１に係る半導体装置の変形例２を示す上面図である。絶縁基板３の中央部にハイサイド側のパワー半導体素子１ａ～１ｃの列とローサイド側のパワー半導体素子１ｄ～１ｆの列が平行に配置されている。ハイサイド側の制御半導体素子２ａ～２ｃとローサイド側の制御半導体素子２ｄ～２ｆはパワー半導体素子１ａ～１ｆを挟んで互いに反対側に配置されている。一列に配置されたハイサイド側の制御半導体素子２ａ～２ｃのうち両端の制御半導体素子２ａ，２ｃは、中央の制御半導体素子２ｂよりも対応するパワー半導体素子の近くに配置されている。同様に、一列に配置されたローサイド側の制御半導体素子２ｄ～２ｆのうち両端の制御半導体素子２ｄ，２ｆは、中央の制御半導体素子２ｅよりも対応するパワー半導体素子の近くに配置されている。

【0024】

図６は、実施の形態１に係る半導体装置の変形例３を示す上面図である。中央の制御半導体素子２ｄは中央の制御半導体素子２ｃよりも対応するパワー半導体素子の近くに配置されている。これらの変形例１～３の場合でも実施の形態１の上記効果を得ることができる。

【0025】

実施の形態２．
図７は、実施の形態２に係る半導体装置を示す上面図である。複数のパワー半導体素子１ａ～１ｆの各々の信号パッドは信号ワイヤ６ａ～６ｆ，７ａ～７ｆ及び銅回路パターン４ｆ～４ｋにより対応する制御半導体素子２ａ～２ｆに接続されている。信号配線インピーダンスの大きさは、銅回路パターンよりも信号ワイヤの長さに大きく依存する。そこで、本実施の形態では、銅回路パターン４ｆ～４ｋの長さを調整することで、複数のパワー半導体素子１ａ～１ｆにそれぞれ対応する信号ワイヤ６ａ，７ａの合計長さ、信号ワイヤ６ｂ，７ｂの合計長さ、信号ワイヤ６ｃ，７ｃの合計長さ、信号ワイヤ６ｄ，７ｄの合計長さ、信号ワイヤ６ｅ，７ｅの合計長さ、信号ワイヤ６ｆ，７ｆの合計長さを同じにしている。これにより、信号配線インピーダンスを各相で同じにできるため、各制御半導体素子２ａ～２ｆから各パワー半導体素子１ａ～１ｆまでの信号伝達時間のバラつきを低減し、半導体装置の制御性を向上させることができる。その他の構成及び効果は実施の形態１と同様である。

【0026】

実施の形態３．
図８は、実施の形態３に係る半導体装置を示す上面図である。本実施の形態では、複数のパワー半導体素子１ａ～１ｆにそれぞれ対応する信号ワイヤ６ａ，７ａと銅回路パターン４ｆの合計長さ、信号ワイヤ６ｂ，７ｂと銅回路パターン４ｇの合計長さ、信号ワイヤ６ｃ，７ｃと銅回路パターン４ｈの合計長さ、信号ワイヤ６ｄ，７ｄと銅回路パターン４ｉの合計長さ、信号ワイヤ６ｅ，７ｅと銅回路パターン４ｊの合計長さ、信号ワイヤ６ｆ，７ｆと銅回路パターン４ｋの合計長さを同じにしている。これにより、信号配線インピーダンスを各相で同じにできるため、各制御半導体素子２ａ～２ｆから各パワー半導体素子１ａ～１ｆまでの信号伝達時間のバラつきを低減し、半導体装置の制御性を向上させることができる。その他の構成及び効果は実施の形態１と同様である。

【0027】

実施の形態４．
図９は、実施の形態４に係る半導体装置を示す上面図である。本実施の形態では、信号ワイヤ８ａ，９ａの合計長さ、信号ワイヤ８ｂ，９ｂの合計長さ、信号ワイヤ８ｃ，９ｃの合計長さ、信号ワイヤ８ｄ，９ｄの合計長さ、信号ワイヤ８ｅ，９ｅの合計長さ、信号ワイヤ８ｆ，９ｆの合計長さが互いに同じである。これにより、信号配線インピーダンスを各相で同じにできるため、各制御端子１０ａ～１０ｆから各制御半導体素子２ａ～２ｆまでの信号伝達時間のバラつきを低減し、半導体装置の制御性を向上させることができる。その他の構成及び効果は実施の形態１と同様である。

【0028】

実施の形態５．
図１０は、実施の形態５に係る半導体装置を示す上面図である。本実施の形態では、信号ワイヤ８ａ，９ａと銅回路パターン４ｌの合計長さ、信号ワイヤ８ｂ，９ｂと銅回路パターン４ｍの合計長さ、信号ワイヤ８ｃ，９ｃと銅回路パターン４ｎの合計長さ、信号ワイヤ８ｄ，９ｄと銅回路パターン４ｏの合計長さ、信号ワイヤ８ｅ，９ｅと銅回路パターン４ｐの合計長さ、信号ワイヤ８ｆ，９ｆと銅回路パターン４ｑの合計長さが互いに同じである。これにより、信号配線インピーダンスを各相で同じにできるため、各制御端子１０ａ～１０ｆから各制御半導体素子２ａ～２ｆまでの信号伝達時間のバラつきを低減し、半導体装置の制御性を向上させることができる。その他の構成及び効果は実施の形態１と同様である。

【0029】

なお、パワー半導体素子１ａ～１ｆは、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体チップは、耐電圧性及び許容電流密度が高いため、小型化できる。この小型化された半導体チップを用いることで、この半導体チップを組み込んだ半導体装置も小型化・高集積化できる。また、半導体チップの耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、半導体チップの電力損失が低く高効率であるため、半導体装置を高効率化できる。

【符号の説明】

【0030】

１ａ～１ｆ パワー半導体素子、２ａ～２ｇ 制御半導体素子、３ 絶縁基板、４ａ～４ｑ 銅回路パターン、６ａ～６ｆ，７ａ～７ｆ，８ａ～８ｆ，９ａ～９ｆ 信号ワイヤ、１０ａ～１０ｆ 制御端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】