特許 7582204 垂直共振器型面発光レーザ素子の製造方法、垂直共振器型面発光レーザ素子アレイの製造方法及び垂直共振器型面発光レーザモジュールの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-05

(45)【発行日】2024-11-13

(54)【発明の名称】垂直共振器型面発光レーザ素子の製造方法、垂直共振器型面発光レーザ素子アレイの製造方法及び垂直共振器型面発光レーザモジュールの製造方法

(51)【国際特許分類】

   H01S 5/183 20060101AFI20241106BHJP

   H01S 5/343 20060101ALI20241106BHJP

   H01S 5/42 20060101ALI20241106BHJP

   H01S 5/042 20060101ALI20241106BHJP

【ＦＩ】

H01S5/183

H01S5/343

H01S5/42

H01S5/042 610

【請求項の数】 6

(21)【出願番号】P 2021565487

(86)(22)【出願日】2020-12-08

(86)【国際出願番号】 JP2020045570

(87)【国際公開番号】W WO2021124967

(87)【国際公開日】2021-06-24

【審査請求日】2023-10-13

(31)【優先権主張番号】P 2019230751

(32)【優先日】2019-12-20

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000002185

【氏名又は名称】ソニーグループ株式会社

(74)【代理人】

【識別番号】110003339

【氏名又は名称】弁理士法人南青山国際特許事務所

(72)【発明者】

【氏名】渡邊 知雅

(72)【発明者】

【氏名】幸田 倫太郎

【審査官】佐藤 美紗子

(56)【参考文献】

【文献】特表２０１９－５３０２４６（ＪＰ，Ａ）

【文献】特開２００９－１８８３８２（ＪＰ，Ａ）

【文献】特開２００５－０９３７０４（ＪＰ，Ａ）

【文献】特開平１１－２４３２５７（ＪＰ，Ａ）

【文献】国際公開第２０１８／０３７６７９（ＷＯ，Ａ１）

【文献】特開２００２－２２３０３４（ＪＰ，Ａ）

【文献】国際公開第２０１９／１２４１６３（ＷＯ，Ａ１）

【文献】国際公開第２０１８／２３５４１３（ＷＯ，Ａ１）

【文献】米国特許出願公開第２００２／０１７３０８９（ＵＳ，Ａ１）

【文献】米国特許出願公開第２００３／０００７５３１（ＵＳ，Ａ１）

【文献】Hiroto Kambe，Increase in the infield critical current density of MgB2 thin films by high-temperature post-anneali，APPLIED PHYSICS EXPRESS，日本，（公社）応用物理学会，2021年02月01日，V.14 N.2，025504-1～4

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｓ ５／００ － ５／５０

(57)【特許請求の範囲】

【請求項1】

活性層を含む半導体層と第１のＤＢＲ（Distributed Bragg Reflector）層が設けられた第１の基板を形成し、
狭窄領域及び前記狭窄領域より導電性が大きい注入領域を有する狭窄層と、第２のＤＢＲ層が設けられた第２の基板を形成し、
前記第１の基板と前記第２の基板を、前記狭窄層が前記半導体層に隣接するように接合する
垂直共振器型面発光レーザ素子の製造方法。

【請求項2】

請求項１に記載の垂直共振器型面発光レーザ素子の製造方法であって、
前記第２の基板を形成する工程では、フォトリソグラフィを用いて前記狭窄領域と前記注入領域を形成する
垂直共振器型面発光レーザ素子の製造方法。

【請求項3】

活性層を含む半導体層と第１のＤＢＲ（Distributed Bragg Reflector）層が設けられた第１の基板を形成し、
狭窄領域及び前記狭窄領域より導電性が大きい注入領域を有する狭窄層と、第２のＤＢＲ層が設けられた第２の基板を形成し、
前記第１の基板と前記第２の基板を、前記狭窄層が前記半導体層に隣接するように接合する
垂直共振器型面発光レーザ素子アレイの製造方法。

【請求項4】

請求項３に記載の垂直共振器型面発光レーザ素子アレイの製造方法であって、
前記第２の基板を形成する工程では、フォトリソグラフィを用いて前記狭窄領域と前記注入領域を形成する
垂直共振器型面発光レーザ素子アレイの製造方法。

【請求項5】

活性層を含む半導体層と第１のＤＢＲ（Distributed Bragg Reflector）層が設けられた第１の基板を形成し、
狭窄領域及び前記狭窄領域より導電性が大きい注入領域を有する狭窄層と、第２のＤＢＲ層が設けられた第２の基板を形成し、
前記第１の基板と前記第２の基板を、前記狭窄層が前記半導体層に隣接するように接合して垂直共振器型面発光レーザ素子を形成し、
前記垂直共振器型面発光レーザ素子を回路基板に実装する
垂直共振器型面発光レーザモジュールの製造方法。

【請求項6】

請求項５に記載の垂直共振器型面発光レーザモジュールの製造方法であって、
前記第２の基板を形成する工程では、フォトリソグラフィを用いて前記狭窄領域と前記注入領域を形成する
垂直共振器型面発光レーザモジュールの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本技術は、電流狭窄構造を有する垂直共振器型面発光レーザ素子、垂直共振器型面発光レーザ素子アレイ、垂直共振器型面発光レーザモジュール及び垂直共振器型面発光レーザ素子の製造方法に関する。

【背景技術】

【0002】

ＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser:垂直共振器型面発光レーザ）素子は、発光が生じる活性層を、一対の分布ブラッグ反射鏡（Distributed Bragg Reflector：ＤＢＲ）によって挟んだ構造を有する。ＶＣＳＥＬ素子では、活性層を流れる電流や活性層において生じた光を所定の領域に集中させるため、狭窄構造が設けられる。

【0003】

例えばＧａＡｓ系ＶＣＳＥＬ素子の狭窄構造は、活性層に近接するＡｌＡｓ層の一部を水蒸気でＡｌＯに酸化させた酸化狭窄構造が一般的である。この酸化狭窄構造は、回折損失が小さく、量産性に優れた構造であるが、メサ（台地状構造）形成時のプロセス品質レベルによっては、酸化制御が困難となる。酸化レートが局所的に変動するとＯＡ(Optical Aperture)径がばらつき、ビーム特性が影響を受けてしまう。具体的には、ＶＣＳＥＬ素子のピッチが１４μｍまでが現実的なデバイス設計となり、１０μｍ以下の狭ピッチ化には限界があった。

【0004】

また、ＩｎＰ系ＶＣＳＥＬ素子では酸化狭窄できる材料がないため、ＧａＡｓ基板上に酸化狭窄構造を形成してウェーハ接合している構造が開発されている。この構造も、酸化狭窄プロセスを経ているので、従来構造と同様にメサ形成が必要となり、狭ピッチ化は困難である。

【0005】

これに対し、狭窄構造を活性層近傍にウェーハボンディングで形成した構造も報告されている。特許文献１によると、透明基板を使い、活性層がヒート・シンクに近接するので熱性能がよく、しきい値電流、しきい値電圧、単一モード安定性、効率及び出力電力等において従来のＶＣＳＥＬ素子に比べて向上した性能を示すとされている。

【先行技術文献】

【特許文献】

【0006】

【文献】特開平９－１７２２２９号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、特許文献１の構成では、狭窄構造を形成した基板が、活性層が設けられた基板に貼り合わされているが、狭窄構造と活性層の間にもＤＢＲ層が設けられているため、層面方向の電流閉じ込めや積層方向の光閉じ込めが十分ではなく、狭ピッチ化にも限度がある。

【0008】

以上のような事情に鑑み、本技術の目的は、狭ピッチ化が可能な構造を有する垂直共振器型面発光レーザ素子、垂直共振器型面発光レーザ素子アレイ、垂直共振器型面発光レーザモジュール及び垂直共振器型面発光レーザ素子の製造方法を提供することにある。

【課題を解決するための手段】

【0009】

上記目的を達成するため、本技術の一形態に係る垂直共振器型面発光レーザ素子は、第１の基板と、第２の基とを具備する。
上記第１の基板は、活性層を含む半導体層と第１のＤＢＲ（Distributed Bragg Reflector）層が設けられている。
上記第２の基板は、狭窄領域及び上記狭窄領域より導電性が大きい注入領域を有する狭窄層と、第２のＤＢＲ層が設けられ、上記狭窄層が上記半導体層に隣接するように上記第１の基板に接合されている。

【0010】

この構成によれば、垂直共振器型面発光レーザ素子は第１の基板と第２の基板が接合されている。このため、第２の基板において狭窄領域と注入領域を形成した後、第１の基板と接合することが可能であり、狭ピッチ化が可能な手法により狭窄領域と注入領域を形成することにより垂直共振器型面発光レーザ素子の狭ピッチ化が可能である。

【0011】

上記狭窄領域と上記注入領域は屈折率差を有してもよい。

【0012】

上記狭窄領域は、上記注入領域を囲む環状に形成されていてもよい。

【0013】

上記狭窄領域は、上記狭窄層に設けられた空隙であってもよい。

【0014】

上記注入領域は、導電性材料からなり、
上記狭窄領域は、上記導電性材料に非導電化処理を施した材料からなってもよい。

【0015】

上記注入領域は、ＧａＡｓからなり、
上記狭窄領域は、ＧａＡｓのフッ化物からなってもよい。

【0016】

上記第１の基板は、ＧａＡｓからなる基材上に結晶成長により形成された上記半導体層及び上記第１のＤＢＲ層を有し、
上記第２の基板は、ＧａＡｓからなる基材上に結晶成長により形成された上記狭窄層及び上記第２のＤＢＲ層を有してもよい。

【0017】

上記活性層は、ＧａＡｓからなる障壁層と、ＩｎＧａＡｓからなる量子井戸層を交互に積層した量子井戸構造を有してもよい。

【0018】

上記第１の基板は、ＧａＡｓからなる基材上に結晶成長により形成された上記半導体層及び上記第１のＤＢＲ層を有し、
上記第２の基板は、ＩｎＰからなる基材上に結晶成長により形成された上記狭窄層及び上記第２のＤＢＲ層を有してもよい。

【0019】

上記活性層は、ＩｎＰからなる障壁層と、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ又はＡｌＧａＩｎＡｓからなる量子井戸層を交互に積層した量子井戸構造を有してもよい。

【0020】

上記第１のＤＢＲ層は半導体ＤＢＲ又は誘電体ＤＢＲであり、
上記第２のＤＢＲ層は半導体ＤＢＲ又は誘電体ＤＢＲであってもよい。

【0021】

上記垂直共振器型面発光レーザ素子は、
上記第２のＤＢＲ層側からレーザ光を出射してもよい。

【0022】

上記垂直共振器型面発光レーザ素子は、
上記第１のＤＢＲ層側からレーザ光を出射してもよい。

【0023】

上記目的を達成するため、本技術の一形態に係る垂直共振器型面発光レーザ素子アレイは、活性層を含む半導体層と第１のＤＢＲ（Distributed Bragg Reflector）層が設けられた第１の基板と、狭窄領域及び上記狭窄領域より導電性が大きい注入領域を有する狭窄層と、第２のＤＢＲ層が設けられ、上記狭窄層が上記半導体層に隣接するように上記第１の基板に接合された第２の基板とを備える垂直共振器型面発光レーザ素子が複数配列されている。

【0024】

上記目的を達成するため、本技術の一形態に係る垂直共振器型面発光レーザモジュールは、回路基板と、垂直共振器型面発光レーザ素子とを具備する。
上記垂直共振器型面発光レーザ素子は、活性層を含む半導体層と第１のＤＢＲ（Distributed Bragg Reflector）層が設けられた第１の基板と、狭窄領域及び上記狭窄領域より導電性が大きい注入領域を有する狭窄層と、第２のＤＢＲ層が設けられ、上記狭窄層が上記半導体層に隣接するように上記第１の基板に接合された第２の基板とを備え、上記回路基板に実装されている。

【0025】

上記目的を達成するため、本技術の一形態に係る垂直共振器型面発光レーザモジュールの製造方法は、活性層を含む半導体層と第１のＤＢＲ（Distributed Bragg Reflector）層が設けられた第１の基板を形成し、
狭窄領域及び上記狭窄領域より導電性が大きい注入領域を有する狭窄層と、第２のＤＢＲ層が設けられた第２の基板を形成し、
上記第１の基板と上記第２の基板を、上記狭窄層が上記半導体層に隣接するように接合する。

【0026】

上記第２の基板を形成する工程では、フォトリソグラフィを用いて上記狭窄領域と上記注入領域を形成してもよい。

【図面の簡単な説明】

【0027】

【図1】本技術の第１の実施形態に係るＶＣＳＥＬ素子の断面図である。

【図2】上記ＶＣＳＥＬ素子の一部構成の断面図である。

【図3】上記ＶＣＳＥＬ素子が備える狭窄層の平面図である。

【図4】上記ＶＣＳＥＬ素子の製造方法を示す模式図である。

【図5】上記ＶＣＳＥＬ素子の製造方法を示す模式図である。

【図6】上記ＶＣＳＥＬ素子の製造方法を示す模式図である。

【図7】上記ＶＣＳＥＬ素子の製造方法を示す模式図である。

【図8】上記ＶＣＳＥＬ素子の製造方法を示す模式図である。

【図9】上記ＶＣＳＥＬ素子の製造方法を示す模式図である。

【図10】本技術の第２の実施形態に係るＶＣＳＥＬ素子の断面図である。

【図11】本技術の第３の実施形態に係るＶＣＳＥＬ素子の断面図である。

【図12】本技術の第４の実施形態に係るＶＣＳＥＬ素子の断面図である。

【図13】本技術の第５の実施形態に係るＶＣＳＥＬ素子の断面図である。

【図14】本技術の第６の実施形態に係るＶＣＳＥＬ素子の断面図である。

【図15】本技術の第７の実施形態に係るＶＣＳＥＬ素子アレイの断面図である。

【図16】本技術の第８の実施形態に係るＶＣＳＥＬモジュールの断面図である。

【発明を実施するための形態】

【0028】

本技術の実施形態に係るＶＣＳＥＬ（Vertical Cavity Surface Emitting Laser：垂直共振器型面発光レーザ）素子について説明する。

【0029】

[ＶＣＳＥＬ素子の構造]
図１は本実施形態に係るＶＣＳＥＬ素子１００の断面図である。同図に示すように、ＶＣＳＥＬ素子１００は、第１基板１１０と第２基板１２０から構成されている。また、第１基板１１０上には第１電極１３１が設けられ、第２基板１２０上には第２電極１３２が設けられている。

【0030】

図２は、第１基板１１０と第２基板１２０のみを示す断面図である。同図に示すように、第１基板１１０と第２基板１２０は、接合面Ｓにおいて接合されている。

【0031】

第１基板１１０は、基材１１１、第１ＤＢＲ層１１２及び半導体層１１３を備える。基材１１１は、ＶＣＳＥＬ素子１００の各層を支持する。基材１１１は、例えばｎ－ＧａＡｓからなるものとすることができるが、他の材料からなるものであってもよい。

【0032】

第１ＤＢＲ層１１２は、第１の反射鏡であり、基材１１１上に設けられ、波長λの光を反射するＤＢＲ（Distributed Bragg Reflector：分布ブラッグ反射鏡）として機能する。第１ＤＢＲ層１１２は、低屈折率層と高屈折率層を交互に複数積層したものとすることができる。第１ＤＢＲ層１１２は例えば半導体ＤＢＲであり、低屈折率層は例えばＡｌＧａＡｓからなり、高屈折率層は例えばＧａＡｓからなるものとすることができる。低屈折率層と高屈折率層の厚さはそれぞれλ／４が好適である。

【0033】

半導体層１１３は、第１クラッド層１１４、活性層１１５及び第２クラッド層１１６を含む。１クラッド層１１４は、第１ＤＢＲ層１１２上に設けられ、光及び電流を活性層１１５に閉じ込める層である。第１クラッド層１１４は例えばＧａＡｓからなる。

【0034】

活性層１１５は、第１クラッド層１１４上に設けられ、自然放出光の放出及び増幅を行う。活性層１１５は、量子井戸層と障壁層を交互に積層した多重量子井戸（ＭＱＷ：multi quantum well）構造を有し、量子井戸層は例えばＩｎＧａＡｓ又はＩｎＡｓからなり、障壁層は例えばＧａＡｓからなるものとすることができる。また、活性層１１５は量子井戸構造に限られず、量子ドット（quantum dot）構造等を有するものであってもよい。

【0035】

第２クラッド層１１６は、活性層１１５上に設けられ、光及び電流を活性層１１５に閉じ込める層である。第２クラッド層１１６は例えばＧａＡｓからなる。なお、半導体層１１３の構成はここに示すものに限られず、第１クラッド層１１４及び第２クラッド層１１６の一方又は両方を有さず、少なくとも活性層１１５を有するものであればよい。

【0036】

第１ＤＢＲ層１１２及び半導体層１１３は、ＧａＡｓからなる基材１１１上にエピタキシャル結晶成長により形成可能なものとすることができる。上記第１ＤＢＲ層１１２及び半導体層１１３の各材料は、ＧａＡｓからなる基材１１１上にエピタキシャル結晶成長により形成可能である。

【0037】

第２基板１２０は、狭窄層１２１及び第２ＤＢＲ層１２２を備える。第２基板１２０は、狭窄層１２１が第１基板１１０の半導体層１１３に隣接するように第１基板１１０に接合されている。

【0038】

狭窄層１２１は、半導体層１１３上に設けられ、電流に狭窄作用を付与する。図１に示すように、狭窄層１２１は狭窄領域１２１ａ、注入領域１２１ｂ及び外周領域１２１ｃを有する。図３は狭窄層１２１を、層面に垂直な方向（Ｚ方向）から見た図である。同図に示すように、注入領域１２１ｂは狭窄層１２１の中央部に設けられ、狭窄領域１２１ａは注入領域１２１ｂを囲む環状に形成されている。外周領域１２１ｃは狭窄領域１２１ａの外周に設けられている。

【0039】

狭窄領域１２１ａは、注入領域１２１ｂより導電性が小さい領域である。狭窄領域１２１ａは図１に示すように、空隙とすることができる。

【0040】

注入領域１２１ｂは、狭窄領域１２１ａより導電性が大きい領域である。また、注入領域１２１ｂは、狭窄領域１２１ａより屈折率が大きい材料からなるものが好適である。注入領域１２１ｂは、例えばＧａＡｓからなるものとすることができる。図３に示すように、注入領域１２１ｂは、Ｚ方向からみて円形形状を有するものとすることができる。また、注入領域１２１ｂの形状は円形に限られず、矩形その他の形状を有するものであってもよい。

【0041】

外周領域１２１ｃは、注入領域１２１ｂと同一の材料からなるものとすることができる。また、外周領域１２１ｃは設けられなくてもよく、狭窄領域１２１ａが、注入領域１２１ｂの周縁からＶＣＳＥＬ素子１００の端面にわたって形成されてもよい。

【0042】

第２ＤＢＲ層１２２は、第２の反射鏡であり、狭窄層１２１上に設けられ、波長λの光を反射するＤＢＲとして機能する。第２ＤＢＲ層１２２は、低屈折率層と高屈折率層を交互に複数積層したものとすることができる。第２ＤＢＲ層１２２は例えば半導体ＤＢＲであり、低屈折率層は例えばＡｌＧａＡｓからなり、高屈折率層は例えばＧａＡｓからなるものとすることができる。低屈折率層と高屈折率層の厚さはそれぞれλ／４が好適である。

【0043】

狭窄層１２１及び第２ＤＢＲ層１２２は、製造プロセスにおいて用いる、ＧａＡｓからなる基材上にエピタキシャル結晶成長により形成可能なものとすることができる。上記狭窄層１２１及び第２ＤＢＲ層１２２の各材料は、ＧａＡｓからなる基材上にエピタキシャル結晶成長により形成可能である。

【0044】

第１電極１３１は、導電性材料からなり、基材１１１上に設けられている。第１電極１３１は例えば基材１１１側から順に、ＡｕＧｅ層、Ｎｉ層及びＡｕ層を積層したものとすることができる。

【0045】

第２電極１３２は、導電性材料からなり、第２ＤＢＲ層１２２上に設けられている。第２電極１３２は、Ｚ方向から見て、注入領域１２１ｂを中心とする円環状形状を有するものとすることができる。第２電極１３２は例えば第２ＤＢＲ層１２２側から順に、Ｔｉ層、Ｐｔ層及びＡｕ層を積層したものとすることができる。

【0046】

ＶＣＳＥＬ素子１００は以上のような構成を有する。なお、各層の材料は上述のものに限られず、ＶＣＳＥＬ素子１００が動作可能なものであればよい。各層の形状や厚みも適宜調整可能である。

【0047】

［ＶＣＳＥＬ素子の動作］
第１電極１３１と第２電極１３２の間に電圧を印加すると、第１電極１３１と第２電極１３２の間で電流が流れる。電流は、狭窄層１２１において狭窄作用（電流閉じ込め作用）を受け、注入領域１２１ｂに注入される。

【0048】

この注入電流によって活性層１１５うち注入領域１２１ｂに近接する領域において自然放出光が生じる。自然放出光はＶＣＳＥＬ素子１００の積層方向（Ｚ方向）に進行し、第１ＤＢＲ層１１２及び第２ＤＢＲ層１２２によって反射される。

【0049】

第１ＤＢＲ層１１２及び第２ＤＢＲ層１２２は発振波長λを有する光を反射するように構成されている。自然放出光のうち発振波長λの成分は第１ＤＢＲ層１１２及び第２ＤＢＲ層１２２の間で定在波を形成し、活性層１１５によって増幅される。

【0050】

注入電流が閾値を超えると定在波を形成する光がレーザ発振し、第２クラッド層１１６、狭窄層１２１及び第２ＤＢＲ層１２２を透過してレーザ光が出射される。図１においてレーザ光が出射される面を光出射面Ｈとして示す。

【0051】

なお、活性層１１５において生じた光のうち注入領域１２１ｂと狭窄領域１２１ａの界面に入射した光は、両領域の屈折率差により注入領域１２１ｂ側に屈折され、レーザ発振に寄与する。即ち、狭窄層１２１は電流閉じ込め作用に加え、光閉じ込め作用も生じる。

【0052】

上記のように、電流は狭窄領域１２１ａによる閉じ込め作用を受け、活性層１１５に注入される。このため、狭窄領域１２１ａの形状は一定以上の精度が求められる。仮に狭窄領域１２１ａの形状精度が小さいと、他のＶＣＳＥＬ素子１００との間でＯＡ（Optical Aperture)径（図３中、径Ｄ）がばらつき、出射されるレーザ光のビーム特性が影響を受ける。

【0053】

ここで、ＶＣＳＥＬ素子１００では後述するように、高精度に狭窄領域１２１ａを作製することが可能であり、ＯＡ径のばらつきを防止することが可能に構成されている。さらに、ＶＣＳＥＬ素子１００では、狭窄層１２１が第１ＤＢＲ層１１２と第２ＤＢＲ層１２２の間に設けられているため、狭窄層１２１による電流閉じ込め性が高くなっている。

【0054】

また、ＶＣＳＥＬ素子１００では、狭窄領域１２１ａを空隙とすることが可能である。これにより、注入領域１２１ｂと狭窄領域１２１ａの間で屈折率差が大きく、狭窄層１２１による光閉じ込め性も高いものとすることができる。

【0055】

[ＶＣＳＥＬ素子の製造方法]
ＶＣＳＥＬ素子１００の製造方法について説明する。図４乃至図９は、ＶＣＳＥＬ素子１００の製造方法を示す模式図である。

【0056】

図４に示すように、第１基板１１０を作製する。第１基板１１０は、基材１１１上に第１ＤＢＲ層１１２及び半導体層１１３を結晶成長により積層することで作製することができる。結晶成長は例えばエピタキシャル結晶成長とすることができる。

【0057】

続いて、第２基板１２０を作製する。第２基板１２０の作製プロセスでは、図５に示ように、基材１５１上に第２ＤＢＲ層１２２及び狭窄層１２１ｄを結晶成長により積層する。結晶成長は例えばエピタキシャル結晶成長とすることができる。基材１５１は、例えばｎ－ＧａＡｓからなるものとすることができるが、他の材料からなるものであってもよい。

【0058】

続いて、図６に示すように、狭窄層１２１ｄ上に所定の開口を有するエッチングマスクＭを形成する。エッチングマスクＭはフォトリソグラフィによりパターニングされるフォトマスクであってもよく、レーザ描画等により形成されるハードマスクあるいはメタルマスクであってもよい。

【0059】

続いて、図７に示すように、エッチングマスクＭを利用して狭窄層１２１ｄにエッチングを施し、狭窄層１２１ｄの一部を除去する。エッチング液は例えばクエン酸渦水溶液とするウェットエッチングとすることができる。また、この工程ではドライエッチングを用いてもよい。

【0060】

続いて、図８に示すようにマスクＭを除去する。このエッチング工程により狭窄領域１２１ａ、注入領域１２１ｂ及び外周領域１２１ｃを有する狭窄層１２１が形成される。

【0061】

続いて、図９に示すように、第１基板１１０と第２基板１２０を接合する。同図において第１基板１１０と第２基板１２０の接合面を接合面Ｓとして示す。この接合方法は特に限定されず、常温接合、プラズマ接合又は熱拡散接合等の任意の接合方法を用いることができる。

【0062】

続いて、基材１５１を除去し、図２に示す構造を形成する。基材１５１は、研削やエッチングにより除去することができる。続いて、図１に示すように、第１電極１３１及び第２電極１３２を形成する。これら電極は蒸着により形成することができる。さらに蒸着後にアニールを行い、オーミックコンタクトを生じさせる。

【0063】

ＶＣＳＥＬ素子１００は以上のようにして製造することが可能である。上述のように、ＶＣＳＥＬ素子１００では、エッチングにより狭窄領域１２１ａを除去し、狭窄構造を形成している。エッチングでは、フォトリソグラフィ等の利用により高精度に狭窄構造を形成することが可能であり、１０μｍ以下の狭ピッチ化も可能なＶＣＳＥＬ素子を実現することが可能である。また、ＶＣＳＥＬ素子１００は、従来の酸化狭窄プロセスのようにメサ（台地状構造）を形成する必要がなく、プレーナ型のＶＣＳＥＬ構造とすることができるため、メサ形成工程を不要とし、製造工程を簡略化することが可能である。

【0064】

（第２の実施形態）
本技術の第２の実施形態に係るＶＣＳＥＬ素子について説明する。

【0065】

［ＶＣＳＥＬ素子の構造］
図１０は本実施形態に係るＶＣＳＥＬ素子２００の断面図である。同図に示すように、ＶＣＳＥＬ素子２００は、第１基板２１０と第２基板２２０から構成されている。また、第１基板２１０上には第１電極２３１が設けられ、第２基板２２０上には第２電極２３２が設けられている。

【0066】

第１基板２１０は、基材２１１、第１ＤＢＲ層２１２及び半導体層２１３を備える。第１基板２１０は第１の実施形態に係る第１基板１１０と同一の構成を有する。即ち、基材２１１は基材１１１と同一の構成を有し、第１ＤＢＲ層２１２は第１ＤＢＲ層１１２と同一の構成を有する。また、半導体層２１３は半導体層１１３と同一の構成を有し、第１クラッド層２１４、活性層２１５及び第２クラッド層２１６はそれぞれ、第１クラッド層１１４、活性層１１５及び第２クラッド層１１６と同一の格子を有する。

【0067】

第２基板２２０は、狭窄層２２１及び第２ＤＢＲ層２２２を備える。第２基板２２０は、狭窄層２２１が第１基板２１０の半導体層２１３に隣接するように第１基板２１０に接合されている。図１０において、第１基板２１０と第２基板２２０の接合面を接合面Ｓとして示す。

【0068】

狭窄層２２１は、半導体層２１３上に設けられ、電流に狭窄作用を付与する。図１０に示すように、狭窄層２２１は狭窄領域２２１ａ、注入領域２２１ｂ及び外周領域２２１ｃを有する。注入領域２２１ｂは狭窄層２２１の中央部に設けられ、狭窄領域２２１ａは注入領域２２１ｂを囲む環状に形成されている。外周領域２２１ｃは狭窄領域２２１ａの外周に設けられている。

【0069】

狭窄領域２２１ａは、注入領域２２１ｂより導電性が小さい領域である。例えば、注入領域２２１ｂ及び外周領域２２１ｃは所定の導電性材料からなり、狭窄領域２２１ａは、この導電性材料に非導電化処理を施した材料からなるものとすることができる。

【0070】

注入領域２２１ｂは、狭窄領域２２１ａより導電性が大きい領域である。また、注入領域２２１ｂは、狭窄領域２２１ａより屈折率が大きい材料からなるものが好適である。注入領域２２１ｂは、Ｚ方向からみて円形形状を有するものとすることができる。また、注入領域２２１ｂの形状は円形に限られず、矩形その他の形状を有するものであてもよい。

【0071】

外周領域２２１ｃは、注入領域２２１ｂと同一の材料からなるものとすることができる。また、外周領域２２１ｃは設けられなくてもよく、狭窄領域２２１ａが、注入領域２２１ｂの周縁からＶＣＳＥＬ素子２００の端面にわたって形成されてもよい。

【0072】

具体的には、注入領域２２１ｂ及び外周領域２２１ｃはＧａＡｓからなる層であり、狭窄領域２２１ａはＧａＡｓにフッ化処理を施した材料からなる層とすることができる。狭窄領域２２１ａの形成は、狭窄領域２２１ａに対応する開口を設けたマスク（図６参照）を用いることにより、高精度に行うことが可能である。

【0073】

また、狭窄領域２２１ａは所定の非導電性材料からなり、注入領域２２１ｂ及び外周領域２２１ｃはこの非導電性材料に導電化処理を施した材料からなるものとすることもできる。導電化処理は例えばドーピングである。注入領域２２１ｂ及び外周領域２２１ｃの形成は、これらの領域に対応する開口を設けたマスクを用いることにより、高精度に行うことが可能である。

【0074】

第２ＤＢＲ層２２２は、狭窄層２２１上に設けられ、波長λの光を反射するＤＢＲとして機能する。第２ＤＢＲ層２２２は、第１の実施形態に係る第２ＤＢＲ層１２２と同一の構成を有する。

【0075】

第１電極２３１は、導電性材料からなり、基材２１１上に設けられている。第１電極２３１例えば基材２１１側から順に、ＡｕＧｅ層、Ｎｉ層及びＡｕ層を積層したものとすることができる。

【0076】

第２電極２３２は、導電性材料からなり、第２ＤＢＲ層２２２上に設けられている。第２電極２３２は、Ｚ方向から見て、注入領域２２１ｂを中心とする円環状形状を有するものとすることができる。第２電極２３２は例えば、第２ＤＢＲ層２２２側から順にＴｉ層、Ｐｔ層及びＡｕ層を積層したものとすることができる。

【0077】

ＶＣＳＥＬ素子２００は以上のような構成を有する。なお、各層の材料は上述のものに限られず、ＶＣＳＥＬ素子２００が動作可能なものであればよい。各層の形状や厚みも適宜調整可能である。

【0078】

［ＶＣＳＥＬ素子の動作］
ＶＣＳＥＬ素子２００は第１の実施形態に係るＶＣＳＥＬ素子１００と同様に動作する。ＶＣＳＥＬ素子２００では高精度に狭窄領域２２１ａを作製することが可能であり、ＯＡ径のばらつきを防止することが可能である。さらに、ＶＣＳＥＬ素子２００は、狭窄領域２２１ａを空隙ではなく、材料が存在する領域とすることにより狭窄層２２１が熱を伝達しやすく、放熱性を向上させることが可能である。

【0079】

［ＶＣＳＥＬ素子の製造方法］
ＶＣＳＥＬ素子２００は第１の実施形態同様に、第１基板２１０と第２基板２２０を作製し、両基板を接合することにより作製することが可能である。狭窄層２２１は、フォトリソグラフィ等によって高精度に形成することが可能なマスクを用いて形成することが可能であり、ＶＣＳＥＬ素子２００の狭ピッチ化が実現可能である。

【0080】

（第３の実施形態）
本技術の第３の実施形態に係るＶＣＳＥＬ素子について説明する。

【0081】

［ＶＣＳＥＬ素子の構造］
図１１は本実施形態に係るＶＣＳＥＬ素子３００の断面図である。同図に示すように、ＶＣＳＥＬ素子３００は、第１基板３１０と第２基板３２０から構成されている。また、第１基板３１０上には第１電極３３１が設けられ、第２基板３２０上には第２電極３３２が設けられている。

【0082】

第１基板３１０は、基材３１１、第１ＤＢＲ層３１２及び半導体層３１３を備える。基材３１１は、ＶＣＳＥＬ素子３００の各層を支持する。基材３１１は、例えばｎ－ＧａＡｓからなるものとすることができるが、他の材料からなるものであってもよい。基材３１１の、半導体層３１３とは反対側の表面にはレンズ形状を有する凸部３１１ａが設けられている。凸部３１１ａの形状は、球面レンズ状であってもよく、シリンドリカルレンズ状やその他のレンズ形状であってもよい。

【0083】

第１ＤＢＲ層３１２は、凸部３１１ａ上に設けられ、波長λの光を反射するＤＢＲとして機能する。第１ＤＢＲ層３１２の各層は凸部３１１ａの形状に沿って湾曲し、レンズを構成する。第１ＤＢＲ層３１２は、低屈折率層と高屈折率層を交互に複数積層したものとすることができる。低屈折率層は例えばＡｌＧａＡｓからなり、高屈折率層は例えばＧａＡｓからなる。低屈折率層と高屈折率層の厚さはそれぞれλ／４が好適である。

【0084】

半導体層３１３は、第１クラッド層３１４、活性層３１５及び第２クラッド層３１６を含む。第１クラッド層３１４は、基材３１１上に設けられ、光及び電流を活性層３１５に閉じ込める層である。第１クラッド層３１４は例えばＧａＡｓからなる。

【0085】

活性層３１５は、第１クラッド層３１４上に設けられ、自然放出光の放出及び増幅を行う。活性層３１５は、量子井戸層と障壁層を交互に積層した多重量子井戸構造を有し、量子井戸層は例えばＩｎＧａＡｓからなり、障壁層は例えばＧａＡｓからなるものとすることができる。また、活性層３１５は量子井戸構造に限られず、量子ドット構造等を有するものであってもよい。

【0086】

第２クラッド層３１６は、活性層３１５上に設けられ、光及び電流を活性層３１５に閉じ込める層である。第２クラッド層３１６は例えばＧａＡｓからなる。なお、半導体層３１３の構成はここに示すものに限られず、第１クラッド層３１４及び第２クラッド層３１６の一方又は両方を有さず、少なくとも活性層３１５を有するものであればよい。

【0087】

第２基板３２０は、狭窄層３２１及び第２ＤＢＲ層３２２を備える。第２基板３２０は、狭窄層３２１が第１基板３１０の半導体層３１３に隣接するように第１基板３１０に接合されている。図１１において、第１基板３１０と第２基板３２０の接合面を接合面Ｓとして示す。

【0088】

第２基板３２０は第２の実施形態に係る第２基板２２０と同一の構成を有する。即ち、狭窄層３２１は狭窄領域３２１ａ、注入領域３２１ｂ及び外周領域３２１ｃを有し、これらはそれぞれ狭窄領域２２１ａ、注入領域２２１ｂ及び外周領域２２１ｃと同一の構成を有する。また、第２ＤＢＲ層３２２は、第２ＤＢＲ層２２２と同一の構成を有する。

【0089】

第１電極３３１は、導電性材料からなり、基材３１１及び第１ＤＢＲ層３１２上に設けられている。第１電極３３１例えば基材３１１側から順に、ＡｕＧｅ層、Ｎｉ層及びＡｕ層を積層したものとすることができる。

【0090】

第２電極３３２は、導電性材料からなり、第２ＤＢＲ層３２２上に設けられている。第２電極３３２は、Ｚ方向から見て、注入領域３２１ｂを中心とする円環状形状を有するものとすることができる。第２電極３３２は例えば、第２ＤＢＲ層３２２側から順にＴｉ層、Ｐｔ層及びＡｕ層を積層したものとすることができる。

【0091】

ＶＣＳＥＬ素子３００は以上のような構成を有する。なお、各層の材料は上述のものに限られず、ＶＣＳＥＬ素子３００が動作可能なものであればよい。各層の形状や厚みも適宜調整可能である。

【0092】

［ＶＣＳＥＬ素子の動作］
ＶＣＳＥＬ素子３００は第１の実施形態に係るＶＣＳＥＬ素子１００と同様に動作する。ＶＣＳＥＬ素子３００では高精度に狭窄領域３２１ａを作製することが可能であり、ＯＡ径のばらつきを防止することが可能である。さらに、ＶＣＳＥＬ素子３００は、狭窄領域３２１ａを空隙ではなく、材料が存在する領域とすることにより狭窄層３２１が熱を伝達しやすく、放熱性を向上させることが可能である。

【0093】

また、ＶＣＳＥＬ素子３００では基材３１１上にレンズ構造を設けることにより、半導体層３１３側から基材３１１に入射する光はレンズ状の第１ＤＢＲ層３１２によって注入領域３２１ｂに集光され、光閉じ込め性を向上させることができる。このため、狭窄領域３２１ａと注入領域３２１ｂの屈折率差が小さい場合であっても、高い光閉じ込め性を実現することができる。

【0094】

［ＶＣＳＥＬ素子の製造方法］
ＶＣＳＥＬ素子３００は第１の実施形態同様に、第１基板３１０と第２基板３２０を作製し、両基板を接合することにより作製することが可能である。狭窄層３２１は、フォトリソグラフィ等によって高精度に形成することが可能なマスクを用いて形成することが可能であり、ＶＣＳＥＬ素子３００の狭ピッチ化が実現可能である。

【0095】

（第４の実施形態）
本技術の第４の実施形態に係るＶＣＳＥＬ素子について説明する。

【0096】

［ＶＣＳＥＬ素子の構造］
図１２は本実施形態に係るＶＣＳＥＬ素子４００の断面図である。同図に示すように、ＶＣＳＥＬ素子４００は、第１基板４１０と第２基板４２０から構成されている。また、第１基板４１０上には第１電極４３１が設けられ、第２基板４２０上には第２電極４３２が設けられている。

【0097】

第１基板４１０は、基材４１１、第１ＤＢＲ層４１２及び半導体層４１３を備える。基材４１１は、ＶＣＳＥＬ素子４００の各層を支持する。基材４１１は、例えばｎ－ＧａＡｓからなるものとすることができるが、他の材料からなるものであってもよい。図１２に示すように、基材４１１は、注入領域４２１ｂに対応する位置に開口４１１ａが設けられている。

【0098】

第１ＤＢＲ層４１２は、開口４１１ａ内部に設けられ、波長λの光を反射するＤＢＲとして機能する。第１ＤＢＲ層４１２は、低屈折率層と高屈折率層を交互に複数積層したものとすることができる。第１ＤＢＲ層４１２は例えば誘電体ＤＢＲであり、低屈折率層は例えばＳｉＯ_２からなり、高屈折率層は例えばＴａ_２Ｏ_５からなるものとすることができる。低屈折率層と高屈折率層の厚さはそれぞれλ／４が好適である。

【0099】

半導体層４１３は、第１クラッド層４１４、活性層４１５及び第２クラッド層４１６を含む。第１クラッド層４１４は、基材４１１及び第１ＤＢＲ層４１２上に設けられ、光及び電流を活性層４１５に閉じ込める層である。第１クラッド層４１４は例えばＧａＡｓからなる。

【0100】

活性層４１５は、第１クラッド層４１４上に設けられ、自然放出光の放出及び増幅を行う。活性層４１５は、量子井戸層と障壁層を交互に積層した多重量子井戸構造を有し、量子井戸層は例えばＩｎＧａＡｓからなり、障壁層は例えばＧａＡｓからなるものとすることができる。また、活性層４１５は量子井戸構造に限られず、量子ドット構造等を有するものであってもよい。

【0101】

第２クラッド層４１６は、活性層４１５上に設けられ、光及び電流を活性層４１５に閉じ込める層である。第２クラッド層４１６は例えばＧａＡｓからなる。なお、半導体層４１３の構成はここに示すものに限られず、第１クラッド層４１４及び第２クラッド層４１６の一方又は両方を有さず、少なくとも活性層４１５を有するものであればよい。

【0102】

第２基板４２０は、狭窄層４２１及び第２ＤＢＲ層４２２を備える。第２基板４２０は、狭窄層４２１が第１基板４１０の半導体層４１３に隣接するように第１基板４１０に接合されている。図１２において、第１基板４１０と第２基板４２０の接合面を接合面Ｓとして示す。

【0103】

第２基板４２０は第１の実施形態に係る第２基板１２０と同一の構成を有する。即ち、狭窄層４２１は狭窄領域４２１ａ、注入領域４２１ｂ及び外周領域４２１ｃを有し、これらはそれぞれ狭窄領域１２１ａ、注入領域１２１ｂ及び外周領域１２１ｃと同一の構成を有する。また、第２ＤＢＲ層４２２は、第２ＤＢＲ層１２２と同一の構成を有する。

【0104】

第１電極４３１は、導電性材料からなり、基材４１１及び第１ＤＢＲ層４１２上に設けられている。第１電極４３１例えば基材３１１側から順に、ＡｕＧｅ層、Ｎｉ層及びＡｕ層を積層したものとすることができる。

【0105】

第２電極４３２は、導電性材料からなり、第２ＤＢＲ層４２２上に設けられている。第２電極４３２は、Ｚ方向から見て、注入領域４２１ｂを中心とする円環状形状を有するものとすることができる。第２電極４３２は例えば、第２ＤＢＲ層４２２側から順にＴｉ層、Ｐｔ層及びＡｕ層を積層したものとすることができる。

【0106】

ＶＣＳＥＬ素子４００は以上のような構成を有する。なお、各層の材料は上述のものに限られず、ＶＣＳＥＬ素子４００が動作可能なものであればよい。各層の形状や厚みも適宜調整可能である。例えば、ＶＣＳＥＬ素子４００において第１ＤＢＲ層４１２は誘電体ＤＢＲであり、第２ＤＢＲ層４２２は半導体ＤＢＲとしたが、第１ＤＢＲ層４１２は半導体ＤＢＲであり、第２ＤＢＲ層４２２は誘電体ＤＢＲであってもよく、両方が誘電体ＤＢＲであってもよい。

【0107】

［ＶＣＳＥＬ素子の動作］
ＶＣＳＥＬ素子４００は第１の実施形態に係るＶＣＳＥＬ素子１００と同様に動作する。ＶＣＳＥＬ素子４００では高精度に狭窄領域４２１ａを作製することが可能であり、ＯＡ径のばらつきを防止することが可能である。

【0108】

［ＶＣＳＥＬ素子の製造方法］
ＶＣＳＥＬ素子４００は第１の実施形態同様に、第１基板４１０と第２基板４２０を作製し、両基板を接合することにより作製することが可能である。狭窄層４２１は、フォトリソグラフィ等によって高精度に形成することが可能なマスクを用いて形成することが可能であり、ＶＣＳＥＬ素子４００の狭ピッチ化が実現可能である。

【0109】

（第５の実施形態）
本技術の第５の実施形態に係るＶＣＳＥＬ素子について説明する。

【0110】

［ＶＣＳＥＬ素子の構造］
図１３は本実施形態に係るＶＣＳＥＬ素子５００の断面図である。同図に示すように、ＶＣＳＥＬ素子５００は、第１基板５１０と第２基板５２０から構成されている。また、第１基板５１０上には第１電極５３１が設けられ、第２基板５２０上には第２電極５３２が設けられている。

【0111】

第１基板５１０は、半導体層５１１及び第１ＤＢＲ層５１２を備える。半導体層５１１は、第１クラッド層５１４、活性層５１５及び第２クラッド層５１６を含む。第１クラッド層５１４は、光及び電流を活性層５１５に閉じ込める層である。第１クラッド層５１４は例えばＩｎＰからなる。

【0112】

活性層５１５は、第１クラッド層５１４上に設けられ、自然放出光の放出及び増幅を行う。活性層５１５は、量子井戸層と障壁層を交互に積層した多重量子井戸（ＭＱＷ：multi quantum well）構造を有し、量子井戸層は例えばＩｎＧａＡｓ、ＩｎＧａＡｓＰ又はＡｌＧａＩｎＡｓからなり、障壁層は例えばＩｎＰからなるものとすることができる。また、活性層５１５は量子井戸構造に限られず、量子ドット構造等を有するものであってもよい。

【0113】

第２クラッド層５１６は、活性層５１５上に設けられ、光及び電流を活性層５１５に閉じ込める層である。第２クラッド層５１６は例えばＩｎＰからなる。なお、半導体層５１１の構成はここに示すものに限られず、第１クラッド層５１４及び第２クラッド層５１６の一方又は両方を有さず、少なくとも活性層５１５を有するものであればよい。

【0114】

第１ＤＢＲ層５１２は、半導体層５１１上に設けられ、波長λの光を反射するＤＢＲとして機能する。第１ＤＢＲ層５１２は、低屈折率層と高屈折率層を交互に複数積層したものとすることができる。第１ＤＢＲ層５１２は例えば誘電体ＤＢＲであり、低屈折率層は例えばＳｉＯ_２からなり、高屈折率層は例えばＴａ_２Ｏ_５からなるものとすることができる。低屈折率層と高屈折率層の厚さはそれぞれλ／４が好適である。

【0115】

第１ＤＢＲ層５１２及び半導体層５１１は、製造プロセスにおいて用いる、ＩｎＰからなる基材上にエピタキシャル結晶成長により形成可能なものとすることができる。上記第１ＤＢＲ層５１２及び半導体層５１１の各材料は、ＩｎＰからなる基材上にエピタキシャル結晶成長により形成可能である。

【0116】

第２基板５２０は、基材５２１、第２ＤＢＲ層５２２及び狭窄層５２３を備える。第２基板５２０は、狭窄層５２３が第１基板５１０の半導体層５１１に隣接するように第１基板５１０に接合されている。図１３において、第１基板５１０と第２基板５２０の接合面を接合面Ｓとして示す。

【0117】

基材５２１は、ＶＣＳＥＬ素子５００の各層を支持する。基材５２１は、例えばｎ－ＧａＡｓからなるものとすることができるが、他の材料からなるものであってもよい。

【0118】

第２ＤＢＲ層５２２は、基材５２１上に設けられ、波長λの光を反射するＤＢＲとして機能する。第２ＤＢＲ層５２２は、低屈折率層と高屈折率層を交互に複数積層したものとすることができる。第２ＤＢＲ層５２２は例えば半導体ＤＢＲであり、低屈折率層は例えばＡｌＧａＡｓからなり、高屈折率層は例えばＧａＡｓからなるものとすることができる。低屈折率層と高屈折率層の厚さはそれぞれλ／４が好適である。

【0119】

狭窄層５２３は、第２ＤＢＲ層５２２上に設けられ、電流に狭窄作用を付与する。図１３に示すように、狭窄層５２３は狭窄領域５２３ａ、注入領域５２３ｂ及び外周領域５２３ｃを有する。注入領域５２３ｂは狭窄層５２３の中央部に設けられ、狭窄領域５２３ａａは注入領域５２３ｂを囲む環状に形成されている。外周領域５２３ｃは狭窄領域５２３ａの外周に設けられている。

【0120】

狭窄領域５２３ａは、注入領域５２３ｂより導電性が小さい領域である。狭窄領域５２３ａは図１３に示すように、空隙とすることができる。また、狭窄領域５２３ａは、注入領域５２３ｂより導電性が小さい材料からなる領域であってもよい。

【0121】

注入領域５２３ｂは、狭窄領域５２３ａより導電性が大きい領域である。また、注入領域５２３ｂは、狭窄領域５２３ａより屈折率が大きい材料からなるものが好適である。注入領域５２３ｂは、例えばＧａＡｓからなるものとすることができる。注入領域５２３ｂは、Ｚ方向からみて円形形状を有するものとすることができる。また、注入領域５２３ｂの形状は円形に限られず、矩形その他の形状を有するものであてもよい。

【0122】

外周領域５２３ｃは、注入領域５２３ｂと同一の材料からなるものとすることができる。また、外周領域５２３ｃは設けられなくてもよく、狭窄領域５２３ａが、注入領域５２３ｂの周縁からＶＣＳＥＬ素子５００の端面にわたって形成されてもよい。

【0123】

第２ＤＢＲ層５２２及び狭窄層５２３は、ＧａＡｓからなる基材５２１上にエピタキシャル結晶成長により形成可能なものとすることができる。上記第２ＤＢＲ層５２２及び狭窄層５２３の各材料は、ＧａＡｓからなる基材５２１上にエピタキシャル結晶成長により形成可能である。

【0124】

第１電極５３１は、導電性材料からなり、半導体層５１１上に設けられている。第１電極５３１は、Ｚ方向から見て、注入領域５２３ｂを中心とする円環状形状を有するものとすることができる。第１電極５３１例えば半導体層５１１側から順に、Ｔｉ層、Ｐｔ層及びＡｕ層を積層したものとすることができる。

【0125】

第２電極５３２は、導電性材料からなり、基材５２１上に設けられている。第２電極５３２は例えば、基材５２１側から順にＡｕＧｅ層、Ｎｉ層及びＡｕ層を積層したものとすることができる。

【0126】

ＶＣＳＥＬ素子５００は以上のような構成を有する。なお、各層の材料は上述のものに限られず、ＶＣＳＥＬ素子５００が動作可能なものであればよい。各層の形状や厚みも適宜調整可能である。

【0127】

ここでＶＣＳＥＬ素子５００は、第１基板５１０と第２基板５２０が接合されて形成されているため、上記のように第１基板５１０と第２基板５２０で異なる材料からなるものとすることも可能である。例えば、第１基板５１０はＩｎＰ系材料からなり、第２基板５２０はＧａＡｓ系材料からなるものとすることが可能である。

【0128】

［ＶＣＳＥＬ素子の動作］
ＶＣＳＥＬ素子５００は第１の実施形態に係るＶＣＳＥＬ素子１００と同様に動作する。ＶＣＳＥＬ素子５００では高精度に狭窄領域５２３ａを作製することが可能であり、ＯＡ径のばらつきを防止することが可能である。

【0129】

［ＶＣＳＥＬ素子の製造方法］
ＶＣＳＥＬ素子５００は第１の実施形態同様に、第１基板５１０と第２基板５２０を作製し、両基板を接合することにより作製することが可能である。狭窄層５２３は、フォトリソグラフィ等によって高精度に形成することが可能なマスクを用いて形成することが可能であり、ＶＣＳＥＬ素子５００の狭ピッチ化が実現可能である。

【0130】

（第６の実施形態）
本技術の第６の実施形態に係るＶＣＳＥＬ素子について説明する。

【0131】

図１４は本実施形態に係るＶＣＳＥＬ素子６００の断面図である。同図に示すように、ＶＣＳＥＬ素子６００は、第１基板６１０と第２基板６２０から構成されている。また、第１基板６１０上には第１電極６３１が設けられ、第２基板６２０上には第２電極６３２が設けられている。

【0132】

第１基板６１０は、第１ＤＢＲ層６１１及び半導体層６１２を備える。第１ＤＢＲ層６１１は、波長λの光を反射するＤＢＲとして機能する。第１ＤＢＲ層６１１は、低屈折率層と高屈折率層を交互に複数積層したものとすることができる。第１ＤＢＲ層６１１は例えば半導体ＤＢＲであり、低屈折率層は例えばＡｌＧａＡｓからなり、高屈折率層は例えばＧａＡｓからなるものとすることができる。低屈折率層と高屈折率層の厚さはそれぞれλ／４が好適である。

【0133】

半導体層６１２は、第１クラッド層６１４、活性層６１５及び第２クラッド層６１６を含む。半導体層６１２は、第１の実施形態に係る半導体層１１３と同一の構成を有する。即ち、第１クラッド層６１４、活性層６１５及び第２クラッド層６１６はそれぞれ第１クラッド層１１４、活性層１１５及び第２クラッド層１１６と同一の構成を有する。

【0134】

第２基板６２０は、狭窄層６２１及び第２ＤＢＲ層６２２を備える。第２基板６２０は、狭窄層６２１が第１基板６１０の半導体層６１２に隣接するように第１基板６１０に接合されている。図１４において、第１基板６１０と第２基板６２０の接合面を接合面Ｓとして示す。

【0135】

狭窄層６２１は、半導体層６１２上に設けられ、電流に狭窄作用を付与する。狭窄層６２１は、第１の実施形態に係る狭窄層１２１と同一の構成を有する。即ち、狭窄層６２１は、狭窄領域６２１ａ、注入領域６２１ｂ及び外周領域６２１ｃを有し、これらはそれぞれ狭窄領域１２１ａ、注入領域１２１ｂ及び外周領域１２１ｃと同一の構成を有する。

【0136】

第２ＤＢＲ層６２２は、狭窄層６２１上に設けられ、波長λの光を反射するＤＢＲとして機能する。第２ＤＢＲ層６２２は、低屈折率層と高屈折率層を交互に複数積層したものとすることができる。第２ＤＢＲ層６２２は例えば半導体ＤＢＲであり、低屈折率層は例えばＡｌＧａＡｓからなり、高屈折率層は例えばＧａＡｓからなるものとすることができる。低屈折率層と高屈折率層の厚さはそれぞれλ／４が好適である。

【0137】

ここで、第１ＤＢＲ層６１１と第２ＤＢＲ層６２２は、第１ＤＢＲ層６１１側（図中、下方）にレーザ光を放出するように構成されている。図１４においてレーザ光が出射される面を光出射面Ｈとして示す。

【0138】

第１電極６３１は、導電性材料からなり、第１ＤＢＲ層６１１上に設けられている。第１電極６３１は、Ｚ方向から見て、注入領域６２１ｂを中心とする円環状形状を有するものとすることができる。第１電極６３１例えば第１ＤＢＲ層６１１側から順に、ＡｕＧｅ層、Ｎｉ層及びＡｕ層を積層したものとすることができる。

【0139】

第２電極６３２は、導電性材料からなり、第２ＤＢＲ層６２２上に設けられている。第２電極６３２は例えば、第２ＤＢＲ層６２２側から順にＴｉ層、Ｐｔ層及びＡｕ層を積層したものとすることができる。

【0140】

ＶＣＳＥＬ素子６００は以上のような構成を有する。なお、各層の材料は上述のものに限られず、ＶＣＳＥＬ素子６００が動作可能なものであればよい。各層の形状や厚みも適宜調整可能である。

【0141】

［ＶＣＳＥＬ素子の動作］
ＶＣＳＥＬ素子６００は、レーザ光の出射方向を除き、第１の実施形態に係るＶＣＳＥＬ素子１００と同様に動作する。ＶＣＳＥＬ素子６００では高精度に狭窄領域６２１ａを作製することが可能であり、ＯＡ径のばらつきを防止することが可能である。

【0142】

［ＶＣＳＥＬ素子の製造方法］
ＶＣＳＥＬ素子６００は第１の実施形態同様に、第１基板６１０と第２基板６２０を作製し、両基板を接合することにより作製することが可能である。狭窄層６２１は、フォトリソグラフィ等によって高精度に形成することが可能なマスクを用いて形成することが可能であり、ＶＣＳＥＬ素子６００の狭ピッチ化が実現可能である。

【0143】

（第７の実施形態）
本技術の第７の実施形態に係るＶＣＳＥＬ素子アレイについて説明する。

【0144】

図１５は、本実施形態に係るＶＣＳＥＬ素子アレイ７００の断面図である。同図に示すように、ＶＣＳＥＬ素子アレイ７００は、複数のＶＣＳＥＬ素子１００が配列されたアレイである。図１５ではＶＣＳＥＬ素子アレイ７００は３つのＶＣＳＥＬ素子１００を含むが、ＶＣＳＥＬ素子１００の数は複数であればよく、３つに限られない。

【0145】

各ＶＣＳＥＬ素子１００は第１の実施形態において説明した構成を有し、狭窄層１２１及び第１電極１３２を除く各層は、複数のＶＣＳＥＬ素子１００の間で連続した層である。

【0146】

ＶＣＳＥＬ素子アレイ７００は、第１基板１１０と第２基板１２０に、各ＶＣＳＥＬ素子１００に対応する構造を形成した後、第１基板１１０と第２基板１２０を接合することで形成することができる。狭窄層１２１は、第１の実施形態と同様にフォトリソグラフィ等を利用して高精度に形成することが可能であり、ＶＣＳＥＬ素子１００の狭ピッチ化が可能である。さらに、狭ピッチ化により、従来構造のエミッタ数と同じでもチップサイズが小さくなり、歩留まりを改善することができる。

【0147】

なお、ここでは第１の実施形態に係るＶＣＳＥＬ素子１００のアレイについて示したが、第２乃至第６の実施形態に係るＶＣＳＥＬ素子も同様にアレイ化が可能である。

【0148】

（第８の実施形態）
本技術の第８の実施形態に係るＶＣＳＥＬモジュールについて説明する。

【0149】

図１６は、本実施形態に係るＶＣＳＥＬモジュール８００の断面図である。同図に示すように、ＶＣＳＥＬモジュール８００は、第１の実施形態に係るＶＣＳＥＬ素子１００において、基材１１１に替えて回路基板８０１を備える。また、ＶＣＳＥＬ素子１００の表面は第２電極１３２を除き、誘電体膜８０２によって被覆されている。

【0150】

回路基板８０１は、例えば配線層や絶縁層が積層されたＩＣ（integrated circuit）基板である。回路基板８０１には、フォトダイオード８０３が設けられており、ＶＣＳＥＬモジュール８００によってＶＣＳＥＬ素子１００を発光素子、フォトダイオード８０３を受光素子とするＴＯＦ（Time Of Flight）モジュールが構成されている。

【0151】

ＶＣＳＥＬモジュール８００は、第１基板１１０と第２基板１２０を貼り合わせた後（図９参照）、基材１１１及び基材１５１を除去し、回路基板８０１に接合することにより作製することが可能である。ＶＣＳＥＬ素子１００はシリコンフォトニクスとの親和性が高く、ＴＯＦモジュールやパッケージへの応用展開が容易である。

【0152】

なお、図１６では１つのＶＣＳＥＬ素子１００を備えるＶＣＳＥＬモジュール８００を示すが、第７の実施形態に示すようなＶＣＳＥＬ素子アレイを回路基板に実装してＶＣＳＥＬモジュールとすることも可能である。回路基板と組み合わせることにより、各ＶＣＳＥＬ素子１００を独立駆動させることができる。

【0153】

なお、ここでは第１の実施形態に係るＶＣＳＥＬ素子１００のモジュールについて示したが、第２乃至第６の実施形態に係るＶＣＳＥＬ素子も同様にモジュール化が可能である。

【0154】

なお、本技術は以下のような構成もとることができる。

【0155】

（１）
活性層を含む半導体層と第１のＤＢＲ（Distributed Bragg Reflector）層が設けられた第１の基板と、
狭窄領域及び上記狭窄領域より導電性が大きい注入領域を有する狭窄層と、第２のＤＢＲ層が設けられ、上記狭窄層が上記半導体層に隣接するように上記第１の基板に接合された第２の基板と
を具備する垂直共振器型面発光レーザ素子。
（２）
上記（１）に記載の垂直共振器型面発光レーザ素子であって、
上記狭窄領域と上記注入領域は屈折率差を有する
垂直共振器型面発光レーザ素子。
（３）
上記（１）又は（２）に記載の垂直共振器型面発光レーザ素子であって、
上記狭窄領域は、上記注入領域を囲む環状に形成されている
垂直共振器型面発光レーザ素子。
（４）
上記（１）から（３）のうちいずれか一つに記載の垂直共振器型面発光レーザ素子であって、
上記狭窄領域は、上記狭窄層に設けられた空隙である
垂直共振器型面発光レーザ素子。
（５）
上記（１）から（４）のうちいずれか一つに記載の垂直共振器型面発光レーザ素子であって、
請求項１に記載の垂直共振器型面発光レーザ素子であって、
上記注入領域は、導電性材料からなり、
上記狭窄領域は、上記導電性材料に非導電化処理を施した材料からなる
垂直共振器型面発光レーザ素子。
（６）
上記（５）に記載の垂直共振器型面発光レーザ素子であって、
上記注入領域は、ＧａＡｓからなり、
上記狭窄領域は、ＧａＡｓのフッ化物からなる
垂直共振器型面発光レーザ素子。
（７）
上記（１）から（６）のうちいずれか一つに記載の垂直共振器型面発光レーザ素子であって、
上記第１の基板は、ＧａＡｓからなる基材上に結晶成長により形成された上記半導体層及び上記第１のＤＢＲ層を有し、
上記第２の基板は、ＧａＡｓからなる基材上に結晶成長により形成された上記狭窄層及び上記第２のＤＢＲ層を有する
垂直共振器型面発光レーザ素子。
（８）
上記（７）に記載の垂直共振器型面発光レーザ素子であって、
上記活性層は、ＧａＡｓからなる障壁層と、ＩｎＧａＡｓからなる量子井戸層を交互に積層した量子井戸構造を有する
垂直共振器型面発光レーザ素子。
（９）
上記（１）から（６）のうちいずれか一つに記載の垂直共振器型面発光レーザ素子であって、
上記第１の基板は、ＧａＡｓからなる基材上に結晶成長により形成された上記半導体層及び上記第１のＤＢＲ層を有し、
上記第２の基板は、ＩｎＰからなる基材上に結晶成長により形成された上記狭窄層及び上記第２のＤＢＲ層を有する
垂直共振器型面発光レーザ素子。
（１０）
上記（９）に記載の垂直共振器型面発光レーザ素子であって、
上記活性層は、ＩｎＰからなる障壁層と、ＩｎＧａＡｓ、ＩｎＧａＡｓＰ又はＡｌＧａＩｎＡｓからなる量子井戸層を交互に積層した量子井戸構造を有する
垂直共振器型面発光レーザ素子。
（１１）
上記（１）から（１０）のうちいずれか一つに記載の垂直共振器型面発光レーザ素子であって、
上記第１のＤＢＲ層は半導体ＤＢＲ又は誘電体ＤＢＲであり、
上記第２のＤＢＲ層は半導体ＤＢＲ又は誘電体ＤＢＲである
垂直共振器型面発光レーザ素子。
（１２）
上記（１）から（１１）のうちいずれか一つに記載の垂直共振器型面発光レーザ素子であって、
請求項１に記載の垂直共振器型面発光レーザ素子であって、
上記第２のＤＢＲ層側からレーザ光を出射する
垂直共振器型面発光レーザ素子。
（１３）
上記（１）から（１１）のうちいずれか一つに記載の垂直共振器型面発光レーザ素子であって、
請求項１に記載の垂直共振器型面発光レーザ素子であって、
上記第１のＤＢＲ層側からレーザ光を出射する
垂直共振器型面発光レーザ素子。
（１４）
活性層を含む半導体層と第１のＤＢＲ（Distributed Bragg Reflector）層が設けられた第１の基板と、狭窄領域及び上記狭窄領域より導電性が大きい注入領域を有する狭窄層と、第２のＤＢＲ層が設けられ、上記狭窄層が上記半導体層に隣接するように上記第１の基板に接合された第２の基板とを備える垂直共振器型面発光レーザ素子が複数配列された
垂直共振器型面発光レーザ素子アレイ。
（１５）
回路基板と、
活性層を含む半導体層と第１のＤＢＲ（Distributed Bragg Reflector）層が設けられた第１の基板と、狭窄領域及び上記狭窄領域より導電性が大きい注入領域を有する狭窄層と、第２のＤＢＲ層が設けられ、上記狭窄層が上記半導体層に隣接するように上記第１の基板に接合された第２の基板とを備え、上記回路基板に実装された垂直共振器型面発光レーザ素子と
を具備する垂直共振器型面発光レーザモジュール。
（１６）
活性層を含む半導体層と第１のＤＢＲ（Distributed Bragg Reflector）層が設けられた第１の基板を形成し、
狭窄領域及び上記狭窄領域より導電性が大きい注入領域を有する狭窄層と、第２のＤＢＲ層が設けられた第２の基板を形成し、
上記第１の基板と上記第２の基板を、上記狭窄層が上記半導体層に隣接するように接合する
垂直共振器型面発光レーザ素子アレイの製造方法。
（１７）
上記（１６）に記載の垂直共振器型面発光レーザ素子の製造方法であって
上記第２の基板を形成する工程では、フォトリソグラフィを用いて上記狭窄領域と上記注入領域を形成する
垂直共振器型面発光レーザ素子アレイの製造方法。

【符号の説明】

【0156】

１００、２００、３００、４００、５００、６００…ＶＣＳＥＬ素子
１１０、２１０、３１０、４１０、５１０、６１０…第１基板
１２０、２２０、３２０、４２０、５２０、６２０…第２基板
１１２、２１２、３１２、４１２、５１２、６１１…第１ＤＢＲ層
１２２、２２２、３２２、４２２、５２２、６２２…第２ＤＢＲ層
１１３，２１３、３１３、４１３、５１１、６１２…半導体層
１１５、２１５、３１５、４１５、５１５、６１５…活性層
１２１、２２１、３２１、４２１、５２１、６２１…狭窄層
７００…ＶＣＳＥＬ素子アレイ
８００…ＶＣＳＥＬモジュール
８０１…回路基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】