(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-05
(45)【発行日】2024-11-13
(54)【発明の名称】半導体素子及びこれを備えた半導体パッケージ
(51)【国際特許分類】
H01L 25/07 20060101AFI20241106BHJP
H01L 25/065 20230101ALI20241106BHJP
H01L 25/18 20230101ALI20241106BHJP
H01L 23/12 20060101ALI20241106BHJP
H01L 21/301 20060101ALI20241106BHJP
【ＦＩ】
H01L25/08 C
H01L23/12 501P
H01L21/78 C
【請求項の数】
20
(21)【出願番号】P 2020173726
(22)【出願日】2020-10-15
(65)【公開番号】P2021077869
(43)【公開日】2021-05-20
【審査請求日】2023-09-13
(31)【優先権主張番号】10-2019-0141313
(32)【優先日】2019-11-07
(33)【優先権主張国・地域又は機関】KR
(73)【特許権者】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】高 永權
(72)【発明者】
【氏名】李 在銀
(72)【発明者】
【氏名】許 ▲じゅん▼榮
【審査官】清水 稔
(56)【参考文献】
【文献】米国特許出願公開第２０１５／００９３８８０（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１４／００７７３８３（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１７／００３３０３２（ＵＳ，Ａ１）
【文献】特開２００５－３１１２１５（ＪＰ，Ａ）
【文献】特開２０１１－１１９３２４（ＪＰ，Ａ）
【文献】特開２０１０－１９９６２５（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１９／００６７２２８（ＵＳ，Ａ１）
【文献】特開２００３－１１００５４（ＪＰ，Ａ）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｈ０１Ｌ ２５／０７
Ｈ０１Ｌ ２３／１２
Ｈ０１Ｌ ２１／３０１
(57)【特許請求の範囲】
【請求項1】
互いに反対に位置する第１面及び第２面を有し、前記第１面は半導体素子が配置された素子領域を含み、前記第２面は、前記素子領域と重なる第１領域、及び前記第１領域を囲む第２領域に区分される半導体基板と、前記半導体基板の第２面に配置され、前記第２領域の少なくとも一部に位置するエッジパターンを有し、前記エッジパターンは、前記第１領域に位置する部分の厚さよりも薄い厚さを有するか、又は前記半導体基板の第２面が開放された領域を有する絶縁性保護層と、
前記絶縁性保護層において、前記第１領域上に位置する部分に配置され、前記半導体素子と電気的に連結された連結パッドと、を含む、半導体素子。
【請求項2】
前記エッジパターンは、前記第２面のエッジに沿って配置される、請求項１に記載の半導体素子。
【請求項3】
前記エッジパターンは、前記第２面のエッジから離隔され、前記第１領域を囲むように配置され、前記絶縁性保護層は、前記第２面のエッジに沿って配置された凸部を有する、請求項１に記載の半導体素子。
【請求項4】
前記エッジパターンは、前記第１領域を囲むように配置され、前記第２領域を開放するオープン領域と、前記オープン領域に配列され、前記絶縁性保護層と同一の物質を含む複数の凸構造物と、を含む、請求項１に記載の半導体素子。
【請求項5】
前記複数の凸構造物は、前記第１領域を囲むように複数の列に配列される、請求項４に記載の半導体素子。
【請求項6】
前記エッジパターンは、前記第１領域の周囲に配置され、前記絶縁性保護層に形成された複数の凹パターンを含む、請求項１に記載の半導体素子。
【請求項7】
前記複数の凹パターンは、前記第１領域を囲むように複数の列に配列される、請求項６に記載の半導体素子。
【請求項8】
前記エッジパターンは、前記第１領域に延長される部分を有し、前記延長された部分は、前記連結パッドと離隔されるように位置する、請求項１に記載の半導体素子。
【請求項9】
前記半導体基板を貫通し、前記半導体素子と前記連結パッドを電気的に連結する貫通電極をさらに含む、請求項１乃至８のいずれか１項に記載の半導体素子。
【請求項10】
前記半導体基板の第１面に配置され、前記素子領域に電気的に連結された第１配線構造体をさらに含む、請求項９に記載の半導体素子。
【請求項11】
前記絶縁性保護層と前記連結パッドの間に配置され、前記貫通電極と前記連結パッドを電気的に連結する第２配線構造体をさらに含む、請求項９又は１０に記載の半導体素子。
【請求項12】
前記第２配線構造体は、前記貫通電極と前記連結パッドを電気的に連結する金属配線と、前記金属配線を覆うように前記絶縁性保護層上に配置され、前記エッジパターンを埋め込む誘電体層と、を含む、請求項１１に記載の半導体素子。
【請求項13】
前記エッジパターンは、スクライブレーン及び整列キーのうちの少なくとも一部を含む、請求項１乃至１２のいずれか１項に記載の半導体素子。
【請求項14】
下部連結パッドが配置された下面、及び上部連結パッドが配置された上面を有し、前記下部連結パッドと前記上部連結パッドを電気的に連結する貫通電極を含む第１半導体素子と、前記第１半導体素子の上面にスタックされ、前記上部連結パッドに電気的に連結された第２半導体素子と、を含み、
前記第１半導体素子はそれぞれ、
前記第１半導体素子の下面及び上面に向かう第１面及び第２面を有し、前記第１面は素子領域を含み、前記第２面は、前記素子領域と重なる第１領域、及び前記第１領域を囲む第２領域に区分される半導体基板と、
前記半導体基板の第１面に配置され、前記素子領域と前記下部連結パッドを電気的に連結する第１配線構造体と、
前記半導体基板の第２面に配置され、前記第２領域の少なくとも一部に位置するエッジパターンを有し、前記エッジパターンは、前記第１領域に位置する部分の厚さよりも薄い厚さを有するか、又は前記半導体基板の第２面が開放された領域を有する絶縁性保護層と、を含む、半導体パッケージ。
【請求項15】
前記絶縁性保護層と前記上部連結パッドの間に配置された誘電体層と、前記誘電体層に配置され、前記上部連結パッドと前記貫通電極を電気的に連結する金属配線を有する第２配線構造体と、を含む、請求項１４に記載の半導体パッケージ。
【請求項16】
前記誘電体層は、前記絶縁性保護層の物質と異なる物質を含み、前記エッジパターンの少なくとも一部を埋め込む、請求項１５に記載の半導体パッケージ。
【請求項17】
前記エッジパターンの一部は、前記第２領域に隣接する第１領域に配置される、請求項１４乃至１６のいずれか1項に記載の半導体パッケージ。
【請求項18】
前記第１半導体素子はスタックされた複数の第１半導体素子を含み、前記第２半導体素子は前記複数の第１半導体素子のうち最上位の半導体素子の上部連結パッドと連結される、請求項１４乃至１７のいずれか１項に記載の半導体パッケージ。
【請求項19】
回路パターンを有するパッケージ基板と、前記パッケージ基板に配置され、前記回路パターンに連結された下部連結パッドが配置された下面、及び上部連結パッドが配置された上面を有し、前記下部連結パッドと前記上部連結パッドを連結する貫通電極を含む第１半導体素子と、
前記第１半導体素子の上面にスタックされ、前記上部連結パッドに電気的に連結された第２半導体素子と、を含み、
前記第１半導体素子はそれぞれ、
前記第１半導体素子の下面及び上面に向かう第１面及び第２面を有し、前記第１面は素子領域を含み、前記第２面は、前記素子領域と重なる第１領域、及び前記第１領域を囲む第２領域に区分される半導体基板と、
前記半導体基板の第１面に配置され、前記素子領域と前記下部連結パッドを電気的に連結する第１配線構造体と、
前記半導体基板の第２面に配置され、前記第２領域の少なくとも一部に位置するエッジパターンを有し、前記エッジパターンは、前記第１領域に位置する部分の厚さよりも薄い厚さを有するか、又は前記半導体基板の第２面が開放された領域を有する絶縁性保護層と、
前記絶縁性保護層上に配置され、前記上部連結パッドを含み、前記貫通電極を介して前記素子領域に電気的に連結される第２配線構造体と、を含む、半導体パッケージ。
【請求項20】
前記絶縁性保護層と前記上部連結パッドの間に配置された誘電体層と、前記誘電体層に配置され、前記上部連結パッドと前記貫通電極を電気的に連結する金属配線を有する第２配線構造体と、を含む、請求項１９に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子及びこれを備えた半導体パッケージに関するものである。
【背景技術】
【0002】
一般に、ウェハに一連の半導体工程を行い、上記ウェハを切断（ｓａｗ）することで、複数の半導体素子を製造することができる。
【0003】
ウェハの切断過程において、半導体素子にチッピング（ｃｈｉｐｐｉｎｇ）、バリ（ｂｕｒｒ）、又はクラック（ｃｒａｃｋ）のような損傷が発生することがある。かかる損傷は、上記切断工程が適用される面と反対に位置する面（例えば、半導体素子の背面）においてより大きく且つ簡単に発生する可能性があり、結果として、製造歩留まりが低下することがある。
【0004】
一方、半導体装置の高容量及び／又は高性能のための方法として、複数の半導体チップをスタックするパッケージング技術が広く用いられている。例えば、複数の半導体チップを垂直にスタックした２．５Ｄ（２．５－ｄｉｍｅｎｓｉｏｎａｌ）及び３Ｄ（３－ｄｉｍｅｎｓｉｏｎａｌ）パッケージのような半導体パッケージの開発が活発化しつつある。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明で解決しようとする課題のうちの１つは、切断工程で発生する損傷を減少させることができる半導体素子及びこれを備えた半導体パッケージを提供することである。
【課題を解決するための手段】
【0006】
本発明の一実施形態は、互いに反対に位置する第１面及び第２面を有し、前記第１面は半導体素子が配置された素子領域を含み、前記第２面は、前記素子領域と重なる第１領域、及び前記第１領域を囲む第２領域に区分される半導体基板と、前記半導体基板の第２面に配置され、前記第２領域の少なくとも一部に位置するエッジパターン（ｅｄｇｅ ｐａｔｔｅｒｎ）を有し、前記エッジパターンは、前記第１領域に位置する部分の厚さよりも薄い厚さを有するか、又は前記半導体基板の第２面が開放された領域を有する絶縁性保護層と、前記絶縁性保護層において、前記第１領域上に位置する部分に配置され、前記半導体素子と電気的に連結された連結パッドと、を含む半導体素子を提供する。
【0007】
本発明の他の実施形態は、下部連結パッドが配置された下面、及び上部連結パッドが配置された上面を有し、前記下部連結パッドと前記上部連結パッドを電気的に連結する貫通電極を含む第１半導体素子と、前記第１半導体素子の上面にスタックされ、前記上部連結パッドに電気的に連結された第２半導体素子と、を含み、前記第１半導体素子はそれぞれ、前記第１半導体素子の下面及び上面に向かう第１面及び第２面を有し、前記第１面は素子領域を含み、前記第２面は、前記素子領域と重なる第１領域、及び前記第１領域を囲む第２領域に区分される半導体基板と、前記半導体基板の第１面に配置され、前記素子領域と前記下部連結パッドを電気的に連結する第１配線構造体と、前記半導体基板の第２面に配置され、前記第２領域の少なくとも一部に位置するエッジパターンを有し、前記エッジパターンは、前記第１領域に位置する部分の厚さよりも薄い厚さを有するか、又は前記半導体基板の第２面が開放された領域を有する絶縁性保護層と、を含む半導体パッケージを提供する。
【0008】
本発明のさらに他の実施形態は、回路パターンを有するパッケージ基板と、前記パッケージ基板に配置され、前記回路パターンに連結された下部連結パッドが配置された下面、及び上部連結パッドが配置された上面を有し、前記下部連結パッドと前記上部連結パッドを連結する貫通電極を含む第１半導体素子と、前記第１半導体素子の上面にスタックされ、前記上部連結パッドに電気的に連結された第２半導体素子と、を含み、前記第１半導体素子はそれぞれ、前記第１半導体素子の下面及び上面に向かう第１面及び第２面を有し、前記第１面は素子領域を含み、前記第２面は、前記素子領域と重なる第１領域、及び前記第１領域を囲む第２領域に区分される半導体基板と、前記半導体基板の第１面に配置され、前記素子領域と前記下部連結パッドを電気的に連結する第１配線構造体と、前記半導体基板の第２面に配置され、前記第２領域の少なくとも一部に位置するエッジパターンを有し、前記エッジパターンは、前記第１領域に位置する部分の厚さよりも薄い厚さを有するか、又は前記半導体基板の第２面が開放された領域を有する絶縁性保護層と、前記絶縁性保護層上に配置され、前記上部連結パッドを含み、前記貫通電極を介して前記素子領域に電気的に連結される第２配線構造体と、を含む半導体パッケージを提供する。
【発明の効果】
【0009】
半導体素子の背面（ｂａｃｋ ｓｉｄｅ）に絶縁性保護層を加工することにより、識別可能なエッジパターンを提供することができる。上記エッジパターンは、切断工程のためのスクライブレーン（ｓｃｒｉｂｅ ｌａｎｅ）のような識別要素及び／又は半導体素子の損傷を防止することができる応力遮断要素として用いることができる。
【0010】
本発明の多様でありながら有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程で、より容易に理解することができる。
【図面の簡単な説明】
【0011】
【図1】本発明の一実施形態による半導体素子を示す下部平面図である。
【図4】本発明の一実施形態による複数の半導体素子が実現されたウェハを示す平面図である。
【図6】本発明の一実施形態による半導体素子が実現されたウェハの部分断面図である。
【図8】本発明の一実施形態によるウェハの部分断面図である。
【図11】本発明の一実施形態による半導体素子が実現されたウェハの部分断面図である。
【図13】本発明の一実施形態による半導体素子を示す下部平面図である。
【図15】本発明の一実施形態による半導体パッケージを示す断面図である。
【図17】本発明の一実施形態による半導体パッケージを示す断面図である。
【発明を実施するための形態】
【0012】
以下、添付の図面を参照して、本発明の様々な実施形態について説明する。
【0013】
【0014】
図１～図３を参照すると、本実施例による半導体素子１００は、互いに反対に位置する第１面１０１Ａ及び第２面１０１Ｂを有する半導体基板１０１と、上記半導体基板１０１の第１面１０１Ａに配置された配線構造体１３０と、を含むことができる。
【0015】
上記半導体基板１０１の第１面１０１Ａ上には素子領域ＤＡが提供されることができる。図３に示すように、上記素子領域ＤＡは、トランジスタを含む半導体素子（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｅｌｅｍｅｎｔｓ）１０３、及び上記半導体素子１０３に電気的に連結された相互連結部１０５が配置された上記半導体基板の第１面１０１Ａの一部領域を含むことができる。上記半導体基板１０１の第１面１０１Ａ上には、上記半導体素子１０３及び上記相互連結部１０５を覆う層間絶縁膜１０４が形成される。例えば、上記半導体基板１０１は、Ｓｉ又はＧｅのような半導体、又はＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＡｓ又はＩｎＰのような化合物半導体を含むことができる。
【0016】
上記配線構造体１３０は、上記層間絶縁膜１０４上に配置された誘電体層１３１と、上記誘電体層１３１内に配置され、上記相互連結部１０５に連結された金属配線１３２と、を含むことができる。上記金属配線１３２は、上記相互連結部１０５を介して上記半導体素子１０３に電気的に連結されることができる。
【0017】
例えば、上記層間絶縁膜１０４及び／又は上記誘電体層１３１は、シリコン酸化物又はシリコン酸化物系の絶縁性物質を含むことができ、具体的には、ＴＥＯＳ（ＴｅｔｒａＥｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）、又はその組み合わせであることができる。例えば、上記相互連結部１０５及び／又は上記金属配線１３２は、銅又は銅含有合金を含むことができる。
【0018】
上記配線構造体１３０上に第１絶縁性保護層１１０が配置されることができる。例えば、第１絶縁性保護層１１０は、シリコン酸化物又はシリコン酸化物系の絶縁性物質を含むことができる。第１連結パッド１４５は、上記金属配線１３２に連結されるように、上記誘電体層１３１内に配置される。上記第１連結パッド１４５の一部領域は上記第１絶縁性保護層１１０から露出し、上記第１連結パッド１４５の露出した領域に配置された連結端子１４９を含むことができる。例えば、上記連結端子１４９は、はんだボール、バンプ、又はピラーの形状を有することができる。
【0019】
本実施例において、上記半導体基板１０１の第２面１０１Ｂ上に第２絶縁性保護層１５０が配置されることができる。例えば、第２絶縁性保護層１５０は、第１絶縁性保護層１１０と同様に、シリコン酸化物又はシリコン酸化物系の絶縁性物質を含むことができる。
【0020】
上記半導体基板１０１の第２面１０１Ｂは、上記半導体基板１０１の厚さ方向に上記素子領域ＤＡと重なる第１領域Ｃ１、及び上記第１領域Ｃ１を囲む第２領域Ｃ２を有することができる。上記第２絶縁性保護層１５０は、上記第１領域Ｃ１において実質的に平坦な上部面を有するが、エッジ領域に該当する第２領域Ｃ２においては全体又は一部が除去された、又は厚さを減少させたエッジパターンＥＰを有する。
【0021】
上記半導体基板１０１の第２面１０１Ｂ上の第２領域Ｃ２は、上記素子領域ＤＡと重ならない領域であり、上記エッジパターンＥＰはウェハレベルにおけるスクライブレーン（ｓｃｒｉｂｅ ｌａｎｅ）の一部に該当することができる（図４及び図５参照）。
【0022】
本実施例に採用されたエッジパターンＥＰは、上記第２領域Ｃ２における上記第２絶縁性保護層１５０の部分を除去して上記半導体基板１０１の第２面１０１Ｂを露出させたオープン領域であることができる。図１に示すように、上記エッジパターンＥＰのオープン領域は、上記第２面１０１Ｂのエッジに沿って形成されることができる。
【0023】
上述のように、本実施例に採用されたエッジパターンＥＰは、上記半導体基板１０１の第２面１０１Ｂを露出させたオープン領域として例示されているが、他の実施例において、エッジパターンＥＰは、上記第２領域Ｃ２の上記絶縁性保護層１５０の部分の厚さを上記第１領域Ｃ１に位置する部分の厚さよりも薄くするパターンであることができる（図２及び図８参照）。
【0024】
上記エッジパターンＥＰは、ウェハレベルで提供されたスクライブレーンが個別のチップとして切断工程後のチップレベルで残留するスクライブレーンの一部領域であることができる。本実施例に採用されたスクライブレーンは、第２絶縁性保護層１５０の厚さを減少させるか、又は第２絶縁性保護層１５０を除去することによって形成することができる。
【0025】
かかるエッジパターンＥＰは、第２領域Ｃ２に位置し、切断過程における素子領域ＤＡ、及び第１領域Ｃ１に位置するバックサイド配線層（不図示）を保護するための応力緩和手段として用いることもできる。具体的には、上記エッジパターンＥＰは、切断される領域（例えば、図４のＳ１）と素子領域ＤＡの間に位置する不連続な構造物であって、切断過程で発生する応力が素子領域ＤＡに伝播される応力を遮断することができる。
【0026】
また、本実施例において、第２連結パッド１６５は、上記第１領域Ｃ１に位置する第２絶縁性保護層１５０の部分上に配置され、上記素子領域ＤＡと電気的に連結されることができる。図１に示すように、第２連結パッド１６５は、上記半導体基板１０１を貫通する貫通電極１２０に連結されることができる。上記貫通電極１２０は、導電性物質１２５と、上記導電性物質１２５と上記半導体基板１０１の間に配置された絶縁性バリア１２１と、を含むことができる。例えば、導電性物質１２５は、Ｃｕ、Ｃｏ、Ｍｏ、Ｒｕ、Ｗ、又はその合金を含むことができる。上記絶縁性バリア１２１は、ＳｉＯ２、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、ＳｉＣＯＨ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、又はその多孔性物質を含むことができる。
【0027】
上記貫通電極１２０は、上記第１配線構造体１３０の金属配線１３２を介して上記素子領域ＤＡ、すなわち、相互連結部１０５及び集積回路１０３に電気的に連結されることができる。これにより、上記第２連結パッド１６５は、上記素子領域ＤＡと電気的に連結されることができる。
【0028】
【0029】
図４を参照すると、ウェハＷは、マトリックス状に配列された複数の半導体素子と、上記複数の半導体素子を区分するスクライブレーンＳＬと、を含むことができる。
【0030】
上記半導体素子１００の素子領域ＤＡは、スクライブレーンＳＬによって囲まれることができる。これにより、スクライブレーンＳＬは、半導体素子１００の素子領域ＤＡによって互いに離隔されることができる。上記素子領域ＤＡは、上述のように、半導体工程で形成された集積回路を含む。例えば、集積回路１０３は、ロジック回路、メモリ回路、又はこれらの組み合わせを含むことができる。
【0031】
上記スクライブレーンＳＬは、上記ウェハＷに形成された半導体素子１００を分離するためのダイシング（ｄｉｃｉｎｇ）領域として提供される。
【0032】
図５に示すように、本実施例に採用されたスクライブレーンＳＬは、第２絶縁性保護層１５０を除去して、半導体基板１０１の第２面１０１ＢをオープンするトレンチＴとして提供することができる。図５に示された断面は、上述のように、図４のウェハＷをＩＩ－ＩＩ’に沿って切断した断面であり、図１に示された半導体素子１００を得るためのウェハＷの一部として理解することもできる。
【0033】
スクライブレーンＳＬのためのトレンチＴは、追加的な工程を行うことなく第２絶縁性保護層１５０に下部連結端子１６５のためのオープン領域を形成する工程においてともに形成されることができる。
【0034】
上記スクライブレーンＳＬは、上記ウェハＷの余裕空間であって、半導体工程やパッケージング工程に要求される様々な金属パターン１３５を含むことができる。例えば、上記金属パターン１３５は、テスト用の配線パターン、ＴＥＧ及び／又は整列キーを含むことができる。
【0035】
本実施例では、半導体素子１００のフロントサイドに位置するスクライブレーンに加えて、半導体素子１００のバックサイドに該当する第２面１０１Ｂに第２絶縁性保護層１５０を用いてスクライブレーンＳＬを形成することにより、切断工程の精度を高めることができるだけでなく、切断過程におけるバックサイドチッピングやクラックなどのような機械的損傷を防止することができる構造物として用いることができる。
【0036】
１つのウェハＷから上記スクライブレーンＳＬに沿って切断することにより、半導体素子１００をそれぞれ個別に分離する切断工程が行われることができる。例えば、切断工程は、レーザー、ブレード、又はプラズマのような切断手段を用いて行うことができる。
【0037】
上記スクライブレーンＳＬは、上記切断手段によって切断される領域であるカーフ（ｋｅｒｆ）領域Ｓ１と、上記カーフ領域Ｓ１と素子領域ＤＡの間に位置するバッファ領域Ｓ２と、を含む。いくつかの実施例において、上記カーフ領域Ｓ１には、切断のための予備パターンや物質を配置することで、迅速且つ効率的な切断を行うことができる。
【0038】
切断工程において、スクライブレーンＳＬのうちカーフ領域Ｓ１は除去され、上記バッファ領域Ｓ２は、各素子領域ＤＡを囲むエッジ領域、すなわち、第２領域Ｃ２として残留することができる。結果として、複数の半導体素子１００のバックサイド（すなわち、半導体基板１０１の第２面１０１Ｂ）は、素子領域ＤＡと重なる第１領域Ｃ１と、上記素子領域ＤＡを囲む第２領域Ｃ２と、を含むことができる。
【0039】
切断後に得られた半導体素子１００（図１～図３の１００参照）は、第２領域Ｃ２に、上記トレンチＴから得られるエッジパターンＥＰを有する。ウェハレベル（図５参照）におけるトレンチＴ、又はチップレベル（図１参照）におけるエッジパターンＥＰは、切断過程で発生する応力（又はクラック）が素子領域ＤＡに伝達されることを防止するための不連続な構造物として作用することができる。
【0040】
このように、チッピングのような損傷に弱い半導体素子１００のバックサイド（又は半導体基板１０１の第２面１０１Ｂ）に位置する第２絶縁性保護層１５０にトレンチＴ（又はエッジパターンＥＰ）を導入することにより、切断過程における半導体素子１００の損傷を減少させることができる。
【0041】
上述した実施例において、かかるエッジパターンＥＰを提供するスクライブレーンＳＬは、半導体基板１０１の第２面１０１Ｂを露出させるトレンチＴの形で例示されているが、これに限定されず、様々な他の形を有することができる。例えば、スクライブレーンＳＬは、第２絶縁性保護層１５０の厚さを減少させる方法で形成されることができる。かかる厚さ差を用いることで、上記エッジパターンＥＰの視認性（ｖｉｓｉｂｉｌｉｔｙ）が確保されることができる。一方、エッジパターンＥＰは、複数のトレンチで構成される（図７ａ及び図７ｂ参照）、或いはドット形状のように凸パターン又は凹パターンのような様々な他の形を有することができる（図１２及び図１３参照）。
【0042】
【0043】
図６を参照すると、本実施例によるウェハは、複数のトレンチＴ１、Ｔ２を含むスクライブレーンＳＬを有すること、及び第２絶縁性保護層１５０の厚さを用いてスクライブレーンＳＬを形成することを除き、図４及び図５に示されたウェハと同一又は同様の構造を有するものと理解することができる。また、本実施例の構成要素は、特に反対される記載がない限り、上述した実施例による半導体素子１００及びウェハＷの同一又は同様の構成要素についての説明を参照して理解することができる。
【0044】
本実施例に採用されたスクライブレーンＳＬは、第１トレンチＴ１と、上記第１トレンチＴ１の両側に配置される第２トレンチＴ２と、を含むことができる。上記第２トレンチＴ２は、上記第１トレンチＴ１と、上記素子領域ＤＡと重なる第１領域Ｃ１との間に位置することができる。本実施例では、第１及び第２トレンチＴ１、Ｔ２の間にそれぞれライン状の凸部ＣＰが配置されることができる。
【0045】
本実施例において、第１及び第２トレンチＴ１、Ｔ２は、第２絶縁性保護層１５０の厚さを減少させる方法で提供されることができる。上記凸部ＣＰは、第２絶縁性保護層１５０が除去されないか、又は少なく除去された領域であって、第１及び第２トレンチＴ１、Ｔ２の底面に位置する第２絶縁性保護層１５０の部分の厚さよりも大きい厚さを有することができる。かかる厚さ差を用いることで、上記スクライブレーンＳＬに対する視認性（ｖｉｓｉｂｉｌｉｔｙ）が確保されることができる。いくつかの実施例において、かかる視認性を確保するために、上記第２絶縁性保護層１５０は、透明でない物質、すなわち、不透明又は半透明な物質で形成されることができる。
【0046】
切断工程後に、半導体素子に残留するエッジパターンは、切断工程において除去されるカーフ領域の幅に応じて異なる構造を有することができる。図６に示されたウェハには、互いに異なる幅を有する２つのカーフ領域Ｓ１’、Ｓ１’’が示されている。また、それによって切断工程後に得られる異なる構造のエッジパターンＥＰ’、ＥＰ’’は図７ａ及び図７ｂに示されている。図７ａ及び図７ｂは図６に示されたウェハから得られる半導体素子を示す平面図である。
【0047】
切断過程で除去される領域が図６に示されたウェハにおける第１カーフ領域Ｓ１’である場合、第１バッファ領域Ｓ２’が半導体素子１００Ａ’のエッジ領域として提供されることができる。
【0048】
図７ａを参照すると、半導体素子１００Ａ’の第２絶縁性保護層１５０は、第１バッファ領域Ｓ２’から得られた第１エッジパターンＥＰ’を有することができる。第１エッジパターンＥＰ’は、上記半導体素子１００Ａ’のバックサイドのエッジに沿って形成されたライン状の凸部ＣＰと、上記凸部ＣＰと上記第１領域Ｃ１の間に位置する第２トレンチＴ２と、を含むことができる。
【0049】
これと異なり、同一のウェハであっても、切断過程で除去される領域が図６に示されたウェハにおける第２カーフ領域Ｓ１’’である場合、第２バッファ領域Ｓ２’’が半導体素子１００Ａ’’のエッジ領域として提供されることができる。
【0050】
図７ｂを参照すると、半導体素子１００Ａ’’の第２絶縁性保護層１５０は、第１バッファ領域Ｓ２’’から得られた第２エッジパターンＥＰ’’を有することができる。第２エッジパターンＥＰ’’は、上記半導体素子１００Ａ’’のバックサイドのエッジに沿って形成された第１トレンチＴ１’と、上記第１領域Ｃ１に隣接する第２トレンチＴ２と、第１及び第２トレンチＴ１’、Ｔ２の間に位置するライン状の凸部ＣＰと、を含むことができる。
【0051】
このように、同一のウェハであっても、カーフ領域の幅に応じて異なる構造のエッジパターンが提供されることができる。上述した実施例において、１つの半導体素子は、４つのエッジ領域において同一の形状のエッジパターンを有する形を例示したが、スクライブレーンに沿った切断工程の条件が異なる場合、半導体素子の４つのエッジ領域のうちの一部は他の一部のエッジパターンと異なる構造のエッジパターンを有することもできる。
【0052】
図８は本発明の一実施形態によるウェハの部分断面図である。
【0053】
図８を参照すると、本実施例によるウェハは、整列キー（図９の「ＡＫ」参照）を有すること、及び第２絶縁性保護層１５０の厚さを用いてスクライブレーンＳＬを形成することを除き、図４及び図５に示されたウェハと同一又は同様の構造を有するものと理解することができる。また、本実施例の構成要素は、特に反対される記載がない限り、上述した実施例による半導体素子１００及びウェハＷの同一又は同様の構成要素についての説明を参照して理解することができる。
【0054】
本実施例に採用されたトレンチＴ’は、ウェハのバックサイドに位置する第２絶縁性保護層１５０の一部領域の厚さを減少させることによって得ることができる。かかるトレンチＴ’は、スクライブレーンＳＬに提供されることができる。かかるスクライブレーンＳＬには整列キーのような付加的なパターンもさらに形成されることができる。
【0055】
図９は図８のウェハを切断して得られた半導体素子１００Ｂの例を示す下部平面図である。また、図１０ａ及び図１０ｂはそれぞれ図９の半導体素子をＩＩＩ１－ＩＩＩ１’及びＩＩＩ２－ＩＩＩ２’線に沿って切断して見た断面図である。
【0056】
図９、図１０ａ、及び図１０ｂを参照すると、半導体素子１００Ｂのバックサイドのエッジ領域（又は第２領域Ｃ２）には、上記トレンチＴ’から得られたエッジパターンＥＰが提供されることができる。一エッジ領域に位置するエッジパターンＥＰの両コーナーには十字状の整列キーＡＫが配置されることができる。図１０ｂに示すように、整列キーＡＫは、第２絶縁性保護層１５０をエッチングせずに残留した部分で得られた凸パターンであることができる。他の実施例において、整列キーＡＫは、異なる位置に異なる数で配置されることができ、平面的な側面から円状、四角状のような他の様々な形状を有することができる。
【0057】
かかる整列キーＡＫは、半導体素子１００Ｂのバックサイド（又は半導体基板１０１の第２面１０１Ｂ）が上部に向かうスタック型半導体パッケージにおいて有効に活用されることができる。例えば、ＨＢＭ（ｈｉｇｈ ｂａｎｄｗｉｄｔｈ ｍｅｍｏｒｙ）のようなスタック型半導体パッケージ（図１５及び図１７参照）において、半導体チップのバックサイドが上面に向かうように配置され、他の半導体チップをスタックする際に、本実施例に採用された整列キーＡＫが有効に用いられることができる。
【0058】
このように、スクライブレーンＳＬだけでなく、整列キーＡＫのような付加的なパターンも、半導体素子１００Ｂのバックサイドに位置する第２絶縁性保護層１５０を加工した非平坦要素として提供されることができる。また、切断工程後に得られた最終的な半導体素子のエッジパターンは、かかる整列キーＡＫの少なくとも一部を含むこともできる。
【0059】
【0060】
図１１を参照すると、本実施例によるウェハは、スクライブレーンＳＬをトレンチＴとともに複数の凸構造物ＤＰで形成することを除き、図４及び図５に示されたウェハと同様の構造を有するものと理解することができる。また、本実施例の構成要素は、特に反対される記載がない限り、上述した実施例による半導体素子１００及びウェハＷの同一又は同様の構成要素についての説明を参照して理解することができる。
【0061】
本実施例に採用されたスクライブレーンＳＬは、オープン領域として形成されたトレンチＴと、上記トレンチＴの両側に第１領域Ｃ１を囲むように配置された複数の凸構造物ＤＰと、を含むことができる。かかる凸構造物ＤＰは、第２領域Ｃ２に配置されて、切断過程において素子領域ＤＡ及びバックサイド配線層（図１４の１７２参照）を保護するための応力緩和手段として用いられることができる。特に、本実施例に採用された複数の凸構造物ＤＰは、切断過程で発生する応力が素子領域ＤＡに伝播されることを効果的に遮断することができる不連続的な構造物であることができる。
【0062】
切断過程において、図１１に示されたウェハからカーフ領域Ｓ１が除去され、バッファ領域Ｓ２が半導体素子１００Ｃのエッジ領域として提供されることができる。
【0063】
図１２を参照すると、半導体素子１００Ｃの第２絶縁性保護層１５０は、バッファ領域Ｓ２から得られたエッジパターンＥＰを有することができる。本実施例に採用されたエッジパターンＥＰは、上記半導体素子１００Ｃのバックサイドのエッジに沿って形成されたトレンチＴと、上記トレンチＴに位置し、上記第１領域Ｃ１を囲む複数の凸構造物ＤＰと、を含むことができる。凸構造物ＤＰはそれぞれ、平面的な側面から同一のサイズを有する円状として例示されているが、これに限定されず、四角状、十字状のような他の多様な形状を有することができ、他のサイズのパターンを有することもできる。
【0064】
【0065】
図１３及び図１４を参照すると、本実施例による半導体素子１００Ｄは、エッジパターンＥＰが複数の凹パターンＨ１、Ｈ２で形成され、部分的に素子領域ＤＡと重なること、及び第２配線構造体１７０を有することを除き、図１～図３に示された半導体素子１００と同様の構造を有するものと理解することができる。また、本実施例の構成要素は、特に反対される記載がない限り、上述した実施例による半導体素子１００及びウェハＷの同一又は同様の構成要素についての説明を参照して理解することができる。
【0066】
本実施例に採用されたエッジパターンＥＰは、上記素子領域ＤＡと重なる第１領域Ｃ１を囲むように上記第２絶縁性保護層１５０に配列された複数の凹パターンＨ１、Ｈ２を含む。複数の凹パターンＨ１、Ｈ２は、上記第２絶縁性保護層１５０に形成された複数の孔であることができる。応力遮断効果を向上させるために、上記複数の凹パターンＨ１、Ｈ２は、上記第２領域Ｃ２の幅方向に複数の列に配列されることができる。さらに、第１凹パターンＨ１は、第２凹パターンＨ２と交差するように配置されることができる。
【0067】
また、上記エッジパターンＥＰが部分的に素子領域ＤＡと重なるように配置されることができる。すなわち、上記エッジパターンＥＰの一部は、第１領域Ｃ１にも位置することができる。例えば、図１３に示すように、複数の凹パターンＨ１、Ｈ２のうち第２凹パターンＨ２の一部は、第１領域Ｃ１に位置するように配置されることができる。上記エッジパターンＥＰは、素子領域ＤＡに配置された第１面１０１Ａに隣接する半導体素子１００Ｄのフロントサイドではなく、半導体基板１０１の第１面１０１Ａ、すなわち、半導体素子１００Ｄのバックサイドに配置された第２絶縁性保護層１５０に形成されるため、下部連結パッド１６５と接触しない範囲内で第１領域Ｃ１まで部分的に延長されることもできる。
【0068】
複数の凹パターンＨ１、Ｈ２はそれぞれ、平面的な側面から円状に限定されず、四角状、十字状のような他の様々な形状を有することができ、他の形状のパターンを組み合わせて構成することもできる。
【0069】
図１４に示すように、本実施例による半導体素子１００Ｄは、上記第２絶縁性保護層１５０と上記下部連結パッド１６５の間に配置された第２配線構造体１７０をさらに含むことができる。上記第２配線構造体１７０は、上記貫通電極１２０と上記下部連結パッド１６５を電気的に連結することができる。例えば、第２配線構造体１７０は、上記貫通電極１２０と上記下部連結パッド１６５を電気的に連結する金属配線１７２（又はバックサイド配線層ともする）と、上記金属配線１７２を覆うように上記第２絶縁性保護層１５０上に配置された誘電体層１７１と、を含むことができる。上記第２配線構造体１７０の誘電体層１７１は、上記エッジパターンＥＰのオープン領域又は薄膜領域を充填するように提供されることができる。上記誘電体層１７１は、上記第２絶縁性保護層１５０の物質と異なる物質を含むことができる。上記誘電体層１７１は、エッジパターンＥＰの視認性を確保するために、光透過性を有する物質を含むことができる。例えば、上記誘電体層１７１は、シリコン酸化物又はシリコン酸化物系の低誘電体物質を含むことができる。
【0070】
本実施例に採用された第２配線構造体１７０は、単一層の金属配線１７２を例示しているが、他の実施例では、複数の金属配線及び複数の誘電体層を含むこともできる。また、図１２に示された半導体素子１００Ｄの複数の凸構造物ＤＰも、図１３に示された凹パターンＨ１、Ｈ２のように、複数の列に配列されることができ、複数の列に配列された凸構造物ＤＰも互いに交差するように配列されることができる。
【0071】
【0072】
図１５を参照すると、本実施例による半導体パッケージ３００Ａは、垂直方向にスタックされた複数の第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３と、上位に配置された第２半導体チップ２００Ｂと、を含むことができる。
【0073】
複数の第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３及び第２半導体チップ２００Ｂはそれぞれ、反対の下面（又は「第１面」ともする）及び上面（又は「第２面」ともする）を有し、互いに異なる面（すなわち、第１面及び第２面）が対向するようにスタックされることができる。上記第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３は、下面に半導体基板２１０、配線構造体２３０、貫通電極２２０、下部連結パッド２４５、及び上部連結パッド２６５を含むことができる。但し、最上位に配置される第２半導体チップ２００Ｂは、貫通電極及び上部連結パッドを含まなくてもよい。
【0074】
図１５及び図１６を参照すると、各半導体基板２１０は、その下面に、トランジスタのような個別の半導体素子（又は集積回路）を含む素子領域ＤＡを含む。配線構造体２３０は、上記半導体基板２１０の下面に配置されて、それぞれ上記素子領域ＤＡを他の連結部（例えば、貫通電極２２０及び下部連結パッド２４５）と連結する。上記配線構造体２３０は、誘電体層２３１と、上記誘電体層２３１に配置された金属配線２３２と、を含むことができる。図１６に示すように、配線構造体２３０は、多層の金属配線層２３２を含むことができる。上記配線構造体２３０は、第１及び第２半導体チップ２００Ａ１、２００Ａ２、２００Ａ３及び２００Ｂの下面に配置された下部連結パッド２４５に連結されることができる。
【0075】
貫通電極２２０はそれぞれ、半導体基板２１０の上面から下面に向かって延長されることができ、配線構造体２３０を介して素子領域ＤＡに連結されることができる。貫通電極２２０の少なくとも一部は柱状であることができる。貫通電極２２０は、導電性物質２２５と、上記導電性物質２２５と上記半導体基板２１０の間に配置された絶縁性バリア２２１と、を含むことができる。例えば、導電性物質２２５は、Ｃｕ、Ｃｏ、Ｍｏ、Ｒｕ、Ｗ、又はその合金を含むことができる。上記絶縁性バリア２２１は、ＳｉＯ２、ＳｉＮ、ＳｉＣＮ、ＳｉＣ、ＳｉＣＯＨ、ＳｉＯＮ、Ａｌ２Ｏ３、ＡｌＮ、又はその多孔性物質を含むことができる。貫通電極２２０は、第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３の上面に配置された上部連結パッド２６５に連結されることができる。
【0076】
このように、貫通電極２２０は、配線構造体２３０に連結されて、複数の第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３の下部連結パッド２４５と上部連結パッド２６５を電気的にそれぞれ連結することができる。
【0077】
第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３の上部連結パッド２６５は、その上部に位置する他の第１及び第２半導体チップ２００Ａ２、２００Ａ３、及び２００Ｂの下部連結パッド２４５に直接接合（ｄｉｒｅｃｔ－ｂｏｎｄｉｎｇ）されることができる。上部連結パッド２６５及び下部連結パッド２４５は、互いに同一の金属、例えば、銅（Ｃｕ）を含むことができる。直接接触する上部連結パッド２６５と下部連結パッド２４５は、高温のアニール工程を介して銅の相互拡散によって結合することができる。上部連結パッド２６５及び下部連結パッド２４５の物質は、銅に限定されず、相互結合することができる他の物質（例えば、銀（Ａｕ））を用いることもできる。他の実施例では、はんだのような導電性バンプ及び非導電性フィルム（ＮＣＦ）を用いることで、上部連結パッド２６５と下部連結パッド２４５を連結することもできる。
【0078】
本実施例では、第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３の上部絶縁層２６１は、その上部に位置する他の第１及び第２半導体チップ２００Ａ２、２００Ａ３、及び２００Ｂの下部絶縁層２４１と直接接合されることができる。上部絶縁層２６１及び下部絶縁層２４１は、互いに同一の物質で形成されることができる。例えば、上部絶縁層２６１及び下部絶縁層２４１は、シリコン酸化物を含むことができる。上部絶縁層２６１及び下部絶縁層２４１は、直接接触した状態で高温のアニール工程を行うことにより、共有結合によって強固に接合されることができる。上部絶縁層２６１及び下部絶縁層２４１の絶縁物質は、シリコン酸化物に限定されず、相互結合することができる他の物質（例えば、ＳｉＣＮ）を用いることができる。
【0079】
本実施例では、上部絶縁層２６１と半導体基板２１０の間に絶縁性保護層２５０が配置される。絶縁性保護層２５０は、上部連結パッド２６１と半導体基板２１０の所望しない電気的接続を防止することができる。
【0080】
本実施例に採用された絶縁性保護層２５０は、上記半導体基板２１０の厚さ方向に上記素子領域ＤＡと重なる第１領域、及び上記第１領域を囲む第２領域（又はエッジ領域）を有することができる。上記絶縁性保護層２５０は、上記第１領域において実質的に平坦な面を有するが、エッジ領域においては全体又は一部が除去される、又は一定の厚さを減少させたエッジパターンＥＰを有することができる。本実施例に例示されたエッジパターンＥＰは、図１及び図３に例示されたエッジパターンＥＰと同様のトレンチ構造を有するオープン領域として例示されているが、上述した実施例のうち他の形のエッジパターンを採用することもできる。
【0081】
上記エッジパターンＥＰは、ウェハレベルで提供されるスクライブレーンが切断後の半導体素子１００の残留した部分であることができる。かかるエッジパターンＥＰは、エッジ領域に位置して切断過程において素子領域ＤＡ及びバックサイド配線層を保護するための応力緩和手段として用いられることができる。
【0082】
また、かかるエッジパターンＥＰは、本実施例のように、スタック型パッケージを製造する際に整列キーとして活用することもできる（図９参照）。
【0083】
ウェハレベルで切断して得られた第１及び第２半導体チップ２００Ａ１、２００Ａ２、２００Ａ３、及び２００Ｂは、フロントサイドに該当する素子領域ＤＡが下部に向かうように、また、バックサイドが上部に向かうようにスタックされることができる。具体的には、上記第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３の上面は、上述した実施例の半導体基板の第２面（例えば、図１の１０１Ｂ）に該当し、本実施例の絶縁性保護層２５０及び上部連結パッド２６５はそれぞれ、上述した実施例において第２絶縁性保護層（例えば、図１の１５０）及び第２連結パッド１６５に該当したものと理解することができる。
【0084】
これにより、第１及び第２半導体チップ２００Ａ２、２００Ａ３、及び２００Ｂのスタック過程において、その下部に位置する第１及び第２半導体チップ２００Ａ１、２００Ａ２、２００Ａ３のエッジパターンＥＰを整列キーとして活用することで、パッケージの製造過程においてさらに精密なスタックを図ることができる。
【0085】
第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３及び第２半導体チップ２００Ｂは、メモリチップ又はロジックチップであることができる。一例として、第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３及び第２半導体チップ２００Ｂは同一の種類のメモリチップであってもよく、他の例として、第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３及び第２半導体チップ２００Ｂのうち一部はメモリチップ、他の一部はロジックチップであってもよい。
【0086】
例えば、上記メモリチップは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリチップであるか、又はＰＲＡＭ（Ｐｈａｓｅ－ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）又はＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような不揮発性メモリチップであることができる。いくつかの実施例において、第１及び第２半導体チップ２００Ａ１、２００Ａ２、２００Ａ３、及び２００Ｂは、ＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）ＤＲＡＭであることができる。また、上記ロジックチップは、例えば、マイクロプロセッサ、アナログ素子、又はデジタルシグナルプロセッサ（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）であることができる。
【0087】
本実施例では、第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３及び第２半導体チップ２００Ｂがスタックされた半導体パッケージ３００Ａを例示しているが、半導体パッケージ３００Ａ内にスタックされる半導体チップの個数がこれに限定されるものではない。
【0088】
最下部に配置された第１半導体チップ２００Ａ１の下部連結パッド２４５上には、連結バンプ２７０が配置されることができる。連結バンプ２７０は、ピラー構造、ボール構造、又ははんだ層を含むことができる。連結バンプ２７０は外部回路基板と電気的に連結させるために用いられることができる。
【0089】
モールド部材２８０は、第１半導体チップ２００Ａ１、２００Ａ２、２００Ａ３及び第２半導体チップ２００Ｂの側面を囲むことができる。いくつかの実施例において、モールド部材２８０は、最上位に配置された第２半導体チップ２００Ｂの上面を覆うことができる。モールド部材２８０は、エポキシモールドコンパウンド（ｅｐｏｘｙ ｍｏｌｄ ｃｏｍｐｏｕｎｄ、ＥＭＣ）などを含むことができる。
【0090】
図１７は本発明の一実施形態による半導体パッケージを示す断面図である。
【0091】
図１７を参照すると、本実施例による半導体パッケージ３００Ｂは、パッケージ基板２８０と、上記パッケージ基板２８０上に垂直方向にスタックされた第１及び第２半導体チップ１００＿１、１００＿２と、を含むことができる。上記半導体パッケージ３００Ｂは、パッケージ基板２８０上に配置され、第１及び第２半導体チップ１００＿１、１００＿２を成形するモールド部材２８０をさらに含むことができる。
【0092】
パッケージ基板２８０は回路パターン２８２を含むことができる。例えば、パッケージ基板２８０は、プリント回路基板又はインターポーザであることができる。上記パッケージ基板２８０の下面には、回路パターン２８２に連結された連結バンプ２８４が配置されることができる。第１及び第２半導体チップ１００＿１、１００＿２は、上述した実施例による半導体素子であることができ、例えば、図１に示された半導体素子１００であることができる。第１及び第２半導体チップ１００＿１、１００＿２はそれぞれ、フロントサイドに該当する素子領域ＤＡがパッケージ基板２８０に向かうように、また、半導体基板１０１の第２面１０１Ｂが上部に向かうように実装されることができる。
【0093】
本実施例に採用された第２絶縁性保護層１５０は、上記半導体基板１０１の厚さ方向に上記素子領域ＤＡと重なる第１領域、及び上記第１領域を囲む第２領域（又はエッジ領域）を有することができる。上記エッジパターンＥＰは、ウェハレベルで提供されるスクライブレーンが切断した後、半導体素子１００の残留した部分であることができ、切断過程において素子領域ＤＡ及びバックサイド配線層を保護するための応力緩和手段として用いられることができる。
【0094】
また、かかるエッジパターンＥＰは、本実施例のように、スタック型パッケージを製造する際に整列キーとして活用されることもできる。第２半導体チップ１００＿２のスタック過程において、先にスタックされた第１半導体チップ１００＿１のエッジパターンＥＰを整列キーとして活用することで、パッケージの製造過程においてさらに精密なスタックを図ることができる。
【0095】
以上、本発明の実施形態について詳細に説明したが、本発明の技術的範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
【符号の説明】
【0096】
１００ 半導体素子
１０１ 半導体基板
１０１Ａ 第１面
１０１Ｂ 第２面
ＤＡ 素子領域
１１０ 第１絶縁性保護層
１５０ 第２絶縁性保護層
ＥＰ エッジパターン
１０１ 半導体基板
１０１Ａ 第１面
１０１Ｂ 第２面
ＤＡ 素子領域
１１０ 第１絶縁性保護層
１５０ 第２絶縁性保護層
ＥＰ エッジパターン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7a】
【図7b】
【図8】
【図9】
【図10a】
【図10b】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】