特許 7582621 整流回路およびそれを用いた電源

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-05

(45)【発行日】2024-11-13

(54)【発明の名称】整流回路およびそれを用いた電源

(51)【国際特許分類】

   H02M 7/12 20060101AFI20241106BHJP

【ＦＩ】

H02M7/12 A

【請求項の数】 12

(21)【出願番号】P 2021153029

(22)【出願日】2021-09-21

(65)【公開番号】P2023044912

(43)【公開日】2023-04-03

【審査請求日】2024-01-18

(73)【特許権者】

【識別番号】000233273

【氏名又は名称】ミネベアパワーデバイス株式会社

(74)【代理人】

【識別番号】110000350

【氏名又は名称】ポレール弁理士法人

(72)【発明者】

【氏名】三輪 明寛

(72)【発明者】

【氏名】庄司 浩幸

(72)【発明者】

【氏名】坂野 順一

(72)【発明者】

【氏名】内海 智之

(72)【発明者】

【氏名】樋口 孝裕

【審査官】武内 大志

(56)【参考文献】

【文献】特開２０１８－８８７２５（ＪＰ，Ａ）

【文献】特開２０１５－１１１９６９（ＪＰ，Ａ）

【文献】特開２００１－３７２２１（ＪＰ，Ａ）

【文献】特表２０２１－５２０７７４（ＪＰ，Ａ）

【文献】国際公開第２０２０／１８９３１７（ＷＯ，Ａ１）

【文献】米国特許出願公開第２０１７／０１７９８４６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０２Ｍ ７／１２

(57)【特許請求の範囲】

【請求項1】

アノードとカソードとを有する整流回路において、
第１の端子が前記整流回路の前記カソードに接続され、第２の端子が前記整流回路の前記アノードに接続される第１のスイッチング素子と、
カソードが前記第１の端子に接続され、アノードが前記第２の端子に接続される第１のダイオードと、
第３の端子が前記第１の端子に接続される第２のスイッチング素子と、
アノードが前記第２のスイッチング素子の第４の端子に接続される第２のダイオードと、
正極端子が前記第２のダイオードのカソードに接続され、負極端子が前記第２の端子に接続される第１のコンデンサと、
前記第４の端子と前記第２の端子間の電圧を検出し、電力を前記第１のコンデンサから供給されるコンパレータと、
入力端子が前記コンパレータの出力端子に接続され、出力端子が前記第１のスイッチング素子を制御するための前記第１のスイッチング素子の第５の端子に接続され、前記コンパレータの出力信号に基づいて前記第１のスイッチング素子を制御するゲートドライバと、
前記第２のスイッチング素子を制御する信号を入力する前記第２のスイッチング素子の第６の端子に接続される制御回路と、を備え、
前記制御回路は、前記第２のスイッチング素子を常にオン状態に制御し、前記第１のコンデンサの電圧が、所定の目標電圧より大きくならないように、前記第２のスイッチング素子の前記第６の端子と前記第４の端子間の電圧を制御することで前記第２のスイッチング素子の前記第３の端子から前記第４の端子へ流れる電流を制御することを特徴とする整流回路。

【請求項2】

請求項１に記載の整流回路において、
前記第１のスイッチング素子は、ドレイン端子とソース端子とゲート端子が、前記第１のスイッチング素子の前記第１の端子と前記第２の端子と前記第５の端子にそれぞれ相当する第１のＭＯＳＦＥＴであり、
前記第１のダイオードは、前記第１のＭＯＳＦＥＴのボディダイオードであることを特徴とする整流回路。

【請求項3】

請求項１に記載の整流回路において、
前記第２のスイッチング素子は、ドレイン端子とソース端子とゲート端子が、前記第２のスイッチング素子の前記第３の端子と前記第４の端子と前記第６の端子にそれぞれ相当する第２のＭＯＳＦＥＴであることを特徴とする整流回路。

【請求項4】

請求項３に記載の整流回路において、
前記第２のＭＯＳＦＥＴは、ｎチャネルのデプレッション型ＭＯＳＦＥＴであり、
前記制御回路は、第７の端子が前記第２のＭＯＳＦＥＴのソース端子に接続され、第８の端子が前記第２のＭＯＳＦＥＴのゲート端子に接続される第１の抵抗と、
第９の端子が前記第２のＭＯＳＦＥＴのゲート端子に接続され、第１０の端子が前記第２の端子に接続される第２の抵抗と、を有することを特徴とする整流回路。

【請求項5】

請求項４に記載の整流回路において、
前記第１の抵抗の抵抗値をＲ１とし、前記第２の抵抗の抵抗値をＲ２としたとき、温度上昇に伴い（Ｒ１＋Ｒ２）／Ｒ１が減少することを特徴とする整流回路。

【請求項6】

請求項１に記載の整流回路において、
一方の端子が前記第１の端子に接続され、他方の端子が前記第３の端子に接続される第３の抵抗を有することを特徴とする整流回路。

【請求項7】

請求項１に記載の整流回路において、
正極端子が前記第４の端子に接続され、負極端子が前記第２の端子に接続される第２のコンデンサを有することを特徴とする整流回路。

【請求項8】

請求項１に記載の整流回路において、
前記コンパレータは、第１の閾値と第２の閾値を有し、
検出した前記第４の端子と前記第２の端子間の電圧が前記第１の閾値より小さい場合に前記第１のスイッチング素子のオン信号を生成し、
検出した前記第４の端子と前記第２の端子間の電圧が前記第２の閾値より大きい場合に前記第１のスイッチング素子のオフ信号を生成することを特徴とする整流回路。

【請求項9】

請求項１に記載の整流回路において、
前記第１のコンデンサの前記所定の目標電圧は、前記コンパレータの最大定格電圧、前記ゲートドライバの最大定格電圧、前記第１のスイッチング素子の前記第５の端子と前記第２の端子間の最大定格電圧のうち最も低い最大定格電圧以下であることを特徴とする整流回路。

【請求項10】

請求項１に記載の整流回路において、
前記整流回路が同じ半導体パッケージに１つ以上内蔵されていることを特徴とする整流回路。

【請求項11】

請求項４に記載の整流回路において、
前記第１の抵抗および前記第２の抵抗の少なくともいずれか一方は、可変抵抗であることを特徴とする整流回路。

【請求項12】

請求項１から１１のいずれか１項に記載の整流回路を備えた電源。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、整流回路の構成とそれを用いた電源に係り、特に、ＭＯＳＦＥＴ等のスイッチング素子を用いて同期整流を実施する整流回路に適用して有効な技術に関する。

【背景技術】

【0002】

交流を直流に整流するために、ダイオードをＭＯＳＦＥＴ等のスイッチング素子で置き換える同期整流が用いられている。ダイオードを用いた整流はダイオードの内蔵ポテンシャルによる電圧降下があるため損失が大きいという問題がある。これに対し、例えばＭＯＳＦＥＴを用いた同期整流は、ＭＯＳＦＥＴの内蔵ポテンシャルがなく０Ｖから順方向電流が立ち上がるため損失が低い。したがって、特に、フロントエンド電源等の効率規制の厳しいスイッチング電源において、より低損失に整流するために、主にＭＯＳＦＥＴを用いた同期整流が用いられている。

【0003】

本技術分野の背景技術として、例えば、特許文献１や特許文献２のような技術がある。特許文献１と特許文献２には、同期整流を実現する整流回路が示されている。

【0004】

これらの整流回路は、主に、同期整流用のＭＯＳＦＥＴとその駆動回路、駆動回路に電力を供給するコンデンサ、コンデンサの電圧を制御するためのスイッチング素子とその制御回路で構成される。駆動回路は、駆動回路が持つ閾値電圧と検出したＭＯＳＦＥＴのドレイン－ソース間電圧に基づき、ＭＯＳＦＥＴのオンオフを制御する。

【0005】

駆動回路に電力を供給するコンデンサは、ＭＯＳＦＥＴがターンオフした後、ＭＯＳＦＥＴのドレイン端子、コンデンサ、ＭＯＳＦＥＴのソース端子の経路で流れる電流で充電される。コンデンサの充電が開始されると、ＭＯＳＦＥＴのドレイン－ソース間電圧に追従するようにコンデンサの電圧は増加する。

【0006】

ここで、ＭＯＳＦＥＴのドレイン－ソース間電圧が駆動回路などの動作電圧に比べて非常に大きい場合、コンデンサや駆動回路やＭＯＳＦＥＴのゲートなどに過大な電圧がかからないよう、コンデンサの電圧が目標電圧以下となるように制御する必要がある。

【0007】

このような整流回路では、コンデンサの電圧が目標電圧まで達した後、ＭＯＳＦＥＴのドレイン端子とコンデンサの正極端子間に挿入されたスイッチング素子をターンオフすることで、コンデンサの充電電流を遮断する。これにより、コンデンサの電圧は目標電圧以下になるように制御される。

【0008】

その後、コンデンサに蓄積された電力は駆動回路の待機電力で消費されるため、コンデンサの電圧は減少する。さらにその後、ＭＯＳＦＥＴのオン期間を経て、再びＭＯＳＦＥＴがターンオフしてコンデンサの充電が開始されるまで、コンデンサに蓄積された電力は、駆動回路の消費電力、または、ＭＯＳＦＥＴのゲート－ソース間電圧の生成に使用されるため、コンデンサの電圧は減少し続ける。

【0009】

このように、コンデンサの充電が完了してから再びコンデンサの充電が開始されるまでの期間において、コンデンサの電圧が、例えば、駆動回路の動作保証電圧、もしくは、ＭＯＳＦＥＴのゲート閾値電圧以上になるように、コンデンサの容量を選定する。

【先行技術文献】

【特許文献】

【0010】

【文献】特開２００１－２５１８６１号公報

【文献】米国特許第１０７５６６４５号明細書

【発明の概要】

【発明が解決しようとする課題】

【0011】

上述したように、特許文献１や特許文献２のような従来の整流回路では、同期整流用のＭＯＳＦＥＴの駆動回路に電力を供給するコンデンサが必要であり、そのコンデンサの体積が整流回路の小型化、低コスト化の弊害となっていた。

【0012】

そこで、本発明の目的は、ＭＯＳＦＥＴ等のスイッチング素子を用いて同期整流を実施する整流回路において、同期整流用のスイッチング素子の駆動回路に電力を供給するコンデンサの容量を削減可能な整流回路及びそれを用いた電源を提供することにある。

【課題を解決するための手段】

【0013】

上記課題を解決するために、本発明は、アノードとカソードとを有する整流回路において、第１の端子が前記整流回路の前記カソードに接続され、第２の端子が前記整流回路の前記アノードに接続される第１のスイッチング素子と、カソードが前記第１の端子に接続され、アノードが前記第２の端子に接続される第１のダイオードと、第３の端子が前記第１の端子に接続される第２のスイッチング素子と、アノードが前記第２のスイッチング素子の第４の端子に接続される第２のダイオードと、正極端子が前記第２のダイオードのカソードに接続され、負極端子が前記第２の端子に接続される第１のコンデンサと、前記第４の端子と前記第２の端子間の電圧を検出し、電力を前記第１のコンデンサから供給されるコンパレータと、入力端子が前記コンパレータの出力端子に接続され、出力端子が前記第１のスイッチング素子を制御するための前記第１のスイッチング素子の第５の端子に接続され、前記コンパレータの出力信号に基づいて前記第１のスイッチング素子を制御するゲートドライバと、前記第２のスイッチング素子を制御する信号を入力する前記第２のスイッチング素子の第６の端子に接続される制御回路と、を備え、前記制御回路は、前記第２のスイッチング素子を常にオン状態に制御し、前記第１のコンデンサの電圧が、所定の目標電圧より大きくならないように、前記第２のスイッチング素子の前記第６の端子と前記第４の端子間の電圧を制御することで前記第２のスイッチング素子の前記第３の端子から前記第４の端子へ流れる電流を制御することを特徴とする。

【発明の効果】

【0014】

本発明によれば、ＭＯＳＦＥＴ等のスイッチング素子を用いて同期整流を実施する整流回路において、同期整流用のスイッチング素子の駆動回路に電力を供給するコンデンサの容量を削減可能な整流回路及びそれを用いた電源を実現することができる。

【0015】

これにより、整流回路及びそれを用いた電源の小型化、低コストが図れる。

【0016】

上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0017】

【図1】本発明の実施例１に係る整流回路の構成を示す図である。

【図2】図１の整流回路の動作波形を示す図である。

【図3】本発明の実施例２及び実施例５に係る整流回路の構成を示す図である。

【図4】本発明の実施例３に係る整流回路の構成を示す図である。

【図5】本発明の実施例４に係る整流回路の構成を示す図である。

【図6】本発明の実施例６に係る半導体パッケージの構成を示す図である。

【図7】本発明の実施例６に係る半導体パッケージの構成を示す図である。

【図8】本発明の実施例７に係るフロントエンド電源の構成を示す図である。

【図9】従来の整流回路の動作波形を示す図である。

【発明を実施するための形態】

【0018】

以下、図面を用いて本発明の実施例を説明する。なお、各図面において同一の構成については同一の符号を付し、重複する部分についてはその詳細な説明は省略する。

【0019】

また、各図面においては、ＭＯＳＦＥＴ Ｑ１のドレイン端子を第１の端子６、ＭＯＳＦＥＴ Ｑ１のソース端子を第２の端子７、ＭＯＳＦＥＴ Ｑ２のドレイン端子を第３の端子８、ＭＯＳＦＥＴ Ｑ２のソース端子を第４の端子９、ＭＯＳＦＥＴ Ｑ１のゲート端子を第５の端子１０、ＭＯＳＦＥＴ Ｑ２のゲート端子を第６の端子１１、抵抗Ｒ１の一方の端子を第７の端子１２、抵抗Ｒ１の他方の端子を第８の端子１３、抵抗Ｒ２の一方の端子を第９の端子１４、抵抗Ｒ２の他方の端子を第１０の端子１５としてそれぞれ示している。

【0020】

以下では、上記の規定を前提に説明する。

【実施例1】

【0021】

図１及び図２、図９を参照して、本発明の実施例１の整流回路の構成とその制御方法について説明する。図１は、本実施例の整流回路の構成を示す図であり、図２は、図１の整流回路の動作波形を示す図である。なお、図９は、本発明を分かり易くするために比較例として示す従来の整流回路の動作波形を示す図である。

【0022】

先ず、図１を用いて、本実施例の整流回路の構成について説明する。本実施例の整流回路は、図１に示すように、ＭＯＳＦＥＴ Ｑ１とその駆動回路１と、ＭＯＳＦＥＴ Ｑ２とその制御回路５と、ダイオードＤと、コンデンサＣ１とから構成される。

【0023】

ＭＯＳＦＥＴ Ｑ１の駆動回路１は、コンパレータＣｏと、ゲートドライバＧＤとを有している。

【0024】

なお、図１では、ＭＯＳＦＥＴ Ｑ１とＭＯＳＦＥＴ Ｑ２は、ｎチャネルのエンハンスメント型ＭＯＳＦＥＴとｎチャネルのデプレッション型ＭＯＳＦＥＴでそれぞれ表記しているが、ＭＯＳＦＥＴに内蔵するボディダイオードとともに、他のスイッチング素子やダイオードで置き換えても良い。

【0025】

次に、図２を用いて、図１の整流回路の制御方法について説明する。図２は、図１に示す整流回路を４個使用して構成したブリッジに抵抗負荷を接続し、正弦波電圧を入力した場合の、整流回路の各動作波形を示している。

【0026】

時刻ｔ０では、整流期間が終わり、非整流期間が始まる。

【0027】

時刻ｔ０から時刻ｔ１までの期間は非整流期間であり、ＭＯＳＦＥＴ Ｑ１はオフしている。また、ブリッジに入力される正弦波電圧の増加に伴って、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は増加する。

【0028】

また、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２はＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２より大きく、ＭＯＳＦＥＴ Ｑ２はオン状態である。

【0029】

ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１がコンデンサＣ１の電圧Ｖｃ１とダイオードＤの順方向電圧Ｖｆの合計より大きくなったとき、コンデンサＣ１への充電が開始され、コンデンサＣ１の電圧Ｖｃ１は増加する。コンデンサＣ１の充電電流は、ＭＯＳＦＥＴ Ｑ１のドレイン端子、ＭＯＳＦＥＴ Ｑ２、ダイオードＤ、コンデンサＣ１、ＭＯＳＦＥＴ Ｑ１のソース端子の経路で流れる。

【0030】

時刻ｔ１は、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１が、コンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１とダイオードＤの順方向電圧Ｖｆの合計に等しくなった時である。コンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１は、コンデンサＣ１や駆動回路１やＭＯＳＦＥＴ Ｑ１のゲートなどに過大な電圧がかからないよう、例えば、駆動回路１を構成するコンパレータＣｏの最大定格電圧とゲートドライバＧＤの最大定格電圧、および、ＭＯＳＦＥＴ Ｑ１のゲート－ソース間の最大定格電圧のうち、最も低い最大定格電圧以下となるように選定する。

【0031】

時刻ｔ１から時刻ｔ２までの期間は非整流期間であり、ＭＯＳＦＥＴ Ｑ１はオフしている。また、ブリッジに入力される正弦波電圧の増加と減少に伴って、ＭＯＳＦＥＴ Ｑ１のドレイン‐ソース間電圧Ｖｄｓ１は増加し、その後減少する。

【0032】

本期間において、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２はＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２より大きく、ＭＯＳＦＥＴ Ｑ２は常にオン状態である。

【0033】

但し、コンデンサＣ１の電圧Ｖｃ１がコンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１より大きくならないように、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２を制御することで、ＭＯＳＦＥＴ Ｑ２のドレインからソースに流れる電流を制御する。

【0034】

具体的には、ＭＯＳＦＥＴ Ｑ２のオン抵抗が高抵抗となるように、ＭＯＳＦＥＴＱ２のゲート－ソース間電圧Ｖｇｓ２を、ＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２の近傍で制御する。このとき、ＭＯＳＦＥＴ Ｑ１のドレイン―ソース間電圧Ｖｄｓ１とコンデンサＣ１の電圧Ｖｃ１の差分の電圧がＭＯＳＦＥＴ Ｑ２のドレイン－ソース間に印加される。

【0035】

本期間では、コンデンサＣ１に蓄積された電力は駆動回路１の待機電力として消費される。一方で、ＭＯＳＦＥＴ Ｑ１のドレインから、ＭＯＳＦＥＴ Ｑ２、ダイオードＤ、コンデンサＣ１、ＭＯＳＦＥＴ Ｑ１のソースの経路で流れるコンデンサＣ１の充電電流は遮断されず、コンデンサＣ１の充電が行われるため、コンデンサＣ１の電圧の低下は抑制される。

【0036】

時刻ｔ２から時刻ｔ３までの期間は非整流期間であり、ＭＯＳＦＥＴ Ｑ１はオフしている。また、ブリッジに入力される正弦波電圧の減少に伴ってＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は減少する。

【0037】

本期間では、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２はＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２より大きく、ＭＯＳＦＥＴ Ｑ２はオン状態である。一方で、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１はコンデンサＣ１の電圧Ｖｃ１とダイオードＤの順方向電圧Ｖｆの合計より小さいため、コンデンサＣ１は充電されない。このとき、ダイオードＤにより、コンデンサＣ１に蓄積された電荷がＭＯＳＦＥＴ Ｑ１のドレイン端子に流入することを防ぐ。

【0038】

本期間では、コンデンサＣ１に蓄積された電力は駆動回路１の待機電力として消費されるが、コンデンサＣ１は充電されないため、コンデンサＣ１の電圧Ｖｃ１は低下する。

【0039】

時刻ｔ３から時刻ｔ０までの期間は整流期間であり、アノードＡからカソードＫに整流電流が流れる。

【0040】

また、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２はＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２より大きく、ＭＯＳＦＥＴ Ｑ２はオン状態である。

【0041】

コンパレータＣｏは、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１を、ＭＯＳＦＥＴ Ｑ２のソース端子とＭＯＳＦＥＴＱ１のソース端子から検出する。検出した電圧に基づき、駆動回路１はＭＯＳＦＥＴ Ｑ１をターンオン、ターンオフする。

【0042】

具体的なＭＯＳＦＥＴ Ｑ１の制御方法について説明する。

【0043】

アノードＡからカソードＫに流れる整流電流は、先ず、ＭＯＳＦＥＴ Ｑ１のボディダイオードを流れる。ボディダイオードの電圧降下により、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は負の値となる。

【0044】

コンパレータＣｏが検出した電圧がコンパレータＣｏの持つ第１の閾値電圧より小さくなると、コンパレータＣｏはオン信号を出力し、ゲートドライバＧＤがＭＯＳＦＥＴ Ｑ１のゲート－ソース間電圧Ｖｇｓ１をコンデンサＣ１の電圧Ｖｃ１までプルアップすることで、ＭＯＳＦＥＴ Ｑ１はターンオンする。

【0045】

その後、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は、整流電流とＭＯＳＦＥＴ Ｑ１のオン抵抗で決まる電圧となる。

【0046】

時間の経過とともに、整流電流が減少する。整流電流の減少に伴い、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は増加する。コンパレータＣｏの検出した電圧がコンパレータＣｏの持つ第２の閾値電圧より大きくなったとき、コンパレータＣｏはオフ信号を出力して、ゲートドライバＧＤはＭＯＳＦＥＴ Ｑ１のゲート－ソース間電圧Ｖｇｓ１を０Ｖにプルダウンすることで、ＭＯＳＦＥＴ Ｑ１はターンオフする。

【0047】

コンパレータＣｏの持つ第１の閾値電圧と第２の閾値電圧は同じ値でも良いし、第１の閾値電圧が第２の閾値電圧より小さくても良い。第１の閾値電圧が第２の閾値電圧より小さい場合、ＭＯＳＦＥＴが短周期でオンとオフを繰り返すチャタリングを抑制可能である。

【0048】

本期間では、ＭＯＳＦＥＴ Ｑ２はオン状態である。一方で、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は、コンデンサＣ１の電圧Ｖｃ１とダイオードＤの順方向電圧Ｖｆの合計より小さいため、コンデンサＣ１は充電されない。

【0049】

その結果、本期間では、コンデンサＣ１に蓄積された電力は駆動回路１の消費電力とＭＯＳＦＥＴ Ｑ１のゲート－ソース間電圧Ｖｇｓ１の生成に使用されるが、コンデンサＣ１は充電されないため、コンデンサＣ１の電圧は減少する。

【0050】

上記の制御を繰り返すことで、本実施例の整流回路は同期整流を実現する。

【0051】

時刻ｔ２から時刻ｔ３を経て、時刻ｔ０から時刻ｔ１までの期間においてコンデンサＣ１の充電が再び開始されるまでの期間において、コンデンサＣ１の電圧は減少し続ける。この期間において、コンデンサＣ１の電圧Ｖｃ１はコンデンサＣ１の目標最小電圧Ｖｃｒｅｆ２以上であるように、コンデンサＣ１の容量を選定する必要がある。目標最小電圧Ｖｃｒｅｆ２は、例えば、駆動回路１の最低動作電圧であり、または、ＭＯＳＦＥＴ Ｑ１のオン抵抗が十分小さくなるような、ＭＯＳＦＥＴ Ｑ１のゲート閾値電圧Ｖｇｔｈ１より大きい値である。

【0052】

次に、図９を用いて、従来の整流回路の制御方法について説明し、本発明の整流回路の効果を示す。

【0053】

図示していないが、従来の整流回路は、図１に示す本実施例の整流回路と同様に、ＭＯＳＦＥＴ Ｑ１とその駆動回路１と、ＭＯＳＦＥＴ Ｑ２とその制御回路５と、ダイオードＤと、コンデンサＣ１から構成される。但し、ＭＯＳＦＥＴ Ｑ１とＭＯＳＦＥＴ Ｑ２は、他のスイッチング素子やダイオードで置き換えても良い。

【0054】

図２と図９に示すように、本発明の整流回路と従来の整流回路とでは、時刻ｔ１から時刻ｔ２の期間における、ＭＯＳＦＥＴ Ｑ２の制御方法に違いがある。

【0055】

図９に示すように、従来の整流回路では、時刻ｔ０から時刻ｔ１の期間においてコンデンサＣ１の充電が開始され、コンデンサＣ１の電圧Ｖｃ１が増加し、時刻ｔ１においてコンデンサＣ１の電圧が目標最大電圧Ｖｃｒｅｆ１に達すると、ＭＯＳＦＥＴ Ｑ２をターンオフする。

【0056】

時刻ｔ１から時刻ｔ２の期間において、ＭＯＳＦＥＴ Ｑ２はオフ状態であり、本期間においてコンデンサＣ１への充電電流を遮断することで、コンデンサＣ１の電圧Ｖｃ１が目標最大電圧Ｖｃｒｅｆ１より大きくならないように制御する。時刻ｔ１から時刻ｔ２の期間において、コンデンサＣ１に蓄積された電力は駆動回路１の待機電力として消費されるが、コンデンサＣ１は充電されないため、コンデンサの電圧Ｖｃ１は減少する。

【0057】

時刻ｔ１から、時刻ｔ２と時刻ｔ３を経て、時刻ｔ０から時刻ｔ１までの期間において再びコンデンサＣ１の充電が開始されるまでの期間において、コンデンサＣ１に蓄積された電力は駆動回路１の消費電力やＭＯＳＦＥＴ Ｑ１のゲート－ソース間電圧Ｖｇｓ１の生成に使用されるため、コンデンサＣ１の電圧Ｖｃ１は減少し続ける。

【0058】

この期間において、コンデンサＣ１の電圧Ｖｃ１がコンデンサＣ１の目標最小電圧Ｖｃｒｅｆ２以上であるように、コンデンサＣ１の容量を選定する必要がある。

【0059】

一方、本発明の整流回路では、図２に示すように、従来の整流回路と比較して、コンデンサＣ１が充電されない期間を、時刻ｔ１から時刻ｔ２の期間の分だけ削減可能である。すなわち、ＭＯＳＦＥＴ Ｑ１のオフ期間中におけるコンデンサＣ１の電圧低下を抑制し、コンデンサＣ１の必要容量を削減することが可能である。

【0060】

本実施例の利点として、非整流期間における、同期整流用のスイッチング素子の駆動回路に電力を供給するコンデンサの電圧低下を抑制することで、コンデンサの必要容量を削減することができる。

【0061】

その結果、コンデンサＣ１の体積を削減し、整流回路の小型化、低コスト化に寄与する。また、ＭＯＳＦＥＴのオフ期間における消費電力が大きい駆動回路や制御ＩＣを使用可能となる。

【実施例2】

【0062】

図３を参照して、本発明の実施例２の整流回路の構成とその制御方法について説明する。図３は、本実施例の整流回路の構成を示す図である。

【0063】

本実施例の整流回路は、図３に示すように、ＭＯＳＦＥＴ Ｑ２の制御回路５として、ＭＯＳＦＥＴ Ｑ２のソース端子とゲート端子との間に接続された抵抗Ｒ１と、ＭＯＳＦＥＴ Ｑ２のゲート端子とＭＯＳＦＥＴ Ｑ１のソース端子との間に接続された抵抗Ｒ２とを備えている。抵抗Ｒ１と抵抗Ｒ２は、ＭＯＳＦＥＴ Ｑ２のソース端子とＭＯＳＦＥＴ Ｑ１のソース端子との間に、直列に接続されている。

【0064】

なお、実施例１（図１）と同様に、ＭＯＳＦＥＴ Ｑ１とＭＯＳＦＥＴ Ｑ２には、ｎチャネルのエンハンスメント型ＭＯＳＦＥＴとｎチャネルのデプレッション型ＭＯＳＦＥＴをそれぞれ用いている。

【0065】

抵抗Ｒ１の一方の端子はＭＯＳＦＥＴ Ｑ２のソース端子に接続され、抵抗Ｒ１のもう一方の端子はＭＯＳＦＥＴ Ｑ２のゲート端子に接続される。また、抵抗Ｒ２の一方の端子はＭＯＳＦＥＴ Ｑ２のゲート端子に接続され、抵抗Ｒ２のもう１方の端子はＭＯＳＦＥＴ Ｑ１のソース端子に接続される。

【0066】

図２を用いて、本実施例（図３）の整流回路の動作を説明する。実施例１で説明した動作と同じ動作については、繰り返しの説明となるため省略する。

【0067】

時刻ｔ０から時刻ｔ１の期間において、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１が、ＭＯＳＦＥＴ Ｑ２、抵抗Ｒ１、抵抗Ｒ２に印加される。時刻ｔ０において、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は０であるから、抵抗Ｒ１に印加される電圧、すなわち、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２の電圧は０となる。ＭＯＳＦＥＴ Ｑ２はｎチャネルのデプレッション型ＭＯＳＦＥＴであるから、ＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２は負の値であり、ＭＯＳＦＥＴ Ｑ２はオン状態である。

【0068】

その後、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１が増加すると、ＭＯＳＦＥＴ Ｑ２のドレイン端子から、ＭＯＳＦＥＴ Ｑ２のソース端子を経由して、抵抗Ｒ１に流れる電流が増加する。このとき、抵抗Ｒ１に印加される電圧、すなわち、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２は減少するため、ＭＯＳＦＥＴ Ｑ２のオン抵抗は増加し、抵抗Ｒ１に流れる電流を減少させるように機能する。その結果、時刻ｔ１において、抵抗Ｒ１を流れる電流はある値に達し、それ以上増加しなくなる。

【0069】

時刻ｔ１から時刻ｔ２の期間において、ＭＯＳＦＥＴ Ｑ２のソースとＭＯＳＦＥＴ Ｑ１のソース間に生じる電圧は、抵抗Ｒ１と抵抗Ｒ２を流れる電流と、抵抗Ｒ１と抵抗Ｒ２の合計抵抗値の積で決まる電圧となる。本期間において、Ｖｇｔｈ２が一定であると仮定すると、ＭＯＳＦＥＴ Ｑ２のソースとＭＯＳＦＥＴ Ｑ１のソース間に生じる電圧は一定となり、抵抗Ｒ１の抵抗値をＲ１とし、抵抗Ｒ２の抵抗値をＲ２としたとき、その大きさは、｜Ｖｇｔｈ２｜×（Ｒ１＋Ｒ２）／Ｒ１で近似できる。

【0070】

したがって、本期間において、コンデンサＣ１の電圧Ｖｃ１は｜Ｖｇｔｈ２｜×（Ｒ１＋Ｒ２）／Ｒ１－Ｖｆで一定となるため、この値が所望のコンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１となるように、ＭＯＳＦＥＴ Ｑ２、抵抗Ｒ１、抵抗Ｒ２、ダイオードＤを選定すれば良い。

【0071】

本期間では、コンデンサＣ１に蓄積された電力は駆動回路１の待機電力として消費されるが、同時にコンデンサＣ１の電圧が目標最大電圧Ｖｃｒｅｆ１で一定となるようにコンデンサＣ１の充電が行われるため、コンデンサＣ１の電圧の低下は抑制される。

【0072】

時刻ｔ３から時刻ｔ０までの期間は整流期間であり、アノードＡからカソードＫに整流電流が流れる。抵抗Ｒ１と抵抗Ｒ２の合計抵抗値がＭＯＳＦＥＴ Ｑ１のオン抵抗より十分大きくなるように抵抗Ｒ１と抵抗Ｒ２の抵抗を選定することで、整流電流はＭＯＳＦＥＴ Ｑ１を流れる。

【0073】

ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１が、ＭＯＳＦＥＴ Ｑ２、抵抗Ｒ１、抵抗Ｒ２に印加される。時刻ｔ３において、ＭＯＳＦＥＴ Ｑ１のドレイン－ソース間電圧Ｖｄｓ１は０であるから、抵抗Ｒ１に印加される電圧、すなわち、ＭＯＳＦＥＴ Ｑ２のゲート－ソース間電圧Ｖｇｓ２の電圧は０となる。ＭＯＳＦＥＴ Ｑ２はｎチャネルのデプレッション型ＭＯＳＦＥＴであるから、ＭＯＳＦＥＴ Ｑ２はオン状態である。また、コンパレータＣｏが検出する電圧は０である。

【0074】

本実施例（図３）の整流回路は、実施例１（図１）と同様に、ＭＯＳＦＥＴ Ｑ２は常にオン状態であり、ＭＯＳＦＥＴ Ｑ２を流れる電流を制御することで、コンデンサＣ１の電圧Ｖｃ１を目標最大電圧Ｖｃｒｅｆ１より大きくならないように制御する。さらに、ＭＯＳＦＥＴ Ｑ１のオフ期間中のコンデンサＣ１の電圧の低下を抑制する。

【0075】

本実施例の利点として、ＭＯＳＦＥＴ Ｑ２の制御回路５を少ない部品点数で構成するため、整流回路の低コスト化に寄与することができる。

【実施例3】

【0076】

図４を参照して、本発明の実施例３の整流回路の構成とその制御方法について説明する。図４は、本実施例の整流回路の構成を示す図である。

【0077】

本実施例の整流回路は、図４に示すように、ＭＯＳＦＥＴ Ｑ１のドレインとＭＯＳＦＥＴ Ｑ２のドレインの間に挿入された抵抗Ｒ３を有する。

【0078】

実施例１及び実施例２の整流回路では、コンデンサＣ１が充電されるとき、ＭＯＳＦＥＴ Ｑ１のドレイン端子、ＭＯＳＦＥＴ Ｑ２、ダイオードＤ、コンデンサＣ１、ＭＯＳＦＥＴ Ｑ１のソース端子の経路でコンデンサＣ１の充電電流が流れる。

【0079】

特に、コンデンサＣ１の充電が開始された直後は、充電電流が急峻に増加する。その結果、充電電流経路での損失増加による整流回路の効率低下、ＭＯＳＦＥＴ Ｑ２やダイオードＤの定格を超える温度上昇が生じる場合がある。

【0080】

そこで、本実施例の整流回路では、充電電流経路上に直列に抵抗Ｒ３を挿入することで、コンデンサＣ１の充電電流の急峻な増加を抑制する。すなわち、抵抗Ｒ３は突入電流防止抵抗として機能する。

【0081】

本実施例の利点として、充電電流経路での損失増加による整流回路の効率低下と、ＭＯＳＦＥＴ Ｑ２やダイオードＤの温度上昇を抑制することができる。

【実施例4】

【0082】

図５を参照して、本発明の実施例４の整流回路の構成とその制御方法について説明する。図５は、本実施例の整流回路の構成を示す図である。

【0083】

本実施例の整流回路は、図５に示すように、正極端子がＭＯＳＦＥＴ Ｑ２のソース端子に接続され、負極端子がＭＯＳＦＥＴ Ｑ１のソース端子に接続されたコンデンサＣ２を有する。

【0084】

実施例１から実施例３の整流回路では、コンパレータＣｏが検出する電圧に含まれる高周波ノイズにより、コンパレータＣｏが誤動作する場合がある。その結果、例えば、整流期間中にＭＯＳＦＥＴ Ｑ１がターンオフしてしまい同期整流による損失低減効果が損なわれる。

【0085】

そこで、本実施例の整流回路では、ＭＯＳＦＥＴ Ｑ２のオン抵抗と、抵抗Ｒ３と、コンデンサＣ２とによりローパスフィルタを構成することで、コンパレータＣｏが検出する電圧に含まれる高周波ノイズを抑制する。

【0086】

なお、抵抗Ｒ３を挿入しない場合でも、ＭＯＳＦＥＴ Ｑ２のオン抵抗とコンデンサＣ２とでローパスフィルタを構成することもできるため、同様に、コンパレータＣｏが検出する電圧に含まれる高周波ノイズを抑制することができる。

【0087】

本実施例の利点として、コンパレータＣｏの誤動作とＭＯＳＦＥＴの意図しないターンオンとターンオフを抑制することで、同期整流による損失低減効果が損なわれない。

【実施例5】

【0088】

図３を参照して、本発明の実施例５の整流回路の構成とその制御方法について説明する。図３は、実施例２と共に、本実施例の整流回路の構成を示している。

【0089】

一般的に、ＭＯＳＦＥＴの温度が上昇すると、ゲート閾値電圧は減少する。実施例２から実施例４に示す整流回路では、コンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１は｜Ｖｇｔｈ２｜×（Ｒ１＋Ｒ２）／Ｒ１－Ｖｆで近似できるため、整流回路の温度が上昇すると、ＭＯＳＦＥＴ Ｑ２の温度が上昇し、ＭＯＳＦＥＴ Ｑ２のゲート閾値電圧Ｖｇｔｈ２（負の値）が減少してその絶対値｜Ｖｇｔｈ２｜が大きくなり、コンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１が増加する。その結果、コンデンサＣ１の電圧Ｖｃ１が、駆動回路１の最大定格電圧、または、ＭＯＳＦＥＴ Ｑ１のゲート－ソース間の最大定格電圧より大きくなり、駆動回路１、または、ＭＯＳＦＥＴ Ｑ１が破壊される課題があった。

【0090】

そこで、本実施例の整流回路では、図３に示す整流回路において、温度上昇に伴い（Ｒ１＋Ｒ２）／Ｒ１が減少するように構成すればよい。例えば、抵抗Ｒ１に正の温度係数を有する抵抗を用いたり、抵抗Ｒ２に負の温度係数を有する抵抗を用いたりすればよい。

【0091】

本実施例の整流回路では、整流回路の温度が上昇すると、ＭＯＳＦＥＴ Ｑ２の温度上昇によりＭＯＳＦＥＴ Ｑ２のゲート閾値温度の絶対値｜Ｖｇｔｈ２｜が増加するが、抵抗Ｒ１の温度上昇により抵抗Ｒ１の抵抗値が増加し、抵抗Ｒ２の温度上昇により抵抗Ｒ２の抵抗値が減少するため、（Ｒ１＋Ｒ２）／Ｒ１が減少し、コンデンサＣ１の目標最大電圧Ｖｃｒｅｆ１の増加を抑制することができる。

【0092】

本実施例の利点として、整流回路の温度上昇によって引き起こされるコンデンサの電圧増加を抑制し、整流回路の破壊を防止することができる。

【0093】

また、抵抗Ｒ１及び抵抗Ｒ２の少なくともいずれか一方を、可変抵抗としても良い。

【実施例6】

【0094】

図６及び図７を参照して、本発明の実施例６の半導体パッケージについて説明する。

【0095】

図６は、実施例１から実施例５で説明した整流回路を、半導体パッケージ３に内蔵した構成を示している。半導体パッケージ３は、カソードＫとアノードＡを外部端子として有している。

【0096】

図７は、実施例１から実施例５で説明した整流回路２を４個使用して構成したブリッジ回路を、半導体パッケージ４に内蔵した構成を示している。半導体パッケージ４は、端子Ｔ１～Ｔ４を外部端子として有している。

【0097】

図６及び図７では、一例として実施例２（図３）で説明した整流回路を示しているが、他の実施例で説明した整流回路を用いても良い。

【0098】

本実施例の利点として、整流回路を使用する製品を設計・製造する際に、本実施例のような駆動回路とコンデンサを内蔵した整流回路を購入して組み込めばよく、自身で制御回路を設計・製造プロセスに組み込む必要がなくなるため、設計及び実装の工数を削減できる効果がある。

【実施例7】

【0099】

図８を参照して、本発明の実施例７に係るフロントエンド電源について説明する。

【0100】

図８は、実施例１から実施例６で説明した本発明の整流回路の適用対象となる電源の例を示している。

【0101】

本発明の適用範囲は、電力変換器に用いられる整流回路全般である。例えば、図８に示すようなフロントエンド電源においては、商用整流用ダイオードＣＲＤ１～ＣＲＤ４、還流ダイオードＦＷＤ、二次側整流ダイオードＳＳＤ１，ＳＳＤ２、逆流防止ダイオードＢＰＤの各々が適用される箇所に用いられる整流回路として置き換えて適用可能である。

【0102】

本発明の整流回路を、フロントエンド電源等の電源に適用することにより、電源の電力密度の向上、コスト削減に寄与することができる。

【0103】

なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

【符号の説明】

【0104】

１…（ＭＯＳＦＥＴ Ｑ１の）駆動回路
２…整流回路
３，４…半導体パッケージ
５…（ＭＯＳＦＥＴ Ｑ２の）制御回路
６…第１の端子（ＭＯＳＦＥＴ Ｑ１のドレイン端子）
７…第２の端子（ＭＯＳＦＥＴ Ｑ１のソース端子）
８…第３の端子（ＭＯＳＦＥＴ Ｑ２のドレイン端子）
９…第４の端子（ＭＯＳＦＥＴ Ｑ２のソース端子）
１０…第５の端子（ＭＯＳＦＥＴ Ｑ１のゲート端子）
１１…第６の端子（ＭＯＳＦＥＴ Ｑ２のゲート端子）
１２…第７の端子（抵抗Ｒ１の一方の端子）
１３…第８の端子（抵抗Ｒ１の他方の端子）
１４…第９の端子（抵抗Ｒ２の一方の端子）
１５…第１０の端子（抵抗Ｒ２の他方の端子）
Ｔ１～Ｔ４…端子
Ｋ…カソード
Ａ…アノード
Ｃ１，Ｃ２…コンデンサ
Ｒ１，Ｒ２，Ｒ３…抵抗
Ｑ１，Ｑ２…ＭＯＳＦＥＴ
Ｄ…ダイオード
Ｃｏ…コンパレータ
ＧＤ…ゲートドライバ
ｔ０～ｔ３…時刻
Ｖｃｒｅｆ１…駆動回路１に電力を供給するコンデンサＣ１の目標最大電圧
Ｖｃｒｅｆ２…駆動回路１に電力を供給するコンデンサＣ１の目標最小電圧
Ｖｆ…ダイオードＤの順方向電圧
Ｖｄｓ１，Ｖｄｓ２…ＭＯＳＦＥＴ Ｑ１，Ｑ２のドレイン－ソース間電圧
Ｖｇｓ１，Ｖｇｓ２…ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲート－ソース間電圧
Ｖｇｔｈ１，Ｖｇｔｈ２…ＭＯＳＦＥＴ Ｑ１，Ｑ２のゲート閾値電圧
ＣＲＤ１～ＣＲＤ４…商用整流用ダイオード
ＦＷＤ…還流ダイオード
ＳＳＤ１，ＳＳＤ２…二次側整流ダイオード
ＢＰＤ…逆流防止ダイオード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】