特許 7582755 ナノ秒非破壊消去可能磁気抵抗ランダム・アクセス・メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-05

(45)【発行日】2024-11-13

(54)【発明の名称】ナノ秒非破壊消去可能磁気抵抗ランダム・アクセス・メモリ

(51)【国際特許分類】

   H10B 61/00 20230101AFI20241106BHJP

   H10N 50/10 20230101ALI20241106BHJP

   H01S 5/183 20060101ALI20241106BHJP

   H01S 5/026 20060101ALI20241106BHJP

【ＦＩ】

H10B61/00

H10N50/10

H01S5/183

H01S5/026 650

【請求項の数】 12

(21)【出願番号】P 2022529419

(86)(22)【出願日】2020-10-23

(65)【公表番号】

(43)【公表日】2023-01-25

(86)【国際出願番号】 IB2020059997

(87)【国際公開番号】W WO2021105789

(87)【国際公開日】2021-06-03

【審査請求日】2023-03-24

(31)【優先権主張番号】16/693,469

(32)【優先日】2019-11-25

(33)【優先権主張国・地域又は機関】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

【住所又は居所原語表記】Ｎｅｗ Ｏｒｃｈａｒｄ Ｒｏａｄ， Ａｒｍｏｎｋ， Ｎｅｗ Ｙｏｒｋ １０５０４， Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏｆ Ａｍｅｒｉｃａ

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100120710

【弁理士】

【氏名又は名称】片岡 忠彦

(72)【発明者】

【氏名】レズニチェク、アレクサンダー

(72)【発明者】

【氏名】エバーツ、エリック、レイモンド

(72)【発明者】

【氏名】メータ、ビラト、バサフ

(72)【発明者】

【氏名】ヘクマットショアータバリ、バーマン

【審査官】小山 満

(56)【参考文献】

【文献】特表２００６－５０２５９４（ＪＰ，Ａ）

【文献】特開２０００－０８２７９１（ＪＰ，Ａ）

【文献】特開２００４－３２７８６２（ＪＰ，Ａ）

【文献】特開２００９－１１００７７（ＪＰ，Ａ）

【文献】米国特許出願公開第２００７／００５８４２２（ＵＳ，Ａ１）

【文献】国際公開第２００４／０３２１４５（ＷＯ，Ａ２）

【文献】米国特許出願公開第２００４／０３２７８６２（ＵＳ，Ａ１）

【文献】米国特許第０６０３４８８７（ＵＳ，Ａ）

【文献】特表２００４－５３４３９３（ＪＰ，Ａ）

【文献】特開２０１５－１０３７４０（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ１０Ｂ ６１／００

Ｈ１０Ｎ ５０／１０

Ｈ０１Ｓ ５／１８３

Ｈ０１Ｓ ５／０２６

(57)【特許請求の範囲】

【請求項1】

磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）構造体であって、
ビット線回路素子とワード線回路素子との間に配置された複数のＭＲＡＭセルと、
前記複数のＭＲＡＭセルの上方に配置された少なくとも１つの垂直共振器型面発光レーザ（ＶＣＳＥＬ）素子であり、前記ＶＣＳＥＬまたは各々のＶＣＳＥＬのレーザ出力が前記複数のＭＲＡＭセルの方に向けられる、前記ＶＣＳＥＬ素子と
を備え、前記ＶＣＳＥＬが、ガリウム・ヒ素層を含む、ＭＲＡＭ構造体。

【請求項2】

少なくとも１つのワード線回路素子に接続されたキャパシタをさらに備える、請求項１に記載のＭＲＡＭ構造体。

【請求項3】

前記ＭＲＡＭセルまたは各々のＭＲＡＭセルが、磁気トンネル接合を含む、請求項１に記載のＭＲＡＭ構造体。

【請求項4】

ＭＲＡＭの内容を破壊的に消去するようなサイズのキャパシタをさらに備える、請求項１に記載のＭＲＡＭ構造体。

【請求項5】

前記ビット線回路素子および前記ワード線回路素子のうちの少なくとも一方が、導電性材料を含む、請求項１に記載のＭＲＡＭ構造体。

【請求項6】

前記ＶＣＳＥＬが、下側ブラッグ・ミラー、上側ブラッグ・ミラー、および前記下側ブラッグ・ミラーと前記上側ブラッグ・ミラーとの間に配置された量子井戸を含む、請求項１に記載のＭＲＡＭ構造体。

【請求項7】

半導体デバイスを製造する方法であって、
１つまたは複数のビット線およびワード線に電気的に接続された複数の磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルを製造することであり、前記複数のＭＲＡＭセルが誘電性材料内に封入される、前記ＭＲＡＭセルを製造することと、
前記誘電性材料内にグレイン・フィルタ・キャビティを形成することと、
前記グレイン・フィルタ・キャビティ内に配向性シード結晶を形成することと、
前記配向性シード結晶に隣接して非晶質半導体層を形成することと、
前記非晶質半導体層を結晶化することと、
前記結晶化した半導体層に隣接して垂直共振器型面発光レーザ（ＶＣＳＥＬ）を形成することと、
前記結晶化した半導体層を除去することと、
前記ＶＣＳＥＬの上および周りに誘電体層を形成することと
を含む、方法。

【請求項8】

前記ビット線およびワード線のうちの少なくとも１つに電気的に接続されたキャパシタを形成することをさらに含む、請求項７に記載の方法。

【請求項9】

前記ＶＣＳＥＬがガリウム・ヒ素層を含む、請求項７に記載の方法。

【請求項10】

前記ＭＲＡＭセルが磁気トンネル接合を含む、請求項７に記載の方法。

【請求項11】

前記ビット線の回路素子および前記ワード線の回路素子のうちの少なくとも１つが、導電性材料を含む、請求項７に記載の方法。

【請求項12】

前記ＶＣＳＥＬが、下側ブラッグ・ミラー、上側ブラッグ・ミラー、および前記下側ブラッグ・ミラーと前記上側ブラッグ・ミラーとの間に配置された量子井戸を含む、請求項７に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に、非破壊的に消去可能な磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）に関する。本発明は、特に、垂直共振器型面発光レーザ（vertical cavity surface emitting laser）素子を含むナノ秒で非破壊的に消去可能なＭＲＡＭ構造体に関する。

【背景技術】

【0002】

計算ハードウェアおよびソフトウェア・システムは、様々な外的攻撃を受けることがある。攻撃は、ソフトウェアを使用して行われることがあり、システム・ハードウェアに直接行われることもある。ハードウェア・セキュリティは、攻撃からシステムを保護するためにコンピュータ・システムのハードウェア上にインストールされた物理デバイスを使用する。ハードウェア・セキュリティは、ソフトウェア・セキュリティよりもさらに堅固にすることができ、重要なシステムのためのセキュリティの追加レイヤを追加することもできる。ハードウェア・セキュリティ手段は、本質的に多くの場合に破壊的であり、攻撃は防がれるがハードウェアは破壊される。このように、システムは保護されるが、システムの一部または全部が使用できないようにされる可能性がある。

【0003】

ＭＲＡＭは、情報を記憶するためにトンネリング磁気抵抗（ＴＭＲ）を使用する固体不揮発性メモリの一種である。ＭＲＡＭは、磁気トンネル接合（ＭＴＪ）と呼ばれる磁気抵抗メモリ素子の電気的に接続されたアレイから構成される。各々のＭＴＪは、自由層および固定層を含み、その各々が磁性材料の層を含み、非磁性絶縁性トンネル障壁により仕切られる。自由層は、可変の磁化方向を有し、固定層は、一定の磁化方向を有する。ＭＴＪは、自由層の磁化状態を切り替えることによって情報を記憶する。自由層の磁化方向が固定層の磁化方向に平行であるときには、ＭＴＪは、低抵抗状態にある。逆に、自由層の磁化方向が固定層の磁化方向に逆平行であるときには、ＭＴＪは、高抵抗状態にある。ＭＴＪの抵抗の違いを、論理「１」または「０」を表すために使用することができ、これにより情報の１ビットを記憶する。ＭＴＪのＴＭＲが、高抵抗状態と低抵抗状態との間の抵抗の違いを決定する。高抵抗状態と低抵抗状態との間の比較的大きな違いが、ＭＲＡＭの読出し動作を容易にする。ＭＲＡＭセルは、熱活性化（活性化しきい値を超えてセルの温度を上昇させることで、活性化磁場のない場合でさえデータ記憶の状態が変化する）を受けることがある。

【0004】

垂直共振器型面発光レーザ（ＶＣＳＥＬ）は、ダイオードの表面からエネルギーを放射する半導体レーザ・ダイオードの一種である。ＶＣＳＥＬは、ウェハ表面に平行な２つの対向するミラーを含み、ミラー同士の間に配置された１つまたは複数の量子井戸をともなう。

【発明の概要】

【0005】

下記では、発明の１つまたは複数の実施形態の基本的な理解を提供するために概要を紹介する。この概要は、鍵となる要素または重大な要素を見極めるものでも、特定の実施形態のいずれかの範囲または特許請求の範囲のいずれかの範囲を詳細に記述するものでもない。概要のただ１つの目的は、後で提示されるより詳細な説明への導入部として単純化した形態で概念を提示することである。本明細書において説明する１つまたは複数の実施形態では、デバイス、システム、コンピュータに実装された方法、装置またはコンピュータ・プログラム製品あるいはこれらの組み合わせは、効率化適合性報告（streamlining compliance reporting）および適合性手順偏差（compliance protocol deviations）にしたがってシステム・サーバのクラスタリングを介した修正／オーバーライド（remediation/override）を可能にする。

【0006】

１つの態様では、本発明は、非破壊的に消去可能な磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）構造体であって、ビット線回路素子とワード線回路素子との間に配置されたＭＲＡＭセルと、ＭＲＡＭセルの上方に配置された垂直共振器型面発光レーザ（ＶＣＳＥＬ）素子であり、ＶＣＳＥＬのレーザ出力がＭＲＡＭセルの方に向けられる、ＶＣＳＥＬ素子とを含む、ＭＲＡＭ構造体を含む。

【0007】

１つの態様では、本発明は、１つまたは複数のビット線およびワード線に電気的に接続された複数の磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）セルを製造することであり、複数のＭＲＡＭセルが誘電性材料内に封入される、ＭＲＡＭセルを製造することと、誘電性材料内にグレイン・フィルタ（grain filter）・キャビティを形成することと、グレイン・フィルタ・キャビティ内に配向性シード結晶を形成することと、シード結晶に隣接して非晶質半導体層を形成することと、非晶質半導体層を結晶化させることと、半導体層に隣接して垂直共振器型面発光レーザ（ＶＣＳＥＬ）を形成することと、半導体層を除去することと、ＶＣＳＥＬの上および周りに誘電体層（dielectric layer）を形成することとを含む、半導体デバイスを製造する方法を含む。

【0008】

添付の図面における本発明のいくつかの実施形態のより詳細な説明を通して、本発明の上記のおよび他の目的、特徴および利点が、より明らかになるだろう。ここでは同じ参照符号は、本発明の実施形態における同じ構成要素を一般に参照する。

【図面の簡単な説明】

【0009】

【図1】ビット線およびワード線に電気的に接続され、誘電体層により囲まれたＭＲＡＭセルの形成されたアレイを図示する、本発明の実施形態による、半導体デバイスの製造におけるステップの断面図である。

【図2】（１００）配向したＧｅで埋められているエッチングされた結晶シード・キャビティおよび非晶質Ｇｅの層の堆積を図示するデバイスの製造におけるステップの断面図である。

【図3】レーザ・アニーリングによる非晶質Ｇｅの結晶化の後のデバイスを図示する、デバイスの製造におけるステップの断面図である。

【図4】ＶＣＳＥＬ層積層体の追加の後のデバイスを図示する、デバイスの製造におけるステップの断面図である。

【図5】ＶＣＳＥＬ積層体のパターニング、結晶質Ｇｅの除去、およびＶＣＳＥＬ積層体の周りの誘電性材料の堆積の後のデバイスを図示する、デバイスの製造におけるステップの断面図である。

【図6】本発明の実施形態による、半導体デバイスを形成するための操作ステップを描いているフローチャートである。

【発明を実施するための形態】

【0010】

いくつかの実施形態が、本発明の実施形態が図示されている添付の図面を参照してより詳細に説明される。しかしながら、本発明は、様々な方式で実施されてもよく、したがって本明細書において開示する実施形態に限定されるように解釈されるべきではない。

【0011】

本発明の態様が与えられた例示的なアーキテクチャに関して説明されるが、他のアーキテクチャ、構造体、基板材料ならびにプロセスの特徴およびステップが、本発明の態様の範囲内で変えられてもよいことを、理解されたい。

【0012】

層、領域または基板などのある要素が、もう１つの要素の「上に（on）」または「覆って（over）」いると呼ばれるときには、上記要素が他の要素の直接上であってもよいし、介在する要素がさらに存在してもよいこともまた理解されるだろう。対照的に、ある要素がもう１つの要素の「直接上に」または「直接覆って」いると呼ばれるときには、介在する要素は存在しない。ある要素が、もう１つの要素に「接続される（connected）」または「結合される（coupled）」と呼ばれるときには、上記要素が他の要素に直接接続されても直接結合されてもよく、または、介在する要素が存在してもよいこともまた理解されるだろう。対照的に、ある要素がもう１つの要素に「直接接続される」または「直接結合される」と呼ばれるときには、介在する要素は存在しない。

【0013】

本実施形態は、集積回路チップ用の設計を含むことができ、この設計は、グラフィック・コンピュータ・プログラミング言語で作成されてもよく、（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク内のような仮想ハード・ドライブなどの）コンピュータ・ストレージ媒体に記憶されることがある。設計者がチップまたはチップを製造するために使用するフォトリソグラフィ・マスクを製造しない場合には、設計者は、得られた設計を、直接的にまたは間接的に物理的な手段により（例えば、設計を記憶している記憶媒体のコピーを提供することにより）または電子的に（例えば、インターネットを介して）そのようなエンティティへ送り届けることができる。記憶された設計は、次いで、フォトリソグラフィ・マスクの製造のための適切なフォーマット（例えば、ＧＤＳＩＩ）へと変換され、このマスクは典型的には、ウェハ上に形成されるべき当該チップ設計の多数のコピーを含む。フォトリソグラフィ・マスクは、エッチングされるべきまたは別な方法で処理されるべきウェハ（またはウェハ上の層あるいはその両方）の領域を画定するために利用される。

【0014】

本明細書において説明されるような方法を、集積回路チップの製造において使用できる。得られた集積回路チップを、加工済みウェハ（raw wafer）の形態で（すなわち、多数のパッケージングされていないチップを有する単一ウェハとして）、ベア・ダイとして、またはパッケージングした形態で製造者により配布することができる。後者のケースでは、チップは、（マザーボードもしくは他の高レベル・キャリアに付けられるリードを有するプラスチック・キャリアなどの）シングル・チップ・パッケージに、あるいは（片面もしくは両面インターコネクションまたは埋め込みインターコネクションを有するセラミック・キャリアなどの）マルチチップ・パッケージに実装される。いずれにせよ、チップは次いで、いずれか（ａ）マザーボードなどの中間製品、または（ｂ）最終製品の一部として他のチップ、個別回路素子、または他の信号処理デバイスあるいはこれらの組み合わせで集積される。最終製品は、玩具および他のロー・エンド用途からディスプレイ、キーボードまたは他の入力装置、および中央プロセッサを有する先端コンピュータ製品までの範囲にわたる集積回路チップを含む任意の製品であってもよい。

【0015】

材料化合物が、列挙した成分、例えば、ＳｉＧｅに関連して説明されることもまた理解されるはずである。これらの化合物は、化合物の範囲内で異なる割合の元素を含み、例えば、ＳｉＧｅは、ＳｉｘＧｅ１－ｘを含み、ここでは、ｘは１以下、等である。加えて、他の元素が、化合物に含まれることがあり、本原理にしたがって依然として機能することがあり得る。追加の元素を有する化合物は、本明細書では合金と呼ばれる。

【0016】

「１つの実施形態（one embodiment）」または「ある実施形態（an embodiment）」、ならびにこれらの他の変形への明細書における言及は、実施形態に関連して説明された特定の特徴、構造体、特性、等が、少なくとも１つの実施形態に含まれることを意味する。このように、明細書全体を通して様々な場所に現れる、「１つの実施形態では」または「ある実施形態では」という句、同様にいずれかの他の変形形態が現れることは、同じ実施形態を必ずしもすべてが参照する必要はない。

【0017】

下記の「／」、「～または・・・あるいはその両方」および「～のうちの少なくとも１つ」のうちのいずれかの使用は、例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」ならびに「ＡおよびＢのうちの少なくとも１つ」のケースでは、最初に列挙した選択肢（Ａ）だけの選択、または２番目に列挙した選択肢（Ｂ）だけの選択、または両方の選択肢（ＡおよびＢ）の選択を包含するものであることが認識されるはずである。さらなる例として、「Ａ、ＢまたはＣあるいはこれらの組み合わせ」ならびに「Ａ、Ｂ、およびＣのうちの少なくとも１つ」のケースでは、このような言い回しは、最初に列挙した選択肢（Ａ）だけの選択、または２番目に列挙した選択肢（Ｂ）だけの選択、または３番目に列挙した選択肢（Ｃ）だけの選択、または最初および２番目に列挙した選択肢（ＡおよびＢ）だけの選択、または最初および３番目に列挙した選択肢（ＡおよびＣ）だけの選択、または２番目および３番目に列挙した選択肢（ＢおよびＣ）だけの選択、または３つすべての選択肢（ＡおよびＢおよびＣ）の選択を包含するものである。これは、本技術および関連技術の当業者には容易に明らかであるように、列挙される項目と同じ数に拡張されてもよい。

【0018】

本明細書において使用される用語は、特定の実施形態だけを説明する目的のためであり、例の実施形態を限定するものではない。本明細書において使用するように、単数形「１つ（a）」、「１つ（an）」および「その（the）」は、文脈が別なふうに明らかに指示しない限り、同様に複数形を含むものである。「備える（comprises）」、「備えている（comprising）」、「含む（includes）」および／または「含んでいる（including）」という用語は、本明細書において使用されるときには、述べたフィーチャ、整数、ステップ、操作、要素、または構成要素あるいはこれらの組み合わせの存在を特定するが、１つまたは複数の他のフィーチャ、整数、ステップ、操作、要素、構成要素またはこれらのグループあるいはこれらの組み合わせの存在または追加を排除しないことがさらに理解されるだろう。

【0019】

「下に（beneath）」、「下方に（below）」、「下側に（lower）」、「上方に（above）」、「上側に（upper）」、等などの空間的な関係性の用語が、図に図示されたように、１つの要素またはフィーチャのもう１つの要素またはフィーチャに対する関係を記述するために記述の容易さのために本明細書において使用されることがある。空間的な関係性の用語が、図に描かれた向きに加えて使用中のまたは動作中のデバイスの異なる向きを包含するものであることが理解されるだろう。例えば、図のデバイスがひっくり返される場合には、他の要素またはフィーチャの「下方に」または「下に」として記述された要素は、その時には他の要素またはフィーチャの「上方に」向けられるはずである。このように、「下方に」という用語は、上方および下方の両方の向きを包含できる。デバイスは、別な方法で（９０度回転されるまたは他の向きに）向けられることがあり、本明細書において使用される空間的な関係性の記述は、それにしたがって解釈されることがある。加えて、ある層が２つの層の「間（between）」にあると呼ばれるときには、２つの層の間にその層だけがあってもよいし、または１つもしくは複数の介在する層がさらに存在してもよいことが理解されるだろう。

【0020】

第１、第２、等という用語を、様々な要素を記述するために本明細書では使用できるとはいえ、これらの要素がこれらの用語により限定されるべきでないことが理解されるだろう。これらの用語は、１つの要素をもう１つの要素とは区別するために使用されるに過ぎない。このように、下記で論じる第１の要素を、本概念の範囲から逸脱せずに第２の要素と名付けることができる。

【0021】

ある実施形態では、半導体デバイスは、磁気抵抗ランダム・アクセス・メモリ（ＭＲＡＭ）アレイおよびＭＲＡＭアレイの上方に配置された垂直共振器型面発光レーザ（ＶＣＳＥＬ）を含む。この実施形態では、デバイスは、ハードウェア攻撃が検出されるときにＶＣＳＥＬを起動する。ある実施形態では、ハードウェア攻撃が、ハードウェア要素およびソフトウェア要素を含め、ＭＲＡＭデバイスの外部のシステム要素により認識されることがある。ある実施形態では、デバイス読出し回路は、ユーザが指定した基準にしたがってハードウェア攻撃を識別し、それに応じて非破壊的なＶＣＳＥＬメモリ消去を開始するように構成される。

【0022】

ＶＣＳＥＬの起動は、ＭＲＡＭセルの局所加熱、セル状態のランダムな変更、およびアレイ内に保持されたデータの実効的な消去をもたらす。読み出すために脆弱性を不当に利用する攻撃のためにＭＲＡＭにはデータが残らない。ＭＲＡＭセルの内容が消去されてしまってさえも、ＭＲＡＭの機能が消えないので、消去は非破壊的である。システムは、ＭＲＡＭのＶＣＳＥＬ加熱および付随するデータ消去が生じた後でＭＲＡＭに新たなデータを書き込むことができる。ある実施形態では、すべてのＭＲＡＭセルが加熱されることがある。ビットの少なくとも半分を変えることは、消去されたデータの復元を妨げるために十分である。

【0023】

ある実施形態では、デバイスは、書込み回路を含み、ＭＲＡＭアレイのワード線またはビット線あるいはその両方に沿って設置されたキャパシタを使用してすべてのビットに「１」を書き込む。この実施形態では、システムは、デバイスがまだ熱い間にビットに書き込み、各々のＭＲＡＭセルの書込みに対するエネルギー障壁が低くされる。

【0024】

ある実施形態では、デバイスは、破壊的な消去構成部品を含む。この実施形態では、大きなキャパシタがＭＲＡＭアレイに接続され、ＭＲＡＭセルの磁気トンネル接合を過充電するように構成され、ＶＣＳＥＬが機能することを中止する場合には、実効的にＭＲＡＭの内容を消去し、デバイスを破壊する。

【0025】

下記のものは、ＭＲＡＭメモリ・セル素子のアレイの形成の単純化した説明である。図１は、発明の実施形態による、ＭＲＡＭアレイの製造が完了した後のデバイス１００を示す。ビット線１２０が、半導体基板１１０の上に配置される。ある実施形態では、ビット線１２０は、半導体基板１１０の上に導電性材料（図示せず）を堆積することによって形成される。この実施形態では、導電性材料は、銅、銀または金などの元素導体を含む。ビット線１２０が、次いで、例えば、導電性材料層の露出した部分を除去しビット線１２０を形成するフォトリソグラフィ・パターニングおよびエッチング・プロセスにより導電性材料層の一部分を選択的に除去することによって形成される。このエッチングを、反応性イオン・エッチング（ＲＩＥ）などの時間に基づく異方性（timed anisotropic）エッチングを使用して実行できる。上記エッチングを、導電性材料層を除去してビット線１２０を形成する単一エッチングで実行できる。

【0026】

ビット線１２０を形成する導電性材料層のパターニングおよび一部の除去の後で、残っているビット線１２０同士の間のギャップがアルミニウム酸化物、シリコン酸化物、または類似の誘電性材料などの誘電性材料１５０を用いて埋められる。ある実施形態では、誘電性材料１５０の上面およびビット線１２０を形成する導電性材料がデバイス製造における次のステップのための準備で平坦であることを確実するために、化学機械平坦化プロセスを使用できる。

【0027】

層の連続体が、ＭＲＡＭセルの磁気－トンネル接合（ＭＴＪ）積層体を形成するために誘電性材料１５０およびビット線１２０の上に堆積される。ある実施形態では、ＭＴＪ積層体は、下側コンタクト、自由磁気層（切り替え可能な磁気双極子モーメントを有する層）、トンネル障壁層、および固定磁気層（固定された磁気双極子モーメントを有する層）から作られ単純化して描かれたＭＴＪ１３０を含む。この実施形態では、ＭＴＪ１３０は、上に成長した自由層を有するシード層（図示せず）を含む。シード層は、例えば、いくつかの実施形態ではタンタル（Ｔａ）またはタンタル・マグネシウム（ＴａＭｇ）を含むことができる。自由層は、例えば、コバルト－鉄－ホウ素（ＣｏＦｅＢ）を含むことができる。次に、トンネル障壁（図示せず）が、自由層上に形成される。トンネル障壁は、酸化マグネシウム（ＭｇＯ）などの非磁性絶縁性材料を含むことができる。トンネル障壁の形成に続いて、固定層（図示せず）が、トンネル障壁の最上部に形成される。固定層は、様々な実施形態では、例えば、１つもしくは複数の界面層、またはスペーサ、および多層または混合物でコバルト－白金（Ｃｏ｜Ｐｔ）またはコバルト－パラジウム（Ｃｏ｜Ｐｄ）を含むことができる。それぞれの層を、高周波スパッタリングにより形成することができる。自由層および固定層は、垂直磁気異方性を有する。

【0028】

ある実施形態では、最終ＭＲＡＭ ＭＴＪ積層体セルは、上に説明したようなパターニングおよびエッチング・プロセスを使用して形成される。誘電性材料が、ＭＲＡＭ ＭＴＪ積層体の周りに堆積され、ＣＭＰプロセスが、次のステップ、ワード線１４０の形成のための平坦な表面を設けるために使用される。ある実施形態では、ワード線１４０は、導電性材料の層を堆積すること、その材料を選択的にエッチングすること、およびエッチングした構造体の上に誘電性材料１５０に類似の誘電性材料を堆積することによって形成される。

【0029】

ここで図２を参照して、グレイン・フィルタ・シード・キャビティ２１０（以降「シード・キャビティ」と呼ぶ）が、誘電性材料１５０に形成される。ある実施形態では、シード・キャビティ２１０は、上に説明したようなパターニングおよびエッチング技術を使用して形成される。この実施形態では、シード・キャビティ２１０は、約３００ｎｍから約５００ｎｍの間の深さで約１００ｎｍから約２００ｎｍの間の幅である。ある実施形態では、Ｇｅがシード・キャビティ２１０内に堆積され、結晶化した（１００）Ｇｅシードが金属誘起横方向結晶化（ＭＩＬＣ）を使用して形成される。図に示したように、非晶質Ｇｅの層２２０が、誘電性材料１５０および埋められたシード・キャビティ２１０の上に堆積されている。非晶質Ｇｅの層２２０を、いずれかの適切な堆積プロセスにより誘電性材料１５０上に形成できる。例えば、交互の層を、例えば、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、原子層堆積（ＡＬＤ）、またはガス・クラスタ・イオン・ビーム（ＧＣＩＢ）堆積を含め、交互の堆積プロセスにより形成できる。ＣＶＤは、堆積する種が室温よりも高い温度（例えば、約２５℃から約９００℃）でガス状の反応物質同士の間の化学反応の結果として堆積される堆積プロセスである。反応の固体生成物が、固体生成物の膜、コーティング、または層を形成すべき表面上に堆積される。ＣＶＤプロセスの変形は、常圧ＣＶＤ（ＡＰＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、および有機金属ＣＶＤ（ＭＯＣＶＤ）を含むがこれらに限定されず、これらの組み合わせもまた利用できる。ＰＶＤを使用する代替の実施形態では、スパッタリング装置は、直流ダイオード・システム、高周波スパッタリング、マグネトロン・スパッタリング、またはイオン化金属プラズマ・スパッタリングを含むことができる。ＡＬＤを使用する代替の実施形態では、化学物質前駆体が表面上に薄膜を堆積するために１回に１つずつ物質の表面と反応する。

【0030】

ここで図３を参照して、非晶質Ｇｅ層２２０は、（１００）Ｇｅシードから結晶質Ｇｅの層を成長させるためにエキシマ・レーザおよびμ－チョクラルスキー・プロセスを使用してアニールされる。アニーリング・プロセス中に、非晶質Ｇｅ層は、エネルギーを与えられ、冷却される。プロセス中に、非晶質Ｇｅが結晶化する。層の結晶格子は、（１００）Ｇｅシード・キャビティ２１０から外へ成長する。プロセスの後で、シード・キャビティ内のＧｅおよび以前の非晶質Ｇｅ層のＧｅは、一致した（１００）結晶格子を有する。

【0031】

ここで図４を参照して、複数のＧａＡｓベースの層を含むＶＣＳＥＬ積層体４１０は、結晶質Ｇｅ層２２０の上にエピタキシャルで成長される。ある実施形態では、ＶＣＳＥＬ積層体４１０は、約３マイクロメートル（μｍ）と約６μｍとの間の厚さである。この実施形態では、ＶＣＳＥＬ積層体４１０は、積層体が１つまたは複数のＭＲＡＭセル構造体を覆うような、かつ１つまたは複数のＶＣＳＥＬ積層体素子がデバイスのＭＲＡＭアレイ内のすべてのＭＲＡＭセル構造体を覆うような長さおよび幅を有する。

【0032】

「エピタキシャルで成長するおよび／または堆積する」ならびに「エピタキシャルで成長したおよび／または堆積した」という用語は、半導体材料の堆積表面上の半導体材料の成長を意味し、そこでは成長する半導体材料が堆積表面の半導体材料と同じ結晶特性を有する。エピタキシャル堆積プロセスでは、ソース・ガスにより供給される化学反応物質が制御され、堆積する原子が表面上を動き回るために十分なエネルギーで半導体基板の堆積表面に到達し堆積表面の原子の結晶配列に堆積する原子自体を配向させるように、システム・パラメータは設定される。これゆえ、エピタキシャル半導体材料は、形成される堆積表面と同じ結晶特性を有する。

【0033】

ある実施形態では、ＶＣＳＥＬ積層体４１０は、アルミニウム・ガリウム・ヒ素（ＡｌＧａＡｓ）およびガリウム・ヒ素（ＧａＡｓ）の交互の層から作られた下側ブラッグ・ミラー４１２、ＡｌＧａＡｓの下側閉じ込め層、インジウム・ガリウム・ヒ素（ＩｎＧａＡｓ）またはインジウム・ヒ素（ＩｎＡｓ）を含む１つまたは複数の量子井戸層４１４、ＧａＡｓの１つまたは複数の量子井戸障壁層、ＡｌＧａＡｓの上側閉じ込め層、ならびに交互のＡｌＧａＡｓおよびＧａＡｓ層の上側ブラッグ・ミラー４１６を含む。この実施形態では、上側ブラッグ・ミラー４１６の反射率は、下側ブラッグ・ミラー４１２の反射率よりも大きく、結果として最終のＶＣＳＥＬの出力がＭＲＡＭセルの方に下に向けられることになる。

【0034】

ここで図５を参照して、ある実施形態では、ＶＣＳＥＬ積層体４１０および結晶質Ｇｅ層２２０（図４）は、次いでパターニングされ上に説明したようなエッチング方法を使用して形づくられ、結晶質Ｇｅ２２０（図４）の上に最終的に形づくられたＶＣＳＥＬ積層体４１０を残す。ある実施形態では、エッチングは、デバイスのＭＲＡＭセルの上方に配置されたＶＣＳＥＬ積層体４１０のアレイをもたらす。エッチングは、ＶＣＳＥＬ積層体４１０アレイの素子同士の間に配置された結晶質Ｇｅ層の部分を含めアレイのＶＣＳＥＬ積層体４１０素子同士の間の材料を除去する。誘電性材料の線などの、積層体アンカ（図示せず）が、ＶＣＳＥＬ積層体４１０素子のアレイに隣接して配置される。積層体アンカは、露出したＶＣＳＥＬ積層体４１０（図４）の下の結晶質Ｇｅ２２０の部分を残しながらパターニングされたＶＣＳＥＬ積層体４１０および誘電性材料１５０と接触して配置される。ある実施形態では、積層体アンカは、上に説明したような、知られているマスキング方法および誘電性材料堆積方法を使用して配置される。結晶質Ｇｅ２２０は、次いで除去されて置き換えられる。ある実施形態では、結晶質Ｇｅ２２０は、Ｈ_２Ｏ_２を使用してエッチングで除去され、流動性誘電性材料（ＦＯＸ）または他の好適な誘電性材料５１０で置き換えられる。

【0035】

ここで図６を参照して、図は、本発明の実施形態にしたがって半導体デバイスを形成するための操作ステップを描いているフローチャート６００を提供する。ステップ６１０において、適切なビット線およびワード線を含むＭＲＡＭセルのアレイが形成される。形成されたＭＲＡＭアレイは、誘電性材料の層で包まれる。

【0036】

６２０において、（１００）配向のＧｅ結晶シードが、ＭＲＡＭアレイを囲んでいる誘電体層の内部のキャビティ内に形成される。シードが形成された後で、非晶質Ｇｅの層が誘電体層の上に堆積される。６３０において、非晶質Ｇｅがアニールされ、Ｇｅ結晶格子が（１００）Ｇｅシードから成長する。シードおよび成長する結晶質層に関しては他の方位もまた可能である。

【0037】

６４０において、ＶＣＳＥＬの複数の層を、結晶質Ｇｅ層上に成長させる。上記複数の層は、ＣＳＥＬ構造体の底部ブラッグ・ミラー、量子井戸、および上部ブラッグ・ミラーを含む。横アンカを、ＶＣＳＥＬ積層体に隣接して成長させ、結晶質Ｇｅ層が積層体の下からエッチングで除去される。ＶＣＳＥＬ積層体が、所望のサイズおよび形状にパターニングされ、エッチングされる。誘電体層が、パターニングおよびエッチングの後でＶＣＳＥＬ素子の下方および周りに堆積される。

【0038】

デバイスは、適切なビット線用、ワード線用、ＶＣＳＥＬ量子井戸活性化点用の適切なコンタクトで完成する。ある実施形態では、攻撃および防衛が生じた後で、すべてのＭＲＡＭビットに「１」または「０」の値を書き込むことを可能にするために、キャパシタが追加される。ある実施形態では、キャパシタは、ＶＣＳＥＬ故障の場合にＭＲＡＭ構造体を破壊するために十分に大きなサイズにされる。

【0039】

「１つの実施形態（one embodiment）」、「ある実施形態（an embodiment）」、「ある例の実施形態（an example embodiment）」、等への明細書における言及は、記載された実施形態が特定の特徴、構造体または特性を含むことができるが、すべての実施形態がその特定の特徴、構造体または特性を必ずしも含む必要がなくてもよいことを示す。その上、このような句は、必ずしも同じ実施形態に言及する必要がない。さらに、ある特定の特徴、構造体または特性がある実施形態に関連して説明されるときには、明示的に記述されているか否かに拘わらず他の実施形態に関連してこのような特徴、構造体または特性が影響を及ぼすことが当業者の知識内であることが提示される。

【0040】

本明細書において使用した用語は、特定の実施形態だけを説明する目的のためであり、発明を限定するものではない。本明細書において使用したように、単数形「１つ（a）」、「１つ（an）」および「その（the）」は、文脈が別なふうに明らかに指示しない限り、同様に複数形を含むものである。「備える（comprises）」および／または「備えている（comprising）」という用語は、この明細書において使用されるときには、述べたフィーチャ、整数、ステップ、操作、要素、または構成要素あるいはこれらの組み合わせの存在を特定するが、１つまたは複数の他のフィーチャ、整数、ステップ、操作、要素、構成要素またはこれらのグループあるいはこれらの組み合わせの存在または追加を排除しないことがさらに理解されるだろう。

【0041】

本発明の様々な実施形態の説明が、例証の目的で提示されてきているが、包括的であるものでも開示した実施形態に限定するものでもない。多くの変更形態および変形形態が、発明の範囲から逸脱せずに当業者には明らかだろう。本明細書において使用した用語は、実施形態の原理、実際的なアプリケーション、もしくは市場において見出される技術に対する技術的な改善を最も良く説明するために、または当業者のうちの他のものが本明細書において開示した実施形態を理解することを可能にするために選択された。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】