特許 7583046 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-05

(45)【発行日】2024-11-13

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G06G 7/60 20060101AFI20241106BHJP

   G06F 7/575 20060101ALI20241106BHJP

   G06F 7/523 20060101ALI20241106BHJP

   G06F 17/10 20060101ALI20241106BHJP

   H01L 21/8234 20060101ALI20241106BHJP

   H01L 27/088 20060101ALI20241106BHJP

   H01L 27/06 20060101ALI20241106BHJP

   H10B 12/00 20230101ALI20241106BHJP

   H10B 99/00 20230101ALI20241106BHJP

   H10B 41/70 20230101ALI20241106BHJP

   H01L 21/336 20060101ALI20241106BHJP

   H01L 29/788 20060101ALI20241106BHJP

   H01L 29/792 20060101ALI20241106BHJP

   H01L 29/786 20060101ALI20241106BHJP

   G06F 12/00 20060101ALI20241106BHJP

   G06F 13/16 20060101ALI20241106BHJP

【ＦＩ】

G06G7/60

G06F7/575

G06F7/523

G06F17/10 A

H01L27/088 E

H01L27/06 102A

H01L27/088 331E

H10B12/00 801

H10B99/00 441

H10B41/70

H01L29/78 371

H01L29/78 613B

H01L29/78 618B

G06F12/00 560F

G06F13/16 510D

【請求項の数】 6

(21)【出願番号】P 2022535980

(86)(22)【出願日】2021-07-05

(86)【国際出願番号】 IB2021055989

(87)【国際公開番号】W WO2022013677

(87)【国際公開日】2022-01-20

【審査請求日】2024-06-19

(31)【優先権主張番号】P 2020122483

(32)【優先日】2020-07-17

(33)【優先権主張国・地域又は機関】JP

(31)【優先権主張番号】P 2020200722

(32)【優先日】2020-12-03

(33)【優先権主張国・地域又は機関】JP

(73)【特許権者】

【識別番号】000153878

【氏名又は名称】株式会社半導体エネルギー研究所

(72)【発明者】

【氏名】岡本 佑樹

(72)【発明者】

【氏名】伊藤 港

(72)【発明者】

【氏名】上妻 宗広

【審査官】佐賀野 秀一

(56)【参考文献】

【文献】特開２０２０－０５７３０６（ＪＰ，Ａ）

【文献】特開２０２０－０６８０４８（ＪＰ，Ａ）

【文献】特開２０１９－０４６３７５（ＪＰ，Ａ）

【文献】特開２０１７－２２８２９５（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｇ０６Ｇ ７／６０

Ｇ０６Ｆ ７／５７５

Ｇ０６Ｆ ７／５２３

Ｇ０６Ｆ １７／１０

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０８８

Ｈ１０Ｂ １２／００

Ｈ１０Ｂ ９９／００

Ｈ１０Ｂ ４１／７０

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８６

Ｇ０６Ｆ １２／００

Ｇ０６Ｆ １３／１６

(57)【特許請求の範囲】

【請求項1】

第１記憶回路部と、第１演算回路部と、を有する第１演算ブロックと、
第２記憶回路部と、第２演算回路部と、を有する第２演算ブロックと、
第１配線と、第２配線と、を有し、
前記第１記憶回路部は、複数の第１重みデータを保持する第１記憶回路を有し、
前記第２記憶回路部は、複数の第２重みデータを保持する第２記憶回路を有し、
前記第１演算回路部は、第１演算回路と、第１切替回路と、第３切替回路と、を有し、
前記第２演算回路部は、第２演算回路と、第２切替回路と、第４切替回路と、を有し、
前記第１切替回路は、前記複数の第１重みデータのいずれか一を前記第１配線に与える機能を有し、
前記第２切替回路は、前記複数の第２重みデータのいずれか一を前記第２配線に与える機能を有し、
前記複数の第１重みデータのいずれか一を前記第１配線に与える動作は、前記複数の第２重みデータのいずれか一を前記第２配線に与える動作と異なる期間に行われ、
前記第３切替回路は、前記第１配線に与えられた前記第１重みデータ、または前記第２配線に与えられた前記第２重みデータ、のいずれか一を前記第１演算回路に与える機能を有し、
前記第４切替回路は、前記第１配線に与えられた前記第１重みデータ、または前記第２配線に与えられた前記第２重みデータ、のいずれか一を前記第２演算回路に与える機能を有し、
前記第１配線に与えられた前記第１重みデータを前記第１演算回路に与える動作は、前記第２配線に与えられた前記第２重みデータを前記第２演算回路に与える動作と異なる期間に行われる、半導体装置。

【請求項2】

請求項１において、
前記第１記憶回路部は、前記第１演算回路部を有する層上に積層される層に設けられ、
前記第２記憶回路部は、前記第２演算回路部を有する層上に積層される層に設けられる、半導体装置。

【請求項3】

請求項１または２において、
前記第１演算回路および前記第２演算回路は、それぞれ独立に、積和演算処理を行う、半導体装置。

【請求項4】

請求項１乃至３のいずれか一において、
前記第１記憶回路部および前記第２記憶回路部はそれぞれ、第１トランジスタを有し、
前記第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有する、半導体装置。

【請求項5】

請求項４において、
前記金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置。

【請求項6】

請求項１乃至５のいずれか一において、
前記第１演算回路部および前記第２演算回路部はそれぞれ、第２トランジスタを有し、
前記第２トランジスタは、チャネル形成領域にシリコンを有する半導体層を有する、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書は、半導体装置等について説明する。

【0002】

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する本発明の一態様の技術分野としては、半導体装置、撮像装置、表示装置、発光装置、蓄電装置、記憶装置、表示システム、電子機器、照明装置、入力装置、入出力装置、それらの駆動方法、又はそれらの製造方法、を一例として挙げることができる。

【背景技術】

【0003】

ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等を含む半導体装置を有する電子機器が普及している。このような電子機器では、大量のデータを高速に処理するため、半導体装置の性能向上に関する技術開発が活発である。高性能化を実現する技術としては、例えば、ＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等のアクセラレータとＣＰＵとを密結合させた、所謂ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）化がある。ＳｏＣ化によって高性能化した半導体装置では、発熱、及び消費電力の増加が問題となってくる。

【0004】

ＡＩ（Ａｒｔｉｆｉｃｉａｌ Ｉｎｔｅｌｌｉｇｅｎｃｅ）技術では、パラメータ数が膨大になり、演算量が増大する。演算量の増大は、発熱、および消費電力を増加させる要因となるため、演算量を低減するためのアーキテクチャが盛んに提案されている。代表的なアーキテクチャとして、Ｂｉｎａｒｙ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ（ＢＮＮ）、およびＴｅｒｎａｒｙ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ（ＴＮＮ）があり、回路規模縮小、および低消費電力化に対して特に有効となる（例えば特許文献１を参照）。

【先行技術文献】

【特許文献】

【0005】

【文献】国際公開第２０１９／０７８９２４号

【発明の概要】

【発明が解決しようとする課題】

【0006】

ＡＩ技術では、演算処理の高速化が求められる。演算処理の高速化には、回路の集積化が有効である。重みデータ（重みパラメータ、フィルタなどともいう）と入力データとの演算処理を行う演算回路を、重みデータを記憶する記憶回路と集積化することで、ＡＩ技術による演算を集積回路で実現することができる。この場合、ビット線などの配線を介して重みデータなどの必要なデータを記憶回路から演算回路に読み出すことになる。記憶回路と演算回路とを電気的に接続する経路では、重みデータなどのデータの読出しの頻度が多くなる。そのため、ビット線の充放電エネルギーが増加し、消費電力が増加する虞がある。

【0007】

特に畳み込み演算を行うニューラルネットワークでは、複数の演算回路で同じ重みデータを用いた演算処理を行う構成とすることができる。この場合、記憶回路と演算回路とを電気的に接続する経路が増えるため、重みデータなどのデータの読出しを高速で行いたい場合に、配線の充放電を高速で行うことが難しくなる虞がある。そのため、演算処理速度の向上が難しくなる虞がある。

【0008】

ビット線の充放電エネルギーを低減するためには、ビット線を短くすることが有効である。しかしながら、演算回路と記憶回路を交互に並べて配置することになるため、周辺回路の面積が著しく増大する虞がある。

【0009】

本発明の一態様は、低消費電力化された半導体装置を提供することを課題の一とする。または、本発明の一態様は、演算処理速度の向上が図られた半導体装置を提供することを課題の一とする。または、本発明の一態様は、小型化された半導体装置を提供することを課題の一とする。または、新規な構成の半導体装置を提供することを課題の一とする。

【0010】

なお、本発明の一態様は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一の課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から、自ずと明らかとなるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。

【課題を解決するための手段】

【0011】

本発明の一態様は、第１記憶回路部と、第１演算回路部と、を有する第１演算ブロックと、第２記憶回路部と、第２演算回路部と、を有する第２演算ブロックと、第１配線と、第２配線と、を有し、第１記憶回路部は、複数の第１重みデータを保持する第１記憶回路を有し、第２記憶回路部は、複数の第２重みデータを保持する第２記憶回路を有し、第１演算回路部は、第１演算回路と、第１切替回路と、第３切替回路と、を有し、第２演算回路部は、第２演算回路と、第２切替回路と、第４切替回路と、を有し、第１切替回路は、複数の第１重みデータのいずれか一を第１配線に与える機能を有し、第２切替回路は、複数の第２重みデータのいずれか一を第２配線に与える機能を有し、第３切替回路は、第１配線に与えられた第１重みデータ、または第２配線に与えられた第２重みデータ、のいずれか一を第１演算回路に与える機能を有し、第４切替回路は、第１配線に与えられた第１重みデータ、または第２配線に与えられた第２重みデータ、のいずれか一を第２演算回路に与える機能を有する、半導体装置である。

【0012】

本発明の一態様は、第１記憶回路部と、第１演算回路部と、を有する第１演算ブロックと、第２記憶回路部と、第２演算回路部と、を有する第２演算ブロックと、第１配線と、第２配線と、を有し、第１記憶回路部は、複数の第１重みデータを保持する第１記憶回路を有し、第２記憶回路部は、複数の第２重みデータを保持する第２記憶回路を有し、第１演算回路部は、第１演算回路と、第１切替回路と、第３切替回路と、を有し、第２演算回路部は、第２演算回路と、第２切替回路と、第４切替回路と、を有し、第１切替回路は、複数の第１重みデータのいずれか一を第１配線に与える機能を有し、第２切替回路は、複数の第２重みデータのいずれか一を第２配線に与える機能を有し、複数の第１重みデータのいずれか一を第１配線に与える動作は、複数の第２重みデータのいずれか一を第２配線に与える動作と異なる期間に行われ、第３切替回路は、第１配線に与えられた第１重みデータ、または第２配線に与えられた第２重みデータ、のいずれか一を第１演算回路に与える機能を有し、第４切替回路は、第１配線に与えられた第１重みデータ、または第２配線に与えられた第２重みデータ、のいずれか一を第２演算回路に与える機能を有し、第１配線に与えられた第１重みデータを第１演算回路に与える動作は、第２配線に与えられた第２重みデータを第２演算回路に与える動作と異なる期間に行われる、半導体装置である。

【0013】

本発明の一態様において、第１記憶回路部は、第１演算回路部を有する層上に積層される層に設けられ、第２記憶回路部は、第２演算回路部を有する層上に積層される層に設けられる、半導体装置が好ましい。

【0014】

本発明の一態様において、第１演算回路および第２演算回路は、それぞれ独立に、積和演算処理を行う、半導体装置が好ましい。

【0015】

本発明の一態様において、第１記憶回路部および第２記憶回路部はそれぞれ、第１トランジスタを有し、第１トランジスタは、チャネル形成領域に金属酸化物を有する半導体層を有する、半導体装置が好ましい。

【0016】

本発明の一態様において、金属酸化物は、Ｉｎと、Ｇａと、Ｚｎと、を含む、半導体装置が好ましい。

【0017】

本発明の一態様において、第１演算回路部および第２演算回路部はそれぞれ、第２トランジスタを有し、第２トランジスタは、チャネル形成領域にシリコンを有する半導体層を有する、半導体装置が好ましい。

【0018】

なおその他の本発明の一態様については、以下で述べる実施の形態における説明、および図面に記載されている。

【発明の効果】

【0019】

本発明の一態様は、低消費電力化された半導体装置を提供することができる。または、本発明の一態様は、演算処理速度の向上が図られた半導体装置を提供することができる。または、本発明の一態様は、小型化された半導体装置を提供することができる。または、新規な構成の半導体装置を提供することができる。

【0020】

複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。

【図面の簡単な説明】

【0021】

図１Ａ、図１Ｂおよび図１Ｃは、半導体装置の構成例を説明する図である。
図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄは、半導体装置の構成例を説明する図である。
図３Ａ、図３Ｂ、および図３Ｃは、半導体装置の構成例を説明する図である。
図４Ａおよび図４Ｂは、半導体装置の構成例を説明する図である。
図５Ａおよび図５Ｂは、半導体装置の構成例を説明する図である。
図６は、半導体装置の構成例を説明する図である。
図７Ａおよび図７Ｂは、半導体装置の構成例を説明する図である。
図８は、半導体装置の構成例を説明する図である。
図９は、半導体装置の構成例を説明する図である。
図１０Ａおよび図１０Ｂは、半導体装置の構成例を説明する図である。
図１１Ａおよび図１１Ｂは、半導体装置の構成例を説明する図である。
図１２は、半導体装置の構成例を説明する図である。
図１３は、半導体装置の動作例を説明するタイミングチャートである。
図１４は、半導体装置の構成例を説明する図である。
図１５は、半導体装置の構成例を説明する図である。
図１６Ａおよび図１６Ｂは、半導体装置の構成例を説明する図である。
図１７は、演算処理システムの構成例を説明する図である。
図１８は、ＣＰＵの構成例を説明する図である。
図１９Ａおよび図１９Ｂは、ＣＰＵの構成例を説明する図である。
図２０は、ＣＰＵの動作例を示すタイミングチャートである。
図２１は、トランジスタの構成例を示す図である。
図２２Ａおよび図２２Ｂは、トランジスタの構成例を示す図である。
図２３Ａおよび図２３Ｂは、集積回路の構成例を説明する図である。
図２４Ａおよび図２４Ｂは、集積回路の適用例を説明する図である。
図２５Ａおよび図２５Ｂは、集積回路の適用例を説明する図である。
図２６Ａ、図２６Ｂおよび図２６Ｃは、集積回路の適用例を説明する図である。
図２７は、集積回路の適用例を説明する図である。

【発明を実施するための形態】

【0022】

以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

【0023】

なお本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

【0024】

図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

【0025】

本明細書において、例えば、電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。

【0026】

また、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、”＿２”、”［ｎ］”、”［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。例えば、２番目の配線ＧＬを配線ＧＬ［２］と記載する。

【0027】

（実施の形態１）
本発明の一態様である半導体装置の構成、および動作等について説明する。

【0028】

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。表示装置（液晶表示装置、発光表示装置など）、投影装置、照明装置、電気光学装置、蓄電装置、記憶装置、半導体回路、撮像装置、電子機器などは、半導体装置を有すると言える場合がある。

【0029】

図１Ａは、本発明の一態様である半導体装置１０を説明するための図である。また図１Ｂ、図１Ｃは、半導体装置１０が有する演算ブロックの構成例を説明するための図である。

【0030】

半導体装置１０は、ホストプログラムから呼び出されたプログラム（カーネル、またはカーネルプログラムとも呼ばれる。）を実行する、アクセラレータとしての機能を有する。半導体装置１０は、例えば、グラフィック処理における行列演算の並列処理、ニューラルネットワークの積和演算の並列処理、科学技術計算における浮動小数点演算の並列処理などを行うことができる。

【0031】

半導体装置１０は、図１Ａに図示するように、複数の演算ブロック２１を有する。演算ブロック２１は、記憶回路部３０（メモリセルアレイともいう）、および演算回路部４０を有する。記憶回路部３０および演算回路部４０は、図１Ａに図示するように、図中ｘｙ平面に対して概略垂直な方向（図１Ａ中、ｚ方向）で異なる層に設けられる。つまり、記憶回路部３０および演算回路部４０は、積層して設けられる。

【0032】

なお「概略垂直」とは、８５度以上９５度以下の角度で配置されている状態をいう。なお本明細書において図１Ａ等に図示するＸ方向、Ｙ方向、およびＺ方向は、それぞれが互いに直交または交差する方向である。また、Ｘ方向およびＹ方向は基板面に対して平行または概略平行であり、Ｚ方向は基板面に対して垂直または概略垂直である。

【0033】

図１Ａに図示する複数の演算ブロックは、動作および接続関係の異なる、２つ以上のブロックに大別される。なお本明細書等においては、複数の演算ブロックを奇数番の演算ブロック部２０＿Ｏ、偶数番の演算ブロック部２０＿Ｅとして説明するが、３つ以上のブロックに分ける構成であってもよい。演算ブロック部２０＿Ｏにある演算ブロックを演算ブロック２１＿Ｏという場合がある。演算ブロック部２０＿Ｅにある演算ブロックを演算ブロック２１＿Ｅという場合がある。

【0034】

演算ブロック２１＿Ｏおよび演算ブロック２１＿Ｅは、図１Ｂおよび図１Ｃに図示するように、それぞれ記憶回路部３０および演算回路部４０を有する。なお演算ブロック２１＿Ｏおよび演算ブロック２１＿Ｅに示す構成において、互いに共通する部分は、互いの説明を適宜援用することができる。

【0035】

記憶回路部３０は、複数の記憶回路３１を有する。記憶回路部３０はメモリセルアレイ、記憶回路３１はメモリセルという場合がある。記憶回路３１へのデータの書き込みおよび読出しは、駆動回路１２、駆動回路１３によって制御される。駆動回路１２、駆動回路１３は、データ制御回路ともいう。

【0036】

記憶回路部３０が有する記憶回路３１は、チャネル形成領域に酸化物半導体を有するトランジスタ（ＯＳトランジスタ）を有する。記憶回路３１が記憶（保持）するデータは、ニューラルネットワークの積和演算処理に用いられる重みパラメータに対応するデータ（重みデータ）である。重みデータは、デジタルデータとすることで、ノイズに強く、高速で演算可能な半導体装置とすることができる。また、重みデータは、アナログデータでもよい。

【0037】

なお重みデータは、１ビットのデータ（つまり‘１’か‘０’のデータ）を用いて演算処理を行う構成としてもよいし、多ビットのデータを用いて演算処理を行う構成としてもよい。多ビット（例えばｎビット）のデータの場合、ビット数に応じた本数の配線を用いて、重みデータを供給する構成とすればよい。

【0038】

記憶回路部３０が有する記憶回路３１は、ＮＯＳＲＡＭの回路構成とすることができる。「ＮＯＳＲＡＭ（登録商標）」とは、「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称である。ＮＯＳＲＡＭは、メモリセルが２トランジスタ型（２Ｔ）、又は３トランジスタ型（３Ｔ）ゲインセルであり、アクセストランジスタがＯＳトランジスタであるメモリのことをいう。

【0039】

ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＮＯＳＲＡＭは、リーク電流が極めて小さい特性を用いてデータに応じた電荷を記憶回路内に保持することで、不揮発性メモリとして用いることができる。特にＮＯＳＲＡＭは保持しているデータを破壊することなく読み出しすること（非破壊読み出し）が可能なため、データ読み出し動作を多数回に繰り返す、ニューラルネットワークの積和演算の並列処理に適している。

【0040】

記憶回路３１は、ＮＯＳＲＡＭ、あるいはＤＯＳＲＡＭといったＯＳトランジスタを有するメモリ（以下、ＯＳメモリともいう。）が好適である。酸化物半導体として機能する金属酸化物のバンドギャップは２．５ｅＶ以上あるため、ＯＳトランジスタは極小のオフ電流をもつ。一例として、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０^－２０Ａ未満、１×１０^－２２Ａ未満、あるいは１×１０^－２４Ａ未満とすることができる。そのため、ＯＳメモリは、ＯＳトランジスタを介して保持ノードからリークする電荷量が極めて少ない。従って、ＯＳメモリは不揮発性の記憶回路として機能できるため、半導体装置１０のパワーゲーティングが可能となる。

【0041】

高密度でトランジスタが集積化された半導体装置は、回路の駆動による熱が発生する場合がある。この発熱により、トランジスタの温度が上がることで、当該トランジスタの特性が変化して、電界効果移動度の変化や動作周波数の低下などが起こることがある。ＯＳトランジスタは、Ｓｉトランジスタよりも熱耐性が高いため、温度変化による電界効果移動度の変化が起こりにくく、また動作周波数の低下も起こりにくい。さらに、ＯＳトランジスタは、温度が高くなっても、ドレイン電流がゲート－ソース間電圧に対して指数関数的に増大する特性を維持しやすい。そのため、ＯＳトランジスタを用いることにより、高い温度環境下での安定した動作を行うことができる。

【0042】

ＯＳトランジスタに適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ－Ｓｎ酸化物、Ｇａ－Ｓｎ酸化物、Ｉｎ－Ｇａ酸化物、Ｉｎ－Ｚｎ酸化物、Ｉｎ－Ｍ－Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。特にＭとしてＧａを用いる金属酸化物をＯＳトランジスタに採用する場合、元素の比率を調整することで電界効果移動度等の電気特性に優れたトランジスタとすることができるため、好ましい。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

【0043】

ＯＳトランジスタの信頼性、電気特性の向上のため、半導体層に適用される金属酸化物は、ＣＡＡＣ－ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳなどの結晶部を有する金属酸化物であることが好ましい。ＣＡＡＣ－ＯＳとは、ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＣＡＣ－ＯＳとは、Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ｎｃ－ＯＳとは、ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。

【0044】

ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。

【0045】

ＣＡＣ－ＯＳは、キャリアとなる電子（または正孔）を流す機能と、キャリアとなる電子を流さない機能とを有する。電子を流す機能と、電子を流さない機能とを分離させることで、双方の機能を最大限に高めることができる。つまり、ＣＡＣ－ＯＳをＯＳトランジスタのチャネル形成領域に用いることで、高いオン電流と、極めて低いオフ電流との双方を実現できる。

【0046】

金属酸化物は、バンドギャップが大きく、電子が励起されにくいこと、ホールの有効質量が大きいことなどから、ＯＳトランジスタは、一般的なＳｉトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。従って、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる。ホットキャリア劣化を抑制できることで、高いドレイン電圧でＯＳトランジスタを駆動することができる。

【0047】

ＯＳトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタ（代表的には、Ｓｉトランジスタ）と比較して短チャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ－Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）の影響が小さい。つまり、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に対する高い耐性を有する。

【0048】

ＯＳトランジスタは、短チャネル効果に対する耐性が高いために、ＯＳトランジスタの信頼性を劣化させずに、チャネル長を縮小できるので、ＯＳトランジスタを用いることで回路の集積度を高めることができる。チャネル長が微細化するのに伴いドレイン電界が強まるが、上掲したように、ＯＳトランジスタはＳｉトランジスタよりもアバランシェ崩壊が起きにくい。

【0049】

また、ＯＳトランジスタは、短チャネル効果に対する耐性が高いために、Ｓｉトランジスタよりもゲート絶縁膜を厚くすることが可能となる。例えば、チャネル長及びチャネル幅が５０ｎｍ以下の微細なトランジスタにおいても、１０ｎｍ程度の厚いゲート絶縁膜を設けることが可能な場合がある。ゲート絶縁膜を厚くすることで、寄生容量を低減することができるので、回路の動作速度を向上できる。またゲート絶縁膜を厚くすることで、ゲート絶縁膜を介したリーク電流が低減されるため、静的消費電流の低減につながる。

【0050】

以上より、半導体装置１０は、ＯＳメモリである記憶回路３１を有することで電源電圧の供給が停止してもデータを保持できる。そのため、半導体装置１０のパワーゲーティングが可能となり、消費電力の大幅な低減を図ることができる。

【0051】

なお演算ブロック２１＿Ｏの記憶回路部３０を第１記憶回路部という場合がある。また演算ブロック２１＿Ｅの記憶回路部３０を第２記憶回路部という場合がある。また演算ブロック２１＿Ｏの記憶回路部３０の記憶回路３１を第１記憶回路という場合がある。また演算ブロック２１＿Ｅの記憶回路部３０の記憶回路３１を第２記憶回路という場合がある。また演算ブロック２１＿Ｏの記憶回路部３０の記憶回路３１が記憶する重みデータは、第１重みデータという場合がある。また演算ブロック２１＿Ｅの記憶回路部３０の記憶回路３１が記憶する重みデータは、第２重みデータという場合がある。第１重みデータは、第２重みデータとは異なる重みデータである。

【0052】

演算回路部４０を有する層は、ラッチ回路４１、切替回路４２、バッファ回路４３＿Ｏ（４３＿Ｅ）、切替回路４４、演算回路４５を有する。演算回路部４０におけるデータの入出力などの制御および処理は、制御回路１４、処理回路１５によって制御される。制御回路１４、処理回路１５は、演算制御回路、演算処理回路、あるいは演算回路ともいう。

【0053】

ラッチ回路４１、切替回路４２、バッファ回路４３＿Ｏ（４３＿Ｅ）、切替回路４４、演算回路４５の各回路は、チャネル形成領域にシリコンを有するトランジスタ（Ｓｉトランジスタ）で構成されることが好ましい。当該構成とすることで高速で接続状態の切り替えや、演算処理を行う構成とすることができる。

【0054】

またラッチ回路４１、切替回路４２、バッファ回路４３＿Ｏ（４３＿Ｅ）、切替回路４４、演算回路４５の各回路は、Ｓｉトランジスタとすることで、ＯＳトランジスタと積層して設けることができる。つまり、ＯＳトランジスタで構成される記憶回路部３０は、Ｓｉトランジスタで構成することができる演算回路部４０と積層して設けることができる。そのため、回路面積の増加を招くことなく、記憶回路部３０を配置できる面積を増やすことができる。記憶回路部３０が設けられる領域を演算回路部４０が設けられる基板上とすることで、記憶回路部３０と、演算回路部４０と、が同一層上に配置する場合と比較して、アクセラレータとして機能する半導体装置１０における演算処理に必要な記憶容量を増やすことができる。記憶容量が増えることで、外部記憶装置から半導体装置への、演算処理に必要なデータの転送回数を削減することができるため、低消費電力化を図ることができる。

【0055】

ラッチ回路４１は、記憶回路部３０の記憶回路３１に接続された配線（ローカルビット線、読出しビット線ともいう）を介して読み出される、複数の重みデータを保持する機能を有る。なおラッチ回路４１は、必要に応じて、省略することが可能である。

【0056】

なお記憶回路部３０の記憶回路３１に接続された配線は、記憶回路部３０からラッチ回路４１へ重みデータを高速に読み出すために、短くすることが好ましい。また記憶回路部３０の記憶回路３１に接続された配線は、充放電に伴う消費エネルギーを小さくするために、短くすることが好ましい。ラッチ回路４１を有する演算回路部４０と、重みデータを記憶する記憶回路部３０と、の物理的な距離を近づけること、例えば積層によって配線距離が短くできることで、信号線に生じる寄生容量を削減できるため、低消費電力化が可能である。

【0057】

切替回路４２は、ラッチ回路４１に保持された複数の重みデータからいずれか一を選択してバッファ回路４３＿Ｏ（４３＿Ｅ）に出力する。切替回路４２は、マルチプレクサの機能を有する。切替回路４２は、複数の入力信号から、１つを選択する機能を有する。切替回路４２を制御する制御信号ｌｓｅｌは、演算ブロック２１＿Ｏの演算回路部４０では、制御信号ｌｓｅｌ＿Ｏ、演算ブロック２１＿Ｅの演算回路部４０では、制御信号ｌｓｅｌ＿Ｅとなり、別々の制御を行うことができる。なお演算ブロック２１＿Ｏの演算回路部４０の切替回路４２を第１切替回路という場合がある。また演算ブロック２１＿Ｅの演算回路部４０の切替回路４２を第３切替回路という場合がある。

【0058】

バッファ回路４３＿Ｏは、演算ブロック２１＿Ｏの演算回路部４０において、切替回路４２で選択された重みデータを配線ＷＯＬに伝える。バッファ回路４３＿Ｅは、演算ブロック２１＿Ｅの演算回路部４０において、切替回路４２で選択された重みデータを配線ＷＥＬに伝える。バッファ回路４３＿Ｏ、４３＿Ｅは、トライステートバッファ回路の機能を有する。バッファ回路４３＿Ｏ、４３＿Ｅは、制御信号ｇｓｅｌ＿Ｏ、ｇｓｅｌ＿Ｅによってそれぞれ制御される。

【0059】

配線ＷＯＬは、演算ブロック部２０＿Ｏの演算ブロック２１＿Ｏにおける記憶回路部３０に記憶された重みデータ（Ｗ_Ｏ）を伝える機能を有する。また配線ＷＥＬは、演算ブロック部２０＿Ｅの演算ブロック２１＿Ｅにおける記憶回路部３０に記憶された重みデータ（Ｗ_Ｅ）を伝える機能を有する。配線ＷＯＬおよび配線ＷＥＬを介して伝えられる重みデータは、演算ブロック２１＿Ｏおよび演算ブロック２１＿Ｅのそれぞれが有する演算回路４５に切替回路４４を介して伝えられる。なお配線ＷＯＬを第１配線という場合がある。また配線ＷＥＬを第２配線という場合がある。なお配線ＷＯＬ、ＷＥＬは、複数の演算ブロック部のブロック数に応じて配置される配線であり、３本以上の配線とする場合もあり得る。

【0060】

切替回路４４は、配線ＷＯＬまたは配線ＷＥＬに伝えられた重みデータのいずれか一を選択して演算回路４５に出力する。切替回路４４は、マルチプレクサの機能を有する。切替回路４４を制御する制御信号ｗｓｅｌは、演算ブロック２１＿Ｏの演算回路部４０と、演算ブロック２１＿Ｅの演算回路部４０と、で同じ制御を行うことができる。なお演算ブロック２１＿Ｏの演算回路部４０の切替回路４４を第２切替回路という場合がある。また演算ブロック２１＿Ｅの演算回路部４０の切替回路４４を第４切替回路という場合がある。

【0061】

演算回路４５は、積和演算といった演算処理を実行する機能を有する。演算回路４５は、制御回路１４から入力される入力データと、切替回路４４から与えられる重みデータとの、積和演算処理を行う。入力データおよび重みデータは、デジタルデータが好ましい。デジタルデータはノイズの影響を受けにくい。そのため演算回路４５は、高い精度の演算結果が要求される演算処理を行うのに適している。なお演算ブロック２１＿Ｏの演算回路部４０の演算回路４５を第１演算回路という場合がある。また演算ブロック２１＿Ｅの演算回路部４０の演算回路４５を第２演算回路という場合がある。なお演算回路４５は、積和演算といった演算処理以外に、活性化関数演算、量子化演算、プーリング演算などを行う構成としてもよい。

【0062】

次いで、図１Ａ乃至図１Ｃで示す半導体装置１０の動作例について説明する。図２Ａは、演算ブロック２１＿Ｏ、２１＿Ｅに適用可能な演算ブロック２１の構成において、記憶回路３１から読みだされる重みデータ（重みデータＷ_ＯまたはＷ_Ｅ、図中Ｗ_Ｏ／Ｗ_Ｅと図示）が、バッファ回路４３＿Ｏまたは４３＿Ｅに適用可能なバッファ回路４３、配線ＷＯＬ、ＷＥＬ、切替回路４４を経て、演算回路４５に与えられる様子を破線矢印で模式的に表した図である。演算回路４５は、入力データＡと、重みデータＷ_Ｏ／Ｗ_Ｅと、の積和演算処理によって出力される、出力データＭＡＣを出力する。図中Ｗ_Ｏ（Ｏは奇数を表す）、Ｗ_Ｏ１などと表す重みデータは、上述した第１重みデータに相当する。また図中Ｗ_Ｅ（Ｅは偶数）、Ｗ_Ｅ１などと表す重みデータは、上述した第２重みデータに相当する。

【0063】

演算ブロック部２０＿Ｏの演算ブロック２１＿Ｏにおける演算回路部４０は、図２Ａで図示した重みデータの様子に倣って模式的に表すと、図２Ｂに図示するように略記して表すことができる。図２Ｂでは、記憶回路部３０（図示せず）から読みだされた重みデータＷ_Ｏがバッファ回路４３＿Ｏを経て配線ＷＯＬに与えられる様子を図示している。また図２Ｂでは、配線ＷＯＬに与えられた重みデータＷ_Ｏと、配線ＷＥＬに与えられた重みデータＷ_Ｅと、のいずれか一方の重みデータ（図中Ｗ_Ｏ／Ｗ_Ｅ）が切替回路４４で選択され、演算回路４５（図示せず）に与えられる様子を図示している。

【0064】

また図２Ｂと同様にして、演算ブロック部２０＿Ｅの演算ブロック２１＿Ｅにおける演算回路部４０は、図２Ｃに図示するように略記して表すことができる。図２Ｃでは、記憶回路部３０（図示せず）から読みだされた重みデータＷ_Ｅがバッファ回路４３＿Ｅを経て配線ＷＥＬに与えられる様子を図示している。また図２Ｃでは、配線ＷＯＬに与えられた重みデータＷ_Ｏと、配線ＷＥＬに与えられた重みデータＷ_Ｅと、のいずれか一方の重みデータ（図中Ｗ_Ｏ／Ｗ_Ｅ）が切替回路４４で選択され、演算回路４５（図示せず）に与えられる様子を図示している。

【0065】

図２Ｄでは、図２Ｂおよび図２Ｃで図示した演算ブロック部２０＿Ｏの演算回路部４０と、演算ブロック部２０＿Ｅの演算回路部４０と、を組み合わせた模式図を示す。図２Ｄでは、それぞれの演算ブロック部２０＿Ｏの演算回路部４０において、記憶回路部３０（図示せず）から読みだされた重みデータＷ_Ｏ１乃至Ｗ_ＯＮ（Ｎは自然数）を図示している。また、それぞれの演算ブロック部２０＿Ｅの演算回路部４０において、記憶回路部３０（図示せず）から読みだされた重みデータＷ_Ｅ１乃至Ｗ_ＥＮを図示している。演算ブロック部２０＿Ｏおよび演算ブロック部２０＿Ｅが有する、演算回路部４０に対応する記憶回路部３０（図示せず）では、異なる重みデータを保持し、選択された重みデータ（図中Ｗ_Ｏ／Ｗ_Ｅ）を演算回路４５（図示せず）に出力する構成となる。

【0066】

なお図２Ｂ、図２Ｃでは切替回路４４において、重みデータＷ_Ｏ／Ｗ_Ｅを切り替えて出力する構成について示したが、ほかの構成でもよい。例えば図３Ａ、図３Ｂに図示する演算回路部４０（演算ブロック２１＿Ｏ、演算ブロック２１＿Ｅ）に図示するように、バッファ回路４３＿Ｅ（バッファ回路４３＿Ｏ）を介することなく、切替回路４４に重みデータＷ_ＦＣを出力する構成としてもよい。図３Ａ、図３Ｂの構成とすることで、切替回路４４は、選択された重みデータ（図中Ｗ_Ｏ／Ｗ_Ｅ／Ｗ_ＦＣ）を演算回路４５（図示せず）に出力する構成とすることができる。

【0067】

重みデータＷ_ＦＣは、畳み込み演算を行うニューラルネットワークにおける全結合演算で用いられる重みデータである。全結合演算では、演算回路毎に異なる重みデータを用いて演算を行う。異なる重みデータＷ_ＦＣを重みデータＷ_ＦＣ＿１乃至重みデータＷ_ＦＣ＿Ｎ（Ｎは２以上の自然数）とすると、図３Ｃに図示するように、演算回路部４０毎に異なる重みデータＷ_ＦＣ＿１乃至重みデータＷ_ＦＣ＿Ｎを切替回路４４で選択して演算回路４５（図示せず）に出力することができる。

【0068】

図３Ａ乃至図３Ｃの構成とすることで、切替回路４４によって重みデータＷ_Ｏ／Ｗ_Ｅを複数の演算回路で共有するか、あるいは演算回路部４０毎に異なる重みデータＷ_ＦＣを用いて演算回路で演算を行うか、を切り替えることができる。そのため、畳み込み演算を行うニューラルネットワークにおける畳み込み演算と、全結合演算と、に必要な重みデータを必要となる演算回路の近くに読み出す構成とすることができる。

【0069】

次いで図２Ｄに例示する演算ブロック２１＿Ｏと２１＿Ｅにおける動作について、図４Ａ、図４Ｂ、図５Ａ、図５Ｂを参照して説明する。

【0070】

図４Ａの動作について説明する。図４Ａは、奇数番の演算ブロック部２０＿Ｏに属する演算回路部４０＿Ｏ１に対応する記憶回路部から重みデータＷ_Ｏ１を選択して読み出し、配線ＷＯＬを重みデータＷ_Ｏ１に応じた電位に充放電する様子を破線矢印で模式的に表した図である。なお図４Ａは、演算を開始する前の初期動作に相当し、この時点で配線ＷＯＬと演算回路４５との接続は切替回路４４によって遮断されている。そのため配線ＷＯＬの充放電動作が演算回路４５における演算の動作律速にはならない。なお切替回路４４の出力は、配線ＷＥＬと演算回路４５とを接続する、あるいは、別の固定電位（Ｈ電位、或いはＬ電位）を供給する、などとして不定状態とならないようにすることが好ましい。

【0071】

図４Ｂの動作について説明する。図４Ｂは、奇数番の演算ブロック部２０＿Ｏおよび偶数番の演算ブロック部２０＿Ｅの演算回路部４０にある切替回路４４において、配線ＷＯＬと演算回路４５との間の接続を導通状態とすることで演算回路４５に重みデータＷ_Ｏ１を供給する。演算回路部４０＿Ｏ１が有するバッファ回路４３＿Ｏは、直前の動作で配線ＷＯＬの充電まで完了しているため、バッファ回路４３＿Ｏの電荷供給能力が小さくても、演算回路４５における演算の動作律速にはならない。

【0072】

また図４Ｂの動作では、偶数番の演算ブロック部２０＿Ｅに属する演算回路部４０＿Ｅ１に対応する記憶回路部から重みデータＷ_Ｅ１を選択して読み出し、配線ＷＥＬを重みデータＷ_Ｅ１に応じた電位に充放電する。この時点で、配線ＷＥＬと演算回路４５との接続は、切替回路４４によって遮断され、配線ＷＯＬと演算回路４５とが切替回路４４によって接続される状態となる。以上のように駆動することで、配線ＷＥＬの充放電動作は、演算回路４５の演算の動作律速にはならない。

【0073】

図５Ａの動作について説明する。図５Ａは、奇数番の演算ブロック部２０＿Ｏおよび偶数番の演算ブロック部２０＿Ｅの演算回路部４０にある切替回路４４において、配線ＷＥＬと演算回路４５との間の接続を導通状態とすることで演算回路４５に重みデータＷ_Ｅ１を供給する。演算回路部４０＿Ｅ１が有するバッファ回路４３＿Ｅは、直前の動作で配線ＷＥＬの充電まで完了しているため、バッファ回路４３＿Ｅの電荷供給能力が小さくても、演算回路４５の演算の動作律速にはならない。

【0074】

また図５Ａの動作では、奇数番の演算ブロック部２０＿Ｏに属する演算回路部４０＿Ｏ２に対応する記憶回路部から重みデータＷ_Ｏ２を選択して読み出し、配線ＷＯＬを重みデータＷ_Ｏ２に応じた電位に充放電する。この時点で、配線ＷＯＬと演算回路４５との接続は、切替回路４４によって遮断され、配線ＷＥＬと演算回路４５とが切替回路４４によって接続される状態となる。以上のように駆動することで、配線ＷＯＬの充放電動作は、演算回路４５の演算の動作律速にはならない。

【0075】

図５Ｂの動作について説明する。図５Ｂは、奇数番の演算ブロック部２０＿Ｏおよび偶数番の演算ブロック部２０＿Ｅの演算回路部４０にある切替回路４４において、配線ＷＯＬと演算回路４５との間の接続を導通状態とすることで演算回路４５に重みデータＷ_Ｏ２を供給する。演算回路部４０＿Ｏ２が有するバッファ回路４３＿Ｏは、直前の動作で配線ＷＯＬの充電まで完了しているため、バッファ回路４３＿Ｏの電荷供給能力が小さくても、演算回路４５の演算の動作律速にはならない。

【0076】

また図５Ｂの動作では、偶数番の演算ブロック部２０＿Ｅに属する演算回路部４０＿Ｅ２に対応する記憶回路部から重みデータＷ_Ｅ２を選択して読み出し、配線ＷＥＬを重みデータＷ_Ｅ２に応じた電位に充放電する。この時点で、配線ＷＥＬと演算回路４５との接続は、切替回路４４によって遮断され、配線ＷＯＬと演算回路４５とが切替回路４４によって接続される状態となる。以上のように駆動することで、配線ＷＥＬの充放電動作は、演算回路４５の演算の動作律速にはならない。

【0077】

以降、図４Ａ、図４Ｂ、図５Ａ、図５Ｂで説明したように、奇数番の演算ブロック部２０＿Ｏと、偶数番の演算ブロック部２０＿Ｅと、で配線ＷＯＬまたはＷＥＬの充放電と、配線ＷＯＬまたはＷＥＬに充放電した重みデータの演算回路４５への供給と、を交互に行う。以上のように本発明の一態様の構成では、配線ＷＯＬ、ＷＥＬの充放電動作が演算回路４５の演算の動作律速にはならず、演算の動作速度を向上させることができる。

【0078】

以上説明した本発明の一態様における半導体装置１０の構成では、バッファ回路を限られた面積で設計する場合など、バッファ回路の電荷供給能力が制約されるような場合であっても、高速で配線の充電を行う構成とすることができる。これに対し、図６に図示するように演算回路部４０のバッファ回路４３から動作を切り替えることなく、配線ＷＬを介して演算回路４５に重みデータＷを供給する場合、配線ＷＬにおける重みデータに応じた電位の変化に時間がかかり、演算処理速度が十分でない場合があり得る。配線ＷＯＬまたはＷＥＬにおける充電の高速化が図られた本発明の一態様では、演算処理速度の向上が図られた半導体装置とすることができる。

【0079】

図７Ａには、図１Ｂに図示する演算ブロック２１＿Ｏにおいて、記憶回路部３０と演算回路部４０とを積層した場合の模式図を示す。記憶回路部３０と演算回路部４０とは、配線ＬＢＬを介して接続される。図７Ａの構成では、回路面積の増大を招くことなく、記憶回路部の面積を増やすことができる。その結果、膨大な数の重みデータを記憶回路部で保持することができ、外部のメモリから重みデータを転送する回数を削減できるため、低消費電力化を図ることができる。また半導体装置の小型化を図ることができる。

【0080】

図７Ｂは、図７Ａに図示する演算ブロック２１＿Ｏにおいて、記憶回路部３０、演算回路部４０に好適なトランジスタを説明するための図である。なお演算ブロック２１＿Ｅにおいても適用可能である。

【0081】

記憶回路部３０は、記憶回路３１を有する。記憶回路３１は、トランジスタ５１を有する。トランジスタ５１が有する半導体層５２は、酸化物半導体（金属酸化物）とすることで、上述したＯＳトランジスタで構成される記憶回路３１とすることができる。

【0082】

演算回路部４０は、ラッチ回路４１、切替回路４２、バッファ回路４３＿Ｏ、切替回路４４、演算回路４５を有する。演算回路部４０が有する各回路は、トランジスタ５３を有する。トランジスタ５３が有する半導体層５４は、シリコンとすることで、上述したＳｉトランジスタで構成される演算回路部４０が有する各回路とすることができる。

【0083】

記憶回路部３０が設けられる領域を演算回路部４０が設けられる基板上とすることで、記憶回路部３０と、演算回路部４０と、が同一層上に配置する場合と比較して、アクセラレータとして機能する半導体装置１０における演算処理に必要な記憶容量、つまり記憶回路の数を増やすことができる。記憶容量が増えることで、外部記憶装置から半導体装置への、演算処理に必要なデータの転送回数を削減することができるため、低消費電力化を図ることができる。

【0084】

記憶回路部３０と演算回路部４０が別チップの場合、チップのピン数に従い、バス幅が制限される。一方で、本発明の一態様の構成のように記憶回路部３０と演算回路部４０とを積層する構成では、配線ＬＢＬを設ける開口に応じて演算処理に必要なデータの並列数を高めることができるため、効率的な演算処理を行うことが可能である。

【0085】

なお演算ブロックが複数の場合は、図８に図示するように配線ＷＯＬ、ＷＥＬに沿って、演算ブロック２１＿Ｏ、２１＿Ｅを設ける構成とする。当該構成とすることで、配線ＷＯＬ、ＷＥＬと、演算ブロック２１＿Ｏ、２１＿Ｅと、の距離を短くできるため、半導体装置の小型化、低消費電力化を図ることができる。

【0086】

次いで図９では、ＡＩアクセラレータとして機能する半導体装置１０を含む演算処理システム１００の全体を示すブロック図について説明する。

【0087】

図９では、図１Ａで説明した半導体装置１０を複数有するアクセラレータ部１３０の他、ＣＰＵ１１０およびバス１２０を図示している。ＣＰＵ１１０は、ＣＰＵコア２００およびバックアップ回路２２２を有する。アクセラレータ部１３０は、複数の半導体装置１０の他、半導体装置１０間のデータの入出力を制御するための制御部１３１を有する。

【0088】

ＣＰＵ１１０は、オペレーティングシステムの実行、データの制御、各種演算やプログラムの実行など、汎用の処理を行う機能を有する。ＣＰＵ１１０は、ＣＰＵコア２００を有する。ＣＰＵコア２００は、１つまたは複数のＣＰＵコアに相当する。またＣＰＵ１１０は、電源電圧の供給が停止してもＣＰＵコア２００内のデータを保持できるバックアップ回路２２２を有する。電源電圧の供給は、電源ドメイン（パワードメイン）からのパワースイッチ等による電気的な切り離しによって制御することができる。なお電源電圧は、駆動電圧という場合がある。バックアップ回路２２２として、例えば、ＯＳトランジスタを有するＯＳメモリが好適である。

【0089】

ＯＳトランジスタで構成されるバックアップ回路２２２は、Ｓｉトランジスタで構成することができるＣＰＵコア２００と積層して設けることができる。バックアップ回路２２２の面積はＣＰＵコア２００の面積より小さいため、回路面積の増加を招くことなく、ＣＰＵコア２００上にバックアップ回路２２２を配置することができる。バックアップ回路２２２は、ＣＰＵコア２００が有するレジスタのデータを保持する機能を有する。バックアップ回路２２２は、データ保持回路ともいう。なおＯＳトランジスタを有するバックアップ回路２２２を備えたＣＰＵコア２００の構成の詳細については、実施の形態３でも説明する。

【0090】

制御部１３１は、内部にＳＲＡＭ等の記憶回路を有する。制御部１３１は、複数の半導体装置１０で得られる出力データＭＡＣを記憶回路に保持する。そして記憶回路に保持した出力データＭＡＣを複数の半導体装置に出力する構成とする。当該構成とすることで複数の半導体装置を用いた、並列数が高められた並列計算を行うことができる。

【0091】

バス１２０は、ＣＰＵ１１０とアクセラレータ部１３０とを電気的に接続する。つまりＣＰＵ１１０と半導体装置１０とは、バス１２０を介してデータ伝送を行うことができる。

【0092】

図１０Ａは、本発明の半導体装置１０において、記憶回路部３０に適用可能な回路構成例について説明する図である。図１０Ａでは、Ｍ行Ｎ列（Ｍ、Ｎは２以上の自然数）行列方向に並べて配置された書込用ワード線ＷＷＬ＿１乃至ＷＷＬ＿Ｍ、読出用ワード線ＲＷＬ＿１乃至ＲＷＬ＿Ｍ、書込用ビット線ＷＢＬ＿１乃ＷＢＬ＿Ｎ、および配線ＬＢＬ＿１乃至ＬＢＬ＿Ｎを図示している。また各ワード線およびビット線に接続された記憶回路３１を図示している。

【0093】

図１０Ｂは、記憶回路３１に適用可能な回路構成例について説明する図である。記憶回路３１は、トランジスタ６１、トランジスタ６２、トランジスタ６３、容量素子６４（キャパシタともいう）を有する。

【0094】

トランジスタ６１のソースまたはドレインの一方は、書込用ビット線ＷＢＬに接続される。トランジスタ６１のゲートは、書込用ワード線ＷＷＬに接続される。トランジスタ６１のソースまたはドレインの他方は、容量素子６４の一方の電極およびトランジスタ６２のゲートに接続される。トランジスタ６２のソースまたはドレインの一方および容量素子６４の他方の電極は、固定電位たとえばグラウンド電位を与える配線に接続される。トランジスタ６２のソースまたはドレインの他方は、トランジスタ６３のソースまたはドレインの一方に接続される。トランジスタ６３のゲートは、読出用ワード線ＲＷＬに接続される。トランジスタ６３のソースまたはドレインの他方は、配線ＬＢＬに接続される。配線ＬＢＬは、演算回路部４０のＳｉトランジスタが設けられる基板表面に対して概略垂直な方向に延在して設けられる配線を介して演算回路部４０が有するラッチ回路４１（図示せず）に接続される。

【0095】

図１０Ｂに示す記憶回路３１の回路構成は、３トランジスタ型（３Ｔ）ゲインセルのＮＯＳＲＡＭに相当する。トランジスタ６１乃至トランジスタ６３は、ＯＳトランジスタである。ＯＳトランジスタはオフ状態でソースとドレインとの間を流れる電流、つまりリーク電流が極めて小さい。ＮＯＳＲＡＭは、リーク電流が極めて小さい特性を用いてデータに応じた電荷を記憶回路内に保持することで、不揮発性メモリとして用いることができる。

【0096】

図１０Ａの記憶回路３１に適用可能な回路構成は、図１０Ｂの３Ｔ型のＮＯＳＲＡＭに限らない。例えば、図１１Ａに図示する２Ｔ型のＮＯＳＲＡＭに相当する回路でもよい。図１１Ａでは、トランジスタ６１Ｂ、トランジスタ６２Ｂおよび容量素子６４Ｂを有する記憶回路３１Ａを図示している。トランジスタ６１Ｂおよびトランジスタ６２Ｂは、ＯＳトランジスタである。トランジスタ６１Ｂおよびトランジスタ６２Ｂは、異なる層に半導体層が配置されるＯＳトランジスタでもよいし、同じ層に半導体層が配置されるＯＳトランジスタでもよい。記憶回路３１Ａは、書込用ビット線ＷＢＬ、読出用ビット線として機能する配線ＬＢＬ、書込用ワード線ＷＷＬ、読出用ワード線ＲＷＬ、ソース線ＳＬおよびバックゲート線ＢＧＬに接続される例を図示している。

【0097】

図１０Ａの記憶回路３１に適用可能な回路構成は、図１１Ｂに図示する３Ｔ型のＮＯＳＲＡＭを組み合わせた回路でもよい。図１１Ｂでは、論理の異なるデータを保持できる記憶回路３１＿Ｐと、記憶回路３１＿Ｎと、を有する記憶回路３１Ｂを図示している。図１１Ｂでは、トランジスタ６１＿Ｐ、トランジスタ６２＿Ｐ、トランジスタ６３＿Ｐおよび容量素子６４＿Ｐを有する記憶回路３１＿Ｐと、トランジスタ６１＿Ｎ、トランジスタ６２＿Ｎ、トランジスタ６３＿Ｎおよび容量素子６４＿Ｎを有する記憶回路３１＿Ｎと、を図示している。記憶回路３１＿Ｐおよび記憶回路３１＿Ｎが有する各トランジスタは、ＯＳトランジスタである。記憶回路３１＿Ｐおよび記憶回路３１＿Ｎが有する各トランジスタは、異なる層に半導体層が配置されるＯＳトランジスタでもよいし、同じ層に半導体層が配置されるＯＳトランジスタでもよい。記憶回路３１Ｂは、書込用ビット線ＷＢＬ＿Ｐ、配線ＬＢＬ＿Ｐ、書込用ビット線ＷＢＬ＿Ｎ、配線ＬＢＬ＿Ｎ、書込用ワード線ＷＷＬ、読出用ワード線ＲＷＬに接続される例を図示している。記憶回路３１Ｂは、論理の異なるデータを保持し、論理の異なるデータを配線ＬＢＬ＿Ｐおよび配線ＬＢＬ＿Ｎに読み出すことができる。

【0098】

図１２は、切替回路４２、バッファ回路４３（４３＿Ｏ、４３＿Ｅ）、切替回路４４の動作について説明する図である。図１２では、理解を容易にするため、半導体装置が有する演算ブロックを４つとして説明する。図１２では、４つの演算ブロックの構成として、記憶回路部３０＿１乃至３０＿４、演算回路部４０＿１乃至４０＿４を例示している。記憶回路部３０＿１および演算回路部４０＿１の組み合わせ、および記憶回路部３０＿３および演算回路部４０＿３の組み合わせが、奇数番の演算ブロック部の構成に相当する。記憶回路部３０＿２および演算回路部４０＿２の組み合わせ、および記憶回路部３０＿４および演算回路部４０＿４の組み合わせが、偶数番の演算ブロック部の構成に相当する。

【0099】

記憶回路部３０＿１は、配線ＬＢＬ＿１１乃至ＬＢＬ＿１Ｎに接続された記憶回路３１を有する。記憶回路部３０＿１は、重みデータＷ_１１乃至Ｗ_１Ｎを保持する。記憶回路部３０＿２は、配線ＬＢＬ＿２１乃至ＬＢＬ＿２Ｎに接続された記憶回路３１を有する。記憶回路部３０＿２は、重みデータＷ_２１乃至Ｗ_２Ｎを保持する。記憶回路部３０＿３は、配線ＬＢＬ＿３１乃至ＬＢＬ＿３Ｎに接続された記憶回路３１を有する。記憶回路部３０＿３は、重みデータＷ_３１乃至Ｗ_３Ｎを保持する。記憶回路部３０＿４は、配線ＬＢＬ＿４１乃至ＬＢＬ＿４Ｎに接続された記憶回路３１を有する。記憶回路部３０＿４は、重みデータＷ_４１乃至Ｗ_４Ｎを保持する。

【0100】

図１２中、配線ＬＢＬ＿１１乃至ＬＢＬ＿１Ｎ、配線ＬＢＬ＿２１乃至ＬＢＬ＿２Ｎ、配線ＬＢＬ＿３１乃至ＬＢＬ＿３Ｎ、および配線ＬＢＬ＿４１乃至ＬＢＬ＿４Ｎで図示する配線ＬＢＬ_Ｐは、上層にある記憶回路部と下層にある演算回路部とをつなぐ垂直方向に延びる配線に相当する。配線ＬＢＬ_Ｐは、水平方向に延びる配線と比べて短い。そのため、配線ＬＢＬ＿１１乃至ＬＢＬ＿１Ｎ、配線ＬＢＬ＿２１乃至ＬＢＬ＿２Ｎ、配線ＬＢＬ＿３１乃至ＬＢＬ＿３Ｎ、および配線ＬＢＬ＿４１乃至ＬＢＬ＿４Ｎの寄生容量を小さくでき、配線の充放電に要する電荷を削減でき、低消費電力化および演算効率の向上を図ることができる。また、記憶回路３１からラッチ回路への重みデータの読み出しを高速にできる。

【0101】

演算回路部４０＿１は、ラッチ回路４１＿１、切替回路４２＿１、バッファ回路４３＿１、切替回路４４＿１、演算回路４５＿１を有する。ラッチ回路４１＿１は、配線ＬＢＬ＿１１乃至ＬＢＬ＿１Ｎを介して記憶回路部３０＿１が有する記憶回路３１から読み出した重みデータＷ_１１乃至Ｗ_１Ｎを保持する。切替回路４２＿１は、制御信号ｌｓｅｌ＿Ｏに制御される。バッファ回路４３＿１は、制御信号ｇｓｅｌ＿Ｏ１に制御される。切替回路４４＿１は、制御信号ｗｓｅｌに制御される。演算回路４５＿１は、入力データＡ_１と、切替回路４４＿１で選ばれた重みデータと、の積和演算による演算処理を行い、出力データＭＡＣ１を出力する。

【0102】

演算回路部４０＿２は、ラッチ回路４１＿２、切替回路４２＿２、バッファ回路４３＿２、切替回路４４＿２、演算回路４５＿２を有する。ラッチ回路４１＿２は、配線ＬＢＬ＿２１乃至ＬＢＬ＿２Ｎを介して記憶回路部３０＿２が有する記憶回路３１から読み出した重みデータＷ_２１乃至Ｗ_２Ｎを保持する。切替回路４２＿２は、制御信号ｌｓｅｌ＿Ｅに制御される。バッファ回路４３＿２は、制御信号ｇｓｅｌ＿Ｅ１に制御される。切替回路４４＿２は、制御信号ｗｓｅｌに制御される。演算回路４５＿２は、入力データＡ_２と、切替回路４４＿２で選ばれた重みデータと、の積和演算による演算処理を行い、出力データＭＡＣ２を出力する。

【0103】

演算回路部４０＿３は、ラッチ回路４１＿３、切替回路４２＿３、バッファ回路４３＿３、切替回路４４＿３、演算回路４５＿３を有する。ラッチ回路４１＿３は、配線ＬＢＬ＿３１乃至ＬＢＬ＿３Ｎを介して記憶回路部３０＿３が有する記憶回路３１から読み出した重みデータＷ_３１乃至Ｗ_３Ｎを保持する。切替回路４２＿３は、制御信号ｌｓｅｌ＿Ｏに制御される。バッファ回路４３＿３は、制御信号ｇｓｅｌ＿Ｏ２に制御される。切替回路４４＿３は、制御信号ｗｓｅｌに制御される。演算回路４５＿３は、入力データＡ_３と、切替回路４４＿３で選ばれた重みデータと、の積和演算による演算処理を行い、出力データＭＡＣ３を出力する。

【0104】

演算回路部４０＿４は、ラッチ回路４１＿４、切替回路４２＿４、バッファ回路４３＿４、切替回路４４＿４、演算回路４５＿４を有する。ラッチ回路４１＿４は、配線ＬＢＬ＿４１乃至ＬＢＬ＿４Ｎを介して記憶回路部３０＿４が有する記憶回路３１から読み出した重みデータＷ_４１乃至Ｗ_４Ｎを保持する。切替回路４２＿４は、制御信号ｌｓｅｌ＿Ｅに制御される。バッファ回路４３＿４は、制御信号ｇｓｅｌ＿Ｅ２に制御される。切替回路４４＿４は、制御信号ｗｓｅｌに制御される。演算回路４５＿４は、入力データＡ_４と、切替回路４４＿４で選ばれた重みデータと、の積和演算による演算処理を行い、出力データＭＡＣ４を出力する。

【0105】

図１３では、図１２で説明した各構成の動作を説明するためのタイミングチャートを示す。演算回路４５は、クロック信号ＣＬＫのトグル動作（例えば時刻Ｔ０乃至Ｔ６）に応じて重みデータが与えられ、入力データＡ_１乃至Ａ_４との演算処理を行う。クロック信号ＣＬＫの周波数を高める構成とすることで、演算処理の高速化を図ることができる。

【0106】

入力データＡ_ＩＮをクロック信号ＣＬＫに応じて高速で切り替える場合、重みデータを与える配線ＷＯＬ、ＷＥＬのデータを高速で切り替える必要がある。

【0107】

配線ＬＢＬ＿１１乃至ＬＢＬ＿１Ｎ、配線ＬＢＬ＿２１乃至ＬＢＬ＿２Ｎ、配線ＬＢＬ＿３１乃至ＬＢＬ＿３Ｎ、配線ＬＢＬ＿４１乃至ＬＢＬ＿４Ｎを介して、重みデータＷ_１１乃至Ｗ_１Ｎ、重みデータＷ_２１乃至Ｗ_２Ｎ、重みデータＷ_３１乃至Ｗ_３Ｎ、重みデータＷ_４１乃至Ｗ_４Ｎがラッチ回路４１＿１乃至４１＿４に保持される。時刻Ｔ０から行う、重みデータＷ_１１乃至Ｗ_１Ｎ、重みデータＷ_２１乃至Ｗ_２Ｎ、重みデータＷ_３１乃至Ｗ_３Ｎ、重みデータＷ_４１乃至Ｗ_４Ｎの読出しは、各記憶回路部において、同時に行ってもよいし、順に行ってもよい。

【0108】

時刻Ｔ１では、制御信号ｌｓｅｌ＿Ｏでラッチ回路４１＿１、４１＿３から重みデータＷ_１１、重みデータＷ_３１を選択する。制御信号ｇｓｅｌ＿Ｏ１をＨレベルとして、切替回路４２＿１で選択した重みデータＷ_１１に応じた電位を配線ＷＯＬに充電する。この時の配線ＷＯＬの充電は、上述したように、高速で行うことができる。

【0109】

時刻Ｔ２では、制御信号ｌｓｅｌ＿Ｅでラッチ回路４１＿２、４１＿４から重みデータＷ_２１、重みデータＷ_４１を選択する。制御信号ｇｓｅｌ＿Ｅ１をＨレベルとして、切替回路４２＿２で選択した重みデータＷ_２１に応じた電位を配線ＷＥＬに充電する。この時の配線ＷＥＬの充電は、上述したように、高速で行うことができる。また時刻Ｔ２では、先の時刻Ｔ１で充電された配線ＷＯＬの重みデータＷ_１１に応じた電位を切替回路４４＿１乃至４４＿４に与える制御信号ｗｓｅｌで切り替えて、演算回路４５＿１乃至４５＿４に与える。演算回路４５＿１乃至４５＿４では、同じ重みデータＷ_１１に応じた積和演算処理を行い、出力データＭＡＣ１乃至ＭＡＣ４を演算する。

【0110】

時刻Ｔ３では、制御信号ｇｓｅｌ＿Ｏ２をＨレベルとして、切替回路４２＿３で選択した重みデータＷ_３１に応じた電位を配線ＷＯＬに充電する。この時の配線ＷＯＬの充電は、上述したように、高速で行うことができる。また時刻Ｔ３では、先の時刻Ｔ２で充電された配線ＷＥＬの重みデータＷ_２１に応じた電位を切替回路４４＿１乃至４４＿４に与える制御信号ｗｓｅｌで切り替えて、演算回路４５＿１乃至４５＿４に与える。演算回路４５＿１乃至４５＿４では、同じ重みデータＷ_２１に応じた積和演算処理を行い、出力データＭＡＣ１乃至ＭＡＣ４を演算する。

【0111】

時刻Ｔ４では、制御信号ｇｓｅｌ＿Ｅ２をＨレベルとして、切替回路４２＿４で選択した重みデータＷ_４１に応じた電位を配線ＷＥＬに充電する。この時の配線ＷＥＬの充電は、上述したように、高速で行うことができる。また時刻Ｔ４では、先の時刻Ｔ３で充電された配線ＷＯＬの重みデータＷ_３１に応じた電位を切替回路４４＿１乃至４４＿４に与える制御信号ｗｓｅｌで切り替えて、演算回路４５＿１乃至４５＿４に与える。演算回路４５＿１乃至４５＿４では、同じ重みデータＷ_３１に応じた積和演算処理を行い、出力データＭＡＣ１乃至ＭＡＣ４を演算する。

【0112】

時刻Ｔ５では、制御信号ｌｓｅｌ＿Ｏでラッチ回路４１＿１、４１＿３から重みデータＷ_１２、重みデータＷ_３２を選択する。制御信号ｇｓｅｌ＿Ｏ１をＨレベルとして、切替回路４２＿１で選択した重みデータＷ_１２に応じた電位を配線ＷＯＬに充電する。この時の配線ＷＯＬの充電は、上述したように、高速で行うことができる。また時刻Ｔ５では、先の時刻Ｔ４で充電された配線ＷＥＬの重みデータＷ_４１に応じた電位を切替回路４４＿１乃至４４＿４に与える制御信号ｗｓｅｌで切り替えて、演算回路４５＿１乃至４５＿４に与える。演算回路４５＿１乃至４５＿４では、同じ重みデータＷ_４１に応じた積和演算処理を行い、出力データＭＡＣ１乃至ＭＡＣ４を演算する。

【0113】

時刻Ｔ６では、制御信号ｌｓｅｌ＿Ｅでラッチ回路４１＿２、４１＿４から重みデータＷ_２２、重みデータＷ_４２を選択する。制御信号ｇｓｅｌ＿Ｅ１をＨレベルとして、切替回路４２＿２で選択した重みデータＷ_２２に応じた電位を配線ＷＥＬに充電する。この時の配線ＷＥＬの充電は、上述したように、高速で行うことができる。また時刻Ｔ６では、先の時刻Ｔ５で充電された配線ＷＯＬの重みデータＷ_１２に応じた電位を切替回路４４＿１乃至４４＿４に与える制御信号ｗｓｅｌで切り替えて、演算回路４５＿１乃至４５＿４に与える。演算回路４５＿１乃至４５＿４では、同じ重みデータＷ_１２に応じた積和演算処理を行い、出力データＭＡＣ１乃至ＭＡＣ４を演算する。

【0114】

以降の時刻においても、各制御信号を切り替えることで、重みデータを高速で切り替えながら演算回路４５＿１乃至４５＿４で積和演算を行い、出力データＭＡＣ１乃至ＭＡＣ４を演算することができる。

【0115】

図１４では、演算回路４５の具体的な構成例を示す。図１４では、重みデータＷ（上述したＷ_Ｏ、Ｗ_Ｅに相当）と、入力データＡの積和演算処理を行うことができる演算回路４５の構成例を図示している。図１４において、乗算回路７１、加算回路７２およびレジスタ７３を図示している。乗算回路７１で乗算されたデータは加算回路７２に入力される。加算回路７２の出力がレジスタ７３に保持され、乗算回路７１で乗算されたデータが加算回路７２で足しあわされることで積和演算処理が行われる。レジスタ７３は、クロック信号ＣＬＫおよびリセット信号ｒｅｓｅｔ＿Ｂによって制御される。当該構成とすることで重みデータＷと入力データＡとの積和演算に相当する出力データＭＡＣを得ることができる。

【0116】

図１５では、図１Ａで説明した、演算回路部４０上に積層して設けられる記憶回路部３０、およびその周辺回路の構成例について図示している。具体的に図１５では、駆動回路１２、駆動回路１３、制御回路１４、処理回路１５、記憶回路３１、切替回路４２、切替回路４４、および演算回路４５を図示している。

【0117】

なお図１５で図示を省略しているが、図１５の各回路には、各回路を制御するための制御信号、入力データおよび出力データが、外部の回路との間で入出力される構成となる。

【0118】

図１６Ａは、図１５に図示する各構成について、記憶回路部３０を制御するブロックを抜き出した図である。図１６Ａでは、記憶回路部３０における記憶回路３１の他、駆動回路１２、駆動回路１３を抜き出して図示している。

【0119】

駆動回路１２および駆動回路１３は、外部からの入力信号を処理して、記憶回路３１に重みデータを書き込むための信号、および記憶回路３１から重みデータを読み出すための信号を生成する。生成された信号は、配線を介して記憶回路に与えられる。

【0120】

図１６Ｂは、図１５に図示する各構成について、演算回路部４０を制御するブロックを抜き出した図である。図１６Ｂでは、演算回路部４０が有する切替回路４２、切替回路４４、および演算回路４５の他、制御回路１４、処理回路１５、配線ＷＯＬ、ＷＥＬを図示している。なお図１６Ｂでは、ラッチ回路４１、バッファ回路４３等の図示を省略している。

【0121】

制御回路１４は、入力データＡを生成し、演算回路４５に出力する。切替回路４２は、記憶回路３１から読みだされる重みデータを選択し、バッファ回路（図示せず）を介して配線ＷＯＬまたはＷＥＬに与える。切替回路４４は、配線ＷＯＬまたはＷＥＬを選択し、重みデータＷ（上述したＷ_Ｏ、Ｗ_Ｅに相当）を演算回路４５に出力する。演算回路４５は、重みデータＷと、入力データＡの積和演算を行い、出力データＭＡＣを処理回路１５に出力する。処理回路１５では、出力データＭＡＣの後処理を行い、制御回路１４に出力する。制御回路１４では入力データＡを演算回路部４０に再入力する。

【0122】

半導体装置１０では、制御回路１４が演算処理されたデータを再度演算回路部４０への入力データとして出力できる。そのため、演算途中のデータを半導体装置１０の外部にあるメインメモリなどに読み出すことなく、演算処理を実行可能である。また半導体装置１０では、記憶回路部と、演算回路部と、の間の電気的な接続を、絶縁膜等に設ける開口部の配線を介して行うことができるため、配線数をふやすことで並列数を増やすことが可能である。そのため半導体装置１０では、ＣＰＵのデータバス幅以上のビット数の並列計算が可能となる。また演算回路部を記憶回路部と積層して設ける構成とするため、記憶回路を配置できる面積を増やすことができる。その結果、膨大な数の重みデータを記憶回路部で保持することができ、外部のメモリから重みデータを転送する回数を削減できるため、低消費電力化を図ることができる。

【0123】

以上説明したように、本発明の一態様は、小型化が図られた、アクセラレータとして機能する半導体装置を提供することができる。または、本発明の一態様は、低消費電力化が図られた、アクセラレータとして機能する半導体装置を提供することができる。または、新規な構成の、アクセラレータとして機能する半導体装置を提供することができる。

【0124】

（実施の形態２）
本実施の形態では、上記実施の形態で説明したＣＰＵ１１０で実行するプログラムの演算の一部を半導体装置１０として説明したアクセラレータで実行する場合の、動作の一例を説明する。

【0125】

図１７は、ＣＰＵで実行するプログラムの演算の一部をアクセラレータで実行する場合の、動作の一例を説明する図である。

【0126】

ＣＰＵにて、ホストプログラムが実行される（ホストプログラム実行；ステップＳ１）。

【0127】

ＣＰＵは、アクセラレータを用いて演算を行う際に必要とされるデータ用領域を、記憶回路部に確保するとの命令を確認した場合（メモリ確保命令；ステップＳ２）、該データ用領域を、記憶回路部に確保する（メモリ確保；ステップＳ３）。

【0128】

次に、ＣＰＵは、メインメモリあるいは外部記憶装置から上記記憶回路部へ入力データである重みデータを送信する（データ送信；ステップＳ４）。上記記憶回路部は該重みデータを受信し、該重みデータを、ステップＳ２で確保された領域に格納する（データ受信；ステップＳ５）。

【0129】

ＣＰＵは、カーネルプログラムを起動するとの命令を確認した場合（カーネルプログラムの起動；ステップＳ６）、アクセラレータは、カーネルプログラムの実行を開始する（演算開始；ステップＳ７）。

【0130】

アクセラレータがカーネルプログラムの実行を開始した直後、ＣＰＵを、演算を行う状態からＰＧ（パワーゲーティング）状態へと切り替えてもよい（ＰＧ状態移行；ステップＳ８）。その場合、アクセラレータがカーネルプログラムの実行を終了する直前に、ＣＰＵは、ＰＧ状態から演算を行う状態へ切り替えられる（ＰＧ状態停止；ステップＳ９）。ステップＳ８からステップＳ９までの期間、ＣＰＵをＰＧ状態にすることで、演算処理システム全体として消費電力および発熱を抑制することができる。

【0131】

アクセラレータがカーネルプログラムの実行を終了すると、出力データがアクセラレータ内の演算結果を保持する記憶部に格納される（演算終了；ステップＳ１０）。

【0132】

カーネルプログラムの実行が終了した後、ＣＰＵは、記憶部に格納された出力データをメインメモリあるいは外部記憶装置へ送信するとの命令を確認した場合（データ送信リクエスト；ステップＳ１１）、上記の出力データがメインメモリあるいは外部記憶装置へ送信され、メインメモリあるいは外部記憶装置に格納される（データ送信；ステップＳ１２）。

【0133】

以上のステップＳ１からステップＳ１４までの動作を繰り返すことにより、ＣＰＵおよびアクセラレータの消費電力および発熱を抑制しつつ、ＣＰＵで実行する演算の一部をアクセラレータで実行することができる。本発明の一態様の半導体装置は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で演算処理を行うことができる。

【0134】

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

【0135】

（実施の形態３）
本実施の形態では、パワーゲーティングが可能なＣＰＵコアを有するＣＰＵの一例について説明する。

【0136】

図１８に、ＣＰＵ１１０の構成例を示す。ＣＰＵ１１０は、ＣＰＵコア（ＣＰＵ Ｃｏｒｅ）２００、Ｌ１（レベル１）キャッシュメモリ装置（Ｌ１ Ｃａｃｈｅ）２０２、Ｌ２キャッシュメモリ装置（Ｌ２ Ｃａｃｈｅ）２０３、バスインターフェース部（Ｂｕｓ Ｉ／Ｆ）２０５、パワースイッチ２１０乃至２１２、レベルシフタ（ＬＳ）２１４を有する。ＣＰＵコア２００はフリップフロップ２２０を有する。

【0137】

バスインターフェース部２０５によって、ＣＰＵコア２００、Ｌ１キャッシュメモリ装置２０２、Ｌ２キャッシュメモリ装置２０３が相互に接続される。

【0138】

外部から入力される割り込み信号（Ｉｎｔｅｒｒｕｐｔｓ）、ＣＰＵ１１０が発行する信号ＳＬＥＥＰ１等の信号に応じて、ＰＭＵ１９３はクロック信号ＧＣＬＫ１、各種のＰＧ（パワーゲーティング）制御信号（ＰＧ ｃｏｎｔｒｏｌ ｓｉｇｎａｌｓ）の生成を行う。クロック信号ＧＣＬＫ１、ＰＧ制御信号はＣＰＵ１１０に入力される。ＰＧ制御信号は、パワースイッチ２１０～２１２、フリップフロップ２２０を制御する。

【0139】

パワースイッチ２１０、２１１は、仮想電源線Ｖ＿ＶＤＤ（以下、Ｖ＿ＶＤＤ線と呼ぶ）への電圧ＶＤＤＤ、ＶＤＤ１の供給をそれぞれ制御する。パワースイッチ２１２は、レベルシフタ（ＬＳ）２１４への電圧ＶＤＤＨの供給を制御する。ＣＰＵ１１０およびＰＭＵ１９３には、パワースイッチを介さずに電圧ＶＳＳＳが入力される。ＰＭＵ１９３には、パワースイッチを介さずに電圧ＶＤＤＤが入力される。

【0140】

電圧ＶＤＤＤ、ＶＤＤ１はＣＭＯＳ回路用の駆動電圧である。電圧ＶＤＤ１は電圧ＶＤＤＤよりも低く、スリープ状態での駆動電圧である。電圧ＶＤＤＨはＯＳトランジスタ用の駆動電圧であり、電圧ＶＤＤＤよりも高い。

【0141】

Ｌ１キャッシュメモリ装置２０２、Ｌ２キャッシュメモリ装置２０３、バスインターフェース部２０５それぞれは、少なくとも１つパワーゲーティング可能なパワードメインを有する。パワーゲーティング可能なパワードメインには、１または複数のパワースイッチが設けられている。これらのパワースイッチは、ＰＧ制御信号によって制御される。

【0142】

フリップフロップ２２０は、レジスタに用いられる。フリップフロップ２２０には、バックアップ回路が設けられている。以下、フリップフロップ２２０について説明する。

【0143】

図１９にフリップフロップ２２０（Ｆｌｉｐ－ｆｌｏｐ）の回路構成例を示す。フリップフロップ２２０はスキャンフリップフロップ（Ｓｃａｎ Ｆｌｉｐ－ｆｌｏｐ）２２１、バックアップ回路（Ｂａｃｋｕｐ Ｃｉｒｃｕｉｔ）２２２を有する。

【0144】

スキャンフリップフロップ２２１は、ノードＤ１、Ｑ１、ＳＤ、ＳＥ、ＲＴ、ＣＫ、クロックバッファ回路２２１Ａを有する。

【0145】

ノードＤ１はデータ（ｄａｔａ）入力ノードであり、ノードＱ１はデータ出力ノードであり、ノードＳＤはスキャンテスト用データの入力ノードである。ノードＳＥは信号ＳＣＥの入力ノードである。ノードＣＫはクロック信号ＧＣＬＫ１の入力ノードである。クロック信号ＧＣＬＫ１はクロックバッファ回路２２１Ａに入力される。スキャンフリップフロップ２２１のアナログスイッチは、クロックバッファ回路２２１ＡのノードＣＫ１、ＣＫＢ１に接続される。ノードＲＴはリセット信号（ｒｅｓｅｔ ｓｉｇｎａｌ）の入力ノードである。

【0146】

信号ＳＣＥは、スキャンイネーブル信号であり、ＰＭＵ１９３で生成される。ＰＭＵ１９３は信号ＢＫ、ＲＣを生成する。レベルシフタ２１４は信号ＢＫ、ＲＣをレベルシフトし、信号ＢＫＨ、ＲＣＨを生成する。信号ＢＫはバックアップ信号、信号ＲＣはリカバリ信号である。

【0147】

スキャンフリップフロップ２２１の回路構成は、図１９に限定されない。標準的な回路ライブラリに用意されているフリップフロップを適用することができる。

【0148】

バックアップ回路２２２は、ノードＳＤ＿ＩＮ、ＳＮ１１、トランジスタＭ１１～Ｍ１３、容量素子Ｃ１１を有する。

【0149】

ノードＳＤ＿ＩＮは、スキャンテストデータの入力ノードであり、スキャンフリップフロップ２２１のノードＱ１に接続される。ノードＳＮ１１は、バックアップ回路２２２の保持ノードである。容量素子Ｃ１１はノードＳＮ１１の電圧を保持するための保持容量である。

【0150】

トランジスタＭ１１はノードＱ１とノードＳＮ１１間の導通状態を制御する。トランジスタＭ１２はノードＳＮ１１とノードＳＤ間の導通状態を制御する。トランジスタＭ１３はノードＳＤ＿ＩＮとノードＳＤ間の導通状態を制御する。トランジスタＭ１１、Ｍ１３のオンオフは信号ＢＫＨで制御され、トランジスタＭ１２のオンオフは信号ＲＣＨで制御される。

【0151】

トランジスタＭ１１～Ｍ１３は、上述した記憶回路３１が有するトランジスタ６１乃至６３と同様に、ＯＳトランジスタである。トランジスタＭ１１～Ｍ１３はバックゲート有する構成を図示している。トランジスタＭ１１～Ｍ１３のバックゲートは、電圧ＶＢＧ１を供給する電源線に接続されている。

【0152】

少なくともトランジスタＭ１１、Ｍ１２がＯＳトランジスタであることが好ましい。オフ電流が極めて小さいというＯＳトランジスタの特長によって、ノードＳＮ１１の電圧の低下を抑えることができること、データの保持に電力を殆んど消費しないことから、バックアップ回路２２２は不揮発性の特性をもつ。容量素子Ｃ１１の充放電によってデータを書き換えるため、バックアップ回路２２２は原理的には書き換え回数に制約はなく、低エネルギーで、データの書き込みおよび読み出しが可能である。

【0153】

バックアップ回路２２２の全てのトランジスタはＯＳトランジスタであることが非常に好ましい。図１９Ｂに示すように、シリコンＣＭＯＳ回路で構成されるスキャンフリップフロップ２２１上にバックアップ回路２２２を積層することができる。

【0154】

バックアップ回路２２２は、スキャンフリップフロップ２２１と比較して素子数が非常に少ないので、バックアップ回路２２２を積層するためにスキャンフリップフロップ２２１の回路構成およびレイアウトの変更が必要ない。つまり、バックアップ回路２２２は、汎用性が非常に高いバックアップ回路である。また、スキャンフリップフロップ２２１が形成されている領域内にバックアップ回路２２２を設けることができるので、バックアップ回路２２２を組み込んでも、フリップフロップ２２０の面積オーバーヘッドはゼロにすることが可能である。よって、バックアップ回路２２２をフリップフロップ２２０に設けることで、ＣＰＵコア２００のパワーゲーティングが可能となる。パワーゲーティングに必要なエネルギーが少ないため、ＣＰＵコア２００を高効率にパワーゲーティングすることが可能である。

【0155】

バックアップ回路２２２を設けることによって、トランジスタＭ１１による寄生容量がノードＱ１に付加されることになるが、ノードＱ１に接続される論理回路による寄生容量と比較して小さいので、スキャンフリップフロップ２２１の動作に影響はない。つまり、バックアップ回路２２２を設けても、フリップフロップ２２０の性能は実質的に低下しない。

【0156】

ＣＰＵコア２００の低消費電力状態として、例えば、クロックゲーティング状態、パワーゲーティング状態、休止状態を設定することができる。ＰＭＵ１９３は、割り込み信号、信号ＳＬＥＥＰ１等に基づき、ＣＰＵコア２００の低消費電力モードを選択する。例えば、通常動作状態からクロックゲーティング状態に移行する場合、ＰＭＵ１９３はクロック信号ＧＣＬＫ１の生成を停止する。

【0157】

例えば、通常動作状態から休止状態に移行する場合は、ＰＭＵ１９３は、電圧および／または周波数スケーリングを行う。例えば、電圧スケーリングを行う場合、ＰＭＵ１９３は、電圧ＶＤＤ１をＣＰＵコア２００に入力するため、パワースイッチ２１０をオフにし、パワースイッチ２１１をオンにする。電圧ＶＤＤ１は、スキャンフリップフロップ２２１のデータを消失させない電圧である。周波数スケーリングを行う場合、ＰＭＵ１９３はクロック信号ＧＣＬＫ１の周波数を低下させる。

【0158】

ＣＰＵコア２００を通常動作状態からパワーゲーティング状態に移行する場合には、スキャンフリップフロップ２２１のデータをバックアップ回路２２２にバックアップする動作が行われる。ＣＰＵコア２００をパワーゲーティング状態から通常動作状態に復帰する際には、バックアップ回路２２２のデータをスキャンフリップフロップ２２１にリカバリする動作が行われる。

【0159】

図２０に、ＣＰＵコア２００のパワーゲーティングシーケンスの一例を示す。なお、図２０において、ｔ１～ｔ７は時刻を表している。信号ＰＳＥ０～ＰＳＥ２は、パワースイッチ２１０～２１２の制御信号であり、ＰＭＵ１９３で生成される。信号ＰＳＥ０が“Ｈ”／“Ｌ”のとき、パワースイッチ２１０はオン／オフである。信号ＰＳＥ１、ＰＳＥ２についても同様である。

【0160】

時刻ｔ１より前は、通常動作状態（Ｎｏｒｍａｌ Ｏｐｅｒａｔｉｏｎ）である。パワースイッチ２１０はオンであり、ＣＰＵコア２００には電圧ＶＤＤＤが入力される。スキャンフリップフロップ２２１は通常動作を行う。このとき、レベルシフタ２１４は動作させる必要がないため、パワースイッチ２１２はオフであり、信号ＳＣＥ、ＢＫ、ＲＣは“Ｌ”である。ノードＳＥが“Ｌ”であるため、スキャンフリップフロップ２２１はノードＤ１のデータを記憶する。なお、図２０の例では、時刻ｔ１において、バックアップ回路２２２のノードＳＮ１１は“Ｌ”である。

【0161】

バックアップ（Ｂａｃｋｕｐ）時の動作を説明する。動作時刻ｔ１で、ＰＭＵ１９３はクロック信号ＧＣＬＫ１を停止し、信号ＰＳＥ２、ＢＫを“Ｈ”にする。レベルシフタ２１４はアクティブになり、“Ｈ”の信号ＢＫＨをバックアップ回路２２２に出力する。

【0162】

バックアップ回路２２２のトランジスタＭ１１がオンになり、スキャンフリップフロップ２２１のノードＱ１のデータがバックアップ回路２２２のノードＳＮ１１に書き込まれる。スキャンフリップフロップ２２１のノードＱ１が“Ｌ”であれば、ノードＳＮ１１は“Ｌ”のままであり、ノードＱ１が“Ｈ”であれば、ノードＳＮ１１は“Ｈ”になる。

【0163】

ＰＭＵ１９３は、時刻ｔ２で信号ＰＳＥ２、ＢＫを“Ｌ”にし、時刻ｔ３で信号ＰＳＥ０を“Ｌにする。時刻ｔ３で、ＣＰＵコア２００の状態はパワーゲーティング状態に移行する。なお、信号ＢＫを立ち下げるタイミングで信号ＰＳＥ０を立ち下げてもよい。

【0164】

パワーゲーティング（Ｐｏｗｅｒ－ｇａｔｉｎｇ）時の動作を説明する。信号ＰＳＥ０が“Ｌになることで、Ｖ＿ＶＤＤ線の電圧が低下するため、ノードＱ１のデータは失われる。ノードＳＮ１１は、時刻ｔ３でのノードＱ１のデータを保持し続ける。

【0165】

リカバリ（Ｒｅｃｏｖｅｒｙ）時の動作を説明する。時刻ｔ４で、ＰＭＵ１９３が信号ＰＳＥ０を“Ｈ”にすることで、パワーゲーティング状態からリカバリ状態に移行する。Ｖ＿ＶＤＤ線の充電が開始され、Ｖ＿ＶＤＤ線の電圧がＶＤＤＤになった状態（時刻ｔ５）で、ＰＭＵ１９３は信号ＰＳＥ２、ＲＣ、ＳＣＥを“Ｈ”にする。

【0166】

トランジスタＭ１２はオンになり、容量素子Ｃ１１の電荷がノードＳＮ１１とノードＳＤとに分配される。ノードＳＮ１１が“Ｈ”であれば、ノードＳＤの電圧は上昇する。ノードＳＥは“Ｈ”であるので、スキャンフリップフロップ２２１の入力側ラッチ回路にノードＳＤのデータが書き込まれる。時刻ｔ６でノードＣＫにクロック信号ＧＣＬＫ１が入力されると、入力側ラッチ回路のデータがノードＱ１に書き込まれる。つまり、ノードＳＮ１１のデータがノードＱ１に書き込まれたことになる。

【0167】

時刻ｔ７で、ＰＭＵ１９３は信号ＰＳＥ２、ＳＣＥ、ＲＣを“Ｌ”にし、リカバリ動作が終了する。

【0168】

ＯＳトランジスタを用いたバックアップ回路２２２は、動的および静的低消費電力双方が小さいため、ノーマリオフ・コンピューティングに非常に好適である。なお、ＯＳトランジスタを用いたバックアップ回路２２２を有するＣＰＵコア２００を含むＣＰＵ１１０は、ＮｏｆｆＣＰＵ（登録商標）と呼称することができる。ＮｏｆｆＣＰＵは、不揮発性メモリを有し、動作が必要ない場合には、電力供給を停止することができる。フリップフロップ２２０を搭載しても、ＣＰＵコア２００の性能低下、動的電力の増加をほとんど発生させないようにできる。

【0169】

なお、ＣＰＵコア２００は複数のパワーゲーティング可能なパワードメインを有してもよい。複数のパワードメインには、電圧の入力を制御するための１または複数のパワースイッチが設けられる。また、ＣＰＵコア２００は、１または複数のパワーゲーティングが行われないパワードメインを有していてもよい。例えば、パワーゲーティングが行われないパワードメインに、フリップフロップ２２０、パワースイッチ２１０～２１２の制御を行うためのパワーゲーティング制御回路を設けてもよい。

【0170】

なお、フリップフロップ２２０の適用はＣＰＵ１１０に限定されない。ＣＰＵ１１０において、パワーゲーティング可能なパワードメインに設けられるレジスタに、フリップフロップ２２０を適用できる。

【0171】

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

【0172】

（実施の形態４）
本実施の形態では、上記実施の形態で説明したＣＰＵ１１０、および半導体装置１０として説明したアクセラレータに適用可能なトランジスタの構成の一例について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。

【0173】

半導体装置の断面構造の一部を図２１に示す。図２１に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量素子６００と、を有している。図２２Ａはトランジスタ５００のチャネル長方向の断面図であり、図２２Ｂはトランジスタ５００のチャネル幅方向の断面図である。例えば、トランジスタ５００は上記実施の形態に示した記憶回路３１が有するＯＳトランジスタ、つまりチャネル形成領域に酸化物半導体を有するトランジスタに相当する。また、トランジスタ５５０は上記実施の形態に示した演算回路部４０が有するＳｉトランジスタ、つまりチャネル形成領域にシリコンを有するトランジスタに相当する。また、容量素子６００は記憶回路３１が有する容量素子に相当する。

【0174】

トランジスタ５００は、ＯＳトランジスタである。ＯＳトランジスタは、オフ電流が極めて少ない。よって、トランジスタ５００を介して記憶ノードに書き込んだデータ電圧あるいは電荷を長期間保持することが可能である。つまり、記憶ノードのリフレッシュ動作頻度を低減、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。

【0175】

図２１では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量素子６００はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。

【0176】

トランジスタ５５０は、基板３１１に設けられる。基板３１１は、例えば、ｐ型のシリコン基板である。基板３１１は、ｎ型のシリコン基板でもよい。酸化物層３１４は、基板３１１に埋め込み酸化（Ｂｕｒｒｉｅｄ ｏｘｉｄｅ）によって形成された絶縁層（ＢＯＸ層ともいう）、例えば酸化シリコンであることが好ましい。トランジスタ５５０は、基板３１１に酸化物層３１４を介して設けられた単結晶シリコン、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板に設けられる。

【0177】

ＳＯＩ基板における基板３１１は、素子分離層として機能する絶縁体３１３が設けられる。また基板３１１は、ウェル領域３１２を有する。ウェル領域３１２は、トランジスタ５５０の導電型に応じてｎ型またはｐ型の導電性が付与された領域である。ＳＯＩ基板における単結晶シリコンには、半導体領域３１５、ソース領域またはドレイン領域として機能する低抵抗領域３１６ａ、低抵抗領域３１６ｂが設けられる。またウェル領域３１２上には、低抵抗領域３１６ｃを有する。

【0178】

トランジスタ５５０は、導電性を付与する不純物元素が付加されたウェル領域３１２に重ねて設けることができる。ウェル領域３１２は、低抵抗領域３１６ｃを介して電位を独立して変化させることで、トランジスタ５５０のボトムゲート電極として機能させることができる。そのため、トランジスタ５５０のしきい値電圧を制御することができる。特に、トランジスタ５５０がｎチャネルトランジスタの場合、ウェル領域３１２に負の電位を印加することにより、トランジスタ５５０のしきい値電圧をより大きくし、オフ電流を低減することが可能となる。したがって、ウェル領域３１２に負の電位を印加することで、Ｓｉトランジスタのゲート電極に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。その結果、トランジスタ５５０を有する演算回路部４０における貫通電流等に基づく消費電力を低減でき、演算効率の向上を図ることができる。

【0179】

トランジスタ５５０は、半導体層の上面およびチャネル幅方向の側面が絶縁体３１７を介して導電体３１８に覆われている、いわゆるＦｉｎ型とすることが好ましい。トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。

【0180】

なお、トランジスタ５５０は、ｐチャネル型のトランジスタ、あるいはｎチャネル型のトランジスタのいずれでもよい。

【0181】

導電体３１８は、第１ゲート（トップゲートともいう）電極として機能する場合がある。また、ウェル領域３１２は、第２ゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、ウェル領域３１２に印加する電位は、低抵抗領域３１６ｃを介して制御することができる。

【0182】

半導体領域３１５のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１６ａ、および低抵抗領域３１６ｂ、ウェル領域３１２の電位を制御する電極に接続される低抵抗領域３１６ｃなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５５０をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。

【0183】

ウェル領域３１２、低抵抗領域３１６ａ、低抵抗領域３１６ｂ、および低抵抗領域３１６ｃは、半導体領域３１５に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。

【0184】

ゲート電極として機能する導電体３１８は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。また導電体３１８は、ニッケルシリサイド等のシリサイドを用いてもよい。

【0185】

なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

【0186】

低抵抗領域３１６ａ、低抵抗領域３１６ｂ、および低抵抗領域３１６ｃは、別の導電体、例えばニッケルシリサイド等のシリサイドを積層して設ける構成としてもよい。当該構成とすることで、電極として機能する領域の導電性を高めることができる。またこのとき、ゲート電極として機能する導電体３１８の側面、およびゲート絶縁膜として機能する絶縁体の側面には、サイドウオールスペーサ（側壁絶縁層ともいう）として機能する絶縁体を設ける構成としてもよい。当該構成とすることで、導電体３１８と、低抵抗領域３１６ａおよび低抵抗領域３１６ｂと、が導通状態となることを防ぐことができる。

【0187】

トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。

【0188】

絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

【0189】

なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

【0190】

絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。

【0191】

また、絶縁体３２４には、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

【0192】

水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

【0193】

水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０^１５ａｔｏｍｓ／ｃｍ^２以下、好ましくは５×１０^１５ａｔｏｍｓ／ｃｍ^２以下であればよい。

【0194】

なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

【0195】

また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には、容量素子６００またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

【0196】

各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。

【0197】

絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２１では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

【0198】

なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。

【0199】

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。

【0200】

絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図２１では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

【0201】

なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。

【0202】

絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図２１では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

【0203】

なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。

【0204】

絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図２１では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

【0205】

なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。

【0206】

上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。

【0207】

絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。

【0208】

例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物に対するバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。

【0209】

水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。

【0210】

また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

【0211】

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。

【0212】

また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

【0213】

また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

【0214】

特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。

【0215】

絶縁体５１６の上方には、トランジスタ５００が設けられている。

【0216】

図２２Ａおよび図２２Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。

【0217】

また、図２２Ａおよび図２２Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図２２Ａおよび図２２Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図２２Ａおよび図２２Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。

【0218】

なお、本明細書などにおいて、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。

【0219】

なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。

【0220】

また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図２１、図２２Ａ、および図２２Ｂに示すトランジスタ５００は一例であり、その構成に限定されず、回路構成や駆動方法などに応じて適切なトランジスタを用いればよい。

【0221】

ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。

【0222】

さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。

【0223】

導電体５６０は、第１ゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２ゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧をより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。

【0224】

導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。

【0225】

本明細書等において、一対のゲート電極（第１のゲート電極、および第２のゲート電極）の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構成を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構成とよぶ。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構成は、Ｆｉｎ型構成およびプレーナ型構成とは異なる。Ｓ－ｃｈａｎｎｅｌ構成を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。

【0226】

また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。

【0227】

ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。

【0228】

例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。

【0229】

また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。

【0230】

絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。

【0231】

ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書などでは、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（Ｖ_Ｏ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、Ｖ_ＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する虞もある。本発明の一態様においては、酸化物５３０中のＶ_ＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、Ｖ_ＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（「加酸素化処理」ともいう。）が重要である。Ｖ_ＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。

【0232】

過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは１．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、さらに好ましくは２．０×１０^１９ａｔｏｍｓ／ｃｍ^３以上、または３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。

【0233】

また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「Ｖ_ＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ_２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２にゲッタリングされる場合がある。

【0234】

また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ_２／（Ｏ_２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。

【0235】

また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（Ｖ_Ｏ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。

【0236】

なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ_２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶ_ＯＨが形成されるのを抑制することができる。

【0237】

また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。

【0238】

絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、導電体５０３側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。

【0239】

絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、または（Ｂａ，Ｓｒ）ＴｉＯ_３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。

【0240】

特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。

【0241】

または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。

【0242】

なお、図２２Ａおよび図２２Ｂのトランジスタ５００では、２層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、３層、または４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。

【0243】

トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。

【0244】

酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行なってもよいし、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で行なってもよい。

【0245】

また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

【0246】

酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。

【0247】

なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。

【0248】

また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。

【0249】

ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。

【0250】

具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

【0251】

このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。

【0252】

酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。

【0253】

また、図２２Ａでは、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。

【0254】

また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。

【0255】

また、図２２Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、および領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。

【0256】

酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。

【0257】

絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。

【0258】

絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタンまたは、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコンまたは窒化シリコンなども用いることができる。

【0259】

特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、およびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが耐酸化性を有する材料、または、酸素を吸収しても導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。

【0260】

絶縁体５４４を有することで、絶縁体５８０に含まれる水、および水素などの不純物が酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５４２が酸化するのを抑制することができる。

【0261】

絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。

【0262】

具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。

【0263】

過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。また、絶縁体５４５の形成前および／または形成後に、前述したマイクロ波処理を行なってもよい。

【0264】

また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。

【0265】

なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。

【0266】

第１のゲート電極として機能する導電体５６０は、図２２Ａおよび図２２Ｂでは２層構成として示しているが、単層構成でもよいし、３層以上の積層構成であってもよい。

【0267】

導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。

【0268】

また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタン又は窒化チタンと上記導電性材料との積層構成としてもよい。

【0269】

絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。

【0270】

絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。

【0271】

絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。

【0272】

半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。

【0273】

絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。

【0274】

例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。

【0275】

特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。

【0276】

また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。

【0277】

また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６、および導電体５４８と同様の構成である。

【0278】

絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

【0279】

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。

【0280】

また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

【0281】

また、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。

【0282】

導電体５４６、および導電体５４８は、容量素子６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

【0283】

また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。

【0284】

続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。

【0285】

また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。

【0286】

導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。

【0287】

本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。

【0288】

絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構成と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

【0289】

導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

【0290】

本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。

【0291】

本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。

【0292】

（実施の形態５）
本実施の形態では、上記実施の形態で説明した演算処理システム１００が有する各構成を含む集積回路の構成について図２３Ａ、図２３Ｂを参照しながら説明する。

【0293】

図２３Ａは、演算処理システム１００が有する各構成を含む集積回路を説明するための模式図の一例である。図２３Ａに図示する集積回路３９０は、ＣＰＵ１１０および半導体装置１０として説明したアクセラレータが有する回路の一部をＯＳトランジスタで構成することで、各回路を一体化した１つの集積回路とすることができる。

【0294】

図２３Ａに図示するように、ＣＰＵ１１０において、ＣＰＵコア２００の上層にあるＯＳトランジスタを有する層にバックアップ回路２２２を設ける構成とすることができる。また図２３Ａに図示するように、半導体装置１０として説明したアクセラレータにおいて、演算回路部４０を構成するＳｉトランジスタを有する層の上層には、ＯＳトランジスタを有する層に記憶回路部３０を設ける構成とすることができる。その他、ＯＳトランジスタを有する層にはＯＳメモリ３００Ｎ等を設ける構成とすることができる。ＯＳメモリ３００Ｎとしては、上記実施の形態で説明したＮＯＳＲＡＭの他、ＤＯＳＲＡＭを適用することができる。またＯＳメモリ３００Ｎでは、Ｓｉトランジスタを有する層に設けられる駆動回路上にＯＳトランジスタを有する層を積層することで、メモリ密度の向上を図ることができる。

【0295】

図２３Ａに図示するように、ＣＰＵ１１０、半導体装置１０として説明したアクセラレータおよびＯＳメモリ３００Ｎ等の各回路を密結合させたＳｏＣの場合、発熱の問題があるが、ＯＳトランジスタは熱による電気特性の変動量がＳｉトランジスタと比べて小さいため、好適である。また、図２３Ａに図示するように三次元方向において回路を集積化することによって、シリコン貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ：ＴＳＶ）などを用いた積層構造などと比較して寄生容量を小さくすることができる。各配線の充放電に要する消費電力を削減することができる。そのため、演算処理効率の向上を図ることができる。

【0296】

図２３Ｂに、集積回路３９０を組み込んだ半導体チップの一例を示す。図２３Ｂに示す半導体チップ３９１は、リード３９２及び集積回路３９０を有する。集積回路３９０は、図２３Ａで説明したように、上記実施の形態で示した各種の回路が１のダイに設けられている。集積回路３９０は積層構造をもち、Ｓｉトランジスタを有する層（Ｓｉトランジスタ層３９３）、配線層３９４、ＯＳトランジスタを有する層（ＯＳトランジスタ層３９５）に大別される。ＯＳトランジスタ層３９５は、Ｓｉトランジスタ層３９３上に積層して設けることができるため、半導体チップ３９１の小型化が容易である。

【0297】

図２３Ｂでは、半導体チップ３９１のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。その他の構成例としては、挿入実装型であるＤＩＰ（Ｄｕａｌ Ｉｎ－ｌｉｎｅ Ｐａｃｋａｇｅ）、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、表面実装型であるＳＯＰ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＳＳＯＰ（Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＴＳＯＰ（Ｔｈｉｎ－Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）、ＬＣＣ（Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ）、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、ＦＢＧＡ（Ｆｉｎｅ ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）、接触実装型であるＤＴＰ（Ｄｕａｌ Ｔａｐｅ ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）、ＱＴＰ（Ｑｕａｄ Ｔａｐｅ－ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）等の構造を適宜用いることができる。

【0298】

Ｓｉトランジスタを有する演算回路および切替回路と、ＯＳトランジスタを有する記憶回路は、全て、Ｓｉトランジスタ層３９３、配線層３９４およびＯＳトランジスタ層３９５に形成することができる。すなわち、上記半導体装置を構成する素子は、同一の製造プロセスで形成することが可能である。そのため、図２３Ｂに示すＩＣは、構成する素子が増えても製造プロセスを増やす必要がなく、上記半導体装置を低コストで組み込むことができる。

【0299】

以上説明した本発明の一態様により、新規な半導体装置および電子機器を提供することができる。又は、本発明の一態様により、消費電力の小さい半導体装置および電子機器を提供することができる。又は、本発明の一態様により、発熱の抑制が可能な半導体装置および電子機器を提供することができる。

【0300】

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

【0301】

（実施の形態６）
本実施の形態では、上記実施の形態で説明した集積回路３９０を適用することが可能な電子機器、移動体、演算システムについて、図２４乃至図２７を参照しながら説明する。

【0302】

図２４Ａは、移動体の一例として自動車の外観図を図示している。図２４Ｂは、自動車内でのデータのやり取りを簡略化した図である。自動車５９０は、複数のカメラ５９１等を有する。また、自動車５９０は、赤外線レーダー、ミリ波レーダー、レーザーレーダーなど各種センサ（図示せず）などを備える。

【0303】

自動車５９０において、カメラ５９１等に上記集積回路３９０（あるいは上記集積回路３９０を組み込んだ半導体チップ３９１）を用いることができる。自動車５９０は、カメラ５９１が複数の撮像方向５９２で得られた複数の画像を上記実施の形態で説明した集積回路３９０で処理し、バス５９３等を介してホストコントローラ５９４等により複数の画像をまとめて解析することで、ガードレールや歩行者の有無など、周囲の交通状況を判断し、自動運転を行うことができる。また、道路案内、危険予測などを行うシステムに用いることができる。

【0304】

集積回路３９０では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。

【0305】

なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。

【0306】

図２５Ａは、携帯型電子機器の一例を示す外観図である。図２５Ｂは、携帯型電子機器内でのデータのやり取りを簡略化した図である。携帯型電子機器５９５は、プリント配線基板５９６、スピーカー５９７、カメラ５９８、マイクロフォン５９９等を有する。

【0307】

携帯型電子機器５９５において、プリント配線基板５９６に上記集積回路３９０を設けることができる。携帯型電子機器５９５は、スピーカー５９７、カメラ５９８、マイクロフォン５９９等で得られる複数のデータを上記実施の形態で説明した集積回路３９０を用いて処理・解析することで、ユーザの利便性を向上させることができる。また、音声案内、画像検索などを行うシステムに用いることができる。

【0308】

集積回路３９０では、得られた画像データをニューラルネットワークなどの演算処理を行うことで、例えば、画像の高解像度化、画像ノイズの低減、顔認識（防犯目的など）、物体認識（自動運転の目的など）、画像圧縮、画像補正（広ダイナミックレンジ化）、レンズレスイメージセンサの画像復元、位置決め、文字認識、反射映り込み低減などの処理を行うことができる。

【0309】

図２６Ａに示す携帯型ゲーム機１１００は、筐体１１０１、筐体１１０２、筐体１１０３、表示部１１０４、接続部１１０５、操作キー１１０７等を有する。筐体１１０１、筐体１１０２および筐体１１０３は、取り外すことが可能である。筐体１１０１に設けられている接続部１１０５を筐体１１０８に取り付けることで、表示部１１０４に出力される映像を、別の映像機器に出力することができる。他方、筐体１１０２および筐体１１０３を筐体１１０９に取り付けることで、筐体１１０２および筐体１１０３を一体化し、操作部として機能させる。筐体１１０２および筐体１１０３の基板に設けられているチップなどに先の実施の形態に示す集積回路３９０を組み込むことができる。

【0310】

図２６ＢはＵＳＢ接続タイプのスティック型の電子機器１１２０である。電子機器１１２０は、筐体１１２１、キャップ１１２２、ＵＳＢコネクタ１１２３および基板１１２４を有する。基板１１２４は、筐体１１２１に収納されている。例えば、基板１１２４には、メモリチップ１１２５、コントローラチップ１１２６が取り付けられている。基板１１２４のコントローラチップ１１２６などに先の実施の形態に示す集積回路３９０を組み込むことができる。

【0311】

図２６Ｃは人型のロボット１１３０である。ロボット１１３０は、センサ２１０１乃至２１０６、および制御回路２１１０を有する。例えば、制御回路２１１０には、先の実施の形態に示す集積回路３９０を組み込むことができる。

【0312】

上記実施の形態で説明した集積回路３９０は、電子機器に内蔵する代わりに、電子機器と通信を行うサーバーに用いることもできる。この場合、電子機器とサーバーによって演算システムが構成される。図２７に、システム３０００の構成例を示す。

【0313】

システム３０００は、電子機器３００１と、サーバー３００２によって構成される。電子機器３００１とサーバー３００２間の通信は、インターネット回線３００３を介して行うことができる。

【0314】

サーバー３００２には、複数のラック３００４を有する。複数のラックには、複数の基板３００５が設けられ、当該基板３００５上に上記実施の形態で説明した集積回路３９０を搭載することができる。これにより、サーバー３００２にニューラルネットワークが構成される。そして、サーバー３００２は、電子機器３００１からインターネット回線３００３を介して入力されたデータを用いて、ニューラルネットワークの演算を行うことができる。サーバー３００２による演算の結果は必要に応じて、インターネット回線３００３を介して電子機器３００１に送信することができる。これにより、電子機器３００１における演算の負担を低減することができる。

【0315】

本実施の形態は、他の実施の形態の記載と適宜組み合わせることができる。

【0316】

（本明細書等の記載に関する付記）
以上の実施の形態、および実施の形態における各構成の説明について、以下に付記する。

【0317】

各実施の形態に示す構成は、他の実施の形態あるいは実施例に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。

【0318】

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、および／または、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、または置き換えなどを行うことが出来る。

【0319】

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、または明細書に記載される文章を用いて述べる内容のことである。

【0320】

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、および／または、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。

【0321】

また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。

【0322】

また、図面において、大きさ、層の厚さ、または領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状または値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、または、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

【0323】

また、図面等において図示する構成要素の位置関係は、相対的である。従って、図面を参照して構成要素を説明する場合、位置関係を示す「上に」、「下に」等の語句は便宜的に用いられる場合がある。構成要素の位置関係は、本明細書の記載内容に限定されず、状況に応じて適切に言い換えることができる。

【0324】

本明細書等において、トランジスタの接続関係を説明する際、「ソースまたはドレインの一方」（または第１電極、または第１端子）、「ソースまたはドレインの他方」（または第２電極、または第２端子）という表記を用いる。これは、トランジスタのソースとドレインは、トランジスタの構造または動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。

【0325】

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

【0326】

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電圧（接地電圧）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

【0327】

また本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

【0328】

本明細書等において、ＡとＢとが接続されている、とは、ＡとＢとが電気的に接続されているものをいう。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間で対象物（スイッチ、トランジスタ素子、またはダイオード等の素子、あるいは当該素子および配線を含む回路等を指す）が存在する場合にＡとＢとの電気信号の伝達が可能である接続をいう。なおＡとＢとが電気的に接続されている場合には、ＡとＢとが直接接続されている場合を含む。ここで、ＡとＢとが直接接続されているとは、上記対象物を介することなく、ＡとＢとの間で配線（または電極）等を介してＡとＢとの電気信号の伝達が可能である接続をいう。換言すれば、直接接続とは、等価回路で表した際に同じ回路図として見なせる接続をいう。

【0329】

本明細書等において、スイッチとは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。または、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

【0330】

本明細書等において、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲートとが重なる領域、またはチャネルが形成される領域における、ソースとドレインとの間の距離をいう。

【0331】

本明細書等において、チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。

【0332】

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

【符号の説明】

【0333】

ＷＥＬ：配線、ＷＯＬ：配線、１０：半導体装置、１２：駆動回路、１３：駆動回路、１４：制御回路、１５：処理回路、２０＿Ｅ：演算ブロック部、２０＿Ｏ：演算ブロック部、２１＿Ｅ：演算ブロック、２１＿Ｏ：演算ブロック、２１：演算ブロック、３０：記憶回路部、３１：記憶回路、４０：演算回路部、４１：ラッチ回路、４２：切替回路、４３＿Ｅ：バッファ回路、４３＿Ｏ：バッファ回路、４４：切替回路、４５：演算回路

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図2C】

【図2D】

【図3A】

【図3B】

【図3C】

【図4A】

【図4B】

【図5A】

【図5B】

【図6】

【図7A】

【図7B】

【図8】

【図9】

【図10A】

【図10B】

【図11A】

【図11B】

【図12】

【図13】

【図14】

【図15】

【図16A】

【図16B】

【図17】

【図18】

【図19A】

【図19B】

【図20】

【図21】

【図22A】

【図22B】

【図23A】

【図23B】

【図24A】

【図24B】

【図25A】

【図25B】

【図26A】

【図26B】

【図26C】

【図27】