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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】
(24)【登録日】2024-11-06
(45)【発行日】2024-11-14
(54)【発明の名称】電圧ホールド回路、電圧監視回路及び半導体集積回路
(51)【国際特許分類】
G01R 19/04 20060101AFI20241107BHJP
【ＦＩ】
G01R19/04 A
【請求項の数】
16
(21)【出願番号】P 2021561094
(86)(22)【出願日】2019-11-29
(86)【国際出願番号】 JP2019046716
(87)【国際公開番号】W WO2021106177
(87)【国際公開日】2021-06-03
【審査請求日】2022-10-13
(73)【特許権者】
【識別番号】514315159
【氏名又は名称】株式会社ソシオネクスト
(74)【代理人】
【識別番号】100090273
【弁理士】
【氏名又は名称】國分 孝悦
(72)【発明者】
【氏名】小宮 健吾
(72)【発明者】
【氏名】田島 章光
(72)【発明者】
【氏名】木村 武士
【審査官】島▲崎▼ 純一
(56)【参考文献】
【文献】特開平０９－０４６１９２（ＪＰ，Ａ）
【文献】特開平１１－３１１６４４（ＪＰ，Ａ）
【文献】特開２０１１－００９９３８（ＪＰ，Ａ）
【文献】特開２０１０－０９６６９６（ＪＰ，Ａ）
【文献】特開２０１０－２２６２６６（ＪＰ，Ａ）
【文献】特開２０１０－０８５３２８（ＪＰ，Ａ）
【文献】特開２０１２－０７３１１２（ＪＰ，Ａ）
【文献】米国特許出願公開第２０１８／００５９１５１（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１２／０１１９７８９（ＵＳ，Ａ１）
【文献】米国特許出願公開第２０１６／０１１８９７０（ＵＳ，Ａ１）
【文献】米国特許第０７３８５７９７（ＵＳ，Ｂ１）
(58)【調査した分野】(Int.Cl.，ＤＢ名)
Ｇ０１Ｒ １９／０４
(57)【特許請求の範囲】
【請求項1】
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して、前記ホールド期間中の前記入力電圧信号の最低電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して、前記リセット期間中の前記入力電圧信号の最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧ホールド回路。
【請求項2】
前記第１の保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合に、前記容量を電源電圧ノードより低い電位を有する基準電位ノードに接続する第１のスイッチを有し、前記第２の保持回路は、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合に、前記容量を前記電源電圧ノードに接続する第２のスイッチを有する請求項１に記載の電圧ホールド回路。
【請求項3】
前記ホールド期間または前記リセット期間を示すリセット信号が入力され、前記第１のスイッチは、前記リセット信号が前記ホールド期間を示すときにオン可能な状態となり、前記リセット信号が前記リセット期間を示すときにオフし、
前記第２のスイッチは、前記リセット信号が前記リセット期間を示すときにオン可能な状態となり、前記リセット信号が前記ホールド期間を示すときにオフする請求項２に記載の電圧ホールド回路。
【請求項4】
前記第１の保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合に、前記容量を、電流の向きが第１の方向である第１の電流源に接続する第３のスイッチを有し、前記第２の保持回路は、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合に、前記容量を、電流の向きが前記第１の方向と逆の第２の方向である第２の電流源に接続する第４のスイッチを有する請求項１に記載の電圧ホールド回路。
【請求項5】
前記第１及び第２の電流源は、前記ホールド期間と前記リセット期間とで電流の向きが逆となる双方向電流源によって構成される請求項４に記載の電圧ホールド回路。
【請求項6】
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、前記入力電圧信号に応じて変動する電圧値を有するリセット電圧を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧に出力電圧をリセットするリセット回路とを有し、
前記保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合には、前記容量を基準電位ノードに接続するスイッチを有する電圧ホールド回路。
【請求項7】
入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、前記入力電圧信号の増加又は減少を判定する判定回路と、
前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧ホールド回路。
【請求項8】
前記第１の保持回路は、前記第１の期間において、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合には、前記容量を基準電位ノードに接続する第１のスイッチを有し、前記第２の保持回路は、前記第２の期間において、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合には、前記容量を電源電圧ノードに接続する第２のスイッチを有する請求項７に記載の電圧ホールド回路。
【請求項9】
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記処理サイクルごとに、前記ホールド期間において入力電圧信号に対して、前記ホールド期間中の前記入力電圧信号の最低電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して、前記リセット期間中の前記入力電圧信号の最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧監視回路。
【請求項10】
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号に応じて変動する電圧値を有するリセット電圧を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧に出力電圧をリセットするリセット回路とを有し、
前記保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合には、前記容量を基準電位ノードに接続するスイッチを有する電圧監視回路。
【請求項11】
入力電圧信号に対して電圧値を保持する電圧ホールド回路と、前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号の増加又は減少を判定する判定回路と、
前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧監視回路。
【請求項12】
入力電圧信号に基づいて処理を行う内部回路と、ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して、前記ホールド期間中の前記入力電圧信号の最低電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して、前記リセット期間中の前記入力電圧信号の最高電圧値を保持する動作を行う第２の保持回路と
を有する半導体集積回路。
【請求項13】
入力電圧信号に基づいて処理を行う内部回路と、ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号に応じて変動する電圧値を有するリセット電圧を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧に出力電圧をリセットするリセット回路とを有し、
前記保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合には、前記容量を基準電位ノードに接続するスイッチを有する半導体集積回路。
【請求項14】
入力電圧信号に基づいて処理を行う内部回路と、前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号の増加又は減少を判定する判定回路と、
前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する半導体集積回路。
【請求項15】
前記入力電圧信号は前記内部回路の電源電圧ノードの電源電圧であり、前記アナログ／デジタル変換器が出力するデジタルの電圧値を受け取り、前記電源電圧を制御するための制御信号を出力する論理回路を有する請求項１２ないし１４のいずれか一項に記載の半導体集積回路。
【請求項16】
前記制御信号に基づいて、前記内部回路の電源電圧ノードに供給される電源電圧を制御する電源回路を有する請求項１５に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、電圧ホールド回路、電圧監視回路及び半導体集積回路に関する。
【背景技術】
【0002】
特許文献１には、印加された電圧を保持する電圧保持素子と、電圧保持素子の充電状態を制御する充電スイッチ素子と、入力信号にバイアス電圧を加えるバイアス回路と、比較回路とを有するピークホールド回路が開示されている。比較回路は、電圧保持素子の電圧とバイアス電圧が加えられた入力信号とを比較し、電圧保持素子の電圧が低い場合に電圧保持素子が充電状態となるように充電スイッチ素子を制御する。ピークホールド回路は、電圧保持素子の保持電圧を出力とする。
【0003】
特許文献２には、入力信号のピーク電圧を保持するホールドコンデンサを備えたピークホールド回路と、ピークホールド回路のホールドコンデンサの保持電圧と逆極性の電圧を発生するドループ補正回路を有するドループ補正ピークホールド回路が開示されている。ドループ補正回路は、ピークホールド回路のホールドコンデンサの一端に接続されている。
【0004】
特許文献３には、入力信号の電圧である入力電圧の複数のサイクルから成る予め定めた期間における最大値又は最小値であるピーク値を検出して出力信号である出力ピーク値を出力するピークホールド回路が開示されている。
【先行技術文献】
【特許文献】
【0005】
【文献】特開平１１－２４２０５９号公報
【文献】特開２０１０－２４４６１０号公報
【文献】特開２００３－２１５１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ピークホールド回路が電圧保持素子をリセットしている期間では、電圧保持素子が適切な保持電圧を出力できないデッドタイムが生じる。デッドタイムは、短いことが好ましい。
【0007】
本発明の目的は、リセット期間の適切な保持電圧を出力できないデッドタイムを短縮することができるようにすることである。
【課題を解決するための手段】
【0008】
電圧ホールド回路は、ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して、前記ホールド期間中の前記入力電圧信号の最低電圧値を保持する動作を行う第１の保持回路と、前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して、前記リセット期間中の前記入力電圧信号の最高電圧値を保持する動作を行う第２の保持回路とを有する。
【発明の効果】
【0009】
リセット期間の適切な保持電圧を出力できないデッドタイムを短縮することができる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
（第１の実施形態）
図１は、ダイナミックボルテージスケーリング（ＤＶＳ）を行わない場合の電源電圧ノードの電圧１０４の変化を示す図である。横軸は時間Ｔを示し、縦軸は電圧Ｖを示す。電源電圧ノードには、一定の電源電圧Ｖｄｄが供給される。電源電圧ノードの電圧１０４は、内部回路の状態１０１～１０３に応じて、電圧降下による変動が生じる。状態１０１～１０３において、電源電圧ノードの電圧１０４の最低電圧値が最低動作電圧Ｖｍｉｎを下回らないように、電源電圧Ｖｄｄが決定される。そのため、電圧１０４の最低電圧値と最低動作電圧Ｖｍｉｎとの差が、無駄な電力１０５となる。無駄な電力１０５を低減するために、ダイナミックボルテージスケーリングが行われる。
図１は、ダイナミックボルテージスケーリング（ＤＶＳ）を行わない場合の電源電圧ノードの電圧１０４の変化を示す図である。横軸は時間Ｔを示し、縦軸は電圧Ｖを示す。電源電圧ノードには、一定の電源電圧Ｖｄｄが供給される。電源電圧ノードの電圧１０４は、内部回路の状態１０１～１０３に応じて、電圧降下による変動が生じる。状態１０１～１０３において、電源電圧ノードの電圧１０４の最低電圧値が最低動作電圧Ｖｍｉｎを下回らないように、電源電圧Ｖｄｄが決定される。そのため、電圧１０４の最低電圧値と最低動作電圧Ｖｍｉｎとの差が、無駄な電力１０５となる。無駄な電力１０５を低減するために、ダイナミックボルテージスケーリングが行われる。
【0012】
図２は、ダイナミックボルテージスケーリングを行う場合の電源電圧ノードの電圧２０１の変化を示す図である。横軸は時間Ｔを示し、縦軸は電圧Ｖを示す。電源電圧ノードの電圧２０１は、内部回路の状態１０１～１０３に応じて、電圧降下による変動が生じる。半導体集積回路は、ダイナミックボルテージスケーリングにより、電圧２０１の最低電圧値を検出し、電圧２０１の最低電圧値が最低動作電圧Ｖｍｉｎになるように、電源電圧Ｖｄｄを動的に制御する。半導体集積回路は、電源電圧Ｖｄｄを動的に制御することにより、電力２０２を低減することができる。
【0013】
図３は、電圧監視回路の構成例を示すブロック図である。図４は、電圧監視回路の動作を説明するための電圧波形を示す図である。電圧監視回路は、電圧ホールド回路３０２と、アナログ／デジタル変換器３０３を有する。電圧ホールド回路３０２は、電源電圧ノード３０１の電圧信号４０１を入力し、所定期間（例えば１μｓ）毎に、電圧信号４０１に対して最低電圧値４０２を保持する。アナログ／デジタル変換器３０３は、電圧ホールド回路３０２が保持した最低電圧値をアナログからデジタルに変換する。
【0014】
電圧信号４０１の低下は、１μｓ以下であり、時間軸解像度は、ｎｓ台である。そのため、アナログ／デジタル変換器３０３が直接、電源電圧ノード３０１の電圧信号４０１を高精度でアナログからデジタルに変換することは困難である。電圧監視回路は、電圧ホールド回路３０２を用いることにより、例えば１μｓ毎の最低電圧値を検出し、ダイナミックボルテージスケーリングを実現することができる。
【0015】
なお、電圧ホールド回路３０２は、電源電圧ノード３０１の電圧信号４０１を入力し、所定期間（例えば１μｓ）毎に、電圧信号４０１に対して最高電圧値を保持してもよい。その場合、アナログ／デジタル変換器３０３は、電圧ホールド回路３０２が保持した最高電圧値をアナログからデジタルに変換する。
【0016】
図５は、比較例による電圧ホールド回路３０２の構成例を示す回路図である。図６は、図５の電圧ホールド回路３０２の動作を説明するための電圧波形を示す図である。電圧ホールド回路３０２は、比較器５０１と、スイッチ５０２と、容量５０３と、スイッチ５０４と、定電流源５０５と、演算増幅器５０６と、電源電圧ノード５０７を有する。スイッチ５０４は例えば、ｎチャネル電界効果トランジスタである。
【0017】
入力電圧信号ＶＩＮは、入力端子ＩＮの電圧である。出力電圧ＶＯＵＴは、出力端子ＯＵＴの電圧である。リセット電圧Ｖｒは、電源電圧ノード５０７の電圧である。電圧ホールド回路３０２は、入力端子ＩＮの入力電圧信号ＶＩＮに対して最低電圧値を保持する。入力端子ＩＮは、電圧ホールド対象のノードに接続され、例えば電源電圧ノードに接続される。
【0018】
ホールド期間では、リセット信号ＲＳＴがローレベルになる。すると、スイッチ５０２がオフになる。入力端子ＩＮの入力電圧信号ＶＩＮが、容量５０３に保持されている最低電圧値より低い場合には、比較器５０１は、ハイレベルを出力し、スイッチ５０４がオンし、容量５０３に保持されている最低電圧値が低下する。これに対して、入力端子ＩＮの入力電圧信号ＶＩＮが、容量５０３に保持されている最低電圧値より高い場合には、比較器５０１は、ローレベルを出力し、スイッチ５０４がオフし、容量５０３は最低電圧値を維持する。
【0019】
リセット期間では、リセット信号ＲＳＴがハイレベルになる。すると、スイッチ５０２がオンし、容量５０３は、リセット電圧Ｖｒを保持し、出力電圧ＶＯＵＴは、リセット電圧Ｖｒになる。スイッチ５０４は、オフである。
【0020】
電圧ホールド回路３０２は、ホールド期間では、入力端子ＩＮの入力電圧信号ＶＩＮに対して最低電圧値を保持し、その最低電圧値を出力電圧ＶＯＵＴとして出力する。
【0021】
デッドタイム６０１は、容量５０３がハイレベルのリセット信号ＲＳＴによりリセットされている期間であり、電圧ホールド回路３０２が適切な最低電圧値を出力できない期間である。容量５０３の容量値と定電流源５０５の電流により、デットタイム６０１は、入力電圧信号ＶＩＮとリセット電圧Ｖｒとの差が大きいほど、長くなる。デッドタイム６０１は、適切な最低電圧値が出力されないので、短いことが好ましい。
【0022】
また、容量５０３は、電源電圧ノード５０７に直接、接続されている。そのため、電圧ホールド回路３０２は、電源電圧ノード５０７の電源電圧の高周波数の変動に弱い。
【0023】
以下、デッドタイム６０１を短縮することができ、電源電圧の高周波数の変動に強い電圧ホールド回路を説明する。
【0024】
図７は、第１の実施形態による電圧ホールド回路３０２の構成例を示す回路図である。電圧ホールド回路３０２は、比較器７０１と、スイッチ７０２と、容量７０３と、スイッチ７０４と、定電流源７０５と、演算増幅器７０６，７０７と、抵抗７０８と、容量７０９と、定電流源７１０を有する。スイッチ７０２、７０４は例えば、ｎチャネル電界効果トランジスタである。
【0025】
比較器７０１は、－入力端子が入力端子ＩＮに接続され、＋入力端子が演算増幅器７０６の＋入力端子に接続され、出力端子がスイッチ７０４の制御端子に接続される。容量７０３は、演算増幅器７０７の出力端子と演算増幅器７０６の＋入力端子の間に接続される。スイッチ７０２は、容量７０３に並列に接続される。リセット信号ＲＳＴは、スイッチ７０２の制御端子に入力される。スイッチ７０４は、演算増幅器７０６の＋入力端子と定電流源７０５の間に接続される。定電流源７０５は、スイッチ７０４と電源電位ノードより低い電位を有する基準電位ノード（例えば、グランド電位ノード）の間に接続される。演算増幅器７０６は、－入力端子と出力端子が出力端子ＯＵＴに接続される。
【0026】
演算増幅器７０７は、＋入力端子が入力端子ＩＮに接続され、－入力端子が抵抗７０８を介して演算増幅器７０７の出力端子に接続される。容量７０９は、抵抗７０８に並列に接続される。定電流源７１０は、演算増幅器７０７の－入力端子と基準電位ノードの間に接続される。
【0027】
図８は、図７の電圧ホールド回路３０２の動作を説明するための電圧波形を示す図である。横軸は時間Ｔを示し、縦軸は電圧Ｖを示す。入力電圧信号ＶＩＮは、入力端子ＩＮの電圧である。出力電圧ＶＯＵＴは、出力端子ＯＵＴの電圧である。リセット電圧信号ＶＲは、演算増幅器７０７の出力端子の電圧である。電圧ホールド回路３０２は、ホールド期間とホールド期間に続くリセット期間を含む処理サイクルごとに動作し、処理サイクルごとに、入力端子ＩＮの入力電圧信号ＶＩＮに対して最低電圧値を保持する。
【0028】
演算増幅器７０７と抵抗７０８と容量７０９と定電流源７１０は、生成回路であり、入力電圧信号ＶＩＮに応じて変動するリセット電圧信号ＶＲを生成する。抵抗７０８の抵抗値をＲとし、定電流源７１０の電流をＩとすると、リセット電圧信号ＶＲは、次式で表される。リセット電圧信号ＶＲは、入力電圧信号ＶＩＮの電圧値に対して、Ｉ×Ｒ（第１の値）だけ大きい電圧値を有する信号である。
ＶＲ＝ＶＩＮ＋Ｉ×Ｒ
ＶＲ＝ＶＩＮ＋Ｉ×Ｒ
【0029】
ホールド期間では、リセット信号ＲＳＴがローレベルになる。すると、スイッチ７０２がオフになる。入力端子ＩＮの入力電圧信号ＶＩＮが、容量７０３に保持されている最低電圧値より低い場合には、比較器７０１は、ハイレベルを出力し、スイッチ７０４がオンし、容量７０３に保持されている最低電圧値が低下する。これに対して、入力端子ＩＮの入力電圧信号ＶＩＮが、容量７０３に保持されている最低電圧値より高い場合には、比較器７０１は、ローレベルを出力し、スイッチ７０４がオフし、容量７０３は最低電圧値を維持する。
【0030】
比較器７０１と容量７０３とスイッチ７０４と定電流源７０５は、保持回路であり、処理サイクルごとに、ホールド期間において入力電圧信号ＶＩＮに対して最低電圧値を保持する動作を行う。スイッチ７０４は、入力電圧信号ＶＩＮの電圧値が容量７０３に保持されている最低電圧値より小さい場合には、容量７０３を基準電位ノードに接続する。
【0031】
リセット期間では、リセット信号ＲＳＴがハイレベルになる。すると、スイッチ７０２がオンし、容量７０３は、リセット電圧信号ＶＲの電圧値を保持し、出力電圧ＶＯＵＴは、リセット電圧信号ＶＲになる。スイッチ７０４は、オフである。
【0032】
電圧ホールド回路３０２は、ホールド期間では、入力端子ＩＮの入力電圧信号ＶＩＮに対して最低電圧値を保持し、その最低電圧値を出力電圧ＶＯＵＴとして出力する。
【0033】
スイッチ７０２は、リセット回路であり、処理サイクルごとに、リセット期間においてリセット電圧信号ＶＲに基づいて出力電圧ＶＯＵＴのリセットを行う。
【0034】
デッドタイム８０１は、容量７０３がハイレベルのリセット信号ＲＳＴによりリセットされている期間であり、電圧ホールド回路３０２が適切な最低電圧値を出力できない期間である。入力電圧信号ＶＩＮとリセット電圧信号ＶＲとの差が小さいので、デットタイム８０１を短縮することができる。デッドタイム８０１は、図６のデッドタイム６０１より短い。
【0035】
また、容量７０３は、電源電圧ノードに直接、接続されないので、電圧ホールド回路３０２は、電源電圧の高周波数の変動に強くなる。
【0036】
なお、電圧ホールド回路３０２は、図７に示した回路から回路構成を変更して、電流の向きを逆にすることにより、入力電圧信号ＶＩＮに対して最高電圧値を保持する回路を形成することができる。その場合、演算増幅器７０７と抵抗７０８と容量７０９と定電流源７１０は、生成回路であり、入力電圧信号ＶＩＮに応じて変動するリセット電圧信号ＶＲを生成する。比較器７０１と容量７０３とスイッチ７０４と定電流源７０５は、保持回路であり、ホールド期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する動作を行う。スイッチ７０２は、リセット回路であり、リセット期間においてリセット電圧信号ＶＲに基づいて出力電圧ＶＯＵＴのリセットを行う。
【0037】
（第２の実施形態）
図９は、第２の実施形態による電圧ホールド回路３０２の構成例を示す回路図である。電圧ホールド回路３０２は、比較器９０１と、論理積（ＡＮＤ）回路９０２，９０３と、定電流源９０４と、スイッチ９０５，９０６と、定電流源９０７と、容量９０８と、演算増幅器９０９を有する。スイッチ９０５、９０６は例えば、ｎチャネル電界効果トランジスタである。
図９は、第２の実施形態による電圧ホールド回路３０２の構成例を示す回路図である。電圧ホールド回路３０２は、比較器９０１と、論理積（ＡＮＤ）回路９０２，９０３と、定電流源９０４と、スイッチ９０５，９０６と、定電流源９０７と、容量９０８と、演算増幅器９０９を有する。スイッチ９０５、９０６は例えば、ｎチャネル電界効果トランジスタである。
【0038】
比較器９０１は、－入力端子が入力端子ＩＮに接続され、＋入力端子が演算増幅器９０９の＋入力端子に接続される。論理積回路９０２は、リセット信号ＲＳＴと比較器９０１の出力信号の論理反転信号との論理積信号をスイッチ９０５の制御端子に出力する。論理積回路９０３は、比較器９０１の出力信号とリセット信号ＲＳＴの論理反転信号との論理積信号をスイッチ９０６の制御端子に出力する。
【0039】
定電流源９０４は、電源電圧ノードとスイッチ９０５との間に接続される。スイッチ９０５は、定電流源９０４と演算増幅器９０９の＋入力端子との間に接続される。スイッチ９０６は、演算増幅器９０９の＋入力端子と定電流源９０７との間に接続される。定電流源９０７は、スイッチ９０６と基準電位ノードとの間に接続される。容量９０８は、演算増幅器９０９の＋入力端子と基準電位ノードとの間に接続される。演算増幅器９０９は、－入力端子と出力端子が出力端子ＯＵＴに接続される。
【0040】
図１０は、図９の電圧ホールド回路３０２の動作を説明するための電圧波形を示す図である。横軸は時間Ｔを示し、縦軸は電圧Ｖを示す。入力電圧信号ＶＩＮは、入力端子ＩＮの電圧である。出力電圧ＶＯＵＴは、出力端子ＯＵＴの電圧である。電圧ホールド回路３０２は、ホールド期間とホールド期間に続くリセット期間を含む処理サイクルごとに動作し、処理サイクルごとに、入力端子ＩＮの入力電圧信号ＶＩＮに対して最低電圧値を保持する。
【0041】
リセット信号ＲＳＴのハイレベル期間は、リセット期間である。リセット信号ＲＳＴのローレベル期間は、ホールド期間である。
【0042】
比較器９０１と論理積回路９０３とスイッチ９０６と定電流源９０７と容量９０８は、保持回路であり、処理サイクルごとに、ホールド期間において入力電圧信号ＶＩＮに対して最低電圧値を保持する動作を行う。ホールド期間においては、リセット信号ＲＳＴがローレベルの期間であるため、論理積回路９０３の出力信号は比較器９０１の出力信号に応じて変化する。このため、スイッチ９０６は、ホールド期間においてはオン可能な状態となり、入力電圧信号ＶＩＮの電圧値が容量９０８に保持されている最低電圧値より小さい場合には、容量９０８を、定電流源９０７及び基準電位ノード（例えば、グランド電位ノード）に接続する。なお、定電流源９０７の電流の向きは容量９０８から電荷を引き抜く方向（第１の方向）である。一方、スイッチ９０６は、リセット期間においては、リセット信号ＲＳＴがハイレベルの期間であるため、論理積回路９０３の出力信号はローレベルに固定される。このため、スイッチ９０６は、リセット期間においてはオフする。
【0043】
比較器９０１と論理積回路９０２と定電流源９０４とスイッチ９０５と容量９０８は、保持回路であり、処理サイクルごとに、ホールド期間に続くリセット期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する動作を行う。リセット期間においては、リセット信号ＲＳＴがハイレベルの期間であるため、論理積回路９０２の出力信号は比較器９０１の出力信号に応じて変化する。このため、スイッチ９０５は、リセット期間においてはオン可能な状態となり、入力電圧信号ＶＩＮの電圧値が容量９０８に保持されている最高電圧値より大きい場合には、容量９０８を定電流源９０４及び電源電圧ノードに接続する。なお、定電流源９０４の電流の向きは容量９０８に電荷を注入する方向（第２の方向）である。一方、スイッチ９０５は、ホールド期間においては、リセット信号ＲＳＴがローレベルの期間であるため、論理積回路９０２の出力信号はローレベルに固定される。このため、スイッチ９０５は、ホールド期間においてはオフする。
【0044】
電圧ホールド回路３０２は、リセット期間では、最高電圧値を保持するので、デッドタイムを短くすることができる。
【0045】
なお、電圧ホールド回路３０２は、図９に示した回路から回路構成を変更して、電流の向きを逆にすることにより、ホールド期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する回路を形成することができる。その場合、比較器９０１と論理積回路９０３とスイッチ９０６と定電流源９０７と容量９０８は、保持回路であり、ホールド期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する動作を行う。比較器９０１と論理積回路９０２と定電流源９０４とスイッチ９０５と容量９０８は、保持回路であり、ホールド期間に続くリセット期間において入力電圧信号ＶＩＮに対して最低電圧値を保持する動作を行う。
【0046】
（第３の実施形態）
図１１は、第３の実施形態による電圧ホールド回路３０２の構成例を示す回路図である。図１１は、図９に対して、定電流源９０４，９０７とスイッチ９０５，９０６を削除し、論理和（ＯＲ）回路１１０１とスイッチ１１０２と双方向電流源１１０３を追加したものである。図１１の電圧ホールド回路３０２は、図９の電圧ホールド回路３０２と同様の動作を行う。スイッチ１１０２は例えば、ｎチャネル電界効果トランジスタである。
図１１は、第３の実施形態による電圧ホールド回路３０２の構成例を示す回路図である。図１１は、図９に対して、定電流源９０４，９０７とスイッチ９０５，９０６を削除し、論理和（ＯＲ）回路１１０１とスイッチ１１０２と双方向電流源１１０３を追加したものである。図１１の電圧ホールド回路３０２は、図９の電圧ホールド回路３０２と同様の動作を行う。スイッチ１１０２は例えば、ｎチャネル電界効果トランジスタである。
【0047】
論理和回路１１０１は、論理積回路９０２の出力信号と論理積回路０３の出力信号との論理和信号をスイッチ１１０２の制御端子に出力する。スイッチ１１０２は、演算増幅器９０９の＋入力端子と双方向電流源１１０３との間に接続される。双方向電流源１１０３は、スイッチ１１０４，１１０５と、抵抗１１０６～１１１０と、演算増幅器１１１１，１１１２とを有し、ホールド期間とホールド期間に続くリセット期間とで電流の向きが逆となる電流源である。スイッチ１１０４、１１０５は例えば、ｎチャネル電界効果トランジスタである。
【0048】
図１２は、図１１の電圧ホールド回路３０２の動作を説明するための電圧波形と電流波形を示す図である。入力電圧信号ＶＩＮは、入力端子ＩＮの電圧である。出力電圧ＶＯＵＴは、出力端子ＯＵＴの電圧である。電圧ホールド回路３０２は、ホールド期間とホールド期間に続くリセット期間を含む処理サイクルごとに動作し、処理サイクルごとに、入力端子ＩＮの入力電圧信号ＶＩＮに対して最低電圧値を保持する。
【0049】
リセット信号ＲＳＴのハイレベル期間は、リセット期間である。リセット信号ＲＳＴのローレベル期間は、ホールド期間である。
【0050】
ホールド期間では、リセット信号ＲＳＴがローレベルである。すると、スイッチ１１０５がオフになり、スイッチ１１０４がオンになり、電圧ＲＥＦは、電圧ＲＥＦ１になる。電圧ＲＥＦ１は、正の電圧である。スイッチ１１０２に流れる電流Ｉは、正の電流Ｉ１になる。正の電流Ｉ１は、容量９０８から電荷を引き抜く方向（第１の方向）に流れる電流である。すなわち、双方向電流源１１０３の電流の向きは、リセット信号ＲＳＴのレベルに応じて、ホールド期間においては、容量９０８から電荷を引き抜く方向（第１の方向）となる。比較器９０１と論理積回路９０３とスイッチ１１０２と双方向電流源１１０３と容量９０８は、保持回路であり、処理サイクルごとに、ホールド期間において入力電圧信号ＶＩＮに対して最低電圧値を保持する動作を行う。
【0051】
抵抗１１１０の抵抗値をＲとすると、スイッチ１１０２に流れる電流Ｉは、次式で表される。
Ｉ＝ＲＥＦ／Ｒ
Ｉ＝ＲＥＦ／Ｒ
【0052】
リセット期間では、リセット信号ＲＳＴがハイレベルである。すると、スイッチ１１０４がオフになり、スイッチ１１０５がオンになり、電圧ＲＥＦは、電圧ＲＥＦ２になる。電圧ＲＥＦ２は、負の電圧である。スイッチ１１０２に流れる電流Ｉは、負の電流Ｉ２になる。負の電流Ｉ２は、容量９０８に電荷を注入する方向（第２の方向）に流れる電流である。すなわち、双方向電流源１１０３の電流の向きは、リセット信号ＲＳＴのレベルに応じて、リセット期間においては、容量９０８に電荷を注入する方向（第２の方向）となり、ホールド期間における電流の向きとは逆になる。比較器９０１と論理積回路９０２とスイッチ１１０２と双方向電流源１１０３と容量９０８は、保持回路であり、処理サイクルごとに、ホールド期間に続くリセット期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する動作を行う。
【0053】
なお、電圧ホールド回路３０２は、図１１に示した回路から回路構成を変更して、電流の向きを逆にすることにより、ホールド期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する回路を形成することができる。その場合、比較器９０１と論理積回路９０３とスイッチ１１０２と双方向電流源１１０３と容量９０８は、保持回路であり、ホールド期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する動作を行う。比較器９０１と論理積回路９０２とスイッチ１１０２と双方向電流源１１０３と容量９０８は、保持回路であり、ホールド期間に続くリセット期間において入力電圧信号ＶＩＮに対して最低電圧値を保持する動作を行う。
【0054】
（第４の実施形態）
図１３は、第４の実施形態による電圧ホールド回路３０２の構成例を示す回路図である。電圧ホールド回路３０２は、比較器１３０１と、論理積回路１３０２，１３０３と、定電流源１３０４と、スイッチ１３０５，１３０６と、定電流源１３０７と、容量１３０８と、演算増幅器１３０９と、判定回路１３１０を有する。判定回路１３１０は、抵抗１３１１と、容量１３１２と、比較器１３１３を有する。
図１３は、第４の実施形態による電圧ホールド回路３０２の構成例を示す回路図である。電圧ホールド回路３０２は、比較器１３０１と、論理積回路１３０２，１３０３と、定電流源１３０４と、スイッチ１３０５，１３０６と、定電流源１３０７と、容量１３０８と、演算増幅器１３０９と、判定回路１３１０を有する。判定回路１３１０は、抵抗１３１１と、容量１３１２と、比較器１３１３を有する。
【0055】
比較器１３０１は、－入力端子が入力端子ＩＮに接続され、＋入力端子が演算増幅器１３０９の＋入力端子に接続される。論理積回路１３０２は、信号ＣＯＮＴと比較器１３０１の出力信号の論理反転信号との論理積信号をスイッチ１３０５の制御端子に出力する。論理積回路１３０３は、比較器１３０１の出力信号と信号ＣＯＮＴの論理反転信号との論理積信号をスイッチ１３０６の制御端子に出力する。
【0056】
定電流源１３０４は、電源電圧ノードとスイッチ１３０５との間に接続される。スイッチ１３０５は、定電流源１３０４と演算増幅器１３０９の＋入力端子との間に接続される。スイッチ１３０６は、演算増幅器１３０９の＋入力端子と定電流源１３０７との間に接続される。定電流源１３０７は、スイッチ１３０６と基準電位ノードとの間に接続される。容量１３０８は、演算増幅器１３０９の＋入力端子と基準電位ノードとの間に接続される。演算増幅器１３０９は、－入力端子と出力端子が出力端子ＯＵＴに接続される。
【0057】
抵抗１３１１は、入力端子ＩＮと比較器１３１３の＋入力端子の間に接続される。容量１３１２は、比較器１３１３の＋入力端子と基準電位ノードの間に接続される。比較器１３１３の出力端子は、信号ＣＯＮＴを出力する。
【0058】
図１４は、図１３の電圧ホールド回路３０２の動作を説明するための電圧波形を示す図である。横軸は時間Ｔを示し、縦軸は電圧Ｖを示す。入力電圧信号ＶＩＮは、入力端子ＩＮの電圧である。出力電圧ＶＯＵＴは、出力端子ＯＵＴの電圧である。電圧１４０１は、比較器１３１３の＋入力端子の電圧であり、入力電圧信号ＶＩＮを遅延させた信号である。
【0059】
判定回路１３１０は、微分回路であり、入力電圧信号ＶＩＮの増加又は減少を判定する。判定回路１３１０は、入力電圧信号ＶＩＮの増加時には、ローレベルの信号ＣＯＮＴを出力する。比較器１３０１と論理積回路１３０３とスイッチ１３０６と定電流源３０７と容量１３０８は、保持回路であり、判定回路１３１０が入力電圧信号ＶＩＮの増加を判定する期間（第１の期間）ごとに、入力電圧信号ＶＩＮに対して最低電圧値を保持する動作を行う。スイッチ１３０６は、判定回路１３１０が入力電圧信号の増加を判定する期間において、入力電圧信号ＶＩＮの増加時、入力電圧信号ＶＩＮの電圧値が容量１３０８に保持されている最低電圧値より小さい場合には、容量１３０８を基準電位ノードに接続する。
【0060】
判定回路１３１０は、入力電圧信号ＶＩＮの減少時には、ハイレベルの信号ＣＯＮＴを出力する。比較器１３０１と論理積回路１３０２と定電流源１３０４とスイッチ１３０５と容量１３０８は、保持回路であり、判定回路１３１０が入力電圧信号ＶＩＮの減少を判定する期間（第２の期間）ごとに、入力電圧信号ＶＩＮの減少時には、入力電圧信号ＶＩＮに対して最高電圧値を保持する動作を行う。スイッチ１３０５は、判定回路１３１０が入力電圧信号の減少を判定する期間において、入力電圧信号ＶＩＮの減少時、入力電圧信号ＶＩＮの電圧値が容量１３０８に保持されている最高電圧値より大きい場合には、容量１３０８を電源電圧ノードに接続する。
【0061】
以上のように、電圧ホールド回路３０２は、入力電圧信号ＶＩＮの増加時には、入力電圧信号ＶＩＮの最低電圧値を保持し、入力電圧信号ＶＩＮの減少時には、入力電圧信号ＶＩＮの最高電圧値を保持する。これにより、デッドタイムを短くすることができる。
【0062】
（第５の実施形態）
図１５は、第５の実施形態による電圧監視回路の構成例を示す図である。電圧監視回路は、複数の電圧ホールド回路３０２と、アナログ／デジタル変換器３０３と、複数の電圧ホールド回路３０２とアナログ／デジタル変換器３０３の間に設けられた切り替え回路１５０１を有する。複数の電圧ホールド回路３０２は、第１～第４の実施形態の電圧ホールド回路３０２であり、それぞれ、監視対象の電源電圧ノード１５０２の最低電圧値又は最高電圧値を保持する。すなわち、各電圧ホールド回路３０２の入力電圧信号ＶＩＮは、対応する監視対象の電源電圧ノード１５０２の電源電圧である。切り替え回路１５０１は、複数の電圧ホールド回路３０２が保持する最低電圧値又は最高電圧値を、時分割でアナログ／デジタル変換器３０３に出力する。アナログ／デジタル変換器３０３は、切り替え回路１５０１が時分割で出力する最低電圧値又は最高電圧値を順次アナログからデジタルに変換する。電圧監視回路は、複数の電源電圧ノード１５０２の最低電圧値又は最高電圧値を、複数の電源電圧ノード１５０２より少ない数のアナログ／デジタル変換器３０３で監視することができる。
図１５は、第５の実施形態による電圧監視回路の構成例を示す図である。電圧監視回路は、複数の電圧ホールド回路３０２と、アナログ／デジタル変換器３０３と、複数の電圧ホールド回路３０２とアナログ／デジタル変換器３０３の間に設けられた切り替え回路１５０１を有する。複数の電圧ホールド回路３０２は、第１～第４の実施形態の電圧ホールド回路３０２であり、それぞれ、監視対象の電源電圧ノード１５０２の最低電圧値又は最高電圧値を保持する。すなわち、各電圧ホールド回路３０２の入力電圧信号ＶＩＮは、対応する監視対象の電源電圧ノード１５０２の電源電圧である。切り替え回路１５０１は、複数の電圧ホールド回路３０２が保持する最低電圧値又は最高電圧値を、時分割でアナログ／デジタル変換器３０３に出力する。アナログ／デジタル変換器３０３は、切り替え回路１５０１が時分割で出力する最低電圧値又は最高電圧値を順次アナログからデジタルに変換する。電圧監視回路は、複数の電源電圧ノード１５０２の最低電圧値又は最高電圧値を、複数の電源電圧ノード１５０２より少ない数のアナログ／デジタル変換器３０３で監視することができる。
【0063】
図１６は、第５の実施形態による半導体集積回路１６００の構成例を示す図である。半導体集積回路は、図１５の電圧監視回路と、電源電圧網１６０１を有する。電源電圧網１６０１には、電源電圧が印加される。複数の電圧ホールド回路３０２は、電源電圧網１６０１内の複数の電源電圧ノードの電源電圧を監視対象とし、その最低電圧値又は最高電圧値を保持することができる。
【0064】
（第６の実施形態）
図１７は、第６の実施形態による半導体集積回路１７００の構成例を示す図である。半導体集積回路１７００は、電源入力端子１７０３と、電源電圧網１６０１と、内部回路１７０１と、複数の電圧ホールド回路３０２と、切り替え回路１５０１と、アナログ／デジタル変換器３０３と、制御用論理回路１７０２と、制御出力端子１７０４を有する。
図１７は、第６の実施形態による半導体集積回路１７００の構成例を示す図である。半導体集積回路１７００は、電源入力端子１７０３と、電源電圧網１６０１と、内部回路１７０１と、複数の電圧ホールド回路３０２と、切り替え回路１５０１と、アナログ／デジタル変換器３０３と、制御用論理回路１７０２と、制御出力端子１７０４を有する。
【0065】
電源回路１７１０は、制御部１７１１と、出力部１７１２と、電源入力端子１７１３と、制御入力端子１７１４と、電源出力端子１７１５を有する。電源入力端子１７１３は、システム電源電圧ノード１７１６に接続される。
【0066】
出力部１７１２は、電源出力端子１７１５と電源入力端子１７０３を介して、電源電圧網１６０１に電源電圧を供給する。複数の電源電圧ノード１５０２は、電源電圧網１６０１内に設けられ、電圧ホールド対象のノードである。内部回路１７０１は、複数の電源電圧ノード１５０２から電源電圧の供給を受けて、処理を行う。これにより、電源電圧ノード１５０２の電源電圧は、変動する。
【0067】
複数の電圧ホールド回路３０２は、第１～第４の実施形態の電圧ホールド回路３０２であり、それぞれ、複数の電源電圧ノード１５０２の最低電圧値又は最高電圧値を保持する。すなわち、各電圧ホールド回路３０２の入力電圧信号ＶＩＮは、対応する監視対象の電源電圧ノード１５０２の電源電圧である。切り替え回路１５０１は、複数の電圧ホールド回路３０２が保持する最低電圧値又は最高電圧値を時分割でアナログ／デジタル変換器３０３に出力する。アナログ／デジタル変換器３０３は、切り替え回路１５０１から時分割で入力する最低電圧値又は最高電圧値をアナログからデジタルに変換する。
【0068】
制御用論理回路１７０２は、アナログ／デジタル変換器３０３からデジタルの最低電圧値又は最高電圧値を受け取り、制御出力端子１７０４と制御入力端子１７１４を介して、電源電圧を制御するための制御信号を制御部１７１１に出力する。制御部１７１１は、制御信号を基に、出力部１７１２を制御する。出力部１７１２は、制御信号に応じた電源電圧を、電源出力端子１７１５と電源入力端子１７０３を介して、電源電圧網１６０１に出力する。これにより、ダイナミックボルテージスケーリングが行われる。
【0069】
（第７の実施形態）
図１８は、第７の実施形態による半導体集積回路１７００の構成例を示す図である。図１８の半導体集積回路１７００は、図１７の半導体集積回路１７００に対して、電源回路１７１０を削除し、電源回路１８０１を追加したものである。電源回路１８０１は、半導体集積回路１７００の内部に設けられる。システム電源電圧ノード１７１６は、電源入力端子１７０３を介して、電源回路１８０１に接続される。制御用論理回路１７０２は、アナログ／デジタル変換器３０３からデジタルの最低電圧値又は最高電圧値を受け取り、電源電圧を制御するための制御信号を電源回路１８０１に出力する。電源回路１８０１は、制御用論理回路１７０２が出力する制御信号を基に、電源電圧網１６０１に供給する電源電圧を制御する。
図１８は、第７の実施形態による半導体集積回路１７００の構成例を示す図である。図１８の半導体集積回路１７００は、図１７の半導体集積回路１７００に対して、電源回路１７１０を削除し、電源回路１８０１を追加したものである。電源回路１８０１は、半導体集積回路１７００の内部に設けられる。システム電源電圧ノード１７１６は、電源入力端子１７０３を介して、電源回路１８０１に接続される。制御用論理回路１７０２は、アナログ／デジタル変換器３０３からデジタルの最低電圧値又は最高電圧値を受け取り、電源電圧を制御するための制御信号を電源回路１８０１に出力する。電源回路１８０１は、制御用論理回路１７０２が出力する制御信号を基に、電源電圧網１６０１に供給する電源電圧を制御する。
【0070】
（第８の実施形態）
図１９は、第８の実施形態による半導体集積回路１７００の構成例を示す図である。図１９の半導体集積回路１７００は、図１８の半導体集積回路１７００に対して、電源回路１８０１を削除し、安全機構ブロック１９０１を追加したものである。安全機構ブロック１９０１は、制御用論理回路１７０２が出力する制御信号を基に、複数の電源電圧ノード１５０２から供給される電源電圧の最低電圧値又は最高電圧値の異常を検出し、異常時に安全を確保するために、リセット信号又はアラーム信号を出力する回路である。内部回路１７０１は例えば、安全機構ブロック１９０１からリセット信号を受け取り、内部動作のリセットを行う。また、内部回路１７０１は例えば、安全機構ブロック１９０１からアラーム信号を受け取り、内部の動作条件や動作モードを変更する。
図１９は、第８の実施形態による半導体集積回路１７００の構成例を示す図である。図１９の半導体集積回路１７００は、図１８の半導体集積回路１７００に対して、電源回路１８０１を削除し、安全機構ブロック１９０１を追加したものである。安全機構ブロック１９０１は、制御用論理回路１７０２が出力する制御信号を基に、複数の電源電圧ノード１５０２から供給される電源電圧の最低電圧値又は最高電圧値の異常を検出し、異常時に安全を確保するために、リセット信号又はアラーム信号を出力する回路である。内部回路１７０１は例えば、安全機構ブロック１９０１からリセット信号を受け取り、内部動作のリセットを行う。また、内部回路１７０１は例えば、安全機構ブロック１９０１からアラーム信号を受け取り、内部の動作条件や動作モードを変更する。
【0071】
（第９の実施形態）
図２０は、第９の実施形態による半導体集積回路１７００の構成例を示す図である。図２０の半導体集積回路１７００は、図１７の半導体集積回路１７００に対して、内部回路１７０１と電源入力端子１７０３と制御出力端子１７０４を削除し、信号入力端子２００２と信号処理ブロック２００３を追加したものである。複数の信号源２００１は、例えば、高速に電圧が変位するセンサであり、それぞれ、複数の信号入力端子２００２を介して、複数の電圧ホールド回路３０２に接続される。複数の電圧ホールド回路３０２は、第１～第４の実施形態の電圧ホールド回路３０２であり、それぞれ、複数の信号源２００１の最低電圧値又は最高電圧値を保持する。すなわち、各電圧ホールド回路３０２の入力電圧信号ＶＩＮは、対応する監視対象の信号源２００の出力信号である。制御用論理回路１７０２は、アナログ／デジタル変換器３０３からデジタルの最低電圧値又は最高電圧値を受け取り、信号処理を制御するための制御信号を信号処理ブロック２００３に出力する。信号処理ブロック２００３は、制御用論理回路１７０２が出力する制御信号を基に、信号処理を行う回路である。
図２０は、第９の実施形態による半導体集積回路１７００の構成例を示す図である。図２０の半導体集積回路１７００は、図１７の半導体集積回路１７００に対して、内部回路１７０１と電源入力端子１７０３と制御出力端子１７０４を削除し、信号入力端子２００２と信号処理ブロック２００３を追加したものである。複数の信号源２００１は、例えば、高速に電圧が変位するセンサであり、それぞれ、複数の信号入力端子２００２を介して、複数の電圧ホールド回路３０２に接続される。複数の電圧ホールド回路３０２は、第１～第４の実施形態の電圧ホールド回路３０２であり、それぞれ、複数の信号源２００１の最低電圧値又は最高電圧値を保持する。すなわち、各電圧ホールド回路３０２の入力電圧信号ＶＩＮは、対応する監視対象の信号源２００の出力信号である。制御用論理回路１７０２は、アナログ／デジタル変換器３０３からデジタルの最低電圧値又は最高電圧値を受け取り、信号処理を制御するための制御信号を信号処理ブロック２００３に出力する。信号処理ブロック２００３は、制御用論理回路１７０２が出力する制御信号を基に、信号処理を行う回路である。
【0072】
（その他の実施形態）
図２１は、上記の演算増幅器の構成例を示す回路図である。ｐチャネル電界効果トランジスタ２１０１は、ソースが電源電圧ノードに接続され、ゲートがドレインに接続される。ｎチャネル電界効果トランジスタ２１０５は、ドレインがｐチャネル電界効果トランジスタ２１０１のドレインに接続され、ゲートが－入力端子（逆相入力端子）に接続され、ソースがｎチャネル電界効果トランジスタ２１０７のドレインに接続される。
図２１は、上記の演算増幅器の構成例を示す回路図である。ｐチャネル電界効果トランジスタ２１０１は、ソースが電源電圧ノードに接続され、ゲートがドレインに接続される。ｎチャネル電界効果トランジスタ２１０５は、ドレインがｐチャネル電界効果トランジスタ２１０１のドレインに接続され、ゲートが－入力端子（逆相入力端子）に接続され、ソースがｎチャネル電界効果トランジスタ２１０７のドレインに接続される。
【0073】
ｐチャネル電界効果トランジスタ２１０２は、ソースが電源電圧ノードに接続され、ゲートがｐチャネル電界効果トランジスタ２１０１のゲートに接続され、ドレインがｎチャネル電界効果トランジスタ２１０６のドレインに接続される。ｎチャネル電界効果トランジスタ２１０６は、ゲートが＋入力端子（正相入力端子）に接続され、ソースがｎチャネル電界効果トランジスタ２１０７のドレインに接続される。ｎチャネル電界効果トランジスタ２１０７は、ゲートがバイアス端子に接続され、ソースが基準電位ノードに接続される。
【0074】
ｎチャネル電界効果トランジスタ２１０８のゲートは、パワーダウン信号を入力する。インバータ２１１０は、パワーダウン信号の論理反転信号をｐチャネル電界効果トランジスタ２１０３のゲートに出力する。
【0075】
ｐチャネル電界効果トランジスタ２１０３は、ソースが電源電圧ノードに接続され、ドレインがｎチャネル電界効果トランジスタ２１０６のドレインに接続される。ｎチャネル電界効果トランジスタ２１０８は、ドレインがバイアス端子に接続され、ソースが基準電位ノードに接続される。
【0076】
ｐチャネル電界効果トランジスタ２１０４は、ソースが電源電圧ノードに接続され、ゲートがｐチャネル電界効果トランジスタ２１０３のドレインに接続され、ドレインが出力端子に接続される。ｎチャネル電界効果トランジスタ２１０９は、ドレインが出力端子に接続され、ゲートがバイアス端子に接続され、ソースが基準電位ノードに接続される。
【0077】
パワーダウン信号がローレベルの場合には、ｐチャネル電界効果トランジスタ２１０３とｎチャネル電界効果トランジスタ２１０８がオフになり、演算増幅器は通常動作を行う。
【0078】
パワーダウン信号がハイレベルの場合には、ｐチャネル電界効果トランジスタ２１０３とｎチャネル電界効果トランジスタ２１０８がオンになり、ｐチャネル電界効果トランジスタ２１０４とｎチャネル電界効果トランジスタ２１０９がオフになる。演算増幅器は、オフ状態となり、節電することができる。
【0079】
【0080】
ｐチャネル電界効果トランジスタ２２０１は、ソースが電源電位ノードに接続され、ゲートが第１の入力端子に接続され、ドレインがｐチャネル電界効果トランジスタ２２０３のソースに接続される。ｐチャネル電界効果トランジスタ２２０２は、ソースが電源電位ノードに接続され、ゲートが第２の入力端子に接続され、ドレインがｐチャネル電界効果トランジスタ２２０４のソースに接続される。
【0081】
ｐチャネル電界効果トランジスタ２２０３は、ゲートが第２の出力端子に接続され、ドレインが第１の出力端子に接続される。ｐチャネル電界効果トランジスタ２２０４は、ゲートが第１の出力端子に接続され、ドレインが第２の出力端子に接続される。
【0082】
ｎチャネル電界効果トランジスタ２２０５は、ドレインが第１の出力端子に接続され、ゲートが第２の出力端子に接続され、ソースが基準電位ノードに接続される。ｎチャネル電界効果トランジスタ２２０６は、ドレインが第２の出力端子に接続され、ゲートが第１の出力端子に接続され、ソースが基準電位ノードに接続される。
【0083】
スイッチ２２０７は、第１の出力端子と基準電位ノードの間に接続される。図２２のリセットモードでは、スイッチ２２０７とスイッチ２２０８は、オンになる。図２３の比較モードでは、スイッチ２２０７とスイッチ２２０８は、オフになる。
【0084】
ｐチャネルトランジスタ２２０３とｎチャネル電界効果トランジスタ２２０５は、インバータを構成する。ｐチャネルトランジスタ２２０４とｎチャネル電界効果トランジスタ２２０６は、インバータを構成する。
【0085】
図２２のリセットモードから図２３の比較モードに遷移すると、第１の入力端子と第２の入力端子の大小関係により、ｐチャネル電界効果トランジスタ２２０１とｐチャネル電界効果トランジスタ２２０２のいずれかがオンになる。第１の出力端子と第２の出力端子は、比較結果を出力する。
【0086】
図２４は、上記の定電流源の構成例を示す回路図である。演算増幅器２４０１は、＋入力端子が基準電圧入力ノードに接続され、－入力端子がｎチャネル電界効果トランジスタ２４０４のソースに接続され、出力端子がｎチャネル電界効果トランジスタ２４０４のゲートに接続される。基準電圧入力ノードは、バンドギャップ回路、又は外部の安定化電源に接続される。
【0087】
ｐチャネル電界効果トランジスタ２４０２は、ソースが電源電圧ノードに接続され、ゲートとドレインがｎチャネル電界効果トランジスタ２４０４のドレインに接続される。抵抗２４０５は、ｎチャネル電界効果トランジスタ２４０４のソースと基準電位ノードの間に接続される。演算増幅器２４０１により、ｎチャネル電界効果トランジスタ２４０４のソースは、常に、基準電圧入力ノードと同じ電圧に維持される。これにより、抵抗２４０５には、一定の電流が流れる。
【0088】
ｐチャネル電界効果トランジスタ２４０３は、ソースが電源電圧ノードに接続され、ゲートがｐチャネル電界効果トランジスタ２４０２のゲートに接続され、ドレインが定電流出力ノードに接続される。ｐチャネル電界効果トランジスタ２４０２及び２４０３は、カレントミラー回路を構成する。ｐチャネル電界効果トランジスタ２４０２及び２４０３の大きさを調整することにより、ミラー比を変え、定電流の値を変えることができる。
【0089】
図２５は、上記のインバータの構成例を示す回路図である。ｐチャネル電界効果トランジスタ２５０１は、ソースが電源電圧ノードに接続され、ゲートが入力端子に接続され、ドレインが出力端子に接続される。ｎチャネル電界効果トランジスタ２５０２は、ドレインが出力端子に接続され、ゲートが入力端子に接続され、ソースが基準電位ノードに接続される。
【0090】
図２６は、上記の論理積回路の構成例を示す回路図である。ｐチャネル電界効果トランジスタ２６０１は、ソースが電源電圧ノードに接続され、ゲートが第２の入力端子に接続され、ドレインがｎチャネル電界効果トランジスタ２６０４のドレインに接続される。ｐチャネル電界効果トランジスタ２６０２は、ソースが電源電圧ノードに接続され、ゲートが第１の入力端子に接続され、ドレインがｎチャネル電界効果トランジスタ２６０４のドレインに接続される。
【0091】
ｎチャネル電界効果トランジスタ２６０４は、ゲートが第１の入力端子に接続され、ソースがｎチャネル電界効果トランジスタ２６０５のドレインに接続される。ｎチャネル電界効果トランジスタ２６０５は、ゲートが第２の入力端子に接続され、ソースが基準電位ノードに接続される。
【0092】
ｐチャネル電界効果トランジスタ２６０３は、ソースが電源電圧ノードに接続され、ゲートがｎチャネル電界効果トランジスタ２６０４のドレインに接続され、ソースが出力端子に接続される。ｎチャネル電界効果トランジスタ２６０６は、ドレインが出力端子に接続され、ゲートがｎチャネル電界効果トランジスタ２６０４のドレインに接続され、ソースが基準電位ノードに接続される。
【0093】
図２７は、上記の論理和回路の構成例を示す回路図である。ｐチャネル電界効果トランジスタ２７０１は、ソースが電源電圧ノードに接続され、ゲートが第１の入力端子に接続され、ドレインがｐチャネル電界効果トランジスタ２７０２のソースに接続される。ｐチャネル電界効果トランジスタ２７０２は、ゲートが第２の入力端子に接続され、ドレインがｎチャネル電界効果トランジスタ２７０５のドレインに接続される。
【0094】
ｎチャネル電界効果トランジスタ２７０４は、ドレインがｎチャネル電界効果トランジスタ２７０５のドレインに接続され、ゲートが第１の入力端子に接続され、ソースが基準電位ノードに接続される。ｎチャネル電界効果トランジスタ２７０５は、ゲートが第２の入力端子に接続され、ソースが基準電位ノードに接続される。
【0095】
ｐチャネル電界効果トランジスタ２７０３は、ソースが電源電圧ノードに接続され、ゲートがｎチャネル電界効果トランジスタ２７０５のドレインに接続され、ドレインが出力端子に接続される。ｎチャネル電界効果トランジスタ２７０６は、ドレインが出力端子に接続され、ゲートがｎチャネル電界効果トランジスタ２７０５のドレインに接続され、ソースが基準電位ノードに接続される。
【0096】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
【0097】
以上の実施形態に関し、さらに以下の付記を開示する。
（付記１）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧ホールド回路。
（付記２）
前記第１の保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合に、前記容量を電源電圧ノードより低い電位を有する基準電位ノードに接続する第１のスイッチを有し、
前記第２の保持回路は、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合に、前記容量を前記電源電圧ノードに接続する第２のスイッチを有する付記１に記載の電圧ホールド回路。
（付記３）
前記ホールド期間または前記リセット期間を示すリセット信号が入力され、
前記第１のスイッチは、前記リセット信号が前記ホールド期間を示すときにオン可能な状態となり、前記リセット信号が前記リセット期間を示すときにオフし、
前記第２のスイッチは、前記リセット信号が前記リセット期間を示すときにオン可能な状態となり、前記リセット信号が前記ホールド期間を示すときにオフする付記２に記載の電圧ホールド回路。
（付記４）
前記第１の保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合に、前記容量を、電流の向きが第１の方向である第１の電流源に接続する第３のスイッチを有し、
前記第２の保持回路は、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合に、前記容量を、電流の向きが前記第１の方向と逆の第２の方向である第２の電流源に接続する第４のスイッチを有する付記１に記載の電圧ホールド回路。
（付記５）
前記第１及び第２の電流源は、前記ホールド期間と前記リセット期間とで電流の向きが逆となる双方向電流源によって構成される付記４に記載の電圧ホールド回路。
（付記６）
前記ホールド期間または前記リセット期間を示すリセット信号が入力され、
前記双方向電流源は、前記リセット信号に応じて電流の向きを変化させる付記５に記載の電圧ホールド回路。
（付記７）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する電圧ホールド回路。
（付記８）
前記保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合には、前記容量を基準電位ノードに接続するスイッチを有する付記７に記載の電圧ホールド回路。
（付記９）
前記生成回路は、前記リセット電圧信号を、前記入力電圧信号の電圧値と第１の値だけ異なる電圧値を有するように生成する付記７又は８に記載の電圧ホールド回路。
（付記１０）
入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
前記入力電圧信号の増加又は減少を判定する判定回路と、
前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧ホールド回路。
（付記１１）
前記第１の保持回路は、前記第１の期間において、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合には、前記容量を基準電位ノードに接続する第１のスイッチを有し、
前記第２の保持回路は、前記第２の期間において、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合には、前記容量を電源電圧ノードに接続する第２のスイッチを有する付記１０に記載の電圧ホールド回路。
（付記１２）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
前記処理サイクルごとに、前記ホールド期間において入力電圧信号に対して最高電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第２の保持回路と
を有する電圧ホールド回路。
（付記１３）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する電圧ホールド回路。
（付記１４）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記処理サイクルごとに、前記ホールド期間において入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧監視回路。
（付記１５）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する電圧監視回路。
（付記１６）
入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号の増加又は減少を判定する判定回路と、
前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧監視回路。
（付記１７）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記処理サイクルごとに、前記ホールド期間において入力電圧信号に対して最高電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第２の保持回路と
を有する電圧監視回路。
（付記１８）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する電圧監視回路。
（付記１９）
前記電圧ホールド回路を複数有し、
前記複数の電圧ホールド回路と前記アナログ／デジタル変換器の間に設けられた切り替え回路をさらに有し、
前記切り替え回路は、前記複数の電圧ホールド回路が保持した電圧値を、時分割で前記アナログ／デジタル変換器に出力する付記１４ないし１８のいずれか一項に記載の電圧監視回路。
（付記２０）
入力電圧信号に基づいて処理を行う内部回路と、
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する半導体集積回路。
（付記２１）
入力電圧信号に基づいて処理を行う内部回路と、
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する半導体集積回路。
（付記２２）
入力電圧信号に基づいて処理を行う内部回路と、
前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号の増加又は減少を判定する判定回路と、
前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する半導体集積回路。
（付記２３）
入力電圧信号に基づいて処理を行う内部回路と、
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に基づいて電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第２の保持回路と
を有する半導体集積回路。
（付記２４）
入力電圧信号に基づいて処理を行う内部回路と、
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に基づいて電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する半導体集積回路。
（付記２５）
前記入力電圧信号は前記内部回路の電源電圧ノードの電源電圧であり、
前記アナログ／デジタル変換器が出力するデジタルの電圧値を受け取り、前記電源電圧を制御するための制御信号を出力する論理回路を有する付記２０ないし２４のいずれか一項に記載の半導体集積回路。
（付記２６）
前記制御信号に基づいて、前記内部回路の電源電圧ノードに供給される電源電圧を制御する電源回路を有する付記２５に記載の半導体集積回路。
（付記２７）
前記制御信号に基づいて、前記内部回路の電源電圧ノードに供給される電源電圧の異常を検出し、リセット信号又はアラーム信号を出力する安全機構ブロックを有する付記２５に記載の半導体集積回路。
（付記２８）
前記入力電圧信号は信号源の出力信号であり、
前記アナログ／デジタル変換器が出力するデジタルの電圧値を受け取り、信号処理を制御するための制御信号を出力する論理回路と、
前記制御信号に基づいて、信号処理を行う信号処理ブロックと
を有する付記２０ないし２４のいずれか一項に記載の半導体集積回路。
（付記１）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧ホールド回路。
（付記２）
前記第１の保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合に、前記容量を電源電圧ノードより低い電位を有する基準電位ノードに接続する第１のスイッチを有し、
前記第２の保持回路は、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合に、前記容量を前記電源電圧ノードに接続する第２のスイッチを有する付記１に記載の電圧ホールド回路。
（付記３）
前記ホールド期間または前記リセット期間を示すリセット信号が入力され、
前記第１のスイッチは、前記リセット信号が前記ホールド期間を示すときにオン可能な状態となり、前記リセット信号が前記リセット期間を示すときにオフし、
前記第２のスイッチは、前記リセット信号が前記リセット期間を示すときにオン可能な状態となり、前記リセット信号が前記ホールド期間を示すときにオフする付記２に記載の電圧ホールド回路。
（付記４）
前記第１の保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合に、前記容量を、電流の向きが第１の方向である第１の電流源に接続する第３のスイッチを有し、
前記第２の保持回路は、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合に、前記容量を、電流の向きが前記第１の方向と逆の第２の方向である第２の電流源に接続する第４のスイッチを有する付記１に記載の電圧ホールド回路。
（付記５）
前記第１及び第２の電流源は、前記ホールド期間と前記リセット期間とで電流の向きが逆となる双方向電流源によって構成される付記４に記載の電圧ホールド回路。
（付記６）
前記ホールド期間または前記リセット期間を示すリセット信号が入力され、
前記双方向電流源は、前記リセット信号に応じて電流の向きを変化させる付記５に記載の電圧ホールド回路。
（付記７）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する電圧ホールド回路。
（付記８）
前記保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合には、前記容量を基準電位ノードに接続するスイッチを有する付記７に記載の電圧ホールド回路。
（付記９）
前記生成回路は、前記リセット電圧信号を、前記入力電圧信号の電圧値と第１の値だけ異なる電圧値を有するように生成する付記７又は８に記載の電圧ホールド回路。
（付記１０）
入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
前記入力電圧信号の増加又は減少を判定する判定回路と、
前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧ホールド回路。
（付記１１）
前記第１の保持回路は、前記第１の期間において、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合には、前記容量を基準電位ノードに接続する第１のスイッチを有し、
前記第２の保持回路は、前記第２の期間において、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合には、前記容量を電源電圧ノードに接続する第２のスイッチを有する付記１０に記載の電圧ホールド回路。
（付記１２）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
前記処理サイクルごとに、前記ホールド期間において入力電圧信号に対して最高電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第２の保持回路と
を有する電圧ホールド回路。
（付記１３）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する電圧ホールド回路。
（付記１４）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記処理サイクルごとに、前記ホールド期間において入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧監視回路。
（付記１５）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する電圧監視回路。
（付記１６）
入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号の増加又は減少を判定する判定回路と、
前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧監視回路。
（付記１７）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記処理サイクルごとに、前記ホールド期間において入力電圧信号に対して最高電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第２の保持回路と
を有する電圧監視回路。
（付記１８）
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する電圧監視回路。
（付記１９）
前記電圧ホールド回路を複数有し、
前記複数の電圧ホールド回路と前記アナログ／デジタル変換器の間に設けられた切り替え回路をさらに有し、
前記切り替え回路は、前記複数の電圧ホールド回路が保持した電圧値を、時分割で前記アナログ／デジタル変換器に出力する付記１４ないし１８のいずれか一項に記載の電圧監視回路。
（付記２０）
入力電圧信号に基づいて処理を行う内部回路と、
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する半導体集積回路。
（付記２１）
入力電圧信号に基づいて処理を行う内部回路と、
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する半導体集積回路。
（付記２２）
入力電圧信号に基づいて処理を行う内部回路と、
前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号の増加又は減少を判定する判定回路と、
前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する半導体集積回路。
（付記２３）
入力電圧信号に基づいて処理を行う内部回路と、
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に基づいて電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第１の保持回路と、
前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第２の保持回路と
を有する半導体集積回路。
（付記２４）
入力電圧信号に基づいて処理を行う内部回路と、
ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に基づいて電圧値を保持する電圧ホールド回路と、
前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
前記電圧ホールド回路は、
前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う保持回路と、
前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する半導体集積回路。
（付記２５）
前記入力電圧信号は前記内部回路の電源電圧ノードの電源電圧であり、
前記アナログ／デジタル変換器が出力するデジタルの電圧値を受け取り、前記電源電圧を制御するための制御信号を出力する論理回路を有する付記２０ないし２４のいずれか一項に記載の半導体集積回路。
（付記２６）
前記制御信号に基づいて、前記内部回路の電源電圧ノードに供給される電源電圧を制御する電源回路を有する付記２５に記載の半導体集積回路。
（付記２７）
前記制御信号に基づいて、前記内部回路の電源電圧ノードに供給される電源電圧の異常を検出し、リセット信号又はアラーム信号を出力する安全機構ブロックを有する付記２５に記載の半導体集積回路。
（付記２８）
前記入力電圧信号は信号源の出力信号であり、
前記アナログ／デジタル変換器が出力するデジタルの電圧値を受け取り、信号処理を制御するための制御信号を出力する論理回路と、
前記制御信号に基づいて、信号処理を行う信号処理ブロックと
を有する付記２０ないし２４のいずれか一項に記載の半導体集積回路。
【産業上の利用可能性】
【0098】
リセット期間の適切な保持電圧を出力できないデッドタイムを短縮することができる。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】