特許 7583896 半導体構造及び半導体構造の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】

(24)【登録日】2024-11-06

(45)【発行日】2024-11-14

(54)【発明の名称】半導体構造及び半導体構造の製造方法

(51)【国際特許分類】

   H01L 21/768 20060101AFI20241107BHJP

   H01L 23/522 20060101ALI20241107BHJP

   H01L 21/288 20060101ALI20241107BHJP

   H01L 21/3205 20060101ALI20241107BHJP

   H01L 23/532 20060101ALI20241107BHJP

【ＦＩ】

H01L21/90 B

H01L21/288 E

H01L21/88 R

H01L21/90 J

【請求項の数】 24

(21)【出願番号】P 2023193497

(22)【出願日】2023-11-14

【審査請求日】2024-05-01

(31)【優先権主張番号】18/480,567

(32)【優先日】2023-10-04

(33)【優先権主張国・地域又は機関】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】523271505

【氏名又は名称】リン チュン－ミン

(74)【代理人】

【識別番号】100120891

【弁理士】

【氏名又は名称】林 一好

(74)【代理人】

【識別番号】100165157

【弁理士】

【氏名又は名称】芝 哲央

(74)【代理人】

【識別番号】100205659

【弁理士】

【氏名又は名称】齋藤 拓也

(74)【代理人】

【識別番号】100126000

【弁理士】

【氏名又は名称】岩池 満

(74)【代理人】

【識別番号】100185269

【弁理士】

【氏名又は名称】小菅 一弘

(72)【発明者】

【氏名】リン チュン－ミン

【審査官】早川 朋一

(56)【参考文献】

【文献】特開２００６－１８６３２８（ＪＰ，Ａ）

【文献】特開平０１－２０７９５０（ＪＰ，Ａ）

【文献】特開２００１－２２０６６７（ＪＰ，Ａ）

【文献】米国特許出願公開第２００５／００８５０３１（ＵＳ，Ａ１）

【文献】米国特許出願公開第２０２３／０３９５５０４（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２０５－２１／３２１５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／５２

Ｈ０１Ｌ ２３／５２２－２３／５３２

Ｈ０１Ｌ ２１／２８－２１／２８８

Ｈ０１Ｌ ２１／４４－２１／４４５

Ｈ０１Ｌ ２９／４０－２９／５１

(57)【特許請求の範囲】

【請求項1】

半導体構造であって、
第Ｎの金属層の導電線であって、Ｎは１以上の整数である第Ｎの金属層の導電線と、
前記導電線上にあり、前記導電線の一部を覆うことはない第１の絶縁層と、
前記第１の絶縁層上にあり、前記導電線の前記一部及び前記第１の絶縁層の一部を覆うことはない第１の誘電体層と、
前記第１の誘電体層上にあり、前記導電線の前記一部を覆うことはない第２の絶縁層と、
前記第１の誘電体層、前記第１の絶縁層、及び前記第２の絶縁層によって側面が取り囲まれているインターコネクトベースであって、前記インターコネクトベースの上面及び前記第２の絶縁層の上面は同一平面上にあるインターコネクトベースと、
前記第２の絶縁層の上にあり、前記インターコネクトベースの前記上面と接しているインターコネクト本体と、
前記インターコネクト本体を前記第２の絶縁層の上の導電性トレースから隔てるように構成されている第２の誘電体層と
を含み、前記インターコネクト本体は、
前記インターコネクトベース及び前記第２の誘電体層の側壁と直接接している第１のバリア層、
前記第１のバリア層によって取り囲まれた少なくとも１つの導電層、
前記第１のバリア層と前記少なくとも１つの導電層とで挟まれた第１の銅－リン合金層、
前記少なくとも１つの導電層上に形成された第２の銅－リン合金層、及び
前記第２の銅－リン合金層上に形成された第２のバリア層
を含む、半導体構造。

【請求項2】

前記第１の誘電体層の誘電率は、前記第１の絶縁層及び前記第２の絶縁層の誘電率よりも低い請求項１に記載の半導体構造。

【請求項3】

前記インターコネクトベースは、
前記第１の絶縁層及び前記第２の絶縁層と直接接しているバリア層、
前記バリア層によって取り囲まれた銅層、並びに
前記バリア層と前記銅層とで挟まれた銅－リン合金層
を含む請求項１に記載の半導体構造。

【請求項4】

前記第２の絶縁層上にある第１の導電性トレースをさらに含み、
前記インターコネクト本体及び前記第１の導電性トレースは第（Ｎ＋１）の金属層の導電線の一部であり、第２の誘電体層によって側方に離間しており、
前記第１の導電性トレースは、前記半導体構造の積層方向に沿って前記第１の誘電体層と重なる
請求項１に記載の半導体構造。

【請求項5】

前記第１の導電性トレース内又は前記インターコネクト本体内に形成された誘電体をさらに含む請求項４に記載の半導体構造。

【請求項6】

前記第１の導電性トレースに隣接する第２の導電性トレースをさらに含み、前記第１の導電性トレースは高周波信号を伝送するように構成されており、前記第２の導電性トレースは接地に結合され、前記第１の導電性トレースは、第２の誘電体層によって前記第２の導電性トレースから分離されている請求項４に記載の半導体構造。

【請求項7】

前記第２の導電性トレースは前記第１の導電性トレースを取り囲む請求項６に記載の半導体構造。

【請求項8】

前記第１の導電性トレースとともに前記高周波信号を伝送するように構成されている第３の導電性トレースをさらに含み、前記第２の導電性トレースは前記第１の導電性トレース及び前記第３の導電性トレースを取り囲み、前記第１の導電性トレースは、前記第２の誘電体層によって前記第３の導電性トレースから分離されている請求項７に記載の半導体構造。

【請求項9】

前記接地に結合される第４の導電性トレースをさらに含み、前記第１の導電性トレースは前記第２の導電性トレースと前記第４の導電性トレースとの間に配置され、前記第１の導電性トレースは、前記第２の誘電体層によって前記第４の導電性トレースから分離されている請求項６に記載の半導体構造。

【請求項10】

前記第１の導電性トレースとともに前記高周波信号を伝送するように構成されている第５の導電性トレースをさらに含み、前記第１の導電性トレース及び前記第５の導電性トレースは前記第２の導電性トレースと前記第４の導電性トレースとの間に配置されている請求項９に記載の半導体構造。

【請求項11】

前記インターコネクト本体の厚さは、前記第１の導電性トレースの厚さとは異なる請求項４に記載の半導体構造。

【請求項12】

前記少なくとも１つの導電層は、銅、コバルト、及びルテニウムの少なくとも１つの金属材料を含む請求項１に記載の半導体構造。

【請求項13】

多層３Ｄモノリシックマイクロ波集積回路（ＭＭＩＣ）が前記半導体構造内に形成されており、前記多層３Ｄ ＭＭＩＣは前記インターコネクトベースを含む請求項１に記載の半導体構造。

【請求項14】

前記インターコネクトベースは、導波管、バンドパスフィルタ、バンドストップフィルタ、π型インピーダンス整合フィルタ、又はＴ型インピーダンス整合フィルタの一部である請求項１に記載の半導体構造。

【請求項15】

半導体構造の製造方法であって、
表面において第Ｎの金属層の導電線を有するウェハを受け取る工程であって、Ｎは１以上である工程と、
前記ウェハの表面上にあり前記導電線の一部を覆うことはない第１の絶縁層を形成する工程と、
前記第１の絶縁層上にあり、前記導電線の一部及び前記第１の絶縁層の一部を覆うことはない第１の誘電体層を形成する工程と、
前記第１の誘電体層及び前記第１の絶縁層上に第２の絶縁層を形成する工程であって、前記第２の絶縁層は、前記導電線の前記一部の上にあり前記導電線の前記一部を覆うことはないベース領域を少なくとも含む工程と、
前記ベース領域にインターコネクトベースを形成する工程であって、
前記第２の絶縁層の上にフォトレジスト層を形成する工程であって、前記第２の絶縁層の前記ベース領域は前記フォトレジスト層によって覆われることはない工程、
前記フォトレジスト層、前記第２の絶縁層、及び前記導電線の上に少なくとも１つの導電材料を形成する工程であって、前記導電線の上にある前記導電材料の上面は、前記第２の絶縁層の上面と略同一平面上にある工程、並びに
前記フォトレジスト層を除去することによって前記第２の絶縁層の上の前記導電材料を除去して、前記インターコネクトベースを形成する工程
を含む工程と、
前記第２の絶縁層の上に第２の誘電体層を形成する工程と、
前記第２の絶縁層上に第１の導電性トレースを形成する工程と、
前記インターコネクトベース上にインターコネクト本体を形成する工程と
を含み、
前記インターコネクトベースは、前記第１の誘電体層、前記第１の絶縁層、及び前記第２の絶縁層によって側面が取り囲まれており、
前記インターコネクト本体は、前記第２の誘電体層によって前記第１の導電性トレースから隔てられており、
前記インターコネクトベース上に前記インターコネクト本体を形成する工程の操作は、
前記インターコネクトベース及び前記第２の誘電体層の側壁と直接接して第１のバリア層を形成すること、
第１の銅－リン合金層を形成すること、
前記第１のバリア層によって取り囲まれた少なくとも１つの導電層を形成することであって、前記第１の銅－リン合金層は、前記第１のバリア層と前記少なくとも１つの導電層とで挟まれること、
前記少なくとも１つの導電層上に第２の銅－リン合金層を形成すること、並びに
前記第２の銅－リン合金層上に第２のバリア層を形成すること
を含む、方法。

【請求項16】

前記第１の誘電体層の誘電率は、前記第１の絶縁層及び前記第２の絶縁層の誘電率よりも低い請求項１５に記載の方法。

【請求項17】

前記フォトレジスト層、前記第２の絶縁層、及び前記導電線の上に少なくとも１つの導電材料を形成する工程の操作は、
前記ベース領域にバリア層を形成することであって、前記バリア層は前記第１の絶縁層の側面及び前記第２の絶縁層の側面と接すること、
前記バリア層上に銅－リン合金層を形成すること、並びに
前記銅－リン合金層上に銅層をめっきすること
を含む請求項１５に記載の方法。

【請求項18】

前記銅－リン合金層上に前記銅層をめっきすることの操作は、
電気めっき又は無電解めっきを使用して、前記第２の絶縁層の上面及び前記ベース領域に形成される前記インターコネクトベースの上面が同一平面上にあるような所定の厚さを有する前記銅層を形成すること
を含む請求項１７に記載の方法。

【請求項19】

前記第１の導電性トレースは、前記半導体構造の積層方向に沿って前記第１の誘電体層と重なる
請求項１５に記載の方法。

【請求項20】

前記第１の導電性トレース内に少なくとも１つの誘電体を形成する工程
をさらに含む請求項１５に記載の方法。

【請求項21】

ｑ個の異なる厚さを有する導電性トレース及びインターコネクト本体を含む第（Ｎ＋１）の金属層を形成する工程をさらに含み、
ｑは１より大きい整数であり、
前記導電性トレース及びインターコネクト本体は、最小の厚さを有する導電性トレース又はインターコネクト本体から最大の厚さを有する導電性トレース又はインターコネクト本体へのｑ回の金属めっきプロセス及びｑ回の異なるリフトオフプロセスによって形成される
請求項１５に記載の方法。

【請求項22】

前記半導体構造は、ｐ個の異なる厚さを有する複数のインターコネクトベースをさらに含み、ｐは１より大きい整数であり、前記インターコネクトベースは、最小の厚さを有するインターコネクトベースから最大の厚さを有するインターコネクトベースへのｐ回の金属めっきプロセス及びｐ回の異なるリフトオフプロセスによって形成される請求項１５に記載の方法。

【請求項23】

前記導電線は、前記ウェハに形成されたトランジスタの入力／出力電極を含み、前記方法は、前記入力／出力電極を形成する工程であって、
前記ウェハの基板に形成されたトランジスタの上に層間誘電体層を形成すること、
前記層間誘電体層上に第１のケイ酸塩ガラス層を形成すること、
前記トランジスタの第１の端子に第１の深さで配置された前記第１のケイ酸塩ガラス層の一部に第１の窒化ケイ素（ＳｉＮ）層を形成すること、
前記第１のケイ酸塩ガラス層及び前記第１のＳｉＮ層上に第２のケイ酸塩ガラス層を形成すること、
前記第２のケイ酸塩ガラス層上に第２のＳｉＮ層を形成すること、
前記トランジスタの第２の端子に、前記第１の深さよりも深い第２の深さで第１の開口部を形成すること、
電極金属の第１の層を堆積させて、前記第１の開口部を充填すること、
前記第２のケイ酸塩ガラス層の露出部分を除去すること、
前記トランジスタの前記第１の端子に第２の開口部を形成すること、
電極金属の第２の層を堆積させて、前記第２の開口部を充填すること、並びに
前記第１のＳｉＮ層及び前記第２のＳｉＮ層を除去すること
を含む工程をさらに含み、前記電極金属はタングステン、コバルト又はルテニウムを含む
請求項１５に記載の方法。

【請求項24】

前記半導体構造は、ｒ個の異なる厚さを有する複数の電極をさらに含み、ｒは１より大きい整数であり、前記電極は、最小の厚さを有する電極から最大の厚さを有する電極へのｒ回の金属めっきプロセス及びｒ回のリフトオフプロセスによって形成される請求項１５に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

相互参照
本出願は、２０２３年１０月４日出願の、以前に出願された米国出願第１８／４８０，５６７号の利益を主張する。この出願は、参照によりその全体が組み込まれる。

【0002】

技術分野
本開示は、半導体構造に関し、より具体的には、化学機械研磨（ＣＭＰ）プロセスの使用を低減するために改良ダマシン（Ｄａｍａｓｃｅｎｅ）法により製造されたインターコネクトを含む半導体構造に関する。

【背景技術】

【0003】

ダマシンプロセスは、銅インターコネクトを製作するために使用される周知の半導体製造プロセスである。銅ダマシンプロセスは、銅成分をエッチングする必要なくビアに結合された導電性トレースを形成するための解決手段を提供する。デュアルダマシンプロセスは、一回の銅堆積プロセスを通して導電性ビア及び導電性トレースの両方の形成を可能にする。概して、ダマシンプロセスは、銅層の表面を平坦化するためにＣＭＰプロセスを必要とする。しかしながら、ＣＭＰプロセスは時間がかかり、信頼性の問題を引き起こす可能性があり、金属を研磨するために採用されるスラリーは高価である。それゆえ、インターコネクト及び導電線の形成方法として、より費用効率が高く省資源化できる方法が求められている。

【発明の概要】

【課題を解決するための手段】

【0004】

本開示の一態様は、半導体構造を開示する。この半導体構造は、第Ｎの金属層の導電線と、第１の絶縁層と、誘電体層と、第２の絶縁層と、インターコネクトベースと、インターコネクト本体とを含み、Ｎは１以上の整数である。第１の絶縁層は、上記導電線上にあり、その導電線の一部を覆うことはない。誘電体層は、第１の絶縁層上にあり、上記導電線の一部及び第１の絶縁層の一部を覆うことはない。第２の絶縁層は、誘電体層上にあり、上記導電線の一部を覆うことはない。インターコネクトベースは、誘電体層、第１の絶縁層、及び第２の絶縁層によって側面が（側方で、ｌａｔｅｒａｌｌｙ）取り囲まれている。インターコネクトベースの上面と第２の絶縁層の上面とは同一平面上にある（面一）。インターコネクト本体は、第２の絶縁層の上にあり、インターコネクトベースの上面と接している。

【0005】

本開示の別の態様は、半導体構造の製造方法を提供する。当該方法は、表面において第Ｎの金属層の導電線を有するウェハを受け取る工程であって、Ｎは１以上の整数である工程と、このウェハの表面上にあり上記導電線の一部を覆うことはない第１の絶縁層を形成する工程と、第１の絶縁層上に誘電体層（例えば、ｌｏｗ－ｋ誘電体材料を使用する）を形成する工程と、この誘電体層及び第１の絶縁層上に第２の絶縁層を形成する工程であって、この第２の絶縁層は、導電線の一部の上にベース領域を少なくとも含む工程と、このベース領域にインターコネクトベースを形成する工程とを含む。ベース領域にインターコネクトベースを形成する工程の操作は、上記第２の絶縁層の上にフォトレジスト層を形成する工程であって、この第２の絶縁層のベース領域はこのフォトレジスト層によって覆われない工程と、このフォトレジスト層、第２の絶縁層、及び導電線の上に少なくとも１つの導電材料を形成する工程であって、導電線の上にある導電材料の上面は、第２の絶縁層の上面と略同一平面上にある工程と、リフトオフプロセスを使用することによってフォトレジスト層を除去ことによって第２の絶縁層の上にある導電材料を除去して、インターコネクトベースを形成する工程とを含む。さらには、別のフォトリソグラフィプロセスが適用され、リフトオフプロセスが再び適用されて、インターコネクト本体及び導電性トレースが、インターコネクトベースを伴うか伴わない異なる領域上に形成される。提案された改良ダマシン法の結果は、シングルダマシン法と同様である。すなわち、それぞれ２回のリフトオフにより、インターコネクトベース及びインターコネクトベースの上の導電線を形成することができる。その結果、ＣＭＰプロセスの回数を削減することができる。

【図面の簡単な説明】

【0006】

本開示のより完全な理解は、図面と関連して考慮されるとき、詳細な説明及び特許請求の範囲を参照することによって導き出されてもよい。図面では、同様の参照番号は、図面全体を通して同様の要素を指す。

【図1】図１は、本開示の１つの実施形態に係る半導体導電性ビア構造を示す。

【図2A】図２Ａ～２Ｄは、本開示の１つの実施形態に係るＣＭＯＳトランジスタの入力／出力端子を形成する製造プロセスを示す断面図である。

【図2B】図２Ａ～２Ｄは、本開示の１つの実施形態に係るＣＭＯＳトランジスタの入力／出力端子を形成する製造プロセスを示す断面図である。

【図2C】図２Ａ～２Ｄは、本開示の１つの実施形態に係るＣＭＯＳトランジスタの入力／出力端子を形成する製造プロセスを示す断面図である。

【図2D】図２Ａ～２Ｄは、本開示の１つの実施形態に係るＣＭＯＳトランジスタの入力／出力端子を形成する製造プロセスを示す断面図である。

【図3】図３は、図１の半導体構造のインターコネクトベースの製造を示す断面図である。

【図4A】図４Ａ～４Ｂは、１つの実施形態に係るインターコネクトベースの製造プロセスを示す断面図である。

【図4B】図４Ａ～４Ｂは、１つの実施形態に係るインターコネクトベースの製造プロセスを示す断面図である。

【図5】図５は、本開示の１つの実施形態に係る金属層の断面図を示す。

【図6】図６は、本開示の別の実施形態に係る金属層の断面図を示す。

【図7】図７は、本開示の別の実施形態に係る、増加した伝導面積を有する金属層の断面図を示す。

【図8】図８は、本開示の別の実施形態に係る、増加した伝導面積を有する金属層の断面図を示す。

【図9】図９は、本開示の別の実施形態に係る同軸ケーブルとしての金属層の断面図を示す。

【図10】図１０は、本開示の別の実施形態に係る金属層の上面図を示す。

【図11】図１１は、本開示の別の実施形態に係る、一対の導波路としての金属層の断面図を示す。

【図12】図１２は、本開示の別の実施形態に係る、中心に複数の導電性トレースを有する同軸ケーブルとしての金属層の上面図を示す。

【発明を実施するための形態】

【0007】

以下の説明は図面を伴い、この図面は本明細書に組み込まれて本明細書の一部を構成し、本開示の実施形態を例示するが、本開示は、その実施形態に限定されない。加えて、以下の実施形態を適宜組み合わせて別の実施形態を完成させることができる。

【0008】

「１つの実施形態」、「一実施形態」、「例示的な実施形態」、「他の実施形態」、「別の実施形態」等への言及は、そのように記載される本開示の実施形態が特定の特徴、構造、又は特性を含んでもよいが、すべての実施形態が必ずしもその特定の特徴、構造、又は特性を含むわけではないことを示す。さらに、「実施形態では」という語句の繰り返しの使用は、必ずしも同じ実施形態を指すわけではないが、同じ実施形態を指す場合もある。

【0009】

本開示を完全に理解できるようにするために、詳細な工程及び構造を以下の説明で提供する。明らかに、本開示の実施は、当業者によって公知である特別な詳細を限定しない。加えて、公知の構造及び工程は、本開示を不必要に限定しないように、詳細には説明されない。以下で、本開示の好適な実施形態について詳細に説明する。しかしながら、詳細な説明に加えて、本開示は、他の実施形態においても広く実施されてもよい。本開示の範囲は、詳細な説明に限定されず、請求項によって定義される。

【0010】

本開示の実施形態は、半導体構造の製造方法及びその半導体構造を提供する。当該半導体構造の製造方法は、ＣＭＰプロセスの使用を低減するために、それぞれ１回又は複数回のリフトオフプロセスを利用することによって、基板工程（フロントエンド、ＦＥＯＬ）での導電性端子及び配線工程（バックエンド、ＢＥＯＬ）での導電線の両方を形成することができるダマシンプロセスの改良版を含む。それゆえ、ＣＭＰプロセスによって必要とされる大量の資源及び時間を節約することができる。さらには、本開示の実施形態によって提供される半導体構造は、高周波信号伝送に適しており、モノリシックマイクロ波集積回路（ＭＭＩＣ）又はその中の３Ｄ ＭＭＩＣを形成するためにさえ適用することができる。

【0011】

図１は、本開示の１つの実施形態に係る半導体構造１００を示す。半導体構造１００は、ウェハ１０２と、ウェハ１０２に形成された導電線１０４と、層間誘電体層１１０と、層間誘電体層１１０に形成され、導電線１０４と接するインターコネクトベース１２２と、インターコネクトベース１２２の上に（を覆って、ｏｖｅｒ）形成されたインターコネクト本体１２４を含む金属層１３０とを含む。本実施形態では、導電線１０４は第Ｎの金属層内にあることができ、インターコネクト本体１２４は第（Ｎ＋１）の金属層（すなわち金属層１３０）内の導電線の一部であることができる。このような場合、インターコネクトベース１２２及びインターコネクト本体１２４を含むインターコネクト（金属配線、ｉｎｔｅｒｃｏｎｎｅｃｔ）１２０は、２つの異なるレベルの金属層内の導電線間に垂直（ｖｅｒｔｉｃａｌ）電子接続を提供することができる。すなわち、インターコネクト１２０は、導電線１０４が他の導電性トレース又は外部回路に結合されることが可能であるように、導電線１０４への追加の電子接続を提供することができる。

【0012】

以下の説明では、半導体構造１００内の要素を、個々に及びそれぞれで紹介する。最初に、導電線１０４のいくつかの可能な製造方法及び構造を紹介し、次いで、インターコネクトベース１２２のいくつかの可能な製造方法及び構造を提示する。最後に、金属層１３０等のいくつかの可能な製造方法及び構造を説明する。

【0013】

本実施形態では、導電線１０４は、ウェハ１０２に形成されたＦＥＴ（又は他のタイプのトランジスタの他の端子）の入力／出力電極（すなわち、ソース、ドレイン、及びゲートを含む）であってもよい。このような場合、導電線１０４は、基板工程（ＦＥＯＬ）プロセスで形成され、銅、コバルト、ルテニウム、アルミニウム、タングステン、他の導体、又はそれらの組み合わせを含んでもよい。しかしながら、本開示はこれに限定されない。いくつかの実施形態では、導電線１０４は、配線工程（ＢＥＯＬ）プロセスで製造される金属層の一部とすることができる。

【0014】

いくつかの実施形態では、導電線１０４及びウェハ１０２上に層間誘電体層１１０及びインターコネクトベース１２２を形成する前に、導電線１０４及びウェハ１０２の表面が平坦でなく、フォトリソグラフィ焦点深度（ＤｏＦ）の要件を満たさない場合、ＣＭＰプロセス等の研磨プロセスが実行され、これにより、層間誘電体層１１０及びインターコネクトベース１２２の形成が容易になってもよい。しかしながら、本開示では、ＣＭＰプロセスの使用を低減し、必要なコスト及び時間を低減するために、ＤｏＦの要件を満たすことができる平坦な表面を有するウェハ１０２内に導電線１０４を形成する方法も提案される。

【0015】

いくつかの実施形態では、ＣＭＰプロセスの使用を低減するために、導電線１０４及びウェハ１０２の凹凸表面をスピンオングラス（ＳｏＧ）プロセスによって平坦化することができる場合、ＳｏＧプロセスがその低コストのために好ましい。しかしながら、導電線１０４及びウェハ１０２の表面の凹凸の程度がＳｏＧプロセスの平坦化能力を超える場合、導電線１０４及びウェハ１０２がそれらの形成時に平坦な表面を有することができるように、高温下で金属材料（例えば、タングステン）をウェハ１０２上に堆積させるためのリフトオフプロセスが最初に考慮されてもよい。

【0016】

本開示の１つの実施形態は、リフトオフプロセスを利用することによってトランジスタの入力／出力電極（高温下で形成される）の製造方法Ｍ１を提供する。図２Ａ～２Ｄは、方法Ｍ１によりＣＭＯＳトランジスタの入力／出力電極を形成する製造プロセスを示す断面図である。図２Ａでは、ＮＭＯＳトランジスタＴ１及びＰＭＯＳトランジスタＴ２がＰ型基板１０に形成されている。ＮＭＯＳトランジスタＴ１は、基板１０に形成されたＰウェル１１と、Ｐウェル１１に形成された２つのＮ型ドープ領域１４（すなわち、ソース／ドレイン）とを含む。ＰＭＯＳトランジスタＴ２は、基板１０に形成されたＮウェル１２と、Ｎウェル１２に形成された２つのＰ型ドープ領域１５（すなわち、ソース／ドレイン）とを含む。図２Ａに示すように、ＮＭＯＳトランジスタＴ１とＰＭＯＳトランジスタＴ２とは、浅溝型素子分離（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、ＳＴＩ）構造１３によって分離することができる。本実施形態では、方法Ｍ１は、トランジスタＴ１、Ｔ２の入力／出力電極（すなわち、入力／出力プラグ）を形成するために採用されている。方法Ｍ１は、以下のように工程Ｓ１１０～Ｓ１９０を含む。

【0017】

Ｓ１１０：図２Ａに示すように、Ｐ型基板１０上に形成されたトランジスタＴ１及びＴ２の上に（を覆って）層間誘電体層１６を形成する。

【0018】

Ｓ１２０：図２Ｂに示すように、層間誘電体層１６上に第１のケイ酸塩ガラス層１８を形成する。

【0019】

Ｓ１３０：トランジスタＴ１及びＴ２の第１の端子１７上に配置された第１のケイ酸塩ガラス層１８の部分上にのみ第１の窒化ケイ素（ＳｉＮ）層１９を形成する。

【0020】

Ｓ１４０：第１のケイ酸塩ガラス層１８及び第１のＳｉＮ層１９上に第２のケイ酸塩ガラス層２０を形成する。

【0021】

Ｓ１５０：第２のケイ酸塩ガラス層２０上に第２のＳｉＮ層２１を形成する。

【0022】

Ｓ１６０：トランジスタＴ１及びＴ２の第２の端子１４及び１５に第１の開口部Ｈ１を形成する。

【0023】

Ｓ１６２：ＴｉＮの層（図示せず）及び電極金属（タングステン、コバルト又はルテニウムを含む）の第１の層２２を堆積させて、第１の開口部Ｈ１を充填する。

【0024】

Ｓ１７０：第２のケイ酸塩ガラス層２０の露出部分を除去する。

【0025】

Ｓ１８０：図２Ｃに示すように、トランジスタＴ１及びＴ２の第１の端子に第２の開口部Ｈ２を形成する。

【0026】

Ｓ１８２：図２Ｃに示すように、ＴｉＮの層（図示せず）及び電極金属（タングステン、コバルト又はルテニウムを含む）の第２の層２３を堆積させて、第２の開口部Ｈ２を充填する。

【0027】

Ｓ１９０：第１のＳｉＮ層１９及び第２のＳｉＮ層２１を除去する。

【0028】

方法Ｍ１の概要は以下の通りである。図２Ａに示すように、トランジスタＴ１、Ｔ２上に層間誘電体層１６が形成される（Ｓ１２０）。層間誘電体層１６が形成された後、図２Ｂに示すように、第１のケイ酸塩ガラス層１８、第１のＳｉＮ層１９（Ｓ１３０）、第２のケイ酸塩ガラス層２０（Ｓ１４０）、第２のＳｉＮ層２１（Ｓ１５０）が順次形成される。なお、第１のＳｉＮ層１９は、第１のケイ酸塩ガラス層１８のうちトランジスタＴ１、Ｔ２の第１の端子１７上に配置される部分にのみ形成されている。また、工程Ｓ１６０において、第２のＳｉＮ層２１がパターニングされ、トランジスタＴ１及びＴ２の、それぞれ、第２の端子１４及び１５に第１の開口部Ｈ１が形成される。本実施形態では、第２の端子１４及び１５は、第１の端子１７が配置される深さよりも深い深さにある。例えば、第１の端子１７をトランジスタＴ１及びＴ２のゲートとし、第２の端子１４及び１５をトランジスタＴ１及びＴ２のソース／ドレインとすることができる。

【0029】

なお、層間誘電体層１６、第１のケイ酸塩ガラス層１８、第１のＳｉＮ層１９、第２のケイ酸塩ガラス層２０、及び第２のＳｉＮ層２１は、ＦＥＯＬにおける高温プロセスによって形成されてもよい。従って、リフトオフ法は、本開示における「高温で形成される材料のためのリフトオフプロセス」として記載される。

【0030】

次に、工程Ｓ１６２において、図２Ｃに示すように、ＴｉＮ（２～１０ｎｍ、図示せず）の層及び電極金属（タングステン、コバルト又はルテニウムを含む）の層２２が第２のＳｉＮ層２１上に堆積され、トランジスタＴ１及びＴ２の第２の端子１４及び１５上の第１の開口部Ｈ１を充填し、これにより、トランジスタＴ１及びＴ２の第２の端子１４及び１５に結合される入力／出力電極を形成することができる。いくつかの実施形態では、ＴｉＮ層は、タングステン堆積のための濡れ層（ｗｅｔｔｉｎｇ ｌａｙｅｒ）であることができ、ＴｉＮ層は、例えば、限定されないが、２ｎｍ～１０ｎｍの厚さを有してもよい。

【0031】

トランジスタＴ１及びＴ２の第２の端子１４及び１５に結合される入力／出力電極が形成された後、第２のケイ酸塩ガラス層２０の露出した部分は、工程Ｓ１７０において、深掘り反応性イオンエッチング（ｄｅｅｐ ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ、ＤＲＩＥ）によって除去することができる。このような場合、露出した第２のケイ酸塩ガラス層２０上に形成された第２のＳｉＮ層２１、ＴｉＮ（図示せず）及び電極金属層２２も除去されることになる。いくつかの実施形態では、ケイ酸塩ガラス層１８及び２０は、好ましくはリンケイ酸塩ガラス（ＰＳＧ）層であってもよい。あるいは、ケイ酸塩ガラス層１８及び２０は、ホウリンケイ酸（ＢＰＳＧ）層であってもよい。

【0032】

その後、工程Ｓ１８０において、リソグラフィプロセスを連続的に実行して、第１の端子１７上に形成された第１のＳｉＮ層１９の一部、第１のケイ酸塩ガラス層１８の一部、及び層間誘電体層１６の一部をエッチングし、第１の端子１７上に第２の開口部Ｈ２を形成することができる。次に、工程Ｓ１８２において、図２Ｃに示すように、ＴｉＮの別の層（図示せず）と電極金属層２３（タングステン、コバルト、ルテニウムを含む）の層とが堆積されて、第１の端子１７上の第２の開口部Ｈ２が充填される。最後に、工程Ｓ１９０において、ＤＲＩＥによりＳｉＮ層１９及び２１が除去され、従って、ＴｉＮ（図示せず）及び第２の電極金属層２３の不要部分も除去されることが可能である。この結果、図２Ｄに示すように、トランジスタＴ１及びＴ２の入力／出力電極を、それらの表面がケイ酸塩ガラス層１８及び２０の表面と略同一平面上あるように形成することができる。すなわち、方法Ｍ１は、高温で形成される材料のためのリフトオフプロセスを利用することによって、ＦＥＯＬにおける平坦な表面を形成することを可能にし、ＣＭＰプロセスの使用を低減する。いくつかの実施形態では、図１の導電線１０４はトランジスタの入力／出力電極であり、方法Ｍ１は、平坦な表面を有するウェハ１０２上に導電線１０４を形成するために採用することができる。しかしながら、本開示はこれに限定されない。

【0033】

別の実施形態では、上述の電極（すなわちタングステンプラグ）を充填することができることに留意されたい。ソース及びドレイン上のタングステン、コバルト、又はルテニウムを含む電極が、ゲート上の電極の厚さよりも厚さ差ΔＴ_１だけ大きい厚さを有する場合、ゲート、ソース、及びドレイン上の電極を同時に、最初は同じ厚さで充填することができる（いくつかの実施形態では、タングステンを堆積させる前にＴｉＮのバリア層も充填されてもよい）。次いで、高温で形成される材料のための第１のリフトオフプロセスを実施して、ゲート上に電極を形成することができる。このような場合、ソース及びドレイン上の電極の一部も形成される。その後、ゲートを覆い、ソース及びドレイン上に開口部Ｈ１を形成するために、別のフォトレジスト層（図示せず）が設けられる（ａｐｐｌｉｅｄ）。次に、ソース及びドレイン上の電極の残りの部分を、厚さ差ΔＴ_１に等しい厚さだけ開口部内に埋め込むことができる（この実施形態では、ＴｉＮのバリア層は電極を堆積する前に充填されなくてもよい。これは、電極がソース及びドレイン上の開口部Ｈ１の側壁に既に存在するためである）。最後に、高温で形成される材料のための第２のリフトオフプロセスを連続的に実行して、ソース及びドレイン上の電極の残りの部分を形成することができる。その結果、ゲート上の電極の厚さよりも厚さ差ΔＴ_１だけ大きい厚さを有するソース及びドレイン上に電極を形成することができる。いくつかの実施形態では、そのようなプロセスは、ｒ回（例えば、ｒは１より大きい整数である）繰り返され、ｒ個の異なる厚さを有する電極を形成することができる。すなわち、好ましくは、電極は、その厚さの順序に従って形成することができ、最も薄い電極を最初に形成し、最後に最も厚い電極を形成することで、製造プロセスの効率をｒ倍（ｔｉｍｅｓ）だけ向上させることができる。

【0034】

導電線１０４（例えば、タングステンプラグ）が、導電線１０４及びウェハ１０２の表面がＤｏＦの要件を満たして、ウェハ１０２内に形成された後、図１及び図３に示されるようなインターコネクトベース１２２及びインターコネクト本体１２４（たとえば、銅）を含むインターコネクト１２０も、別のリフトオフプロセスによって形成することができ、費用のかかるＣＭＰプロセスの使用を低減することができる。

【0035】

本実施形態では、インターコネクト本体１２４を形成する前に、まず層間誘電体層１１０を形成することができる。層間誘電体層１１０は、第１の絶縁層１１２と、誘電体層１１４と、第２の絶縁層１１６とを含む。絶縁層１１２はウェハ１０２上に形成され、誘電体層１１４は第１の絶縁層１１２上に形成されるが、絶縁層１１２の少なくとも一部は覆わずに残される。第２の絶縁層１１６は、誘電体層１１４及び第１の絶縁層１１２上に形成され、第２の絶縁層１１６は、誘電体層１１４の側壁を覆ってもよい。

【0036】

いくつかの実施形態では、第１及び第２の絶縁層１１２及び１１６は、酸窒化ケイ素（ＳｉＯ_ｘＮ_Ｙ）等の同じ材料を含んでもよく、誘電体層１１４は、例えば、限定されないが、第１及び第２の絶縁層１１２及び１１６の誘電率よりも低い誘電率を有するｌｏｗ－ｋ材料を含んでもよい。例えば、酸窒化ケイ素の誘電率は３よりも大きく、誘電体層１１４の誘電率は２．５未満である。誘電体層１１４は、メチルシルセスキオキサン（ＭＳＱ）、フルオロカーボンシルセスキオキサン（ＦＳＱ）、及び／又は他の好適な材料を含んでもよい。いくつかの実施形態では、ｌｏｗ－ｋ誘電体材料は低硬度材料であってもよいので、第２の絶縁層１１６は、誘電体層１１４に構造的支持を提供するように誘電体層１１４を取り囲んでもよい。

【0037】

以下、本開示の１つの実施形態に係るインターコネクトベース１２２を製造する改良ダマシン法Ｍ２について詳細に紹介する。図３は、方法Ｍ２によるインターコネクトベース１２２の製造を示す断面図を示す。方法Ｍ２は、以下のように工程Ｓ２１０～Ｓ２４０を含む。

【0038】

Ｓ２１０：第１の絶縁層１１２を形成する。

【0039】

Ｓ２２０：第１の絶縁層１１２の少なくとも一部が覆われていない状態で、第１の絶縁層１１２上に誘電体層１１４を形成する。

【0040】

Ｓ２３０：誘電体層１１４及び第１の絶縁層１１２上に第２の絶縁層１１６を形成する。

【0041】

Ｓ２４０：第１の絶縁層１１２及び第２の絶縁層１１６にインターコネクトベース１２２を形成する。

【0042】

方法Ｍ２の概要は以下の通りである。いくつかの実施形態では、方法Ｍ２は、半導体構造１００を製造するために採用することができる。

【0043】

工程Ｓ２１０において、第１の絶縁層１１２は、導電線１０４上に形成される。本実施形態では、第１の絶縁層１１２は、導電線１０４の少なくとも一部が露出するようにリソグラフィプロセスを行うことによってパターニングされて開口部１１３が形成されてもよい。

【0044】

次に、工程Ｓ２２０において、誘電体層１１４が第１の絶縁層１１２上に形成される。本実施形態では、誘電体層１１４は、第１の絶縁層１１２の少なくとも一部及び導電線１０４の少なくとも一部が露出することができるようにリソグラフィプロセスを行うことによってパターニングされて開口部１１５が形成されてもよい。誘電体層１１４に形成された開口部１１５は、投影的に見て、第１の絶縁層１１２に予め形成された開口部１１３を覆っている。いくつかの実施形態では、誘電体層１１４は、第１の絶縁層１１２より厚くてもよい。例えば、第１の絶縁層１１２の厚さは１００ｎｍ～１５０ｎｍであってもよく、誘電体層１１４の厚さは２００ｎｍ～４００ｎｍであってもよいが、これに限定されない。

【0045】

工程Ｓ２３０において、第２の絶縁層１１６が誘電体層１１４及び第１の絶縁層１１２上に形成される。本実施形態では、第２の絶縁層１１６は、インターコネクトベース１２２と結合されることになる導電線１０４の少なくとも一部が露出するようにリソグラフィプロセスを行うことによってパターニングされて開口部１１７が形成されてもよい。開口部１１７は、導電線１０４の一部の上の第２の絶縁層１１６のベース領域１１９（例えば、図４Ａの点線で囲まれた領域）に位置する。いくつかの実施形態では、第１の絶縁層１１２に形成された開口部１１３は、その全体的が開口部１１７に含まれる。また、図３に示すように、第２の絶縁層１１６は誘電体層１１４を取り囲み、誘電体層１１４の側壁を覆うので、第２の絶縁層１１６は誘電体層１１４のための構造的支持を提供することができ、これにより半導体構造１００の構造的安定性を維持することができる。

【0046】

いくつかの実施形態では、第１の絶縁層１１２及び第２の絶縁層１１６は酸窒化ケイ素を含んでもよい。このような場合、酸窒化ケイ素の形成は、例えば、約３５０℃までの堆積温度を必要とする場合があるので、誘電体層１１４は、第２の絶縁層１１６の形成中の誘電体層１１４の安定性を確保するために、約３５０℃を超える温度に耐えることができる材料を含んでもよい。

【0047】

いくつかの実施形態では、工程Ｓ２３０で第２の絶縁層１１６が形成された後、図３に示すように、開口部１１７を充填することによって、第１の絶縁層１１２及び第２の絶縁層１１６のベース領域１１９にインターコネクトベース１２２が形成される。本実施形態では、ＣＭＰプロセスの使用を削減するために、インターコネクトベース１２２を形成する工程Ｓ２４０を行うことができる。本開示の１つの実施形態によれば、工程Ｓ２４０は、以下のように下位工程Ｓ２４１～Ｓ２４５（方法Ｍ３）を含んでもよい。図４Ａ～４Ｂは、下位工程Ｓ２４１～Ｓ２４５によるインターコネクトベース１２２の製造プロセスを示す断面図である。

【0048】

Ｓ２４１：第２の絶縁層１１６上にフォトレジスト層ＰＲ１をパターニングするが、第１の絶縁層１１２及び第２の絶縁層１１６のベース領域１１９を覆わずに残す。

【0049】

Ｓ２４２：フォトレジスト層ＰＲ１上及びベース領域１１９内にバリア層１２２１を形成する。

【0050】

Ｓ２４３：バリア層１２２１上に銅－リン合金層１２２２を形成する。

【0051】

Ｓ２４４：銅－リン合金層１２２２上に銅層１２２３をめっきし、ベース領域１１９を充填する。

【0052】

Ｓ２４５：フォトレジスト層ＰＲ１を、フォトレジスト層ＰＲ１上に積層されたバリア層１２２１の一部、銅－リン合金層１２２２の一部及び銅層１２２３の一部とともに除去する。

【0053】

方法Ｍ３の概要は以下の通りである。工程Ｓ２４１において、図４Ａに示すように、フォトレジスト層ＰＲ１が第２の絶縁層１１６上に設けられ、パターニングされてベース領域１１９を覆わない開口部ＰＲ１－１が形成される。本実施形態では、フォトレジスト層ＰＲ１は、第２の絶縁層１１６をパターニングするために使用されるマスクと同じマスクを用いてパターニングされる。それゆえ、図４Ａに示される開口部ＰＲ１－１の幅は、図３に示される第１の絶縁層１１２の開口部１１３の幅及び第２の絶縁層１１６の開口部１１７の幅と同じである。このような場合、絶縁層１１２及び１１６の開口部１１３のパターニングに使用されるマスクを再利用してフォトレジスト層ＰＲ１の開口部ＰＲ１－１をパターニングすることができるため、新たなマスクの製造コストを削減できる。

【0054】

フォトレジスト層ＰＲ１の開口部ＰＲ１－１が形成された後、インターコネクトベース１２２を形成するために、少なくとも１つの導電性材料を、フォトレジスト層ＰＲ１を含むウェハの上に設けることができる。本実施形態では、以下の３種類の導電性材料が用いられる。工程Ｓ２４２において、図４Ｂに示すように、バリア材料の第１の導電層１２２１が、フォトレジスト層ＰＲ１上に、並びに第１の絶縁層１１２及び第２の絶縁層１１６のベース領域１１９（図３）の上に形成される。このような場合、バリア材料１２２１は、第１の絶縁層１１２の側面及び第２の絶縁層１１６の側面と接すると共に、導電線１０４とも接する。本実施形態では、バリア材料１２２１は、例えば、窒化チタン（ＴｉＮ）を含んでもよいが、これに限定されない。

【0055】

工程Ｓ２４３において、図４Ｂに示すように、第２導電性銅－リン合金層１２２２がバリア層１２２１上に形成される。本実施形態では、銅－リン合金層１２２２は、後続の工程において銅を堆積させるための濡れ層と見なすことができる。加えて、銅－リン合金層１２２２は、無電解めっきプロセスを行うことにより形成される。銅－リン合金層１２２２の濡れ性が良好であるため、銅－リン合金層１２２２はバリア層１２２１を覆う良好な密着膜として形成される。加えて、バリア材料１２２１及び銅－リン合金層１２２２がフォトレジスト層ＰＲ１の側壁に付着することを防止するために、めっき液中の適切な添加剤、例えば失活剤（クエンチャー）又は阻害剤が採用されてもよい。

【0056】

銅－リン合金層１２２２が形成された後、図３に示すように、工程Ｓ２４４において、第３の導電性銅層１２２３が、銅－リン合金層１２２２上に、ベース領域１１９を充填するようにめっきされる。続いて、工程Ｓ２４５において、フォトレジスト層ＰＲ１と、フォトレジスト層ＰＲ１の上のバリア層１２２１、銅－リン合金層１２２２及び銅層１２２３の各部分とが除去される。これにより、図３に示すように、このようなリフトオフ動作により、半導体構造１００におけるインターコネクトベース１２２を形成することができる。

【0057】

従って、先の改良ダマシン法Ｍ２を用い、めっき材料の厚さを適切に制御することによって、必要とされるＣＭＰプロセスの回数を大幅に減らすことができる。いくつかの実施形態では、銅めっき厚さは、ＡＩ学習及び監視方法によって制御されてもよい。その結果、ＣＭＰプロセスの使用を減らすことができ、従って、ＣＭＰプロセスによって必要とされる資源（例えば、水、スラリー、電気、人力、導電材料等）及びダミーロードの余分な設計を節約することができる。それゆえ、半導体構造のコスト及び歩留まりの両方を最適化することができ、これは、ＥＳＧ（環境・社会・ガバナンス）の精神に沿う。

【0058】

いくつかの実施形態では、フォトレジスト層ＰＲ１の上にあるバリア層１２２１、銅－リン合金層１２２２、及び銅層１２２３の不要な部分を、ベース領域内に形成されたバリア層１２２１、銅－リン合金層１２２２、及び銅層１２２３の所望の部分を損傷することなく除去できるということを確実にするために、フォトレジスト層ＰＲ１はネガ型フォトレジストであってもよい。ネガ型フォトレジストは露光後にフォトレジスト現像液に不溶となるため、フォトレジスト層ＰＲ１の開口部をアンダーカット形状（図示せず）とすることができ、これにより、フォトレジスト層ＰＲ１上のバリア層１２２１、銅－リン合金層１２２２、銅層１２２３等の不要な部分と、ベース領域１１９内の銅層１２２３等の所望の部分との接続を低減することができる。これは、開口部ＰＲ１－１のアンダーカット形状により、めっきプロセス時に銅層１２２３がフォトレジスト層ＰＲ１の側壁に付着することを抑制できるためである。

【0059】

さらには、いくつかの実施形態では、めっき金属の不要な部分と所望の部分との間の接続をさらに低減するために、２つのフォトレジスト層が採用されてもよい。例えば、フォトレジスト層ＰＲ１が設けられ、開口部ＰＲ１－１を有するようにパターニングされた後、追加のフォトレジスト層が設けられ、開口部を有するようにパターニングされてもよい。この追加のフォトレジスト層は、フォトレジスト層ＰＲ１によって採用される材料とは異なるネガ型フォトレジスト材料を含んでもよい。このような場合、追加のフォトレジスト層がパターニングされた後、フォトレジスト層ＰＲ１のフォトレジスト現像液を塗布して、フォトレジスト層ＰＲ１をさらにエッチングし、開口部ＰＲ１－１を広げることができる。この追加のフォトレジストは、フォトレジスト層ＰＲ１のフォトレジスト現像液に専ら不溶であるため、追加のフォトレジストの開口部の幅は変化しない。その結果、２つのフォトレジスト層を適用することによって、下層のより大きいアンダーカット構造を形成することができ、銅のより厚い層を形成するためのフォトレジストのより厚い層によるリフトオフ作業をさらに円滑に行うことができる。いくつかの実施形態では、銅層１２２３は、コバルト層、ルテニウム層、又は上述の金属材料のうちの少なくとも１つを含む合金層によって置換されてもよい。より詳細な構造は図５に見ることができ、関連する説明を以下に提供する。

【0060】

本実施形態では、インターコネクトベース１２２は、２つの異なるレベルの金属層における導電線間の垂直電子接続を提供するために、半導体構造１００に形成される。このような場合、インターコネクトベース１２２は導電性ビアと見なすことができ、インターコネクト本体１２４は金属層１３０の導電線の一部とすることができる。しかしながら、本開示はこれに限定されない。いくつかの実施形態では、インターコネクトベース１２２は、異なる金属層の導電線間のビア結合に必要ではない。あるいは、インターコネクトベース１２２は、いくつかの利点を有する３Ｄ ＭＭＩＣの受動デバイスを作製するためにも適用されてもよい。例えば、インターポーザ（例えば、ＰＩ）又はＰＣＢ上に通常形成される従来のＭＭＩＣと比較して、本開示の実施形態によって提供される方法及び半導体構造は、設計者が、インターコネクトベース１２２を形成するための半導体製造プロセスを利用することによって、より小さいフォームファクタ及びより高い精度（帯域幅及びゲイン（利得）等）並びに歩留まりを取得するために、より良好な性能を有する３Ｄ ＭＭＩＣを作製することを可能にする。

【0061】

具体的には、本開示のインターコネクトベース１２２の形成方法は柔軟であり、多層３Ｄ ＭＭＩＣの受動デバイスを集積するために採用されてもよい。例えば、インターコネクトベース１２２は、導波路、バンドパスフィルタ、バンドストップフィルタ、並列又は直列に寄生Ｌ及びＣを有する共振器、π型又はＴ型のインピーダンス整合フィルタの一部として採用することができる。さらには、ＣＭＰプロセスの使用を減らすことができる改良ダマシン法を使用することによって、これらの３Ｄ ＭＭＩＣの埋め込み受動デバイスを低コストで形成することができる。さらに、これらの埋め込み（受動デバイスは、半導体構造内の他の平面デバイスに対して垂直であってもよいので、インターコネクトベース１２２内に形成される３Ｄ ＭＭＩＣの受動デバイスの大部分の電流は、垂直方向に沿って流れることになり、従って、これらの３Ｄ ＭＭＩＣによって生成される電磁場は、平面半導体デバイスによって生成される電磁場に対して垂直であることができ、これにより、回路間の相互干渉を著しく低減することができる。

【0062】

さらには、従来の銅ビアと比較して、３Ｄ ＭＭＩＣを作製するために採用されるインターコネクトベース１２２は、より大きいフォームファクタを有してもよい。例えば、インターコネクトベース１２２は、１μｍ～５００μｍの範囲の直径及び１０μｍ～４００μｍの範囲の厚さを有してもよく、一方、同じウェハ上の従来の銅ビアは、１０ｎｍ～１００ｎｍの範囲の直径及び１０ｎｍ～１μｍの範囲の厚さを有してもよい。

【0063】

インターコネクトベース１２２が形成された後、その上に、図１に示すような金属層１３０及び誘電体層１４０を形成することができる。本実施形態では、銅めっき（電気めっき及び無電解めっきを含む）プロセスにより、例えばＡＩ学習及び監視方法による正確な厚さ制御が可能となるため、銅層１２２３の厚さをベース領域１１９の深さとほぼ同じに制御することができる。それゆえ、インターコネクト本体１２４の表面と絶縁層１１６の表面とを略同一平面にすることができるので、インターコネクト本体１２４の上に誘電体層１４０を形成することができ、絶縁層１１６の表面を適切にパターニングすることができる。

【0064】

誘電体層１４０がパターニングされた後、金属層１３０を形成することができる。本実施形態では、金属層１３０は、インターコネクト本体１２４と、導電性トレース１３２及び１３４とを含む。インターコネクト本体１２４はインターコネクトベース１２２上に配置され、導電性トレース１３２及び１３４は絶縁層１１６上に配置される。いくつかの実施形態では、導電性トレース１３２及び１３４は、金属層１３０内の他の導電線の一部であってもよい。

【0065】

本実施形態では、金属層１３０は、上述したインターコネクトベース１２２の形成方法（リフトオフ法）と同様の方法によって形成することができる。すなわち、金属層１３０は、所望のラインを形成するため及びＣＭＰプロセスの使用を低減するために、誘電体層１４０の開口部を充填するように堆積されてもよく、これにより、半導体製造プロセスが簡略化され、資源（例えば、水、スラリー、電気、人力、導電性材料等）、ダミーロードの余分な設計、ディッシュ効果（ｄｉｓｈ ｅｆｆｅｃｔ）、信頼性の問題、時間並びにコストが低減される。従って、本開示のいくつかの実施形態では、インターコネクトベース１２２及びインターコネクト本体１２４の形成は両方とも、ＣＭＰプロセスの使用を低減することができる改良ダマシン法に基づく。

【0066】

さらには、いくつかの実施形態では、導電性トレース１３２、１３４及びインターコネクト本体１２４は、種々の厚さを有することができ、さらには従来の方法によって形成される導電性トレースの厚さを上回ることさえできる。ＣＭＰ法は、長時間の銅の層とｌｏｗ－ｋ誘電体材料との間の劣化した付着性によって制限される可能性があるが、改良ダマシン法及びリフトオフプロセスは、より厚い銅層をめっきするために適用することができ、その結果、導電性トレース１３２、１３４及びインターコネクト本体１２４の抵抗を低下させることができる。いくつかの実施形態では、より厚い銅層及びより低い抵抗を伴うそのような導電性トレース１３２及び１３４は、チップの外側領域だけでなく、高電力デバイスを形成するために非常に有用であることができる。

【0067】

加えて、本実施形態では、インターコネクト本体１２４並びに導電性トレース１３２及び１３４の厚さが同じであるため、インターコネクト本体１２４並びに導電性トレース１３２及び１３４のすべてを１回の銅めっきプロセスと１回のリフトオフプロセスとで形成することができる。しかしながら、いくつかの他の実施形態では、金属層１３０内の導電性トレース１３２、１３４及びインターコネクト本体１２４は、異なる厚さを有することが可能である。例えば、導電性トレース１３２がより高い電力伝送のために採用される場合、導電性トレース１３２は、導電性トレース１３２がより低い抵抗を有し、これにより電力伝送効率を増加させることができるように、厚さ差ΔＴ_２だけ一般導電性トレース１３４及びインターコネクト本体１２４の厚さ（１２４及び１３４の厚さは等しい）より大きい厚さを有してもよい。このような場合、銅層は、金属層１３０中の導電性トレース１３４（いくつかの実施形態では、バリア層及び銅－リン合金層も銅層とともにめっきされてもよい）、インターコネクト本体１２４、及び導電性トレース１３２の第１の部分を同じ厚さで形成するためにめっきされてもよい。次いで、第１のリフトオフプロセスを行って、より高い電力伝送のために、導電性トレース１３４及びインターコネクト本体１２４、並びに導電性トレース１３２の第１の部分を形成することができる。その後、導電性トレース１３４及びインターコネクト本体１２４を覆うように別のフォトレジスト層が設けられる一方で、導電性トレース１３２の第１の部分上に開口部が形成される。次に、フォトレジストの開口部内（すなわち、導電性トレース１３２上）及びフォトレジスト層上に、厚さ差ΔＴ_２に等しい厚さだけ別の銅層をめっきすることができる（いくつかの実施形態では、バリア層及び銅－リン合金層も銅層とともにめっきされてもよい）。最後に、第２のリフトオフプロセスを連続的に行って、導電性トレース１３２の第２の部分を形成することができる。その結果、導電性トレース１３４又はインターコネクト本体１２４の厚さよりも厚さ差ΔＴ_２だけ大きい厚さを有する、より高い電力伝送用の導電性トレース１３２を形成することができる。

【0068】

いくつかの実施形態では、そのようなプロセスは、複数の異なる厚さを有する導電性トレース及び／又はインターコネクト本体を形成するように、複数回繰り返されることが可能である。すなわち、ｑ（１より大きい整数）個の異なる厚さを有する導電性トレース及び／又はインターコネクト本体がある場合、その導電性トレース及び／又はインターコネクト本体は、それらの厚さの順序に従って形成することができ、最も薄い導電性トレース及び／又はインターコネクト本体を最初に形成し、最も厚い導電性トレース及び／又はインターコネクト本体を最後に形成することで、製造プロセスの効率をｑ倍だけ向上させることができる。

【0069】

同様に、インターコネクトベース１２２も、異なる厚さで形成されてもよい。例えば、ｐ（１より大きい整数）個の異なる厚さを有するインターコネクトベース１２２がある場合、金属めっきプロセス及びリフトオフプロセスを含む前の段落で与えられた方法を適用して、ｐ回で最小の厚さを有するものから最大の厚さを有するものまでインターコネクトベースを形成することができる。

【0070】

以下では、本開示のいくつかのさらなる実施形態が、金属層の他の可能な製造方法及び構造を紹介するために提示される。

【0071】

図５は、本開示の１つの実施形態に係る金属層２３０の断面図である。金属層２３０は、第２の絶縁層２１６の上に配置された導電性トレース２３２と、インターコネクトベース２２２の上に配置されたインターコネクト本体２２４とを含む。図５に示すように、導電性トレース２３２及びインターコネクト本体２２４は、誘電体層２４０によって互いに隔てられてもよい。いくつかの実施形態では、誘電体層１４０と同様に、誘電体層２４０は、ｌｏｗ－ｋ定数（低誘電率）を有する材料を含むことができる。本実施形態では、導電性トレース２３２及びインターコネクト本体２２４は、上述したインターコネクトベース１２２の形成に採用されるプロセスと同様のプロセスによって形成することができ、金属層２３０の形成に用いられるプロセスも金属層１３０の形成に採用されるプロセスと同様である。例えば、絶縁層２１６が形成された後、その上にフォトレジスト層をパターニングすることができ、次いで、バリア層Ｂ１、銅－リン合金Ｐ１、銅層Ｃ１を順次形成することができる。

【0072】

その後、バリア層Ｂ１、銅－リン合金Ｐ１及び銅層Ｃ１の不要な部分は、フォトレジスト層とともにリフトオフプロセスにより除去することができる。本開示の１つの実施形態では、フォトレジスト層上に残っている不要な銅をフォトレジスト層とともに確実に除去できるようにするために、絶縁層２１６の開口部を充填するように大きい厚さの銅層Ｃ１を一度にめっきする代わりに、ＡＩ学習技法による厚さ測定及び監視とともにいくつかのめっきプロセスが実行される。図５に示すように、銅層Ｃ１、Ｃ２、Ｃ３は、それぞれ３回のめっきプロセスによって形成されてもよく、銅層Ｃ１、Ｃ２、Ｃ３の各々は、誘電体層２４０の厚さの３分の１程度の厚さを有してもよい。しかしながら、本開示はこれに限定されない。いくつかの実施形態では、インターコネクト本体２２４又は導電性トレース２３２は、必要性に応じて、ただ１つの銅層又は他の数の銅層を含んでもよい。すなわち、いくつかの実施形態では、絶縁層２１６の開口部は、銅層Ｃ２及びＣ３をさらにめっきすることなく、バリア層Ｂ１、銅－リン合金Ｐ１、及び銅層Ｃ１によって充填されてもよい。

【0073】

絶縁層２１６の開口部が（絶縁層２１６の開口部を一度に充填することができる全厚を有する１つの銅層Ｃ１によって、又は連続的にＣ１、Ｃ２、及びＣ３等の複数の銅層によって（これは以下の図で採用される））充填された後、第３の絶縁層２５０を形成する前に、別の銅－リン合金層Ｐ２及び別のバリア層Ｂ２が順次形成される。このような場合、銅－リン合金層Ｐ１及びＰ２は銅層Ｃ１、Ｃ２及びＣ３とバリア層Ｂ１及びＢ２とで挟まれ、銅層Ｃ１、Ｃ２、Ｃ３はバリア層Ｂ１、Ｂ２の下層と上層との内に閉じ込められる。銅層Ｃ１、Ｃ２、Ｃ３上の銅－リン合金層Ｐ２は、銅層Ｃ１、Ｃ２、Ｃ３を酸化から保護することができる。いくつかの実施形態では、銅層Ｃ１、Ｃ２、及びＣ３は、コバルト層、ルテニウム層、又は上述の金属材料のうちの少なくとも１つを含む合金層によって置換されてもよい。いくつかの実施形態では、製作プロセスがまだ良好に開発されていない場合、銅層Ｃ１、Ｃ２、又はＣ３がめっきされた後、毎回オフライン測定が行われてもよい。このような場合、銅層Ｃ１、Ｃ２、Ｃ３がめっきされるたびに、銅層Ｃ１、Ｃ２、Ｃ３を保護するためにその上に銅－リン合金の層が形成されてもよい。しかしながら、本開示はこれに限定されない。

【0074】

さらには、本実施形態では、金属層２３０が最上部金属層である場合、平坦な上面を形成するために、ポリイミド層２６０が第３の絶縁層２５０上にさらに形成されてもよい（図５では、外部回路に接続するための上部及び下部の構造物は示されていない）。しかしながら、本開示はこれに限定されない。

【0075】

いくつかの実施形態では、半導体構造内の導電性トレースは、高周波信号伝送のために使用されてもよい。そのような実施形態では、表皮効果が顕著になり、低い信号伝送効率を引き起こす可能性がある。本開示において、信号伝送効率を向上させるために、次のように、トレース及びインターコネクト本体の総表面積を増加させるように導電性トレース及び／又はインターコネクト本体にｌｏｗ－ｋ誘電体が形成され、これにより、信号伝送効率を高めてもよい。

【0076】

図６は、本開示の１つの実施形態に係る金属層３３０の断面図である。いくつかの実施形態では、金属層３３０は、金属層１３０を置換するために採用されてもよい。いくつかの実施形態では、図６に示すように、誘電体層３４０は、第２の絶縁層３１６及びインターコネクトベース３２２上に形成される。本実施形態では、誘電体層３４０がパターニングされて複数の開口部３４１、３４２、３４３及び３４４が形成され、誘電体３４５が開口部３４１及び３４２の間に残され、誘電体３４６が開口部３４３及び３４４の間に残される。いくつかの実施形態では、誘電体層３４０並びに誘電体３４５及び３４６は、低誘電率を有する誘電体材料（すなわち、ｌｏｗ－ｋ材料）を含むことができる。

【0077】

図６に示すように、誘電体層３４０がパターニングされた後、先に説明したプロセスと同様のプロセスを行うことにより、バリア層Ｂ１、銅－リン合金層Ｐ１、銅層Ｃ１を誘電体層３４０の開口部３４１、３４２、３４３及び３４４に形成することができる。同様に、別の銅層Ｃ２が銅層Ｃ１上にめっきされる。

【0078】

さらには、図６に示すように、別の銅層Ｃ３が銅層Ｃ２及び誘電体３４５、３４６の上に堆積される。次に、銅－リン合金層Ｐ２及びバリア層Ｂ２が銅層Ｃ３上に順次形成され、銅層Ｃ１、Ｃ２及びＣ３はバリア層Ｂ１及びＢ２内に閉じ込められる。これにより、金属層３３０の導電性トレース３３２及びインターコネクト本体３２４が形成される。本実施形態では、誘電体３４５が導電性トレース３３２内に形成され、誘電体３４６がインターコネクト本体３２４内に形成されるので、導電性トレース３３２の表面積及びインターコネクト本体３２４の表面積が増加する。その結果、表皮効果による信号伝送効率の低下を軽減することができる。

【0079】

いくつかの実施形態では、図６に示すように、第３の絶縁層３５０が金属層３３０上に形成される。加えて、金属層３３０が最上部金属層である場合、すなわち、金属層３３０の上にさらなる金属層が形成されない場合、平坦な上面を得るために、ポリイミド層３６０が第３の絶縁層３５０上に形成されてもよい（図６では、外部回路に接続するための上部及び下部の構成物は示されていない）。

【0080】

図６に示すように、誘電体３４５及び３４６は、金属層３３０の底部から形成される。しかしながら、本開示はこれに限定されない。いくつかの他の実施形態では、誘電体は金属層３３０内に埋め込むことができる。

【0081】

図７は、本開示の１つの実施形態に係る、増加した伝導表面積を有する金属層４３０を示す断面図である。図７に示すように、誘電体層４４０は、第２の絶縁層４１６及びインターコネクトベース４２２上に形成することができる。本実施形態では、誘電体層４４０は、左ＭＭＩＣの導電性トレース４３２を形成するための第２の絶縁層４１６と、右ＭＭＩＣのインターコネクト本体４２４を形成するためのインターコネクトベース４２２との両方の上に２つの開口部を形成するようにパターニングされる。

【0082】

いくつかの実施形態では、図７に示すように、先に説明したプロセスと同様のプロセスを行うことにより、バリア層Ｂ１、銅－リン合金層Ｐ１、及び銅層Ｃ１を誘電体層４４０の開口部に形成して、導電性トレース４３２及びインターコネクト本体４２４を製作することができる。

【0083】

次に、フォトリソグラフィプロセスを用いて、２つの誘電体４４５及び４４６が銅層Ｃ１上に形成される。さらには、次いで、銅層Ｃ２が銅層Ｃ１並びに誘電体４４５及び４４６上にめっきされる。その結果、誘電体４４５及び４４６は、導電性トレース４３２及びインターコネクト本体４２４内の銅層Ｃ１及びＣ２内に埋め込まれる。

【0084】

さらには、図７に示すように、銅－リン合金層Ｐ２及びバリア層Ｂ２を銅層Ｃ２上に形成することができ、第３の絶縁層４５０を金属層４３０上に形成することができる。加えて、金属層４３０が最上部金属層である場合（すなわち、金属層４３０の上にさらなる金属層が形成されない場合）、平坦な上面を得るために、ポリイミド層４６０（又は同様のもの）が第３の絶縁層４５０上に形成される。いくつかの実施形態では、平坦なポリイミド層４６０を用いて、３Ｄ ＭＭＩＣのコプレーナ導波路（図示せず）をその上に形成することができる（図７では、外部回路に接続するための上部及び下部の構造物は示されていない）。

【0085】

図７に示される実施形態では、導電性トレース４３２及びインターコネクト本体４２４のそれぞれにおいて、誘電体４４５又は４４６のいずれかが埋め込まれている。しかしながら、本実施形態はこれに限定されない。いくつかの実施形態では、導電性トレース４３２及びインターコネクト本体４２４の表面積をさらに増加させるように、銅金属のより多くの層を形成することができるだけでなく、より多くの誘電体を埋め込むことができる。

【0086】

図８は、本開示の別の実施形態に係る、増加した伝導表面積を有する金属層５３０の断面図を示す。図８に示すように、誘電体層５４０を、第２の絶縁層５１６及びインターコネクトベース５２２上に形成することができる。本実施形態では、誘電体層５４０は、左ＭＭＩＣの導電性トレース５３２を形成するための第２の絶縁層５１６と、右ＭＭＩＣのインターコネクト本体５２４を形成するためのインターコネクトベース５２２との両方の上に２つの開口部を形成するようにパターニングされる。

【0087】

導電性トレース５３２及びインターコネクト本体５２４のそれぞれにおいて、少なくとも１つの誘電体５４５が埋め込まれている。加えて、銅堆積物の厚さを制御することにより、誘電体５４５を覆うことなく銅層Ｃ１上に銅層Ｃ２を形成することができる。加えて、銅層Ｃ２の表面と誘電体５４５の表面とは、略同一平面上にあることができる。このような場合、銅層Ｃ２及び誘電体５４５の上に銅層Ｃ３を形成することができる。また、銅層Ｃ３の上に、別のバリア層Ｂ２及び別の銅－リン合金層Ｐ２を形成することができる。これにより、図８に示すように、第３の絶縁層５５０及びポリイミド層５６０の平坦な層を形成することができる（図８では、外部回路に接続するための上部及び下部の構造物は示されていない）。

【0088】

図７及び図８に示される実施形態では、誘電体を導電線（例えば、導電性トレース４３２、５３２及びインターコネクト本体４２４、５２４）内に挿入する（組み込む）ことによって、表面積を増加させることができ、これにより、そのような導電線は高周波用途にとりわけ好適なものになる。他方、寸法を適切に設計することによって、図７及び図８の回路の両方を、ローパスフィルタ、バンドパスフィルタ、ハイパスフィルタ及びノッチフィルタ等のフィルタを形成するために適用することができる。

【0089】

上記のように伝送線路の表面積を大きくすることにより高周波信号伝送の効率を向上させることができるが、ダイサイズが小さいほど伝送線路間の距離が短くなるため、異なる高周波信号伝送間の干渉、すなわち電磁干渉（ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ ｉｎｔｅｒｆｅｒｅｎｃｅ、ＥＭＩ）がなお問題となる可能性がある。

【0090】

図９は、本開示の別の実施形態に係る同軸ケーブルとしての金属層６３０の断面図を示す。本実施形態では、金属層６３０は、誘電体層６４０によって分離される導電性トレース６３２、６３４及び６３６を含む。導電性トレース６３２は、高周波信号を伝送するために使用することができる一方、導電性トレース６３４及び６３６は、接地に結合されることが可能である。このような場合、導電性トレース６３２、６３４及び６３６は、３Ｄ導波路として使用することができる。しかしながら、本開示はこれに限定されない。いくつかの他の実施形態では、導電性トレース６３２、６３４及び６３６は、π型又はＴ型のインピーダンス整合フィルタとしても使用することができる（図９では、外部回路及び接地点に接続するための上部及び下部の構造物は示されていない）。

【0091】

いくつかの実施形態では、導電性トレース６３２、６３４及び６３６は、上記で説明され図示されるプロセスによって形成されてもよい。このような場合、導電性トレース６３２、６３４及び６３６の各々は、第１のバリア層Ｂ１と、第１の銅－リン合金層Ｐ１と、少なくとも１つの銅層Ｃ１と、第２のバリア層Ｂ２と、第２の銅－リン合金層Ｐ１とを含んでもよい。しかしながら、本開示はこれに限定されない。

【0092】

いくつかの実施形態では、導電性トレース６３４及び６３６は、導電性トレース６３２によって伝送される高周波信号によって引き起こされる電磁場を封じ込めるように、導電性トレース６３２と平行に走ってもよい。

【0093】

いくつかの実施形態では、導電性トレース６３２、６３４及び６３６は、Ｘ－Ｙ平面に沿って水平に延在する。しかしながら、本開示はこれに限定されない。他の実施形態では、導電性トレースがＺ方向に沿って垂直に延在する場合、同様の電磁シールド構造が採用される。

【0094】

図１０は、本開示の１つの実施形態に係る金属層７３０の上面図を示す。本実施形態では、金属層７３０は、方向Ｚに沿って上方に延在する導電性トレース７３２及び７３４を含む。このような実施形態では、接地に結合される導電性トレース７３４は、高周波信号を伝送するために使用される導電性トレース７３２を取り囲む。その結果、導電性トレース７３４は、ＥＭＩの問題を軽減するための（同軸ケーブル等の）完全なシールド壁を提供する。しかしながら、本開示はこれに限定されない。いくつかの他の実施形態では、内側導電性トレース７３２を接地することができるのに対し、高周波信号を伝送するために外側導電性トレース７３４を適用することができ、その場合、回路はπ型又はＴ型のインピーダンス整合フィルタの１つとして適用することができる（図１０では、外部回路及び接地点に接続するための上部及び下部の構造物は示されていない）。

【0095】

さらには、いくつかの実施形態では、高周波電流が流れることを可能にする表面積を増加させるために、複数の導電性トレースが、同じ高周波信号を伝送するために採用されてもよい。

【0096】

図１１は、本開示の別の実施形態に係る、一対の導波路としての金属層８３０の断面図を示す。本実施形態では、金属層８３０は、Ｘ－Ｙ平面に沿って延在する導電性トレース８３２、８３４、８３６及び８３８を含む。導電性トレース８３２及び８３４は、同じ高周波信号を送信するために使用され、導電性トレース８３６及び８３８は接地に結合される。このような実施形態では、金属層８３０を、高周波信号を伝送するための一対の導波路として採用することができ、高周波電流が流れる総表面積を増やすことができ、これにより、信号伝送効率を向上させることができる。他方、金属層８３０は、π型又はＴ型のインピーダンス整合フィルタとしても使用することができる（図１１では、外部回路及び接地点に接続するための上部及び下部の構造物は示されていない）。

【0097】

図１２は、本開示の１つの実施形態に係る、中心に複数の導電性トレースを有する同軸ケーブルとしての金属層９３０の上面図を示す。本実施形態では、金属層９３０は、Ｚ方向に沿って延在する導電性トレース９３１、９３２、９３３、９３４及び９３６を含む。導電性トレース９３１、９３２、９３３及び９３４は、同じ高周波信号を伝送するために使用され、導電性トレース９３６は接地に結合される。

【0098】

そのような実施形態では、導電性トレース９３１、９３２、９３３及び９３４は導電性トレース９３６によって取り囲まれているので、導電性トレース９３１、９３２、９３３及び９３４によって伝送される高周波信号によって引き起こされるＥＭＩを遮蔽することができる。それゆえ、いくつかの実施形態では、導電性トレース９３１、９３２、９３３及び９３４は、一対の上部及び下部の回路の間の同軸ケーブルとして適用されることができる。さらには、同じ高周波信号を伝送するためにさらに多くの導電性トレースが採用されるにつれて、高周波電流が流れる総表面積をさらに増加させることができる。適切な設計を通じて、この基本回路は、半導体（例えばＳｉ）インターポーザ（例えばＴＳＶ）のピン接続の１つとして適用することができ、その場合には、ピン間の結合を低減することができる。他方、内側導電性トレース９３１、９３２、９３３及び９３４は接地することができるのに対し、外側導電性トレース９３６は高周波信号を伝送するために適用することができ、その場合、回路はπ型又はＴ型のインピーダンス整合フィルタの１つとして適用することができる（図１２では、外部回路及び接地点に接続するための上部及び下部の構造物は示されていない）。

【0099】

要約すると、本開示の実施形態によって提供される半導体構造及び半導体の製造方法は、銅ＣＭＰプロセスの使用を低減するようなインターコネクト及び導電性トレースの形成を可能にする。それゆえ、製造時間及びコストを削減することができる。加えて、半導体構造内のインターコネクト及び／又は導電性トレースは、回路面積を減少させるだけでなく回路性能も増加させる３Ｄ ＭＭＩＣを作製するために採用されることができる。さらには、導電性トレース及びインターコネクト内に誘電体を埋め込むことによって、導電性トレース及びインターコネクトの表面積を増加させることができる。その結果、高周波信号の伝送効率を向上させることもできる。

【0100】

本開示及びその利点を詳細に説明したが、添付の特許請求の範囲によって定められる本開示の趣旨及び範囲から逸脱しない範囲で、本開示において様々な変更、置換、及び改変を行うことができるということを理解されたい。たとえば、上で論じられたプロセスの多くは、異なる方法論で実行することができ、他のプロセス、又はそれらの組み合わせによって置き換えることができる。

【0101】

さらに、本出願の範囲は、本明細書に記載されるプロセス、機械、製造、組成物、手段、方法、及び工程の特定の実施形態に限定されることを意図されていない。当業者であれば本開示から容易に理解するように、本明細書に記載される対応する実施形態と実質的に同じ機能を実行するか若しくは実質的に同じ結果を達成する、現在存在するか若しくは後に開発されるプロセス、機械、製造、組成物、手段、方法、又は工程が、本開示に従って利用されてもよい。従って、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法及び工程をその範囲内に含むことが意図される。

【符号の説明】

【0102】

１０ Ｐ型基板
１１ Ｐウェル
１２ Ｎウェル
１３ 浅溝型素子分離構造
１４ Ｎ型ドープ領域、第２の端子
１５ Ｐ型ドープ領域、第２の端子
１６ 層間誘電体層
１７ 第１の端子
１８ 第１のケイ酸塩ガラス層
１９ 第１の窒化ケイ素（ＳｉＮ）層
２０ 第２のケイ酸塩ガラス層
２１ 第２のＳｉＮ層
２２、２３ 電極金属（層）
１００ 半導体構造
１０２ ウェハ
１０４ 導電線
１１０ 層間誘電体層
１１２ 第１の絶縁層
１１４ 誘電体層
１１３ 開口部
１１５ 開口部
１１６ 第２の絶縁層
１１７ 開口部
１１９ ベース領域
１２０ インターコネクト
１２２ インターコネクトベース
１２２１ バリア材料の第１の導電層（バリア層）
１２２２ 銅－リン合金層
１２２３ 銅層
１２４ インターコネクト本体
１３０ 金属層
１３２、１３４ 導電性トレース
１４０ 誘電体層
２１６ 第２の絶縁層
２２２ インターコネクトベース
２２４ インターコネクト本体
２３０ 金属層
２３２ 導電性トレース
２４０ 誘電体層
２５０ 第３の絶縁層
２６０ ポリイミド層
３１６ 第２の絶縁層
３２２ インターコネクトベース
３２４ インターコネクト本体
３３０ 金属層
３３２ 導電性トレース
３４０ 誘電体層
３４１、３４２、３４３、３４４ 開口部
３４５、３４６ 誘電体
３５０ 第３の絶縁層
３６０ ポリイミド層
４１６ 第２の絶縁層
４２２ インターコネクトベース
４２４ インターコネクト本体
４３０ 金属層
４３２ 導電性トレース
４４０ 誘電体層
４４５、４４６ 誘電体
４５０ 第３の絶縁層
４６０ ポリイミド層
５１６ 第２の絶縁層
５２２ インターコネクトベース
５２４ インターコネクト本体
５３０ 金属層
５３２ 導電性トレース
５４０ 誘電体層
５４５ 誘電体
５５０ 第３の絶縁層
５６０ ポリイミド層
６３０ 金属層
６３２、６３４、６３６ 導電性トレース
６４０ 誘電体層
７３０ 金属層
７３２、７３４ 導電性トレース
８３０ 金属層
８３２、８３４、８３６及び８３８ 導電性トレース
９３０ 金属層
９３１、９３２、９３３、９３４、９３６ 導電性トレース
Ｂ１、Ｂ２ バリア層
Ｃ１、Ｃ２、Ｃ３ 銅層
Ｈ１ 第１の開口部
Ｈ２ 第２の開口部
ＰＲ１ フォトレジスト層
Ｐ１ 銅－リン合金層
Ｐ２ 銅－リン合金層
ＰＲ１－１ 開口部
Ｔ１ ＮＭＯＳトランジスタ
Ｔ２ ＰＭＯＳトランジスタ

【要約】      （修正有）

【課題】化学機械研磨（ＣＭＰ）プロセスの使用を低減するために改良ダマシン（Ｄａｍａｓｃｅｎｅ）法により製造されたインターコネクトを含む半導体構造及び半導体構造の製造方法を開示する。
【解決手段】半導体構造１００は、第Ｎの金属層１３０の導電線１０４と、第１の絶縁層１１２と、誘電体層１１４と、第２の絶縁層１１６と、インターコネクトベース１２２と、インターコネクト本体１２４と、を含む。第１の絶縁層は、導電線上にあり、その導電線の一部を覆うことはない。誘電体層は、第１の絶縁層上にあり、導電線の一部を覆うことはない。第２の絶縁層は、誘電体層上にあり、導電線の一部を覆うことはない。インターコネクトベースは、誘電体層、第１の絶縁層及び第２の絶縁層によって側面が取り囲まれている。インターコネクトベースの上面と第２の絶縁層の上面とは同一平面上にある。
【選択図】図１

【図1】

【図2A】

【図2B】

【図2C】

【図2D】

【図3】

【図4A】

【図4B】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】