特許 7584278 論理集積回路及び論理集積回路を用いた高安全制御システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-07

(45)【発行日】2024-11-15

(54)【発明の名称】論理集積回路及び論理集積回路を用いた高安全制御システム

(51)【国際特許分類】

   H03K 19/17764 20200101AFI20241108BHJP

   G01R 31/28 20060101ALI20241108BHJP

【ＦＩ】

H03K19/17764

G01R31/28 Q

G01R31/28 R

G01R31/28 V

【請求項の数】 8

(21)【出願番号】P 2020182761

(22)【出願日】2020-10-30

(65)【公開番号】P2022073018

(43)【公開日】2022-05-17

【審査請求日】2023-05-26

(73)【特許権者】

【識別番号】000005108

【氏名又は名称】株式会社日立製作所

(74)【代理人】

【識別番号】110000062

【氏名又は名称】弁理士法人第一国際特許事務所

(72)【発明者】

【氏名】金川 信康

(72)【発明者】

【氏名】池田 尚弘

(72)【発明者】

【氏名】下村 哲也

(72)【発明者】

【氏名】島村 光太郎

(72)【発明者】

【氏名】中野 洋

【審査官】工藤 一光

(56)【参考文献】

【文献】国際公開第２０１５／０７５７８３（ＷＯ，Ａ１）

【文献】特開２０１２－３８０２６（ＪＰ，Ａ）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０３Ｋ１９／１７３－１９／１７７９６

Ｇ０６Ｆ１１／０７－１１／２０

Ｇ０１Ｒ３１／２８－３１／３０３

Ｇ０１Ｒ３１／３１７－３１／３１９３

(57)【特許請求の範囲】

【請求項1】

入力値に対して論理演算を行い、出力値を出力する複数の論理エレメントが複数の段に渡って配置されている論理回路と、
前記論理回路の前記論理エレメントの前記出力値を検証する検証回路と、
前記論理回路が正常に動作しているか否かを検証するためのテストパターンを生成するテストパターン生成部と、
前記テストパターン生成部によって生成された前記テストパターンを、前記入力値と共に前記複数の論理エレメントに注入するテストパターン注入部と、
を備える論理集積回路であって、
前記論理回路は、複数のテスト対象単位に区分され、前記テスト対象単位の少なくとも一部は複数の段に渡って配置されている複数の論理エレメントを含んでおり、
前記検証回路は、前記テスト対象単位の最終段のエレメントの出力を検証する、
ことを特徴とする論理集積回路。

【請求項2】

前記論理回路は、
少なくとも第１段、第２段、第３段、及び第４段を含み、
前記検証回路は、
前記論理回路の第１段及び第２段からなる第１のテスト対象単位としての出力を検証し、
前記論理回路の第３段及び第４段からなる第２のテスト対象単位としての出力を検証する、
ことを特徴とする、請求項１に記載の論理集積回路。

【請求項3】

前記論理回路は、
少なくとも第１段、第２段、第３段、及び第４段を含み、
前記検証回路は、
前記論理回路の第１段及び第２段からなる第１のテスト対象単位の出力を検証し、
前記論理回路の第３段からなる第２のテスト対象単位としての出力を検証し、
前記論理回路の第４段からなる第３のテスト対象単位としての出力を検証する、
ことを特徴とする、請求項１に記載の論理集積回路。

【請求項4】

前記複数の論理エレメントは、
２組の入力データ同士を比較し、両者の一致または不一致を示す信号を出力する比較器を構成する、
ことを特徴とする、請求項１に記載の論理集積回路。

【請求項5】

前記論理集積回路は、
冗長化された機能ブロックを更に備え、
前記冗長化された機能ブロックの出力は、
前記テストパターン生成部によって生成され、前記テストパターン注入部によって注入される前記テストパターンと共に前記比較器に入力される、
ことを特徴とする、請求項４に記載の論理集積回路。

【請求項6】

請求項５に記載の論理集積回路を用いて、
前記テストパターン生成部は、
誤り無しのテストパターンと誤りありのテストパターンを交互に生成し、
前記テストパターン注入部は、
前記誤り無しのテストパターンと前記誤りありのテストパターンを交互に前記比較器に注入し、
前記比較器は、
前記誤り無しのテストパターンと前記誤りありのテストパターンに基づいて交番信号を生成し、
前記交番信号は、
整流素子で整流されて、リレーを動作させるために用いられる、
ことを特徴とする高安全制御システム。

【請求項7】

前記リレーが落下した場合、
車両のブレーキを動作させることを特徴とする、請求項６に記載の高安全制御システム。

【請求項8】

前記リレーが落下した場合、
車両の加速を停止させることを特徴とする、請求項６に記載の高安全制御システム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、論理集積回路及び論理集積回路を用いた高安全制御システムに関する。

【背景技術】

【0002】

近年、制御の自動化が進み、電子制御装置の安全性、信頼性への要求が高まっている。例えば、電子制御装置の安全性を確保するために、異常発生時には直ちにその異常を検出し、動作を停止することが求められている。

【0003】

従来、異常を検出するための誤り検出機能付き論理回路は、二線論理に代表される冗長論理を用いたセルフチェッキング論理によって構成されることが多かった。また、論理回路（特にマイクロプロセッサ）に関しては、２重化した上でその出力を比較し、チェックする方法が広く用いられ、更には比較器をセルフチェッキング論理によって構成することが望ましい。

【0004】

上述した従来技術でセルフチェッキング論理を実現するためには、故障モードが限定され、かつ既知である必要がある。このため、論理回路があらかじめ固定されている必要があり、上述したセルフチェッキング論理をゲートアレイまたはＣＢＩＣ（Ｃｅｌｌ－ｂａｓｅｄ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）などのカスタムＬＳＩで構成する必要があった。

【0005】

一方、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等のプログラマブル素子によってセルフチェッキング論理を実現するためには、当該論理がどのような故障をしても検出可能でなければならない。このため、いわゆるＣｅｌｌ Ｆａｕｌｔ Ｍｏｄｅｌに従えば、ｎ入力の論理回路に対して２＾ｎのテストパターンが必要となり、多入力論理ではテストパターン数の爆発を招くことがある。
一例として、３２ｂｉｔのデータ同士を比較する比較器の場合、入力数は６４本となり、故障検出のためのテストパターン数は２＾６４、すなわち１．８４ｘ１０＾１９となる。仮にテストパターンの注入を１００ＭＨｚで実行したとしても、テストの完了までに５８４９年を要することになる。

【0006】

以上のような背景のもと、テストパターン数の爆発を防ぐ手段として、国際公開第２０１５－０７５７８３号（特許文献１）には「ムーアの法則にしたがった集積度の向上に伴い、ＡＳＩＣを製造するためのマスクの設計製造コストが高騰する傾向にあり、よほどの量産品でない限りＡＳＩＣを適用できなくなることが予測される。特に本発明の対象とする高信頼、高安全なシステムでは用途の特殊性から自ずと生産量が限られている。そこで、製造に際して初期費用を抑えられるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）の利用が期待される。ＦＰＧＡを用いる場合に問題となるテストパターン数の爆発を防ぐことを目的とする。目的とする論理回路を構成する各ＬＵＴの出力をＦＰＧＡの外側に引き出し、検証回路でチェックする」技術が記載されている。

【先行技術文献】

【特許文献】

【0007】

【文献】国際公開第２０１５－０７５７８３号

【発明の概要】

【発明が解決しようとする課題】

【0008】

特許文献１には、ＦＰＧＡを構成する論理エレメント毎にテスト対象とすることでテストパターン数の爆発を回避する方法が提案されている。ＦＰＧＡを構成する論理エレメントの入力数は高々、４～６であるため、論理エレメント１個あたりのテストパターン数は２＾４～２＾６、すなわち１６～６４となる。複数の論理エレメントから構成される論理回路全体のテストのためのテストパターン数は、論理回路全体を構成する論理エレメントの数を１６～６４に乗じた値となり、テストパターン数は爆発せずに実用的な値となる。

【0009】

しかしながら、特許文献１によればテストパターン数の爆発を回避することができるものの、テスト対象である論理エレメントの出力をチェックする外部検証回路の回路規模の削減に更なる考慮が望まれる。論理エレメントの出力をチェックする外部検証回路はフェールセーフに実現するため、フェールセーフな論理が固定されたカスタムＬＳＩか個別部品によって構成する必要があり、電子機器の寸法が大きくなってしまうという課題がある。
一例として、３２ｂｉｔのデータ同士を比較する比較器の場合、４入力の論理エレメントが２１個必要となる。これらの２１の入力を検証するための回路を個別部品によって構成すると、外部検証回路の寸法が拡大すると共に、コストが膨らむ。

【0010】

そこで、本開示は、テストパターン数の爆発を回避すると共に、論理エレメントの出力をチェックする外部検証回路の回路規模を削減することが可能な論理集積回路及び論理集積回路を用いた高安全制御システムを提供することを目的とする。

【課題を解決するための手段】

【0011】

上記の課題を解決するために、代表的な本開示の論理集積回路は、入力値に対し論理演算を行い、出力値を出力する複数の論理エレメントを含む複数の段からなる論理回路と、前記論理回路の前記論理エレメントの前記出力値を検証する検証回路と、を備える論理集積回路であって、前記検証回路は、前記複数の段による出力をテスト対象単位とする。

【発明の効果】

【0012】

本開示によれば、テストパターン数の爆発を回避すると共に、論理エレメントの出力をチェックする外部検証回路の回路規模を削減することが可能な論理集積回路及び論理集積回路を用いた高安全制御システムを提供することができる。
上記した以外の課題、構成及び効果は、以下の実施形態の説明により明らかにされる。

【図面の簡単な説明】

【0013】

【図1】図１は、本開示の実施例１に係る論理集積回路の論理回路におけるプログラマブル素子の構成の一例を示す図である。

【図2】図２は、本開示の実施例２に係る論理集積回路の論理回路におけるプログラマブル素子からなる３２ｂｉｔ：３２ｂｉｔ比較器の構成の一例を示す図である。

【図3】図３は、本開示の実施例２に係る論理集積回路の論理回路におけるプログラマブル素子からなる１２８ｂｉｔ：１２８ｂｉｔ比較器の構成の一例を示す図である。

【図4】図４は、本開示の実施例２に係る論理集積回路の論理回路におけるプログラマブル素子からなる１２８ｂｉｔ：１２８ｂｉｔ比較器の構成の別の一例を示す図である。

【図5】図５は、本開示の実施例３に係る論理集積回路の外部検証回路の構成の一例を示す図である。

【図6】図６は、本開示の実施例３に係る論理集積回路の外部検証回路の構成の別の一例を示す図である。

【図7】図７は、本開示の実施例４に係る論理集積回路における初段の論理エレメントのテストパターンの一例を示す図である。

【図8】図８は、本開示の実施例４に係る誤り無しのテストパターンと誤りありのテストパターンとを交互に注入する場合の一例を示す図である。

【図9】図９は、本開示の実施例４に係る論理集積回路における第２段の論理エレメントのテストパターンの一例を示す図である。

【図10】図１０は、本開示の実施例５に係る論理集積回路を用いた高安全制御システムの構成の一例を示す図である。

【図11】図１１は、４入力論理エレメントの場合のテスト対象単位（段数）とテストパターン数の爆発を示すグラフである。

【図12】図１２は、６入力論理エレメントの場合のテスト対象単位（段数）とテストパターン数の爆発を示すグラフである。

【発明を実施するための形態】

【0014】

以下、図面を参照して、本開示の実施形態について説明する。なお、この実施形態により本開示が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付して示している。

【0015】

上述したように、本開示は、テストパターン数の爆発を回避すると共に、論理エレメントの出力をチェックする外部検証回路の回路規模を削減することが可能な論理集積回路及び論理集積回路を用いた高安全制御システムを提供することを目的としている。
上記目的を達成するために、本開示では、テストパターン数が爆発する直前まで、より多くの数の論理エレメントを一つのテスト対象（テスト対象単位）とする。

【0016】

任意の論理回路（特にマイクロプロセッサ）に関しては、２重化した上でその出力を比較チェックする方法も広く用いられ、更には比較器をセルフチェッキング論理によって構成することが望ましいことから、本開示では、比較器をプログラマブル論理で実現することを前提としている。

【0017】

比較器をプログラマブル論理で実現する場合、一例として、初段の論理エレメントでビットごとの排他的論理和（ＸＯＲ）と複数ビットの論理和（ＯＲ）、２段目以降の論理エレメントで複数ビットの論理和（ＯＲ）のツリーを構成することが考えられる。ここで、何段までのツリーを一つのテスト対象（テスト対象単位）とするかを、図１１及び図１２を参照して検討する。

【0018】

まず、図１１を参照して、４入力論理エレメントの場合を検討する。図１１は、４入力論理エレメントの場合のテスト対象単位（段数）とテストパターン数の爆発を示すグラフであり、各段数毎に、テストパターン数を示す。
１段分をテスト対象単位とした場合：入力数は４であり、テストパターン数は２＾４＝１６となる。
２段分までをテスト対象単位とした場合：入力数は４＾２＝１６であり、テストパターン数は２＾１６＝６５５３６となる。もし仮にテストパターンの注入を１００ＭＨｚで実行したとすると、０．６５ｍｓでテスト完了が可能である。
３段分までをテスト対象単位とした場合：入力数は４＾３＝６４であり、テストパターン数は２＾６４＝１．８４ｘ１０＾１９と爆発する。もし仮にテストパターンの注入を１００ＭＨｚで実行したとすると、テスト完了までに５８４９年かかることになる。

【0019】

次に、図１２を参照して、６入力論理エレメントの場合を検討する。図１２は、６入力論理エレメントの場合のテスト対象単位（段数）とテストパターン数の爆発を示すグラフであり、各段数毎に、テストパターン数を示す。
１段分をテスト対象単位とした場合：入力数は６であり、テストパターン数は２＾６＝６４となる。
２段分までをテスト対象単位とした場合：入力数は６＾２＝３６であり、テストパターン数は２＾３６＝６．８７ｘ１０＾１０となる。もし仮にテストパターンの注入を１００ＭＨｚで実行したとすると、１１．５分でテスト完了が可能である。
３段分までをテスト対象単位とした場合：入力数は６＾３＝２１６であり、テストパターン数は２＾２１６＝１．０５ｘ１０＾６５と爆発する。もし仮にテストパターンの注入を１００ＭＨｚで実行したとしても、テスト完了までに３．３４ｘ１０＾４９年かかることになる。この時間は現在見積もられている宇宙の年齢（１３８億年）や陽子崩壊までの寿命（１０＾３３年以上）と比べても遥かに長い時間である。
以上の検討により、２段分の出力を１つのテスト対象（テスト対象単位）とすることが、実用的なテストパターン数でテスト対象単位数を最小にでき、外部検証回路の回路規模を最小にすることができる。
ただし、本開示はこれに限定されず、入力の数や外部検証回路の性能等、論理集積回路の構成に応じて、テストパターン数の爆発を回避しつつ、外部検証回路の寸法を抑えることができる限り、何段分かをテスト対象単位とするかを適宜に設定してもよい。

【実施例1】

【0020】

次に、図１を参照して、本開示の実施例１に係る論理集積回路の論理回路におけるプログラマブル素子の構成について説明する。

【0021】

図１は、本開示の実施例１に係る論理集積回路の論理回路１５０におけるプログラマブル素子１００の構成の一例を示す図である。
本開示の実施例１に係る論理集積回路は、入力値に対し論理演算を行い、出力値を出力する複数の論理エレメントを含む複数の段からなる論理回路１５０と、論理回路の論理エレメントの出力値を検証する検証回路（図１に図示せず）とを備える。
なお、論理回路の論理エレメントの出力値を検証する検証回路の詳細は、図５～図６を参照して説明するため、ここではその説明を省略し、論理回路１５０を中心に説明する。

【0022】

上述したように、図１は、論理回路１５０におけるプログラマブル素子１００の構成の一例を示す。論理回路１５０の比較対象となる入力データは、テストパターン生成部２０によって生成されたテストパターンを排他的論理和（ＸＯＲ）（図では中に＋のある〇で示す）で重畳されて、比較器を構成するプログラマブル素子１００に入力される。

【0023】

図１に示すように、論理回路１５０におけるプログラマブル素子１００は、３段構成であり、それぞれの段に論理エレメント１０が配置されている。
なお、本開示では、それぞれの論理エレメントを一意に特定するために、「１０－ｘ－ｙ」との形式の符号を用いており、ここでは、「１０」は、論理エレメントであることを示す、「ｘ」は、当該論理エレメントが何段目に属しているかを示し、「ｙ」は、当該論理エレメントがｘ番目の段において何番目であるかを示す。一例として、論理エレメント１０－２－４は、論理回路の「２段」における「４番」の論理エレメントである。
また、テスト対象単位１や、テスト対象単位の出力２等についても、同様の形式の符号を用いている。

【0024】

図１に示すように、論理回路１５０におけるプログラマブル素子１００内では、初段の論理エレメント１０－１－１～１０－１－４と２段目の論理エレメント１０－２－１、初段の論理エレメント１０－１－５～１０－１－８（説明の便宜上、図１で省略）と２段目の論理エレメント１０－２－２（説明の便宜上、図１で省略）、初段の論理エレメント１０－１－９～１０－１－１２（説明の便宜上、図１で省略）と２段目の論理エレメント１０－２－３（説明の便宜上、図１で省略）、初段の論理エレメント１０－１－１３～１０－１－１６と２段目の論理エレメント１０－２－４はそれぞれ、（図１における点線で示す）テスト対象単位１－１－１～１－１－４となり、出力２－１－１～２－１－４としてプログラマブル素子１００の外部に出力され、外部検証回路（図５、６参照）でチェックされる。
また、３段目の論理エレメント１０－３は、単独でテスト対象単位１－２となり、出力２－２としてプログラマブル素子１００の外部に出力し、外部検証回路（図５、６参照）でチェックされる。

【0025】

以上説明した実施例１に係る論理集積回路の論理回路１５０におけるプログラマブル素子１００の構成によれば、従来では２１個の論理エレメントであったテスト対象単位は、テスト対象単位１－１－１～１－１－４、テスト対象単位１－２の合計５個に削減される。
更に、テストパターン数について、テスト対象単位１－１－１～１－１－４がそれぞれ２＾１６＝６５５３６となり、テスト対象単位１－２が２＾４＝１６で合計４ｘ２＾１６＋２＾４＝２６２１６０となるため、テストパターンの検証を実用的な時間内で完了させることができると共に、外部検証回路の回路規模を削減することができる。

【実施例2】

【0026】

次に、図２を参照して、本開示の実施例２に係る論理集積回路の論理回路におけるプログラマブル素子からなる３２ｂｉｔ：３２ｂｉｔ比較器の構成について説明する。

【0027】

図２は、本開示の実施例２に係る論理集積回路の論理回路におけるプログラマブル素子からなる３２ｂｉｔ：３２ｂｉｔ比較器２５０の構成の一例を示す図である。
図２に示すように、比較器２５０の比較対象の入力データとなるＩＮａｉ、ＩＮｂｉ（ｉ： ０…３１、ａ／ｂ：検査対象のデータの区別）は、テストパターン生成部２０－ａ及びテストパターン生成部２０－ｂの２つのテストパターン生成部によって生成されたテストパターンを排他的論理和（ＸＯＲ）（図では中に＋のある〇で示す）で重畳された後、比較器２５０を構成するプログラマブル素子１００に入力される。

【0028】

図２に示す比較器２５０は、２つのテストパターン生成部によって生成されたテストパターンを入力する点において、図１を参照して説明した論理回路と相違する。ここで、テストパターン生成部を、テストパターン生成部２０－ａ及びテストパターン生成部２０－ｂとの２つで実現しているのは、同一原因故障を回避するために、検査対象のデータ毎にテストパターン生成部２０－ａ、２０－ｂと独立させた方が望ましいからである。
このように、仮にテストパターン生成部２０－ａ及びテストパターン生成部２０－ｂの内、一方が故障しても、他方のテストパターン生成部でテストパターンを生成することができるため、論理回路について異常が発生したか否かを確実に検出することができる。

【0029】

図２に示すように、比較器２５０におけるプログラマブル素子１００は、３段構成であり、それぞれの段に論理エレメント１０が配置されている。
より具体的には、図２に示すように、プログラマブル素子１００内では、初段の論理エレメント１０－１－１～１０－１－１６は、比較器２５０を構成するためのビット毎（ＩＮａｉとＩＮｂｉ（ｉ： ０…３１））の排他的論理和（ＸＯＲ）と複数ビットの論理和（ＯＲ）とを構成し、２段目の論理エレメント１０－２－１～１０－２－４、３段目の論理エレメント１０－３は４入力論理和（ＯＲ）を構成する。

【0030】

初段の論理エレメント１０－１－１～１０－１－４と２段目の論理エレメント１０－２－１、初段の論理エレメント１０－１－５～１０－１－８（説明の便宜上、図２で省略）と２段目の論理エレメント１０－２－２（説明の便宜上、図２で省略）、初段の論理エレメント１０－１－９～１０－１－１２（説明の便宜上、図２で省略）と２段目の論理エレメント１０－２－３、初段の論理エレメント１０－１－１３～１０－１－１６と２段目の論理エレメント１０－２－４はそれぞれ、（図２における点線で示す）テスト対象単位１－１－１～１－１－４となり、出力２－１－１～２－１－４としてプログラマブル素子１００の外部に出力され、外部検証回路（図５、６参照）でチェックされる。
また、３段目の論理エレメント１０－３は、単独でテスト対象単位１－２となり、出力２－２としてプログラマブル素子１００の外部に出力され、外部検証回路（図５、６参照）でチェックされる。

【0031】

以上説明した実施例２に係る論理回路におけるプログラマブル素子１００からなる比較器２５０の構成によれば、従来では２１個の論理エレメントであったテスト対象単位は、テスト対象単位１－１－１～１－１－４、テスト対象単位１－２の合計５個に削減される。
更に、テストパターン数について、テスト対象単位１－１－１～１－１－４がそれぞれ２＾１６＝６５５３６となり、テスト対象単位１－２が２＾４＝１６で合計４ｘ２＾１６＋２＾４＝２６２１６０となるため、テストパターンの検証を実用的な時間内で完了させることができると共に、外部検証回路の回路規模を削減することができる。

【0032】

次に、図３を参照して、本開示の実施例２に係る論理集積回路の論理回路におけるプログラマブル素子からなる１２８ｂｉｔ：１２８ｂｉｔ比較器の構成について説明する。

【0033】

図３は、本開示の実施例２に係る論理集積回路の論理回路におけるプログラマブル素子からなる１２８ｂｉｔ：１２８ｂｉｔ比較器３５０の構成の一例を示す図である。

【0034】

図３に示すように、比較器３５０におけるプログラマブル素子１００は、４段構成であり、それぞれの段に論理エレメント１０が配置されている。
図２に示す３２ｂｉｔ：３２ｂｉｔ比較器２５０と同様に、図３に示す１２８ｂｉｔ：１２８ｂｉｔ比較器３５０では、初段の論理エレメント１０－１－１～１０－１－４と２段目の論理エレメント１０－２－１、初段の論理エレメント１０－１－５～１０－１－８（説明の便宜上、図３で省略）と２段目の論理エレメント１０－２－２（説明の便宜上、図３で省略）、初段の論理エレメント１０－１－９～１０－１－１２（説明の便宜上、図３で省略）と２段目の論理エレメント１０－２－３（説明の便宜上、図３で省略）、初段の論理エレメント１０－１－１３～１０－１－１６と２段目の論理エレメント１０－２－４、…初段の論理エレメント１０－１－６１～１０－１－６４と２段目の論理エレメント１０－２－１６はそれぞれ、（図３における点線で示す）テスト対象単位１－１－１～１－１－１６となり、出力２－１－１～２－１－１６としてプログラマブル素子１００の外部に出力され、外部検証回路（図５、６参照）でチェックされる。

【0035】

一方、３段目の論理エレメント１０－３－１～１０－３－４及び４段目の論理エレメント１０－４はそれぞれ、単独でテスト対象単位１－２－１～１－２－４、１－３となり、出力２－２－１～２－２－４、２－３としてプログラマブル素子１００の外部に出力され、外部検証回路（図５、６参照）でチェックされる。つまり、初段及び２段目に属する論理エレメントをまとめて１つのテスト対象単位としており、３段目及び４段目に属する論理エレメントはそれぞれ個別の対象単位となる。

【0036】

以上説明した実施例２に係る論理回路におけるプログラマブル素子１００からなる１２８ｂｉｔ：１２８ｂｉｔ比較器３５０の構成によれば、従来では８５個の論理エレメントであったテスト対象単位は、テスト対象単位１－１－１～１－１－１６、テスト対象単位１－２－１～１－２－４、１－３の合計２１個に削減される。
更に、テストパターン数について、テスト対象単位１－１－１～１－１－１６がそれぞれ２＾１６＝６５５３６となり、テスト対象単位１－２－１～１－２－４、１－３がそれぞれ２＾４＝１６で合計１６ｘ２＾１６＋５ｘ２＾４＝１０４８６５６となるため、テストパターンの検証を実用的な時間内で完了させることができると共に、外部検証回路の回路規模を削減することができる。

【0037】

次に、図４を参照して、本開示の実施例２に係る論理集積回路の論理回路におけるプログラマブル素子からなる１２８ｂｉｔ：１２８ｂｉｔ比較器の構成の一例について説明する。

【0038】

図４は、本開示の実施例２に係る論理集積回路の論理回路におけるプログラマブル素子からなる１２８ｂｉｔ：１２８ｂｉｔ比較器４５０の構成の一例を示す図である。
図４に示すように、比較器４５０におけるプログラマブル素子１００は、４段構成であり、それぞれの段に論理エレメント１０が配置されている。

【0039】

図４に示す論理集積回路におけるプログラマブル素子からなる１２８ｂｉｔ：１２８ｂｉｔ比較器４５０の構成は、図３を参照して説明した１２８ｂｉｔ：１２８ｂｉｔ比較器３５０の構成と実質的に同様であるが、図４に示す１２８ｂｉｔ：１２８ｂｉｔ比較器４５０では、３段目の論理エレメント１０－３－１～１０－３－４と、４段目の論理エレメント１０－４とをまとめ、１つのテスト対象単位１－２としている点において、３段目の論理エレメントと、４段目の論理エレメントとのそれぞれを個別のテスト対象単位とする図３の１２８ｂｉｔ：１２８ｂｉｔ比較器３５０と異なる。
また、図４に示すように、４段目の論理エレメント１０－４の出力２－２は、プログラマブル素子１００の外部に出力され、外部検証回路（図５、６参照）でチェックされる。

【0040】

以上説明した実施例２に係る論理回路におけるプログラマブル素子１００からなる１２８ｂｉｔ：１２８ｂｉｔ比較器４５０の構成によれば、従来では８５個の論理エレメントであったテスト対象単位は、テスト対象単位１－１－１～１－１－１６、テスト対象単位１－２の合計１７個に削減される。これにより、図３に示す比較器３５０に比べて、テスト対象単位を更に削減することができるため、外部の検証回路の構成を更に簡略化することができる。
更に、テストパターン数について、テスト対象単位１－１－１～１－１－１６、テスト対象単位１－２がそれぞれ２＾１６＝６５５３６で合計（１６＋１）ｘ２＾１６＝１１１４１１２となるため、テストパターンの検証を実用的な時間内で完了させることができると共に、外部検証回路の回路規模を削減することができる。

【実施例3】

【0041】

次に、図５及び図６を参照して、本開示の実施例３に係る外部検証回路の構成について説明する。

【0042】

図５は、本開示の実施例３に係る外部検証回路５５０の構成の一例を示す図である。図５に示す外部検証回路５５０は、例えば図２を参照して説明した３２ｂｉｔ：３２ｂｉｔ比較器２５０及び図４を参照して説明した１２８ｂｉｔ：１２８ｂｉｔ比較器４５０による出力を検証するための外部検証回路である。

【0043】

外部検証回路５５０では、極性が途中で反転されて直列に接続されたＤ－フリップフロップＤＦＦ０－１～ＤＦＦ０－ｎ、Ｄ－フリップフロップＤＦＦ１－１～ＤＦＦ１－２がそれぞれフェールセーフ論理積（ＡＮＤ）ＦＳ－ＡＮＤ０、ＦＳ－ＡＮＤ１を構成している。
なお、外部検証回路５５０を図２に示す比較器２５０に適用した場合、ｎ＝４であり、図４に示す比較器４５０に適用した場合、ｎ＝１６である。

【0044】

各フェールセーフ論理積（ＡＮＤ）が構成するＤ－フリップフロップのクロック端子への入力が一巡する毎に、Ｑ出力が反転動作をする。すなわち、全てのクロック端子に交番信号が入力されると反転する交番信号をＱ端子から出力することから、フェールセーフ論理積（ＡＮＤ）と呼ばれている。

【0045】

フェールセーフ論理積（ＡＮＤ）ＦＳ－ＡＮＤ１を構成するＤ－フリップフロップのクロック端子には、テスト対象単位１－１－１～１－１－４からの出力２－１２－１－１～２－１－４（図２、図４参照）、またはテスト対象単位１－１－１～１－１－１６からの出力２－１－１～２－１－１６（図４参照）が入力される。また、フェールセーフ論理積（ＡＮＤ）ＦＳ－ＡＮＤ０を構成するＤ－フリップフロップのクロック端子には、フェールセーフ論理積（ＡＮＤ）ＦＳ－ＡＮＤ１からの出力とテスト対象単位１－２からの出力２－２（図２、図４参照）が入力される。

【0046】

以上説明した、図５に示す外部検証回路５５０の構成によれば、テスト対象単位１－１－１～１－１－４からの出力２－１－１～２－１－４、又はテスト対象単位１－１－１～１－１－１６からの出力２－１－１～２－１－１６として到来するテストパターンによるパルスが一巡し、テスト対象単位１－２からの出力２－２にテストパターンによるパルスが到来する毎にフェールセーフ論理積（ＡＮＤ）ＦＳ－ＡＮＤ０の出力２－０が反転、即ち、異常の有無を判定するための交番信号が出力される。

【0047】

図６は、本開示の実施例３に係る外部検証回路６５０の構成の一例を示す図である。図６に示す外部検証回路６５０は、例えば図３を参照して説明した１２８ｂｉｔ：１２８ｂｉｔ比較器３５０による出力を検証するための外部検証回路である。

【0048】

外部検証回路６５０では、極性が途中で反転されて直列に接続されたＤ－フリップフロップＤＦＦ０－１～ＤＦＦ０－ｎ、Ｄ－フリップフロップＤＦＦ１－１～ＤＦＦ１－ｎ、Ｄ－フリップフロップＤＦＦ２－１～ＤＦＦ２－ｍがそれぞれフェールセーフ論理積（ＡＮＤ）ＦＳ－ＡＮＤ０、ＦＳ－ＡＮＤ１、ＦＳ－ＡＮＤ２を構成している。
なお、外部検証回路６５０を図３に示す比較器３５０に適用した場合、ｎ＝１６であり、ｍ＝４である。

【0049】

フェールセーフ論理積（ＡＮＤ）ＦＳ－ＡＮＤ１を構成するＤ－フリップフロップのクロック端子には、テスト対象単位１－１－１～１－１－１６からの出力２－１－１～２－１－１６（図３参照）が入力される。また、フェールセーフ論理積（ＡＮＤ）ＦＳ－ＡＮＤ２を構成するＤ－フリップフロップのクロック端子には、テスト対象単位１－２－１～１－２－４からの出力２－２－１～２－２－４（図３参照）が入力される。また、フェールセーフ論理積（ＡＮＤ）ＦＳ－ＡＮＤ０を構成するＤ－フリップフロップのクロック端子には、フェールセーフ論理積（ＡＮＤ）ＦＳ－ＡＮＤ１、）ＦＳ－ＡＮＤ２からの出力とテスト対象単位１－３からの出力２－３（図３参照）とが入力される。

【0050】

以上説明した、図６に示す外部検証回路６５０の構成によれば、テスト対象単位１－１－１～１－１－１６からの出力２－１－１～２－１－１６として到来するテストパターンによるパルスが一巡し、テスト対象単位１－２－１～１－２－４からの出力２－２－１～２－２－４として到来するテストパターンによるパルスが一巡し、テスト対象単位１－３からの出力２－３にテストパターンによるパルスが到来する毎にフェールセーフ論理積（ＡＮＤ）ＦＳ－ＡＮＤ０の出力２－０が反転、即ち、異常の有無を判定するための交番信号が出力される。

【実施例4】

【0051】

次に、図７～図９を参照して、本開示の実施例に係るテストパターンについて説明する。

【0052】

図７は、本開示の実施例４に係る論理集積回路における初段の論理エレメントのテストパターンの一例を示す図である。
ここでのテストパターンとは、本開示の実施例に係る論理回路が正常に動作しているか否かを検証するためのデータである。論理回路の故障パターンとして、信号がハイ又はロー（つまり、１又は０）のいずれかに固定されてしまうことが多いため、本開示では、このような故障を確実に検出するためには、０と１が交互に反転するテストパターンを用いることとする。これにより、０と１が交互に反転する以外の信号が論理回路から出力された場合（例えば、０が連続した場合や１が連続した場合）、故障等の異常が発生したことを判定することができる。
なお、実施例４で説明するテストパターンは、本開示の任意の実施例に係るテストパターンであってもよい。

【0053】

図７では、本開示の実施例に係る初段の論理エレメント１０－１－１～１０－１－１６（図１、図２参照）、または１０－１－１～１０－１－６４（図３、図４参照）のそれぞれのテストパターンがテストパターンテーブル７００に示される。図７に示すように、テストパターンテーブル７００では、テストシナリオ毎に、テストパターン生成部２０－ａによって生成されるテストパターン番号ａ１、ａ２と、テストパターン生成部２０－ｂによって生成されるテストパターン番号ｂ１、ｂ２のテストパターンが格納される。
一例とし、２ｂｉｔ：２ｂｉｔ比較器の場合、テストシナリオとしては０ｂｉｔ誤り（誤りなし）、１ｂｉｔ誤り、及び２ｂｉｔ誤りが考えられる。この場合、図７に示すように、１ｂｉｔ誤りとしてはＴ１～Ｔ４のテストパターンが示され、２ｂｉｔ誤りとしてＴ５～Ｔ８のテストパターンが示される。
なお、ここでは、テストパターンテーブル７００に示す「ｔ」は、当該ビットを反転させて誤りを疑似的に発生させることを表している。

【0054】

図８は、本開示の実施例４に係る誤り無しテストパターンと誤りありのテストパターンとを交互に注入する場合の一例を示す図である。比較器の出力として０、１が交互になる交番信号を出力させるためには、図８に示すように、誤り無しのパターンと誤りのパターンＴ１～Ｔ８のいずれかを交互に入力することが望ましい。このように、０又は１が連続した場合、故障等の異常が発生したことを判定することができる。
また、上述したように、検査対象のデータ毎に、テストパターン生成部２０－ａ、２０－ｂ（図１～図４参照）とで独立させ、ａ系、ｂ系のそれぞれからのデータにテストパターンを注入することが望ましい。

【0055】

図９は、本開示の実施例４に係る論理集積回路の論理回路における２段目の論理エレメントのテストパターンの一例を示す図である。図９では、初段と２段目の論理エレメントからなるテスト対象単位１－１－１～１－１－４または１－１－１～１－１－１６のそれぞれのテストパターンがテストパターンテーブル９００に示される。

【0056】

図９に示すように、テストパターンテーブル９００では、テストシナリオ毎に、論理エレメント（図９では「ＬＥ」として省略）１０－１－１～１０－１－４のテストパターンが格納される。２段目の論理エレメントのためのテストシナリオとしては、０ｂｉｔ誤り（誤りなし）、１ｂｉｔ誤り、２ｂｉｔ誤り、３ｂｉｔ誤、４ｂｉｔ誤りが考えられる。

【0057】

一例として、論理エレメント１０－１－１～１０－１－４の場合、順次出力が１となるためのテストパターンとしては、例えば図７に示すテストパターンテーブル７００に格納されているテストパターンを使用してもよい。
また、初段の論理エレメントのテストのためには、Ｔｉ、Ｔｏ、Ｔｏ、Ｔｏとして、Ｔ１～Ｔ８の全てを組み合わせる必要があるため、テスト対象単位当たり、１６ｘ８＾３＝６５５３６通りのテストパターンとなる。また、２段目の論理エレメントの出力として０、１が交互になる交番信号を出力させるためには、誤り無しのパターンと誤りのｓｔｅｐ１～１６を交互に入力することができる。

【実施例5】

【0058】

次に、図１０を参照して、本開示の実施例５に係る論理集積回路を用いた高安全制御システムの構成について説明する。

【0059】

図１０は、本開示の実施例５に係る、論理集積回路を用いた高安全制御システム１０００の構成の一例を示す図である。図１０に示す高安全制御システム１０００は、例えば列車や自動車等に設置され、ブレーキや加速を制御するために用いられてもよい。
図１０に示すように、高安全制御システム１０００は、冗長処理部２００－１、冗長処理部２００－２、機能ブロック２０１－１、機能ブロック２０１－２、テストパターン生成部２０－ａ、テストパターン生成部２０－ｂ、テストパターン注入部２１－ａ、テストパターン注入部２１－ｂ、論理回路のプログラマブル素子１００、外部検証回路３０、フェールセーフアンプ４０、及びリレー５０を備える。

【0060】

図１０に示すように、高安全制御システム１０００は、冗長処理部２００－１、２００－２内部には機能ブロック２０１－１、２０１－２、テストパターン生成部２０－ａ、２０－ｂ、及びテストパターン注入部２１－ａ、２１－ｂを備える。テストパターン生成部２０－ａ、２０－ｂは、論理回路が正常に動作しているか否かを検証するためのテストパターンを生成するための機能部である。また、テストパターン注入部２１－ａ、２１－ｂは、テストパターン生成部によって生成されたテストパターンを、入力値と共に前記複数の論理エレメントに注入するための機能部である。

【0061】

また、図１０に示すように、機能ブロック２０１－１、２０１－２の出力は、テストパターン生成部２０－ａ、２０－ｂにより生成され、テストパターン注入部２１－ａ、２１－ｂによって注入されるテストパターンを排他的論理和（ＸＯＲ）で重畳されて比較器であるプログラマブル素子１００に入力される。
なお、ここでのプログラマブル素子１００は、上述した実施例１～３のいずれかによる論理回路におけるプログラマブル素子であってもよい。また、図１０に示す外部検証回路は、例えば図５に示す外部検証回路５５０であってもよく、図６に示す外部検証回路６５０であってもよい。

【0062】

比較器であるプログラマブル素子１００を構成する論理エレメントのテスト対象単位１－ｘ－ｘ（例えば、図２に示すテスト対象単位１－１－１～１－１－４、図３に示すテスト対象単位１－１－１～１－１－１６等）の出力２－ｘ－ｘ（例えば図２に示す出力２－１－１、図３に示す２－１－４等）は、外部検証回路３０に入力され、その出力２－０はフェールセーフアンプ４０に入力される。フェールセーフアンプ４０は、増幅器と交流成分のみを通過するトランスフォーマ（変成器）、キャパシタなどの素子、整流素子からなる。

【0063】

外部検証回路３０から出力２－０として出力された交番信号は、増幅され、トランスフォーマ、キャパシタなどの素子を通過した後、整流素子で整流されてリレー５０を駆動する。リレー５０が駆動されている（扛上している、つまり、継電器が動作し、電磁石に電流が流れ接点が閉じた状態となっている）間は、列車等の車輪を制動するブレーキは動作せず、リレー５０が駆動されずに落下した場合には、列車等の車輪を制動するブレーキが動作する。または、リレー５０が駆動されている（扛上している）間は、加速動作を許可し、リレー５０が駆動されずに落下した場合には加速動作を許可しない。

【0064】

以上説明した実施例５に示す高安全制御システム１０００によれば、機能ブロック２０１－１、２０１－２の動作が正常であれば出力が一致する。テストパターン生成部２０－ａ、テストパターン生成部２０－ｂ、テストパターンを重畳する排他的論理和（ＸＯＲ）、及び比較器であるプログラマブル素子１００が正常な場合には、外部検証回路３０から出力２－０として交番信号が出力されて、フェールセーフアンプ４０はリレー５０を扛上させる。このため、車輪を制動するブレーキは動作しないか加速動作が許可される。この間、機能ブロック２０１－１、２０１－２は、車両を制御するための演算などを行う。

【0065】

一方、機能ブロック２０１－１、２０１－２の動作に異常が発生した場合には、外部検証回路３０から出力２－０として交番信号が停止すると共に、列車等の車輪を制動するブレーキが作動するか加速動作が停止されるため、車両は停止する。このように、本開示の実施例５に係る論理集積回路を用いた高安全制御システム１０００を用いることで、異常が発生した場合には、列車が自動的に停車するため、列車の走行安全性を向上させることができる。
なお、機能ブロック２０１－１、２０１－２の動作に異常が発生した場合、交番信号をより確実に停止させる手段として、リング演算による周波数弁別や、歯抜け検出による出力２－０の異常を検出し、リセットや電源遮断によって機能ブロック２０１－１、２０１－２やテストパターン生成部２０－ａ、２０－ｂの動作を停止させることも可能である。

【0066】

以上説明したように、本開示によれば、比較器をプログラマブル論理で実現する場合、２段のツリーまでを１つのテスト対象（テスト対象単位）とすることで、実用的なテストパターン数でテスト対象単位数を最小にでき、外部検証回路の回路規模を最小にすることができる。

【0067】

なお、以上では、３段構成や４段構成の論理回路・比較器を説明したが、本開示はこれに限定されず、論理回路・比較器の段数を適宜に選択してもよい。また、テスト対象単位の構成（つまり、１つのテスト対象単位に何段分の論理エレメントを含むか）は、論理回路・比較器の段数を適宜に選択してもよい。
一例として、比較器を５段構成として場合、初段及び２段目に属する論理エレメントをまとめて１つのテスト対象単位とし、３段目及び４段目に属する論理エレメントをまとめて１つのテスト対象単位とし、５段目に属する論理エレメントを１つのテスト対象単位としてもよい。あるいは、初段及び２段目に属する論理エレメントをまとめて１つのテスト対象単位とし、３段目、４段目、５段目のそれぞれに属する論理エレメントを個別のテスト対象単位としてもよい。

【0068】

また、以上説明したように、テストパターン数の爆発を回避し、外部検証回路の回路規模を最小にする観点から、２段分の出力を１つのテスト対象（テスト対象単位）とすることが望ましいが、本開示はこれに限定されず、入力の数や外部検証回路の性能等、論理集積回路の構成に応じて、テストパターン数の爆発を回避しつつ、外部検証回路の寸法を抑えることができる限り、何段分かをテスト対象単位とするかを適宜に設定してもよい。

【0069】

このように、実用的なテストパターン数かつ実用的な外部検証回路の回路規模で、プログラマブル素子によりセルフチェッキング論理を実現することができると共に、実用的なコストで高安全制御システムを構築することが可能となる。

【0070】

以上、本発明の実施の形態について説明したが、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。

【符号の説明】

【0071】

１ テスト対象単位
２ テスト対象単位の出力
１０ 論理エレメント
２０、２０－ａ、２０－ｂ テストパターン生成部
２１－ａ、２１－ｂ テストパターン注入部
３０、５５０、６５０ 外部検証回路
４０ フェールセーフアンプ
５０ リレー
１００ プログラマブル素子
１５０ 論理回路
２０１ 機能ブロック
２５０、３５０、４５０ 比較器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】