特許 7584325 静電保護素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-07

(45)【発行日】2024-11-15

(54)【発明の名称】静電保護素子

(51)【国際特許分類】

   H01L 21/822 20060101AFI20241108BHJP

   H01L 27/04 20060101ALI20241108BHJP

   H01L 27/06 20060101ALI20241108BHJP

   H01L 29/74 20060101ALI20241108BHJP

   H01L 21/331 20060101ALI20241108BHJP

   H01L 29/73 20060101ALI20241108BHJP

   H01L 21/329 20060101ALI20241108BHJP

   H01L 29/866 20060101ALI20241108BHJP

【ＦＩ】

H01L27/04 H

H01L27/06 311Z

H01L29/74 F

H01L29/72

H01L29/90 D

【請求項の数】 4

(21)【出願番号】P 2021031187

(22)【出願日】2021-02-26

(65)【公開番号】P2022131932

(43)【公開日】2022-09-07

【審査請求日】2023-08-28

(73)【特許権者】

【識別番号】000003551

【氏名又は名称】株式会社東海理化電機製作所

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】島 健悟

(72)【発明者】

【氏名】足立 和也

【審査官】石川 雄太郎

(56)【参考文献】

【文献】特開２０１８－１５２４３５（ＪＰ，Ａ）

【文献】特表２０１５－５２４１６９（ＪＰ，Ａ）

【文献】特開２０１３－１４９９２６（ＪＰ，Ａ）

【文献】米国特許出願公開第２００６／０１５１８３６（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３２９

Ｈ０１Ｌ ２１／３３１

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２９／７３

Ｈ０１Ｌ ２９／７４

Ｈ０１Ｌ ２９／８６６

(57)【特許請求の範囲】

【請求項1】

第１の導電型の半導体基板の主面に形成された第２の導電型の第１の不純物層と、
前記第１の不純物層の内部に形成された第１の導電型の第２の不純物層と、
前記第１の不純物層の内部の前記第２の不純物層以外の領域に形成された第１の導電型の第１のコンタクト層と、
前記第２の不純物層の内部に形成された第２の導電型の第２のコンタクト層および第３のコンタクト層と、
前記第１のコンタクト層、前記第２のコンタクト層、および前記第３のコンタクト層にスタック構造を介して接続された多層配線と、を含み、
前記スタック構造は、前記第１のコンタクト層、前記第２のコンタクト層、および前記第３のコンタクト層の各々に接続された第１層配線と、前記第１のコンタクト層、前記第２のコンタクト層、および前記第３のコンタクト層の各々の直上で前記第１層配線に接続された第２層配線と、を少なくとも含む
静電保護素子。

【請求項2】

前記多層配線によって接続された前記第１のコンタクト層と前記第２のコンタクト層とが、前記静電保護素子が内蔵された半導体集積回路内の第１の節点に接続され、前記多層配線によって前記第３のコンタクト層が前記半導体集積回路の前記第１の節点より低い電位の第２の節点に接続される
請求項１に記載の静電保護素子。

【請求項3】

前記第２のコンタクト層の周囲に形成されかつ不純物濃度が前記第２のコンタクト層より低い第２の導電型の第３の不純物層、および前記第２の不純物層によって構成されるトリガ構造をさらに含む
請求項１または請求項２に記載の静電保護素子。

【請求項4】

前記第１の不純物層の内部の前記第２の不純物層以外の領域に形成されかつ前記多層配線によって前記第１のコンタクト層および前記第２のコンタクト層と接続された第２の導電型の第４のコンタクト層と、
前記第２の不純物層の内部に形成されかつ前記多層配線によって前記第３のコンタクト層と接続された第５のコンタクト層と、をさらに含み、
前記第４のコンタクト層および前記第５のコンタクト層の各々は前記スタック構造を介して前記多層配線に接続されている
請求項１から請求項３のいずれか１項に記載の静電保護素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、静電保護素子に関する。

【背景技術】

【0002】

半導体集積回路に適用される素子のひとつとして、静電保護素子がある。静電保護素子とは、半導体集積回路の外部端子（半導体集積回路の外部の構成と接続する端子）から侵入する静電気などのサージ電圧、あるいは電流（以下、「サージ」）から半導体集積回路を保護する素子の総称である。静電保護素子は一般にダイオードを用いて構成されるが、サイリスタを用いて構成する場合もある。サイリスタとは、ｐｎｐｎの４層構造を有し、主にゲートからカソードへゲート電流を流すことにより、アノードとカソードの間を導通させることができる３端子の半導体素子である。つまり、ゲートを制御することによってアノード、カソード間に流れる主電流を制御することができる半導体素子である。

【0003】

サイリスタ型の静電保護素子について開示した文献として、例えば特許文献１が知られている。特許文献１に係る静電保護素子は、第１導電型の半導体基板と、半導体基板に形成された第２導電型ウェルと、第２導電型ウェルに形成され、信号端子に接続された第１導電型拡散層と、半導体基板に形成された第１導電型ウェルＡと、第１導電型ウェルＡに形成され、接地端子に接続された第２導電型拡散層と、第１導電型ウェルＡと離間して半導体基板に形成された第１導電型ウェルＢと、第１導電型ウェルＢに形成され、接地端子と接続された第１導電型拡散層とを備えている。

【0004】

一方、静電保護素子は、半導体集積回路内の各素子を接続する配線によって半導体集積回路内に配置する。半導体集積回路では、絶縁膜で相互に絶縁された多層の配線も用いられ、ある層の配線から他の層の配線に接続するためには、一般にスルーホールが用いられる。

【0005】

スルーホールについて開示された文献として、特許文献２が知られている。特許文献２に係る半導体集積回路装置は、半導体基板上に３層以上の配線を有し、第１の配線とその上層の第２の配線とを電気的に接続する第１のスルーホールの真上に、第２の配線とその上層の第３の配線とを電気的に接続する第２のスルーホールが配置された半導体集積回路装置であって、配線の少なくとも一部は、スパッタリング法で堆積された接着層と、ＣＶＤ法で堆積された埋込み層と、スパッタリング法で堆積された低抵抗主導電層と、スパッタリング法またはＣＶＤ法で堆積された光反射防止層とからなる積層構造で構成されている。

【先行技術文献】

【特許文献】

【0006】

【文献】特開２００５－３３３１２０号公報

【文献】特開平９－１３４９５７号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ところで、静電保護素子は、外部端子から入力されたサージを、グランド（接地）等の放電先に電流として逃がす。そのため、サージから半導体集積回路を効果的に保護するためには、静電保護素子において、サージ入力時に該サージを効率よく放電することが求められる。効率よく放電するためには、サージを放電する経路（放電経路）が低抵抗であることが必要である。従って、静電保護素子を半導体集積回路内に配置させるための配線系統も低抵抗であることが好ましい。この点、特許文献２に開示された配線構造を、特許文献１に係る静電保護素子に適用すると、サージの放電経路が、不純物層に形成されたコンタクト層、スルーホール、１層目配線、スルーホール、２層目配線となる。そのため、各々の要素の抵抗が直列に接続され、放電経路の抵抗（放電抵抗）が大きくなる可能性がある。放電抵抗が大きくなると、大きなサージが入力された場合、例えば静電保護素子において過剰な発熱が発生し、半導体集積回路の特性の劣化等の問題が発生することも想定される。

【0008】

本発明は、上記事実を考慮し、多層配線で接続される静電保護素子において、放電経路の抵抗をより低減することが可能な静電保護素子を提供することを目的とする。

【課題を解決するための手段】

【0009】

本発明の第１実施態様に係る静電保護素子は、第１の導電型の半導体基板の主面に形成された第２の導電型の第１の不純物層と、第１の不純物層の内部に形成された第１の導電型の第２の不純物層と、第１の不純物層の内部の第２の不純物層以外の領域に形成された第１の導電型の第１のコンタクト層と、第２の不純物層の内部に形成された第２の導電型の第２のコンタクト層および第３のコンタクト層と、第１のコンタクト層、第２のコンタクト層、および第３のコンタクト層にスタック構造を介して接続された多層配線と、を含み、スタック構造は、第１のコンタクト層、第２のコンタクト層、および第３のコンタクト層の各々に接続された第１層配線と、第１のコンタクト層、第２のコンタクト層、および第３のコンタクト層の各々の直上で第１層配線に接続された第２層配線と、を少なくとも含むものである。

【0010】

第１実施態様に係る静電保護素子によれば、アノードとして機能する第１のコンタクト層、ゲートとして機能する第２のコンタクト層、およびカソードとして機能する第３のコンタクト層の各々が、第１のコンタクト層、第２のコンタクト層、および第３のコンタクト層の各々に接続された第１層配線と、第１のコンタクト層、第２のコンタクト層、および第３のコンタクト層の各々の直上で第１層配線に接続された第２層配線と、を含むスタック構造で接続されている。このことにより、多層配線で接続される静電保護素子において、放電経路の抵抗をより低減することが可能となる。

【0011】

本発明の第２実施態様に係る静電保護素子は、多層配線によって接続された第１のコンタクト層と第２のコンタクト層とが、静電保護素子が内蔵された半導体集積回路内の第１の節点に接続され、多層配線によって第３のコンタクト層が半導体集積回路の第１の節点より低い電位の第２の節点に接続されるものである。

【0012】

第２実施態様に係る静電保護素子によれば、サイリスタ型の静電保護素子が半導体集積回路内に接続される。このことにより、半導体集積回路に侵入したサージを効率的に逃がすことができる。

【0013】

本発明の第３実施態様に係る静電保護素子は、第２のコンタクト層の周囲に形成されかつ不純物濃度が第２のコンタクト層より低い第２の導電型の第３の不純物層、および第２の不純物層によって構成されるトリガ構造をさらに含むものである。

【0014】

第３実施態様に係る静電保護素子によれば、第２の不純物層および第３の不純物層により構成されるトリガ構造をさらに含んでいる。このことにより、半導体集積回路内にサージが侵入した場合の静電保護動作をより確実に行うことができる。

【0015】

本発明の第４実施態様に係る静電保護素子は、第１の不純物層の内部の第２の不純物層以外の領域に形成されかつ多層配線によって第１のコンタクト層および第２のコンタクト層と接続された第２の導電型の第４のコンタクト層と、第２の不純物層の内部に形成されかつ多層配線によって第３のコンタクト層と接続された第５のコンタクト層と、をさらに含み、第４のコンタクト層および第５のコンタクト層の各々はスタック構造を介して多層配線に接続されているものである。

【0016】

第４の実施態様に係る静電保護素子によれば、静電保護素子の初期動作において、第４のコンタクト層がアノードの電位を、第５のコンタクト層がカソードの電位を、各々所定の電位に固定することができる。このことにより、静電保護素子の動作を安定させることができる。

【発明の効果】

【0017】

本発明によれば、多層配線で接続される静電保護素子において、放電経路の抵抗をより低減することが可能な静電保護素子を提供することができる、という優れた効果を奏する。

【図面の簡単な説明】

【0018】

【図1】本発明の実施の形態に係る静電保護素子の構成の一例を示す断面図である。

【図2】（ａ）は本発明の実施の形態に係る静電保護素子の半導体集積回路内の接続の一例、および等価回路を示す回路図であり、（ｂ）はトリガ構造の等価回路を示す回路図である。

【図3】本発明の実施の形態に係る静電保護素子の放電経路を説明するための断面図である。

【図4】（ａ）は本発明の実施の形態に係るスタック構造を説明するための図、（ｂ）は本発明の効果を説明するための図である。

【発明を実施するための形態】

【0019】

以下、図面を参照して、本発明の実施の形態に係る静電保護素子について説明する。以下の説明では、本実施の形態に係る静電保護素子を、サイリスタ型の静電保護素子に適用した形態を例示して説明する。また、本実施の形態に係る静電保護素子は、半導体集積回路に内蔵され、該半導体集積回路の入出力端子等に接続されて、サージ等から内部回路を保護する機能を有している。なお、以下の説明において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。

【0020】

図１から図４を参照して、本実施の形態に係る静電保護素子１０について説明する。図１は静電保護素子１０の断面図を示している。図１に示すように、静電保護素子１０は、半導体基板１１、埋込酸化膜１２、エピタキシャル層１３、トレンチ１４ａ、ポリシリコン１４ｂ、絶縁膜１５、第１層配線１６、絶縁膜１７、第２層配線１８、保護膜１９、Ｎ型層２０、Ｐ型層２１、Ｐ型層２２、Ｎ型層２３、Ｎ型層２４、Ｐ型層２５、Ｎ型層２６、およびＮ型層２８を含んでいる。

【0021】

図２（ａ）は、半導体集積回路３０内における静電保護素子１０の接続の一例を示している。半導体集積回路３０は、内部回路３２、入力端子３４を備え、静電保護素子１０は、入力端子３４と低電位側の電源（本実施の形態ではグランドとしている）との間に接続されている。サイリスタとしての静電保護素子１０は、図２（ａ）に示すように、アノードＡが入力端子に、カソードＣがグランドに接続される、すなわち順方向に接続される。以上の接続により、静電保護素子１０は、入力端子３４から侵入したサージを、内部回路３２の例えば入力バッファ３３に到達する前にグランドに逃がすことによって、内部回路３２を保護している。なお、静電保護素子１０内において静電保護素子１０を接続する位置は入力端子３４に限られず、例えば出力端子、電源端子等であってもよい。

【0022】

本実施の形態に係る静電保護素子１０では、基板の一例としてＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いている。半導体基板１１、埋込酸化膜（ＢＯＸ：Ｂｕｒｉｅｄ Ｏｘｉｄｅ）１２、およびエピタキシャル層１３は、ＳＯＩ基板の一部を構成している。

【0023】

トレンチ１４ａは、エピタキシャル層１３の上面から埋込酸化膜１２に至る深さで形成された溝である。トレンチ１４ａの底部を除く内壁には酸化膜（図示省略）が形成されており、該酸化膜を介してトレンチ１４ａの内部にはポリシリコン１４ｂが充填されている。トレンチ１４ａは、静電保護素子１０を半導体集積回路３０内の他の回路素子から電気的に分離する機能を有している。

【0024】

絶縁膜１５はエピタキシャル層１３上に形成された、電気的分離膜である。本実施の形態に係る静電保護素子１０では、一例としてＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）構造による電気的分離を採用している。図１に示すように、静電保護素子１０は２層の配線層を備えている。すなわち、絶縁膜１５上に形成された第１層配線１６、および第１層配線上に形成された絶縁膜１７を挟んで形成された第２層配線１８である。ここで、以下、「第１層配線」と「第２層配線」を総称する場合は「配線」という場合がある。第２層配線１８上に形成された保護膜１９は、静電保護素子１０を含む半導体集積回路３０の表面全体に亘って形成され、半導体集積回路３０を湿気等の外部環境から保護している。

【0025】

Ｎ型層２０、Ｐ型層２１、Ｎ型層２３、Ｎ型層２４、およびＰ型層２５は、静電保護素子１０の機能を発現するサイリスタを構成している。Ｐ型層とは、エピタキシャル層１３にＰ型不純物を導入した領域であり、Ｎ型層とは、エピタキシャル層１３にＮ型不純物を導入した領域である。なお、Ｎ型層２０、Ｐ型層２１、Ｐ型層２５、Ｎ型層２４、およびＮ型層２３は、各々本発明に係る「第１の不純物層」、「第２の不純物層」、「第１のコンタクト層」、「第２のコンタクト層」、および「第３のコンタクト層」の一例である。

【0026】

図２（ａ）に示すように、サイリスタとしての静電保護素子１０は、一般に２つのバイポーラ型のトランジスタＴ１およびトランジスタＴ２の組み合わせで構成されている。トランジスタＴ１はＰＮＰ型であり、トランジスタＴ２はＮＰＮ型である。図２には、Ｎ型層２０、Ｐ型層２１、Ｎ型層２３、Ｎ型層２４、およびＰ型層２５の等価的な位置を併せて示している。すなわち、Ｐ型層２５、Ｎ型層２０、およびＰ型層２１が各々トランジスタＴ１のエミッタ、ベース、およびコレクタの部分に相当し、Ｎ型層２０、Ｐ型層２１、およびＮ型層２３が各々トランジスタＴ２のコレクタ、ベース、およびエミッタの部分に相当する。この場合、トランジスタＴ１のエミッタ（Ｐ型層２５に相当する部分）が静電保護素子１０のアノードＡとなり、トランジスタＴ２のエミッタ（Ｎ型層２３に相当する部分）がカソードＣとなる。静電保護素子１０のアノードＡおよびカソードＣは、例えば第２層配線によって、各々入力端子３４およびグランドに接続される。なお、「入力端子３４」および「グランド」は、本発明に係る「第１の節点」および「第２の節点」の一例である。

【0027】

図１に戻って、Ｎ型層２６は高電位側の電源に接続され、静電保護素子１０の起動時初期の不定電位状態を防止するための不純物層である。Ｐ型層２２は、トリガ構造のアノードの初期状態を特定の電位（本実施の形態ではグランド）にするための不純物層である。なお、「Ｎ型層２６」および「Ｐ型層２２」は、各々本発明に係る「第４のコンタクト層」および「第５のコンタクト層」の一例である。

【0028】

本実施の形態に係るサイリスタとしての静電保護素子１０は、トリガ構造２９を備えている。トリガ構造２９は、Ｎ型層２４、Ｎ型層２８、およびＰ型層２１を含んで構成され、Ｎ型層２８は相対的に低濃度のＮ－型層として、相対的に高濃度のＮ＋型層であるＮ型層２４の周囲に形成されている。本構成は、降伏時の電界を緩和させる（不純物層端部における電界降伏を防ぐ）ために採用されている。「トリガ構造」とは、静電保護素子１０の最初の動作において、ある程度の電流を流すことによってＮＰＮのトランジスタＴ２を動作させるための構造である。すなわちトリガが降伏し、グランドにある程度の電流が流れると、寄生抵抗によってトランジスタＴ２のベース電位が上昇し、トランジスタＴ２がオン状態になる。このことにより、サイリスタとしての静電保護素子１０の全体をオン状態に移行させる。トリガ構造は、２（ｂ）に示すように、等価的にツェナーダイオード３５および抵抗３６で表すことができる。すなわち、Ｎ型層２４がツェナーダイオード３５のカソードの位置に対応する。抵抗３６が等価的に上記寄生抵抗を表している。なお、本実施の形態では、トリガ構造を備えた静電保護素子１０（サイリスタ）を例示して説明するが、トリガ構造は静電保護素子１０の起動動作をより確実化するための構成であり、必須の構成ではない。なお、「Ｎ型層２８」は、本発明に係る「第３の不純物層」の一例である。

【0029】

ここで、上述したように、静電保護素子１０では、各不純物層（Ｎ型層２０、Ｐ型層２１、Ｐ型層２２、Ｎ型層２３、Ｎ型層２４、Ｐ型層２５、およびＮ型層２６）から多層配線の２層目以降の上層配線に至るまでの経路の抵抗値を極力低くすることが重要である。
そのために、本実施の形態に係る静電保護素子１０では、コンタクトとスルーホールとをスタック構造として一体化する構成を採用した。本実施の形態において、「コンタクト」とは、不純物層に直接接続されたビア構造をいい、「スルーホール」とは、配線間のビア構造をいう。本スタック構造を採用することにより、不純物層から上層配線に到る経路中に配線部分がないので、その分接続抵抗を小さくすることができる。

【0030】

図３を参照して、静電保護素子１０に流れる電流の経路（電流経路）、および電流経路上の寄生抵抗について説明する。メインの電流Ｉｓ１が、Ｎ型層２０、Ｐ型層２１を介してアノードＡからカソードＣに向かってながれ、トリガの電流Ｉｓ２がトリガ構造のカソードであるＮ型層２４からカソードＣに向かって流れる。この電流の経路上には。コンタクトとスルーホールとによる寄生抵抗として、Ｎ型層２６、Ｐ型層２５、Ｎ型層２４、Ｎ型層２３、およびＰ型層２２の位置に、各々抵抗Ｒｐ２、Ｒｐ３、Ｒｐ４、Ｒｐ５、およびＲｐ６が存在する。また、Ｎ型層２０、およびＰ型層２１の合計の抵抗Ｒｐ１が存在する。例えば、アノードＡからカソードＣに流れる主たる電流Ｉｓ１の経路上には。抵抗Ｒｐ３、Ｒｐ１、およびＲｐ５が存在する。静電保護素子１０では、このコンタクトとスルーホールによって発生する寄生抵抗を極力低減するために、これらの位置にスタック構造を採用している。

【0031】

図４（ａ）を参照して、本実施の形態に係るスタック構造についてより詳細に説明する。図４（ａ）は、一例として、Ｐ型層２２上に形成されたスタック構造を示しているが、他のスタック構造も同様の構成となっている。上述したように、静電保護素子１０は、絶縁膜１５上に形成された第１層配線１６、第１層配線１６と絶縁膜１７を挟んで第１層配線１６の上部に形成された第２層配線１８の２層配線を備えている。図４（ａ）に示すように、本実施の形態に係るスタック構造２７は、Ｐ型層２２に接続された第１層配線１６、Ｐ型層２２の直上において第１層配線１６にスルーホールを介して接続された第２層配線１８を含んでいる。このスタック構造２７によれば、Ｐ型層２２から第２層配線１８に至る経路上に第１層配線１６自体が存在しないため、当該経路上の抵抗を極力低減することが可能となっている。このことにより、電流Ｉｓ１、Ｉｓ２の経路上の抵抗、すなわち、放電抵抗を極力小さくすることが可能となっている。

【0032】

図４（ｂ）を参照して、スタック構造２７の効果について説明する。図４（ｂ）は、アノードＡ－カソードＣ間の電圧Ｖ（Ｖ：ボルト）に対する電流Ｉ（Ａ：アンペア）の変化（以下、「Ｖ－Ｉ特性」）を示している。図４（ｂ）＜１＞は、本実施の形態に係るスタック構造２７を採用し、第１層配線１６自体の抵抗をなくした場合の本実施の形態に係るＶ－Ｉ特性、図４（ｂ）＜２＞は、本実施の形態に係るスタック構造２７を採用せず、第１層配線１６自体の抵抗が存在する場合の従来技術に係るＶ－Ｉ特性を、各々示している。

【0033】

図４（ｂ）＜１＞、＜２＞の各々について、Ｖ－Ｉ特性を直線近似し、抵抗を算出すると、本実施の形態に係るＶ－Ｉ特性を直線Ｌ１で近似し求めた抵抗Ｒ１（＝Ｖ／Ｉ）は、従来技術に係るＶ－Ｉ特性を直線Ｌ２で近似し求めた抵抗Ｒ２（Ｖ／Ｉ）より明らかに小さい。実際の計算によると、Ｒ１≒Ｒ２／４、すなわち、本例では本実施の形態に係るスタック構造２７を用いた場合、従来技術に係る配線と比較して配線抵抗が１／４程度となった。従って、本実施の形態に係るスタック構造２７が配線経路の抵抗削減に有効に寄与していることがわかる。

【0034】

スタック構造２７を含む静電保護素子１０の製造方法は、概略以下のとおりである。
すなわち、まず半導体基板１１上に、各不純物層（Ｎ型層２０、Ｐ型層２１、Ｐ型層２２、Ｎ型層２３、Ｎ型層２４、Ｐ型層２５、Ｎ型層２６、およびＮ型層２８）を形成する。
その後、絶縁膜１５を形成する。
その後、絶縁膜１５の、Ｐ型層２２、Ｎ型層２３、Ｎ型層２４、Ｐ型層２５、およびＮ型層２６に対応する位置にスルーホールを形成する。
その後、全面に第１層配線１６を形成し、パターニングする。
その後、絶縁膜１７を形成する。
その後、絶縁膜１７の、Ｐ型層２２、Ｎ型層２３、Ｎ型層２４、Ｐ型層２５、およびＮ型層２６に対応する位置にスルーホールを形成する。すなわち、絶縁膜１５のスルーホールの直上に絶縁膜１７のスルーホールを形成する。
その後、全面に１層配線１８を形成し、パターニングする。
その後、保護膜１９を形成する。

【0035】

なお、上記実施の形態に係る静電保護素子では、静電保護素子を構成する素子としてサイリスタを適用した形態を例示して説明したが、これに限られず、例えばダイオードを適用した形態としてもよい。

【0036】

また、上記実施の形態では２層の配線によってスタック構造を形成する形態を例示して説明したが、これに限られず、３層以上の多層配線にスタック構造を形成する形態としてもよい。

【符号の説明】

【0037】

１０・・・静電保護素子、１１・・・半導体基板、１２・・・埋込酸化膜、１３・・・エピタキシャル層、１４ａ・・・トレンチ、１４ｂ・・・ポリシリコン、１５・・・絶縁膜、１６・・・第１層配線、１７・・・絶縁膜、１８・・・第２層配線、１９・・・保護膜、２０・・・Ｎ型層、２１・・・Ｐ型層、２２・・・Ｐ型層、２３・・・Ｎ型層、２４・・・Ｎ型層、２５・・・Ｐ型層、２６・・・Ｎ型層、２７・・・スタック構造、２８・・・Ｎ型層、２９・・・トリガ構造、３０・・・半導体集積回路、３２・・・内部回路、３３・・・入力バッファ、３４・・・入力端子、３５・・・ツェナーダイオード、３６・・・抵抗、Ａ・・・アノード、Ｃ・・・カソード、Ｒｐ１～Ｒｐ６・・・抵抗、Ｔ１、Ｔ２・・・トランジスタ

【図1】

【図2】

【図3】

【図4】