特許 7584441 プラズマ処理装置用電圧波形生成装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】

(24)【登録日】2024-11-07

(45)【発行日】2024-11-15

(54)【発明の名称】プラズマ処理装置用電圧波形生成装置

(51)【国際特許分類】

   H01L 21/3065 20060101AFI20241108BHJP

   H05H 1/46 20060101ALI20241108BHJP

【ＦＩ】

H01L21/302 101G

H05H1/46 L

H05H1/46 R

H01L21/302 101C

【請求項の数】 21

(21)【出願番号】P 2021563101

(86)(22)【出願日】2020-04-21

(65)【公表番号】

(43)【公表日】2022-06-27

(86)【国際出願番号】 EP2020061088

(87)【国際公開番号】W WO2020216741

(87)【国際公開日】2020-10-29

【審査請求日】2023-04-03

(31)【優先権主張番号】2022999

(32)【優先日】2019-04-24

(33)【優先権主張国・地域又は機関】NL

(73)【特許権者】

【識別番号】521460608

【氏名又は名称】プロドライヴ・テクノロジーズ・イノヴェーション・サービシーズ・ベーフェー

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(74)【代理人】

【識別番号】100133400

【弁理士】

【氏名又は名称】阿部 達彦

(72)【発明者】

【氏名】アントーニウス・ヴィルヘルムス・ヘンドリクス・ヨハネス・ドリーセン

【審査官】原島 啓一

(56)【参考文献】

【文献】国際公開第２０１１／０３９７９３（ＷＯ，Ａ１）

【文献】特表２０１３－５３８４５７（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１８／０２２６２２５（ＵＳ，Ａ１）

(58)【調査した分野】(Int.Cl.，ＤＢ名)

Ｈ０１Ｌ ２１／３０６５

Ｈ０１Ｌ ２１／２０５

Ｈ０１Ｌ ２１／３０２

Ｈ０１Ｌ ２１／３１

Ｈ０１Ｌ ２１／３６５

Ｈ０１Ｌ ２１／４６１

Ｈ０１Ｌ ２１／４６９

Ｈ０１Ｌ ２１／８６

Ｈ０５Ｈ １／００－１／５４

Ｃ２３Ｃ １６／００－１６／５６

(57)【特許請求の範囲】

【請求項1】

出力(14)において電圧波形を生成する方法であって、
第1の大きさを有する第1のDC電圧(V₁)、第2の大きさを有する第2のDC電流(I₂)、第3の大きさを有する第3のDC電圧(V₃)、および第4の大きさを有する第4のDC電圧(V₄)を供給するステップであって、前記第1の大きさ(V₁)が前記第3の大きさ(V₃)および前記第4の大きさ(V₄)よりも高い、ステップと、
前記第4のDC電圧を前記出力(14)に結合し、その後、前記第1のDC電圧を前記出力に結合して、前記出力(14)における出力電圧(V_P)を高レベルにするステップと、
前記第1のDC電圧を前記出力(14)から分離し、その後、前記第3のDC電圧を前記出力に結合して、前記出力電圧(V_P)の降下を生じさせるステップと、
前記第3のDC電圧を結合した後にグランド電位(V₀)を前記出力(14)に結合するステップと、
前記グランド電位を結合した後に前記第2のDC電流(I₂)を前記出力(14)に結合するステップであって、前記第2のDC電流が前記出力電圧(V_P)を低下させる、ステップとを含む方法。

【請求項2】

前記第1の大きさ(V₁)、前記第3の大きさ(V₃)、および前記第4の大きさ(V₄)は、それぞれのDC電圧を前記出力(14)に結合する間一定である、請求項1に記載の方法。

【請求項3】

前記第3の大きさ(V₃)および前記第4の大きさ(V₄)の一方または両方は、前記グランド電位(V₀)よりも高い、請求項1または2に記載の方法。

【請求項4】

前記第3の大きさ(V₃)と前記第4の大きさ(V₄)は異なる、請求項1から3のいずれか一項に記載の方法。

【請求項5】

プラズマ処理される基板(101)を支持する処理プラットフォーム(105)に前記出力(14)を結合するステップを含み、前記電圧波形は、前記基板の露出面において、正電圧ピークを生じさせ、その後負電圧を生じさせる、請求項1から4のいずれか一項に記載の方法。

【請求項6】

前記第1のDC電圧を結合する瞬間(T_SW1)およびグランド電位(V₀)を結合する瞬間においてそれぞれ前記出力(14)と前記処理プラットフォーム(105)との間にゼロ電流が得られるように、前記第4のDC電圧を結合する前記ステップと前記第1のDC電圧を結合する前記ステップとの間および/または前記第3のDC電圧を結合する前記ステップと前記グランド電位(V₀)を結合する前記ステップとの間の転流時間(T_COMMUTATION)を選択するステップを含む、請求項5に記載の方法。

【請求項7】

前記第4のDC電圧を結合する前記ステップと前記第1のDC電圧を結合する前記ステップとの間および/または前記第3のDC電圧を結合する前記ステップと前記グランド電位(V₀)を結合する前記ステップとの間の転流時間(T_COMMUTATION)として、0.5/f₀を表す転流時間を選択するステップであって、f₀が、前記出力(14)から見たときのプラズマ処理システム(100)の電気システムの固有周波数である、請求項5または6に記載の方法。

【請求項8】

前記出力(14)と前記処理プラットフォーム(105)との間の電流を測定し、
前記第4のDC電圧を結合する前記ステップと前記第1のDC電圧を結合する前記ステップとの間の転流時間(T_COMMUTATION)、
前記第3のDC電圧を結合する前記ステップと前記グランド電位(V₀)を結合する前記ステップとの間の転流時間、
前記第3の大きさ(V₃)、および
前記第4の大きさ(V₄)のうちの1つまたは複数を適合するステップを含む、請求項5から7のいずれか一項に記載の方法。

【請求項9】

前記第4の大きさ(V₄)として、
前記第4のDC電圧を前記出力(14)に結合する瞬間(T₀)における前記出力電圧(V_P)、および
前記第1のDC電圧を前記出力に結合する瞬間(T₁)における前記出力電圧(V_P)の平均を表す大きさを選択し、ならびに/または前記第3の大きさ(V₃)として、
前記第3のDC電圧を前記出力(14)に結合する瞬間(T₃)における前記出力電圧(V_P)、および
前記グランド電位(V₀)を前記出力に結合する瞬間(T₄)における前記出力電圧(V_P)の平均を表す大きさを選択するステップを含む、請求項1から8のいずれか一項に記載の方法。

【請求項10】

前記第1のDC電圧の前記結合の後に前記第4のDC電圧を分離し、および/または前記第2のDC電流の前記結合の後に前記第3のDC電圧を分離するステップを含む、請求項1から9のいずれか一項に記載の方法。

【請求項11】

プラズマ処理装置(100)用電圧波形生成装置(10)であって、パワーステージ(11、110)とコントローラ(16)とを備え、前記パワーステージが、
出力ノード(14)と、
第1のスイッチ(SW₁)を通して前記出力ノード(14)に結合された第1のDC電源(21)であって、第1の大きさの電圧(V₁)を出力するように構成された第1のDC電源(21)と、
前記出力ノード(14)に結合され、第2の大きさの電流(I₂)を供給するように構成された第2のDC電源(51)と、
第2のスイッチを通して前記出力ノード(14)に結合されたグランド端子(13)とを備える電圧波形生成装置において、
前記パワーステージ(11、110)は、
第3のスイッチ(SW₃)を通して前記出力ノード(14)に結合された第3のDC電源(31)であって、第3の大きさの電圧(V₃)を出力するように構成された第3のDC電源(31)と、
第4のスイッチ(SW₄)を通して前記出力ノード(14)に結合された第4のDC電源(41)であって、第4の大きさの電圧(V₄)を出力するように構成された第4のDC電源(41)とをさらに備え、
前記第1のDC電源(21)、前記第3のDC電源(31)、および前記第4のDC電源(41)は、前記出力ノード(14)に並列に結合され、
前記第1の大きさ(V₁)は、前記第3の大きさ(V₃)および前記第4の大きさ(V₄)よりも大きく、
前記コントローラ(16)は、前記第1のスイッチ(SW₁)、前記第2のスイッチ、前記第3のスイッチ(SW₃)、および前記第4のスイッチ(SW₄)の作動を制御して前記出力ノード(14)において所定の電圧波形を得るように構成されることを特徴とする電圧波形生成装置。

【請求項12】

前記コントローラ(16)は、前記第4のスイッチ(SW₄)、前記第1のスイッチ(SW₁)、前記第3のスイッチ(SW₃)、および前記第2のスイッチをこの順序で連続的に閉じて、前記出力ノード(14)において電圧パルスを得るように構成される、請求項11に記載の電圧波形生成装置。

【請求項13】

前記コントローラ(16)は、前記第3のスイッチ(SW₃)を閉じる前に前記第1のスイッチ(SW₁)を開くように構成される、請求項12に記載の電圧波形生成装置。

【請求項14】

前記第2のDC電源(51)は、正の第2の大きさを有する前記電流(I2)を前記出力ノード(14)から引き込むように構成される、請求項11から13のいずれか一項に記載の電圧波形生成装置。

【請求項15】

前記第2のDC電源(51)は、第5のスイッチを通して前記出力ノードに結合され、前記コントローラ(16)は、前記第5のスイッチを動作させるように構成される、請求項11から14のいずれか一項に記載の電圧波形生成装置。

【請求項16】

前記コントローラ(16)は、前記第2のスイッチを閉じた後に前記第5のスイッチを閉じるように構成される、請求項15に記載の電圧波形生成装置。

【請求項17】

前記グランド端子(13)と前記出力ノード(14)との間に直列に接続されたバイパススイッチ(SW₅)およびプロセススイッチ(SW₂)を備え、前記第2のDC電源(51)は、前記バイパススイッチと前記プロセススイッチとの間のノード(15)に結合され、前記コントローラ(16)は、前記バイパススイッチ(SW₅)が閉じられたときに、前記プロセススイッチ(SW₂)が前記第2のスイッチを形成し、前記バイパススイッチ(SW₅)が開いたときに、前記プロセススイッチ(SW₂)が前記第5のスイッチを形成するように前記バイパススイッチおよび前記プロセススイッチを動作させるように構成される、請求項15または16に記載の電圧波形生成装置。

【請求項18】

前記コントローラ(16)に結合された電流制御ループ(164)を備え、前記電流制御ループは、前記出力ノード(14)における電流を測定するように動作可能な電流測定センサー(165)を備え、前記コントローラ(16)は、
前記第1のスイッチ(SW₁)、前記第2のスイッチ、前記第3のスイッチ(SW₃)、および前記第4のスイッチ(SW₄)のうちの1つまたは複数のスイッチング時間、ならびに
前記第3の大きさ(V₃)および前記第4の大きさ(V₄)のうちの1つまたは複数の設定値のうちの1つまたは複数を、電流測定センサー(165)によって判定される値に基づいて調整するように構成される、請求項11から14のいずれか一項に記載の電圧波形生成装置。

【請求項19】

前記第3のスイッチ(SW₃)と前記出力ノード(14)との間および/または前記第4のスイッチ(SW₄)と前記出力ノード(14)との間に結合された転流インダクタ(L₃、L₄)を備える、請求項11から18のいずれか一項に記載の電圧波形生成装置。

【請求項20】

プラズマ処理のための装置(100)であって、
プラズマ(103)を生成するための手段(102、107)と、
前記プラズマによって処理すべき基板(101)を支持するための処理プラットフォーム(105)と、
請求項11から19のいずれか一項に記載の電圧波形生成装置(10、110)とを備え、前記出力ノード(14)は、前記処理プラットフォーム(105)に電気的に接続される装置。

【請求項21】

前記コントローラ(16)は、請求項1から10のいずれか一項に記載の方法を実施するように構成される、請求項11から19のいずれか一項に記載の電圧波形生成装置(10)、または請求項20に記載の装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、プラズマ処理装置用電圧波形生成装置に関し、プラズマ処理で使用される電圧波形、詳細にはプラズマ処理すべき基板上で電圧バイアスを生成するための電圧波形を生成する関連する方法に関する。電圧バイアスは有利には、プラズマ支援エッチング、プラズマ支援層堆積、または反応性イオンエッチング(REI)においてイオンエネルギーを制御するために使用される。

【背景技術】

【0002】

プラズマ支援エッチングおよびプラズマ支援層堆積では、無線周波数(RF)生成装置を使用してイオンエネルギーを制御するためのバイアス電圧を生成する。プロセス制御を向上させるには、バイアス電圧およびそれによって得られるイオンエネルギー分布(IED)を正確に制御することが重要である。このバイアス電圧の生成は、効率の制限された(広帯域)線形増幅器または融通性の制限された(狭帯域)スイッチモード増幅器または専用パルス生成増幅器を用いて行われる。大部分の増幅器は、出力電圧波形を間接的にのみ制御し(たとえば、出力電圧を制御するかまたは較正に依存し)、それによって、性能が制限され(生成される波形が所望の出力電圧波形からより大きく逸脱し)、イオンエネルギー分布が所望の分布からより大きく逸脱し、再現性が制限される(ウエハ間ばらつきおよびシステム間ばらつき)。

【0003】

米国特許第9208992号は、処理すべき基板の露出面において周期的電圧関数を形成するためのスイッチモード電源を備えるプラズマ処理装置について説明している。周期的電圧関数は、所望のイオンエネルギー強度分布を生成して基板のエッチングまたは基板上のプラズマ蒸着を実施する。

【0004】

上記のスイッチモード電源は、DC電流によって特定の形状の波形を生成してイオン電流を補償することができる(米国特許第9208992号の図14参照)。そうするために、スイッチモード電源は、ハーフブリッジ状に結合され、米国特許第9208992号の図3に示すようにコントローラによって生成される駆動信号に基づいて制御される2つのスイッチ構成要素を備える。そのような波形を用いると、リアクタ容量および浮遊インダクタンスが転流を受け、損失が生じる。システムパラメータと転流(またはスイッチング)損失Pとの間の関係は、次式のように表される。
P_{REACTOR COMMUTATION} ∝ C_REACTOR ・ V_COMMUTATION ² ・ f_COMMUTATION
パラメータの典型的な範囲は以下のとおりである。
- C_REACTOR: 500pF～10nF
- V_COMMUTATION: 10V～2kV
- f_COMMUTATION: 20kHz～1MHz
プロセス条件およびリアクタ設計に応じて、この場合、500Wを超える損失が生じることがある。

【0005】

現行のプラズマプロセスでは、転流電圧レベルがより高くなり、リアクタがより大型化し、容量C_REACTORがより高くなる傾向がある。したがって、従来技術の波形生成装置を使用すると、損失がかなり大きくなり、受け入れられなくなる。

【0006】

さらに、プラズマリアクタは固有のリアクタ容量を有し、リアクタとバイアス電圧生成装置との間の相互接続は浮遊インダクタンスを有し、これらによって固有共振特性を有するLC回路が形成される。システムにおける共振に起因して、基板電圧の望ましくないリンギングを生じさせる共振の励起を防止するにはスイッチング速度の低下(スイッチノード上のdV/dtの制限)または制動抵抗(またはスナバ)が必要である。このリンギングは、基板上で望ましくない電圧を生じさせ、この電圧が望ましいIEDに悪影響を及ぼす。スイッチング速度をそのように遅くすると、放電期間が長くなり、プロセス/放電比が実質的に低下し、それによって、次に基板を処理する時間がより長くなる。さらに、放電時間が長すぎると、シース形成またはシースの保存に悪影響が及ぶことがある。しかし、制動抵抗(またはスナバ)によって、さらなる望ましくない損失が生じる。

【先行技術文献】

【特許文献】

【0007】

【文献】米国特許第9208992号

【発明の概要】

【発明が解決しようとする課題】

【0008】

本発明の目的は、上記の欠点を解消することである。本発明の目的は、より高い効率を得るのを可能にする、プラズマ処理に使用される電圧波形生成装置、および電圧波形を生成する関連する方法を提供することである。目的は、効率損失をまったく生じさせずまたは制限された効率損失しか生じさせずにプロセススループットを高めるのを可能にするそのような生成装置および方法を提供することである。

【0009】

本発明の目的は、プロセス制御を向上させるのを可能にするプラズマ処理装置および関連する方法を提供することである。詳細には、目的は、理想的な電圧波形または所望の電圧波形により厳密に近似させるのを可能にし、ならびに/またはそのような理想的な波形により速く収束させるのを可能にするそのような装置および方法を提供することである。

【課題を解決するための手段】

【0010】

本発明の第1の態様によれば、添付の特許請求の範囲に記載されるような、プラズマ処理に使用される電圧波形を生成する方法が提供される。この電圧波形は、有利には、プラズマ支援エッチング、プラズマ支援層堆積、または反応性イオンエッチング(REI)などのプラズマ処理を受ける基板の露出面に印加される周期的バイアス電圧である。

【0011】

本発明の第2の態様によれば、添付の特許請求の範囲に記載されるようなプラズマ処理用電圧波形生成装置が提供される。電圧波形生成装置は、有利には、プラズマ処理を受ける基板に印加すべき周期的バイアス電圧を生成するように構成される。電圧波形生成装置は、有利には、第1の態様による方法を実施するように構成される。

【0012】

本発明の第3の態様によれば、第2の態様の電圧波形生成装置を備えるプラズマ処理装置が提供される。

【0013】

本発明による電圧波形生成装置は、たとえばプラズマ処理装置で使用される周期的バイアス電圧の生成を可能にするパワーステージトポロジーを備える。パワーステージトポロジーは、周期的バイアス電圧を得るために出力に連続的に結合することのできるそれぞれに異なる電圧レベルを備える。電圧レベルの数は、波形の電圧レベルが変化する間の共振転流を生じさせることができ、それによって、高速で損失のない転流が生じるような数である。さらに、有利には、それぞれに異なる電圧レベルを印加するスイッチのタイミングを適切に制御し、かつ電圧レベルを適切に選択することによって、転流(放電)期間の終了時に、所望の基板電圧レベルに到達することができ、所望の基板電圧レベルは、有利には、生成装置出力電圧に実質的に等しく、生成装置と基板との間の相互接続部の浮遊インダクタンスを通る電流は約0Aである。したがって、システムにはリンギングが生じず、減衰転流または低速の転流を生じさせることが不要になる。損失のない転流は、バイアス電圧を極めて効率的に生成するのを可能にする。高速の転流は、放電期間の間のシースの阻害を低減させる。これによってプロセス制御が向上する。高速の転流は、IEDをさらに狭くするのを可能にする。プロセス制御にはIEDが狭いことが重要である。

【0014】

別の態様によれば、本明細書ではプラズマ処理装置を制御するかまたは動作させる方法について説明する。

【0015】

次に、本発明の各態様について、添付の図面を参照してより詳細に説明する。同じ参照番号は同じ要素を示す。

【図面の簡単な説明】

【0016】

【図1】本発明の態様によるICP(誘導結合プラズマ)リアクタ用のバイアス生成装置として使用される電圧波形生成装置の一例を示す図である。

【図2】簡略化されたリアクタプラズマモデルおよびそれに結合された本発明による電圧波形生成装置を示す図である。

【図3】図2に示すノードに印加することのできる(周期的)電圧波形(縮尺通りには描かれていない)を示す図である。

【図4】本発明の第1の実施形態による電圧波形生成装置を示す図である。

【図5】電圧波形生成装置のパワーステージに負荷の簡略化されたモデルが結合された図4の電圧波形生成装置を示す図である。

【図6】NチャネルMOSFETを有する図4の電圧波形生成装置の可能なスイッチング実装形態を示す図である。

【図7】DC電流源がDC電圧源および結合インダクタ、ならびに場合によってはトランジェント電圧抑制回路(TVS)とともに実装された、図4の電圧波形生成装置を示す図である。

【図8】図4の電圧波形生成装置についてのパワーステージ電圧レベルとスイッチ制御信号との間の関係を示すグラフである。

【図9】図4の電圧波形生成装置の閉ループ制御実装形態を概略的に示す図である。

【図10】転流インダクタンスが付加された図4の電圧波形生成装置を示す図である。

【図11】スイッチスルーレートを用いた本発明の態様による転流時の電圧および電流レベルを示すグラフである。

【図12】スイッチスルーレートを用いた非最適転流時の電圧および電流レベルを示すグラフである。

【図13】過電圧保護回路を含む図4と同様の電圧波形生成装置を示す図である。

【図14】図13の過電圧保護回路の第1の実装例を示す図である。

【図15】図13の過電圧保護回路の第2の実装例を示す図である。

【図16】連続電流源を含む、本発明の第2の実施形態による電圧波形生成装置を示す図である。

【図17】NチャネルMOSFETを含む、図16の電圧波形生成装置の可能なスイッチ実装形態を示す図である。

【発明を実施するための形態】

【0017】

図1は、誘導結合プラズマ(ICP)装置100におけるバイアス電圧波形生成装置(BVG)の典型的な使用例の1つを示し、ここで、BVG10は、基板ステージ電圧を制御することによって基板101(一般にはウエハ)電圧を制御する。プラズマリアクタ102では、誘導コイル107によって囲まれた誘電体管108内にプラズマ形成ガス104を導入することによってプラズマ103が生成される。この構成は、基板101が配置されたプラットフォーム105(基板ステージ)の方へプラズマ103を送るプラズマトーチを形成する。場合によっては、プラズマリアクタ102に前駆物質109を導入することができる。RF電源120および当業者には公知のマッチングネットワーク121を通して誘導コイル107にRF電圧が印加される。RF電源120ならびにBVG10は、システムホストコントローラ130を通して制御することができる。本発明に適したプラズマプロセスは、いわゆる低圧プラズマまたは減圧プラズマであり、すなわち、大気圧よりも著しく低い圧力、たとえば、1ミリトルから10トルの間で動作する。この目的のために、プラズマリアクタ102は、有利には、気密であり、プラズマリアクタ102内の所望の圧力は、真空ポンプ106によって得られる。

【0018】

BVG10は、容量結合プラズマ(CCP)リアクタのような他の構成で使用することもでき、またはソース電力生成装置(RF電源)とBVGとの間の制御信号の直接相互接続(システムホストを介さない)とともに使用することもできる。異なるソースを使用してプラズマ(たとえば、容量結合プラズマ、電子サイクロトロン共鳴、マグネトロン、DC電圧など)を生成することができる。

【0019】

図2は、プラズマリアクタの(極めて)簡略化された電気的モデルを表し、BVG10の動作について説明するためにリアクタによって課される負荷およびBVG10上のプラズマを示す。BVG10は、パワーステージ11を備え、パワーステージ11は、基板101の表面上に誘導される電圧または電子チャックの電圧からのDC電流がパワーステージ11を通って流れるのを防止するために任意の物理的キャパシタC₁を通してBVG10の出力端子12に結合されている。パワーステージ11は、出力端子12に印加されるバイアス電圧を生成するように構成される。このバイアス電圧のDC成分は、C₁に起因して自己バイアスを加えられ、たとえば、電圧はシース内のイオンと電子の移動度の差に起因して設定される。プラズマリアクタは、図2に示すようにモデル化することができる。ただし、これよりも多いかまたは少ない数の複雑なモデルを使用することもできる。L₁は、BVG出力電力相互接続および帰路によって生じるインダクタンスを表す集中インダクタンスである。C₂は、基板ステージ105および基板ステージ電力相互接続部から接地までの容量を表す集中容量である。この容量は通常、基板テーブルからダークシールド、すなわちプラットフォーム105に隣接し、プラズマがプラットフォームを越えて、たとえば、ポンプ106内に伝播するのを防止する金属シールドまでの容量によって支配される。C₃は、(たとえば、基板ステージ上/内の静電チャックホルダに起因する)誘電物質の誘電体基板および/または基板ステージの結合容量である。R_Pは、処理期間の間、シース内のイオン移動度が制限されることによって生じるシースインピーダンスを表す。D_Pは、放電期間の間のシース内の高電子移動度を表す。V_PLは、基板の上方のシースにおけるプラズマ電位である。

【0020】

シースの上方のDC(バイアス)電圧は、理想的には、DC電圧のレベルが(平均)イオンエネルギーのレベルを制御する狭いIEDを生じる。表面上に収集される正電荷を有するイオンによって誘電物質の誘電体基板および/または基板ステージ(たとえば、静電チャックホルダ)上で電荷蓄積が生じる。基板および/または基板ステージ上のこの電荷蓄積を補償してシースの上方の電位(したがって、イオンエネルギー)を一定に維持するために必要である。電荷蓄積、したがって基板および/または基板ステージの上方の電位を制限して基板および/または基板ステージの損傷を防止する必要がある。この補償は、図3に示すように、放電期間T_D中の連続処理期間T_P間の基板および/または基板ステージの周期的放電によって実施することができる。図3は、基板の露出面上に理想的な電圧波形Vsを得るためにBVGによって生成すべき理想的な周期的電圧波形V_Pを示す。波形が評価されるノードV_P、V_T、V_Sは図2に示され、V_Pは、パワーステージ11による電圧出力を表し、V_Tは、基板ステージ(テーブル)105における電圧を表し、V_Sは、基板電圧、すなわち、基板101の露出面上の電圧を表す。放電期間T_Dについての標準値は、500ns程度とすることができる。処理期間T_Pについての標準値は、10μ程度とすることができる。

【0021】

本発明によれば、過度の転流損失および制御されない共鳴リンギングに関する従来技術の欠点は、BVG10のパワーステージ11内で特定の転流を生じさせすることによって解消される。図4を参照するとわかるように、共振転流を可能にするために、パワーステージ11は、第1の大きさV₁のDC電圧を出力するように構成された電圧源21として実装された第1のDC電源を備える。DC電圧源21は、第1のスイッチSW₁を通してパワーステージ11の出力ノード14に接続される。パワーステージ11は、第2の大きさI₂のDC電流を出力するように構成された電流源51として実装された第2のDC電源と、接地電位を供給するグランド端子13とをさらに備える。本実施形態では、DC電流源51は、第2のスイッチSW₂を通して出力ノード14に接続される。グランド端子13は、バイパススイッチSW₅を通して電流源51と第2のスイッチSW₂との間の中間ノード15に接続される。

【0022】

スイッチSW₂とスイッチSW₅の両方を閉じるとグランド端子13が出力ノード14に接続される。出力ノードは、BVG10の出力端子12に接続され、出力端子12をさらに基板ステージ105に結合することができる。場合によっては、出力ノード14と出力端子12との間にDCブロッキングキャパシタC₁を結合することができる。

【0023】

さらに、パワーステージ11は、第3のDC電源と第4のDC電源とを備え、どちらの電源もそれぞれ電圧源31、41として実装され、それぞれ第3の大きさV₃および第4の大きさV₄のDC電圧を出力するように構成される。DC電圧源31および41は、それぞれの第3および第4のスイッチSW₃、SW₄を通して出力ノード14に接続される。電圧源31および41と出力ノード14との間の相互接続線は、有利には、それぞれ1方向のみの電流を可能にするためにダイオードD₃およびD₄を備えることができる。すべての電圧源21～41は、出力ノード14に並列接続される。

【0024】

出力ノード14から見たときの負荷の簡略化モデルが図5に示されている。図6は、NチャネルMOSFETを使用したスイッチSW₁～SW₅の可能な実装形態を示す。

【0025】

図7を参照するとわかるように、DC電流源51は、代替的に、一般にインダクタンスが大きく、たとえば、0.5mH以上であるインダクタ53と直列のDC電圧源52を使用して実装され得る。インダクタ53用の連続的な電流経路を形成し、SW₅上の電圧を制限するために、SW₅上にトランジェント電圧抑制回路54が、有利には、配置される。他の代替実装形態は、たとえば、電圧バイアスに起因する誘電率の変化を補償するための可変DC電流を生成する電力増幅器を使用する。同様に、たとえば、キャパシタが電流源出力とグランドとの間に接続された電流源に基づいて、電圧源21、31、および41の代替実装形態が可能である。代替的に、(図7のグランドに接続された)電圧源41の低電圧側を電圧源52の低電圧側に接続することが可能である。これによって、正電圧を供給する電圧源のみを使用するのが可能になる。

【0026】

本発明によれば、追加のDC電圧源31および41は、所望のバイアス電圧波形を得るときに転流の間または後の転流損失および共鳴リンギングを軽減するかまたは防止するのを可能にする。図8を参照するとわかるように、図示のシーケンスに続く制御信号を使用してスイッチSW₁～SW₅を動作させることができる。基板101において所望の周期的電圧波形V_Sを得るために、BVG10は、モデル化された負荷(たとえば、図2参照)に応じて出力ノード14において電圧波形V_Pを出力する必要がある。V_Pは、基板放電を生じさせるための正の電圧ピークを含み、基板放電が生じた後、基板の処理時間の間電圧が降下し減少する。

【0027】

有利には、波形V_Pは、少なくとも3つの異なる電圧レベル、すなわち、有利には、電圧源21によって供給される大きさV₁の第1の正電圧、電流源51を負荷に接続する際に電圧を低下させることによって得られる大きさV₅の第2の負電圧、およびグランド電位V₀を含むことができる。本発明による電圧波形生成装置10は、有利には、追加の電圧源31および41を使用して、一方ではV₁への電圧上昇を生じさせ、他方ではグランド電位V₀または場合によってはV₅までの電圧降下を生じさせるための波形VPにおける中間電圧レベルV₃およびV₄を供給することによってそのような波形を得るのを可能にする。これらの追加の(中間)電圧レベルは、それぞれに異なる電圧レベル間に適切なスイッチングタイミングを使用することによって、転流イベントの後に望ましくない電圧振動を回避するのを可能にする。

【0028】

一例として、引き続き図8を参照するとわかるように、まず、時間T₀において、基板放電期間T_Dが開始され、基板電圧V_Sが正の値にされる。この目的のために、スイッチSW₄がT₀において閉じられ、一方、他のスイッチSW₁、SW₂、およびSW₃は、バイパススイッチSW₅を除いて開いたままになり、バイパススイッチSW₅は、電流I₂用の電流経路を形成するために閉じられてもよい。SW₄を閉じると、V_Pが電圧源41の大きさV₄まで上昇する。次に、T₁において、SW₁が閉じられ、V_PがレベルV₁まで上昇する。SW₄は、有利には、V₄がV₁よりも低く、かつダイオードD₄が存在することに起因して、T₁後いくらかして開かれる。大きさV₁としては、有利には、基板電圧V_Sを正にする大きさが選択される。

【0029】

基板放電期間T_Dに続く新しい処理期間T_Pを開始するために、V_Sが再び負にされる。そうするために、たとえば、時間T₂において、スイッチSW₁が開かれ、有利なことにSW₄も開かれ、いくらか後のT₃において、スイッチSW₃が閉じられ、電圧V_Pが電圧源31の大きさV₃まで降下し、時間T₄においてスイッチSW₂が閉じられ、出力ノードをグランド電位に接続する(V_Pを(さらに)降下させる)。この理由は、スイッチSW₅が後の時間T₅まで閉じたままであるからである。これによって、処理期間T_Pの開始が示される。大きさV₃、V₄、およびV₁は、有利には、それぞれのスイッチが閉じられる間一定に維持され、大きさは動作の間連続的に一定であってもよい。

【0030】

T₅において、SW₂が閉じられている間SW₅が開かれる。これによって、出力ノード14が電流源51に接続され、電流I₂は、V_Pの電圧低下を生じさせ、それにより、有利には、基板および/または基板ステージ上の電荷蓄積を補償することによって、基板電圧V_Sを一定のレベルに維持するのを可能にする。新しい放電期間を開始する直前に、有利には、時間T₆においてスイッチSW₂を開いてからいくらか後に、時間T₇においてバイパススイッチSW₅が閉じられる。

【0031】

T₄のいくらか後、場合によっては、ダイオードD₃に起因してT₅の後に、スイッチSW₃を開くことができる。なお、有利には、(ダイオードD₄に起因して)SW₄とSW₁の間にデッドタイムは必要とされず、(ダイオードD₃に起因して)SW₃とSW₂の間にデッドタイムは必要とされない。V₁およびV₃の短絡を防止するにはデッドタイムT₃-T₂が必要である。

【0032】

本明細書で説明するようなパワーステージ11は、(スイッチSW₁～SW₅用の適切なスイッチング制御信号を生成することによって)出力上の振動を最小限に抑え、システムにおける寄生共振を防止するように動作させるのを可能にする。この目的のために、パワーステージは、有利には、転流期間の終了時にL₁における電流が0Aにされるように動作させられる。図8の波形において、基本的に2つの転流期間がある。第1の転流は、電圧上昇フェーズの間に、具体的には、T₀、すなわち、SW₄が閉じたときに開始し、T₁、すなわち、SW₁が閉じたときに終了する。第2の転流は電圧降下フェーズの間に生じる。この転流期間は、T₃、すなわち、SW₃が閉じたときに開始し、T₄、すなわちSW₂が閉じたときに終了する。

【0033】

L₁における電流が確実に転流期間の終了時、具体的にはT₄において0Aにされ、かつ有利なことにT₁でも0Aにされるように、それぞれスイッチSW₁およびSW₂が閉じられる瞬間T₁およびT₄(言い換えればスイッチング間隔T₁-T₀およびT₄-T₃)は、有利なことに適切に選択される。スイッチ(SW₁またはSW₂)が閉じられるのが遅すぎる場合、出力ノード14上のL₁とこの容量がC₄上の電圧と等しくないことに起因して、出力ノード14上の電圧V_Pとの間の振動が誘起される。スイッチ(SW₁またはSW₂)が閉じるのが早すぎる場合、L₁における電流は0Aにならず、このため、L₁とC₄の間にリンギングが生じる。適切なスイッチング時間の選択に関する臨界性は図11および図12に示されている。図11および図12において、T₀およびT₁は、制御信号がスイッチSW₄およびSW₁に印加されてそれぞれのスイッチが閉じられる瞬間を表す。実際、スイッチは、出力ノード14における電圧V_P上の有限dV/dtによって図11および図12に示されている有限スイッチング速度を有する。その結果、スイッチSW₄がT₀において閉じ始め、瞬間T_SW4において閉状態が確立される。同様に、スイッチSW₁がT₁において閉じ始め、瞬間T_SW1において閉状態が確立される。

【0034】

図11を参照するとわかるように、スイッチSW₁の閉状態が、L₁における電流I_L1がゼロに低下した瞬間T_SW1に確立され、基板ステージにおける電圧V_Tまたは基板V_Sにおける電圧の振動が防止される。このことは、図12には当てはまらず、T_SW1においてI_L1がゼロでなくなる瞬間にSW₁(T_SW1)の閉状態が確立される。

【0035】

上記のことに加えて、有利には、転流期間の間印加される電圧レベル(それぞれV₃およびV₄)を適切に選択することによって振動が防止される。電圧レベルは、有利には、転流開始時(それぞれ瞬間T₀およびT₃)の電圧レベルから転流終了時(それぞれ瞬間T₁およびT₄)の電圧レベルまで低下する。V₃およびV₄の最適電圧レベルが(V_{END COMMUTATION} + V_{START COMMUTATION})/2に等しいことを示すことができる。言い換えれば、V₃の最適な大きさはT₀およびT₁におけるV_Pの平均である。V₄の最適な大きさはT₃およびT₄におけるV_Pの平均である。

【0036】

出力ノード14から見たときのBVG10の負荷を図5に示すようにリアクタインダクタンスL₁および総容量C₄を有する直列LC回路としてモデル化することができるとき、それぞれT₁-T₀およびT₄-T₃に等しい最適転流時間T_COMMUTATIONを

【0037】

【数1】

【0038】

として設定することができ、ここでC₄は、出力ノード14から見たときの等価容量、たとえば、図2のモデルにおけるC₁、C₂、およびC₃の合計を表す。より一般的には、理想的な条件を仮定した最適転流時間T_COMMUTATIONは、負荷の基本固有周波数f₀(共振周波数)に対応する期間の2分の1に相当し、すなわち、T_COMMUTATION = 0.5/f₀であると言うことができる。

【0039】

上記では、すべての構成要素、たとえば、スイッチ、ダイオード、およびプラズマリアクタの集中モデルが理想的な構成要素であり損失を有さないことが仮定されている。このことは実際の状況に対応しないので、理想的でない状況を考慮するように転流パラメータをさらに適合させることができる。上記で決定されたような転流パラメータ(転流時間、転流電圧)の値に基づいて動作を開始してもよい。動作の間、これらの転流パラメータのうちの1つまたは複数は、有利には、たとえば、閉ループ制御アルゴリズムを介して、たとえば、電流フィードバックに基づいて、適切なプロセス制御を実施することによって適合される。図9を参照するとわかるように、BVG10は、パワーステージ11の動作を制御するように構成されたコントローラ16を備える。詳細には、コントローラ16は、スイッチ制御信号161を出力してスイッチSW₁～SW₅の動作を制御するように構成される。コントローラ16は、電圧設定値162を出力してDC電圧源21、31、41および場合によっては52のうちの1つまたは複数の大きさを設定するように構成され得る。コントローラ16は、電流設定値163を出力して、電流源51によって出力されるDC電流I₂のレベルを設定するようにさらに構成され得る。代替的に、DC電圧源21、31、41、および52、ならびに/または電流源51のうちの1つまたは複数は、大きさが固定された電圧または電流出力を有することができる。

【0040】

コントローラ16は、有利には、フィードバック制御ループを備え、有利には、電流フィードバック制御ループ164を備える。電流制御ループ164は、パワーステージ11によって出力される電流を測定するように構成された電流センサー165を備える。電流センサー165は、出力ノード14に配置することができる。コントローラ16は、電流制御ループ164に結合された第1の入力167を備えることができ、電流制御ループ164は、電流センサー165によって測定された出力電流の値をコントローラ16に送るように構成される。コントローラ16は、第2の入力166によって、スイッチ制御信号161のうちの1つまたは複数の信号の設定値、電圧設定値162、および電流設定値163を受信するように構成することができる。これらの設定値は、システムホストコントローラまたはユーザインターフェースから受信することができ、システムホストまたはユーザインターフェースは、たとえば、上記のパラグラフにおいて決定されたように、BVG10の負荷のモデルに基づいて設定値を決定するように構成されてもよい。コントローラ16は、電流センサー165からフィードバックされた入力167に基づいて、設定値を調整し、特に、スイッチ制御信号161および/または電圧設定値162を調整するように構成されてもよい。

【0041】

図10を参照するとわかるように、転流期間の制御を改善し、高い自己共振周波数を有するリアクタの場合にSW₁またはSW₂を閉じる瞬間の転流に対する影響を軽減する(たとえば、低C₄および/または低L₁)には、転流スイッチSW₃およびSW₄に直列に転流インダクタL₃およびL₄を付加することができる。代替的または追加的に、出力ブロッキングキャパシタC₁(図示せず)に直列にインダクタを付加することができる。

【0042】

図10の図はさらに、過電圧保護回路を備え、過電圧保護回路は、SW₄とL₄の間の過電圧を保護するのを可能にするダイオードD_FWおよび双方向トランジェント電圧抑制回路TVS_FWを介して実装される。

【0043】

図13を参照するとわかるように、過電圧保護回路17をパワーステージ11またはBVG10の出力に設け、出力電圧をクランプすることによってパワーステージ11を保護するように構成することができる。過電圧保護回路の可能な実装形態が図14および図15に示されている。過電圧保護回路は、出力ノード14と電圧源21との間にダイオードD₁を備えることができる。出力ノード14と接地電位との間に、ダイオードD₂および単方向トランジェント電圧抑制回路TVS₁が、逆電流方向に結合される。クランピングダイオードおよび/またはTVSにおける電流が電流測定センサー171、172、または173によって検出されたときは、パワーステージ11をオフにして損失を低減させることができる。

【0044】

図16および図17を参照するとわかるように、BVG10用のパワーステージ110の代替実施形態において、電流源51は、出力ノード14と出力端子12との間、有利には、出力ノード14と出力ブロッキングキャパシタC₁との間に結合される。これによって、連続的な補償電流I₂を有することができる。ただし、電流源51全体にわたる電圧はパワーステージ11用の電圧よりも高い。パワーステージ110では、スイッチSW₂が双方向電圧ブロッキングおよび導通機能を有するべきであるにもかかわらず、バイパススイッチSW₅を省略することができる。

【符号の説明】

【0045】

10 バイアス電圧波形生成装置(BVG)
11 パワーステージ
12 出力端子
13 グランド端子
14 出力ノード
15 中間ノード
16 コントローラ
17 過電圧保護回路
21、31、41 電圧源
51 電流源
52 DC電圧源
53 インダクタ
54 トランジェント電圧抑制回路
100 誘導結合プラズマ(ICP)装置
101 基板
102 プラズマリアクタ
103 プラズマ
104 プラズマ形成ガス
105 プラットフォーム
106 真空ポンプ
107 誘導コイル
108 誘電体管
120 RF電源
121 マッチングネットワーク
130 システムホストコントローラ
161 スイッチ制御信号
162 電圧設定値
163 電流設定値
164 電流フィードバック制御ループ
165 電流センサー
166 第2の入力
167 第1の入力
171、172、173 電流測定センサー
C₁ キャパシタ
C₂ 集中容量
C₃ 結合容量
C₄ 総容量
D₁～D₄ ダイオード
I₂ 第2の大きさのDC電流
I_L1 電流
L₁ リアクタインダクタンス
L₃、L₄ 転流インダクタンス
SW₁～SW₅ スイッチ
T₁～T₇ 時間
T_SW1～T_SW4 瞬間
TVS₁ 単方向トランジェント電圧抑制回路
V_P、V_T、V_S 電圧波形
V_PL プラズマ電位
V₀ グランド電位
V₁～V₄ 第1～第4の大きさのDC電圧
V₅ 負電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】